CN100468234C - 基于fpga的时间数字转换器及其转换方法 - Google Patents

Abstract

一种基于FPGA的时间数字转换器及其转换方法，属于时间测量技术领域，设有细时间测量单元、编码单元、粗时间测量单元和数据缓存单元。该转换器利用FPGA中普遍存在的固定的延时非常小的专用进位连线，对时钟周期进行时间内插，从而实现对待测输入信号的细时间测量。为扩大时间测量范围和获得稳定可靠的计数值，设计了工作在正相和反相时钟下的两个高速同步计数器来实现粗时间测量。细时间测量和粗时间测量组成一次完整的时间测量，不仅时间测量范围宽，而且时间测量精度高。在本发明中用FIFO来缓存完整的时间测量信息，外部根据FIFO的读时序来读取时间测量信息。本发明的主要用途是高精度时间测量，可应用于基础研究和各种应用研究等领域。

Description

基于FPGA的时间数字转换器及其转换方法

技术领域

本发明属于时间测量器件，尤其是涉及利用现场可编程逻辑器件FPGA来实现的时间测量器件。

背景技术

精密的时间不仅在地球动力学研究、相对论研究、脉冲星周期研究和人造卫星动力学测地等基础研究领域有重要的作用，而且在诸如航空航天、深空通讯、卫星发射及监控、地质测绘、导航通信、电力传输和科学计量等应用研究、国防和国民经济建设中也有普遍的应用，甚至已经深入到人们社会生活的方方面面，几乎无所不及。当然，对日常生活来说，时间的概念一般精确到分钟就够了。然而在高精密仪器、物理实验和国防等众多应用中，时间测量作为一种重要且关键的基本手段，对测量精度的要求非常严格。

时间测量的方法很多，主要可归纳为计数法、内插法、游标卡尺法和时间放大法等。计数法比较简单，但测量精度不高。时间放大法电路比较复杂，死时间大，校准和维护的工作量大，且功耗大和不利于提高集成度。因此，目前高精密时间测量中大多使用时间内插法和游标卡尺法，主要的实现手段就是开发高精度时间数字转换(TDC)芯片或插件等。传统的TDC插件体积大，不利于提高集成度且功耗大。新开发的TDC芯片集成度高，而且随着半导体工艺的发展其精度也在逐步提高。但是研制开发的费用比较高，另一方面，在电子工业水平有限的情况下，无法设计制作满足需求的合适的TDC芯片。

发明内容

本发明的目的在于提供一种基于FPGA的高精度时间数字转换器，从而以较低的成本对待测输入信号进行高精度时间测量。

时间数字转换器的种类很多，但其基本功能都是实现从时间信息到数字信息的转换，本发明基于FPGA提出一种通用的时间数字转换器。该时间数字转换器中包括两部分时间测量，一部分是使用计数法做粗时间测量，另一部分是使用内插法实现高精度时间测量，又称为细时间测量。本发明的技术关键就是利用FPGA中的专用进位连线对时钟周期进行时间内插实现细时间测量，并利用工作在正相和反相时钟下的与时钟同步的两个高速计数器来实现粗时间测量，从而实现高精度时间数字转换器，进而对待测输入信号进行高精度时间测量。

本发明的具体解决方案如下：

本发明提出的基于FPGA的高精度时间数字转换器，设有细时间测量单元、编码单元、粗时间测量单元和数据缓存单元，上述单元都在FPGA中实现。其中细时间测量单元利用FPGA中普遍存在的固定的延时非常小的专用进位连线，对时钟周期进行时间内插，从而实现高精度的时间数字转换。编码单元用于实现对高精度时间数字转换输出的数据进行编码，即对输出的位数很宽的数据进行编码，压缩数据位数的宽度，本部分的编码采用流水线技术进行处理。粗时间测量单元由工作在正相和反相***时钟下的两个高速同步计数器构成，用于实现粗精度的时间数字转换。数据缓存单元由先入先出队列FIFO构成，用于暂时缓存数据，测量结果缓存到FIFO中，以等待外部器件根据缓存单元的读时序读取数据，数据读出后缓存单元的相应存储空间就释放出来；在多通道的情况下，每个通道的测量数据加上自己的通道号标志ID一起缓存到FIFO中，以便数据读出后识别各通道的数据。

FPGA是现场可编程逻辑器件，利用VHDL或VerilogHDL等硬件编程语言来设计逻辑，然后由相应的编译综合软件根据逻辑设计和设置生成文件，文件下载配置到相应FPGA后FPGA自动实现底层具体线路联接。

应用上述基于FPGA的时间数字转换器的时间数字转换方法如下：

步骤(一)、利用内插法进行细时间测量；

利用多位加法器或加法进位原语将FPGA中的专用进位连线级联成时间延迟线，即时间内插链，实现对时钟周期的时间内插。待测输入信号在时间延迟线上传输，时间延迟线的输出从低位到高位逐步改变，时间延迟线的采样电路利用时钟信号锁存时间延迟线上的输出信号，从锁存得到的数据就可以判断分析出待测输入信号在时间延迟线上传输的时间信息；不同时间到达的待测输入信号在时间延迟线上传输的时间是不一样的，从而可以精确测量待测输入信号到达的时间信息，即细时间测量。

步骤(二)、对锁存的数据进行编码；

使用折半查找编码方案对时间延迟线采样电路输出的温度计码数据(thermometercode)进行编码，进行编码时采用流水线技术。

步骤(三)、由正相和反相***时钟下的两个高速同步计数器进行粗时间测量；

为了更可靠地获得待测输入信号到达时的计数值，在FPGA中设计了工作在正相和反相时钟下的两个计数器，根据细时间测量得到的数据判断选择稳定可靠的计数值，以此作为粗时间测量值，从而实现对待测信号的粗精度时间数字转换。

步骤(四)、将细时间测量单元和粗时间测量单元所测得的数字信息存入数据缓存单元，等待外部器件的读取；

数据缓存单元由先入先出队列FIFO构成，外部器件根据FIFO的读时序来读取时间测量信息。

在不同的***时钟周期下，时间延迟线所使用的级数(进位连线数)是不一样的，时间延迟线所使用的级数跟***时钟周期成正比，因此本发明方法中可以通过两种不同时钟下所使用的延迟线级数来估算最小测量单元(LSB或Bin)。假设在时钟周期T1情况下，时间延迟线所使用的级数为N1；在时钟周期T2情况下，时间延迟线所使用的级数为N2，则其最小测量单元大小为 $\frac{T2-T1}{N2-N1}.$

本发明是在FPGA中实现的，所具备的特点如下：

第一、使用灵活。灵活是用FPGA实现时间数字转换器的最大特点。使用特定用途集成电路ASIC时所有的功能等都是设计好、固定的，基本无灵活性可言，用户只能根据ASIC做相应的设计。而FPGA是可编程逻辑器件，用户可以根据自己的需要设计逻辑，然后固化下载到FPGA中就可以工作。本发明的灵活性包括如下方面：

1、功能灵活，可以根据各种需求增加、删除和修改逻辑功能单元；

2、通道数灵活，可以根据实际需求选择合理容量的FPGA器件，实现合适通道数的时间数字转换器；

3、精度灵活，不同供应商、不同系列、不同容量和不同速度等级的FPGA器件可以实现的时间测量精度是不一样的，可以根据精度需求和成本等各方面选择FPGA器件，从而实现满足需求的测量精度；

4、测量范围灵活，本发明的时间测量范围由***时钟和计数器的位数决定，在***时钟一定的情况下可以根据各种需求设计计数器的位数，从而实现需要的时间测量范围；

5、接口灵活，FPGA的特点就是逻辑可以改变、电平可以选择等，故基于FPGA设计的时间数字转换器在接口方面非常灵活，可以满足主流接口电平的需求。

第二、性价比高。用FPGA来实现时间数字转换器时精度最好可以达到几十皮秒(10^-12秒)，如果结合时间放大技术可以达到几个皮秒，可以满足目前绝大多数实验和应用的需求。另一方面，目前FPGA的使用非常普遍，价格也越来越低。而相对的ASIC开发成本比较高，虽然其精度可以做得较高，但从性价比角度来看其性价比是比较低的。在获得同样精度的时间数字转换的情况下利用FPGA来实现时成本较低，从而得到较高的性价比。

附图说明

图1为本发明的原理功能框图；

图2为本发明中时间延迟线实现的原理功能框图；

图3为本发明中粗时间测量的原理功能框图；

图4为本发明中粗时间测量的时序图。

具体实施方式

下面结合附图对本发明进一步详细说明：

如图1所示，本发明时间数字转换器，包括细时间测量单元、编码单元、粗时间测量单元和数据缓存单元，上述单元都在FPGA中实现。

细时间测量单元利用多位加法器或加法进位原语将FPGA中的专用进位连线级联起来形成时间延迟线，这里需要在FPGA供应商的设计软件中设置相应的编译综合选项，如在Xilinx公司的ISE集成软件中，设置Synthesize-XST属性下的Optimization Goal选项为Area等。现场可编程逻辑器件FPGA在现代电子学设计中应用越来越广泛，性能日渐提高，价格也在逐步下落，在各领域都有广泛应用。在普通FPGA中，为实现快速的数字信号处理和算法等，普遍存在着固定的延时非常小的专用连线，尤其是专用进位连线。这些专用进位连线通常是用于数字信号处理，但本发明巧妙地对它们加以利用，转换它们的原始用途，提出其新的使用方法，利用多位加法器或加法进位原语等方法，将FPGA中的专用进位连线级联起来形成时间延迟线，时间延迟线的输入端接收到待测输入信号后，利用时间延迟线采样电路即D触发器的采样信号产生封锁信号，然后关闭时间延迟线的采样电路。在待测输入信号输入时间延迟线后的时钟信号的第一个上升沿，利用时间延迟线对应的同一逻辑单元中的D触发器即采样电路锁存时间延迟线的输出信号，然后利用时间延迟线第一级对应的同一个逻辑单元中的D触发器锁存输出的信号，在紧接着的第二个时钟信号上升沿关闭时间延迟线对应的所有D触发器。

当使用多位加法器实现时，如图2所示，多位加法器的被加数都设置为1，加数除最低位外都设置为0，加数的最低位作为外部待测Hit信号的输入。当没有信号输入即最低位为0时，多位加法器的所有输出为1；当有待测Hit信号输入即最低位为1时，多位加法器的输出从低位到高位逐步改变为0。

当使用加法进位原语实现时，使用多级加法进位原语将专用进位连线级联形成时间延迟线，同时引出每级加法进位原语的输出作为时间延迟线的输出。首先将输入待测Hit信号与固定信号1相与，从而实现将待测Hit信号引到时间延迟线的输入端上。当有待测Hit信号输入时，信号会沿时间延迟线从输入端逐步向前传输，同时时间延迟线的输出从低位到高位逐步改变为1。

本发明时间数字转换器的具体工作过程为：外部提供正相和反相***时钟，外部待测Hit信号输入细时间测量单元，在时间延迟线上传输，时间延迟线的采样电路在时钟信号的上升沿采集数据。在采集到有效数据后，利用采样电路输出的信号关闭，时间延迟线的采样电路即D触发器和粗时间测量中锁存计数值的D触发器，这样D触发器的输出就一直保持为关闭前的输出。时间延迟线的采样电路输出温度计码数据即图中的Q输出；细时间测量单元同时输出关闭Disable信号，用来关闭粗时间测量单元中锁存计数值的D触发器。温度计码数据输入编码单元，编码单元对其进行编码后输出，如图中的Code输出，同时输出相应的选择和控制信号，如图中的Select和Control信号，以控制粗时间测量单元中的计数值选择和数据写入缓存单元。粗时间测量单元在***时钟和反相***时钟下工作，在关闭细时间测量单元采样电路的D触发器的同时，利用细时间测量单元输入的关闭信号关闭粗时间测量单元中计数器的锁存采样D触发器，然后再根据编码单元输出的选择信号选择两个计数值中的一个作为粗时间测量值。编码单元输出的数据和粗时间测量输出的数据一起作为缓存单元的输入，缓存单元的写时钟信号从***时钟分频得到，写操作在编码单元输出的控制信号控制下进行，写时钟从***时钟分频得到，写入数据根据事先定义的数据格式写入，同时加上通道标志号ID。缓存单元输出满或空状态指示信号，外部器件在检测到缓存单元非空的状态时，在外部提供的读时钟控制下，发出读信号读取缓存单元的数据，即时间测量信息，缓存单元就会输出数据。

应用上述基于FPGA的时间数字转换器的时间数字转换方法如下：

步骤(一)、利用内插法进行细时间测量；

本发明中的细时间测量应用时间内插原理，对时钟周期进行时间内插，即用每级的时间延迟线对时钟周期进行等分，从而大大提高时间测量的精度。例如***时钟如果是200MHz，即时钟周期是5ns，则50等分即对其进行50级等分内插后，可以达到的测量精度就是100ps，如果100等分则可以达到的精度就是50ps。

在待测Hit信号输入时间延迟线后时钟信号的第一个上升沿，利用时间延迟线对应的同一逻辑单元中的D触发器即采样电路锁存时间延迟线的输出信号，从锁存得到的数据就可以判断得到待测Hit信号在时间延迟线上传输的时间信息，不同时刻到达的待测Hit信号在时间延迟线上传输的时间是不一样的，从而可以测量待测Hit信号到达的时间。为保证每次待测Hit信号的处理时间，在待测Hit信号输入后，利用时间延迟线第一级对应的D触发器锁存输出的信号，在时钟信号的第二个上升沿关闭(不使能)时间延迟线对应的所有D触发器，不处理后续的输入信号。将D触发器锁存得到的数据送到下一级处理单元后，打开(使能)时间延迟线对应的所有D触发器，以开始下一次时间测量。

步骤(二)、对锁存的数据进行编码；

上述锁存得到的数据为温度计码数据，对其进行编码以压缩数据位数的宽度。编码的具体过程为，从细时间测量输出的温度计码数据中，寻找数据的跳变点，将这点的位置信息以二进制的形式输出，例如原来为127位宽的温度计码数据，经过编码后为7位宽的二进制数据：细时间测量的输出数据从低位到高位为111111000000000，则编码输出的二进制数据从低位到高位为0110，也即十进制的6。

可以使用各种编码算法对其进行编码，例如可以采用普通模拟数字转换(ADC)中常用的折半查找编码方案进行编码。根据折半查找的基本思路，首先检查时间延迟线输出数据的中间数据，判断待测Hit信号是否已经到达该处，如果已经到达，则继续使用折半查找方法检查后半部分的输出数据；如果还没有到达，则继续使用折半查找方法检查前半部分的输出数据。如此反复，直到查找出待测Hit信号的确切终点，也即锁存时间延迟线时待测Hit信号在时间延迟线上传输的终点，从而可以得到待测Hit信号在时间延迟线上的传输时间信息。如细时间测量的输出数据从低位到高位为111111000000000，首先判断第8个比特(Bit)位是否为1，如果为1则在后半部分继续使用折半查找方法，由于是0不为1所以在前半部分继续使用折半查找方法；然后判断第4个Bit位是否为1，由于为1所以继续在后半部分即第5-7Bit位之间查找；判断第6个Bit位是否为1，由于为1所以继续后半部分查找；判断第7个Bit位为0，所以待测输入信号在时间延迟线上传输的终点就是第6个Bit，因此编码输出的二进制数据从低位到高位为0110，也即十进制的6。

待测Hit信号测量数据的处理采用流水线技术。流水线技术的基本思想就是将一个处理过程分解为若干个处理子过程，每个子过程都可有效地在其专用功能段上与其它子过程同时执行，从而减少处理过程的死时间。本发明中对细时间测量输出数据进行编码时使用流水线技术，具体处理过程为：在时钟控制下，第一级处理判断编码方案的第一步，第二级处理判断编码方案的第二步，以此类推，一级一级处理，最终完成整个折半查找编码，输出编码数据。

步骤(三)、由正相和反相***时钟下的两个高速同步计数器进行粗时间测量；

为获得稳定可靠的粗时间测量值，采用了工作在正相和反相***时钟下的两个高速同步计数器来构成粗时间测量单元，如图3和图4所示。从上述细时间测量得到的数据，可以判断出待测Hit信号到达时是在***时钟的前半周期还是后半周期，如果是在***时钟的前半周期，则锁存选用工作在反相***时钟下的计数器的计数值作为粗时间测量值；如果是在***时钟的后半周期，则锁存选用工作在正相***时钟下的计数器的计数值作为粗时间测量值。

步骤(四)、将细时间测量单元和粗时间测量单元所测得的数字信息存入数据缓存单元，等待外部器件的读取；

细时间测量和粗时间测量组成一次完整的时间测量，测量得到的数字信息按事先定义的数据格式缓存到双口FIFO中，其写入时钟根据需要从***时钟分频得到，读取时钟从外部输入以方便外部读取数据，读取时钟也可以和写入时钟是同一个时钟。在多通道的情况下，数据缓存到FIFO中的同时要加上各通道的标志号ID。FIFO的信息和读出控制留有接口，外部可以根据FIFO的读时序要求从FIFO中读取时间测量信息。

除上述功能以外，本发明还可提供复位和使能控制信号，用户可以根据需要复位整个时间数字转换器，也可以根据需要使能和不使能时间数字转换器的工作。对于多通道的时间数字转换器，可以根据用户的需要使能某些通道而不使能某些通道。另外，本发明还提供各通道的检测信息，检测到一次待测输入Hit信号就输出一个高电平脉冲。

由于不同供应商、不同系列、不同容量和不同速度等级的FPGA中专用进位线的延时大小是不一样的，所以使用不同供应商、不同系列、不同容量和不同速度等级FPGA来实现的时间数字转换器，其最小测量单元、线性性能、测量精度和成本是不一样的。在Altera公司的ACEK1K系列EP1K50TC144-1器件上实现的6通道时间数字转换器，其最小测量单元(LSB)为112.5皮秒，积分非线性(INL)在-0.567/0.697LSB之间，微分非线性(DNL)在-0.416/0.783 LSB之间，测量精度为81.519皮秒，成本为200元左右。在Xilinx公司的Virtex II系列XC2V4000-6BF957器件上实现的32通道时间数字转换器，其最小测量单元(LSB)为69.444皮秒，积分非线性(INL)在-2.003/1.855 LSB之间，微分非线性(DNL)在-0.953/1.051 LSB之间，测量精度为66.172皮秒，成本为3000元左右。

Claims (7)

1. 【权利要求1】一种基于FPGA的时间数字转换器，设有细时间测量单元、编码单元、粗时间测量单元和数据缓存单元，其特征在于上述单元都在FPGA中实现；其中，

   细时间测量单元利用FPGA中的专用进位连线级联成时间延迟线，对时钟周期进行时间内插，从而实现高精度的时间数字转换；

   编码单元用于实现对高精度时间数字转换输出的数据进行编码，即对输出的位数很宽的数据进行编码，压缩数据位数的宽度；

   粗时间测量单元由工作在正相和反相***时钟下的两个高速同步计数器构成，用于实现粗精度的时间数字转换；

   数据缓存单元由先入先出队列FIFO构成，用于暂时缓存数据，测量结果缓存到FIFO中，以等待外部器件根据缓存单元的读时序读取数据，数据读出后缓存单元的相应存储空间就释放出来；

   测量时，细时间测量单元利用FPGA中的专用进位连线级联成的时间延迟线，对时钟周期进行时间内插实现细时间测量，粗时间测量单元利用FPGA中两个高速同步计数器分别在正相和反相时钟下循环计数工作，同时使用D触发器锁存计数器输出的计数值；时间延迟线的采样电路输出数据送到编码单元进行编码，编码的同时输出选择信号对粗时间测量单元中正相和反相时钟下的两个计数值进行选择，选择其中一个计数值作为粗时间测量值；编码输出的细时间测量数据和粗时间测量值，再加上每个测量通道的通道号，在编码单元输出的控制信号控制下，写入缓存单元，写时钟从***时钟分频得到；缓存单元会自动输出其满或空状态信号，外部在检测到非空状态时，在外部提供的读时钟控制下，发出读信号读取缓存单元的数据，即测量的时间信息。
2. 【权利要求2】如权利要求1所述的一种基于FPGA的时间数字转换器，其特征在于所述细时间测量单元采用多位加法器或加法进位原语将FPGA中的专用进位连线级联成时间延迟线来实现。
3. 【权利要求3】如权利要求1所述的一种基于FPGA的时间数字转换器，其特征在于所述编码单元编码时采用折半查找编码方案。
4. 【权利要求4】如权利要求1或3所述的一种基于FPGA的时间数字转换器，其特征在于所述编码单元编码时采用流水线技术。
5. 【权利要求5】如权利要求1所述的一种基于FPGA的时间数字转换器，其特征在于所述数据缓存单元缓存数据时，多通道情况下，每个通道的测量数据加上自己的通道号标志ID一起缓存到FIFO中。
6. 【权利要求6】采用权利要求1所述的基于FPGA的时间数字转换器的时间数字转换方法，其特征在于该方法具体实现步骤如下：

   步骤(一)、利用内插法进行细时间测量：

   利用多位加法器或加法进位原语将FPGA中的专用进位连线级联成时间延迟线，即时间内插链，对时钟周期进行时间内插，从而实现对待测信号的高精度时间数字转换；在待测输入信号输入时间延迟线后的时钟信号的第一个上升沿，利用时间延迟线对应的同一逻辑单元中的D触发器即采样电路锁存时间延迟线的输出信号，然后利用时间延迟线第一级对应的同一个逻辑单元中的D触发器锁存输出的信号，在紧接着的第二个时钟信号上升沿关闭时间延迟线对应的所有D触发器；

   步骤(二)、对锁存的数据进行编码：

   使用折半查找编码方案对时间延迟线采样电路输出的温度计码数据进行编码，进行编码时采用流水线技术；

   步骤(三)、由正相和反相***时钟下的两个高速同步计数器进行粗时间测量：

   为了更可靠地获得待测输入信号到达时的计数值，在FPGA中设计了工作在正相和反相时钟下的两个计数器，根据细时间测量得到的数据判断选择稳定可靠的计数值，以此作为粗时间测量值，从而实现对待测信号的粗精度时间数字转换；

   步骤(四)、将细时间测量单元和粗时间测量单元所测得的数字信息存入数据缓存单元，等待外部器件的读取：

   外部器件根据FIFO的读时序来读取时间测量信息。
7. 【权利要求7】如权利要求6所述的一种基于FPGA的时间数字转换方法，其特征在于该方法通过两种不同时钟下所使用的延迟线级数来估算最小测量单元，当在时钟周期T1情况下，时间延迟线所使用的级数为N1，在时钟周期T2情况下，时间延迟线所使用的级数为N2，则其最小测量单元大小为

   

Images