CN201107355Y - 一种基于cpld技术的时间同步误差测量电路 - Google Patents

一种基于cpld技术的时间同步误差测量电路 Download PDF

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CN201107355Y CNU2007200885960U CN200720088596U CN201107355Y CN 201107355 Y CN201107355 Y CN 201107355Y CN U2007200885960 U CNU2007200885960 U CN U2007200885960U CN 200720088596 U CN200720088596 U CN 200720088596U CN 201107355 Y CN201107355 Y CN 201107355Y
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涂文杰
刘帆
谭显春
李家志
陈璇
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Abstract

本实用新型提供了基于CPLD技术的时间同步误差测量电路。该电路中，或门的第一输入端与基准脉冲信号连接点相连，或门的第二输入端与被测脉冲信号连接点相连；与门的第一输入端和被测脉冲信号连接点相连，与门的第二输入端与基准脉冲信号连接点相连；计数器的时钟端与时钟信号连接点相连，计数器的使能端和或门的输出端相连，计数器的清零端经过反相器后接至或门的输出端；第二D触发器的输入端与计数器的输出端相连，第二D触发器的时钟端同与门的输出端相连。本电路功效低，测量精度高，集成度高，电路简单。

Description

一种基于CPLD技术的时间同步误差测量电路
技术领域
本实用新型涉及一种误差测量电路，特别是涉及一种时间同步误差电路。
背景技术
随着现代武器装备、导航、通信、电力等科学技术的进步，越来越多的工程和科学领域需要时间统一。时间统一***已在多个领域广泛应用。时间同步误差是时间统一***中最为关键的技术指标。
传统的时间同步误差的测量是利用GPS接收设备产生基准脉冲信号，然后利用高精度示波器与被测脉冲信号进行比对，测量同步误差值，利用高精度计数器进行被测脉冲信号计数。
传统的测量方法需要多个高精度测试仪器、比对信号源设备，一方面，成本较高；另一方面，多个设备、外场使用、携带都不太方便。
因此，在实际现场测量中，为减少现场配试、测试设备数量，综合完成时间统一***的输入、输出信号检测，需要研制集成的、一体化、便携的时间基准测试仪。
发明内容
本实用新型所要解决的问题是：提供一种基于CPLD(复杂可编程逻辑器件)技术的时间同步误差测量电路，该测量电路能够应用于上述所需研制的时间基准测试仪中，测量精度高，功耗低。
本实用新型所采用的技术方案是：或门的第一输入端与基准脉冲信号连接点相连，或门的第二输入端与被测脉冲信号连接点相连；与门的第一输入端和被测脉冲信号连接点相连，与门的第二输入端与基准脉冲信号连接点相连；计数器的时钟端与时钟信号连接点相连，计数器的使能端和或门的输出端相连，计数器的清零端经过反相器后接至或门的输出端；第二D触发器的输入端与计数器的输出端相连，第二D触发器的时钟端同与门的输出端相连。
本实用新型采用低功耗的高速度CPLD技术，利用***提供的标准高速时钟信号进行计数，假设时钟信号采用50MHz对计数器进行计数，测量精度达到20ns，而采用目前更高速度的CPLD器件则可以达到更高的测量精度。利用一个D触发器还可以判断被测脉冲信号是超前还是滞后基准脉冲信号。上述电路都在一片CPLD芯片内部实现，集成度高，功耗低，电路简单。
附图说明
图1是实施例的电路结构原理图。
具体实施方式
下面将结合附图对本实用新型作具体说明，但不限定本实用新型。
如图1所示的实施例，是用于时间基准测试仪的基于CPLD技术的时间同步误差测量电路，包括基准脉冲信号连接点1、被测脉冲信号连接点2、时钟信号连接点3、或门11、与门12、反相器13、计数器14、第一D触发器15、第二D触发器16，计数器14的位数为20位或更高位。
以计数器14采用20位为例，这些元件之间的连接关系是：或门11的第一输入端111与基准脉冲信号连接点1相连，或门11的第二输入端112与被测脉冲信号连接点2相连；与门12的第一输入端121和被测脉冲信号连接点2相连，与门12的第二输入端122与基准脉冲信号连接点1相连；计数器14的时钟端(计数器上的clock端)与时钟信号连接点3相连，计数器14的使能端(cnt_er)和或门11的输出端113相连，计数器14的清零端(sclr)经过反相器13后接至或门11的输出端113；第二D触发器16的输入端(data[19..0])与计数器14的输出端(计数器上的q[19..0]端)相连，第二D触发器16的时钟端(第二D触发器上的clock端)同与门12的输出端123相连。第二D触发器16的输出端(第二D触发器上的q[19..0])输出20位数据。
该电路还可包括第一D触发器15，第一D触发器15的输入端(D)与基准脉冲信号连接点1相连，第一D触发器15的时钟端(第一D触发器上的clock端)与被测脉冲信号连接点2相连。第一D触发器15的输出端为Q。这样就可以判断被测脉冲信号是超前还是滞后基准脉冲信号。
上述电路的工作原理是：通过基准脉冲信号连接点1输入基准脉冲信号，通过被测脉冲信号连接点2输入被测脉冲信号，本电路可以测量出两脉冲信号相应上升沿之间的差值。两脉冲信号的任一个高电平来到时，或门11的输出端113为高电平，计数开始，计数器14开始对***提供的由时钟信号连接点3输入的标准时钟信号进行计数；或门11的输出端113为低电平，经过反相器13反相后变为高电平，这个时候计数器14清零。两脉冲信号刚好同时为高电平时与门12的输出端123信号的上升沿到来，计数器14的计数值由第二D触发器16的输入端送到第二D触发器16的输出端并保持到下一个与门12的输出端123信号的上升沿的到来时为止，通过该计数值即可得到同步误差值。
若该电路包括第一D触发器15，当被测脉冲信号连接点2的信号上升沿到来时第一D触发器15的输入端D的信号送到第一D触发器15的输出端Q。该输出端Q的输出信号作为计数器14计数值的符号位：当该输出信号为高电平表示被测脉冲信号滞后基准脉冲信号；当该输出信号为低电平表示被测脉冲信号超前基准脉冲信号。

Claims (3)

1、一种基于CPLD技术的时间同步误差测量电路，其特征在于：或门(11)的第一输入端(111)与基准脉冲信号连接点(1)相连，或门(11)的第二输入端(112)与被测脉冲信号连接点(2)相连；与门(12)的第一输入端(121)和被测脉冲信号连接点(2)相连，与门(12)的第二输入端(122)与基准脉冲信号连接点(1)相连；计数器(14)的时钟端与时钟信号连接点(3)相连，计数器(14)的使能端和或门(11)的输出端(113)相连，计数器(14)的清零端经过反相器(13)后接至或门(11)的输出端(113)；第二D触发器(16)的输入端与计数器(14)的输出端相连，第二D触发器(16)的时钟端同与门(12)的输出端(123)相连。
2、如权利要求1所述的基于CPLD技术的时间同步误差测量电路，其特征在于：其还包括第一D触发器(15)，第一D触发器(15)的输入端与基准脉冲信号连接点(1)相连，第一D触发器(15)的时钟端与被测脉冲信号连接点(2)相连。
3、如权利要求1或2所述的基于CPLD技术的时间同步误差测量电路，其特征在于：所述计数器(14)采用20位或更高位。
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