WO2023181341A1 - 半導体チップ - Google Patents

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佑太 戸枝
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ソニーセミコンダクタソリューションズ株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P5/00—Coupling devices of the waveguide type
    • H01P5/12—Coupling devices having more than two ports
    • H01P5/16—Conjugate devices, i.e. devices having at least one port decoupled from one other port
    • H01P5/18—Conjugate devices, i.e. devices having at least one port decoupled from one other port consisting of two coupled guides, e.g. directional couplers

Definitions

  • a vector network analyzer includes a signal source, three receivers for R channel, A channel, and B channel, as well as a directional coupler for separating incident waves and reflected waves.
  • directional couplers for example, one in which a transmission line is formed on a substrate, one in which a waveguide is used, and the like are known (see, for example, Patent Document 1).
  • a directional coupler using a resistance bridge circuit configured of first to third resistance circuit elements and a circuit to be measured is provided on a semiconductor chip.
  • the resistive elements 101 to 103 constitute an Rch directional coupler, which takes out a part of the test signal input from the transmitting circuit 12 and outputs it to the Rch receiving circuit 14 via the R channel output terminal 104. That is, the test signal input from the transmitting circuit 12 is distributed to the resistive elements 111 and 112 and the resistive element 102, and the test signal flowing to the resistive element 102 is transmitted to the Rch receiving circuit 14 via the R channel output terminal 104. Output to. Resistance element 103 is a terminating resistance inside the Rch directional coupler.
  • the resistance elements 111 and 112 that constitute a part of the resistance bridge circuit are adjusted so that the equilibrium condition of the bridge circuit is satisfied. I can do it. Thereby, the directionality of the directional coupler 13 can be improved, and the performance of the directional coupler 13 can be improved.
  • the directional coupler 13' using the first test signal and the second test signal, which are differential signals, can be configured as described above.
  • the first test signal is output from port P1 to DUT2 via input/output terminal 17-1.
  • the second test signal is output to the dummy resistance element 221 via the input/output terminal 17-11.
  • the directional coupler 13 (13') was configured only with a plurality of resistance elements, but it may also include circuit elements other than resistance elements, such as capacitance elements, inductors, or The directional coupler 13 can be configured by a circuit including a semiconductor element.
  • a capacitive element 151 is added between the resistive element 111 and the input/output terminal 17-1, and A capacitive element 152 is added between the resistive element 112 and the input/output terminal 17-6.
  • the capacitive elements 151 and 152 are both capacitive elements whose capacitance can be varied, and are provided to adjust the upper and lower equilibrium conditions of the bridge circuit.

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Abstract

本開示は、周波数帯域が広帯域で小面積な方向性結合器を提供できるようにした半導体チップに関する。 半導体チップは、第１ないし第３抵抗回路素子と被測定対象回路とで構成される抵抗ブリッジ回路を用いた方向性結合器を備える。本開示の技術は、例えば、ベクトルネットワークアナライザ等に適用できる。

Description

半導体チップ
　本開示は、半導体チップに関し、特に、周波数帯域が広帯域で小面積な方向性結合器を含む半導体チップに関する。
　ベクトルネットワークアナライザには、信号源と、Rチャネル、Aチャネル、及び、Bチャネルの３つの受信機の他、入射波と反射波を分離するための方向性結合器が含まれる。方向性結合器としては、例えば、伝送線路を基板上に形成したものや、導波管を用いたものなどが知られている（例えば、特許文献１参照）。
特開平５－２６４８３５号公報
　ベクトルネットワークアナライザの低コスト化を実現するため、周波数帯域が広帯域でありながらも小面積な方向性結合器が求められている。
　本開示は、このような状況に鑑みてなされたものであり、周波数帯域が広帯域で小面積な方向性結合器を提供できるようにするものである。
　本開示の第１の側面の半導体チップは、第１ないし第３抵抗回路素子と被測定対象回路とで構成される抵抗ブリッジ回路を用いた方向性結合器を備える。
　本開示の第１の側面においては、第１ないし第３抵抗回路素子と被測定対象回路とで構成される抵抗ブリッジ回路を用いた方向性結合器が半導体チップに設けられる。
　半導体チップは、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
本開示のベクトルネットワークアナライザの第１実施の形態の構成例を示すブロック図である。 ベクトルネットワークアナライザが計測するSパラメータを説明する図である。 ベクトルネットワークアナライザが計測するSパラメータを説明する図である。 図１の方向性結合器の具体的回路構成を示す図である。 本開示のベクトルネットワークアナライザの第２実施の形態の構成例を示すブロック図である。 図５の方向性結合器の具体的回路構成を示す図である。 第１実施の形態の方向性結合器の第１変形例を示す図である。 第１実施の形態の方向性結合器の第２変形例を示す図である。
　以下、添付図面を参照しながら、本開示の技術を実施するための形態（以下、実施の形態という）について説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。説明は以下の順序で行う。
１．VNAの第１実施の形態の構成例
２．VNAの計測パラメータの説明
３．方向性結合器の具体的回路構成例
４．VNAの第２実施の形態の構成例
５．方向性結合器の具体的回路構成例
６．方向性結合器のその他の回路構成例
＜１．VNAの第１実施の形態の構成例＞
　図１は、本開示のベクトルネットワークアナライザ（以下、VNAと称する。）の第１実施の形態の構成例を示すブロック図である。
　VNA１は、２つのポートP1及びP2のポート間に被測定対象回路２（以下、DUT２と称する。）を接続し、DUT２のSパラメータ（反射特性、透過特性）を測定する測定装置である。
　VNA１は、基準信号生成回路１１、送信回路１２、方向性結合器１３、Rch（Rチャネル）受信回路１４、Ach（Aチャネル）受信回路１５、及び、Bch（Bチャネル）受信回路１６、複数の入出力端子１７などの回路を１チップに集積化したVNAチップ２１を有している。
　VNAチップ２１の複数の入出力端子１７のうち、入出力端子１７－１は、テスト信号を出力する端子であり、ポートP1と接続されている。入出力端子１７－２は電源電圧VDDを入力する端子であり、入出力端子１７－３は、グランド（GND）と接続される端子であり、入出力端子１７－４及び１７－５は、バラン２２を介してポートP2と接続されて、DUT２を透過した信号（透過信号）が入力される端子である。
　基準信号生成回路１１は、PLL回路等で構成され、チップ内の回路において基準となる基準信号を生成し、送信回路１２、方向性結合器１３、Rch受信回路１４、Ach受信回路１５、及び、Bch受信回路１６のそれぞれに供給する。
　送信回路１２は、基準信号生成回路１１からの基準信号に基づいて、所定周波数ｆbのテスト信号を生成し、方向性結合器１３に供給する。例えば、送信回路１２は、１GHzから９GHzの範囲内の任意の周波数ｆbの正弦波を、テスト信号として生成して出力することができる。
　方向性結合器１３は、送信回路１２からのテスト信号であってDUT２に入力される入力信号を分配するとともに、DUT２で反射されたテスト信号である反射信号を分離する。より具体的には、方向性結合器１３は、送信回路１２からのテスト信号の一部を入出力端子１７－１に出力し、分配した残りのテスト信号をRch受信回路１４に出力する。また、方向性結合器１３は、DUT２で反射されて入力された反射信号を取り出し、Ach受信回路１５に出力する。
　Rch受信回路１４は、方向性結合器１３から供給される入力信号を受信する。
　Ach受信回路１５は、方向性結合器１３から供給される反射信号を受信する。
　Bch受信回路１６は、ポートP2を介して入力される、DUT２を透過した透過信号を受信する。
＜２．VNAの計測パラメータの説明＞
　図２及び図３を参照して、VNA１が計測するSパラメータについて説明する。
　信号源５１は、テスト信号として単一周波数ｆbの正弦波を出力する。出力されたテスト信号は、方向性結合器５２を通って被測定対象回路５３へ入力される。
　方向性結合器５２は、Rチャネル側方向性結合器６１（以下、Rch方向性結合器６１と称する。）と、Aチャネル側方向性結合器６２（以下、Ach方向性結合器６２と称する。）とを含む。入射波であるテスト信号の一部が、Rch方向性結合器６１によって分離され、Rch受信回路へ入力される。被測定対象回路５３で反射された反射信号が、Ach方向性結合器６２によって分離され、Ach受信回路へ入力される。一方、被測定対象回路（DUT）５３を透過したテスト信号は、Bch受信回路へ入力される。

　VNA１は、Rch受信回路で受信されたテスト信号を基準として、Ach受信回路で受信された反射信号をみることで、被測定対象回路５３のポートP1からポートP1への伝達特性としての反射率を計測することができる。すなわち、VNA１は、反射率＝Ach信号／Rch信号を計測することができる。
　また、VNA１は、Rch受信回路で受信されたテスト信号を基準として、Bch受信回路で受信された透過信号をみることで、被測定対象回路５３のポートP1からポートP2への伝達特性としての透過率を計測することができる。すなわち、VNA１は、透過率＝Bch信号／Rch信号を計測することができる。
　従って、理想的には、図３の上段に示されるように、信号源５１からのテスト信号が、Rch受信回路のみへ分配され、被測定対象回路５３からの反射信号がAch受信回路のみへ分配されることになるが、実際にはリーク（アイソレーション）が存在する。取得したい信号とリークとの比が大きい方が、方向性が高いことを表し、望ましい。
　図３の下段に示されるように、信号源５１が接続されるポートを第１ポート７１、被測定対象回路５３が接続されるポートを第２ポート７２、Rch受信回路が接続されるポートを第３ポート７３、Ach受信回路が接続されるポートを第４ポート７４とし、方向性結合器５２の挿入損失をS21、テスト信号の結合度をS31、アイソレーションをS32、反射信号の結合度をS42、アイソレーションをS41とすると、Rch側の方向性DRchは、DRch＝S31-S21-S32で表すことができ、Ach側の方向性DAchは、DAch＝S21+S42-S41で表すことができる。Rch側の方向性DRchについては、挿入損失S21が方向性DRchを改善させる方向で寄与するが、Ach側の方向性DAchについては、挿入損失S21だけ方向性DAchを劣化させるため、Ach側の方向性DAchを高くすることがより難しい。
＜３．方向性結合器の具体的回路構成例＞
　図４は、図１の方向性結合器１３の具体的回路構成を示している。
　方向性結合器１３は、抵抗素子１０１ないし１０３及びRチャネル出力端子１０４と、抵抗素子１１１ないし１１３及びAチャネル出力端子１１４とを有している。ここで、抵抗素子１０１ないし１０３及びRチャネル出力端子１０４と、抵抗素子１１１、１１２及びAチャネル出力端子１１４は、VNAチップ２１内に形成されているが、抵抗素子１１３は、VNAチップ２１外に形成されている。入出力端子１７－１はテスト信号が出力される端子であり、入出力端子１７－６は、チップ内に形成された抵抗素子１１２と、チップ外に形成された抵抗素子１１３とを接続するための端子である。
　抵抗素子１０１ないし１０３は、Rch方向性結合器を構成し、送信回路１２から入力されたテスト信号の一部を取り出し、Rチャネル出力端子１０４を介してRch受信回路１４へ出力する。すなわち、送信回路１２から入力されたテスト信号は、抵抗素子１１１及び１１２と、抵抗素子１０２とに分配され、抵抗素子１０２へ流れたテスト信号が、Rチャネル出力端子１０４を介してRch受信回路１４へ出力される。抵抗素子１０３は、Rch方向性結合器内部の終端抵抗である。
　抵抗素子１１１ないし１１３は、Ach方向性結合器を構成し、送信回路１２から入力されたテスト信号を、入出力端子１７－１を介してDUT２へ出力するとともに、DUT２で反射された反射信号を抽出し、Aチャネル出力端子１１４へ出力する。Aチャネル出力端子１１４へ出力された反射信号は、Ach受信回路１５へ供給される。Ach方向性結合器の抵抗素子１１１及び１１２は、抵抗値が変更可能な可変抵抗素子で構成される。抵抗素子１１１の抵抗値をR１、抵抗素子１１２の抵抗値をR２とする。抵抗素子１１３は、Ach方向性結合器内部の終端抵抗である。
　入出力端子１７－１には、Sパラメータ測定時にはDUT２が接続されるが、例えばVNAチップ２１の出荷前調整時など、VNAチップ２１の調整時には、図４に示されるように、基準抵抗値を有する基準抵抗素子１２１が接続される。基準抵抗値は一般的には５０Ωである。抵抗素子１１３の抵抗値は、基準抵抗値を有する基準抵抗素子１２１の抵抗値に合わせられる。本実施の形態では、基準抵抗値は５０Ωであり、抵抗値R3と抵抗値R4も合わせて５０Ωとされている。
　Ach方向性結合器を構成する抵抗素子１１１ないし１１３は、基準抵抗素子１２１とともに抵抗ブリッジ回路を構成し、VNAチップ２１の調整時に、ブリッジ回路の平衡条件が成り立つように、可変抵抗素子である抵抗素子１１１及び１１２の抵抗値が調整される。すなわち、直列に接続された抵抗素子１１１（第１抵抗素子）及び基準抵抗素子１２１と、直列に接続された抵抗素子１１２（第２抵抗素子）及び抵抗素子１１３（第３抵抗素子）とが並列接続された抵抗ブリッジ回路においてR１/R２＝R３/R４が成り立つように、抵抗素子１１１及び１１２の抵抗値R１及びR２が調整される。換言すれば、ブリッジ回路の平衡条件が成り立つ場合、ブリッジ回路の上側と下側に流れる電流が等しくなり、Aチャネル出力端子１１４へ流れる電流がゼロになるので、Aチャネル出力端子１１４へ流れる電流がゼロになるように、抵抗素子１１１及び１１２の抵抗値R１及びR２が調整される。
　抵抗素子１１１及び１１２の抵抗値調整後のSパラメータ測定時に、入出力端子１７－１にDUT２を接続すると、ブリッジ回路の上側には、DUT２のインピーダンスに従った電流が流れ、ブリッジ回路の下側には、抵抗素子１１３の抵抗値R４＝５０Ωに従った電流が流れる。換言すれば、抵抗素子１１３の抵抗値R４＝５０Ωを基準とするDUT２のインピーダンスに従った信号がAチャネル出力端子１１４へ出力されることになるので、反射信号を検出することができる。
　以上のように、方向性結合器１３は、抵抗ブリッジ回路を用いることで、広帯域に対応可能としつつも小型化し、半導体チップ内に組み込むことができる。方向性結合器１３をVNAチップ２１として半導体チップで実現したことにより、周波数帯域が広帯域で小面積なVNAを、低コストで提供することができる。
　抵抗ブリッジ回路の一部を構成する抵抗素子１１１及び１１２を、抵抗値が変更可能な可変抵抗素子とすることで、ブリッジ回路の平衡条件が成り立つように抵抗値R１及びR２を調整することができる。これにより、方向性結合器１３の方向性を改善し、方向性結合器１３の性能を向上させることができる。
　また、DUT２は、VNAチップ２１外に配置され、入出力端子１７－１を介して方向性結合器１３と接続されることから、抵抗素子１１１及びDUT２と並列接続される方向性結合器１３の抵抗素子１１２及び１１３のうち、DUT２に対応する抵抗素子１１３についても、VNAチップ２１外に配置して、入出力端子１７－６を介して接続されるように構成されている。このようにブリッジ回路の上側と下側の配置条件を合わせ、対称性を持たせることで方向性の劣化を防止し、方向性結合器１３の性能を改善している。
＜４．VNAの第２実施の形態の構成例＞
　図５は、本開示のベクトルネットワークアナライザ（VNA）の第２実施の形態の構成例を示すブロック図である。
　図５の第２実施の形態において、図１に示した第１実施の形態と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略し、第１実施の形態と異なる部分に着目して説明する。
　上述した第１実施の形態では、VNA１は、テスト信号として、シングルエンドの信号を用いたが、第２実施の形態では、差動信号のテスト信号を用いる点が異なる。
　第２実施の形態のVNA１では、図１に示した第１実施の形態における送信回路１２及び方向性結合器１３が、送信回路１２’及び方向性結合器１３’に置き換えられている。また、複数の入出力端子１７の一つとして、入出力端子１７－１１が追加されている。VNA１のその他の構成は、図１のVNA１と同様である。
　送信回路１２’は、所定周波数ｆbのテスト信号を差動信号として生成し、方向性結合器１３’に供給する。より具体的には、同一周波数ｆbで逆位相の関係にある第１のテスト信号と第２のテスト信号が送信回路１２’で生成され、方向性結合器１３’へ入力される。
　方向性結合器１３’は、送信回路１２’からの第１のテスト信号と第２のテスト信号のうち、第１のテスト信号に対して、上述した第１実施の形態の方向性結合器１３と同様の動作を行う。すなわち、方向性結合器１３’は、送信回路１２’からの第１のテスト信号の一部を入出力端子１７－１に出力し、分配した残りの第１のテスト信号をRch受信回路１４に出力する。また、方向性結合器１３’は、DUT２で反射されて入力された反射信号を、Ach受信回路１５に出力する。
　一方、方向性結合器１３’は、第２のテスト信号を、第１のテスト信号と同様に分配し、入出力端子１７－１１に出力する。
　VNA１の性能としては、DUT２に接続されるポートP1とP2のポート間のアイソレーション特性が重要となる。ポートP1とP2のポート間のリークが大きい場合、透過率を正確に計測することができない。ポートP1-P2間のリークの要因として、図５において破線の矢印で示されるような、VNAチップ２１の複数の入出力端子１７と重畳する位置に形成されているIOリング（図５では不図示）を経由したリークが挙げられる。すなわち、ポートP1へ出力されるテスト信号の一部が、ポートP1-P2間以外のパスであるチップ内のIOリングを経由して、ポートP2に対応する入出力端子１７－４及び１７－５へ到達してしまう。
　そこで、第２実施の形態におけるVNA１は、テスト信号を差動化し、第１のテスト信号を入出力端子１７－１に出力し、第２のテスト信号を入出力端子１７－１１に出力する。これにより、ポートP1-P2間のリークが発生したとしても、IOリングを経由するリーク信号も差動信号となるので、実質的にキャンセルすることができ、IOリングを経由して入出力端子１７－４及び１７－５へ到達する信号を低減することができる。これにより、ポートP1とP2のポート間のアイソレーション特性を改善することができ、VNA１の性能をさらに向上させることができる。
＜５．方向性結合器の具体的回路構成例＞
　図６は、図５の方向性結合器１３’の具体的回路構成を示している。
　方向性結合器１３’は、送信回路１２’から出力される差動信号である第１のテスト信号を処理する方向性結合器１３Aと、第２のテスト信号を処理する方向性結合器１３Bとを有する。第１テスト信号用の方向性結合器１３Aと第２テスト信号用の方向性結合器１３Bそれぞれの構成は、第１実施の形態の方向性結合器１３と同様である。
　第１テスト信号用の方向性結合器１３Aを構成する各抵抗素子には、第１実施の形態の方向性結合器１３と同じ符号が付されており、第１実施の形態の方向性結合器１３と同一の構成である。
　第２テスト信号用の方向性結合器１３Bは、抵抗素子２０１ないし２０３と、抵抗素子２１１ないし２１３とを有している。抵抗素子２０１ないし２０３は、第１テスト信号用の方向性結合器１３Aの抵抗素子１０１ないし１０３に対応し、抵抗素子２１１ないし２１３は、第１テスト信号用の方向性結合器１３Aの抵抗素子１１１ないし１１３に対応する。抵抗素子２１１及び２１２は可変抵抗素子で構成され、抵抗素子２１１の抵抗値をR１１、抵抗素子２１２の抵抗値をR１２、抵抗素子２２１の抵抗値をR１３、抵抗素子２１３の抵抗値をR１４とする。
　ここで、抵抗素子２０１ないし２０３と抵抗素子２１１及び２１２が、VNAチップ２１内に形成され、抵抗素子２１３及び２２１が、VNAチップ２１外に形成されている点についても、第１テスト信号用の方向性結合器１３A、言い換えれば第１実施の形態の方向性結合器１３と同一である。
　入出力端子１７－１１は、第１テスト信号用の入出力端子１７－１に対応し、第２のテスト信号が出力される端子である。入出力端子１７－１１のVNAチップ２１外には、第１テスト信号用の基準抵抗素子１２１に対応した抵抗素子２２１が接続されている。入出力端子１７－１２のVNAチップ２１外には、第１テスト信号用の抵抗素子１１３に対応した抵抗素子２１３が接続されている。抵抗素子２２１及び２１３の抵抗値は、それぞれ、基準抵抗素子１２１及び抵抗素子１１３と同じ５０Ωである。
　差動信号である第１のテスト信号と第２のテスト信号を用いた方向性結合器１３’は、以上のように構成することができる。第１のテスト信号は、入出力端子１７－１を介してポートP1から、DUT２へ出力される。第２のテスト信号は、入出力端子１７－１１を介してダミーの抵抗素子２２１へ出力される。
　上述した第２実施の形態においても、方向性結合器１３’は、抵抗ブリッジ回路を用いることで広帯域に対応可能としつつも小型化し、半導体チップ内に組み込むことができる。方向性結合器１３’をVNAチップ２１として半導体チップで実現したことにより、周波数帯域が広帯域で小面積なVNAを、低コストで提供することができる。
　第１テスト信号用の方向性結合器１３Aと第２テスト信号用の方向性結合器１３Bとは同一の抵抗ブリッジ回路構成を有しているので、上述した第１実施の形態と同様に、方向性結合器１３’の性能を改善することができる。
＜６．方向性結合器のその他の回路構成例＞
　上述した第１及び第２実施の形態においては、方向性結合器１３（１３’）が複数の抵抗素子のみで構成されたが、抵抗素子以外の回路素子、例えば、容量素子、インダクタ、または、半導体素子を含めた回路によって方向性結合器１３を構成することができる。
　図７及び図８を参照して、抵抗素子以外の回路素子を含めた方向性結合器１３の構成例について説明する。
　図７及び図８においては、図４に示した第１実施の形態の方向性結合器１３と共通する部分については同一の符号を付してあり、その部分の説明は適宜省略する。
　図７は、図４に示した方向性結合器１３の第１変形例であって、抵抗素子以外の回路素子として容量素子を含む方向性結合器１３の例を示している。
　図７の方向性結合器１３では、第１実施の形態の方向性結合器１３と比較して、抵抗素子１１１と入出力端子１７－１との間に、容量素子１５１が追加されるとともに、抵抗素子１１２と入出力端子１７－６との間に、容量素子１５２が追加されている。容量素子１５１及び１５２は、いずれも容量を可変可能な容量素子であり、ブリッジ回路の上下の平衡条件を整えるために設けられている。
　図８は、図４に示した方向性結合器１３の第２変形例であって、抵抗素子以外の回路素子としてインダクタを含む方向性結合器１３の例を示している。
　図８の方向性結合器１３では、第１実施の形態の方向性結合器１３と比較して、抵抗素子１１１と入出力端子１７－１との間に、インダクタ１６１が追加されるとともに、抵抗素子１１２と入出力端子１７－６との間に、インダクタ１６２が追加されている。インダクタ１６１及び１６２を設けたことにより周波数特性を改善し、テスト信号を広帯域化することができる。
　以上のように、方向性結合器１３は、抵抗素子、容量素子、インダクタ、または、半導体素子である抵抗回路素子を少なくとも１つ以上用いて、被測定対象回路と抵抗ブリッジ回路を構成することができる。
　本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の技術の要旨を逸脱しない範囲において種々の変更が可能である。
　例えば、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
　なお、本開示の技術は、以下の構成を取ることができる。
（１）
　第１ないし第３抵抗回路素子と被測定対象回路とで構成される抵抗ブリッジ回路を用いた方向性結合器を備える
　半導体チップ。
（２）
　前記抵抗ブリッジ回路は、直列に接続された前記第１抵抗回路素子及び前記被測定対象回路と、直列に接続された前記第２抵抗回路素子及び前記第３抵抗回路素子とが並列接続された構成である
　前記（１）に記載の半導体チップ。
（３）
　前記第１及び第２抵抗回路素子は、抵抗値が変更可能な可変抵抗回路素子で構成され、
　前記被測定対象回路を前記方向性結合器に接続する入出力端子に、基準用の抵抗回路素子を接続した場合、前記第１及び第２抵抗回路素子の抵抗値は、前記抵抗ブリッジ回路において平衡条件が成り立つように調整されて構成される
　前記（２）に記載の半導体チップ。
（４）
　前記第３抵抗回路素子は、前記半導体チップのチップ外に形成されている
　前記（２）または（３）に記載の半導体チップ。
（５）
　所定周波数のテスト信号を生成し、前記方向性結合器に供給する送信回路をさらに備える
　前記（１）ないし（４）のいずれかに記載の半導体チップ。
（６）
　前記送信回路は、差動信号の前記テスト信号を生成して、前記方向性結合器に供給する
　前記（５）に記載の半導体チップ。
（７）
　差動信号の前記テスト信号は、第１のテスト信号と第２のテスト信号であり、
　前記方向性結合器は、第１のテスト信号用の第１の方向性結合器と、第２のテスト信号用の第２の方向性結合器とを有する
　前記（６）に記載の半導体チップ。
（８）
　前記第１及び第２の方向性結合器それぞれが、前記抵抗ブリッジ回路を用いた構成である
　前記（７）に記載の半導体チップ。
（９）
　前記抵抗ブリッジ回路は、直列に接続された前記第１抵抗回路素子及び前記被測定対象回路と、直列に接続された前記第２抵抗回路素子及び前記第３抵抗回路素子とが並列接続された構成であり、
　前記第３抵抗回路素子は、前記半導体チップのチップ外に形成されている
　前記（８）に記載の半導体チップ。
　１　ベクトルネットワークアナライザ(VNA)，　２　被測定対象回路，　１１　基準信号生成回路，　１２，１２'　送信回路，　１３，１３'，１３A，１３B　方向性結合器，　１４　Rch（Rチャネル）受信回路，　１５　Ach（Aチャネル）受信回路，　１６　Bch（Bチャネル）受信回路，　１７－１ないし１７－６，１７－１１，１７－１２　入出力端子，　２１　VNAチップ，　２２　バラン，　１０１ないし１０３　抵抗素子，　１０４　Rチャネル出力端子，　１１１ないし１１３　抵抗素子，　１１４　Aチャネル出力端子，　１２１　基準抵抗素子，　２０１ないし２０３　抵抗素子，　２１１ないし２１３　抵抗素子，　２２１　抵抗素子

Claims (9)

  1. 　第１ないし第３抵抗回路素子と被測定対象回路とで構成される抵抗ブリッジ回路を用いた方向性結合器を備える
    　半導体チップ。
  2. 　前記抵抗ブリッジ回路は、直列に接続された前記第１抵抗回路素子及び前記被測定対象回路と、直列に接続された前記第２抵抗回路素子及び前記第３抵抗回路素子とが並列接続された構成である
    　請求項１に記載の半導体チップ。
  3. 　前記第１及び第２抵抗回路素子は、抵抗値が変更可能な可変抵抗回路素子で構成され、
    　前記被測定対象回路を前記方向性結合器に接続する入出力端子に、基準用の抵抗回路素子を接続した場合、前記第１及び第２抵抗回路素子の抵抗値は、前記抵抗ブリッジ回路において平衡条件が成り立つように調整されて構成される
    　請求項２に記載の半導体チップ。
  4. 　前記第３抵抗回路素子は、前記半導体チップのチップ外に形成されている
    　請求項２に記載の半導体チップ。
  5. 　所定周波数のテスト信号を生成し、前記方向性結合器に供給する送信回路をさらに備える
    　請求項１に記載の半導体チップ。
  6. 　前記送信回路は、差動信号の前記テスト信号を生成して、前記方向性結合器に供給する
    　請求項５に記載の半導体チップ。
  7. 　差動信号の前記テスト信号は、第１のテスト信号と第２のテスト信号であり、
    　前記方向性結合器は、第１のテスト信号用の第１の方向性結合器と、第２のテスト信号用の第２の方向性結合器とを有する
    　請求項６に記載の半導体チップ。
  8. 　前記第１及び第２の方向性結合器それぞれが、前記抵抗ブリッジ回路を用いた構成である
    　請求項７に記載の半導体チップ。
  9. 　前記抵抗ブリッジ回路は、直列に接続された前記第１抵抗回路素子及び前記被測定対象回路と、直列に接続された前記第２抵抗回路素子及び前記第３抵抗回路素子とが並列接続された構成であり、
    　前記第３抵抗回路素子は、前記半導体チップのチップ外に形成されている
    　請求項８に記載の半導体チップ。
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