WO2023037446A1 - 半導体素子を用いたメモリ装置 - Google Patents

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WO2023037446A1
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正一 各務
康司 作井
望 原田
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
正一 各務
康司 作井
望 原田
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Definitions

  • the present invention relates to a memory device using semiconductor elements.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see, for example, Patent Document 1 and Non-Patent Document 1). For this reason, SGTs enable higher density semiconductor devices compared to planar MOS transistors.
  • DRAM Dynamic Random Access Memory
  • PCM Phase Change Memory
  • RRAM Resistive Random Access Memory
  • MRAM Magnetic RAM
  • Non-Patent Document 5 Magnetic RAM
  • a DRAM without a capacitor has a problem that a sufficient voltage margin cannot be obtained because it is greatly influenced by the coupling of the gate electrode from the word line of the floating body. Further, when the substrate is completely depleted, the harmful effects are increased.
  • the present application relates to a memory device using semiconductor elements, which does not have resistance change elements or capacitors and can be configured only with MOS transistors.
  • a memory device using a semiconductor element includes: a substrate; a first semiconductor layer overlying the substrate; a columnar groove extending vertically downward from the surface of the first semiconductor layer; a first insulating layer covering sidewalls other than the bottom of the trench; a first impurity layer in contact with the first semiconductor layer and the first insulating layer near the bottom of the trench; a second impurity layer in contact with the first impurity layer and the first insulating layer inside the groove; a second insulating layer covering the surface of the first semiconductor layer other than the second impurity layer and the first insulating layer; a second semiconductor layer in contact with the second impurity layer and the second insulating layer; and a first gate insulating layer surrounding part or all of the second semiconductor layer; a first gate conductor layer partially or partially covering the first gate insulating layer; a third impurity layer and a fourth impurity layer on the second semiconductor layer and in contact with a side surface of the second
  • a second invention is based on the first invention, wherein the first wiring conductor layer connected to the third impurity layer is a source line, and the second wiring conductor layer connected to the fourth impurity layer is , a bit line, the third wiring conductor layer connected to the first semiconductor layer is a plate line, the fourth wiring conductor layer connected to the first gate conductor layer is a word line, A voltage is applied to each of the source line, bit line, plate line and word line to write and erase the memory (second invention).
  • a third invention is characterized in that, in the above first invention, the bottom of the second impurity layer exists in a portion deeper than the surface of the first semiconductor layer (third invention).
  • a fourth invention is characterized in that, in the above first invention, majority carriers in the first impurity layer are different from majority carriers in the first semiconductor layer (fourth invention).
  • a fifth invention is characterized in that, in the above first invention, majority carriers in the second impurity layer are the same as majority carriers in the first semiconductor layer (fifth invention).
  • a sixth invention is characterized in that, in the first invention described above, the majority carriers in the third impurity layer and the fourth impurity layer are the same as the majority carriers in the first impurity layer. invention).
  • a seventh invention is characterized in that, in the first invention, the concentration of the first impurity layer is lower than that of the third impurity layer and the fourth impurity layer (seventh invention).
  • the first semiconductor layer, the first impurity layer, the second impurity layer, the second semiconductor layer, and the third impurity layer form a thyristor structure. (8th invention).
  • the first semiconductor layer, the first impurity layer, the second impurity layer, the second semiconductor layer, and the fourth impurity layer form a thyristor structure.
  • the source line contact hole for connecting the source line and the third impurity layer and the first wiring conductor layer are shared with adjacent cells. It is characterized (10th invention).
  • a bit line contact hole for connecting the bit line and the fourth impurity layer and a second wiring conductor layer are shared with adjacent cells. It is characterized (11th invention).
  • FIG. 1 is a cross-sectional structure and bird's-eye view of a memory device using a semiconductor element according to a first embodiment
  • FIG. 4 is a diagram for explaining a write operation of a memory device using the semiconductor element according to the first embodiment, accumulation of carriers immediately after the operation, and cell current
  • FIG. 10 is a diagram for explaining accumulation of hole carriers, erase operation, and cell current immediately after write operation of the memory device using the semiconductor element according to the first embodiment
  • FIG. 10 is a diagram for explaining a layout and a cross-sectional structure in which memory devices using semiconductor elements in which a first gate conductive layer covers a second semiconductor layer from three directions according to a second embodiment are two-dimensionally arranged;
  • FIG. 1(a) shows a cross-sectional structure of a memory using a semiconductor device according to the first embodiment of the present invention.
  • a columnar groove extends vertically from the surface of the p-layer 1, and a first insulating layer 2 (which is an example of the "first insulating layer” in the claims) covers the sidewalls of the groove.
  • a p-layer 4 containing acceptor impurities which is an example of the "second impurity layer” in the claims
  • a second insulating layer 5 (which is an example of a “second insulating layer” in the scope of claims) is present on the surface other than the p-layer 4 .
  • a p-layer 7 containing acceptor impurities which is an example of a “second semiconductor layer” in the claims).
  • n + layer 6a an example of a "third impurity layer” in the scope of claims
  • n + layer 6b a semiconductor region containing a high concentration of donor impurities
  • a first gate insulating layer 8 is present on the surface of the second semiconductor layer 7 . This first gate insulating layer 8 is in contact with or close to the n + layers 6a and 6b, respectively.
  • a first gate conductor layer 9 (which is an example of a "first gate conductor layer” in the scope of claims) is provided on the opposite side of the second semiconductor layer 7 in contact with the first gate insulating layer 8. be.
  • the substrate 20, the p layer 1, the first insulating layer 2, the second insulating layer 5, the n layer 3, the p layer 4, the n + layer 6a, the n + layer 6b, the second semiconductor layer 7, the first A memory device using a semiconductor element composed of the gate insulating layer 8 and the first gate conductor layer 9 is formed.
  • the n + layer 6a serves as the first wiring conductive layer, the source line SL (an example of the "source line” in the claims), and the n + layer 6b serves as the second wiring conductive layer, the bit line.
  • BL which is an example of the "bit line” in the claims
  • the p layer 1 is the third wiring conductive layer
  • the plate line PL which is an example of the "plate line” in the claims
  • the second gate conductor layers 9 are connected to word lines WL (which are an example of "word lines” in the claims), which are the fourth wiring conductive layers.
  • the memory is operated by manipulating the potentials of the source line, bit line, plate line, and word line.
  • This memory device is hereinafter referred to as dynamic flash memory.
  • the plurality of dynamic flash memory cells described above are arranged one or two-dimensionally on the first semiconductor layer 1 .
  • FIG. 1(b) shows a bird's-eye view of the memory cell structure according to this embodiment.
  • the p-layer 1 and the portion near the bottom of the groove of the first insulating layer 2 are partially removed, and then the n-layer 3, p-layer 4, n + layer 6a, and n + Layer 6b, p-layer 7, first gate insulating layer 8, first gate conductor layer 9 are shown.
  • the impurity concentration may have a profile.
  • the impurity concentrations of the first impurity layer 3, the second impurity layer 4, and the second semiconductor layer 7 may have profiles.
  • n + layer 6a and the n + layer 6b are formed of p + layers in which holes are majority carriers (hereinafter, a semiconductor region containing a high concentration of acceptor impurities is referred to as a “p + layer”)
  • p + layer a semiconductor region containing a high concentration of acceptor impurities
  • the first semiconductor layer 1 is a p-type semiconductor in FIG. Even if memory cells are arranged, the operation of the dynamic flash memory is performed.
  • the second semiconductor layer 7 is a p-type semiconductor in FIG. , depending on the material of the first gate conductive layer 9, the second semiconductor layer 7 can be of p-type, n-type or i-type.
  • the bottom of the p-layer 7 and the surface of the second insulating layer 5 are illustrated so as to coincide with each other, but the p-layer 4 and the p-layer 7 are in contact with each other, and the bottom of the p-layer 4 is The interface between p layers 4 and 7 does not have to coincide with the surface of second insulating layer 5 as long as it is deeper than the surface of p layer 1 .
  • FIG. 1 shows the bottom of the n layer 3 and the bottom of the first insulating layer 2 to be aligned
  • the n layer 3 is in contact with both the p layer 1 and the first insulating layer 2. If so, they do not have to match.
  • An example is shown in FIG. 1(c). That is, the n layer 3 should be formed near the bottom of the trench.
  • the substrate 20 may be an insulator, a semiconductor, a conductor, or anything that can support the p-layer 1 .
  • the MOSFET in this memory cell includes an n + layer 6a serving as a source, an n + layer 6b serving as a drain, a first gate insulating layer 8, and a first layer serving as a gate. It operates with the gate conductive layer 9 and the p-layer 7 serving as a substrate as constituent elements.
  • 0 V is input to the n + layer 6a connected to the source line SL
  • 3 V is input to the n + layer 6b connected to the bit line BL
  • 0 V is applied to the p layer 1 connected to the plate line PL.
  • the first gate conductor layer 9 connected to the word line WL for example 1.5V.
  • a partial inversion layer 12 is formed directly below the first gate insulating layer 8, which is below the first gate conductor layer 9, and a pinch-off point 13 exists, so that the MOSFET with the first gate conductor layer 9 is saturated. work in the area.
  • the electric field becomes maximum between the pinch-off point 13 and the n + layer 6b in the MOSFET having the first gate conductor layer 9, and impact ionization occurs in this region. Due to this impact ionization phenomenon, electrons accelerated from the n + layer 6a connected to the source line SL to the n + layer 6b connected to the bit line BL collide with the Si lattice, and their kinetic energy causes the electrons and Hole pairs are generated. Some of the generated electrons flow to the first gate conductor layer 9, but most flow to the n + layer 6b connected to the bit line BL.
  • a gate-induced drain leakage (GIDL) current may be passed to generate hole groups (see, for example, Non-Patent Document 7).
  • Figure 2(b) shows the hole groups 11 in the p-layer 4 and p-layer 7 when all the biases are 0V immediately after writing.
  • the generated hole groups 11 are majority carriers in the p-layer 4 and p-layer 7, move toward the p-layer 4 due to the concentration gradient, and become the same in the p-layer 4 and p-layer 7 for a short time.
  • and charges the p-layer 7, which in the unbalanced state is substantially the substrate of the MOSFET with the first gate conductor layer, to a positive bias.
  • holes in the depletion layer move to the SL side by the electric field and recombine with electrons.
  • the threshold voltage of the MOSFET with the first gate conductor layer 9 is lowered due to the positive body bias effect due to the holes temporarily stored in the p-layers 4 and 7 .
  • the threshold voltage of the MOSFET having the first gate conductor layer 9 connected to the word line WL is lowered. This write state is assigned to logical storage data "1".
  • bit line BL bit line
  • source line SL word line
  • word line WL word line
  • plate line PL plate line
  • n + poly was used as the first gate conductor layer 9 in FIG .
  • metal layers such as W/TiN, stacked metal layers such as W/TiN, and the like.
  • the p-layer 7 of the MOSFET having the first gate conductor layer connected to the word line WL is electrically connected to the p-layer 4, so that the generated holes accumulate.
  • the available capacity can be freely changed by adjusting the volume of the p-layer 4 .
  • the depth of the p-layer 4 should be increased in order to lengthen the retention time. Therefore, the bottom of p layer 4 is required to be deeper than the surface of p layer 1 .
  • the area where the hole carriers are accumulated here the p layers 4 and 7, and the n layers 3, n + layers 6a, and n + layers 6b involved in recombination with electrons are in contact with Since it can be made small, recombination with electrons can be suppressed, and the retention time of accumulated holes can be lengthened.
  • the holes accumulated due to the work function of the p-layer 1 being 4.5 eV or more are accumulated near the interface of the p-layer 4, which is the second impurity layer in contact with the first insulating layer 2, and are stabilized. Holes can be accumulated. For this reason, the effect of the substrate bias on the substrate as a memory element is enhanced, the time for holding the memory is lengthened, and the voltage margin for "1" writing is widened.
  • FIG. 3(a) shows the state immediately after the hole groups 11 generated by impact ionization in the previous cycle are stored in the p-layer 4 and p-layer 7, and all the biases become 0 V before the erase operation. ing.
  • the voltage of the source line SL is set to the negative voltage VERA during the erase operation.
  • VERA is, for example, -3V.
  • the hole groups 11 stored in the p-layer 4 and p-layer 7 generated by impact ionization in the previous cycle move to the n + layer 6a connected to the source line.
  • Some holes flow from the p-layer 4 to the n-layer 3 and recombine with electrons, although the amount is small.
  • the hole concentrations in the p-layers 4 and 7 decrease with time, and the threshold voltage of the MOSFET becomes higher than when "1" was written, returning to its initial state.
  • the MOSFET having the first gate conductor layer 9 to which the word line WL is connected returns to its original threshold value.
  • the erased state of this dynamic flash memory is logical storage data "0".
  • this embodiment is a thyristor structure composed of p-layer 1, n-layer 3, p-layer 4, p-layer 7, and n + layer 6a.
  • -3 V is applied to the source line during erasing, a large amount of electrons are injected from the source line SL and recombine with the accumulated holes. Since it is drifted, it is expected that the erasing time can be greatly shortened. Therefore, a stable state of logic information data "0" can be provided in a short time, and the operating speed of this dynamic flash memory device is increased.
  • the thyristor structure shown above can also be configured with p-layer 1, n-layer 3, p-layer 4, p-layer 7, and n + layer 6b. is possible and the effect is the same.
  • bit lines BL, source lines SL, word lines WL, and plate lines PL are examples for performing an erase operation, and other operating conditions that enable an erase operation may be used.
  • the p-layer 1, the n-layer 3, and the p-layer 4 are electrically connected to each other in the p-layer 7, which is one of the constituent elements of the MOSFET for reading and writing information. Therefore, in both the write operation and the erase operation, for example, the substrate bias becomes floating during the MOSFET operation as in the SOI structure, and the semiconductor portion under the first gate insulating layer is completely depleted. never For this reason, the MOSFET threshold, drive current, etc. are less affected by operating conditions.
  • the characteristics of the MOSFET are the thickness of the second semiconductor layer 7, the type of impurity, the impurity concentration and profile, the impurity concentration and profile of the p layer 4, the thickness and material of the first gate insulating layer 8, the first gate
  • a wide range of desired memory operating voltages can be set by adjusting the work function of the conductor layer 9 .
  • the depletion layer is not completely depleted under the MOSFET and spreads in the depth direction of the p-layer 4, coupling of the gate electrode from the word line of the floating body, which was a drawback of DRAMs that do not have capacitors, is almost unaffected by In other words, according to this embodiment, it is possible to design a wider operating voltage margin for the dynamic flash memory.
  • the substrate region in which the channel of the MOSFET is formed includes the second impurity layer 4 surrounded by the first insulating layer 2 and the first impurity layer 3 and the second impurity layer 4 and the second impurity layer 3. It consists of two semiconductor layers 7 . Because of this structure, the majority carriers generated when logic data "1" is written can be accumulated in the second semiconductor layer 7 and the second impurity layer 4, and the number of carriers can be increased. it takes longer.
  • the thyristor structure of the n + layer 6a, p layer 4, n layer 3, and p layer 1 facilitates erasing. . Therefore, the operating margin of the memory can be expanded, the power consumption can be reduced, and the memory can operate at high speed.
  • FIG. 4(a) shows a plan view in which four cells of the dynamic flash memory according to the second embodiment are laid out.
  • FIG. 4(b) shows a vertical cross-sectional view of the cell along line XX' in FIG. 4(a)
  • FIG. 4(c) shows a cell along line YY' in FIG. Fig. 3 shows a vertical cross section of the cell;
  • this cell includes a substrate 20, a p-layer 1, a first insulating layer 2a, a second insulating layer 5, an n-layer 3a, a p-layer 4a, an n + layer 6a, an n + It is one cell of a dynamic flash memory having a layer 6c, a second semiconductor layer 7a, a first gate insulating layer 8a, and a first gate conductor layer 9a as components.
  • a first gate insulating layer 8a is formed to cover the surface and side surfaces of the first semiconductor portion 7a, and a first gate conductor layer 9 covers the first gate insulating layer 8a and part of the second insulating layer 5. is formed as This has a so-called FIN structure.
  • the first wiring conductor layer 35 (which is an example of the "first wiring conductor layer” in the scope of claims) is provided with a contact hole 32a (which is an example of the "source line contact hole” in the scope of claims). and is connected to the n + layer 6a.
  • the second wiring conductor layer 39 (which is an example of the "second wiring conductor layer” in the scope of claims) which is a part of the bit line is the contact hole 33c (the scope of the claim of "bit line contact hole”). is an example), and is connected to the n + layer 6c via the wiring conductor layer 36 and the contact hole 37c (which is an example of the "bit line contact hole” in the scope of claims).
  • n + layer 6a, the first wiring conductor layer 35, and the contact hole 32a are shared by adjacent cells in the XX' direction.
  • n + layer 6b, the second wiring conductor layer 39 and the contact hole 33c are shared by adjacent cells in the YY' direction.
  • 0 V is input to the n + layer 6a from the first wiring conductor layer 35 through the contact hole 32a as the source line SL, and to the n + layer 6c from the second wiring conductor layer 39 through the contact hole 33c as the bit line BL.
  • 3 V is input, 0 V is applied to the p-layer 1 connected to the plate line PL, and 1.5 V is applied to the first gate conductor layer 9a connected to the word line WL1.
  • the MOSFET with the first gate conductor layer 9a operates in the saturation region.
  • an impact ionization phenomenon occurs in the channel region of the MOSFET having the first gate conductor layer 9a. Due to this impact ionization phenomenon, electrons accelerated from the n + layer 6a connected to the source line SL to the n + layer 6c connected to the bit line BL collide with the Si lattice, and their kinetic energy causes the electrons and Hole pairs are generated. Some of the generated electrons flow into the first gate conductor layer 9a, but most flow into the n + layer 6c connected to the bit line BL.
  • the generated hole groups 11 are the majority carriers of the p-layer 4a and the p-layer 7a, move toward the p-layer 4 due to the concentration gradient, and in a short time Accumulated in the impurity layer 7a, it substantially charges the substrate of the MOSFET having the first gate conductor layer 9a in an unbalanced state to a positive bias.
  • the threshold voltage of the MOSFET with the first gate conductor layer 9a is lowered due to the positive substrate bias effect due to the holes temporarily stored in the p-layers 4a and 7a. This lowers the threshold voltage of the MOSFET having the first gate conductor layer 9a connected to the word line WL1.
  • This write state is assigned to logical storage data "1".
  • this write operation can also be performed by changing the bias conditions and using the GIDL current.
  • the source voltage to which the first wiring conductor layer 35 is connected is set to the negative voltage VERA in the same manner as described with reference to FIG.
  • VERA is, for example, -3V.
  • the PN junction between the n + layer 6a and the p layer 7a serving as sources to which the source line SL is connected is forward biased.
  • the hole groups 11 stored in the p-layer 4a and p-layer 7a generated by impact ionization in the "1" write cycle move to the n + layer 6a connected to the source line.
  • the hole concentration in the first portion 7a of the semiconductor and the second impurity layer 4a decreases with time, and the threshold voltage of the MOSFET becomes higher than when "1" was written. back to As a result, the MOSFET having the first gate conductor layer 9a to which the word line WL1 is connected returns to its original threshold.
  • the erased state of this dynamic flash memory is logical storage data "0".
  • the advantages of the present invention are as explained using FIGS. 1 to 3, and the gist of the structure in FIG. 4 does not change.
  • the structure in Fig. 4 has a longer effective channel width of the MOSFET, enabling a larger cell current. and the write operation becomes more efficient.
  • the sense current of the cell becomes large, and the operation of the memory can be speeded up.
  • the X direction of the cell size of the dynamic flash memory is determined by the lines and spaces of the grooves in which the second semiconductor layers 7a and 7b are formed.
  • the Y direction is determined by the lines and spaces of the first gate conductor layers 7a and 7c, or the lines and spaces of the first wiring conductor layer 35 and the wiring conductor layer . Therefore, if the minimum manufacturing dimension is defined as F, this cell size can be made to 4F 2 , which contributes to the reduction of the memory cell size, that is, the reduction of the memory chip area. This is the same for the cell structure in FIG.
  • techniques such as multiple exposure, self-alignment techniques when forming contact holes, and a honeycomb structure for arranging grooves surrounded by the first insulating layers 2a, 2b, and 2c can further reduce the memory cell area and chip area. can be expected to shrink.
  • the contact hole 33c and the wiring conductor layer 36, and the contact hole 37c and the wiring conductor layer 39 are separately formed for connection to the BL line, but the insulating layers 31 and 38 are formed. Later, contact holes and wiring conductor layers may be formed at once using the damascene method or the like.
  • the cross section of the p-layer 7, etc., which is the second semiconductor layer is shown as a rectangle, but it may be a trapezoid or a polygon including a triangle.
  • each cell can be operated independently, or a group of several cells can be operated as a dynamic flash memory.
  • n + layer 6a, the first wiring conductor layer 35 connected to the source line SL, and the contact hole 32a of the dynamic flash memory cell shown in FIG. 4 are shared by adjacent cells.
  • the n + layer 6c, the second wiring conductor layer 39 connected to the bit line BL, and the contact hole 33c are shared by adjacent cells. Therefore, the cell area of the dynamic flash memory according to the present invention is the lines and spaces of the p-layers 7a, 7b and the first gate conductive layers 9a, 9c, respectively, or the lines and spaces of the first wiring conductor layers 35 and 36. Determined. Therefore, when the minimum manufacturing dimension is F, the cell area is 4F 2 , and a fine memory cell can be provided.
  • Third insulating layer 32a, 32b, 33c, 33d contact holes 35 First wiring conductor layer 36 Wiring conductor layer 37 Second contact hole 38 Fourth insulating layer 39 Second wiring conductor layer

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Abstract

第1の半導体層1に溝を形成し、その側壁を第1の絶縁膜2で被膜し、その中に第1の不純物層3とその上部の第2の不純物層4と、第2の不純物層の上に第2の半導体層7と、それ以外の部分に第1の半導体と、その両端にあるソース線SLに繋がるn+層6aと、ビット線BLに繋がるn+層6cと、第2の半導体層7上に形成された第1のゲート絶縁層8と、ワード線WLに繋がる第1のゲート導体層9がある。ソース線SL、第1の半導体層1につながるプレート線PL、ワード線WL、ビット線BLに印加する電圧を制御して、第2の半導体層のチャネル領域12でインパクトイオン現象、またはゲート誘起ドレインリーク電流により発生した正孔群をゲート絶縁層近傍に保持するデータ保持動作と、そして、この正孔群を、チャネル領域12内から除去するデータ消去動作を行う。

Description

半導体素子を用いたメモリ装置
　本発明は、半導体素子を用いたメモリ装置に関する。
　近年、LSI(Large Scale Integration) 技術開発において、メモリ素子の高集積化、高性能化、低消費電力化、高機能化が求められている。
　通常のプレナー型MOSトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、SGTのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献1、非特許文献1を参照）。このため、SGTはプレナー型MOSトランジスタと比べ、半導体装置の高密度化が可能である。このSGTを選択トランジスタとして用いて、キャパシタを接続したDRAM（Dynamic Random Access Memory、例えば、非特許文献2を参照）、抵抗変化素子を接続したPCM（Phase Change Memory、例えば、非特許文献3を参照）、RRAM（Resistive Random Access Memory、例えば、非特許文献4を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるMRAM（Magneto-resistive Random Access Memory、例えば、非特許文献5を参照）などの高集積化を行うことができる。また、キャパシタを有しない、1個のMOSトランジスタで構成された、DRAMメモリセル（非特許文献6を参照）などがある。しかし、キャパシタを持たないDRAMは、フローティングボディのワード線からのゲート電極のカップリングに大きく左右され電圧マージンが十分とれない問題点があった。さらに基板が完全空乏化するとその弊害は大きくなる。本願は、抵抗変化素子やキャパシタを有しない、MOSトランジスタのみで構成可能な、半導体素子を用いたメモリ装置に関する。
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor(VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : "Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) E. Yoshida, T, Tanaka, "A Capacitorless 1T-DARM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory", IEEE Trans, on Electron Devices vol.53, pp.692-697 (2006)
　メモリ装置においてキャパシタを無くした、1個のトランジス型のDRAM（ゲインセル）では、ワード線とフローティング状態の素子があるボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接半導体基板のボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした1トランジス型のDRAM（ゲインセル）の実用化が困難となっていた。そして、上記問題を解決すると共に、DRAMメモリセルを高密度化する必要がある。
　上記の課題を解決するために、第１の発明に係る半導体素子を用いたメモリ装置は，
　基板と、前記基板上にある第１の半導体層と、
　前記第１の半導体層の表面から垂直下方向に延在する柱状の溝と、
　前記溝の底部以外の側壁を覆う第１の絶縁層と、
　前記溝の底部近傍で前記第１の半導体層と第１の絶縁層に接触した第１の不純物層と、
　前記溝の内部で前記第１の不純物層と第１の絶縁層に接触した第２の不純物層と、
　前記第２の不純物層以外の第１の半導体層と第１の絶縁層の表面を被膜する第２の絶縁層と、
　前記第２の不純物層と前記第２の絶縁層に接触した第２の半導体層と
　前記第２の半導体層の一部、もしくは全てを囲んだ第１のゲート絶縁層と、
　前記第１のゲート絶縁層の一部、もしくは一部を覆った第１のゲート導体層と、
　前記第２の半導体層上にあって、前記第１のゲート導体層の一端の外側で前記第２の半導体層の側面に接触する第３の不純物層及び第４の不純物層と、
　前記第３の不純物層に接続する第１の配線導体層と、
　前記第４の不純物層に接続する第２の配線導体層と、
　前記第１のゲート導体層に接続する第３の配線導体層と、
　前記第１の半導体層１に接続する第４の配線導体層と、
を有し、
　前記第１の配線導体層と、前記第２の配線導体層と、前記第３の配線導体層と、前記第４の配線導体層に印加する電圧を制御して、前記第３の不純物層と前記第４の不純物層との間に流す電流でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群と正孔群を前記第２の半導体層及び前記第２の不純物層に発生させる動作と、発生させた前記電子群と前記正孔群の内、前記第２の半導体層及び第２の不純物層における少数キャリアである前記電子群と前記正孔群のいずれかを除去する動作と、前記第２の半導体層及び第２の不純物層における多数キャリアである前記電子群と前記正孔群のいずれかの一部または全てを、前記第２の半導体層及び第２の不純物層に残存させる動作と、を行ってメモリ書き込み動作を行い、
　前記第１の配線導体層と、前記第２の配線導体層と、前記第３の配線導体層と、前記第１の半導体層に印加する電圧を制御して、前記第１の不純物層と、前記第３の不純物層、第４の不純物層の少なくとも一か所から、残存している前記第２の半導体層における多数キャリアである前記電子群と前記正孔群のいずれかを抜き取り、メモリ消去動作を行う、
　ことを特徴とする（第１発明）。
　第２発明は、上記の第１発明において、前記第３の不純物層に繋がる前記第１の配線導体層は、ソース線であり、前記第４の不純物層に繋がる前記第２の配線導体層は、ビット線であり、前記第１の半導体層に繋がる前記第３の配線導体層は、プレート線であり、前記１のゲート導体層に繋がる前記第４の配線導体層は、ワード線であり、ソース線、ビット線、プレート線、ワード線にそれぞれ電圧を与えて、メモリの書き込み、消去を行う、ことを特徴とする（第２発明）。
　第３発明は、上記の第１発明において、前記第２の不純物層の底部は前記第１の半導体層の表面よりも深い部分に存在することを特徴とする（第３発明）。
　第４発明は、上記の第１発明において、前記第１の不純物層の多数キャリアは前記第１の半導体層の多数キャリアとは異なることを特徴とする（第４発明）。
　第５発明は、上記の第１発明において、前記第２の不純物層の多数キャリアは前記第１の半導体層の多数キャリアと同じであることを特徴とする（第５発明）。
　第６発明は、上記の第１発明において、前記第３の不純物層と前記第４の不純物層の多数キャリアは前記第１の不純物層の多数キャリアと同じであることを特徴とする（第６発明）。
　第７発明は、上記の第１発明において、前記第１の不純物層の濃度は前記第３の不純物層、前記第４の不純物層よりも低いことを特徴とする（第７発明）。
　第８発明は、上記の第１発明において、前記第１の半導体層と前記第１の不純物層と前記第２の不純物層と前記第２の半導体層と前記第３の不純物層でサイリスタ構造になっていることを特徴とする（第８発明）。
　第９発明は、上記の第１発明において、前記第１の半導体層と前記第１の不純物層と前記第２の不純物層と前記第２の半導体層と前記第４の不純物層でサイリスタ構造になっていることを特徴とする（第９発明）。
　第１０発明は、上記の第２発明において、前記ソース線と前記第３の不純物層を接続するためのソース線コンタクト孔と、第1の配線導体層とを、隣接するセルと共有することを特徴とする（第１０発明）。
　第１１発明は、上記の第２発明において、前記ビット線と前記第４の不純物層を接続するためのビット線コンタクト孔と、第２の配線導体層とを、隣接するセルと共有することを特徴とする（第１１発明）。
第1実施形態に係る半導体素子を用いたメモリ装置の断面構造と鳥観図である。 第1実施形態に係る半導体素子を用いたメモリ装置の書き込み動作、動作直後のキャリアの蓄積、セル電流を説明するための図である。 第1実施形態に係る半導体素子を用いたメモリ装置の書き込み動作直後の正孔キャリの蓄積、消去動作、セル電流を説明するための図である。 第2実施形態に係る第1ゲート導電層が第2の半導体層を3方向から覆う半導体素子を用いたメモリ装置を二次元に配置したレイアウトとその断面構造を説明するための図である。
　以下、本発明の実施形態に係る、半導体素子を用いたメモリ装置の構造、駆動方式、蓄積キャリアの挙動について、図面を参照しながら説明する。
（第1実施形態）
　図1～図3を用いて、本発明の第1実施形態に係る半導体素子を用いたメモリセルの構造と動作メカニズムを説明する。図1を用いて、本実施形態による半導体素子を用いたメモリのセル構造をそれぞれ説明する。図2を用いて、半導体素子を用いたメモリの書き込みメカニズムとキャリアの挙動、図3を用いて、データ消去メカニズムを説明する。
　図1(a)に、本発明の第1実施形態に係る半導体素子を用いたメモリの断面構造を示す。基板20（特許請求の範囲の「基板」の一例である）上にアクセプタ不純物を含むp型の導電型を有するシリコンのp層1（特許請求の範囲の「第1の半導体層」の一例である）がある。p層1の表面から垂直方向に柱状の溝があり、その溝の側壁を覆う第1の絶縁層2（特許請求の範囲の「第1の絶縁層」の一例である）がある。その溝の底部でｐ層1と第1の絶縁層に接触したドナー不純物を含むn層3（特許請求の範囲の「第1の不純物層」の一例である）を持つ半導体とさらにその上部にアクセプタ不純物を含むp層4（特許請求の範囲の「第2の不純物層」の一例である）がある。p層4以外の表面に第2の絶縁層5（特許請求の範囲の「第2の絶縁層」の一例である）がある。p層4に接触したアクセプタ不純物を含むp層7（特許請求の範囲の「第2の半導体層」の一例である）がある。
　図1(a)における第2の半導体層7の左右方向の片側に高濃度のドナー不純物を含んだn+層6a（特許請求の範囲の「第3の不純物層」の一例である）がある（以下、ドナー不純物を高濃度で含む半導体領域を「n+層」と称する。）。n+層6aの反対側の片側にn+層6b（特許請求の範囲の「第4の不純物層」の一例である）がある。
　第2の半導体層7の表面に第1のゲート絶縁層8（特許請求の範囲の「第1のゲート絶縁層」の一例である）がある。この第1のゲート絶縁層8は、n+層6a、6bに、それぞれ接するか、または近接している。この第1のゲート絶縁層8に接触して、第2の半導体層7の反対側に第1のゲート導体層9（特許請求の範囲の「第1のゲート導体層」の一例である）がある。
　これにより基板20，p層1、第1の絶縁層2，第2の絶縁層5，n層3，p層4，n+層6a，n+層6b、第2の半導体層7，第1のゲート絶縁層8，第1のゲート導体層9、からなる半導体素子を用いたメモリ装置が形成される。そして、n+層6aは第1の配線導電層であるソース線SL（特許請求の範囲の「ソース線」の一例である）に、n+層6bは第2の配線導電層であるビット線BL（特許請求の範囲の「ビット線」の一例である）に、p層1は第3の配線導電層であるプレート線PL（特許請求の範囲の「プレート線」の一例である）に、第2のゲート導体層9は第4の配線導電層であるワード線WL（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。ソース線、ビット線、プレート線、ワード線の電位を操作することで、メモリの動作をさせる。このメモリ装置を以下、ダイナミック　フラッシュ　メモリ　と呼ぶ。
　メモリ装置では、上述の複数のダイナミック フラッシュ メモリセルが第1の半導体層1上にひとつ、もしくは2次元状に複数配置されている。
　図1（b）に、本実施形態によるメモリセル構造の鳥観図を示す。この図では理解しやすくする目的で、p層1と第1の絶縁層2の溝の底部に近い部分を一部除去したうえで、n層3，p層4、n+層6a，n+層6b、p層7、第1のゲート絶縁層8、第1のゲート導体層9を示した。
　また、図1で第1の半導体層1はp型の半導体としたが、不純物の濃度にプロファイルが存在してもよい。また、第1の不純物層3、第2の不純物層4、第2の半導体層7の不純物の濃度にプロファイルが存在してもよい。
　また、n+層6aとn+層6bを正孔が多数キャリアであるp+層（以下、アクセプタ不純物を高濃度で含む半導体領域を「p+層」と称する。）で形成したときは、第1の半導体層1、ｐ層4、ｐ層7をn型半導体、n層3をp型半導体、とすれば書き込みのキャリアを電子とすることでダイナック　フラッシュ　メモリの動作がなされる。
　また、図1では第1の半導体層1がp型の半導体としたが、基板20にn型の半導体基板を用い、pウェルを形成し、これを第1の半導体層1として、本発明のメモリセルを配置してもダイナック　フラッシュ　メモリの動作がなされる。
　また、図1では第2の半導体層7はp型の半導体としたが、p層4の多数キャリア濃度、第2の半導体層7の厚さ、第1のゲート絶縁層8の材料、厚さ、第1のゲート導電層9の材料に依存し、第2の半導体層7はp型、n型、i型いずれのタイプも用いることができる。
　また、図1ではp層7の底部と第2の絶縁層5の表面が一致するように図示されているが、p層4とp層7が接触しており、かつp層4の底部がp層1の表面よりも深ければ、p層4とp層7との界面は第2の絶縁層5の表面と一致しなくともよい。
　また、図1ではn層3の底部と第1の絶縁層2の底部が一致するように図示されているが、n層3はp層1と第1の絶縁層2のどちらにも接触していれば、一致しなくともよい。図１(c)にその一例を示す。すなわち、n層3は溝の底部近傍に形成されていればよい。
　また、基板20は絶縁体でも、半導体でも、導体でもp層1を支えられるものであれば何でもよい。
　図2を用いて、本発明の第1実施形態に係るダイナミック　フラッシュ　メモリの書き込み動作時のキャリア挙動、蓄積、セル電流を説明する。まずn+層6aとn+層6bの多数キャリアが電子であり、たとえばWLに接続される第1のゲート導体層9にn+ poly（以下、ドナー不純物を高濃度で含むpoly Siを「n+ poly」と称する。）を使用し、第2の半導体層7としてp型半導体を使用した場合を説明する。図2(a)に示したように、このメモリセルの中のMOSFETは、ソースとなるn+層6a、ドレインとなるn+層6b、第1のゲート絶縁層8、ゲートとなる第1のゲート導電層9、基板となるp層7を構成要素として作動する。ソース線SLの接続されたn+層6aに例えば0Vを入力し、ビット線BLの接続されたn+層6bに例えば3Vを入力し、プレート線PLの接続されたp層1を例えば0Vとし、ワード線WLの接続された第1のゲート導体層9に、例えば、1.5Vを入力する。第1のゲート導体層9の下にある第1のゲート絶縁層8の直下には一部反転層12が形成され、ピンチオフ点13が存在するしたがって第1のゲート導体層9を有するMOSFETは飽和領域で動作する。
　この結果、第1のゲート導体層9を有するMOSFETの中でピンチオフ点13とn+層6b間で電界は最大となり、この領域でインパクトイオン化現象が生じる。このインパクトイオン化現象により、ソース線SLの接続されたn+層6aからビット線BLの接続されたn+層6bに向かって加速された電子がSi格子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第1のゲート導体層9に流れるが、大半はビット線BLに接続されたn+層6bに流れる。
　なお、上記のインパクトイオン化現象を起こさせる代わりに、ゲート誘起ドレインリーク（ＧＩＤＬ）電流を流して正孔群を生成してもよい(例えば非特許文献7を参照)。
　図2(b)に、書き込み直後、すべてのバイアスが0Vになったときのp層4とp層7にある正孔群11を示す。生成された正孔群11は、p層4とp層7の多数キャリアであり、その濃度の勾配によってp層4の方へ移動し、短時間的にはp層4とp層7に一様に蓄積され、非平衡状態では実質的に第1のゲート導体層を持つMOSFETの基板であるp層7を正バイアスに充電する。また、空乏層内の正孔は電界によってSL側に移動し、電子と再結合する。その結果第1のゲート導体層9をもつMOSFETのしきい値電圧は、p層4とp層7に一時的に蓄積される正孔により正の基板バイアス効果によって、低くなる。これにより、図2(c)に示すように、ワード線WLの接続された第1のゲート導体層9をもつMOSFETのしきい値電圧は、低くなる。この書込み状態を論理記憶データ“1”に割り当てる。
　なお、上記のビット線BL、ソース線SL、ワード線WL、プレート線PLに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の電圧条件であってもよい
　また、図2では第1のゲート導体層9としてn+ polyを使用したが、これはp+ poly（以下、アクセプタ不純物を高濃度で含むpoly Siを「p+ poly」と称する。）、Wなどの金属層、W/TiNのような積層された金属層などを使用してもよい。
　本実施形態の構造によれば、ワード線WLの接続された第1のゲート導体層をもつMOSFETのp層7はp層4に電気的に接続されているので、発生された正孔を蓄積できる容量をp層4の体積を調節することで自由に変えることができる。つまり、保持時間を長くするために例えば、p層4の深さを深くすればよい。したがって、p層4の底部はp層1の表面よりも深いことが要求される。また、正孔キャリアが蓄積されている部分、ここではp層4、p層7と、電子と再結合することに関与するn層3、n+層6a、n+層6bが接触する面積を小さくできるので、電子との再結合を抑制でき、蓄積された正孔の保持時間を長くできる。さらに、p層1が4.5eV以上の仕事関数のために蓄積されている正孔は第1の絶縁層2に接した第2の不純物層であるp層4の界面近くに蓄積され、安定した正孔の蓄積ができる。このために、このメモリ素子として基板に全体の基板バイアスの効果があがり、記憶を保持する時間が長くなり、“1”書き込みの電圧マージンが広がる。
　次に、図3を用いて消去動作メカニズムを説明する。図3(a)に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群11がp層4とp層7に蓄えられ、すべてのバイアスが0Vになった直後の状態を示している。図3(b)に示すように、消去動作時には、ソース線SLの電圧を、負電圧VERAにする。ここで、VERAは、例えば、－3Vである。その結果、p層7の初期電位の値に関係なく、ソース線SLが接続されているソースとなるn+層6aとp層7のPN接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、p層4および、p層7に蓄えられていた正孔群11が、ソース線に接続されているn+層6aに移動する。また少量ではあるが、一部の正孔はp層4からn層3に流れ電子と再結合する。その結果、p層4とp層7の正孔濃度は時間とともに低くなり、MOSFETのしきい値電圧は、“1”を書き込んだ時よりも高くなり、初期の状態に戻る。これにより、図3(c)に示すように、このワード線WLが接続された第1のゲート導体層9をもつMOSFETはもともとのしきい値に戻る。このダイナミック　フラッシュ　メモリの消去状態は論理記憶データ“0”となる。
　本実施形態の構造によれば、p層1、n層3，p層4、p層7、n+層6aで構成されるサイリスタ構造である。そして、消去時にソース線にー3Vをかけると、ソース線SLから電子が大量に注入され、それらが蓄積された正孔と再結合すると同時に第1の不純物層、もしくはビット線BLに電界でそれぞれドリフトされるので大幅な消去の時間短縮が見込める。したがって、論理情報データ“0”の安定した状態を短い時間で供与でき、このダイナミック　フラッシュ　メモリ素子の動作速度があがる。
　また、上記で示したサイリスタ構造は、p層1、n層3，p層4、p層7、n+層6bでも構成でき、ビット線BLに、例えば-3Vを印可してもデータの消去が可能であり、効果は同じである。
　なお、上記のビット線BL、ソース線SL、ワード線WL、プレート線PLに印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。
　また、本実施形態によれば、情報を読み書きするMOSFETの構成要素の一つであるp層7はp層1、n層3、とp層4が電気的に接続されている。したがって、書き込み動作においても、消去動作においても、例えば、SOI構造のようにMOSFET動作中に基板バイアスがフローティング状態になったり、第1のゲート絶縁層の下の半導体部分が完全に空乏化したりすることがない。このために、MOSFETのしきい値、駆動電流などが動作状況に左右されにくい。したがってMOSFETの特性は第2の半導体層7の厚さ、不純物の種類、不純物濃度、プロファイル、p層4の不純物濃度、プロファイル、第1のゲート絶縁層8の厚さ、材料、第1のゲート導体層9の仕事関数、を調整することで幅広く所望のメモリ動作電圧を設定できる。また、MOSFETの下は完全空乏化せずに、空乏層がp層4の深さ方向に広がるので、キャパシタを持たないDRAMの欠点であった、フローティングボディのワード線からのゲート電極のカップリングにほとんど左右されることがない。つまり、本実施形態によればダイナミック　フラッシュ　メモリとしての動作電圧のマージンを広く設計できる。
　本実施形態は、下記の特徴を供する。
（特徴1）
　本発明の第1実施形態に係るダイナミック　フラッシュ　メモリは、MOSFETのチャネルの形成される基板領域は、第1の絶縁層2と第1の不純物層3で囲まれた第2の不純物層4と第2の半導体層7で構成される。この構造のために論理データ“1”の書き込みの場合に発生する多数キャリアは、第2の半導体層7と第2の不純物層4に蓄積でき、その数を増加させることができるので、情報保持時間が長くなる。またデータ消去時にはソース線SLに接続されているn+層6aに負電圧を与えることで、n+層6a、p層４、n層3、p層1のサイリスタ構造により、消去が容易となる。したがって、メモリの動作マージンを拡大でき、消費電力を低減でき、メモリの高速動作に繋がる。
（特徴2）
　本発明の第1実施形態に係るダイナミック　フラッシュ　メモリの中のMOSFETの構成要素の一つである第2の半導体層であるp層7は、第2の不純物層であるp層4、第1の不純物層であるn層3と、第1の半導体層であるp層1が、電気的に接続されているので、第1のゲート絶縁層8の下のp層7が完全に空乏化したりすることがない。このために、MOSFETのしきい値、駆動電流などが動作状況に左右されにくい。さらに、MOSFETの下は完全空乏化しないために、キャパシタを持たないDRAMの欠点であったフローティングボディのワード線からのゲート電極のカップリングに大きく左右されることがない。つまり、本発明によればダイナミック　フラッシュ　メモリとしての動作電圧のマージンを広く設計できる。
（第2実施形態）
　図4を用いて、本発明の第2実施形態のダイナミック　フラッシュ　メモリについて説明する。図4において、図1と同一、または類似の構成部分には数字が同一の符号を付してある。また、数字の後に付記されているa、b、c、dは各セルに分けて表記したものである。図4（a）に、第2実施形態によるダイナミック　フラッシュ　メモリの4つのセルをレイアウトした平面図を示した。また図4(b)に、図4(a)のX－X‘線に沿ったセルの垂直断面図を、図4（c）に、図4（a）のY－Y’線に沿ったセルの垂直断面図を示している。
　まず図4（a）のX－X‘線とY－Y’線が交差するセルに着目して、ダイナミック　フラッシュ　メモリのセル動作を説明する。このセルは、第1実施形態で説明したように、基板20、p層1、第1の絶縁層2a、第2の絶縁層5、n層3a、p層4a、n+層6a、n+層6c、第2の半導体層7a、第1のゲート絶縁層8a、第1のゲート導体層9aを、構成要素とするダイナミック　フラッシュ　メモリの一つのセルである。
　第1のゲート絶縁層8aが第1半導体部分7aの表面、側面を覆うように形成され、第1ゲート導体層9が第1のゲート絶縁層8aと第2の絶縁層5の一部を覆うように形成される。これはいわゆるＦＩＮ構造となっている。
　ソース線SLに第1配線導体層35（特許請求の範囲の「第1の配線導体層」の一例である）がコンタクト孔32a（特許請求の範囲の「ソース線コンタクト孔」の一例である）で、n+層6aと接続されている。また、ビット線の一部である第2の配線導体層39（特許請求の範囲の「第2の配線導体層」の一例である）がコンタクト孔33c（特許請求の範囲「ビット線コンタクト孔」の一例である）で、配線導体層36とコンタクト孔37c（特許請求の範囲の「ビット線コンタクト孔」の一例である）を介して、n+層6cと接続されている。なお、n+層6aと第1の配線導体層35、コンタクト孔32aは、X－X‘線方向において隣合うセルと共有して使用する。同様に、n+層6bと第2の配線導体層39とコンタクト孔33cは、Y－Y’線方向において隣合うセルと共有して使用する。
　ソース線SLとして第1の配線導体層35からコンタクト孔32aを通じて、n+層6aに例えば0Vを入力し、ビット線BLとして第2の配線導体層39からコンタクト孔33cを通じて、n+層6cに例えば3Vを入力し、プレート線PLの接続されたp層1を例えば0Vに、ワード線WL1の接続された第1のゲート導体層9aに、例えば1.5Ｖを入力する。このバイアス化で第1のゲート導体層9aを有するMOSFETは飽和領域で動作する。
　この結果、第1のゲート導体層9aを有するMOSFETのチャネル領域でインパクトイオン化現象が生じる。このインパクトイオン化現象により、ソース線SLの接続されたn+層6aからビット線BLの接続されたn+層6cに向かって加速された電子がSi格子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第1のゲート導体層9aに流れるが、大半はビット線BLに接続されたn+層6cに流れる。
　さらに、生成された正孔群11は、p層4aとp層7aの多数キャリアであり、その濃度の勾配によってp層4の方へ移動し、短時間的にはp層4aと第2の不純物層7aに蓄積され、非平衡状態では実質的に第1のゲート導体層9aを持つMOSFETの基板を正バイアスに充電する。その結果、第1のゲート導体層9aをもつMOSFETのしきい値電圧は、一時的にp層4aとp層7aに蓄積される正孔により正の基板バイアス効果によって、低くなる。これにより、ワード線WL1の接続された第1のゲート導体層9aをもつMOSFETのしきい値電圧は、低くなる。この書込み状態を論理記憶データ“1”に割り当てる。
　また、第1実施形態において説明したように、バイアス条件を変えて、GIDL電流によってもこの書き込み動作はできる。
　消去に関しても図3を用いて説明した時と同様に、第1の配線導体層35が接続されたソース電圧を、負電圧VERAにする。ここで、VERAは、例えば、－3Vである。その結果、ソース線SLが接続されているソースとなるn+層6aとp層7aのPN接合が順バイアスとなる。“1”書き込みのサイクルでインパクトイオン化により生成された、p層4aおよび、p層7aに蓄えられていた正孔群11が、ソース線に接続されているn+層6aに移動する。その結果、半導体の第1の部分7aと第2の不純物層4aの正孔濃度は時間とともに低くなり、MOSFETのしきい値電圧は、“1”を書き込んだ時よりも高くなり、初期の状態に戻る。これにより、このワード線WL1が接続された第1のゲート導体層9aをもつMOSFETはもともとのしきい値に戻る。このダイナミック　フラッシュ　メモリの消去状態は論理記憶データ“0”となる。　
　本発明による利点は図1から3を用いて説明したとおりであり、この図4の構造においてもその論旨は変わらない。それに加えて、図4の構造によれば図1の構造に比較して、実効的なMOSFETのチャネル幅が長くなり、セル電流を大きくできるので、“1”書き込み時に生成される余剰正孔数が多くなり、書き込み動作の効率が高くなる。加えてセルのセンス電流が大きくなり、メモリの動作を速くできる。
　また、図4（a）に示すように、本実施形態によるダイナミック　フラッシュ　メモリのセルサイズのX方向は第2の半導体層7a，7bが形成される溝のラインとスペースで決まる。また、Y方向は第1のゲート導体層7a，7cのラインとスペース、もしくは第1の配線導体層35と配線導体層36のラインとスペースで決まる。従って、製造上の最小寸法をFと定義すると、このセルサイズは4F2で作ることができ、メモリのセルサイズの縮小、つまりメモリチップ面積の減少に寄与する。これは図1のセル構造でも同じである。さらに、例えば多重露光などの技術、コンタクト孔作成時の自己整合技術、第1の絶縁層2a、2b、2cなどで囲まれる溝の配置にハニカム構造を用いれば、さらなるメモリセル面積やチップ面積の縮小を見込むことができる。
　また、図4では、BL線に接続するのにコンタクト孔33cと配線導体層36、コンタクト孔37cと配線導体層39を別々に形成されるように示したが、絶縁層31、38を形成したのちに、コンタクト孔、配線導体層をダマシーン法などを用いて一度に形成してもよい。
　なお、図4では第2の半導体層であるp層7等の断面を矩形で示したが、これは台形でも三角形を含む多角形でも構わない。
　なお、図4で示した例では、一つのセルに着目して説明をしたが、ほかのセルについてもビット線，ソース線、ワード線、プレート線に与える電圧を独立に、もしくは同期させながら与えることで、それぞれのセルを独立に、もしくはいくつかのセルをまとめたグループでダイナミック　フラッシュ　メモリの動作ができる。
　本実施形態は、下記の特徴を供する。
（特徴1）
　図4に示したダイナミック　フラッシュ　メモリセルのn+層6a、ソース線SLに接続される第1配線導体層35、コンタクト孔32aが隣同士のセルと共有されている。また、n+層6c、ビット線BLに接続される第2の配線導体層39、コンタクト孔33cが隣同士のセルと共有されている。したがって、本発明によるダイナミック　フラッシュ　メモリのセル面積は、p層7a、7bと第1のゲート導電層9a，9c、それぞれのラインとスペース、あるいは第1の配線導体層35と36のラインとスペースで決まる。よって、製造上の最小寸法をFとしたときにセル面積は4F2となり、微細なメモリセルを提供きる。
（特徴2）
　セルのMOSFETのゲート電極が、第2の半導体層7を囲む構造になっており、実効的なチャネル幅が広くなるので、書き込みの際の余剰正孔の量を大きくでき、セル電流を大きくできるので、メモリの高速動作を実現できる。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　　本発明に係る、半導体素子を用いたメモリ機能を用いれば従来よりも、記憶する時間の長い、消費電力の少ない高速のダイナミック　フラッシュ　メモリを提供することができる。
1　第1の半導体層
2、2a、2b、2c　第1の絶縁層
3、3a、3b、3c　第1の不純物層
4、4a、4b、4c、4d　第2の不純物層
5　第2の絶縁層
6a、6c　n+層
7、7a、7b、7c、7d　第2の半導体層
8、8a、8b、8c　第1のゲート絶縁層
9、9a、9c　第1のゲート導体層
11　正孔群
12　反転層
13　ピンチオフ点
SL　ソース線
PL　プレート線
WL、WL1、WL2　ワード線
BL　ビット線
31　第3の絶縁層
32a、32b、33c、33d　コンタクト孔
35　第1の配線導体層
36　配線導体層
37　第2のコンタクト孔
38　第4の絶縁層
39　第2の配線導体層

Claims (11)

  1. 　基板と、前記基板上にある第１の半導体層と、
    　前記第1の半導体層の表面から垂直下方向に延在する柱状の溝と、
    　前記溝の底部以外の側壁を覆う第１の絶縁層と、
    　前記溝の底部近傍で前記第１の半導体層と第1の絶縁層に接触した第１の不純物層と、
    　前記溝の内部で前記第１の不純物層と第１の絶縁層に接触した第２の不純物層と、
    　前記第２の不純物層以外の第１の半導体層と第１の絶縁層の表面を被膜する第２の絶縁層と、
    　前記第２の不純物層と前記第２の絶縁層に接触した第２の半導体層と
    　前記第２の半導体層の一部、もしくは全てを囲んだ第１のゲート絶縁層と、
    　前記第１のゲート絶縁層の一部、もしくは一部を覆った第１のゲート導体層と、
    　前記第２の半導体層上にあって、前記第１のゲート導体層の一端の外側で前記第２の半導体層の側面に接触する第３の不純物層及び第４の不純物層と、
    　前記第３の不純物層に接続する第１の配線導体層と、
    　前記第４の不純物層に接続する第２の配線導体層と、
    　前記第１のゲート導体層に接続する第３の配線導体層と、
    　前記第１の半導体層1に接続する第４の配線導体層と、
    を有し、
    　前記第１の配線導体層と、前記第２の配線導体層と、前記第3の配線導体層と、前記第４の配線導体層に印加する電圧を制御して、前記第３の不純物層と前記第４の不純物層との間に流す電流でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群と正孔群を前記第２の半導体層及び前記第２の不純物層に発生させる動作と、発生させた前記電子群と前記正孔群の内、前記第２の半導体層及び第２の不純物層における少数キャリアである前記電子群と前記正孔群のいずれかを除去する動作と、前記第２の半導体層及び第２の不純物層における多数キャリアである前記電子群と前記正孔群のいずれかの一部または全てを、前記第２の半導体層及び第２の不純物層に残存させる動作と、を行ってメモリ書き込み動作を行い、
    　前記第１の配線導体層と、前記第2の配線導体層と、前記第3の配線導体層と、前記第１の半導体層に印加する電圧を制御して、前記第１の不純物層と、前記第３の不純物層、第４の不純物層の少なくとも一か所から、残存している前記第２の半導体層における多数キャリアである前記電子群と前記正孔群のいずれかを抜き取り、メモリ消去動作を行う、
    　ことを特徴とする半導体素子を用いたメモリ装置。
  2. 　前記第３の不純物層に繋がる前記第１の配線導体層は、ソース線であり、前記第４の不純物層に繋がる前記第２の配線導体層は、ビット線であり、前記第１の半導体層に繋がる前記第３の配線導体層は、プレート線であり、前記１のゲート導体層に繋がる前記第４の配線導体層は、ワード線であり、ソース線、ビット線、プレート線、ワード線にそれぞれ電圧を与えて、メモリの書き込み、消去を行う、ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  3. 　前記第2の不純物層の底部は前記第１の半導体層の表面よりも深い部分に存在することを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  4. 　前記第１の不純物層の多数キャリアは前記第１の半導体層の多数キャリアとは異なることを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  5. 　前記第２の不純物層の多数キャリアは前記第１の半導体層の多数キャリアと同じであることを特徴とすることを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  6. 　前記第３の不純物層と前記第４の不純物層の多数キャリアは前記第１の不純物層の多数キャリアと同じであることを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  7. 　前記第１の不純物層の濃度は前記第３の不純物層、前記第４の不純物層よりも低いことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  8. 　前記第１の半導体層と前記第１の不純物層と前記第２の不純物層と前記第２の半導体層と前記第３の不純物層でサイリスタ構造になっていることを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  9. 　前記第１の半導体層と前記第１の不純物層と前記第２の不純物層と前記第２の半導体層と前記第４の不純物層でサイリスタ構造になっていることを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  10. 　前記ソース線と前記第３の不純物層を接続するためのソース線コンタクト孔と、第１の配線導体層とを、隣接するセルと共有することを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
  11. 　前記ビット線と前記第４の不純物層を接続するためのビット線コンタクト孔と、第２の配線導体層とを、隣接するセルと共有することを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
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