WO2022180733A1 - 柱状半導体素子を用いたメモリ装置の製造方法 - Google Patents

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WO2022180733A1
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insulating layer
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望 原田
康司 作井
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
望 原田
康司 作井
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    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the present invention relates to a method of manufacturing a memory device using columnar semiconductor elements.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see Patent Document 1 and Non-Patent Document 1, for example). For this reason, the SGT enables a higher density semiconductor device compared to a planar MOS transistor.
  • a DRAM Dynamic Random Access Memory
  • a PCM Phase Change Memory
  • RRAM Resistive Random Access Memory
  • MRAM Magnetic-resistive Random Access Memory
  • Non-Patent Document 5 Magnetic-resistive Random Access Memory
  • a DRAM memory cell see Non-Patent Documents 6 and 7), which is composed of a single MOS transistor and does not have a capacitor.
  • the present application relates to a dynamic flash memory that does not have resistance change elements or capacitors and can be configured only with MOS transistors.
  • FIG. 9 shows the write operation of a DRAM memory cell composed of a single MOS transistor having no capacitor as described above
  • FIG. 10 shows problems in the operation
  • FIG. 7-10 shows problems in the operation
  • FIG. 9 shows the write operation of the DRAM memory cell.
  • FIG. (a) shows a "1" write state.
  • the memory cell is formed on the SOI substrate 101 and includes a source N + layer 103 (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an “N + layer”) to which a source line SL is connected, a bit line It is composed of a drain N + layer 104 to which BL is connected, a gate conductive layer 105 to which word line WL is connected, and a floating body 102 of MOS transistor 110a. constitutes a DRAM memory cell.
  • the SiO 2 layer 101 of the SOI substrate is in contact directly below the floating body 102 .
  • the MOS transistor 110a When "1" is written to the memory cell composed of one MOS transistor 110a, the MOS transistor 110a is operated in the linear region. That is, the electron channel 107 extending from the source N + layer 103 has a pinch-off point 108 and does not reach the drain N + layer 104 connected to the bit line. In this way, both the bit line BL connected to the drain N + layer 104 and the word line WL connected to the gate conductive layer 105 are set at a high voltage, and the gate voltage is set to about 1/2 of the drain voltage. , the electric field strength is maximized at the pinch-off point 108 near the drain N + layer 104 .
  • the floating body 102 is filled with the generated holes 106, and when the voltage of the floating body 102 becomes higher than that of the source N + layer 103 by Vb or more, the generated holes are discharged to the source N + layer 103.
  • Vb is the built-in voltage of the PN junction between the source N + layer 103 and the floating body 102 of the P layer, which is about 0.7V.
  • FIG. 9B shows the floating body 102 saturated with the generated holes 106 .
  • FIG. 9(c) shows how the "1" write state is rewritten to the "0" write state.
  • the voltage of the bit line BL is negatively biased, and the PN junction between the drain N + layer 104 and the floating body 102 of the P layer is forward biased.
  • the holes 106 previously generated in the floating body 102 in the previous cycle flow to the drain N + layer 104 connected to the bit line BL.
  • a memory cell 110a (FIG. (b)) filled with the generated holes 106 and a memory cell 110b (FIG. (c)) from which the generated holes are discharged. state is obtained.
  • the floating body 102 potential of the memory cell 110a filled with holes 106 will be higher than the floating body 102 without the generated holes. Therefore, the threshold voltage of memory cell 110a is lower than that of memory cell 110b. This state is shown in FIG. 9(d).
  • ⁇ 0.8.
  • FIG. FIG. (a) shows a "1" write state
  • FIG. (b) shows a "0" write state
  • Critoloveanu “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp. 179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F.
  • a method for manufacturing a memory device using a columnar semiconductor element comprises: By controlling the voltage applied to the first gate conductor layer, the second gate conductor layer, the first impurity region, and the second impurity region, impact ionization is performed inside the first semiconductor pillar.
  • a data holding operation for holding a group of holes formed by a phenomenon or by a gate-induced drain leakage current; the first gate conductor layer; the second gate conductor layer; the first impurity region;
  • first invention it is characterized by including the step of forming the second gate insulating layer so as to be connected to the side surface of the first semiconductor pillar and the first oxide insulating layer in the vertical direction. (second invention).
  • first invention after forming the first material layer, exposing the side surface of the first semiconductor pillar above the first material layer; and oxidizing the first material layer. forming the first oxide insulating layer and oxidizing the exposed side surface of the semiconductor pillar to form a second oxide insulating layer; It is characterized by being a second gate insulating layer (fourth invention).
  • a first insulating layer surrounding the side surface of the second oxide insulating layer and connected to the first oxide insulating layer is formed. and forming the second gate insulating layer by the second oxide insulating layer and the first insulating layer (a fifth invention).
  • the first gate insulating layer left above the first oxide insulating layer is used as the second gate insulating layer (sixth invention).
  • a first conductor layer surrounding the second gate insulating layer and having a top surface position near the lower end of the second impurity region is formed. selectively forming a second material layer made of a conductor or a semiconductor on the first conductor layer; and oxidizing the surface layer or the entirety of the second material layer to form a second material layer. and a step of forming an oxide insulating layer (seventh invention).
  • the first invention is characterized in that the first material layer is made of silicon germanium (SiGe) (eighth invention).
  • the wiring connected to the first impurity region is a source line
  • the wiring connected to the second impurity region is a bit line
  • the wiring connected to the first gate conductor layer and the first wiring are connected to the second impurity region.
  • the two gate conductor layers and wiring are formed such that one is a word line and the other is a first drive control line, the source line, the bit line, the first drive control line and the word line.
  • the memory erasing operation and the memory writing operation are performed by voltages applied to the lines (ninth invention).
  • the first gate capacitance between the first gate conductor layer and the first semiconductor pillar is equal to the capacitance between the second gate conductor layer and the first semiconductor pillar. It is characterized in that it is formed so as to be larger than the second gate capacitance (tenth invention).
  • FIG. 1 is a structural diagram of a memory device having SGTs according to the first embodiment
  • FIG. FIG. 3 is a diagram for explaining an erase operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 4 is a diagram for explaining a write operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 2 is a diagram for explaining a read operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 2 is a diagram for explaining a read operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment
  • FIG. 1 is a structural diagram of a memory device having SGTs according to the first embodiment
  • FIG. 3 is a diagram for explaining an erase operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 4 is a diagram for explaining a write operation mechanism of a memory device having SGTs according to the first
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • 1 is a schematic structural diagram of a memory device having an SGT according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 10 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the second embodiment;
  • FIG. 11 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the third embodiment;
  • FIG. 11 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the third embodiment;
  • FIG. 11 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the third embodiment;
  • FIG. 11 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the third embodiment
  • FIG. 14 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the fourth embodiment
  • FIG. 14 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the fourth embodiment
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor
  • FIG. 2 illustrates a read operation of a DRAM memory cell without a conventional capacitor
  • dynamic flash memory A method of manufacturing a memory device using semiconductor elements (hereinafter referred to as dynamic flash memory) according to the present invention will be described below with reference to the drawings.
  • FIG. 1 The structure, operation mechanism, and manufacturing method of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 5.
  • FIG. 1 The structure of a dynamic flash memory cell will be described with reference to FIG. Then, a data erasing mechanism will be described with reference to FIG. 2, a data writing mechanism will be described with reference to FIG. 3, and a data writing mechanism will be described with reference to FIG. A method of manufacturing a dynamic flash memory will be described with reference to FIG.
  • FIG. 1 shows the structure of a dynamic flash memory cell according to a first embodiment of the invention.
  • a silicon semiconductor pillar 2 having a conductivity type of P-type or i-type (intrinsic type) formed on a substrate 1 (hereinafter, a silicon semiconductor pillar is referred to as a "Si pillar") has upper and lower positions, one of which is a source.
  • N + layers 3a and 3b are formed, the other of which serves as a drain.
  • a portion of the Si pillar 2 between the N + layers 3 a and 3 b serving as the source and drain becomes a channel region 7 .
  • a first gate insulating layer 4a and a second gate insulating layer 4b are formed to surround the channel region 7. As shown in FIG.
  • the first gate insulating layer 4a and the second gate insulating layer 4b are in contact with or close to the N + layers 3a and 3b serving as the source and drain, respectively.
  • a first gate conductor layer 5a and a second gate conductor layer 5b are formed to surround the first gate insulation layer 4a and the second gate insulation layer 4b, respectively.
  • the first gate conductor layer 5 a and the second gate conductor layer 5 b are separated by an insulating layer 6 .
  • a portion of the Si pillar 2 between the N + layers 3a and 3b is surrounded by a first channel region 7a surrounded by a first gate insulating layer 4a and a second gate insulating layer 4b. and a second channel region 7b.
  • a dynamic flash memory cell 9 is formed.
  • the N + layer 3a serving as the source is connected to the source line SL
  • the N + layer 3b serving as the drain is connected to the bit line BL
  • the first gate conductor layer 5a is connected to the plate line PL
  • the second gate conductor layer 5b is connected to the word line. line WL, respectively.
  • the gate capacitance of the first gate conductor layer 5a to which the plate line PL is connected may be larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected. desirable.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is made larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • the gate length of the first gate conductor layer 5a is made longer than the gate length of the second gate conductor layer 5b.
  • the gate length of the first gate conductor layer 5a is not made longer than the gate length of the second gate conductor layer 5b.
  • the thickness of the gate insulating film of the gate insulating layer 4a may be thinner than the thickness of the gate insulating film of the second gate insulating layer 4b.
  • the dielectric constant of the gate insulating film of the first gate insulating layer 4a is made higher than that of the gate insulating film of the second gate insulating layer 4b.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is It may be larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected.
  • FIG. 2(a) shows a state in which the hole groups 11 generated by impact ionization in the previous cycle are stored in the channel region 7 before the erasing operation.
  • the voltage of the source line SL is set to the negative voltage V ERA during the erasing operation.
  • V ERA is, for example, -3V.
  • V FB V ERA +Vb.
  • the threshold voltage of the second gate conductor layer 5b connected to this word line WL is increased.
  • the erased state of this channel region 7 is logical storage data "0".
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are only examples for performing the erase operation, and other operating conditions that enable the erase operation may be used.
  • FIG. 3 shows the write operation of the dynamic flash memory cell according to the first embodiment of the invention.
  • 0 V for example, is input to the N + layer 3a connected to the source line SL
  • 3 V for example, is input to the N + layer 3b connected to the bit line BL
  • the plate line PL 2 V for example, is input to the connected first gate conductor layer 5a
  • 5 V for example, is input to the second gate conductor layer 5b connected to the word line WL.
  • an inversion layer 12a is formed on the inner periphery of the channel region 7 inside the first gate conductor layer 5a connected to the plate line PL.
  • the first N-channel MOS transistor with gate conductor layer 5a is operated in the linear region.
  • a pinch-off point 13 exists in the inversion layer 12a inside the first gate conductor layer 5a to which the plate line PL is connected.
  • the second N-channel MOS transistor having the second gate conductor layer 5b connected to the word line WL is operated in the saturation region.
  • the inversion layer 12b is formed on the entire surface inside the second gate conductor layer 5b to which the word line WL is connected, without any pinch-off point.
  • the inversion layer 12b formed entirely inside the second gate conductor layer 5b connected to the word line WL serves as a substantial drain of the second N-channel MOS transistor having the second gate conductor layer 5b. work.
  • the channel region 7 between the first N-channel MOS transistor having the first gate conductor layer 5a and the second N-channel MOS transistor having the second gate conductor layer 5b, which are connected in series, has a second The electric field is maximum at the boundary region of 1 and the impact ionization phenomenon occurs in this region. Since this region is the region on the source side viewed from the second N-channel MOS transistor having the second gate conductor layer 5b connected to the word line WL, this phenomenon is called the source-side impact ionization phenomenon. Due to this source-side impact ionization phenomenon, electrons flow from the N + layer 3a connected to the source line SL toward the N + layer 3b connected to the bit line.
  • the generated hole group 11 is majority carriers in the channel region 7 and charges the channel region 7 to a positive bias. Since the N + layer 3a connected to the source line SL is at 0V, the channel region 7 is at the built-in voltage Vb (approximately 0 V) of the PN junction between the N + layer 3a connected to the source line SL and the channel region 7. .7V).
  • Vb approximately 0 V
  • the threshold voltages of the first N-channel MOS transistor and the second N-channel MOS transistor are lowered due to the substrate bias effect. Thereby, as shown in (c), the threshold voltage of the N-channel MOS transistor in the second channel region 7b connected to the word line WL is lowered.
  • the write state of this channel area 7 is assigned to logical storage data "1".
  • Electron-hole pairs may be generated by impact ionization or GIDL current in the third boundary region with the channel semiconductor layer, and the channel region 7 may be charged with the generated hole groups 11 .
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are examples for performing the write operation, and other operating conditions that allow the write operation may be used.
  • FIG. 4A and 4B the read operation of the dynamic flash memory cell according to the first embodiment of the present invention and the related memory cell structure will be described.
  • the read operation of the dynamic flash memory cell will be described with reference to (a) to (c) of FIG. 4A.
  • FIG. 1(a) when channel region 7 is charged to built-in voltage Vb (approximately 0.7 V), the threshold voltage of the N-channel MOS transistor drops due to the substrate bias effect. This state is assigned to logical storage data "1".
  • FIG. 4B when a memory block selected before writing is in the erased state "0" in advance, the floating voltage VFB of the channel region 7 is VERA +Vb.
  • a write operation randomly stores a write state of "1".
  • logical storage data of logical "0" and “1" are created for the word line WL.
  • reading is performed by the sense amplifier using the level difference between the two threshold voltages for the word line WL.
  • the gate capacitance of the second gate conductor layer 5b connected to the word line WL is preferably designed to be smaller than the gate capacitance of the first gate conductor layer 5a connected to the plate line PL. As shown in FIG. 1A, the vertical length of the first gate conductor layer 5a connected to the plate line PL is longer than the vertical length of the second gate conductor layer 5b connected to the word line WL.
  • FIG. (b) shows an equivalent circuit of one cell of the dynamic flash memory of FIG. (a).
  • FIG. (c) shows the coupling capacity relationship of the dynamic flash memory.
  • CWL is the capacitance of the second gate conductor layer 5b
  • CPL is the capacitance of the first gate conductor layer 5a
  • CBL is the N + layer 3b serving as the drain and the second channel region 7b
  • C SL is the capacitance of the PN junction between the N + layer 3a serving as the source and the first channel region 7a.
  • ⁇ V FB C WL /(C PL +C WL +C BL +C SL ) ⁇ V ReadWL .
  • V ReadWL is the amplitude potential at the time of reading the word line WL.
  • ⁇ V FB can be reduced by reducing the contribution of C WL compared to the overall capacitance C PL +C WL +C BL +C SL of the channel region 7 .
  • C BL +C SL is the capacity of the PN junction, and in order to increase it, for example, the diameter of the Si pillar 2 is increased.
  • the planar .DELTA.V.sub.FB can be made even smaller without reducing the density of the memory cells in view.
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are examples for performing the read operation, and other operating conditions that enable the read operation may be used.
  • FIGS. 5A to 5J A method for manufacturing the dynamic flash memory of this embodiment is shown using FIGS. 5A to 5J.
  • (a) is a plan view
  • (b) is a cross-sectional view along the XX' line of (a)
  • (c) is a cross-sectional view along the YY' line of (a). .
  • an N + layer 11 (an example of a "first impurity region" in the claims) is formed on a substrate 10 (an example of a "substrate” in the claims) from below.
  • a P layer 12 and an N + layer 13 made of Si are formed on a substrate 10 from below.
  • mask material layers 14a, 14b, 14c, and 14d that are circular in plan view are formed.
  • the substrate 10 may be formed of SOI (Silicon On Insulator), single-layered or multi-layered Si, or other semiconductor materials.
  • the substrate 10 may be a well layer composed of a single layer of N layers or P layers, or a plurality of layers.
  • the upper portions of the N + layer 13, P layer 12 and N + layer 11 are etched to form Si pillars 12a on the N + layer 11a.
  • 12b, 12c, 12d (not shown)
  • N + layers 13a, 13b, 13c, 13d (each of which is an example of the "first semiconductor pillar” in the claims) (which is an example of the "second impurity region" in the claims) is formed.
  • a gate insulating layer HfO 2 layer 17 is formed covering the entire surface using, for example, ALD (Atomic Layer Deposition). Then, a TIN layer (not shown) serving as a gate conductor layer is formed to cover the entire surface. Then, by CMP (Chemical Mechanical Polishing), polishing is performed so that the upper surface position is the upper surface of the mask material layers 14a to 14d. Then, by RIE (Reactive Ion Etching), the TiN layer is etched so that the upper surface position in the vertical direction is near the middle position of the Si pillars 12a to 12d, and the TiN layer 18 ("first gate (which is an example of a "conductor layer").
  • ALD Atomic Layer Deposition
  • the HfO 2 layer 17 may be formed from a two-layer structure of an SiO 2 layer and an HfO 2 film by oxidation at a low temperature or by ALD (Atomic Layer Deposition). Also, other insulating layers including a single layer or multiple layers may be used as long as they function as a gate insulating layer. Also, the TiN layer 18 may be formed of a single layer or other conductor layers comprising a plurality of layers as long as it has the function of a gate conductor layer. Moreover, it is desirable to etch the TiN layer so that the upper surface position in the vertical direction is above the middle position of the Si pillars 12a to 12d. Note that the TiN layer 18 outside the memory cell area is removed.
  • a SiGe layer 23 (which is an example of the "first material layer” in the claims) is formed on the TiN layer 18 by selective epitaxial growth.
  • the SiGe layer 23 is grown only on the TiN layer 18 and not on the HfO 2 layer 17 surrounding the exposed Si pillars 12a-12d.
  • the SiGe layer 23 is oxidized to form a SiO 2 layer 23a (which is an example of the "first oxide insulating layer" in the claims).
  • the HfO 2 layer 17 above the SiO 2 layer 23a is etched to remove the HfO 2 layer 17a (which is an example of the "first gate insulating layer” in the claims). Form.
  • an HfO 2 layer 17b (which is an example of the "second gate insulating layer” in the scope of claims) is formed on the entire surface.
  • a TiN layer (not shown) is coated on the entire surface by the CVD method.
  • a TiN layer 26 is formed by etching the TiN layer by CMP so that the upper surface is positioned near the lower ends of the N + layers 13a to 13d by RIE.
  • a SiGe layer 25 is formed on the TiN layer 26 by selective growth.
  • a SiN layer 27a is formed to surround and connect side surfaces of the N + layers 13a and 13b and the mask material layers 14a and 14b.
  • a SiN layer 27b is formed surrounding and connecting the side surfaces of the N + layers 13c, 13d and the mask material layers 14c, 14d.
  • the TiN layer 26 is etched to form TiN layers 26a (which are examples of the "second gate conductor layer" in the claims) and 26b.
  • the length L1 between the intersection of the outer circumference of the HfO 2 layer 17b surrounding the Si pillars 12a and 12b and the line XX′ is the width L2 of the SiN layers 27a and 27b in the YY′ direction.
  • the SiN layer 27a It was possible to connect between the Si pillars 12a and 12b and separate them between the Si pillars 12a and 12c.
  • the SiN layer 27b is connected between the Si pillars 12c and 12d and formed apart between the Si pillars 12a and 12c.
  • the HfO 2 layer 17b may be formed of a two-layer structure of an SiO 2 layer and an HfO 2 film by oxidation at a low temperature or ALD (Atomic Layer Deposition). Also, other insulating layers including a single layer or multiple layers may be used as long as they function as a gate insulating layer. As long as the TiN layer 18 has the function of a gate conductor layer, another conductor layer consisting of a single layer or multiple layers may be used.
  • FIG. 5H holes 31aa, 31ab, 31ac, 31ba, 31bb, 31bc, 31ca, 31cb, 31cc are formed between the sides of the TiN layers 26a, 26b and the SiN layers 27a, 27b and around them. Then a SiO2 layer 29 is formed.
  • (d) is a cross-sectional view along line X1-X1' of (a) (the same applies to FIG. 5I).
  • the upper end positions of the holes 31aa, 31ab, 31ac, 31ba, 31bb, 31bc, 31ca, 31cb, and 31cc are formed lower than the upper end positions of the TiN layers 26a and 26b indicated by dotted lines in FIG.
  • the mask material layers 14a-14d are etched to form contact holes 30a, 30b, 30c and 30d.
  • bit line conductor layer BL1 (32a) connected to the N + layers 13a and 13c through the contact holes 30a and 30c, and the N + layer through the contact holes 30b and 30d.
  • a bit line conductor layer BL2 (32b) connected to 13b and 13d is formed.
  • a SiO 2 layer 33 containing holes 34a, 34b and 34c is formed between the bit line conductor layer BL1 (32a) and the bit line conductor layer BL2 (32b) and on both sides.
  • a dynamic flash memory is thus formed on the substrate 10 .
  • the TiN layers 26a and 26b serve as word line conductor layers WL1 and WL2, the TiN layer 18 serves as a plate line conductor layer PL also serving as a gate conductor layer, and the N + layer 11a serves as a source line conductor layer SL serving also as a source impurity layer. .
  • FIG. 5K shows a schematic structural diagram of the dynamic flash memory shown in FIG. 5J.
  • the N + layer 11a of the source line conductor layer SL is formed continuously over the entire surface.
  • the PL line conductor layer PL is also formed so as to be connected to the whole.
  • the gate conductor TiN layer 26a connected to the word line conductor layer WL1 is formed to connect with each other in the X direction between the adjacent Si pillars 12a and 12b.
  • the gate conductor TiN layer 26b connected to the word line conductor layer WL2 is formed to connect with each other in the X direction between the adjacent Si pillars 12c and 12d.
  • a bit line conductor layer BL1 connected to the N + layers 13a and 13c and a bit line conductor layer BL2 connected to the N + layers 13b and 13d are formed in the Y direction orthogonal to the X direction.
  • a SiGe layer 23 is formed on the TiN layer 18 by selective growth, and then the SiGe layer 23 is oxidized to form a SiO 2 layer 23a.
  • the SiGe layer 23 may be any other material layer made of metal or semiconductor.
  • the HfO 2 layer 17 may be a layer of another material as long as the SiGe layer 23 can be selectively formed on the TiN layer 18 .
  • the TiN layer 18 may be another conductor material layer as long as a material layer corresponding to the SiGe layer 23 can be selectively deposited and has a role of a gate conductor layer. The same applies to the formation of the TiN layer 26, the SiGe layer 25, and the SiO 2 layers 25a and 25b described with reference to FIGS. 5F and 5G.
  • the SiGe layers 23 and 25 are entirely oxidized to form the SiO2 layers 23a, 25a and 25b, but the surface layers may be oxidized to form the SiO2 layers 23a, 25a and 25b.
  • the vertical length of the first gate conductor layer 5a connected to the plate line PL is made longer than the vertical length of the first gate conductor layer 5b connected to the word line WL.
  • the addition of the plate line PL alone reduces the capacitive coupling ratio (C WL /(C PL +C WL +C BL +C SL )) of the word line WL to the channel region 7 .
  • the potential variation ⁇ V FB of the channel region 7 of the floating body becomes small.
  • the voltage V ErasePL of the plate line PL may be a fixed voltage of 2 V, for example, regardless of each operation mode. Also, the voltage V ErasePL of the plate line PL may be applied, for example, 0 V only during erasing. Also, the voltage V ErasePL of the plate line PL may be a fixed voltage or a voltage that varies with time as long as it satisfies the conditions for dynamic flash memory operation.
  • the dynamic flash memory operation described in this embodiment can be performed.
  • Circular, elliptical, and rectangular dynamic flash memory cells may also be mixed on the same chip.
  • the potential distributions of the first channel region 7a and the second channel region 7b are formed to be connected. Thereby, the channel regions 7 of the first channel region 7a and the second channel region 7b are connected in the region surrounded by the insulating layer 6 in the vertical direction.
  • the N + layer 3a serving as the source is connected to the source line SL
  • the N + layer 3b serving as the drain is connected to the bit line BL
  • the first gate conductor layer 5a is connected to the plate line PL
  • the second gate conductor layer 5b is connected to the word line. line WL, respectively.
  • the structure is characterized in that the gate capacitance of the first gate conductor layer 5a to which the plate line PL is connected is larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected. .
  • a first gate conductor layer 5a and a second gate conductor layer 5b are stacked vertically. Therefore, the structure is such that the gate capacitance of the first gate conductor layer 5a to which the plate line PL is connected is larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected.
  • it does not increase the memory cell area in plan view. As a result, high performance and high integration of dynamic flash memory cells can be realized at the same time.
  • a SiGe layer 23 is formed on the TiN layer 18 by selective growth, and then the SiGe layer 23 is oxidized to form a SiO 2 layer 23a.
  • This SiO 2 layer 23a serves as an insulating layer for electrically isolating the gate TiN layer 18 connected to the plate line PL and the gate TiN layers 26a and 26b connected to the word line WL.
  • the SiO 2 layer 23a is conventionally formed by CVD SiO 2 layer deposition, CMP polishing, and RIE etching. This method first deposits a SiO 2 film on the entire surface by CVD.
  • the upper surface of the SiO 2 film is polished by the CMP method so that the upper surface of the mask material layers 14a to 14d.
  • the SiO 2 film is etched on the TiN layer 18 by the RIE method so as to leave a predetermined thickness. If this etching is excessive and the entire SiO 2 film is removed from the upper surface of the TiN layer 18, an electrical short circuit will occur between the TiN layer 18 and the TiN layers 26a and 26b.
  • the SiGe layer 23 can be uniformly grown on the TiN layer 18, and the SiGe layer 23 is oxidized to form the SiO 2 layer 23a. An electrical short circuit failure between the TiN layer 18 and the TiN layers 26a and 26b due to overetching does not occur.
  • the SiGe layer 23 has a higher oxidation rate than Si (see, for example, Non-Patent Document 12).
  • a thin SiO 2 layer is formed on the side surfaces of the Si pillars 12a to 12d before forming the HfO 2 layer 17b in FIG.
  • a SiO 2 layer 23a can be formed by promoting the oxidation of the GeSi layer 23 . This facilitates process design for forming the SiO 2 layer 23a that insulates the TiN layer 18 from the TiN layers 26a and 26b.
  • the SiO 2 layer 25a formed by oxidizing the SiGe layer 25 selectively grown on the TiN layer 26 protects the TiN layer 26 when the SiN layers 27a and 27b are formed. It becomes an etching stopper layer. This facilitates formation of the TiN layers 26a and 26b of the word lines WL.
  • the contact holes 30a to 30d are widened to surround the side surfaces of the N + layers 13a to 13d.
  • the insulating layer serves as an etching stopper layer for forming the contact holes 30a to 30d and electrically separates the TiN layers 26a and 26b from the bit line conductor layers BL1 (32a) and BL2 (32b). becomes.
  • FIG. 6 (a) is a plan view, (b) is a cross-sectional view along the line XX' of (a), and (c) is a cross-sectional view along the line YY' of (a). .
  • FIGS. 5A to 5E The steps shown in FIGS. 5A to 5E are performed. Then, as shown in FIG. 6, the HfO 2 layer 17 above the SiO 2 layer 23a in the vertical direction is left, and SiN layers 27a, 27b and TiN layers 26a, 26b are formed on the periphery of the HfO 2 layer 17 in the same manner as in the process shown in FIG. 5F. to form Then, the processes shown in FIGS. 5G to 5I are performed to form a dynamic flash memory on the substrate 10.
  • FIG. 6 the HfO 2 layer 17 above the SiO 2 layer 23a in the vertical direction is left, and SiN layers 27a, 27b and TiN layers 26a, 26b are formed on the periphery of the HfO 2 layer 17 in the same manner as in the process shown in FIG. 5F. to form
  • the processes shown in FIGS. 5G to 5I are performed to form a dynamic flash memory on the substrate 10.
  • the gate insulating layer of the SGTs connected to the word line WL is formed of the HfO 2 layer 17, which is the gate insulating layer of the SGTs connected to the lower plate line PL.
  • the HfO 2 layer 17b which is the gate insulating layer of the SGT connected to the word line WL
  • the HfO 2 layer 17a which is the gate insulating layer of the SGT connected to the lower plate line PL
  • FIGS. 7A to 7C A method of manufacturing the dynamic flash memory according to the third embodiment is shown using FIGS. 7A to 7C.
  • (a) is a plan view
  • (b) is a cross-sectional view along the XX' line of (a)
  • (c) is a cross-sectional view along the YY' line of (a). .
  • FIGS. 5A to 5E The steps shown in FIGS. 5A to 5E are performed. Then, as shown in FIG. 7A, the HfO 2 layer 17 above the SiO 2 layer 23a is etched in the vertical direction to form an HfO 2 layer 17a.
  • FIG. 7B the exposed side surfaces of the Si pillars 12a to 12d are oxidized at a low temperature to form SiO 2 layers 40a, 40b, 40c and 40d. Then, the processes shown in FIGS. 5G to 5I are performed to form a dynamic flash memory on the substrate 10.
  • FIG. 5G to 5I the processes shown in FIGS. 5G to 5I are performed to form a dynamic flash memory on the substrate 10.
  • the TiN layer 26a surrounding and connecting the side surfaces of the SiO2 layers 40a and 40b and the mask material layers 14a and 14b, the side surfaces of the SiO2 layers 40c and 40d and the mask material layers 14c and 14d are formed. and a TiN layer 26b surrounding and connecting the .
  • a dynamic flash memory is formed on the substrate 10 by performing the steps of FIGS. 5G to 5I.
  • SiO 2 layers 40a to 40d are formed as gate insulating layers of SGTs connected to word lines WL.
  • the gate capacitance of the SGT connected to the word line WL can be easily converted to the gate capacitance of the SGT connected to the word line WL. It can be larger than the gate capacitance. This allows for more stable dynamic flash memory operation.
  • FIGS. 8A and 8B A method of manufacturing the dynamic flash memory according to the fourth embodiment will be described with reference to FIGS. 8A and 8B.
  • (a) is a plan view
  • (b) is a cross-sectional view along the XX' line of (a)
  • (c) is a cross-sectional view along the YY' line of (a). .
  • a SiGe layer 23 is formed on the TiN layer 18, as shown in FIG. 5D. Then, as shown in FIG. 8A, the HfO 2 layer 17 vertically above the SiGe layer 23 is removed to form an HfO 2 layer 17a.
  • the side surfaces of the exposed Si pillars 12a to 12d are oxidized to form a thin SiO 2 layer 42a (an example of the "second oxide insulating layer" in the claims), 42b, 42c and 42d are formed.
  • the SiGe layer 23 is oxidized to form a SiO 2 layer 43 (which is an example of the "first insulating layer” in the claims).
  • the SiGe layer 23c remains as the lower layer.
  • a HfO 2 layer 43 is then deposited over the entire surface. 5D to 5I are then performed to form a dynamic flash memory on the substrate 10.
  • the SiO 2 layers 42a-42d surrounding the Si pillars 12a-12d and the HfO2 layer 43 serve as gate insulating layers.
  • This embodiment provides the following features.
  • feature 1 In the third embodiment, the SiO 2 layer 23a and the SiO 2 layers 40a to 40d are separately formed. In contrast, in this embodiment, the SiO 2 layers 42a to 42d and the SiO 2 layer 23c are formed simultaneously. When forming the SiO 2 layers 42a to 42d again after forming the SiO 2 layer 23c as in the third embodiment, another cleaning process is required. The SiO 2 layer 23c is thereby etched. In this case, uniform etching is required over the entire wafer. In contrast, in this embodiment, such a problem does not occur.
  • the Si pillars 2, 12a to 12d are formed in the present invention, the semiconductor pillars may be made of a semiconductor material other than Si. This also applies to other embodiments according to the present invention.
  • the N + layers 3a, 3b, 11, 13 in the first embodiment may be formed of Si containing donor impurities or other semiconductor material layers.
  • the N + layers 3a, 3b, 11, 13 may be formed from different semiconductor material layers.
  • the N + layer may be formed by an epitaxial crystal growth method or another method. This also applies to other embodiments according to the present invention.
  • the mask material layers 14a-14d shown in FIG. 5A may be of any material suitable for the purposes of the present invention, such as, for example, a SiO 2 layer, an aluminum oxide (Al 2 O 3 , also referred to as AlO) layer, or a SiN layer.
  • a SiO 2 layer an aluminum oxide (Al 2 O 3 , also referred to as AlO) layer
  • AlO aluminum oxide
  • SiN layer a SiN layer
  • other material layers including single or multiple layers of organic or inorganic materials, may be used. This also applies to other embodiments according to the present invention.
  • the thickness and shape of the mask material layers 14a to 14d shown in the first embodiment are changed by subsequent CMP polishing, RIE etching, and cleaning. There is no problem with this change as long as it meets the purpose of the present invention. This also applies to other embodiments according to the present invention.
  • the upper end positions of the mask material layers 27a and 27b are arranged to coincide with the upper end positions of the mask material layers 14a to 14d.
  • the upper ends of the mask material layers 27a and 27b in the vertical direction may be on the side surfaces of the mask material layers 14a to 14d as long as the conditions for covering the side surfaces of the N + layers 13a to 13d are satisfied. . This also applies to other embodiments according to the present invention.
  • the TiN layer 18 is used as the plate line PL and the gate conductor layer 5a connected to the plate line PL.
  • a single layer or a combination of multiple conductive material layers may be used instead of the TiN layer 18.
  • TiN layers 26a and 26b were used as a word line WL and a gate conductor layer 5b connected to the word line WL.
  • a single layer or a combination of multiple conductive material layers may be used instead of the TiN layers 18, 26a, 26b.
  • the gate TiN layer may be connected to a wiring metal layer such as W on the outside thereof. This also applies to other embodiments according to the present invention.
  • the SiN layers 27a and 27b shown in FIG. 5G are etching mask layers for forming the TiN layers 26a and 26b.
  • the SiN layers 27a and 27b may be made of a single layer or multiple layers of other materials as long as they function as etching masks in this embodiment. This also applies to other embodiments according to the present invention.
  • the SiGe layer 23 has a higher oxidation rate than Si (see, for example, Non-Patent Document 12).
  • the GeSi layer 23 can be further oxidized to form the SiO 2 layer 23a. It has been described that this facilitates process design for forming the SiO 2 layer 23a that insulates the TiN layer 18 from the TiN layers 26a and 26b. This also applies to other embodiments according to the present invention.
  • bit line BL1 conductor layer 32a and the bit line BL2 conductor layer 32b are formed in one step.
  • a conductor layer to be the bit line BL1 conductor layer and the bit line BL2 conductor layer may be formed by connecting the layers.
  • the shape of the Si pillars 12a to 12d in plan view was circular.
  • the shape of the Si pillars 12a to 12d in plan view may be a circle, an ellipse, or a shape elongated in one direction.
  • Si pillars having different plan view shapes can be mixed and formed in the logic circuit area according to the logic circuit design.
  • the source line SL is negatively biased during the erasing operation to pull out the group of holes in the channel region 7 which is the floating body FB.
  • the bit line BL may be negatively biased, or the source line SL and the bit line BL may be negatively biased to perform the erase operation.
  • the erase operation may be performed under other voltage conditions. This also applies to other embodiments according to the present invention.
  • a high-density and high-performance dynamic flash memory can be obtained.

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Abstract

ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ１，ＷＬ２、ビット線ＢＬ１，ＢＬ２に印加する電圧を制御して、Ｓｉ柱１２ａ～１２ｄの内部でインパクトイオン現象により発生した正孔群を保持するデータ保持動作と、そして、この正孔群を、Ｓｉ柱１２ａ～１２ｄ内から除去するデータ消去動作を行うダイナミック フラッシュ メモリにあって、基板１０上に、垂直方向に立つＳｉ柱１２ａ～１２ｄの両端にあるソース線ＳＬに繋がるＮ＋層１１ａと、ビット線ＢＬ１、ＢＬ２に繋がるＮ＋層１３ａ～１３ｄと、Ｓｉ柱１２ａ～１２ｄを囲んだゲートＨｆＯ２層１７ａを囲みＳｉ柱１２ａ～１２ｄ間で繋がったプレート線ＰＬに繋がるＴｉＮ層１８と、Ｓｉ柱１２ａ～１２ｄを囲んだゲートＨｆＯ２層１７ｂを囲みワード線ＷＬ１、ＷＬ２に繋がるＴｉＮ層２６ａ、２６ｂと、の間にあるＳｉＯ２層２３ａを、ＴｉＮ層１８上にＳｉＧｅ層を選択的に堆積した後、このＳｉＧｅ層を酸化して、形成する。

Description

柱状半導体素子を用いたメモリ装置の製造方法
　本発明は、柱状半導体素子を用いたメモリ装置の製造方法に関する。
　近年、ＬＳＩ（Large Scale Integration)技術開発において、メモリ素子の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４、を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５、を参照 ）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献６，７を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
　図９に、前述したキャパシタを有しない１個のＭＯＳトランジスタで構成されたＤＲＡＭメモリセルの書込み動作を、図１０に、動作上の問題点を、図１１に、読出し動作を示す（非特許文献７～１０を参照）。
　図９にＤＲＡＭメモリセルの書込み動作を示す。図（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１０１に形成され、ソース線ＳＬが接続されるソースＮ+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する）、ビット線ＢＬが接続されるドレインＮ+層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０ａのフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０ａが１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。このＭＯＳトランジスタ１１０ａ１個で構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０ａを線形領域で動作させる。すなわち、ソースＮ+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ+層１０４までには、到達していない。このようにドレインＮ+層１０４に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０ａを動作させると、ドレインＮ+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ+層１０３からドレインＮ+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される。発生した大部分の電子（図示せず）は、ドレインＮ+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２は、Ｐ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+層１０３に放電する。ここで、Ｖｂは、ソースＮ+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図９（ｂ）には、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図９（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０ａと“０”書込みのメモリセル１１０ｂが存在する。図９（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０ａ（図（ｂ））と、生成された正孔が吐き出されたメモリセル１１０ｂ（図（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０ａのフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、メモリセル１１０ａのしきい値電圧は、メモリセル１１０ｂのしきい値電圧よりも低くなる。その様子を図９（ｄ）に示す。
　次に、この１個のＭＯＳトランジスタで構成されたメモリセルの動作上の問題点を図１０を用いて、説明する。図１０（ａ）に示したように、フローティングボディ１０２の容量ＣFBは、ワード線の接続されたゲートとフローティングボディ１０２との間の容量ＣWLと、ソース線の接続されたソースＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL　（１）
で表される。したがって、書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図１０（ｂ）に示している。書込み時にワード線電圧ＶWLが０ＶからＶProgWLに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へのワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
       ＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) × ＣProgWL　（２）
で表される。
ここで、
β＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL)　（３）
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線とフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×β＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図１１に読出し動作を示す。図（ａ）は、“１”書込み状態を、図（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ない。この動作マージンが小さいことが、本ＤＲＡＭメモリセルの大きい問題であった。加えて、このＤＲＡＭメモリセルを高密度化する課題がある。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor(VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : "Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006. A.Veloso, et al. : "Vertical Nanowire and Nanosheet FETs: Device Features, Novel Schemes for Improved Process Control and Enhanced Mobility, Potential for Faster & More Energy Efficient Circuits" IEDM19 Digest Papers, pp.230-233, 2019
　ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティングのＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。そして、上記問題を解決すると共に、ＤＲＡＭメモリセルを高密度化する必要がある。
　上記の課題を解決するために、本発明に係る柱状半導体素子を用いたメモリ装置の製造方法は、
　第１のゲート導体層と、第２のゲート導体層と、第１の不純物領域と、第２の不純物領域と、に印加する電圧を制御して、第１の半導体柱の内部に、インパクトイオン化現象により、またはゲート誘起ドレインリーク電流により形成した正孔群を保持するデータ保持動作と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記第１の半導体柱の内部から前記正孔群を除去するデータ消去動作とを行うメモリ装置の製造方法であって、
　基板上に垂直方向に立つ前記第１の半導体柱を形成する工程と、
　前記第１の半導体柱の側面を囲む第１のゲート絶縁層を形成する工程と、
　前記第１のゲート絶縁層の側面を囲み、且つ上面位置が前記第１の半導体柱の頂部より下方にある前記第１のゲート導体層を形成する工程と、
　前記第１のゲート導体層上に選択的に、導体または半導体よりなる第１の材料層を形成する工程と、
　前記第１の材料層の表層、または全体を酸化して第１の酸化絶縁層を形成する工程と、
　垂直方向において、前記第１の酸化絶縁層より上の前記第１の半導体柱の側面に第２のゲート絶縁層を形成する工程と、
　前記第２のゲート絶縁層の側面を囲み、前記第２のゲート導体層を形成する工程と、
　前記第１の半導体柱を形成する前に、または形成した後に前記第１の半導体柱の底部に繋がった前記第１の不純物領域を形成する工程と、
　前記第１の半導体柱を形成する前に、または形成した後に、前記半導体柱の頂部に前記第２の不純物領域を形成する工程と、
　を有することを特徴とする（第１発明）。
　上記の第１発明において、垂直方向において、前記第２のゲート絶縁層を前記第１の半導体柱の側面と前記第１の酸化絶縁層の上に繋がって形成する工程を有することを特徴とする（第２発明）。
　上記の第１発明において、前記第１の酸化絶縁層を形成した後に、前記第１の材料層より上方の前記第１の半導体柱の側面を露出させる工程と、露出した前記半導体柱の側面を酸化して、前記第２のゲート絶縁層を形成する工程と、を有することを特徴とする（第３発明）。
　上記の第１発明において、前記第１の材料層を形成した後に、前記第１の材料層より上方の前記第１の半導体柱の側面を露出させる工程と、前記第１の材料層を酸化して、前記第１の酸化絶縁層を形成すると共に、露出した前記半導体柱の側面を酸化して、第２の酸化絶縁層を形成する工程とを有し、前記第２の酸化絶縁層を前記第２のゲート絶縁層とすることを特徴とする（第４発明）。
　上記の第４発明において、前記第２の酸化絶縁層を形成した後に、前記第２の酸化絶縁層の側面を囲み、且つ前記第１の酸化絶縁層上に繋がった第１の絶縁層を形成する工程を有し、前記第２の酸化絶縁層と、前記第１の絶縁層と、により前記第２のゲート絶縁層が形成されることを特徴とする（第５発明）。
　上記の第１発明において、垂直方向における、前記第１の酸化絶縁層より上方に前記第１のゲート絶縁層を残存させ、その後に前記第２のゲート導体層を形成する工程を有し、前記第１の酸化絶縁層より上方に残存させた前記第１のゲート絶縁層を前記第２のゲート絶縁層とすることを特徴とする（第６発明）。
　上記の第１発明において、前記第２のゲート絶縁層を形成した後に、前記第２のゲート絶縁層を囲み、且つ上面位置が前記第２の不純物領域の下端近傍にある第１の導体層を形成する工程と、第１の導体層上に選択的に、導体または半導体よりなる第２の材料層を形成する工程と、前記第２の材料層の表層、または全体を酸化して第２の酸化絶縁層を形成する工程と、を有することを特徴とする（第７発明）。
　上記の第１発明において、前記第１の材料層がシリコン・ゲルマニウム（ＳｉＧｅ）より形成されていることを特徴とする（第８発明）。
　上記の第１発明において、前記第１の不純物領域に繋がる配線はソース線であり、前記第２の不純物領域に繋がる配線はビット線であり、前記第１のゲート導体層に繋がる配線と前記第２のゲート導体層と配線は、一方がワード線、他方が第１の駆動制御線であるように形成し、前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作とを行うことを特徴とする（第９発明）。
　上記の第１発明において、前記第１のゲート導体層と前記第１の半導体柱との間の第１のゲート容量が、前記第２のゲート導体層と前記第１の半導体柱との間の第２のゲート容量よりも大きくなるように形成することを特徴とする（第１０発明）。
第１実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の模式構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第２実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第３実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第３実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第３実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第４実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第４実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）の製造方法について、図面を参照しながら説明する。
（第１実施形態）
　図１～図５を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムと製造方法とを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いてデータ消去メカニズムを、図３を用いてデータ書き込みメカニズムを、図４を用いてデータ書き込みメカニズムを説明する。図５を用いて、ダイナミック フラッシュ メモリの製造方法を説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板１上に形成した、Ｐ型又はｉ型（真性型）の導電型を有するシリコン半導体柱２（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層３ａ、３ｂが形成されている。このソース、ドレインとなるＮ+層３ａ、３ｂ間のＳｉ柱２の部分がチャネル領域７となる。このチャネル領域７を囲むように第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂが形成されている。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂは、このソース、ドレインとなるＮ+層３ａ、３ｂに、それぞれ接するか、または近接している。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを囲むように第１のゲート導体層５ａ、第２のゲート導体層５ｂがそれぞれ形成されている。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６により分離されている。そして、Ｎ+層３ａ、３ｂ間のＳｉ柱２の部分がチャネル領域７は、第１のゲート絶縁層４ａで囲まれた第１のチャネル領域７ａと、第２のゲート絶縁層４ｂで囲まれた第２のチャネル領域７ｂと、よりなる。これによりソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂからなるダイナミック フラッシュ メモリセル９が形成される。そして、ソースとなるＮ+層３ａはソース線ＳＬに、ドレインとなるＮ+層３ｂはビット線ＢＬに、第１のゲート導体層５ａはプレート線ＰＬに、第２のゲート導体層５ｂはワード線ＷＬに、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を有することが望ましい。
　なお、図１では、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるように第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くしている。しかし、その他にも、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くせずに、それぞれのゲート絶縁層の膜厚を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚よりも薄くしてもよい。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の誘電率を、第２のゲート絶縁層４ｂのゲート絶縁膜の誘電率よりも高くしてもよい。また、ゲート導体層５ａ、５ｂの長さ、ゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくしてもよい。
　図２を参照して、消去動作メカニズムを説明する。Ｎ+層３ａ、３ｂ間のチャネル領域７は、電気的に基板から分離され、フローティングボディとなっている。図２（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群１１がチャネル領域７に蓄えられている状態を示す。そして。図２（ｂ）に示すように、消去動作時には、ソース線ＳＬの電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－３Ｖである。その結果、チャネル領域７の初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるＮ+層３ａとチャネル領域７のＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域７に蓄えられていた、正孔群１１が、ソース部のＮ+層３ａに吸い込まれ、チャネル領域７の電位ＶFBは、ＶFB＝ＶERA＋Ｖｂとなる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－３Ｖの場合、チャネル領域７の電位は、－２．３Ｖになる。この値が、消去状態のチャネル領域７の電位状態となる。このため、フローティングボディのチャネル領域７の電位が負の電圧になると、ダイナミック フラッシュ メモリセルのＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図２（ｃ）に示すように、このワード線ＷＬが接続された第２のゲート導体層５ｂのしきい値電圧は高くなる。このチャネル領域７の消去状態は論理記憶データ“０”となる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。
　図３に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作を示す。図３（ａ）に示すように、ソース線ＳＬの接続されたＮ+層３ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたＮ+層３ｂに例えば３Ｖを入力し、プレート線ＰＬの接続された第１のゲート導体層５ａに、例えば、２Ｖを入力し、ワード線ＷＬの接続された第２のゲート導体層５ｂに、例えば、５Ｖを入力する。その結果、図３（ａ）に示したように、プレート線ＰＬの接続された第１のゲート導体層５ａの内側のチャネル領域７の内周には、反転層１２ａが形成され、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作させる。この結果、プレート線ＰＬの接続された第１のゲート導体層５ａの内側の反転層１２ａには、ピンチオフ点１３が存在する。一方、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作させる。この結果、ワード線ＷＬの接続された第２のゲート導体層５ｂの内側には、ピンチオフ点は存在せずに全面に反転層１２ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層５ｂの内側に全面に形成された反転層１２ｂは、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタの実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタと、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネル領域７の第１の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線の接続されたＮ+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第２のゲート導体層５ｂに流れるが、大半はビット線ＢＬの接続されたＮ+層３ｂに流れる。また、“１”書込みにおいて、ＧＩＤＬ（Gate Induced Drain Leakage）電流を用いて電子・正孔対を発生させ（〔非特許文献１１〕を参照）、生成された正孔群でフローティングボディＦＢ内を満たしてもよい。
　そして、図３において、（ｂ）に示すように、生成された正孔群１１は、チャネル領域７の多数キャリアであり、チャネル領域７を正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域７はソース線ＳＬの接続されたＮ+層３ａとチャネル領域７との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。これにより、（ｃ）で示すように、ワード線ＷＬの接続された第２のチャネル領域７ｂのＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域７の書込み状態を論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、上記の第１の境界領域に替えて、第１の不純物層と第１のチャネル半導体層との間の第２の境界領域、または、第２の不純物層と第２のチャネル半導体層との間の第３の境界領域で、インパクトイオン化現象、またはＧＩＤＬ電流で、電子・正孔対を発生させ、発生した正孔群１１でチャネル領域７を充電しても良い。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の動作条件であってもよい。
　図４Ａ及び図４Ｂを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作と、これに関係するメモリセル構造を説明する。図４Ａの（ａ）～（ｃ）を用いて、ダイナミック フラッシュ メモリセルの読出し動作を説明する。図（ａ）に示すように、チャネル領域７がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”にある場合は、チャネル領域７がフローティング電圧ＶFBはＶERA＋Ｖｂとなっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　図４Ｂを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作時の、２つの第１のゲート導体層５ａと第２のゲート導体層５ｂのゲート容量の大小関係と、これに関係する動作を説明する。ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量は、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さく設計することが望ましい。図（ａ）に示すように、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第２のゲート導体層５ｂの垂直方向の長さより長くして、ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量を、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さくする。図（ｂ）に図（ａ）のダイナミック フラッシュ メモリの１セルの等価回路を示す。そして、図（ｃ）にダイナミック フラッシュ メモリの結合容量関係を示す。ここで、ＣWLは第２のゲート導体層５ｂの容量であり、CPLは第１のゲート導体層５ａの容量であり、ＣBLはドレインとなるＮ+層３ｂと第２のチャネル領域７ｂとの間のＰＮ接合の容量であり、CSLはソースとなるＮ+層３ａと第１のチャネル領域７ａとの間のＰＮ接合の容量である。図（ｄ）に示すように、ワード線ＷＬ電圧が振幅すると、その動作がチャネル領域７にノイズとして影響を与える。この時のチャネル領域７の電位変動ΔＶFBは、ΔＶFB ＝ CWL/(CPL＋CWL＋CBL＋CSL) × ＶReadWLとなる。ここで、ＶReadWLはワード線ＷＬの読出し時の振幅電位である。式（１）から明らかなようにチャネル領域７の全体の容量CPL＋CWL＋CBL＋CSLに比べて、CWLの寄与率を小さくすれば、ΔＶFBは小さくなることが分かる。CBL＋CSLはＰＮ接合の容量であり、大きくするためには、例えば、Ｓｉ柱２の直径を大きくする。しかしメモリセルの微細化に対しては望ましくない。これに対して、プレートＰＬ接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第１のゲート導体層５ｂの垂直方向の長さより更に長くすることによって、平面視におけるメモリセルの集積度を落すことなしに、ΔＶFBを更に小さくできる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、読み出し動作を行うための一例であり、読み出し動作ができる他の動作条件であってもよい。
　図５Ａ～図５Ｊを用いて、本実施形態のダイナミック フラッシュ メモリの製造方法を示す。各図において、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿った断面図、（ｃ）は（ａ）のＹ－Ｙ’線に沿った断面図を示す。
　図５Ａに示すように、基板１０（特許請求の範囲の「基板」の一例である）上に、下からＮ+層１１（特許請求の範囲の「第１の不純物領域」の一例である）、ＳｉよりなるＰ層１２、Ｎ+層１３を形成する。そして、平面視において円形状のマスク材料層１４ａ、１４ｂ、１４ｃ、１４ｄを形成する。なお、基板１０はＳＯＩ（Silicon On Insulator）、単層または複数層よりなるＳｉまたは他の半導体材料より形成してもよい。また、基板１０はＮ層、またはＰ層の単層、又は複数層よりなるウエル層であってもよい。
　次に、５Ｂに示すように、マスク材料層１４ａ～１４ｄをマスクにして、Ｎ+層１３、Ｐ層１２、そしてＮ+層１１の上部をエッチングして、Ｎ+層１１ａ上にＳｉ柱１２ａ（特許請求の範囲の「第１の半導体柱」の一例である）、１２ｂ、１２ｃ、１２ｄ（図示せず）、Ｎ+層１３ａ、１３ｂ、１３ｃ、１３ｄ（図示せず）（それぞれを持って特許請求の範囲の「第２の不純物領域」の一例である）を形成する。
　次に、５Ｃに示すように、全体を覆ってゲート絶縁層ＨｆＯ2層１７を、例えばＡＬＤ（Atomic Layer Deposition）を用いて形成する。そして、全体にゲート導体層となるＴＩＮ層（図示せず）を覆って形成する。そして、ＣＭＰ（Chemical Mechanical Polishing）により、上面位置がマスク材料層１４ａ～１４ｄの上面になるように研磨する。そして、ＲＩＥ（Reactive Ion Etching）により、ＴｉＮ層を垂直方向における上面位置がＳｉ柱１２ａ～１２ｄの中間位置付近になるようにエッチングして、ＴｉＮ層１８（特許請求の範囲の「第１のゲート導体層」の一例である）を形成する。なお、ＨｆＯ2層１７は、最初に低温での酸化、又はＡＬＤ（Atomic Layer Deposition）によるＳｉＯ2層とＨｆＯ2膜の２層構造より形成してもよい。また、ゲート絶縁層として機能するものであれば、単層、又は複数層よりなる他の絶縁層であってもよい。また、ＴｉＮ層１８はゲート導体層の機能を持つものであれば、単層、または複数層よりなる他の導体層を用いてもよい。また、ＴｉＮ層を垂直方向における上面位置はＳｉ柱１２ａ～１２ｄの中間位置より上になるようにエッチングするのが望ましい。なお、メモリセル領域の外側のＴｉＮ層１８は除去される。
　次に、図５Ｄに示すように、ＴｉＮ層１８上に、選択エピタキシャル成長法により、例えばＳｉＧｅ層２３（特許請求の範囲の「第１の材料層」の一例である）を形成する。この場合、ＳｉＧｅ層２３は、ＴｉＮ層１８上にのみ成長し、露出しているＳｉ柱１２ａ～１２ｄを囲んだＨｆＯ2層１７上には形成されない。
　次に、図５Ｅに示すように、ＳｉＧｅ層２３を酸化してＳｉＯ2層２３ａ（特許請求の範囲の「第１の酸化絶縁層」の一例である）を形成する。
　次に、図５Ｆに示すように、ＳｉＯ2層２３ａより上部のＨｆＯ2層１７をエッチングして、ＨｆＯ2層１７ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）を形成する。そして、全体にＨｆＯ2層１７ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）を形成する。全体にＴｉＮ層（図示せず）をＣＶＤ法により被覆する。そして、ＴｉＮ層をＣＭＰ法により上面位置がＮ+層１３ａ～１３ｄの下端付近になるようにＲＩＥ法によりエッチングしてＴｉＮ層２６を形成する。そして、ＴｉＮ層２６上に、ＳｉＧｅ層２５を選択成長法により形成する。
　そして、図５Ｇに示すように、Ｎ+層１３ａ、１３ｂ、マスク材料層１４ａ、１４ｂの側面を囲み、且つ繋がったＳｉＮ層２７ａを形成する。同様にＮ+層１３ｃ、１３ｄ、マスク材料層１４ｃ、１４ｄの側面を囲み、且つ繋がったＳｉＮ層２７ｂを形成する。そして、ＳｉＮ層２７ａ、２７ｂをマスクにして、ＴｉＮ層２６をエッチングして、ＴｉＮ層２６ａ（特許請求の範囲の「第２のゲート導体層」の一例である）、２６ｂを形成する。ここで、Ｓｉ柱１２ａ、１２ｂを囲むＨｆＯ2層１７ｂの外周線と、Ｘ－Ｘ’線との交点間の長さＬ１が、Ｙ－Ｙ’方向でのＳｉＮ層２７ａ、２７ｂの幅Ｌ２の２倍より小さくし、且つＳｉ柱１２ａ、１２ｃを囲むＨｆＯ２層１７ｂの外周線と、Ｙ－Ｙ’線との交点間の長さＬ３がＬ２の２倍より大きくすることにより、ＳｉＮ層２７ａをＳｉ柱１２ａ、１２ｂ間で繋がり、且つＳｉ柱１２ａ、１２ｃ間で離れて形成することができた。同様に、ＳｉＮ層２７ｂをＳｉ柱１２ｃ、１２ｄ間で繋がり、且つＳｉ柱１２ａ、１２ｃ間で離れて形成される。なお、ＨｆＯ2層１７ｂは、最初に低温での酸化、又はＡＬＤ（Atomic Layer Deposition）によるＳｉＯ2層とＨｆＯ2膜の２層構造より形成してもよい。また、ゲート絶縁層として機能するものであれば、単層、又は複数層よりなる他の絶縁層であってもよい。また、ＴｉＮ層１８はゲート導体層の機能を持つものであれば、単層、または複数層よりなる他の導体層を用いてもよい
　次に、図５Ｈに示すように、ＴｉＮ層２６ａ、２６ｂとＳｉＮ層２７ａ、２７ｂの側面間、及び周辺に、空孔３１ａａ、３１ａｂ、３１ａｃ、３１ｂａ、３１ｂｂ、３１ｂｃ、３１ｃａ、３１ｃｂ、３１ｃｃを含んだＳｉＯ２層２９を形成する。図５Ｇで、（ｄ）は、（ａ）のＸ１－Ｘ１’線に沿った断面図である（図５Ｉにおいても同様）。なお、空孔３１ａａ、３１ａｂ、３１ａｃ、３１ｂａ、３１ｂｂ、３１ｂｃ、３１ｃａ、３１ｃｂ、３１ｃｃの上端位置は、図（ｄ）の点線で示すＴｉＮ層２６ａ、２６ｂの上端位置より低く形成する。
　次に、図５Ｉに示すように、マスク材料層１４ａ～１４ｄをエッチングして、コンタクトホール３０ａ、３０ｂ、３０ｃ、３０ｄを形成する。
　次に、図５Ｊに示すように、コンタクトホール３０ａ、３０ｃを介して、Ｎ+層１３ａ、１３ｃに繋がったビット線導体層ＢＬ１（３２ａ）と、コンタクトホール３０ｂ、３０ｄを介して、Ｎ+層１３ｂ、１３ｄに繋がったビット線導体層ＢＬ２（３２ｂ）と、を形成する。そして、ビット線導体層ＢＬ１（３２ａ）、ビット線導体層ＢＬ２（３２ｂ）間、及び両側に空孔３４ａ、３４ｂ、３４ｃを含んだＳｉＯ2層３３を形成する。これにより、基板１０上にダイナミック フラッシュ メモリが形成される。ＴｉＮ層２６ａ、２６ｂはワード線導体層ＷＬ１，ＷＬ２となり、ＴｉＮ層１８はゲート導体層を兼ね備えたプレート線導体層ＰＬとなり、Ｎ+層１１ａはソース不純物層を兼ね備えたソース線導体層ＳＬとなる。
　図５Ｋに、図５Ｊに示したダイナミック フラッシュ メモリの模式構造図を示す。ソース線導体層ＳＬのＮ+層１１ａは、全面に繋がって形成される。そして、ＰＬ線導体層ＰＬも全体に繋がって形成される。そして、ワード線導体層ＷＬ１に繋がるゲート導体ＴｉＮ層２６ａが隣接したＳｉ柱１２ａ、１２ｂ間でＸ方向において互いに繋がり形成される。同じく、ワード線導体層ＷＬ２に繋がるゲート導体ＴｉＮ層２６ｂが隣接したＳｉ柱１２ｃ、１２ｄ間でＸ方向において互いに繋がり形成される。そして、Ｎ+層１３ａ、１３ｃに繋がるビット線導体層ＢＬ１と、Ｎ+層１３ｂ、１３ｄに繋がるビット線導体層ＢＬ２と、がＸ方向と直交するＹ方向に形成される。
　なお、図５Ｄ、図５Ｅにおいて、ＴｉＮ層１８上に、選択成長法により、例えばＳｉＧｅ層２３を形成し、次に、ＳｉＧｅ層２３を酸化してＳｉＯ2層２３ａを形成した。これに対し、ＴｉＮ層１８上にのみ成長し、露出しているＳｉ柱１２ａ～１２ｄを囲んだＨｆＯ2層上には形成されなく、その後の酸化により酸化層が形成される材料であれば、ＳｉＧｅ層２３は金属または半導体よりなる他の材料層であってもよい。また、ＨｆＯ2層１７は上記の、ＳｉＧｅ層２３が選択的にＴｉＮ層１８上に形成できるものであれば、他の材料層であってもよい。また、ＴｉＮ層１８は、ＳｉＧｅ層２３に対応する材料層が選択的に堆積でき、且つゲート導体層の役割を持つものであれば他の導体材料層でもよい。これは、図５Ｆ、図５Ｇにおいて説明したＴｉＮ層２６と、ＳｉＧｅ層２５と、ＳｉＯ2層２５ａ、２５ｂとの形成においても同様である。
　また、上記説明ではＳｉＧｅ層２３、２５の全体を酸化して、ＳｉＯ2層２３ａ、２５ａ、２５ｂを形成したが、表層を酸化してＳｉＯ２層２３ａ、２５ａ、２５ｂしてもよい。
　また、図１において、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第１のゲート導体層５ｂの垂直方向の長さより更に長くして、CPL＞CWLとした。しかし、プレート線ＰＬを付加することだけでも、ワード線WLのチャネル領域７に対する、容量結合のカップリング比（CWL/(CPL＋CWL＋CBL＋CSL)）が小さくなる。その結果、フローティングボディのチャネル領域７の電位変動ΔＶFBは、小さくなる。
　また、プレート線ＰＬの電圧ＶErasePLは、各動作モードに関わらず、例えば、２Ｖの固定電圧を印加しても良い。また、プレート線ＰＬの電圧ＶErasePLは、消去時のみ、例えば、０Ｖを印加しても良い。また、プレート線ＰＬの電圧ＶErasePLは、ダイナミック フラッシュ メモリ動作ができる条件を満たす電圧であれば、固定電圧、または時間的に変化する電圧を与えてもよい。
　また、図１において、Ｓｉ柱２の水平断面形状は、円形状、楕円状、長方形状であっても、本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。また、同一チップ上に、円形状、楕円状、長方形状のダイナミック フラッシュ メモリセルを混在させてもよい。
　また、図１において、垂直方向において、絶縁層６で囲まれた部分のチャネル領域７では、第１のチャネル領域７ａ、第２のチャネル領域７ｂの電位分布が繋がって形成されている。これにより、第１のチャネル領域７ａ、第２のチャネル領域７ｂのチャネル領域７が、垂直方向において、絶縁層６で囲まれた領域で繋がっている。
　本実施形態は、下記の特徴を供する。
（特徴１）
　本実施形態のダイナミック フラッシュ メモリセルでは、ソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂが、全体として柱状に形成される。また、ソースとなるＮ+層３ａはソース線ＳＬに、ドレインとなるＮ+層３ｂはビット線ＢＬに、第１のゲート導体層５ａはプレート線ＰＬに、第２のゲート導体層５ｂはワード線ＷＬに、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を特徴としている。本ダイナミック フラッシュ メモリセルでは、垂直方向に第１のゲート導体層５ａと、第２のゲート導体層５ｂが、積層されている。このため、プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造にしても、平面視において、メモリセル面積を大きくさせない。これによりダイナミック フラッシュ メモリセルの高性能化と高集積化が同時に実現できる。
（特徴２）
　ダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬは、ワード線ＷＬとチャネル領域７との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すワード線ＷＬのＳＧＴトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（特徴３）
　図５Ｄ、図５Ｅにおいて、ＴｉＮ層１８上に、選択成長法により、例えばＳｉＧｅ層２３を形成し、次に、ＳｉＧｅ層２３を酸化してＳｉＯ2層２３ａを形成した。このＳｉＯ2層２３ａは、プレート線ＰＬに繋がるゲートＴｉＮ層１８と、ワード線ＷＬに繋がるゲートＴｉＮ層２６ａ、２６ｂとを電気的に分離するための絶縁層となる。このＳｉＯ2層２３ａを、従来の方法では、ＣＶＤ法ＳｉＯ2層堆積、ＣＭＰ研摩、ＲＩＥエッチングで形成する。この方法は、最初に全体にＣＶＤ法によりＳｉＯ2膜を堆積する。そして、ＣＭＰ法により、そのＳｉＯ2膜の上面位置がマスク材料層１４ａ～１４ｄの上面位置になるように研摩する。そしてＲＩＥ法により、ＴｉＮ層１８上に、ＳｉＯ2膜を所定の厚さを残すように、エッチングする。このエッチングが過剰になされて、ＴｉＮ層１８の上面より、ＳｉＯ2膜全体が除去されると、ＴｉＮ層１８と、ＴｉＮ層２６ａ、２６ｂとの電気的短絡が生じる。このように、ＲＩＥ法エッチングに高い制御性と、ウエハ全面での高い均一性が求められる。これに対して、ＴｉＮ層１８上への、ＳｉＧｅ層２３の成長は均一に形成できることに加えて、ＳｉＧｅ層２３を酸化してＳｉＯ2層２３ａを形成するので、従来の方法におけるＲＩＥ法でのオーバーエッチングによるＴｉＮ層１８と、ＴｉＮ層２６ａ、２６ｂとの電気的短絡不良は発生しない。
（特徴４）
　図５ＥではＳｉＧｅ層２３の全体が酸化されてＳｉＯ2層２３ａを形成したが、全体が形成されなくても、ＴｉＮ層１８と、ＴｉＮ層２６ａ、２６ｂの絶縁がなされる。これにより、容易にＴｉＮ層１８と、ＴｉＮ層２６ａ、２６ｂの絶縁がなされる。
　（特徴５）
　ＳｉＧｅ層２３はＳｉと比べて酸化速度が大きい（例えば、非特許文献１２を参照）。これにより、例えば図５Ｅにおいて、ＧｅＳｉ層２３の全体を酸化しなくて、図ＦにおいてＨｆＯ2層１７ｂを形成する前に、薄いＳｉＯ2層をＳｉ柱１２ａ～１２ｄの側面に形成すると同時に、更にＧｅＳｉ層２３の酸化を促進してＳｉＯ2層２３ａを形成することができる。これによって、ＴｉＮ層１８と、ＴｉＮ層２６ａ、２６ｂとを絶縁するＳｉＯ2層２３ａ形成のプロセス設計が容易になる。
　（特徴６）
　図５F、図５Gに示したように、ＴｉＮ層２６上に選択成長したＳｉＧｅ層２５を酸化して形成したＳｉＯ2層２５ａは、ＳｉＮ層２７ａ、２７ｂを形成する時のＴｉＮ層２６を保護するエッチングストッパー層となる。それによりワード線WLのＴｉＮ層２６ａ、２６ｂの形成を容易する。また、Ｎ+層１３ａ～１３ｄとビット線導体層ＢＬ１（３２ａ）、ＢＬ２（３２ｂ）との接続抵抗を下げるため、コンタクトホール３０ａ～３０ｄをＮ+層１３ａ～１３ｄの側面を囲むように広げて形成する場合は、コンタクトホール３０ａ～３０ｄ形成でのエッチングストッパー層になると共に、ＴｉＮ層２６ａ、２６ｂと、ビット線導体層ＢＬ１（３２ａ）、ＢＬ２（３２ｂ）と、を電気的に分離する絶縁層となる。
（第２実施形態）
　図６を用いて、第２実施形態のダイナミック フラッシュ メモリの製造方法を示す。図６において、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿った断面図、（ｃ）は（ａ）のＹ－Ｙ’線に沿った断面図を示す。
　図５A～図５Ｅに示した工程を行う。そして、図６に示すように、垂直方向におけるＳｉＯ2層２３ａより上方のＨｆＯ2層１７を残して、その外周に図５Ｆに示した工程と同じく、ＳｉＮ層２７ａ、２７ｂ、ＴｉＮ層２６ａ、２６ｂを形成する。そして、図５Ｇ～図５Ｉに示した工程を行い、基板１０上にダイナミック フラッシュ メモリを形成する。
　本実施形態は、下記の特徴を供する。
　本実施形態では、ワード線ＷＬに繋がるＳＧＴのゲート絶縁層を、下部のプレート線ＰＬに繋がるＳＧＴのゲート絶縁層であるＨｆＯ2層１７で形成した。これにより、第１実施形態のように、ワード線ＷＬに繋がるＳＧＴのゲート絶縁層であるＨｆＯ2層１７ｂと、下部のプレート線ＰＬに繋がるＳＧＴのゲート絶縁層であるＨｆＯ2層１７ａとを、別々に形成する必要がない。これにより、製造工程の簡略化が図れる。
（第３実施形態）
　図７Ａ～図７Ｃを用いて、第３実施形態のダイナミック フラッシュ メモリの製造方法を示す。各図において、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿った断面図、（ｃ）は（ａ）のＹ－Ｙ’線に沿った断面図を示す。
　図５A～図５Ｅに示した工程を行う。そして、図７Ａに示すように、垂直方向において、ＳｉＯ2層２３ａより上部のＨｆＯ2層１７をエッチングして、ＨｆＯ2層１７ａを形成する。
　次に、図７Ｂに示すように、露出しているＳｉ柱１２ａ～１２ｄの側面を低温酸化してＳｉＯ2層４０ａ、４０ｂ、４０ｃ、４０ｄを形成する。そして、図５Ｇ～図５Ｉに示した工程を行い、基板１０上にダイナミック フラッシュ メモリを形成する。
　次に、図７Ｃに示すように、ＳｉＯ2層４０ａ、４０ｂ、マスク材料層１４ａ、１４ｂの側面を囲み繋がったＴｉＮ層２６ａと、ＳｉＯ２層４０ｃ、４０ｄ、マスク材料層１４ｃ、１４ｄと、の側面を囲み繋がったＴｉＮ層２６ｂと、を形成する。そして、図５Ｇ～図５Ｉの工程を行うことにより、基板１０上にダイナミック フラッシュ メモリを形成する。
　本実施形態は、下記の特徴を供する。
　本実施形態では、ワード線ＷＬに繋がるＳＧＴのゲート絶縁層としてＳｉＯ2層４０ａ～４０ｄが形成される。これに対して、プレート線ＰＬに接続するＳＧＴのゲート絶縁層として高誘電率材料のＨｆＯ2層１７ａを用いることにより、容易にプレート線のＳＧＴのゲート容量を、ワード線ＷＬに接続するＳＧＴのゲート容量より大きくすることが出来る。これにより、より安定したダイナミック フラッシュ メモリ動作が可能になる。
（第４実施形態）
　図８Ａ、図８Ｂを用いて、第４実施形態のダイナミック フラッシュ メモリの製造方法を示す。各図において、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿った断面図、（ｃ）は（ａ）のＹ－Ｙ’線に沿った断面図を示す。
　図５Ｄに示したように、ＴｉＮ層１８上にＳｉＧｅ層２３を形成する。そして、図８Ａに示すように、垂直方向においてＳｉＧｅ層２３より上にあるＨｆＯ2層１７を除去してＨｆＯ2層１７ａを形成する。
　次に、図８Ｂに示すように、露出しているＳｉ柱１２ａ～１２ｄ側面を酸化して、薄いＳｉＯ2層４２ａ（特許請求の範囲の「第２の酸化絶縁層」の一例である）、４２ｂ、４２ｃ、４２ｄを形成する。同時にＳｉＧｅ層２３が酸化されて、ＳｉＯ2層４３（特許請求の範囲の「第１の絶縁層」の一例である）が形成される。この酸化で、ＳｉＧｅ層２３の上層だけが酸化される場合は、その下層にＳｉＧｅ層２３ｃが残存する。そして、全体にＨｆＯ2層４３を堆積する。以後は、図５Ｄ～図５Ｉの工程を行い、基板１０上にダイナミック フラッシュ メモリを形成する。ここでは、Ｓｉ柱１２ａ～１２ｄを囲んだＳｉＯ2層４２ａ～４２ｄとＨｆＯ２層４３とがゲート絶縁層となる。
　本実施形態は、下記の特徴を供する。
（特徴１）
　第３実施形態では、ＳｉＯ2層２３ａとＳｉＯ2層４０ａ～４０ｄとの形成を別々に行っていた。これに対して、本実施形態では、ＳｉＯ2層４２ａ～４２ｄとＳｉＯ2層２３ｃの形成を同時に行う。第３実施形態のように、ＳｉＯ2層２３ｃを形成した後に、改めてＳｉＯ2層４２ａ～４２ｄを形成する場合は、洗浄工程が改めて必要になる。これによって、ＳｉＯ2層２３ｃがエッチングされる。この場合、ウエハ全体において、均一なエッチングが要求される。これに対して、本実施形態では、このような問題は生じない。
（特徴２）
　本実施形態においても、図８Ｂに示すようにＳｉＧｅ層２３ｃが残存しても、本実施形態はＴｉＮ層１８とＴｉＮ層２６ａ、２６ｂと電気的絶縁状に何ら問題を生じない。これにより、本実施形態では、ＴｉＮ層１８とＴｉＮ層２６ａ、２６ｂとの絶縁が容易に実現できる。
（その他の実施形態）
　なお、本発明では、Ｓｉ柱２、１２ａ～１２ｄを形成したが、Ｓｉ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態における、Ｎ+層３ａ、３ｂ、１１、１３は、ドナー不純物を含んだＳｉ、または他の半導体材料層より形成されてもよい。また、Ｎ+層３ａ、３ｂ、１１、１３は異なる半導体材料層より形成されてもよい。また、それらの形成方法はエピタキシャル結晶成長法、または、他の方法でＮ+層を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図５Aに示した、マスク材料層１４ａ～１４ｄは、例えば、ＳｉＯ2層、酸化アルミニウム（Ａｌ2Ｏ3。ＡｌＯとも称する）層、ＳｉＮ層などの、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態において示した、マスク材料層１４ａ～１４ｄの厚さ、及び形状は、その後のＣＭＰによる研磨、及びＲＩＥエッチング、洗浄により変化する。この変化は、本発明の目的に合うもの内であれば、問題ない。このことは、本発明に係るその他の実施形態においても同様である。
　また、図５Ｇにおいて、マスク材料層２７ａ、２７ｂの上端位置がマスク材料層１４ａ～１４ｄの上端位置になるようにした。これに対し、ＲＩＥ工程において、Ｎ+層１３ａ～１３ｄの側面を覆う条件を満たせば、垂直方向における、マスク材料層２７ａ、２７ｂの上端は、マスク材料層１４ａ～１４ｄの側面にあってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、プレート線ＰＬと、このプレート線ＰＬに繋がるゲート導体層５ａとしてＴｉＮ層１８を用いた。これに対して、ＴｉＮ層１８に替えて、単層または複数の導体材料層を組み合わせて用いてもよい。同じく、ワード線ＷＬと、このワード線ＷLに繋がるゲート導体層５ｂとしてＴｉＮ層２６ａ、２６ｂを用いた。これに対して、ＴｉＮ層１８、２６ａ、２６ｂに替えて、単層または複数の導体材料層を組み合わせて用いてもよい。また、ゲートＴｉＮ層は、その外側が、例えばＷなどの配線金属層に繋がっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図５Ｇに示すＳｉＮ層２７ａ、２７ｂは、ＴｉＮ層２６ａ、２６ｂを形成するためのエッチングマスク層である。ＳｉＮ層２７ａ、２７ｂは、本実施形態におけるエッチングマスクの機能を得るものであれば、単層、または複数層の他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　第１実施形態の説明において、ＳｉＧｅ層２３はＳｉと比べて酸化速度が大きい（例えば、非特許文献１２を参照）。これにより、例えば図５Ｅにおいて、ＳｉＧｅ層２３の全体を酸化しなくて、図ＦにおいてＨｆＯ2層１７ｂを形成する前に、薄いＳｉＯ2層を熱酸化によりＳｉ柱１２ａ～１２ｄの側面に形成すると同時に、更にＧｅＳｉ層２３の酸化を促進してＳｉＯ2層２３ａを形成することができる。これによって、ＴｉＮ層１８と、ＴｉＮ層２６ａ、２６ｂとを絶縁するＳｉＯ2層２３ａ形成のプロセス設計が容易になると述べた。このことは、本発明に係るその他の実施形態においても同様である。
　図５Ｊの説明では、ビット線ＢＬ１導体層３２ａ、ビット線ＢＬ２導体層３２ｂを一つの工程で形成したが、まずコンタクトホール３０ａ～３０ｄ内を第１の導体層で形成して、そして、これら導体層に繋げて、ビット線ＢＬ１導体層、ビット線ＢＬ２導体層になる導体層を形成してもよい。
　また、第１実施形態では、Ｓｉ柱１２ａ～１２ｄの平面視における形状は、円形状であった。そして、Ｓｉ柱１２ａ～１２ｄの平面視における形状は、円形、楕円、一方方向に長く伸びた形状などであってもよい。そして、ダイナミック フラッシュ メモリセル領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なるＳｉ柱が混在して形成することができる。これらのこのことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態および第５実施形態では、消去動作時にソース線ＳＬを負バイアスにして、フローティングボディＦＢであるチャネル領域７内の正孔群を引き抜いていたが、ソース線ＳＬに代えて、ビット線ＢＬを負バイアスにして、あるいは、ソース線ＳＬとビット線ＢＬを負バイアスにして、消去動作を行ってもよい。または、他の電圧条件により、消去動作を行ってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、柱状半導体素子を用いたメモリ装置によれば、高密度で、かつ高性能のダイナミック フラッシュ メモリが得られる。
　１、１０　基板
　２、１２ａ、１２ｂ、１２ｃ、１２ｄ　Ｓｉ柱
　３ａ、３ｂ、１１、１１ａ、１３、１３ａ、１３ｂ、１３ｃ、１３ｄ　Ｎ＋層
　４ａ　第１のゲート絶縁層
　４ｂ　第２のゲート絶縁層
　５ａ　第１のゲート導体層
　５ｂ　第２のゲート導体層
　６　　絶縁層
　７　チャネル領域
　７ａ　第１のチャネル領域
　７ｂ　第２のチャネル領域
　ＳＬ　ソース線
　ＰＬ　プレート線
　ＷＬ、ＷＬ１、ＷＬ２　ワード線
　ＢＬ、ＢＬ１、ＢＬ２　ビット線
　９　ダイナミック フラッシュ メモリセル
　１０　基板
　１２　Ｐ層
　１４ａ、１４ｂ、１４ｃ、１４ｄ　マスク材料層
　１７、１７ａ、１７ｂ、４３　ＨｆＯ２層
　１８、２６ａ、２６ｂ　ＴｉＮ層
　２３　ＳｉＧｅ層
　２３ａ、３３、４０ａ、４０ｂ、４０ｃ、４０ｄ、４２ａ、４２ｂ、４２ｃ、４２ｄ　ＳｉＯ２層
　２７ａ、２７ｂ　ＳｉＮ層
　３０ａ、３０ｂ、３０ｃ、３０ｄ　コンタクトホール
　３２ａ、３２ｂ　ビット線導体層
　３１ａａ、３１ａｂ、３１ａｃ、３１ｂａ、３１ｂｂ、３１ｂｃ、３１ｃａ、３１ｃｂ、３１ｃｃ、３４ａ、３４ｂ、３４ｃ　空孔

Claims (10)

  1. 　第１のゲート導体層と、第２のゲート導体層と、第１の不純物領域と、第２の不純物領域と、に印加する電圧を制御して、第１の半導体柱の内部に、インパクトイオン化現象により、またはゲート誘起ドレインリーク電流により形成した正孔群を保持するデータ保持動作と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記第１の半導体柱の内部から前記正孔群を除去するデータ消去動作とを行うメモリ装置の製造方法であって、
    　基板上に垂直方向に立つ前記第１の半導体柱を形成する工程と、
    　前記第１の半導体柱の側面を囲む第１のゲート絶縁層を形成する工程と、
    　前記第１のゲート絶縁層の側面を囲み、且つ上面位置が前記第１の半導体柱の頂部より下方にある前記第１のゲート導体層を形成する工程と、
    　前記第１のゲート導体層上に選択的に、導体または半導体よりなる第１の材料層を形成する工程と、
    　前記第１の材料層の表層、または全体を酸化して第１の酸化絶縁層を形成する工程と、
    　垂直方向において、前記第１の酸化絶縁層より上の前記第１の半導体柱の側面に第２のゲート絶縁層を形成する工程と、
    　前記第２のゲート絶縁層の側面を囲み、前記第２のゲート導体層を形成する工程と、
    　前記第１の半導体柱を形成する前に、または形成した後に前記第１の半導体柱の底部に繋がった前記第１の不純物領域を形成する工程と、
    　前記第１の半導体柱を形成する前に、または形成した後に、前記半導体柱の頂部に前記第２の不純物領域を形成する工程と、
    　を有することを特徴とする柱状半導体素子を用いたメモリ装置の製造方法。
  2. 　垂直方向において、前記第２のゲート絶縁層を、前記第１の半導体柱の側面と、前記第１の酸化絶縁層の上に、繋がって形成する工程を、
    　有することを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置の製造方法。
  3. 　前記第１の酸化絶縁層を形成した後に、前記第１の材料層より上方の前記第１の半導体柱の側面を露出させる工程と、
    　露出した前記半導体柱の側面を酸化して、前記第２のゲート絶縁層を形成する工程と、
    　を有することを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置の製造方法。
  4. 　前記第１の材料層を形成した後に、前記第１の材料層より上方の前記第１の半導体柱の側面を露出させる工程と、
    　前記第１の材料層を酸化して、前記第１の酸化絶縁層を形成すると共に、露出した前記半導体柱の側面を酸化して、第２の酸化絶縁層を形成する工程と、を有し、
    　前記第２の酸化絶縁層を前記第２のゲート絶縁層とする、
    　ことを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置の製造方法。
  5. 　前記第２の酸化絶縁層を形成した後に、前記第２の酸化絶縁層の側面を囲み、且つ前記第１の酸化絶縁層上に繋がった第１の絶縁層を形成する工程と、を有し、
    　前記第２の酸化絶縁層と、前記第１の絶縁層と、により前記第２のゲート絶縁層が形成される、
    　ことを特徴とする請求項４に記載の柱状半導体素子を用いたメモリ装置の製造方法。
  6. 　垂直方向における、前記第１の酸化絶縁層より上方に前記第１のゲート絶縁層を残存させ、その後に前記第２のゲート導体層を形成する工程を有し、
    　前記第１の酸化絶縁層より上方に残存させた前記第１のゲート絶縁層を前記第２のゲート絶縁層とする、
    　ことを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置の製造方法。
  7. 　前記第２のゲート絶縁層を形成した後に、前記第２のゲート絶縁層を囲み、且つ上面位置が前記第２の不純物領域の下端近傍にある第１の導体層を形成する工程と、
    　第１の導体層上に選択的に、導体または半導体よりなる第２の材料層を形成する工程と、
    　前記第２の材料層の表層、または全体を酸化して第２の酸化絶縁層を形成する工程と、
    　を有することを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置の製造方法。
  8. 　前記第１の材料層がシリコン・ゲルマニウム（ＳｉＧｅ）より形成されている、
    　ことを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置の製造方法。
  9. 　前記第１の不純物領域に繋がる配線はソース線であり、前記第２の不純物領域に繋がる配線はビット線であり、前記第１のゲート導体層に繋がる配線と前記第２のゲート導体層と配線は、一方がワード線、他方が第１の駆動制御線であるように形成し、
    　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作と、を行う、
    　ことを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置の製造方法。
  10. 　前記第１のゲート導体層と前記第１の半導体柱との間の第１のゲート容量が、前記第２のゲート導体層と前記第１の半導体柱との間の第２のゲート容量よりも大きくなるように形成する、
    　ことを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置の製造方法。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006080280A (ja) * 2004-09-09 2006-03-23 Toshiba Corp 半導体装置およびその製造方法
JP2008218556A (ja) * 2007-03-01 2008-09-18 Toshiba Corp 半導体記憶装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3884266B2 (ja) * 2001-02-19 2007-02-21 株式会社東芝 半導体メモリ装置及びその製造方法
US7026209B2 (en) * 2002-08-02 2006-04-11 Promos Technologies Inc. Dynamic random access memory cell and fabrication thereof
JP4745276B2 (ja) * 2007-04-02 2011-08-10 株式会社東芝 半導体メモリ装置
TWI358818B (en) * 2008-03-27 2012-02-21 Inotera Memories Inc Memory device and fabrication thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006080280A (ja) * 2004-09-09 2006-03-23 Toshiba Corp 半導体装置およびその製造方法
JP2008218556A (ja) * 2007-03-01 2008-09-18 Toshiba Corp 半導体記憶装置

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