TWI838745B - 使用半導體元件的記憶裝置 - Google Patents

使用半導體元件的記憶裝置 Download PDF

Info

Publication number
TWI838745B
TWI838745B TW111117504A TW111117504A TWI838745B TW I838745 B TWI838745 B TW I838745B TW 111117504 A TW111117504 A TW 111117504A TW 111117504 A TW111117504 A TW 111117504A TW I838745 B TWI838745 B TW I838745B
Authority
TW
Taiwan
Prior art keywords
layer
aforementioned
gate
impurity
impurity layer
Prior art date
Application number
TW111117504A
Other languages
English (en)
Other versions
TW202301688A (zh
Inventor
原田望
作井康司
Original Assignee
新加坡商新加坡優尼山帝斯電子私人有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新加坡商新加坡優尼山帝斯電子私人有限公司 filed Critical 新加坡商新加坡優尼山帝斯電子私人有限公司
Publication of TW202301688A publication Critical patent/TW202301688A/zh
Application granted granted Critical
Publication of TWI838745B publication Critical patent/TWI838745B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/036—Making the capacitor or connections thereto the capacitor extending under the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/4016—Memory devices with silicon-on-insulator cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Dram (AREA)
  • Non-Volatile Memory (AREA)

Abstract

在基板1上，具有位於朝垂直方向豎立之Si柱2之兩端之與源極線SL相連的N+層3a、與位元線BL相連的N+層3b、與N+層3a相連的N層8a、與N+層3b相連的N層8b、包圍Si柱2的第一閘極絕緣層4a、包圍第一閘極絕緣層4a且與板線PL相連的第一閘極導體層5a、及與包圍著包圍Si柱2之第二閘極絕緣層4b的與字元線WL相連的第二閘極導體層5b，且控制施加於源極線SL、板線PL、字元線WL、位元線BL的電壓，而進行在Si柱2之通道區域7的內部保持因為撞擊游離化現象、或閘極引發汲極漏電流所產生之電洞群的資料保持操作、及將該電洞群從通道區域7內予以去除的資料抹除操作。

Description

使用半導體元件的記憶裝置
本發明係關於一種使用半導體元件的記憶裝置。
近年來，在LSI(Large Scale Integration，大型積體電路)技術開發上，已要求記憶體元件的高集積化和高性能化。
在通常的平面(planar)型MOS(Metal Oxide semiconductor，金屬氧化物半導體)電晶體中，其通道(channel)係朝沿著半導體基板之上表面的水平方向延伸。相對於此，SGT的通道係朝相對於半導體基板之上表面為垂直的方向延伸(例如參照專利文獻1、非專利文獻1)。因此，相較於平面型MOS電晶體，SGT更可達成半導體裝置的高密度化。使用此SGT作為選擇電晶體，可進行連接有電容器之DRAM(Dynamic Random Access Memory，動態隨機存取記憶體。例如參照非專利文獻2)、連接有電阻變化元件的PCM(Phase Change Memory，相變化記憶體。例如參照非專利文獻3)、RRAM(Resistive Random Access Memory，電阻式隨機存取記憶體。例如參照非專利文獻4)、及藉由電流使磁自旋的方向變化而使電阻變化的MRAM(Magnetoresistive Random Access，磁阻式隨機存取記憶體。例如參照非專利文獻5)等的高集積化。此外， 有由不具有電容器之一個MOS電晶體所構成的DRAM記憶單元(參照非專利文獻6)等。本案係關於可僅由不具有電阻變化元件或電容器之MOS電晶體所構成的動態快閃記憶體(flash memory)。
圖7係顯示前述之由不具有電容器之一個MOS電晶體所構成之DRAM記憶單元的寫入操作，圖8係顯示動作上的問題點，圖9係顯示讀取操作(例如參照非專利文獻7至10)。
圖7係顯示DRAM記憶單元的寫入操作。圖7(a)係顯示”1”寫入狀態。在此，記憶單元係形成於SOI基板100，且藉由連接有源極線SL的源極N+層103(以下將含有高濃度供體(donor)雜質的半導體區域稱為「N+層」)、連接有位元線BL的汲極N+層104、連接有字元線WL的閘極導電層105、及MOS電晶體110a的浮體(Floating Body)102而構成，不具有電容器，以一個MOS電晶體110a構成了DRAM的記憶單元。另外，在浮體102的正下方，連接有SOI基板的SiO2層101。在進行以一個MOS電晶體110a構成之記憶單元之”1”寫入之際，係使MOS電晶體110a在飽和區域動作。亦即，在從源極N+層103延伸之電子的通道107中具有夾止點(pinch off)108，不會到達連接有位元線的汲極N+層104。如此，若將連接於汲極N+層104之位元線BL和連接於閘極導電層105的字元線WL都設為高電壓，使閘極電壓以汲極電壓的約1/2左右使MOS電晶體110a動作，則在汲極N+層104附近的夾止點108中，電場強度變為最大。結果，從源極N+層103朝向汲極N+層104流動之加速後的電子，會與Si的晶格撞擊，而會因為在該時點所失去的運動能量而產生電子、電洞對(撞擊游離化現象)。所產生之大部分的電子(未圖示)係到達汲極N+層104。此外，極小部分之極熱的電子，係越過閘極氧化膜109而到達閘極導電層105。再 者，同時產生的電洞106則將浮體102充電。此時，所產生的電洞係由於浮體102為P型Si，故有助於作為多數載子的增量。浮體102係被所產生的電洞106所充滿，當浮體102的電壓比源極N+層103更高Vb以上，則進一步產生的電洞會放電於源極N+層103。在此，Vb係源極N+層103與P層之浮體102之間之PN接合的內建(built in)電壓，約為0.7V。圖7(b)係顯示浮體102已被所產生之電洞106飽和充電的情形。
接著使用圖7(c)來說明記憶單元110的”0”寫入操作。對於共通的選擇字元線WL，隨機地存在有”1”寫入的記憶單元110a和”0”寫入的記憶單元110b。在圖7(c)中，係顯示了從”1”寫入狀態改寫為”0”寫入狀態的情形。在”0”寫入時，係設位元線BL的電壓為負偏壓，且設汲極N+層104與P層之浮體102之間的PN接合為正偏壓。結果，預先於先前的周期產生於浮體102的電洞106，係流動至連接於位元線BL的汲極N+層104。當寫入操作結束，則會獲得被所產生之電洞106充滿的記憶單元110a(圖7(b))、和所產生之電洞已被排出之記憶單元110b(圖7(c))之二個記憶單元的狀態。被電洞106所充滿之記憶單元110a之浮體102的電位係比沒有所產生之電洞的浮體102更高。因此，記憶單元110a的臨限值電壓，係比記憶單元110b的臨限值電壓更低。其情形如圖7(d)所示。
接著，使用圖8來說明此由一個MOS電晶體所構成之記憶單元之動作上的問題點。如圖8(a)所示，浮體102的電容CFB係連接有字元線之閘極與浮體之間之電容CWL、連接有源極線之源極N+層103與浮體102之間之PN接合之接合電容CSL、連接有位元線之汲極N+層104與浮體102之間之PN接合之接合電容CBL的總和，以
CFB=CWL+CBL+CSL (1)來表示。因此，若在寫入時字元線電壓VWL振盪，則成為記憶單元之記憶節點(接點)之浮體102的電壓亦會受到其影響。其情形如圖8(b)所示，若在寫入時字元線電壓VWL從0V上升至VProgWL，則浮體102的電壓VFB會因為與字元線的電容耦合而從字元線電壓變化之前之初始狀態之電壓VFB1上升為VFB2。該電壓變化量△VFB以
△VFB=VFB2-VFB1=CWL/(CWL+CBL+CSL)×VProgWL (2)來表示。
在此，以
β=CWL/(CWL+CBL+CSL) (3)來表示，β稱為耦合率。在此記憶單元中，CWL的貢獻率較大，例如CWL：CBL：CSL=8：1：1。此時，β=0.8。若字元線例如從寫入時的5V，於寫入結束後成為0V，則浮體102會因為字元線與浮體102的電容耦合，受到振盪雜訊達5V×βWL=4V。因此，會有無法充分取得寫入時之浮體102之”1”電位和”0”電位的電位差餘裕的問題點。
，圖9係顯示讀取操作。圖9(a)係顯示”1”寫入狀態，圖9(b)係顯示”0”寫入狀態。然而，實際上，即使在”1”寫入狀態下寫入了Vb於浮體102中，當字元線因為寫入結束而返回0V，浮體102即會降低為負偏壓。在被寫入”0”之際，由於會變得更負偏壓，因此如圖9(c)所示在寫入之際無法充分地增大”1”與”0”的電位差餘裕。此動作餘裕較小乙事乃為本DRAM記憶單元之較大的問題。再者，亦有要將此DRAM記憶單元予以高密度化的課題。
此外，有在SOI(Silicon on Insulator，絕緣層覆矽)層上使用二個MOS電晶體來形成一個記憶單元而成的Twin-Transistor(雙電晶體)記憶體元件(例如參照專利文獻4、5)。在此等元件中，係以區分二個MOS電晶體的浮體通道之成為源極、或汲極之N+層接觸絕緣層之方式形成。藉由此N+層接觸絕緣層，二個MOS電晶體的浮體通道即電性分離。屬於信號電荷的電洞群係蓄積於一方之電晶體的浮體通道。蓄積有電洞之浮體通道的電壓，係如前所述，會因為鄰接之MOS電晶體之對於閘極電極的脈衝電壓施加而與(2)式所示同樣地大幅地變化。由於此，如使用圖7至圖9所說明般，無法充分地增大寫入之際之”1”與”0”之動作餘裕(例如參照非專利文獻15、圖8)。
[先前技術文獻]
[專利文獻]
專利文獻1：日本特開平2-188966號公報
專利文獻2：日本特開平3-171768號公報
專利文獻3：日本特許第3957774號公報
專利文獻4：US2008/0137394A1
專利文獻5：US2003/0111681A1
[非專利文獻]
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2：H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor(VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang,J .R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
非專利文獻4：T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama：“Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)
非專利文獻5：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
非專利文獻6：M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat：“Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
非專利文獻7：J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu：: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012)
非專利文獻8：T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
非專利文獻9：T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).
非專利文獻10：E. Yoshida, T. Tanaka: “A Design of a Capacitorless 1T-DRAM Cell Using Gate-induced Drain Leakage (GIDL) Current for Low-power and High-speed Embedded Memory,” IEEE IEDM (2003).
非專利文獻11：J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: “Design Optimization of Gate-All-Around (GAA) MOSFETs,” IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006.
非專利文獻12：N. Loubet, et al.: “Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET,” 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017.
非專利文獻13：H. Jiang, N. Xu, B. Chen, L. Zengl, Y. He, G. Du, X. Liu and X. Zhang: “Experimental investigation of self heating effect (SHE) in multiple-lin SOI FinFETs,” Semicond. Sci. Technol. 29 (2014) 115021 (7pp).
非專利文獻14：E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006.
非專利文獻15：F. Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Oksmoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: “Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,”IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007)
於在使用SGT之記憶裝置已去除電容器後的一個電晶體型DRAM(增益單元)中，字元線和浮體狀態之SGT之基體(body)的電容結合耦合較大，當在資料讀取時或寫入時使字元線的電位振盪時，即會有直接被作為對於SGT基體的雜訊傳遞出的問題。結果，引起誤讀取或記憶資料之誤改寫的問題，而難以達到去除電容器後之一電晶體型DRAM(增益單元)的實用化。再者，必須解決上述問題，並且將DRAM記憶單元予以高密度化。
為了解決上述問題，本發明之記憶裝置係具有：
半導體基體，係在基板上相對於前述基板朝垂直方向豎立或朝水平方向延伸；
第一雜質層和第二雜質層，係與前述半導體基體的兩端相連；
第一閘極絕緣層，係包圍前述半導體基體之前述第一雜質層側之側面的一部分或全部；
第二閘極絕緣層，係與前述第一閘極絕緣層相連，而且包圍前述半導體基體之前述第二雜質層側之側面的一部分或全部；
第一閘極導體層，係覆蓋前述第一閘極絕緣層；
第二閘極導體層，係覆蓋前述第二閘極絕緣層；
第三雜質層，係位於前述第一雜質層和前述第二雜質層之一方或兩方與前述半導體基體之間，而且具有與前述第一雜質層和前述第二雜質層相同的導電型；
第一配線導體層，係連接於前述第一雜質層；
第二配線導體層，係連接於前述第二雜質層；
第三配線導體層，係連接於前述第一閘極導體層；及
第四配線導體層，係連接於前述第二閘極導體層；
且前述記憶裝置係控制施加於前述第一配線導體層、前述第二配線導體層、前述第三配線導體層、和前述第四配線導體層的電壓，而進行：藉由流動於前述第一雜質層與前述第二雜質層之間的電流所造成之撞擊游離化現象或閘極引發汲極漏電流(Gate Induced Drain Leakage)而使電子群和電洞群產生於前述半導體基體內的動作、將所產生之前述電子群和前述電洞群中之屬於前述半導體基體中之少數載子的前述電子群和前述電洞群的任一者予以去除的動作、及使屬於前述半導體基體中之多數載子之前述電子群和前述電洞群之任一者的一部分或全部予以殘存於前述半導體基體的動作，以進行記憶體寫入操作；及
控制施加於前述第一配線導體層、前述第二配線導體層、前述第三配線導體層、和前述第四配線導體層的電壓，而從前述半導體基體予以去除所殘存之屬於 前述半導體基體中之多數載子之前述電子群和前述電洞群之任一者，以進行記憶體抹除操作(第一發明)。
在上述第一發明中，前述第三雜質層的雜質濃度係比前述第一雜質層和前述第二雜質層的雜質濃度低，而且比前述半導體基體的雜質濃度高(第二發明)。
在上述第一發明中，於與前述第二雜質層相連的位置形成有前述第三雜質層(第三發明)。
在上述第一發明中，於與前述第一雜質層相連的位置形成有前述第三雜質層(第四發明)。
在上述第一發明中，於與前述第一雜質層相連的位置、和與前述第二雜質層相連的位置之兩者形成有前述第三雜質層(第五發明)。
在上述第一發明中，前述第一閘極導體層與前述半導體基體之間的第一閘極電容係比前述第二閘極導體層與前述半導體基體之間的第二閘極電容大(第六發明)。
在上述第一發明中，前述半導體基體係相對於前述基板朝垂直方向豎立，而且俯視觀察時，前述第一雜質層、和與前述半導體基體相連的前述第三雜質層係擴展至前述半導體基體的外側(第七發明)。
1,10:基板
2,22a,22b,22c,22d:Si柱
3a,3b,21,23,23a,23b,23c,23d:N+層
4a:第一閘極絕緣層
4b:第二閘極絕緣層
5a:第一閘極導體層
5b:第二閘極導體層
6:絕緣層
7:通道區域
7a:第一通道區域
7b:第二通道區域
8a,8b:N層
11:電洞群
12a,12b:反轉層
13:夾止點
20:基板
22:P層
22a,22b,22c,22d:Si柱
24a,24b,24c,24d:遮罩材料層
25A,25a,25B,25ba,25bb,25bc,25bd:N層
26,33,39:SiO2層
27:閘極絕緣層
27a,27b:HfO2層
28,36a,36b:TiN層
37a,37b:SiN層
40a,40b,40c,40d:接觸孔
41aa,41ab,41ac,41ba,41bb,41bc,41ca,41cb,41cc,44a,44b,44c:空孔
42a,42b:位元線導體層
100:SOI基板
102:浮體
103:源極N+層
104:汲極N+層
105:閘極導電層
106:電洞
107:通道
108:夾止點
109:閘極氧化膜
110a,110b:記憶單元
BL,BL1,BL2:位元線
SL:源極線(源極線導體層)
PL:板線(板線導體層)
WL,WL1,WL2:字元線(字元線導體層)
圖1係第一實施型態之具有SGT之記憶裝置的構造圖。
圖2係用以說明第一實施型態之具有SGT之記憶裝置之抹除操作機制的圖。
圖3係用以說明第一實施型態之具有SGT之記憶裝置之寫入操作機制的圖。
圖4A係用以說明第一實施型態之具有SGT之記憶裝置之讀取操作機制的圖。
圖4B係用以說明第一實施型態之具有SGT之記憶裝置之讀取操作機制的圖。
圖5A係用以說明第一實施型態之具有SGT之記憶裝置之製造方法的圖。
圖5B係用以說明第一實施型態之具有SGT之記憶裝置之製造方法的圖。
圖5C係用以說明第一實施型態之具有SGT之記憶裝置之製造方法的圖。
圖5D係用以說明第一實施型態之具有SGT之記憶裝置之製造方法的圖。
圖5E係用以說明第一實施型態之具有SGT之記憶裝置之製造方法的圖。
圖5F係用以說明第一實施型態之具有SGT之記憶裝置之製造方法的圖。
圖5G係用以說明第一實施型態之具有SGT之記憶裝置之製造方法的圖。
圖5H係用以說明第一實施型態之具有SGT之記憶裝置之製造方法的圖。
圖6係用以說明第二實施型態之具有SGT之記憶裝置之製造方法的圖。
圖7係顯示習知例之不具有電容器之DRAM記憶單元之寫入操作的圖。
圖8係用以說明習知例之不具有電容器之DRAM記憶單元之動作上之問題點的圖。
圖9係顯示習知例之不具有電容器之DRAM記憶單元之讀取操作的圖。
以下參照圖式來說明本發明之使用半導體元件的記憶裝置(以下稱為動態快閃記憶體)的構造、驅動方式、製造方法。
(第一實施型態)
茲使用圖1至圖5來說明本發明之第一實施型態之動態快閃記憶單元的構造、動作機制和製造方法。茲使用圖1來說明動態快閃記憶單元的構造。再者，使用圖2來說明資料抹除機制，使用圖3來說明資料寫入機制，使用圖4來說明資料讀取機制。使用圖5來說明動態快閃記憶體的製造方法。
圖1係顯示本發明之第一實施型態之動態快閃記憶單元的構造。在基板1(申請專利範圍之「基板」的一例)上具有N+層3a(申請專利範圍之「第一雜質層」的一例)。再者，於N+層3a上具有矽半導體柱2(申請專利範圍之「半導體基體」的一例)(以下將矽半導體柱稱為「Si柱」)，該矽半導體柱2係具有含受體雜質之P型或i型(本徵型)導電型。在此Si柱2的底部具有N層8a(申請專利範圍之「第三雜質層」的一例)，在此Si柱2的頂部具有N層8b(申請專利範圍之「第三雜質層」的一例。再者，在N層8b上具有N+層3b(申請專利範圍之「第二雜質層」的一例)。N層8a、8b的供體雜質濃度係比N+層3a、3b低。N層8a、8b間之Si柱2的部分成為通道區域7。以包圍該通道區域7之方式，自下方起具有第一閘極絕緣層4a(申請專利範圍之「第一閘極絕緣層」的一例)、和第二閘極絕緣層4b(申請專利範圍之「第二閘極絕緣層」的一例)。此第一閘極絕緣層4a、第二閘極絕緣層4b係分別接觸或接近N層8a、8b。以包圍此第一閘極絕緣層4a之方式形成有第一閘極導體層5a(申請專利範圍之「第一閘極導體層」的一例)，以包圍第二閘極絕緣層4b之方式 形成有第二閘極導體層5b(申請專利範圍之「第二閘極導體層」的一例)。再者，第一閘極導體層5a、第二閘極導體層5b係藉由絕緣層6而分離。N層8a、8b間之屬於Si柱2之部分的通道區域7，係由被第一閘極絕緣層4a所包圍的第一通道區域7a、和被第二閘極絕緣層4b所包圍的第二通道區域7b所構成。藉此，形成由N+層3a、3b、N層8a、8b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b所構成的動態快閃記憶單元。再者，N+層3a係連接於源極線SL(申請專利範圍之「源極線」的一例)、N+層3b係連接於位元線BL(申請專利範圍之「位元線」的一例)、第一閘極導體層5a係連接於板線PL(申請專利範圍之「第一驅動控制線」的一例)、第二閘極導體層5b係連接於字元線WL(申請專利範圍之「字元線」的一例)。N層8a、8b係抑制了動態快閃記憶體由於施加至源極線SL、板線PL、字元線WL、位元線BL的電壓，而有無用的電子從與源極線SL連結的N+層3a、與位元線BL連結的N+層3b流入於通道區域7。連接於板線PL之第一閘極導體層5a的閘極電容，較佳為具有比連接於字元線WL之第二閘極導體層5b的閘極電容大的構造。在記憶裝置中，上述的複數個動態快閃記憶單元係於基板1上配置成二維狀。
另外，在圖1中，係將第一閘極導體層5a的閘極長度設為比第二閘極導體層5b的閘極長度更長，以使連接於板線PL之第一閘極導體層5a的閘極電容比連接有字元線WL之第二閘極導體層5b的閘極電容更大。然而，除此之外，亦可不將第一閘極導體層5a的閘極長度設為比第二閘極導體層5b的閘極長度更長，而是將第一閘極絕緣層4a之閘極絕緣膜的膜厚設為比第二閘極絕緣層4b之閘極絕緣膜的膜厚更薄。此外，亦可將第一閘極絕緣層4a的介電常數 設為比第二閘極絕緣層4b的介電常數更高。此外，亦可將閘極導體層5a、5b的長度、閘極絕緣層4a、4b的膜厚、介電常數的任一者予以組合，而將第一閘極導體層5a的閘極電容設為比第二閘極導體層5b的閘極電容大。
此外，在垂直方向上，N層8a的上端位置係可位於比第一閘極導體層5a的下端位置更上方，亦可位於比第一閘極導體層5a的下端位置更下方。同樣地，N層8b的下端位置係可位於比第二閘極導體層5b的上端位置更上方，亦可位於比第二閘極導體層5b的上端位置更下方。
此外，亦可將第一閘極導體層5a分割為二個以上，且將各者設為板線的導體電極，以同步或非同步之方式使之動作。同樣地，亦可將第二閘極導體層5b分割為二個以上，且將各者設為字元線的導體電極，以同步或非同步之方式使之動作。藉此，亦可進行動態快閃記憶體動作。
此外，即使是在使N+層3a、3b、N層8a、8b、P型之Si柱2之各者的導電性之極性相反的構造中，亦可進行動態快閃記憶體動作。此時，在N型的Si柱中，多數載子係成為電子。因此，因為撞擊游離化所產生的電子群被蓄積於通道區域7中而設定”1”狀態。
圖2係說明抹除操作機制。N層8a、8b間的通道區域7係從基板電性分離而成為浮體。圖2(a)係顯示抹除操作前，在之前的周期經由撞擊游離化所產生之電洞群11蓄積於通道區域7中的狀態。再者，如圖2(b)所示，於抹除操作時，將源極線SL的電壓設為負電壓VERA。在此，VERA係例如為-3V。結果，與通道區域7之初始電位的值無關，連接有源極線SL之成為源極的N+層3a、N層8a和通道區域7的PN接合成為正偏壓。結果，在之前的周期經由撞擊游離化所產生之已蓄積於通道區域7中的電洞群11，被吸入於源極部的N+層 3a、N層8a，且通道區域7的電位VFB成為VFB=VERA+Vb。在此，Vb係PN接合的內建電壓，約為0.7V。因此，當VERA=-3V時，通道區域7的電位成為-2.3V。此值成為抹除狀態之通道區域7的電位狀態。因此，當浮體之通道區域7的電位成為負的電壓時，動態快閃記憶單元的N通道MOS電晶體的臨限值電壓，係由於基板偏壓效應而變高。藉此，如圖2(c)所示，此連接有字元線WL之第二閘極導體層5b的臨限值電壓變高。此通道區域7的抹除狀態成為邏輯記憶資料”0”。另外，在資料讀取中，將施加於與板線PL連結之第一閘極導體層5a的電壓，設定為比邏輯記憶資料”1”時的臨限值電壓更高，而且設定為比邏輯記憶資料”0”時的臨限值電壓更低，藉此如圖2(c)所示，可獲得即使字元線WL的電壓因為邏輯記憶資料”0”讀取變高，電流亦不會流動的特性。上述之施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件，係用以進行抹除操作的一例，亦可為可進行抹除操作之其他的操作件。例如，亦可對於位元線BL、源極線SL間賦予電壓差而進行抹除操作。
圖3係顯示本發明之第一實施型態之動態快閃記憶單元的寫入操作。如圖3(a)所示，對於連接有源極線SL的N+層3a輸入例如0V，對於連接有位元線BL的N+層3b輸入例如3V，對於連接有板線PL的第一閘極導體層5a輸入例如2V，對於連接有字元線WL的第二閘極導體層5b輸入例如5V。結果，如圖3(a)所示，在連接有板線PL之第一閘極導體層5a之內側的第一通道區域7a中，形成環狀的反轉層12a，而由被第一閘極導體層5a所包圍之通道區域7a(參照圖1)所構成的第一N通道MOS電晶體區域係在飽和區域動作。結果，在連接有板線PL之第一閘極導體層5a之內側的反轉層12a中，係存在有夾止點13。另一方面，由被連接有字元線WL之第二閘極導體層5b所包圍之通道區 域7b(參照圖1)所構成的第二N通道MOS電晶體區域係在線形區域動作。結果，在連接有字元線WL之第二閘極導體層5b之內側的第二通道區域7b，不存在夾止點而於整面形成反轉層12b。在連接有此字元線WL之第二閘極導體層5b之內側整面形成的反轉層12b，係作為具有第二閘極導體層5b之第二N通道MOS電晶體區域之實質的汲極而產生作用。結果，在串聯連接之具有第一閘極導體層5a之第一N通道MOS電晶體區域、與具有第二閘極導體層5b之第二N通道MOS電晶體區域之間之通道區域7的第一交界區域，電場成為最大，在此區域產生撞擊游離化現象。由於此區域係從具有連接有字元線WL之第二閘極導體層5b之第二N通道MOS電晶體區域觀看到之源極側的區域，故將此現象稱為源極側撞擊游離化現象。藉由此源極側撞擊游離化現象，電子從連接有源極線SL的N+層3a、N層8a朝向連接有位元線BL的N+層3b、N層8b流動。被加速的電子會撞擊晶格Si原子，且藉由該運動能量而產生電子、電洞對。所產生之電子的一部分雖會流至第一閘極導體層5a和第二閘極導體層5b，但大部分會流至連接有位元線BL的N+層3b。此外，亦可在”1”寫入中，使用閘極引發汲極漏(GIDL：Gate Induced Drain Leakage)電流產生電子、電洞對，且以所產生的電洞群來充滿浮體FB內(參照非專利文獻14)。另外，由於撞擊游離化現象所致之電子、電洞群的產生，亦可在N層8a與通道區域7的交界、或N層8b與通道區域7的交界進行。
再者，如圖3(b)所示，所產生的電洞群11係通道區域7的多數載子，將通道區域7充電為正偏壓。由於連接有源極線SL的N+層3a為0V，故通道區域7係充電至連接有源極線SL之N+層3a、N層8a與通道區域7之間之PN接合之內建電壓Vb(約0.7V)。當通道區域7被充電為正偏壓時，第一 N通道MOS電晶體區域和第二N通道MOS電晶體區域的臨限值電壓即會因為基板偏壓效應而變低。由於此，如圖3(c)所示，連接有字元線WL之第二通道Si層7b之N通道MOS電晶體的臨限值電壓會變低。茲將此通道區域7的寫入狀態分配給邏輯記憶資料”1”。
另外，在寫入操作時，亦可替代上述之第一交界區域，而在N層8a與第一通道半導體層7a之間的第二交界區域、或N層8b與第二通道半導體層7b之間的第三交界區域，以撞擊游離化現象或GIDL電流產生電子、電洞對，且以所產生的電洞群11將通道區域7充電。另外，上述之施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件，係用以進行寫入操作的一例，亦可為可進行寫入操作的其他操作條件。
茲使用圖4A和圖4B來說明本發明之第一實施型態之動態快閃記憶單元的讀取操作。茲使用圖4A(a)至圖4A(c)來說明動態快閃記憶單元的讀取操作。如圖4A(a)所示，當通道區域7充電至內建電壓Vb(約0.7V)時，N通道MOS電晶體的臨限值電壓即會因為基板偏壓效應而降低。茲將此狀態分配給邏輯記憶資料”1”。如圖4A(b)所示，在進行寫入之前選擇的記憶體區塊，當預先為抹除狀態”0”的情形下，通道區域7的浮動電壓VFB成為VERA+Vb。藉由寫入操作隨機地記憶寫入狀態”1”。結果，對於字元線WL作成邏輯”0”和”1”的邏輯記憶資料。如圖4A(c)所示，利用對於此字元線WL的二個臨限值電壓的高低差，以感測放大器(sense amplifier)進行讀取。另外，在資料讀取中，將施加於與板線PL相連之第一閘極導體層5a的電壓，設定為比邏輯記憶資料”1”時之臨限值電壓更高，而且比邏輯記憶資料”0”時的臨限值電壓更低，藉此如圖 4A(c)所示可獲得即使字元線WL的電壓因為邏輯記憶資料”0”讀取而變高，電流亦不會流動的特性。
茲使用圖4B(a)至圖4B(d)來說明本發明之第一實施型態之動態快閃記憶單元之讀取操作時之二個第一閘極導體層5a和第二閘極導體層5b之閘極電容之大小關係、及與其相關的動作。字元線WL所連接之第二閘極導體層5b的閘極電容，較理想為設計為比板線PL所連接之第一閘極導體層5a的閘極電容更小。如圖4B(a)所示，將板線PL所連接之第一閘極導體層5a之中心軸方向的長度設為比字元線WL所連接之第二閘極導體層5b之中心軸方向的長度更長，而將字元線WL所連接之第二閘極導體層5b的閘極電容設為比板線PL所連接之第一閘極導體層5a的閘極電容更小。圖4B(b)係顯示圖4B(a)之動態快閃記憶體之一單元的等價電路。再者。圖4B(c)係顯示動態快閃記憶體的耦合電容關係。在此，CWL係第二閘極導體層5b的電容，CPL係第一閘極導體層5a的電容，CBL係成為汲極之N+層3b、N層8b與第二通道Si層7b之間之PN接合的電容，CSL係成為源極之N+層3a、N層8a與第一通道Si層7a之間之PN接合的電容。如圖4B(d)所示，當字元線WL的電壓振盪時，其動作會作為雜訊而對於通道區域7造成影響。此時之通道區域7的電位變動△VFB係成為
△VFB=CWL/(CPL+CWL+CBL+CSL)×VReadWL (1)
在此，VReadWL係字元線WL之讀取時的振盪電位。從式(1)可明瞭，若將CWL的貢獻率設為相較於通道區域7之整體之電容CPL+CWL+CBL+CSL較小，則△VFB即變小。CBL+CSL係PN接合的電容，若要增大，係例如將Si柱2的直徑增大。然而，此對於記憶單元的微細化不理想。針對此點，藉由將板線PL所連接之第一閘極導體層5a之中心軸方向的長度設為比字元線WL所連接之第二 閘極導體層5b之中心軸方向的長度更長，可將△VFB設為更小，且不會降低俯視觀察時之記憶單元的集積度。另外，上述之施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件，係用以進行讀取操作的一例，亦可為可進行讀取操作的其他操作條件。
圖5A至圖5H係顯示本實施型態之動態快閃記憶體的製造方法。在各圖中，(a)係俯視圖，(b)係沿著(a)圖之X-X’線的剖面圖，(c)係沿著(a)之Y-Y’線的剖面圖。在圖5F、圖5G中，(d)係顯示沿著X1-X1’線而成的剖面圖。另外，在實際的記憶裝置中，係將比四個更多的動態快閃記憶單元於基板20上配置成行列狀。
如圖5A所示，在基板20上，從下方起形成N+層21、N層25A、由Si構成的P層22、N層25B、N+層23。再者，形成俯視觀察時圓形的遮罩材料層24a、24b、24c、24d。另外，基板20亦可由SOI、單層或複數層所構成的Si或其他半導體材料來形成。此外，基板20亦可為由N層、或P層的單層、或複數層構成的阱(well)層。另外，N層25A、25B的供體雜質濃度係比N+層21、23低，再者，比P層的受體雜質濃度高。
接著，如圖5B所示，以遮罩材料層24a至24d作為遮罩，將N+層23、N層25B、P層22、以及N層25A的上部進行蝕刻，而於N+層21上形成N層25a、Si柱22a、22b、22c、22d(未圖示)、N層25ba、25bb、25bc、25bd(未圖示)、N+層23a、23b、23c、23d(未圖示)。另外，在上述蝕刻中，Si柱22a至22d之外周部的底部，亦可位於N+層21內。
接著，如圖5C所示，在Si柱22a至22d之外周部的N層25a上形成SiO2層26。再者，以覆蓋整體之方式使用例如ALD(Atomic Layer Deposition，原子層堆積)而形成閘極絕緣層HfO2層27。再者，於整體覆蓋並形成成為閘極導體層之TiN層(未圖示)。再者，藉由CMP(Chemical Mechanical Polishing，化學機械研磨)進行研磨為使其上表面位置成為遮罩材料層24a至24d的上表面。再者，藉由RIE(Reactive Ion Etching，反應離子蝕刻)蝕刻TiN層使其在垂直方向上的上表面位置變為比Si柱22a至22d的中間位置更靠上部附近，而形成TiN層28。另外，HfO2層27只要是可作為閘極絕緣層產生作用者，亦可為單層、或複數層所構成的其他絕緣層。此外，TiN層28只要是具有閘極導體層的功能者，亦可使用由單層、或複數層所構成的其他導體層。
接著，如圖5D所示，將SiO2層33形成於TiN層28上。
接著，如圖5E所示，將比SiO2層33更上部的HfO2層27進行蝕刻，而形成HfO2層27a。再者，於整體形成HfO2層27b。再者，於整體藉由CVD法覆蓋TiN層(未圖示)。再者，藉由CMP法將TiN層進行研磨而使其上表面位置成為遮罩材料層24a至24d的上表面。再者，藉由RIE法將TiN層進行蝕刻，使其上表面位置成為N層25ba至25bd的下端附近。再者，形成包圍N層25ba、25bb、N+層23a、23b、遮罩材料層24a、24b的側面而且相連的SiN層37a。同樣地，形成包圍N層25bc、25bd、N+層23c、23d、遮罩材料層24c、24d之側面而且相連的SiN層37b。再者，以SiN層37a、37b作為遮罩，將TiN層進行蝕刻，而形成TiN層36a、36b。在此，包圍Si柱22a、22b之HfO2層27b的外周線、與X-X’線之二個交點之間的長度L1，係設為比在Y-Y’線的SiN層37a、37b之寬度L2的二倍更小，而且包圍Si柱22a、22c之HfO2層27b之外周線、與Y-Y’線之二個交點之間的長度L3設為比L2的二倍更大。藉此，可使SiN層 37a在Si柱22a、22b間相連，而且可與SiN層37b分離地形成。同樣地，使SiN層37b在Si柱22c、22d間相連，而且與SiN層37a分離地形成。
接著，如圖5F所示，在TiN層36a、36b與SiN層37a、37b的側面間和周邊，形成包含有空孔41aa、41ab、41ac、41ba、41bb、41bc、41ca、41cb、41cc的SiO2層39。另外，空孔41aa、41ab、41ac、41ba、41bb、41bc、41ca、41cb、41cc的上端位置，係形成為比圖5F(d)之虛線所示之TiN層36a、36b的上端位置更低。
接著，如圖5G所示，將遮罩材料層24a至24d進行蝕刻，形成接觸孔40a、40b、40c、40d。
接著，如圖5H所示，形成經由接觸孔40a、40c而與N+層23a、23c相連的位元線BL1導體層42a、及經由接觸孔40b、40d而與N+層23b、23d相連的位元線BL2導體層42b。再者，在位元線BL1導體層42a、位元線BL2導體層42b間及兩側形成包含有空孔44a、44b、44c的SiO2層43。藉此，在基板20上形成動態快閃記憶體。TiN層36a、36b係成為字元線導體層WL1、WL2，TiN層28係成為兼具閘極導體層的板線導體層PL，N+層21係成為兼具源極雜質層的源極線導體層SL。藉此，在基板20上形成動態快閃記憶體。
另外，本實施型態之說明中所示之本動態快閃記憶體元件只要是滿足因為撞擊游離化現象或閘極引發汲極漏電流所產生之電洞群11被保持於通道區域7之條件的構造即可。為此之故，只要通道區域7係與基板1分離之浮體構造即可。藉此，即使使用例如屬於SGT之一的GAA(Gate All Around，閘極全環電晶體，例如參照非專利文獻11)技術、Nanosheet技術(例如參照非專利文獻12)，將通道區域的半導體基體相對於基板1水平地形成，亦可進行前述 的動態快閃記憶體動作。此外，亦可為使用了SOI的元件構造(例如參照非專利文獻7至10)。在此元件構造中，通道區域的底部係接觸SOI基板的絕緣層，而且以包圍其他通道區域之方式被閘極絕緣層和元件分離絕緣層所包圍。在此構造中，通道區域亦成為浮體構造。如此，在本實施型態所提供的動態快閃記憶體元件中，滿足通道區域為浮體構造的條件即可。此外，即使是將Fin電晶體(例如參照非專利文獻13)形成於SOI基板上的構造，若通道區域為浮體構造則可進行本動態快閃記憶體動作。
另外，在圖1中，係將板線PL所連接之第一閘極導體層5a之中心軸方向的長度，設為比字元線WL所連接之第二閘極導體層5b之中心軸方向的長度更長，較理想為設為CPL>CWL。然而，只要附加板線PL，字元線WL相對於通道區域7之電容耦合的耦合比(CWL/(CPL+CWL+CBL+CSL))就會變小。結果，浮體之通道區域7的電位變動△VFB變小。
此外，板線PL的電壓VErasePL亦可無關乎各操作模式施加例如2V的固定電壓。此外，板線PL的電壓VErasePL亦可僅在抹除時施加例如0V。此外，板線PL的電壓VErasePL只要是滿足可進行動態快閃記憶體動作之條件的電壓，亦可施加固定電壓、或依時間變化的電壓。
此外，在圖5A至圖5H中，雖使用具有矩形之垂直剖面的Si柱22a至22d進行了說明，但此等垂直剖面形狀亦可為梯形。此外，被HfO2層27a所包圍的部分、和被HfO2層27b所包圍的部分之Si柱22a至22d之垂直剖面的各者亦可分別不同為矩形、梯形。此點在本發明的其他實施型態中亦復相同。
此外，在圖1中，於垂直方向上，在被絕緣層6包圍之部分的通道區域7中，係以相連之方式形成有第一通道區域7a、第二通道區域7b的電位 分布。藉此，第一通道區域7a、第二通道區域7b的通道區域7在垂直方向上係於被絕緣層6包圍的區域相連。
此外，如圖5H所示，N+層21係兼作源極線SL的配線導體層。此外，亦可使用形成於Si柱22a至22d之底部之N+層21間之例如W層等導體層作為源極線SL。此外，亦可在形成更多Si柱22a至22d為二維狀之區域之外側的N+層21，形成例如W層等金屬、或合金所構成的導體層。
此外，在圖1中，雖鄰接於與源極線SL連結的N+層3a設有相連於板線PL的第一閘極導體層5a、及鄰接於與位元線BL連結的N+層3b設有相連於字元線WL的第二閘極導體層5b，但亦可使第一閘極導體層5a和字元線WL相連、且使第二閘極導體層5b和板線PL相連。此外，第一閘極導體層5a、第二閘極導體層5b係亦可單方或兩方分割為複數個。
本實施型態係提供下列特徵。
(特徵一)
本發明之第一實施型態之動態快閃記憶單元在動態快閃記憶單元進行寫入、讀取操作之際，字元線WL的電壓會上下振盪。此時，板線PL係負擔減低字元線WL與通道區域7之間之電容耦合比的作用。結果，可顯著地抑制字元線WL之電壓上下振盪之際之通道區域7之電壓變化的影響。藉此，可將顯示邏輯”0”和”1”之臨限值電壓差增大。此將關係到動態快閃記憶單元之動作餘裕的擴大。
(特徵二)
圖1中的N層8a、8b，係抑制了動態快閃記憶體由於施加於源極線SL、板線PL、字元線WL、位元線BL的電壓、或是受到與周邊記憶單元的電容耦合雜 訊的影響，而有無用的電子從與源極線SL相連的N+層3a、與位元線BL相連的N+層3b之單方或兩方流入於通道區域7。藉此，動態快閃記憶體可進行穩定的動作，且帶來高性能化。
(特徵三)
圖5H所示之N層25a係發揮抑制無用的電子從N+層21流入於Si柱22a至22d內的作用、及將Si柱22a至22d設為通道之SGT電晶體之源極或汲極的作用。再者，N+層21亦發揮屬於源極或汲極之N層25a之低電阻之連接電極的作用。如圖5H所示，N層25a、N+層21係位於Si柱22a至22d的下方，而且位於基板20上的整面。再者，N+層21係與位於Si柱22a至22d間、或該等之外側之區域的金屬或合金導體層相連。藉由具有N+層21，可對於Si柱22a至22d下的N層25a更均勻地施加源極線SL電壓。藉此，動態快閃記憶體可進行穩定的資料保持操作等，且帶來高性能化。
(第二實施型態)
茲使用圖6來說明第二實施型態之動態快閃記憶體。在圖6中，對於與圖1相同或類似的構成部分係賦予相同的符號。
如圖6所示，在圖1之Si柱2之頂部的N+層3b與通道區域7之間，沒有圖1中的N層8b。其他係與圖1相同。
本實施型態係提供下述的特徵。
(特徵一)
N層8a係與第一實施型態同樣地，抑制了動態快閃記憶體由於施加於源極線SL、板線PL、字元線WL、位元線BL的電壓，或是受到與周邊記憶單元的電容耦合雜訊的影響，而有無用的電子從與源極線SL相連的N+層3a流入於通 道區域7。再者，藉由在N+層3b與通道區域7之間不具有成為串聯電阻之圖1中的N層8b，可謀求動態快閃記憶體的高速化。如此，動態快閃記憶體可進行穩定的動作，且帶來高性能化。
(特徵二)
此外，即使去除N層8a而於通道區域7與N+層3b之間設置圖1中的N層8b，亦可獲得與上述相同的功效。如此，藉由與N+層3a、3b的任一者相接而設置N層8b、N層8b的任一者，動態快閃記憶體可進行穩定的動作，且帶來高性能化。
(其他實施型態)
另外，在上述實施型態中，雖形成了Si柱2、22a至22d，但亦可為由Si以外的半導體材料所形成的半導體柱。此點在本發明的其他實施型態中亦復相同。
此外，第一實施型態中之N+層3a、3b、21、23亦可由含供體雜質的Si、或其他半導體材料層來形成。此外，N+層3a、3b、21、23亦可由不同的半導體材料層來形成。此外，該等之形成方法係可用磊晶結晶成長法、或其他方法來形成N+層。此外，N層25a、25ba、25bb、25bc、25bd亦可由含供體雜質的Si、或其他半導體材料層來形成。此外，該等之形成方法係可用磊晶結晶成長法、或其他方法來形成N+層。此點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，係使用了TiN層28作為板線PL、和與該板線PL相連的第一閘極導體層5a。相對於此，亦可替代TiN層28，組合單層或複數層的導體材料層來使用。同樣地，使用了TiN層36a、36b作為字元線WL、和與該字元線WL相連的第二閘極導體層5b。相對於此，亦可替代TiN層36a、36b，組合單層或複數層的導體材料層來使用。此外，閘極TiN層亦可 由其外側與例如W等配線導體層相連。此點在本發明的其他實施型態中亦復相同。
此外，在圖5中，亦可取代TiN層28，使用低電阻摻雜多晶Si，且將該等上表面予以氧化，形成由SiO2層所形成的閘極導體層(對應TiN層28)、TiN層36a、36b間的層間絕緣層。此時，可使用薄的TiN、與厚的低電阻摻雜多晶Si的二層作為閘極導體層。此點在本發明的其他實施型態中亦復相同。此外，亦可使用其他導體層來取代低電阻摻雜多晶Si。此等各點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態中，從Si柱22a至22d之中心軸方向觀察時的形狀雖為圓形，但亦可為圓形、橢圓、朝一方向延伸較長之形狀等。再者，在從動態快閃記憶單元區域分離地形成的邏輯電路區域中，亦可依據邏輯電路設計而在邏輯電路區域上混合地形成俯視觀察時形狀不同的Si柱。此等各點在本發明的其他實施型態中亦復相同。
此外，在圖1中，雖使用具有矩形之垂直剖面的Si柱2進行了說明，但此等垂直剖面形狀亦可為梯形。此外，被第一閘極絕緣層4a所包圍的部分、和被第二閘極絕緣層4b所包圍的部分之Si柱2之垂直剖面亦可分別不同為矩形、梯形等。此等各點在本發明的其他實施型態中亦復相同。
此外，在第一實施型態的說明中，係於抹除操作時將源極線SL設為負偏壓，而去除了屬於浮體FB之通道區域7內的電洞群，但亦可取代源極線SL，將位元線BL設為負偏壓，或者，亦可將源極線SL和位元線BL設為負偏壓而進行抹除操作。或者，亦可藉由其他電壓條件來進行抹除操作。此等各點在本發明的其他實施型態中亦復相同。
此外，在圖5A至圖5H所示的步驟中，N層25a、25ba至25bd係藉由磊晶結晶成長法而形成。相對於此，亦可藉由離子注入法來形成N層25a、25ba至25bd。此外，亦可藉由熱處理使供體雜質從N+層21、23a至23d擴散，而形成N層25a、25ba至25bd。此點在本發明的其他實施型態中亦復相同。
此外，在圖5中，係將與源極線SL相連的底部N層25a、N+層21在Si柱22a至22d的底部相連。相對於此，亦可於俯視觀察時，將與源極線SL相連的底部N層、N+層形成為在Si柱22a、22b之底部相連的N層、N+層、及與其電性分離，而與Si柱22c、22d之底部相連的N層、N+層。此外，亦可於俯視觀察時，將與源極線SL相連的底部N層、N+層形成為在Si柱22a、22c之底部相連的N層、N+層、及與其電性分離，而與Si柱22b、22d之底部相連的N層、N+層。此外，與該源極線SL相連之N層、N+層間的電性分離，係例如藉由阱構造、SOI等來進行。藉此，與Si柱22a、22b之底部之N層、N+層相連之源極線、和與Si柱22c、22d之底部之N層、N+層相連之源極線SL係可獨立地驅動。再者，與Si柱22a、22c之底部之N層、N+層相連之源極線、和與Si柱22b、22d之底部之N層、N+層相連之源極線SL係可獨立地驅動。此時，較佳為連接於所分離的N層、N+層之兩者、或N+層而設置由金屬、合金等所構成的導體層。此點在本發明的其他實施型態中亦復相同。
此外，在圖5中，TiN層28係於Si柱22a至22d間相連地形成。相對於此，亦可將TiN層分離成在Si柱22a、22b相連的閘極導體層、和在Si柱22c、22d相連的閘極導體層來形成。藉此，被分離的閘極導體層即可彼此獨立地驅動。此點在本發明的其他實施型態中亦復相同。
此外，在圖1中，N層8a的上端位置亦可在垂直方向上與第一閘極導體層5a重疊。同樣地，N層8b的下端位置亦可在垂直方向上與第二閘極導體層5b重疊。此點在本發明的其他實施型態中亦復相同。
本發明在不脫離本發明之廣義的精神與範圍下，亦可進行各種實施型態及變更。此外，上述的各實施型態，係用以說明本發明之一實施例者，非限定本發明的範圍。上述實施例及變形例係可任意地組合。再者，即使視需要去除上述實施型態之構成要件的一部分，亦屬本發明之技術思想的範圍內。
[產業上的可利用性]
依據本發明之使用半導體元件的記憶裝置，可獲得高密度而且高密度的動態快閃記憶體。
1:基板
2:Si柱
3a,3b:N+層
4a:第一閘極絕緣層
4b:第二閘極絕緣層
5a:第一閘極導體層
5b:第二閘極導體層
6:絕緣層
7:通道區域
7a:第一通道區域
7b:第二通道區域
8a,8b:N層
BL:位元線
SL:源極線
PL:板線
WL:字元線

Claims (7)

  1. 一種使用半導體元件的記憶裝置，係具有：
    半導體基體，係在基板上相對於前述基板朝垂直方向豎立或朝水平方向延伸；
    第一雜質層和第二雜質層，係與前述半導體基體的兩端相連；
    第一閘極絕緣層，係包圍前述半導體基體之前述第一雜質層側之側面的一部分或全部；
    第二閘極絕緣層，係與前述第一閘極絕緣層相連，而且包圍前述半導體基體之前述第二雜質層側之側面的一部分或全部；
    第一閘極導體層，係覆蓋前述第一閘極絕緣層；
    第二閘極導體層，係覆蓋前述第二閘極絕緣層；
    第三雜質層，係位於前述第一雜質層和前述第二雜質層之一方或兩方與前述半導體基體之間，而且具有與前述第一雜質層和前述第二雜質層相同的導電型；
    第一配線導體層，係連接於前述第一雜質層；
    第二配線導體層，係連接於前述第二雜質層；
    第三配線導體層，係連接於前述第一閘極導體層；及
    第四配線導體層，係連接於前述第二閘極導體層；
    且前述記憶裝置係控制施加於前述第一配線導體層、前述第二配線導體層、前述第三配線導體層和前述第四配線導體層的電壓，而進行：藉由流動於前述第一雜質層與前述第二雜質層之間的電流所造成之撞擊游離化現象或閘極引發汲極漏電流而使電子群和電洞群產生於前述半導體基體內的動作、將所產生之前述電子群和前述電洞群中之屬於前述半導體基體中之少數載子的前述電子群和前述電洞群的任一者予以去除的動作、及使屬於前述半導體基體中之多數載子 之前述電子群和前述電洞群之任一者的一部分或全部予以殘存於前述半導體基體的動作，以進行記憶體寫入操作；及
    控制施加於前述第一配線導體層、前述第二配線導體層、前述第三配線導體層和前述第四配線導體層的電壓，而從前述半導體基體予以去除所殘存之屬於前述半導體基體中之多數載子之前述電子群和前述電洞群之任一者，以進行記憶體抹除操作。
  2. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第三雜質層的雜質濃度係比前述第一雜質層和前述第二雜質層的雜質濃度低，而且比前述半導體基體的雜質濃度高。
  3. 如請求項1所述之使用半導體元件的記憶裝置，其中，係於與前述第二雜質層相連的位置形成有前述第三雜質層。
  4. 如請求項1所述之使用半導體元件的記憶裝置，其中，係於與前述第一雜質層相連的位置形成有前述第三雜質層。
  5. 如請求項1所述之使用半導體元件的記憶裝置，其中，係於與前述第一雜質層相連的位置、和與前述第二雜質層相連的位置之兩者形成有前述第三雜質層。
  6. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述第一閘極導體層與前述半導體基體之間的第一閘極電容係比前述第二閘極導體層與前述半導體基體之間的第二閘極電容大。
  7. 如請求項1所述之使用半導體元件的記憶裝置，其中，前述半導體基體係相對於前述基板朝垂直方向豎立，而且俯視觀察時，前述第一雜質層、和與前述半導體基體相連的前述第三雜質層係擴展至前述半導體基體的外側。
TW111117504A 2021-05-11 2022-05-10 使用半導體元件的記憶裝置 TWI838745B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/JP2021/017858 WO2022239102A1 (ja) 2021-05-11 2021-05-11 半導体素子を用いたメモリ装置
WOPCT/JP2021/017858 2021-05-11

Publications (2)

Publication Number Publication Date
TW202301688A TW202301688A (zh) 2023-01-01
TWI838745B true TWI838745B (zh) 2024-04-11

Family

ID=83998036

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111117504A TWI838745B (zh) 2021-05-11 2022-05-10 使用半導體元件的記憶裝置

Country Status (3)

Country Link
US (1) US20220367468A1 (zh)
TW (1) TWI838745B (zh)
WO (1) WO2022239102A1 (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130248995A1 (en) * 2012-03-22 2013-09-26 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of the same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3898715B2 (ja) * 2004-09-09 2007-03-28 株式会社東芝 半導体装置およびその製造方法
JP4791986B2 (ja) * 2007-03-01 2011-10-12 株式会社東芝 半導体記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130248995A1 (en) * 2012-03-22 2013-09-26 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of the same

Also Published As

Publication number Publication date
TW202301688A (zh) 2023-01-01
WO2022239102A1 (ja) 2022-11-17
US20220367468A1 (en) 2022-11-17

Similar Documents

Publication Publication Date Title
TW202247421A (zh) 具有記憶元件的半導體裝置
TWI808752B (zh) 使用柱狀半導體元件的記憶裝置
TWI823289B (zh) 具有記憶元件的半導體裝置
TWI806492B (zh) 半導體元件記憶裝置
TWI817492B (zh) 使用半導體元件的記憶裝置
TWI807553B (zh) 包含半導體元件之記憶裝置的製造方法
TWI813133B (zh) 半導體元件記憶裝置
TWI793974B (zh) 使用柱狀半導體元件的記憶裝置
TWI806509B (zh) 使用柱狀半導體元件的記憶裝置
TWI838745B (zh) 使用半導體元件的記憶裝置
TWI813279B (zh) 使用半導體元件的記憶裝置
TWI839062B (zh) 半導體記憶裝置
TWI823432B (zh) 使用半導體元件的記憶裝置的製造方法
TWI806598B (zh) 使用半導體元件的記憶裝置
TWI806510B (zh) 具有記憶元件的半導體裝置
TWI810929B (zh) 使用半導體元件的記憶裝置的製造方法
TWI810791B (zh) 使用柱狀半導體元件之記憶裝置的製造方法
TWI807584B (zh) 半導體元件記憶單元及半導體元件記憶裝置
JP7513307B2 (ja) 半導体素子を用いたメモリ装置の製造方法
TWI823513B (zh) 具有記憶元件之半導體裝置的製造方法
TWI813346B (zh) 使用半導體元件的記憶裝置
WO2022180738A1 (ja) 半導体素子を用いたメモリ装置
TWI793968B (zh) 半導體元件記憶裝置
US20220310608A1 (en) Memory device using semiconductor element and method for manufacturing the same