WO2023176088A1 - 半導体装置 - Google Patents

Abstract

半導体装置に設けられた制御回路は、選択信号が所定レベルを有する選択期間において、クロック信号に同期して入力データ信号を受信し、選択期間において又は選択期間の後において、入力データ信号に応じた対応動作を行う。制御回路は、特定のエラーの発生有無を表すエラーフラグを保持し、選択期間の一部において、入力データ信号に応じた応答信号をデータ出力端子から出力し、選択期間の他の一部において、エラーフラグの値に応じたエラーフラグ信号をデータ出力端子から出力する。

Description

半導体装置

　本開示は、半導体装置に関する。

　ＳＰＩ（Serial　Peripheral　Interface）などによるシリアル通信を実行可能な半導体装置が広く普及している。

　一方、半導体装置には各種エラーの発生有無を検出する機能が設けられることも多い。エラーの検出時には、半導体装置から外部装置に対し、エラー検出に関わる信号を送信することもある。半導体装置及び外部装置の夫々に専用端子を設け、専用端子間を専用配線で接続することで、エラー検出に関わる信号の伝送が可能である。

国際公開ＷＯ２０１９／０６５３９５

　但し、専用端子及び専用配線の設置は端子数及び配線数の増大を招く。様々な装置又は回路において省端子又は省配線が要求されることが多い。省端子又は省配線を実現できる技術の開発が期待される。

　本開示は、省端子又は省配線に寄与する半導体装置を提供することを目的とする。

　本開示に係る半導体装置は、選択信号を受けるよう構成された選択入力端子、クロック入力端子、データ入力端子及びデータ出力端子を備えて、シリアル通信が可能に構成された半導体装置であって、前記選択信号が所定レベルを有する選択期間において、前記クロック入力端子に加わるクロック信号に同期して前記データ入力端子に加わる信号を入力データ信号として受信し、前記選択期間において又は前記選択期間の後において、前記入力データ信号に応じた対応動作を行うよう構成された制御回路を備え、前記制御回路は、特定のエラーの発生有無を表すエラーフラグを保持し、前記選択期間の一部において、前記入力データ信号に応じた応答信号を前記データ出力端子から出力し、前記選択期間の他の一部において、前記エラーフラグの値に応じたエラーフラグ信号を前記データ出力端子から出力する。

　本開示によれば、省端子又は省配線に寄与する半導体装置を提供することが可能となる。

図１は、本開示の実施形態に係るシステムの全体構成図である。 図２は、本開示の実施形態に係るゲートドライバの外観斜視図である。 図３は、本開示の実施形態に係るゲートドライバの概略内部ブロック図である。 図４は、本開示の実施形態に係り、ゲートドライバ内のメモリの構成を示す図である。 図５は、本開示の実施形態に係り、ＳＰＩ通信に関わる複数の信号の関係を示す図である。 図６は、本開示の実施形態に係り、ライトモードにおけるＳＰＩ通信のタイミングチャートである。 図７は、本開示の実施形態に係り、エラーフラグとエラーフラグ信号との関係を示す図である。 図８は、本開示の実施形態に係り、ライトモードにおけるＳＰＩ通信のタイミングチャートである。 図９は、本開示の実施形態に係り、リードモードにおけるＳＰＩ通信のタイミングチャートである。 図１０は、本開示の実施形態に係り、選択期間とエラーフラグ出力期間と応答信号出力期間との関係を示す図である。 図１１は、本開示の実施形態に係り、ＳＰＩ通信に関わる端子群及び信号群を示す図である。 図１２は、ＳＰＩ通信に関わる第１参考構成を示す図である。 図１３は、ＳＰＩ通信に関わる第２参考構成を示す図である。 図１４は、本開示の実施形態に属する第１実施例に係り、マスタ装置と３つのスレーブ装置との接続関係を示す図である。 図１５は、本開示の実施形態に属する第２実施例に係り、マスタ装置と３つのスレーブ装置との接続関係を示す図である。 図１６は、本開示の実施形態に属する第４実施例に係り、選択期間とエラーフラグ出力期間と応答信号出力期間との関係を示す図である。 図１７は、本開示の実施形態に属する第４実施例に係り、選択期間とエラーフラグ出力期間と応答信号出力期間との関係を示す図である。

　以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。

　まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。ラインとは電気信号が伝播又は印加される配線を指す。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。

　レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の注目した信号又は電圧について、信号又は電圧がハイレベルにあるとは厳密には信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは厳密には信号又は電圧のレベルがローレベルにあることを意味する。信号についてのレベルは信号レベルと表現されることがあり、電圧についてのレベルは電圧レベルと表現されることがある。

　任意の注目した信号又は電圧において、ローレベルからハイレベルへの切り替わりをアップエッジと称し、ローレベルからハイレベルへの切り替わりのタイミングをアップエッジタイミングと称する。アップエッジをライジングエッジに読み替えて良い。同様に、任意の注目した信号又は電圧において、ハイレベルからローレベルへの切り替わりをダウンエッジと称し、ハイレベルからローレベルへの切り替わりのタイミングをダウンエッジタイミングと称する。ダウンエッジをフォーリングエッジに読み替えて良い。

　ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor  field-effect  transistor”の略称である。また、特に記述なき限り、任意のＭＯＳＦＥＴにおいて、バックゲートはソースに短絡されていると考えて良い。以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。任意のトランジスタについて、オフ状態からオン状態への切り替わりをターンオンと表現し、オン状態からオフ状態への切り替わりをターンオフと表現する。

　任意の回路素子、配線（ライン）、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。

　図１に本開示の実施形態に係るシステムＳＹＳの全体構成図を示す。システムＳＹＳをモータ駆動システムと称することができる。システムＳＹＳは、ゲートドライバ１、ＭＣＵ（Micro  Controller  Unit）２及びモータ３、を備える。

　モータ３は、三相分のコイルＬ［１］～コイルＬ［３］を備えた三相ブラシレス直流モータである。モータ３は、ステータと永久磁石を備えたロータとを有し、ステータにコイルＬ［１］～Ｌ［３］が設けられる。本実施形態の構成例において、コイルＬ［１］～［３］はスター結線されている。コイルＬ［１］、Ｌ［２］、Ｌ［３］は、夫々、第１相、第２相、第３相のコイルである。第１相、第２相、第３相は、夫々、Ｕ相、Ｖ相、Ｗ相に相当する。

　システムＳＹＳには、三相分のハーフブリッジ回路ＨＢ［１］～ＨＢ［３］、及び、三相分のセンス抵抗Ｒ［１］～Ｒ［３］が設けられる。

　ハーフブリッジ回路ＨＢ［１］、ＨＢ［２］及びＨＢ［３］は、夫々に、パワー電源電圧ＶＰＷＲが加わる電源ラインＬＮ＿ＶＰＷＲとグランドとの間に設けられる。パワー電源電圧ＶＰＷＲは所定の正の直流電圧である。ハーフブリッジ回路ＨＢ［１］、ＨＢ［２］及びＨＢ［３］は、夫々に、互いに直列接続されたハイサイドトランジスタ及びローサイドトランジスタから成る。ハーフブリッジ回路ＨＢ［１］～ＨＢ［３］における各トランジスタはＮチャネル型のＭＯＳＦＥＴとして構成される。ハーフブリッジ回路ＨＢ［ｉ］におけるハイサイドトランジスタをハイサイドトランジスタＭＨ［ｉ］又は単にトランジスタＭＨ［ｉ］と称する。ハーフブリッジ回路ＨＢ［ｉ］におけるローサイドトランジスタをローサイドトランジスタＭＬ［ｉ］又は単にトランジスタＭＬ［ｉ］と称する。ｉは任意の整数を表す。尚、トランジスタＭＨ［ｉ］又はＭＬ［ｉ］をパワートランジスタと称することもある。

　トランジスタＭＨ［１］～ＭＨ［３］の各ドレインは電源ラインＬＮ＿ＶＰＷＲに接続されて、パワー電源電圧ＶＰＷＲの供給を受ける。任意の整数ｉについて、ハイサイドトランジスタＭＨ［ｉ］のソース及びローサイドトランジスタＭＬ［ｉ］のドレインはノードＮＤ［ｉ］にて共通接続される。任意の整数ｉについて、ローサイドトランジスタＭＬ［ｉ］のソースはセンス抵抗Ｒ［ｉ］を介してグランドに接続される。

　ノードＮＤ［１］、ＮＤ［２］、ＮＤ［３］は、夫々、コイルＬ［１］の一端、コイルＬ［２］の一端、コイルＬ［３］の一端に接続される。コイルＬ［１］～Ｌ［３］の各他端は中性点ＮＰにて互いに共通接続される。

　図２はゲートドライバ１の外観斜視図である。ゲートドライバ１は、半導体装置の一例であって、半導体基板上に形成された半導体集積回路を有する半導体チップと、半導体チップを収容する筐体（パッケージ）と、筐体からゲートドライバ１の外部に対して露出する複数の外部端子と、を備えた電子部品である。半導体チップを樹脂にて構成された筐体（パッケージ）内に封入することでゲートドライバ１が形成される。尚、図２に示されるゲートドライバ１の外部端子の数及びゲートドライバ１の筐体の種類は例示に過ぎず、それらを任意に設計可能である。

　ゲートドライバ１に設けられる複数の外部端子の一部が図１に示される。ゲートドライバ１に設けられる複数の外部端子は、外部端子Ｔ＿ＶＰＷＲ、Ｔ＿ＧＨ［１］～Ｔ＿ＧＨ［３］、Ｔ＿ＧＬ［１］～Ｔ＿ＧＬ［３］、Ｔ＿ＳＨ［１］～Ｔ＿ＳＨ［３］、Ｔ＿ＳＬ［１］～Ｔ＿ＳＬ［３］、ＡＩＮＰ［１］～ＡＩＮＰ［３］、ＡＩＮＮ［１］～ＡＩＮＮ［３］、Ｔ＿ＶＢ、Ｔ＿ＶＣＣ、Ｔ＿ＩＮＨ［１］～Ｔ＿ＩＮＨ［３］、Ｔ＿ＩＮＬ［１］～Ｔ＿ＩＮＬ［３］、Ｔ＿ＣＳＢ、Ｔ＿ＳＣＫ、Ｔ＿ＳＤＩ、Ｔ＿ＳＤＯ、Ｔ＿ＡＯＵＴ［１］～Ｔ＿ＡＯＵＴ［３］及びＴ＿ＧＮＤを含む。これら以外の外部端子もゲートドライバ１に設けられるが、図１に示された外部端子について説明する。

　外部端子Ｔ＿ＶＰＷＲは、電源ラインＬＮ＿ＶＰＷＲに接続されて、パワー電源電圧ＶＰＷＲの供給を受けるパワー電源入力端子である。

　外部端子Ｔ＿ＧＨ［１］～Ｔ＿ＧＨ［３］及びＴ＿ＧＬ［１］～Ｔ＿ＧＬ［３］は、ゲート信号出力端子である。ゲート信号出力端子Ｔ＿ＧＨ［１］、Ｔ＿ＧＨ［２］、Ｔ＿ＧＨ［３］は、夫々、ハイサイドトランジスタＭＨ［１］、ＭＨ［２］、ＭＨ［３］のゲートに接続される。ゲート信号出力端子Ｔ＿ＧＬ［１］、Ｔ＿ＧＬ［２］、Ｔ＿ＧＬ［３］は、夫々、ローサイドトランジスタＭＬ［１］、ＭＬ［２］、ＭＬ［３］のゲートに接続される。任意のトランジスタについて、ゲートに加わる信号をゲート信号と称する。任意の整数ｉについて、ハイサイドトランジスタＭＨ［ｉ］のゲート信号を記号“ＧＨ［ｉ］”にて参照し、ローサイドトランジスタＭＬ［ｉ］のゲート信号を記号“ＧＬ［ｉ］”にて参照する。

　外部端子Ｔ＿ＳＨ［１］～Ｔ＿ＳＨ［３］及びＴ＿ＳＬ［１］～Ｔ＿ＳＬ［３］はソース接続端子である。ソース接続端子Ｔ＿ＳＨ［１］、Ｔ＿ＳＨ［２］、Ｔ＿ＳＨ［３］は、夫々、ハイサイドトランジスタＭＨ［１］、ＭＨ［２］、ＭＨ［３］のソースに接続される。ソース接続端子Ｔ＿ＳＬ［１］、Ｔ＿ＳＬ［２］、Ｔ＿ＳＬ［３］は、夫々、ローサイドトランジスタＭＬ［１］、ＭＬ［２］、ＭＬ［３］のソースに接続される。

　外部端子ＡＩＮＰ［１］～ＡＩＮＰ［３］及びＡＩＮＮ［１］～ＡＩＮＮ［３］は、電流検出用端子である。任意の整数ｉについて、電流検出用端子ＡＩＮＰ［ｉ］及びＡＩＮＮ［ｉ］間にセンス抵抗Ｒ［ｉ］で発生した電圧降下が加わる。尚、任意の整数ｉについて、ソース接続端子Ｔ＿ＳＬ［ｉ］と外部端子ＡＩＮＰ［ｉ］とを共通の端子とすることも可能である。

　外部端子Ｔ＿ＶＢ及びＴ＿ＶＣＣは電源入力端子である。図示されない電圧源から、外部端子Ｔ＿ＶＢに対して所定の電源電圧ＶＢが供給され、外部端子Ｔ＿ＶＣＣに対して所定の電源電圧ＶＣＣが供給される。電源電圧ＶＢ及びＶＣＣは共に正の直流電圧である。ゲートドライバ１内の各回路は電源電圧ＶＢ、ＶＣＣ又はＶＰＷＲに基づいて駆動する。

　外部端子Ｔ＿ＩＮＨ［１］～Ｔ＿ＩＮＨ［３］及びＴ＿ＩＮＬ［１］～Ｔ＿ＩＮＬ［３］は制御入力端子である。ＭＣＵ２は制御入力端子Ｔ＿ＩＮＨ［１］～Ｔ＿ＩＮＨ［３］及びＴ＿ＩＮＬ［１］～Ｔ＿ＩＮＬ［３］に接続される。ＭＣＵ２は、制御入力端子Ｔ＿ＩＮＨ［１］～Ｔ＿ＩＮＨ［３］及びＴ＿ＩＮＬ［１］～Ｔ＿ＩＮＬ［３］に対し、夫々、駆動制御信号ＩＮＨ［１］～ＩＮＨ［３］及びＩＮＬ［１］～ＩＮＬ［３］を供給することができる。

　外部端子Ｔ＿ＣＳＢ、Ｔ＿ＳＣＫ、Ｔ＿ＳＤＩ、Ｔ＿ＳＤＯにより通信用端子群が形成される。外部端子Ｔ＿ＣＳＢ、Ｔ＿ＳＣＫ、Ｔ＿ＳＤＩ、Ｔ＿ＳＤＯは、夫々、選択入力端子（チップセレクト端子）、クロック入力端子、データ入力端子、データ出力端子である。ＭＣＵ２は端子Ｔ＿１～Ｔ＿４を有し、端子Ｔ＿１、Ｔ＿２、Ｔ＿３、Ｔ＿４は、対応する配線を介して、夫々、外部端子Ｔ＿ＣＳＢ、Ｔ＿ＳＣＫ、Ｔ＿ＳＤＩ、Ｔ＿ＳＤＯに接続される。端子Ｔ＿１及びＴ＿ＣＳＢ間を接続する配線は配線Ｗ_CSBである。端子Ｔ＿２及びＴ＿ＳＣＫ間を接続する配線は配線Ｗ_SCKである。端子Ｔ＿３及びＴ＿ＳＤＩ間を接続する配線は配線Ｗ_SDIである。端子Ｔ＿４及びＴ＿ＳＤＯ間を接続する配線は配線Ｗ_SDOである。ゲートドライバ１とＭＣＵ２は、ゲートドライバ１における通信用端子群（即ち端子Ｔ＿ＣＳＢ、Ｔ＿ＳＣＫ、Ｔ＿ＳＤＩ、Ｔ＿ＳＤＯ）と端子Ｔ＿１～Ｔ＿４を通じて双方向通信が可能である。ここにおける双方向通信は、ＳＰＩ（Serial　Peripheral　Interface）によるシリアル通信である。以下、ＳＰＩによるシリアル通信をＳＰＩ通信と称する。また、配線Ｗ_CSB、Ｗ_SCK、Ｗ_SDI、Ｗ_SDOに加わる信号を、夫々、記号“ＣＳＢ”、“ＳＣＫ”、“ＳＤＩ”、“ＳＤＯ”にて表す。

　外部端子Ｔ＿ＡＯＵＴ［１］～Ｔ＿ＡＯＵＴ［３］は電流検出出力端子である。ＭＣＵ２は電流検出出力端子Ｔ＿ＡＯＵＴ［１］～Ｔ＿ＡＯＵＴ［３］に接続される。任意の整数ｉについて、ゲートドライバ１は、電流検出用端子ＡＩＮＰ［ｉ］及びＡＩＮＮ［ｉ］間の電圧に応じた電流検出信号ＡＯＵＴ［ｉ］を電流検出出力端子Ｔ＿ＡＯＵＴ［ｉ］から出力し、ＭＵＣ２に与える。電流検出信号ＡＯＵＴ［ｉ］はコイルＬ［ｉ］に流れる電流の検出結果を示す。外部端子Ｔ＿ＧＮＤはグランド端子であってグランドに接続される。

　尚、図１には示されない様々な回路素子がシステムＳＹＳに設けられることもある。例えば、ノードＮＤ［ｉ］及びコイルＬ［ｉ］間にスイッチが設けられることがある。或いは例えば、ゲート端子Ｔ＿ＧＨ［ｉ］及びソース端子Ｔ＿ＳＨ［ｉ］間に抵抗素子及び容量素子等が設けられることもある。ゲート端子Ｔ＿ＧＬ［ｉ］及びソース端子Ｔ＿ＳＬ［ｉ］間についても同様である。

　ＭＣＵ２は、電源電圧ＶＣＣの供給を受け、グランド電位を基準に電源電圧ＶＣＣに基づいて駆動する。ＭＵＣ２は、電流検出信号ＡＯＵＴ［１］～ＡＯＵＴ［３］に基づいて駆動制御信号ＩＮＨ［１］～ＩＮＨ［３］及びＩＮＬ［１］～ＩＮＬ［３］を生成し、各駆動制御信号をゲートドライバ１に供給することができる。ゲートドライバ１は、駆動制御信号ＩＮＨ［１］～ＩＮＨ［３］に基づくゲート信号ＧＨ［１］～ＧＨ［３］をトランジスタＭＨ［１］～ＭＨ［３］のゲートに供給でき、且つ、駆動制御信号ＩＮＬ［１］～ＩＮＬ［３］に基づくゲート信号ＧＬ［１］～ＧＬ［３］をトランジスタＭＬ［１］～ＭＬ［３］のゲートに供給できる。これにより、トランジスタＭＨ［１］～ＭＨ［３］及びＭＨ［１］～ＭＨ［３］の状態（オン又はオフの状態）が制御され、結果、ハーフブリッジ回路ＨＢ［１］～ＨＢ［３］を通じてコイルＬ［１］～Ｌ［３］に電流が供給されることでモータ３が駆動する。尚、トランジスタＭＨ［ｉ］をオン状態とする際のゲート信号ＧＨ［ｉ］は、パワー電圧ＶＰＷＲよりも高い電位を持つが、パワー電圧ＶＰＷＲよりも高い電圧はパワー電圧ＶＰＷＲに基づき公知の昇圧回路を用いて、ゲートドライバ１内で又はゲートドライバ１外で生成されて良い。

　図３にゲートドライバ１の概略的な内部ブロック図を示す。ゲートドライバ１には制御回路１０、プリドライバ２０及び内部クロック生成回路３０が設けられる。これら以外にも様々な回路（内部電源回路、増幅回路等）がゲートドライバ１に設けられるが、ここでは符号１０、２０及び３０にて参照される各部位について説明する。

　制御回路１０は、駆動制御信号ＩＮＨ［１］～ＩＮＨ［３］及びＩＮＬ［１］～ＩＮＬ［３］に基づきゲート信号ＧＨ［１］～ＧＨ［３］及びＧＬ［１］～ＧＬ［３］の元となるゲート制御信号を生成し、生成したゲート制御信号をプリドライバ２０に与える。プリドライバ２０は、ゲート制御信号に基づき、ゲート信号ＧＨ［１］～ＧＨ［３］及びＧＬ［１］～ＧＬ［３］をパワートラジスタＭＨ［１］～ＭＨ［３］及びＭＬ［１］～ＭＬ［３］のゲートに供給する。内部クロック生成回路３０は所定の周波数を有した矩形波信号である内部クロック信号を生成する。制御回路１０は内部クロック信号に同期して動作する。

　制御回路１０にはエラー検出回路１１及びメモリ１２が設けられる。

　エラー検出回路１１は複数種類のエラーの有無を検出する。エラーの有無は詳細にはエラーの発生有無であると解して良い。当該複数種類のエラーを、以下、説明の具体化のため、第１～第ｎ対象エラーと称する。ここでｎは２以上の整数である。尚、本明細書において、エラーと異常とは互いに同義であり、それらを互いに読み替えることもできる。第１～第ｎ対象エラーを例示する。

　例えば、エラー検出回路１１は、ゲートドライバ１内の所定位置の温度（以下、対象温度と称する）に応じた信号を出力する温度検出回路（不図示）に接続され、温度検出回路の出力信号に基づき対象温度を監視する。そして、エラー検出回路１１は、対象温度が所定の警告温度を超えるとき、ＴＷエラー（サーマルウォーニングエラー）が発生したと検出する。エラー検出回路１１は、対象温度が警告温度よりも高い所定のシャットダウン温度を超えるとき、ＴＳＤエラー（サーマルシャットダウンエラー）が発生したと検出する。ＴＷエラー及びＴＳＤエラーが第１～第ｎ対象エラーに含まれる。

　また例えば、エラー検出回路１１は、電源電圧ＶＢを所定の上限電圧ＶＢ_HLIM及び下限電圧ＶＢ_LLIMと比較し、電源電圧ＶＢが上限電圧ＶＢ_HLIMを超えるときに第１電源エラーが発生したと検出する一方、電源電圧ＶＢが下限電圧ＶＢ_LLIMを下回るときに第２電源エラーが発生したと検出する。ここで“ＶＢ_HLIM＞ＶＢ_LLIM＞０”が成立する。同様に例えば、エラー検出回路１１は、電源電圧ＶＣＣを所定の上限電圧ＶＣＣ_HLIM及び下限電圧ＶＣＣ_LLIMと比較し、電源電圧ＶＣＣが上限電圧ＶＣＣ_HLIMを超えるときに第３電源エラーが発生したと検出する一方、電源電圧ＶＣＣが下限電圧ＶＣＣ_LLIMを下回るときに第４電源エラーが発生したと検出する。ここで“ＶＣＣ_HLIM＞ＶＣＣ_LLIM＞０”が成立する。第１～第４電源エラーが第１～第ｎ対象エラーに含まれる。

　また例えば、エラー検出回路１１は、端子ＡＩＮＰ［ｉ］及びＡＩＮＮ［ｉ］間の電圧を監視し、端子ＡＩＮＰ［ｉ］及びＡＩＮＮ［ｉ］間の電圧の大きさが設定された電流監視用上限閾値を超えるとき、電流エラーが発生したと検出する。電流エラーが第１～第ｎ対象エラーに含まれる。電流エラーは、センス抵抗Ｒ［ｉ］に流れる電流が過大であることを示す。電流エラーの有無は、端子ＡＩＮＰ［１］及びＡＩＮＮ［１］間の電圧、端子ＡＩＮＰ［２］及びＡＩＮＮ［２］間の電圧、端子ＡＩＮＰ［３］及びＡＩＮＮ［３］間の電圧の夫々について検出される。

　また例えば、エラー検出回路１１は、各パワートランジスタのドレイン及びソース間の電圧と、各センス抵抗の両端子間電圧と、に基づき、何れかのパワートランジスタのドレイン及びソース間が開放状態となる開放エラーの有無を検出することができ、且つ、何れかのパワートランジスタのドレイン及びソース間が短絡状態となる短絡エラーの有無を検出することができる。開放エラー及び短絡エラーが第１～第ｎ対象エラーに含まれる。開放エラー及び短絡エラーの有無はパワートランジスタごとに検出されて良い。

　また例えば、エラー検出回路１１は通信エラーの有無を検出でき、通信エラーが第１～第ｎ対象エラーに含まれる。通信エラーの内容については後述される。この他、様々な種類のエラーが第１～第ｎ対象エラーに含まれ得る。

　メモリ１２は所定記憶容量を有する揮発性メモリ又は不揮発性メモリである。図４を参照し、メモリ１２は計３２個の単位記憶領域ＵＭ［０］～ＵＭ［３１］を有する。メモリ１２において単位記憶領域ごとに固有のアドレスが割り当てられる。以下の説明において、アドレスとは、何れかの単位記憶領域に割り当てられたアドレスを指す。ここでは、各単位記憶領域は１６ビット分の記憶領域であるとする。各単位記憶領域はレジスタに分類される記憶領域であって良い。単位記憶領域ＵＭ［ｉ］に割り当てられたアドレスを記号“ＡＤＲ［ｉ］”にて参照する。

　単位記憶領域ＵＭ［０］～ＵＭ［３１］に各種のデータが記憶される。尚、本明細書において、データの記憶とデータの格納又は保持は同義であると考えて良い。ＳＰＩ通信にてＭＣＵ２から受信した信号に基づきゲートドライバ１はライト動作又はリード動作を行うことができる。ライト動作において、制御回路１０は、ＭＣＵ２からの信号により指定されたアドレスに対しＭＣＵ２からの信号により指定されたデータを書き込む。リード動作において、制御回路１０は、ＭＣＵ２からの信号にて指定されたアドレスの記憶データを読み出し、ＭＣＵ２に送信する。尚、以下の説明において、任意の注目データに関し、注目データがメモリ１２に記憶されるとは、注目データが単位記憶領域ＵＭ［０］～ＵＭ［３１］の何れかに記憶されることを意味する。注目データが複数ビットにて構成される場合、注目データは２以上の単位記憶領域に亘って記憶されることもある。

　例えば、ソース電流設定データ及びシンク電流設定データがメモリ１２に記憶される。ソース電流設定データ及びシンク電流設定データは各々に複数ビット分のデータから成る。制御回路１０は、ライト動作により、ＭＣＵ２にて指定されたデータをソース電流設定データ及びシンク電流設定データとしてメモリ１２に記憶させることができる。
　ソース電流設定データとしてパワートランジスタＭＨ［１］～ＭＨ［３］に対する第１ソース電流設定データと、パワートランジスタＭＬ［１］～ＭＬ［３］に対する第２ソース電流設定データと、がある。第１ソース電流設定データは、パワートランジスタＭＨ［ｉ］をターンオンさせるためにゲート信号ＧＨ［ｉ］の電位を上昇させる際において、端子Ｔ＿ＧＨ［ｉ］から出力する電流の大きさを規定する。第２ソース電流設定データについても同様である。
　シンク電流設定データとしてパワートランジスタＭＨ［１］～ＭＨ［３］に対する第１シンク電流設定データと、パワートランジスタＭＬ［１］～ＭＬ［３］に対する第２シンク電流設定データと、がある。第１シンク電流設定データは、パワートランジスタＭＨ［ｉ］をターンオフさせるためにゲート信号ＧＨ［ｉ］の電位を低下させる際において、パワートランジスタＭＨ［ｉ］のゲートから端子Ｔ＿ＧＨ［ｉ］に向けて引き込む電流の大きさを規定する。第２シンク電流設定データについても同様である。

　また例えば、デッドタイム設定データがメモリ１２に記憶される。デッドタイム設定データは複数ビット分のデータから成る。制御回路１０は、ライト動作により、ＭＣＵ２にて指定されたデータをデッドタイム設定データとしてメモリ１２に記憶させることができる。デッドタイム設定データは、デッドタイム長設定データ及びデッドタイム方式設定データを含む。
　パワートランジスタＭＨ［ｉ］及びＭＬ［ｉ］は交互にオンとされるが、パワートランジスタＭＨ［ｉ］がオンであって且つパワートランジスタＭＬ［ｉ］がオフである状態から、パワートランジスタＭＨ［ｉ］がオフであって且つパワートランジスタＭＬ［ｉ］がオンである状態へ切り替わる際、又は、後者の状態から前者の状態に切り替わる際、パワートランジスタＭＨ［ｉ］及びＭＬ［ｉ］が共にオフとなる両オフ期間が設けられる。両オフ期間の時間長さはデッドタイムと称される。デッドタイム長設定データによりデッドタイムの長さが規定される。ゲートドライバ１では、デッドタイムの設定方式として複数の方式の何れかを選択的に採用でき、デッドタイム方式設定データにより、実際に採用されるデッドタイムの設定方式が規定される。

　また例えば、第１～第ｎ対象エラーが検出されたか否かを示すエラーデータが、対象エラーごとにメモリ１２に記憶される。これを、第ｉ対象エラーに対し単位記憶領域ＵＭ［ｊ］における第１ビットが割り当てられることを想定して説明する。第ｉ対象エラーが一切検出されていない状態において、単位記憶領域ＵＭ［ｊ］における第１ビットには初期値“０”が記憶される。エラー検出回路１１により第ｉ対象エラーの発生が検出されると、制御回路１０は、第ｉ対象エラーが検出されたことを示す（詳細には第ｉ対象エラーの発生が検出されたことを示す）データとして、単位記憶領域ＵＭ［ｊ］における第１ビットに値“１”を格納する。

　この他、様々な設定データ等をメモリ１２に記憶させることができる。ＭＣＵ２は、必要なデータをライト動作を通じてメモリ１２に格納させることができ、リード動作を通じてメモリ１２内の所望データを取得することができる。

　制御回路１０においてメモリ１２に対するアクセスモードはライトモード又はリードモードに設定される。メモリ１２に対するアクセスモードがライトモードに設定されているとき、制御回路１０は、ＳＰＩ通信によりＭＣＵ２から受信した信号に基づきライト動作を実行する。メモリ１２に対するアクセスモードがリードモードに設定されているとき、制御回路１０は、ＳＰＩ通信によりＭＣＵ２から受信した信号に基づきリード動作を実行する。制御回路１０はＳＰＩ通信によりライトモードコマンド又はリードモードコマンドをＭＣＵ２から受信できる。制御回路１０はＳＰＩ通信によりライトモードコマンドを受信した後はライトモードで動作し、その後、ＳＰＩ通信によりリードモードコマンドを受信すると、メモリ１２に対するアクセスモードをリードモードに切り替えてリードモードで動作する。同様に、制御回路１０はＳＰＩ通信によりリードモードコマンドを受信した後はリードモードで動作し、その後、ＳＰＩ通信によりライトモードコマンドを受信すると、メモリ１２に対するアクセスモードをライトモードに切り替えてライトモードで動作する。

　図５を参照し、ＳＰＩ通信に関わる幾つかの信号と幾つかの期間との関係を示す。ＳＰＩ通信において、ＭＣＵ２がマスタ装置として動作し、ゲートドライバ１がスレーブ装置として動作する。信号ＣＳＢ、ＳＣＫ及びＳＤＩは、ＭＣＵ２が端子Ｔ＿１、Ｔ＿２及びＴ＿３から出力する信号であって、ゲートドライバ１が端子Ｔ＿ＣＳＢ、Ｔ＿ＳＣＫ及びＴ＿ＳＤＩにて受信する信号である。信号ＳＤＯは、ゲートドライバ１が信号Ｔ＿ＳＤＯから出力する信号であって、ＭＣＵ２が端子Ｔ＿４にて受信する信号である。但し、後述の非選択期間において、ゲートドライバ１は、設定に応じ、信号ＳＤＯを出力することもあるし、信号ＳＤＯの出力を停止することもある。尚、ＳＰＩ通信において信号の出力と信号の送信は同義である。また、ＳＰＩ通信に関して、ゲートドライバ１が出力する信号、受信する信号は、制御回路１０が出力する信号、受信する信号であると解しても良い。信号ＣＳＢ、ＳＣＫ、ＳＤＩ及びＳＤＯは、ハイレベル又はローレベルの信号レベルをとる二値化信号であり、それらの二値化信号において、ハイレベルは電源電圧ＶＣＣの電位を有し、ローレベルはグランドの電位を有する。

　信号ＣＳＢは選択信号である。ＭＣＵ２は、ハイレベル又はローレベルの信号ＣＳＢをゲートドライバ１の端子Ｔ＿ＣＳＢに出力する。信号ＣＳＢが所定のアクティブレベルを有するときにゲートドライバ１がＭＣＵ２の通信相手に選択されて、ゲートドライバ１及びＭＣＵ２間のＳＰＩ通信が行われる。本実施形態において、信号ＣＳＢにおけるアクティブレベルはローレベルであるとする。但し、アクティブレベルをハイレベルとする変形が採用されても良い。信号ＣＳＢがアクティブレベル（ここではローレベル）を有する期間を選択期間と称し、適宜、記号“Ｐ_SEL”にて参照する。選択期間Ｐ_SELとは異なる期間、即ち、信号ＣＳＢがハイレベルを有する期間を非選択期間と称する。

　信号ＳＣＫはクロック信号である。本実施形態では、非選択期間において信号ＳＣＫはローレベルに固定されているものとする。但し、非選択期間において信号ＳＣＫがハイレベルに固定される通信方式が採用されても良い。選択期間Ｐ_SELにおいて、ＭＣＵ２は所定周波数を有する矩形波信号をクロック信号ＳＣＫとしてゲートドライバ１の端子Ｔ＿ＳＣＫに出力する。選択期間Ｐ_SELが開始された後、クロック信号ＳＣＫにアップエッジとダウンエッジが交互に生じる。

　選択期間Ｐ_SELの開始タイミングからクロック信号ＳＣＫにおける第１回目のダウンエッジタイミングまでの期間を記号“Ｐ［１］”にて表す。選択期間Ｐ_SELにおいて、クロック信号ＳＣＫにおける第ｊ回目のダウンエッジタイミングから、クロック信号ＳＣＫにおける第（ｊ＋１）回目のダウンエッジタイミングまでの期間を記号“Ｐ［ｊ＋１］”にて表す。ここにおけるｊは任意の自然数を表す。期間Ｐ［ｊ］を単位クロック期間と称する。各単位クロック期間はクロック信号ＳＣＫの１周期分の長さを有する。本実施形態では、特に記述なき限り、選択期間Ｐ_SELに単位クロック期間Ｐ［１］～Ｐ［３２］が含まれ、単位クロック期間Ｐ［３２］の終了後はクロック信号ＳＣＫがローレベルに維持されたまま信号ＣＳＢにアップエッジが生じるものとする。尚、以下、クロック信号ＳＣＫの周期はクロック周期と称され得る。

　信号ＳＤＩはゲートドライバ１にとって入力データ信号となり得る。ＭＣＵ２は単位クロック期間Ｐ［１］～Ｐ［３１］において有意なデータを示す信号を入力データ信号ＳＤＩとしてゲートドライバ１のデータ入力端子Ｔ＿ＳＤＩに出力することができる。非選択期間における信号ＳＤＩはゲートドライバ１にとって無効な信号であり、選択期間Ｐ_SELにおける単位クロック期間Ｐ［３２］以降の信号ＳＤＩもゲートドライバ１にとって無効な信号である。図５において、ドッドハッチングは、対応する信号及びデータが無効であることを表す（後述の図６、図８、図９についても同様）。

　信号ＳＤＯはゲートドライバ１からの出力データ信号となり得る。ゲートドライバ１は、単位クロック期間Ｐ［１］～Ｐ［３２］において有意なデータを示す信号ＳＤＯを端子Ｔ＿ＳＤＯからＭＣＵ２に出力することができる。単位クロック期間Ｐ［３２］の終了後、信号ＣＳＢにアップエッジが生じるまでの期間において、端子Ｔ＿ＳＤＯからの出力データは無効なデータである。制御回路１０は、オープンドレイン構成のＭＯＳＦＥＴ又はスリーステートバッファ等を用いることにより、端子Ｔ＿ＳＤＯを信号出力状態又はＨｉ－Ｚ状態に設定することができる。信号出力状態においてのみ端子Ｔ＿ＳＤＯから有効なデータ（有効な信号）が出力される。端子Ｔ＿ＳＤＯがＨｉ－Ｚ状態であるとき、ゲートドライバ１による端子Ｔ＿ＳＤＯからの信号の出力は停止される。Ｈｉ－Ｚ状態の端子Ｔ＿ＳＤＯにおいて、配線Ｗ_SDOから見た端子Ｔ＿ＳＤＯの入力インピーダンスは十分に高く、端子Ｔ＿ＳＤＯを通じた電流は実質的にゼロである。ここでは、非選択期間において端子Ｔ＿ＳＤＯがＨｉ－Ｚ状態に保たれるものとする。

　ハイレベルの信号ＳＤＩに対し“１”の値が割り当てられ、ローレベルの信号ＳＤＩに対し“０”の値が割り当てられるものとする。後述のエラーフラグ出力期間を除き、ハイレベルの信号ＳＤＯに対し“１”の値が割り当てられ、ローレベルの信号ＳＤＯに対し“０”の値が割り当てられるものとする。ＭＣＵ２は、選択期間Ｐ_SEL中の複数の単位クロック期間について、単位クロック期間ごとに信号ＳＤＩをハイレベル又はローレベルとすることで１ビットのデータをゲートドライバ１に送信する。制御回路１０は、選択期間Ｐ_SEL中の複数の単位クロック期間について、単位クロック期間ごとに信号ＳＣＫのアップエッジタイミングにおける信号ＳＤＩの値を受信値として取り込む。

　以下、ライトモードにおけるＳＰＩ通信の動作と、リードモードにおけるＳＰＩ通信の動作と、を分けて説明する。

　図６にライトモードにおけるタイミングチャートを示す。ライトモードではワード単位でデータがメモリ１２に書き込まれる。ここで、１ワードは、単位記憶領域の記憶容量であり、故に１６ビットであるとする。ライトモードでは、各選択期間において１パケット分のデータがＭＣＵ２からゲートドライバ１に送信され、各選択期間において制御回路１０は受信データに基づき１ワード分のデータをメモリ１２に書き込む。ライトモードにおいて、１パケットのデータ内に、メモリ１２に書き込まれるべき１ワード分のデータが含まれる。各選択期間は、上述の如く単位クロック期間Ｐ［１］～Ｐ［３２］を有する。ＭＣＵ２及びゲートドライバ１は、各単位クロック期間においてクロック信号ＳＣＫに同期して１ビット分のデータを送信又は受信できる。

　ライトモードにおいて、ＭＣＵ２からゲートドライバ１に送信される１パケット分のデータは、データＦＣ_WM［１］～ＦＣ_WM［０］と、データＡ_WM［４］～Ａ_WM［０］と、データＤ_WM［１５］～Ｄ_WM［０］と、データＣＲＣ_WM［７］～ＣＲＣ_WM［０］と、を含む。

　ＭＣＵ２はフレームカウンタを有する。フレームカウンタは０から３までの整数値を循環的にカウントする。即ち、フレームカウンタのカウント値の初期値をゼロとし、ライトモードにおいて、ＭＣＵ２は１パケット分のデータの送信が完了するたびに自身のフレームカウンタのカウント値に１を加算する。加算結果が３を超えた場合、ＭＣＵ２は自身のフレームカウンタのカウント値をゼロに初期化する。ライトモードにおいて、フレームカウンタのカウント値は２ビット分のデータＦＣ_WM［１］～ＦＣ_WM［０］で表される。

　データＤ_WM［１５］～Ｄ_WM［０］はライト対象アドドレスに書き込むべきライトデータを示す１６ビット分のデータである。データＡ_WM［４］～Ａ_WM［０］はライト対象アドレスを示す５ビット分のデータである。即ち、データＡ_WM［４］～Ａ_WM［０］によりアドレスＡＤＲ［０］～ＡＤＲ［３１］（図４参照）の何れかがライト対象アドレスとして指定される。データＡ_WM［４］～Ａ_WM［０］により表される５ビット分のデータの値が“ｑ”であれば、アドレスＡＤＲ［ｑ］がライト対象アドレスとなる（ここでｑは０以上且つ３１以下の整数）。

　データＣＲＣ_WM［７］～ＣＲＣ_WM［０］はＭＣＵ２にて算出された誤り検出符号を示す８ビット分のデータである。本実施形態では、巡回冗長検査による誤り検出符号を用いる。ＭＣＵ２は、自身が送信するデータＦＣ_WM［１］～ＦＣ_WM［０］、Ａ_WM［４］～Ａ_WM［０］及びデータＤ_WM［１５］～Ｄ_WM［０］に基づき、所定の符号演算式に従って８ビットの誤り検出符号を導出し、導出された８ビットの誤り検出符号をデータＣＲＣ_WM［７］～ＣＲＣ_WM［０］としてゲートドライバ１に送信する。

　単位クロック期間Ｐ［１］、Ｐ［２］において、夫々、データＦＣ_WM［１］、ＦＣ_WM［０］が、ＭＣＵ２から送信され且つゲートドライバ１の端子Ｔ＿ＳＤＩにて受信される。単位クロック期間Ｐ［３］～Ｐ［７］において、夫々、データＡ_WM［４］～Ａ_WM［０］がＭＣＵ２から送信され且つゲートドライバ１の端子Ｔ＿ＳＤＩにて受信される。単位クロック期間Ｐ［８］～Ｐ［２３］において、夫々、データＤ_WM［１５］～Ｄ_WM［０］がＭＣＵ２から送信され且つゲートドライバ１の端子Ｔ＿ＳＤＩにて受信される。単位クロック期間Ｐ［２４］～Ｐ［３１］において、夫々、データＣＲＣ_WM［７］～ＣＲＣ_WM［０］がＭＣＵ２から送信され且つゲートドライバ１の端子Ｔ＿ＳＤＩにて受信される。

　尚、データＦＣ_WM［１］及びＦＣ_WM［０］を示す信号をフレームカウンタ信号と称することができる。データＡ_WM［４］～Ａ_WM［０］を示す信号（即ちライト対象アドレスを示す信号）をアドレス信号と称することができる。データＤ_WM［１５］～Ｄ_WM［０］を示す信号（即ちライトデータを示す信号）をライトデータ信号と称することができる。データＣＲＣ_WM［７］～ＣＲＣ_WM［０］を示す信号（即ち誤り検出符号を示す信号）を誤り検出符号信号と称することができる。

　ライトモードにおける制御回路１０は、端子Ｔ＿ＳＤＩにて受信したフレームカウンタ信号、アドレス信号及びライトデータ信号を、それらの受信タイミングから１クロック周期遅れたタイミングで、端子Ｔ＿ＳＤＯから出力する。これを実現すべく、ライトモードにおける制御回路１０は、単位クロック期間Ｐ［ｊ］中の信号ＳＣＫのアップエッジタイミングにおける信号ＳＤＩの値を第ｊ受信値として取り込み、第ｊ受信値を示すデータを単位クロック期間Ｐ［ｊ＋１］にて端子Ｔ＿ＳＤＯから出力する（ここにおけるｊは１以上２３以下の整数）。ライトモードにおける制御回路１０は、端子Ｔ＿ＳＤＯから、単位クロック期間Ｐ［２］及びＰ［３］にて夫々データＦＣ_WS［１］及びＦＣ_WS［０］を出力し、単位クロック期間Ｐ［４］～Ｐ［８］にて夫々データＡ_WS［４］～Ａ_WS［０］を出力し、単位クロック期間Ｐ［９］～Ｐ［２４］にて夫々データＤ_WS［１５］～Ｄ_WS［０］を出力する。データＦＣ_WS［１］、ＦＣ_WS［０］は、夫々、第１、第２受信値を有する。データＡ_WS［４］～Ａ_WS［０］は、夫々、第３～第７受信値を有する。データＤ_WS［１５］～Ｄ_WS［０］は、夫々、第８～第２３受信値を有する。データＦＣ_WS［１］～ＦＣ_WS［０］は、データＦＣ_WM［１］～ＦＣ_WM［０］と同じ値を持つフレームカウンタ信号を形成する。データＡ_WS［４］～Ａ_WS［０］は、データＡ_WM［４］～Ａ_WM［０］と同じ値を持つアドレス信号を形成する。データＤ_WS［１５］～Ｄ_WS［０］は、データＤ_WM［１５］～Ｄ_WM［０］と同じ値を持つライトデータ信号を形成する。

　ライトモードにおける制御回路１０は、受信したデータＦＣ_WM［１］～ＦＣ_WM［０］、Ａ_WM［４］～Ａ_WM［０］及びデータＤ_WM［１５］～Ｄ_WM［０］（即ち第１～第２３受信値）に基づき、上記符号演算式に従って８ビットの誤り検出符号を導出し、導出した８ビットの誤り検出符号をデータＣＲＣ_WS［７］～ＣＲＣ_WS［０］に設定する。そして、制御回路１０は、端子Ｔ＿ＳＤＯから、単位クロック期間Ｐ［２５］～Ｐ［３２］にてデータＣＲＣ_WS［７］～ＣＲＣ_WS［０］を出力する。ＭＣＵ２及び制御回路１０で用いられる符号演算式は同じであるため、ＳＰＩ通信が正常に行われた場合、データＣＲＣ_WM［７］～ＣＲＣ_WM［０］はデータＣＲＣ_WS［７］～ＣＲＣ_WS［０］と一致する。

　ＭＣＵ２は、ゲートドライバ１の選択期間において自身がゲートドライバ１に出力したデータＦＣ_WM［１］～ＦＣ_WM［０］、Ａ_WM［４］～Ａ_WM［０］、Ｄ_WM［１５］～Ｄ_WM［０］及びＣＲＣ_WM［７］～ＣＲＣ_WM［０］を、ゲートドライバ１から受信したデータＦＣ_WS［１］～ＦＣ_WS［０］、Ａ_WS［４］～Ａ_WS［０］、Ｄ_WS［１５］～Ｄ_WS［０］及びＣＲＣ_WS［７］～ＣＲＣ_WS［０］と照合することにより、ＳＰＩ通信における送受信が正常に行われたかを判断できる。

　また、ライトモードにおけるエラー検出回路１１は、選択期間中の所定のエラー判定タイミングｔ_WJにて通信エラーの有無を判定（検出）する。エラー判定タイミングｔ_WJは、単位クロック期間Ｐ［３２］中のクロック信号ＳＣＫのアップエッジタイミングである。エラー判定タイミングｔ_WJにおいて、以下の第１及び第２通信エラー条件の成否が判断される。

　ライトモードにおけるエラー検出回路１１は、受信したデータＣＲＣ_WM［７］～ＣＲＣ_WM［０］と制御回路１０内で導出されたデータＣＲＣ_WS［７］～ＣＲＣ_WS［０］とを照合し、それらが相違している場合、第１通信エラー条件が成立したと判断する。また、ライトモードにおけるエラー検出回路１１は、今回の選択期間にて受信したデータＦＣ_WM［１］～ＦＣ_WM［０］の値を、前回の選択期間にて受信したデータＦＣ_WM［１］～ＦＣ_WM［０］の値と比較し、両者が一致している場合、第２通信エラー条件が成立したと判断する。エラー検出回路１１は、第１及び第２通信エラー条件の内の少なくとも一方が成立したときに通信エラーが発生したと判断する。第１及び第２通信エラー条件の何れもが成立していないとき、通信エラーは無いと判断される。

　ところで、制御回路１０は、フラグ対応エラー（特定のエラー）の発生有無を表すエラーフラグＥ_FLGを保持する。ここにおけるエラーフラグＥ_FLGは“０”又は“１”の値を持つ１ビットフラグである。エラーフラグＥ_FLGは、単位記憶領域ＵＭ［０］～ＵＭ［３１］内の何れかのビットに格納されるフラグであっても良いし、単位記憶領域ＵＭ［０］～ＵＭ［３１］とは別の記憶領域に格納されるフラグであっても良い。

　第１～第ｎ対象エラーの内のｍ個の対象エラー（換言すればｍ種類のエラー）がフラグ対応エラーに該当する。ここで、ｍは１であっても良いし、２以上であっても良い。フラグ対応エラーに該当するｍ個の対象エラーは、予め固定されたｍ種類のエラーであっても良い。或いは、フラグ対応エラーに該当するｍ個の対象エラーは、ＭＣＵ２にて指定されたｍ種類のエラーであっても良い。即ち、単位記憶領域ＵＭ［０］～ＵＭ［３１］の何れかにエラーフラグ設定データを格納し、エラーフラグ設定データにて、第１～第ｎ対象エラーの内、何れの対象エラーをフラグ対応エラーに該当させるかを指定する。ＭＣＵ２はエラーフラグ設定データが格納されるアドレスをライト対象アドレスに設定した上で、制御回路１０にライト動作を行わせることにより、所望の種類のエラーをフラグ対応エラーに該当させることができる。

　１種類の対象エラーのみがフラグ対応エラーに該当する場合（即ち“ｍ＝１”の場合）、エラー検出回路１２にて当該１種類の対象エラーが発生したと判断されたときに、エラーフラグＥ_FLGは“１”の値を持ち、そうでなければエラーフラグＥ_FLGは“０”の値を持つ。２種類以上の対象エラーがフラグ対応エラーに該当する場合（即ち“ｍ≧２”の場合）、エラー検出回路１２にて、２種類以上の対象エラーの発生に関する論理和がエラーフラグＥ_FLGに代入される。即ち、２種類以上の対象エラーがフラグ対応エラーに該当する場合（即ち“ｍ≧２”の場合）、エラー検出回路１２にて、フラグ対応エラーに該当する対象エラーが１つでも発生したと判断されているとき、エラーフラグＥ_FLGは“１”の値を持ち、そうでなければエラーフラグＥ_FLGは“０”の値を持つ。上述したように、第１～第ｎ対象エラーが検出されたか否かを示すエラーデータが対象エラーごとにメモリ１２に記憶されている。制御回路１０は、フラグ対応エラーに該当する対象エラーのエラーデータに基づき、エラーフラグＥ_FLGの値を設定することができる。

　尚、少なくとも通信エラーをフラグ対応エラーに該当させることが好ましい。例えば、制御回路１０は、上記のエラーフラグ設定データに関わらず、通信エラーを常にフラグ対応エラーに該当させても良い。

　特筆すべき事項として、ライトモードにおける制御回路１０は、選択期間内にエラーフラグ出力期間を設定し、エラーフラグ出力期間において端子Ｔ＿ＳＤＯからエラーフラグＥ_FLGの値に応じたエラーフラグ信号ＥＲＲＢを出力する。図６の例において、単位クロック期間Ｐ［１］がエラーフラグ出力期間に相当する。図７に示す如く、エラーフラグ出力期間において、エラーフラグ信号ＥＲＲＢはエラーフラグＥ_FLGの値が“０”であればハイレベルを有し、エラーフラグＥ_FLGの値が“１”であればローレベルを有する。このため、ＭＣＵ２は、ライト動作をゲートドライバ１に実行させる際に、信号ＣＳＢをローレベルにするだけで直ちにフラグ対応エラーの発生有無を認識することができる。

　図８を参照し、或る選択期間Ｐ_SEL＿ｋにてゲートドライバ１にて受信したデータＤ_WM［１５］～Ｄ_WM［０］をライトデータＷＤ＿ｋと称する。選択期間Ｐ_SEL＿ｋにおけるＳＰＩ通信に通信エラーが無いと判断されると、制御回路１０は、ライトデータＷＤ＿ｋを、データＡ_WM［４］～Ａ_WM［０］にて示されるライト対象アドレスに書き込むライト動作を実行する。ライト動作は内部クロック信号に同期して行われる。例えば、選択期間Ｐ_SEL＿ｋ中のエラー判定タイミングｔ_WJから起算して、内部クロック信号に所定回数分のアップエッジが生じたタイミングよりライト動作が開始される。従って、ライトデータＷＤ＿ｋに基づくライト動作は、選択期間Ｐ_SEL＿ｋの終了後に開始され得る。図８の例では、ライトデータＷＤ＿ｋに基づくライト動作が、選択期間Ｐ_SEL＿ｋ後の非選択期間と、選択期間Ｐ_SEL＿ｋの次の選択期間Ｐ_SEL＿ｋ＋１とに跨って、行われている。但し、ライトデータＷＤ＿ｋに基づくライト動作が、選択期間Ｐ_SEL＿ｋ中に開始されることもあっても良いし、選択期間Ｐ_SEL＿ｋ内で完了することがあっても良い。

　選択期間Ｐ_SEL＿ｋにおけるＳＰＩ通信に通信エラーがあったと判断されると、制御回路１０は、ライトデータＷＤ＿ｋに基づくライト動作を非実行とする（故に、ライト対象アドレスの記憶データは変更されることなく維持される）。また、通信エラーがフラグ対応エラーに該当する場合において、選択期間Ｐ_SEL＿ｋにおけるＳＰＩ通信に通信エラーがあったと判断されると、制御回路１０は、選択期間Ｐ_SEL＿ｋ＋１におけるエラーフラグ出力期間において“１”のエラーフラグＥ_FLGの信号（即ちローレベルのエラーフラグ信号ＥＲＲＢ）を端子Ｔ＿ＳＤＯから出力する。

　図９にリードモードにおけるタイミングチャートを示す。リードモードではワード単位でデータがメモリ１２から読み出される。即ち、リードモードでは、各選択期間において１パケット分のデータがＭＣＵ２からゲートドライバ１に送信され、各選択期間において制御回路１０は受信データに基づき１ワード分のデータをメモリ１２から読み出してＭＣＵ２に送信する。各選択期間は、上述の如く単位クロック期間Ｐ［１］～Ｐ［３２］を有する。ＭＣＵ２及びゲートドライバ１は、各単位クロック期間においてクロック信号ＳＣＫに同期して１ビット分のデータを送信又は受信できる。

　リードモードにおいて、ＭＣＵ２からゲートドライバ１に送信される１パケット分のデータは、データＦＣ_RM［１］～ＦＣ_RM［０］と、データＡ_RM［４］～Ａ_RM［０］と、を含む。

　２ビット分のデータＦＣ_RM［１］～ＦＣ_RM［０］は、リードモードにおける上述のフレームカウンタのカウント値を表す。データＡ_RM［４］～Ａ_RM［０］はリード対象アドレスを示す５ビット分のデータである。即ち、データＡ_RM［４］～Ａ_RM［０］によりアドレスＡＤＲ［０］～ＡＤＲ［３１］（図４参照）の何れかがリード対象アドレスとして指定される。データＡ_RM［４］～Ａ_RM［０］により表される５ビット分のデータの値が“ｑ”であれば、アドレスＡＤＲ［ｑ］がリード対象アドレスとなる（ここでｑは０以上且つ３１以下の整数）。

　単位クロック期間Ｐ［１］、Ｐ［２］において、夫々、データＦＣ_RM［１］、ＦＣ_RM［０］が、ＭＣＵ２から送信され且つゲートドライバ１の端子Ｔ＿ＳＤＩにて受信される。単位クロック期間Ｐ［３］～Ｐ［７］において、夫々、データＡ_RM［４］～Ａ_RM［０］がＭＣＵ２から送信され且つゲートドライバ１の端子Ｔ＿ＳＤＩにて受信される。

　尚、データＦＣ_RM［１］及びＦＣ_RM［０］を示す信号をフレームカウンタ信号と称することができる。データＡ_RM［４］～Ａ_RM［０］を示す信号（即ちリード対象アドレスを示す信号）をアドレス信号と称することができる。

　リードモードにおける制御回路１０は、端子Ｔ＿ＳＤＩにて受信したフレームカウンタ信号及びアドレス信号を、それらの受信タイミングから１クロック周期遅れたタイミングで、端子Ｔ＿ＳＤＯから出力する。これを実現すべく、リードモードにおける制御回路１０は、単位クロック期間Ｐ［ｊ］中の信号ＳＣＫのアップエッジタイミングにおける信号ＳＤＩの値を第ｊ受信値として取り込み、第ｊ受信値を示すデータを単位クロック期間Ｐ［ｊ＋１］にて端子Ｔ＿ＳＤＯから出力する（ここにおけるｊは１以上７以下の整数）。リードモードにおける制御回路１０は、端子Ｔ＿ＳＤＯから、単位クロック期間Ｐ［２］及びＰ［３］にて夫々データＦＣ_RS［１］及びＦＣ_RS［０］を出力し、単位クロック期間Ｐ［４］～Ｐ［８］にて夫々データＡ_RS［４］～Ａ_RS［０］を出力する。データＦＣ_RS［１］、ＦＣ_RS［０］は、夫々、第１、第２受信値を有する。データＡ_RS［４］～Ａ_RS［０］は、夫々、第３～第７受信値を有する。データＦＣ_RS［１］～ＦＣ_RS［０］は、データＦＣ_RM［１］～ＦＣ_RM［０］と同じ値を持つフレームカウンタ信号を形成する。データＡ_RS［４］～Ａ_RS［０］は、データＡ_RM［４］～Ａ_RM［０］と同じ値を持つアドレス信号を形成する。

　リードモードにおける制御回路１０は、リード対象アドレスにて指定される単位記憶領域内の記憶データを読み出し、読み出した１６ビット分の記憶データをデータＤ_RS［１５］～Ｄ_RS［０］として、端子Ｔ＿ＳＤＯから単位クロック期間Ｐ［９］～Ｐ［２４］にて出力する。データＡ_RM［４］～Ａ_RM［０］により表される５ビット分のデータの値が“ｑ”であれば、アドレスＡＤＲ［ｑ］がリード対象アドレスとなる（ここでｑは０以上且つ３１以下の整数）。データＤ_RS［１５］～Ｄ_RS［０］をまとめてリードデータと称することができ、リードデータを示す信号をリードデータ信号と称することができる。

　リードモードにおける制御回路１０は、データＤ_RS［１５］～Ｄ_RS［０］に基づき上記符号演算式に従って８ビットの誤り検出符号を導出し、導出した８ビットの誤り検出符号をデータＣＲＣ_RS［７］～ＣＲＣ_RS［０］に設定する。そして、制御回路１０は、端子Ｔ＿ＳＤＯから、単位クロック期間Ｐ［２５］～Ｐ［３２］にてデータＣＲＣ_RS［７］～ＣＲＣ_RS［０］を出力する。

　ＭＣＵ２は、ゲートドライバ１から受信したデータＤ_RS［１５］～Ｄ_RS［０］に基づき、上記符号演算式に従って８ビットの誤り検出符号を導出する。ＭＣＵ２は、自身が導出した誤り検出符号を、ゲートドライバ１から受信したデータＣＲＣ_RS［７］～ＣＲＣ_RS［０］による誤り検出符号と照合することにより、データＤ_RS［１５］～Ｄ_RS［０］の受信が正常に行われたかを判断できる。また、ＭＣＵ２は、ゲートドライバ１の選択期間において自身がゲートドライバ１に出力したデータＦＣ_RM［１］～ＦＣ_RM［０］及びＡ_RM［４］～Ａ_RM［０］を、ゲートドライバ１から受信したデータＦＣ_RS［１］～ＦＣ_RS［０］及びＡ_RS［４］～Ａ_RS［０］と照合することにより、ＳＰＩ通信における送受信が正常に行われたかを判断できる。

　リードモードにおけるエラー検出回路１１は、選択期間中の所定のエラー判定タイミングｔ_RJにて通信エラーの有無を判定（検出）する。エラー判定タイミングｔ_RJは、単位クロック期間Ｐ［３２］中のクロック信号ＳＣＫのアップエッジタイミングである。エラー判定タイミングｔ_RJでは、第２通信エラー条件の成否のみが判断される。

　即ちリードモードにおけるエラー検出回路１１は、今回の選択期間にて受信したデータＦＣ_RM［１］～ＦＣ_RM［０］の値を、前回の選択期間にて受信したデータＦＣ_RM［１］～ＦＣ_RM［０］の値と比較し、両者が一致している場合、第２通信エラー条件が成立したと判断する。エラー検出回路１１は、第２通信エラー条件が成立したときに通信エラーが発生したと判断する。第２通信エラー条件が成立していないとき、通信エラーは無いと判断される。

　特筆すべき事項として、リードモードにおける制御回路１０は、選択期間内にエラーフラグ出力期間を設定し、エラーフラグ出力期間において端子Ｔ＿ＳＤＯからエラーフラグＥ_FLGの値に応じたエラーフラグ信号ＥＲＲＢを出力する。図９の例において、単位クロック期間Ｐ［１］がエラーフラグ出力期間に相当する。このため、ＭＣＵ２は、リード動作をゲートドライバ１に実行させる際に、信号ＣＳＢをローレベルにするだけで直ちにフラグ対応エラーの発生有無を認識することができる。

　通信エラーがフラグ対応エラーに該当する場合において、或る選択期間におけるＳＰＩ通信に通信エラーがあったと判断されると、制御回路１０は、次の選択期間中のエラーフラグ出力期間において“１”のエラーフラグＥ_FLGの信号（即ちローレベルのエラーフラグ信号ＥＲＲＢ）を端子Ｔ＿ＳＤＯから出力する。

　図１０を参照し、選択期間に関わる制御回路１０の動作について説明を補足する。選択期間は、互いに分離したエラーフラグ出力期間及び応答信号出力期間を含む。制御回路１０は、選択期間において、端子Ｔ＿ＳＣＫに加わるクロック信号ＳＣＫに同期して端子Ｔ＿ＳＤＩに加わる信号を入力データ信号ＳＤＩとして受信し、選択期間において又は選択期間の後において入力データ信号ＳＤＩに応じた対応動作を行う。対応動作はライト動作又はリード動作である。尚、選択期間はエラーフラグ出力期間及び応答信号出力期間に加えて、他の期間を更に含みうる。

　ライトモードにおける制御回路１０は、応答信号出力期間において、ライト動作に関わる応答信号を端子Ｔ＿ＳＤＯから信号ＳＤＯとして出力することができる。ここで、ライト動作に関わる応答信号は、入力データ信号ＳＤＩに応じた信号（即ちデータＦＣ_WM［１］～ＦＣ_WM［０］、Ａ_WM［４］～Ａ_WM［０］及びＤ_WM［１５］～Ｄ_WM［０］に応じた信号）であって、端子Ｔ＿ＳＤＩにて受信したフレームカウンタ信号、アドレス信号及びライトデータ信号と、誤り検出符号の信号と、を含む。ライトモードにおいて、応答信号に含まれるフレームカウンタ信号、アドレス信号、ライトデータ信号及び誤り検出符号の信号は、データＦＣ_WS［１］～ＦＣ_WS［０］、Ａ_WS［４］～Ａ_WS［０］、Ｄ_WS［１５］～Ｄ_WS［０］及びＣＲＣ_WS［７］～ＣＲＣ_WS［０］にて表される（図６参照）。ライトモードにおける制御回路１０は、エラーフラグ出力期間において、エラーフラグ信号ＥＲＲＢを端子Ｔ＿ＳＤＯから出力することができる。

　リードモードにおける制御回路１０は、応答信号出力期間において、リード動作に関わる応答信号を端子Ｔ＿ＳＤＯから信号ＳＤＯとして出力することができる。ここで、リード動作に関わる応答信号は、入力データ信号ＳＤＩに応じた信号（即ちデータＦＣ_RM［１］～ＦＣ_RM［０］及びＡ_RM［４］～Ａ_RM［０］に応じた信号）であって、端子Ｔ＿ＳＤＩにて受信したフレームカウンタ信号及びアドレス信号と、リードデータ信号と、誤り検出符号の信号と、を含む。リードモードにおいて、応答信号に含まれるフレームカウンタ信号、アドレス信号、リードデータ信号及び誤り検出符号の信号は、データＦＣ_RS［１］～ＦＣ_RS［０］、Ａ_RS［４］～Ａ_RS［０］、Ｄ_RS［１５］～Ｄ_RS［０］及びＣＲＣ_RS［７］～ＣＲＣ_RS［０］にて表される（図９参照）。リードモードにおける制御回路１０は、エラーフラグ出力期間において、エラーフラグ信号ＥＲＲＢを端子Ｔ＿ＳＤＯから出力することができる。

　図１１を参照し、エラーフラグ出力期間においては信号ＳＤＯがエラーフラグ信号ＥＲＲＢとして機能すると言える。端子Ｔ＿ＳＤＯは、ライト動作又はリードに関わる応答信号ＳＤＯを出力する機能と、エラーフラグ信号ＥＲＲＢを出力する機能と、を兼務する。

　リードモードに関しては、応答信号出力期間を第１応答信号出力期間と第２応答信号出力期間とに細分化して考えることができる。リードモードにおける制御回路１０は、第１応答信号出力期間においてリード対象アドレスの記憶データの信号を第１応答信号（Ｄ_RS［１５］～Ｄ_RS［０］の信号）として端子Ｔ＿ＳＤＯから出力し、第２応答信号出力期間において第２応答信号を端子Ｔ＿ＳＤＯから出力する。ここで、第２応答信号は、データＦＣ_RS［１］～ＦＣ_RS［０］、Ａ_RS［４］～Ａ_RS［０］及びＣＲＣ_RS［７］～ＣＲＣ_RS［０］の信号である。データＦＣ_RS［１］～ＦＣ_RS［０］の信号は端子Ｔ＿ＳＤＩにて受信したフレームカウンタ信号に相当する。データＡ_RS［４］～Ａ_RS［０］の信号は端子Ｔ＿ＳＤＩにて受信したアドレス信号に相当する。データＣＲＣ_RS［７］～ＣＲＣ_RS［０］の信号はリード対象アドレスの記憶データ（Ｄ_RS［１５］～Ｄ_RS［０］）に基づき制御回路１０内で導出された誤り検出符号を表す。

　以下、複数の実施例の中で、本実施形態に関わる幾つかの構成例、動作例、応用技術又は変形技術等を説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される。各実施例において、上述の事項と矛盾する事項がある場合には、各実施例での記載が優先されて良い。また矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。

＜＜第１実施例＞＞
　第１実施例を説明する。第１実施例では、スレーブ装置が複数存在することを前提にして、本開示に係る構成の優位性を説明する。

　ＳＰＩ通信に係る第１参考構成を図１２に示す。第１参考構成では、マスタ装置を複数のスレーブ装置の夫々に対して専用の５本の通信線で接続する。第１参考構成では、５本の通信線の内、４本の通信線にて、信号ＣＳＢ、ＳＣＫ、ＳＤＩ及びＳＤＯを伝送し、１本の通信線にて信号ＥＲＲＢを伝送する。第１参考構成では、スレーブ装置ごとにマスタ装置に５つの外部端子を設ける必要があると共に、各スレーブ端子に５つの外部端子を設ける必要がある。このように、第１参考構成では、マスタ装置及びスレーブ装置にて必要な外部端子数が多くなる。外部端子数の増大はマスタ装置及びスレーブ装置の小型化及び低コスト化を妨げる。また、第１参考構成ではスレーブ装置ごとに５本の通信線が必要である。通信線の増大はシステム全体の小型化及び低コスト化を妨げる。

　ＳＰＩ通信に係る第２参考構成を図１３に示す。第２参考構成では、マスタ装置と各スレーブ装置との間を専用の２本の通信線で接続し、スレーブ装置ごとに専用の２本の通信線にて信号ＣＳＢ及びＥＲＲＢを伝送する。その上で、第２参考構成では、マスタ装置と複数のスレーブ装置とを３つのバスにて接続する。３つのバスは複数のスレーブ装置にて共有され、３つのバスにて信号ＳＣＫ、ＳＤＩ及びＳＤＯを伝送する。第２参考構成によれば、第１参考構成よりも、ＳＰＩ通信に関わるマスタ装置の必要外部端子数を減らすことができる。スレーブ装置の総数が３であれば、ＳＰＩ通信に関わるマスタ装置の必要外部端子数を９にまで減らすことができる。

　これに対し、本開示に係る技術を利用すれば、図１４に示すようなシステムが構成可能となる。図１４のシステムにはマスタ装置ＭＭと３つのスレーブ装置ＳＳ１～ＳＳ３とが設けられる。ＭＣＵ２はマスタ装置ＭＭの例であり、ゲートドライバ１はスレーブ装置ＳＳ１～ＳＳ３の例である。ＳＰＩ通信の実現のために、マスタ装置ＭＭ及びスレーブ装置ＳＳ１～ＳＳ３間を接続する配線として、計６本の配線Ｗ_CSB1～Ｗ_CSB3、Ｗ_SCK、Ｗ_SDI及びＷ_SDOが設けられる。マスタ装置ＭＭは、配線Ｗ_CSB1、Ｗ_CSB2、Ｗ_CSB3を通じて、夫々、スレーブ装置ＳＳ１、ＳＳ２、ＳＳ３に対し、専用の信号ＣＳＢを送信する。マスタ装置ＭＭは、配線Ｗ_SCKを通じてスレーブ装置ＳＳ１～ＳＳ３に対して共通の信号ＳＣＫを送信する。マスタ装置ＭＭは、配線Ｗ_SDIを通じてスレーブ装置ＳＳ１～ＳＳ３に対して共通の信号ＳＤＩを送信する。スレーブ装置ＳＳ１～ＳＳ３は共通の配線Ｗ_SDOを通じてマスタ装置ＭＭに対し信号ＳＤＯを出力する。エラーフラグ出力期間中の信号ＳＤＯはエラーフラグ信号ＥＲＲＢとして機能する。

　説明の具体化のため、ＭＣＵ２がマスタ装置ＭＭであって且つスレーブ装置ＳＳ１～ＳＳ３の夫々が第１～第３ゲートドライバ１であると考える。そうすると、ＭＣＵ２に対して端子Ｔ＿１（図１も参照）が３つ設けられる。３つの端子Ｔ＿１を第１～第３端子Ｔ＿１と称する。第１端子Ｔ＿１は配線Ｗ_CSB1を通じて第１ゲートドライバ１（ＳＳ１）の端子Ｔ＿ＣＳＢに接続され、第２端子Ｔ＿１は配線Ｗ_CSB2を通じて第２ゲートドライバ１（ＳＳ２）の端子Ｔ＿ＣＳＢに接続され、第３端子Ｔ＿１は配線Ｗ_CSB3を通じて第３ゲートドライバ１（ＳＳ３）の端子Ｔ＿ＣＳＢに接続される。配線Ｗ_SCK、Ｗ_SDI及びＷ_SDOの夫々は、第１～第３ゲートドライバ１に対して共通に設けられる配線（バス）である。ＭＣＵ２の端子Ｔ＿２（図１参照）は、配線Ｗ_SCKを通じて第１～第３ゲートドライバ１の端子Ｔ＿ＳＣＫに共通接続される。ＭＣＵ２の端子Ｔ＿３（図１参照）は、配線Ｗ_SDIを通じて第１～第３ゲートドライバ１の端子Ｔ＿ＳＤＩに共通接続される。ＭＣＵ２の端子Ｔ＿４（図１参照）は、配線Ｗ_SDOを通じて第１～第３ゲートドライバ１の端子Ｔ＿ＳＤＯに共通接続される。

　図１４のシステムにおいて、ＭＣＵ２は、配線Ｗ_CSB1～Ｗ_CSB3の電位の何れか１つのみをローレベルとすることで、第１～第３ゲートドライバ１の何れか１つのみを通信相手に選択する。通信相手に選択されたゲートドライバ１は、選択期間において、エラーフラグ出力期間中にエラーフラグ信号ＥＲＲＢを自身の端子Ｔ＿ＳＤＯから出力し、応答信号期間中に応答信号を自身の端子Ｔ＿ＳＤＯから出力する。この際、他のゲートドライバ１の端子Ｔ＿ＳＤＯはＨｉ－Ｚ状態となっているため、出力の競合は生じない。

　本開示に係る構成によれば、第１及び第２参考構成（図１２及び図１３）との比較において、マスタ装置及びスレーブ装置の夫々の必要外部端子数を削減することができると共に、必要な配線数を削減することができる（即ち省端子及び省配線を実現できる）。これは、マスタ装置及びスレーブ装置の夫々の小型化及び低コスト化に寄与すると共に、システム全体の小型化及び低コスト化にも寄与する。

　尚、説明の具体化のため、スレーブ装置ＳＳ１～ＳＳ３が全てゲートドライバ１であることを想定した例を挙げたが、スレーブ装置ＳＳ１～ＳＳ３は互いに異なる種類のスレーブ装置であっても良い（後述の第２実施例でも同様）。即ち、ゲートドライバ１と同様の端子構成を有する任意のスレーブ装置がスレーブ装置ＳＳ１、ＳＳ２又はＳＳ３であって良い（後述の第２実施例でも同様）。また、マスタ装置ＭＭに接続されるスレーブ装置の総数は任意である（後述の第２実施例でも同様）。

＜＜第２実施例＞＞
　第２実施例を説明する。図１５に示すようなシステムを構成しても良い。図１５のシステムにはマスタ装置ＭＭと３つのスレーブ装置ＳＳ１～ＳＳ３とが設けられる。図１５のシステムでは、ＳＰＩ通信の実現のために、マスタ装置ＭＭ及びスレーブ装置ＳＳ１～ＳＳ３間を接続する配線として、計８本の配線Ｗ_CSB1～Ｗ_CSB3、Ｗ_SCK、Ｗ_SDI及びＷ_SDO1～Ｗ_SDO3が設けられる。マスタ装置ＭＭは、配線Ｗ_CSB1、Ｗ_CSB2、Ｗ_CSB3を通じて、夫々、スレーブ装置ＳＳ１、ＳＳ２、ＳＳ３に対し、専用の信号ＣＳＢを送信する。マスタ装置ＭＭは、配線Ｗ_SCKを通じてスレーブ装置ＳＳ１～ＳＳ３に対して共通の信号ＳＣＫを送信する。マスタ装置ＭＭは、配線Ｗ_SDIを通じてスレーブ装置ＳＳ１～ＳＳ３に対して共通の信号ＳＤＩを送信する。このように、配線Ｗ_CSB1～Ｗ_CSB3及びＷ_SCK、Ｗ_SDIについては図１４のシステムと同様である。

　但し、図１５のシステムにおいて、スレーブ装置ＳＳ１、ＳＳ２、ＳＳ３は、夫々、専用の配線Ｗ_SDO1、専用の配線Ｗ_SDO2、専用の配線Ｗ_SDO3を通じて、マスタ装置ＭＭに対し信号ＳＤＯを出力する。エラーフラグ出力期間中の信号ＳＤＯはエラーフラグ信号ＥＲＲＢとして機能する。

　説明の具体化のため、ＭＣＵ２がマスタ装置ＭＭであって且つスレーブ装置ＳＳ１～ＳＳ３の夫々が第１～第３ゲートドライバ１であると考える。図１４のシステムと同様、ＭＣＵ２に対して第１～第３端子Ｔ＿１が設けられる。第１～第３端子Ｔ＿１並びに端子Ｔ＿２及び端子Ｔ＿３と、各ゲートドライバ１の端子Ｔ＿ＣＳＢ、Ｔ＿ＳＣＫ及びＴ＿ＳＤＩとの接続方法は、第１実施例で述べた通りである。但し、図１５のシステムでは、ＭＣＵに対して端子Ｔ＿４（図１参照）が３つ設けられる。３つの端子Ｔ＿４を第１～第３端子Ｔ＿４と称する。第１端子Ｔ＿４は配線Ｗ_SDO1を通じて第１ゲートドライバ１（ＳＳ１）の端子Ｔ＿ＳＤＯに接続され、第２端子Ｔ＿４は配線Ｗ_SDO2を通じて第２ゲートドライバ１（ＳＳ２）の端子Ｔ＿ＳＤＯに接続され、第３端子Ｔ＿４は配線Ｗ_SDO3を通じて第３ゲートドライバ１（ＳＳ３）の端子Ｔ＿ＳＤＯに接続される。

　図１５のシステムにおいて、ＭＣＵ２は、配線Ｗ_CSB1～Ｗ_CSB3の電位の何れか１つのみをローレベルとすることで、第１～第３ゲートドライバ１の何れか１つのみを通信相手に選択する。通信相手に選択されたゲートドライバ１は、選択期間において、エラーフラグ出力期間中にエラーフラグ信号ＥＲＲＢを自身の端子Ｔ＿ＳＤＯから出力し、応答信号期間中に応答信号を自身の端子Ｔ＿ＳＤＯから出力する。また、図１５のシステムでは、各ゲートドライバ１の端子Ｔ＿ＳＤＯに対して専用の配線（Ｗ_SDO1、Ｗ_SDO2又はＷ_SDO3）が接続されているため、各ゲートドライバ１は、自身の非選択期間において、端子Ｔ＿ＳＤＯからエラーフラグ信号ＥＲＲＢを出力することも可能である。これは、マスタ装置に対してスレーブ装置が１つしか接続されていないときも同様である。

＜＜第３実施例＞＞
　第３実施例を説明する。単位記憶領域ＵＭ［０］～ＵＭ［３１］内の何れかのビットにデータＥＲＥＮが格納される。データＥＲＥＮは“０”又は“１”の値をとる１ビットデータである。ＭＣＵ２は、制御回路１０にライト動作を行わせることでデータＥＲＥＮの値を自由に指定できる。データＥＲＥＮの初期値は“０”である。

　制御回路１０は、データＥＲＥＮの値に応じ、非選択期間中にエラーフラグ信号ＥＲＲＢを出力するか否かを切り替え制御する。具体的には、データＥＲＥＮが“０”の値を持つとき、制御回路１０は、非選択期間中において図６及び図９に示す如く端子Ｔ＿ＳＤＯをＨｉ－Ｚ状態とすることで端子Ｔ＿ＳＤＯからのエラーフラグ信号ＥＲＲＢの出力を停止する。これに対し、データＥＲＥＮが“１”の値を持つとき、制御回路１０は、非選択期間中において端子Ｔ＿ＳＤＯからエラーフラグ信号ＥＲＲＢを出力する。従って、“ＥＲＥＮ＝１”である場合において、制御回路１０は、“Ｅ_FLG＝１”であれば非選択期間中に端子Ｔ＿ＳＤＯの電位をローレベルに保ち（即ちローレベルのエラーフラグ信号ＥＲＲＢを端子Ｔ＿ＳＤＯから出力し）、“Ｅ_FLG＝０”であれば非選択期間中に端子Ｔ＿ＳＤＯの電位をハイレベルに保つ（即ちハイレベルのエラーフラグ信号ＥＲＲＢを端子Ｔ＿ＳＤＯから出力する）。尚、データＥＲＥＮは設定情報の例であり、制御回路１０は設定情報に応じて第１又は第２設定状態で動作する。“ＥＲＥＮ＝１”の状態が第１設定状態に対応し、“ＥＲＥＮ＝０”の状態が第２設定状態に対応する。

　端子数及び配線数の削減を優先して図１４に示すようなシステムを構成する場合にあっては、“ＥＲＥＮ＝０”の状態でＳＰＩ通信を行えば良い。図１５に示すようなシステムを構成する場合、又は、マスタ装置に対してスレーブ装置が１つしか接続されない場合には、“ＥＲＥＮ＝１”の状態でＳＰＩ通信を行うことができる。“ＥＲＥＮ＝１”の状態ではフラグ対応エラーの発生を、非選択期間でもＭＣＵ２に知らせることができる。

＜＜第４実施例＞＞
　第４実施例を説明する。エラーフラグ出力期間は選択期間中の任意の位置に設けられていても良い。

　例えば、図１６に示す如く、選択期間において、応答信号出力期間の後にエラーフラグ出力期間が設けられるようにしても良い。この場合、制御回路１０は、応答信号の端子Ｔ＿ＳＤＯからの出力を完了した後に端子Ｔ＿ＳＤＯからエラーフラグ信号ＥＲＲＢを出力する。図１６の方法が採用される場合、例えば、制御回路１０は、選択期間に単位クロック期間Ｐ［３３］を追加し、単位クロック期間Ｐ［３３］にてエラーフラグ信号ＥＲＲＢを出力して良い。

　或いは例えば、図１７に示す如く、選択期間において、応答信号出力期間の途中にエラーフラグ出力期間を設けるようにしても良い。この場合、制御回路１０は、応答信号の一部を端子Ｔ＿ＳＤＯより出力してからエラーフラグ信号ＥＲＲＢを端子Ｔ＿ＳＤＯより出力し、その後に応答信号の残部を端子Ｔ＿ＳＤＯより出力する。

　図１７の方法をライトモードに適用する場合（図６参照）、例えば、選択期間に単位クロック期間Ｐ［３３］を追加した上で、制御回路１０は、単位クロック期間Ｐ［２］～Ｐ［８］にてデータＦＣ_WS［１］～ＦＣ_WS［０］及びＡ_WS［４］～Ａ_WS［０］の信号を送信し、その後にエラーフラグ信号ＥＲＲＢを単位クロック期間Ｐ［９］にて送信すれば良い。それから、制御回路１０は、単位クロック期間Ｐ［１０］～Ｐ［３３］にてデータＤ_WS［１５］～Ｄ_WS［０］及びＣＲＣ_WS［７］～ＣＲＣ_WS［０］の信号の送信を行えば良い。但し、エラーフラグ出力期間の挿入位置は任意である。

　図１７の方法をリードモードに適用する場合（図９参照）、例えば、選択期間に単位クロック期間Ｐ［３３］を追加した上で、制御回路１０は、単位クロック期間Ｐ［２］～Ｐ［８］にてデータＦＣ_RS［１］～ＦＣ_RS［０］及びＡ_RS［４］～Ａ_RS［０］の信号を送信し、その後にエラーフラグ信号ＥＲＲＢを単位クロック期間Ｐ［９］にて送信すれば良い。それから、制御回路１０は、単位クロック期間Ｐ［１０］～Ｐ［３３］にてデータＤ_RS［１５］～Ｄ_RS［０］及びＣＲＣ_RS［７］～ＣＲＣ_RS［０］の信号の送信を行えば良い。但し、エラーフラグ出力期間の挿入位置は任意である。

　しかしながら、図６又は図９の例の如く、単位クロック期間Ｐ［１］をエラーフラグ出力期間に割り当てることが好ましい。単位クロック期間Ｐ［１］をエラーフラグ出力期間に割り当てる場合、ＭＣＵ２は、信号ＣＳＢをローレベルにするだけで直ちにフラグ対応エラーの発生有無を認識することができ、フラグ対応エラーの発生に対応する措置を速やかに行うことができるからである。また、単位クロック期間Ｐ［１］をエラーフラグ出力期間に割り当てる場合、図１６又は図１７の方法では必要となる単位クロック期間Ｐ［３３］の追加が不要となる。

＜＜第５実施例＞＞
　第５実施例を説明する。

　ライトモードにおいてデータＦＣ_WM［１］～ＦＣ_WM［０］の送受信は省略されて良く（図６参照）、データＦＣ_WM［１］～ＦＣ_WM［０］の送受信が省略されるならばデータＦＣ_WS［１］～ＦＣ_WS［０］の送受信は無くなる。この場合、データＣＲＣ_WM［７］～ＣＲＣ_WM［０］による誤り検出符号は、ＭＣＵ２が送信するライト対象アドレス（Ａ_WM［４］～Ａ_WM［０］）及びライトデータ（Ｄ_WM［１５］～Ｄ_WM［０］）のみに基づいてＭＣＵ２内で導出され、データＣＲＣ_WS［７］～ＣＲＣ_WS［０］による誤り検出符号は、ゲートドライバ１が受信するライト対象アドレス（即ちデータＡ_WM［４］～Ａ_WM［０］）及びライトデータ（即ちデータＤ_WM［１５］～Ｄ_WM［０］）のみに基づいて制御回路１０内で導出される。

　ライトモードにおいて最小限必要なのは、データＡ_WM［４］～Ａ_WM［０］の送受信とデータＤ_WM［１５］～Ｄ_WM［０］の送受信である。従って、ライトモードにおいてデータＣＲＣ_WM［７］～ＣＲＣ_WM［０］の送受信は省略されて良い。同様に、ライトモードにおいてデータＣＲＣ_WS［７］～ＣＲＣ_WS［０］の送受信は省略されて良い。ライトモードにおいて、データＡ_WS［４］～Ａ_WS［０］の送受信は省略されて良い。同様に、ライトモードにおいて、データＤ_WS［１５］～Ｄ_WS［０］の送受信は省略されて良い。

　リードモードにおいて最小限必要なのは、データＡ_RM［４］～Ａ_RM［０］の送受信とデータＤ_RS［１５］～Ｄ_RS［０］の送受信である（図９参照）。従って、リードモードにおいてデータＦＣ_RM［１］～ＦＣ_RM［０］の送受信は省略されて良く、データＦＣ_RM［１］～ＦＣ_RM［０］の送受信が省略されるならばデータＦＣ_RS［１］～ＦＣ_RS［０］の送受信は無くなる。リードモードにおいてデータＡ_RS［４］～Ａ_RS［０］の送受信は省略されて良い。リードモードにおいてデータＣＲＣ_RS［７］～ＣＲＣ_RS［０］の送受信は省略されて良い。

＜＜第６実施例＞＞
　第６実施例を説明する。

　各選択期間においてエラーフラグ出力期間の長さをクロック周期の２倍以上に設定しても良い。

　ライトモードにおける制御回路１０は、選択期間中の全体に亘ってエラーフラグ信号ＥＲＲＢを端子Ｔ＿ＳＤＯから継続出力しても良い。リードモードにおける制御回路１０は、選択期間中、データＤ_RS［１５］～Ｄ_RS［０］を端子Ｔ＿ＳＤＯから出力する期間を除き、エラーフラグ信号ＥＲＲＢを端子Ｔ＿ＳＤＯから継続出力しても良い。

　図１のシステムＳＹＳは車載用途に好適である。即ち、システムＳＹＳは自動車等の車両（不図示）に搭載されて良い。車載用の電子部品に対する省端子化又は省配線の要求は強く、本開示に係る技術は有益である。車両は、システムＳＹＳに加えて、車両を走行させるための動力を発生させるエンジン（不図示）、及び、二次電池から成るバッテリ（不図示）などを備える。エンジンは内燃機関又はモータを含む。エンジンにおけるモータがモータ３であっても良い。但し、車載用途に限らず、システムＳＹＳを任意の用途に利用できる。

　本開示に係る技術をゲートドライバ１に適用した実施形態を上述したが、本開示に係る技術を、ＳＰＩ通信を行う任意の半導体装置に適用できる。ゲートドライバ１は半導体装置の一例である。ＬＥＤドライバ、電源用スイッチング装置、メモリ装置など、任意の種類の半導体装置に対し、本開示に係る技術を適用できる。尚、本開示に係る半導体装置を備えた任意の電子機器を構成して良い。電子機器の例として、車両に搭載されるＥＣＵ（Electronic　Control  Unit）、スマートホン、タブレット、パーソナルコンピュータ、ゲーム機器、テレビ受信機などが挙げられる。

　任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係は上述したものの逆とされ得る。

　各実施形態に示されたＦＥＴ（電界効果トランジスタ）のチャネルの種類は例示である。上述の主旨を損なわない形で、任意のＦＥＴのチャネルの種類はＰチャネル型及びＮチャネル型間で変更され得る。

　不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、不都合が生じない限り、接合型ＦＥＴ、ＩＧＢＴ（Insulated  Gate  Bipolar　Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。

　本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。

＜＜付記＞＞
　上述の実施形態にて具体的構成例が示された本開示について付記を設ける。

　本開示の一側面に係る半導体装置は（図１、図３、図６、図９参照）、　選択信号（ＣＳＢ）を受けるよう構成された選択入力端子（Ｔ＿ＣＳＢ）、クロック入力端子（Ｔ＿ＳＣＫ）、データ入力端子（Ｔ＿ＳＤＩ）及びデータ出力端子（Ｔ＿ＳＤＯ）を備えて、シリアル通信が可能に構成された半導体装置（１）であって、前記選択信号が所定レベル（例えばローレベル）を有する選択期間において、前記クロック入力端子に加わるクロック信号（ＳＣＫ）に同期して前記データ入力端子に加わる信号を入力データ信号（ＳＤＩ）として受信し、前記選択期間において又は前記選択期間の後において、前記入力データ信号に応じた対応動作（ライト動作又はリード動作）を行うよう構成された制御回路（１０）を備え、前記制御回路は、特定のエラーの発生有無を表すエラーフラグ（Ｅ_FLG）を保持し、前記選択期間の一部において、前記入力データ信号に応じた応答信号を前記データ出力端子から出力し、前記選択期間の他の一部において、前記エラーフラグの値に応じたエラーフラグ信号を前記データ出力端子から出力する構成（第１の構成）である。

　これにより、エラーフラグ信号の伝送用の専用端子及び専用配線を省略することが可能となる。即ち、省端子及び省配線を実現できる。これは、シリアル通信を行う各装置の小型化及び低コスト化に寄与すると共に、システム全体の小型化及び低コスト化にも寄与する。

　上記第１の構成に係る半導体装置において（図６又は図９参照）、前記制御回路は、前記選択信号のレベルが他のレベルから前記所定レベルに遷移したことに応答して前記エラーフラグ信号を前記データ出力端子から出力し、その後に前記応答信号を前記データ出力端子から出力する構成（第２の構成）であっても良い。

　これにより、選択期間の開始直後において特定のエラーの発生有無を速やかに相手側装置に伝達することが可能となる。

　上記第２の構成に係る半導体装置において（図６又は図９参照）、前記選択期間において複数周期分の前記クロック信号（ＳＣＫ）が前記クロック入力端子に加わり、前記制御回路は、前記選択期間において、前記クロック信号の第１番目の周期に前記エラーフラグ信号を前記データ出力端子から出力し、前記クロック信号の第２番目以降の周期において前記応答信号を前記データ出力端子から出力する構成（第３の構成）であっても良い。

　これにより、選択期間の開始直後において特定のエラーの発生有無を速やかに相手側装置に伝達することが可能となる。

　上記第１の構成に係る半導体装置において（図１６又は図１７参照）、前記制御回路は、前記選択期間において、前記応答信号の前記データ出力端子からの出力を完了した後に前記データ出力端子より前記エラーフラグ信号を出力する、又は、前記選択期間において、前記応答信号の一部を前記データ出力端子より出力してから前記エラーフラグ信号を出力し、その後に前記応答信号の残部を前記データ出力端子より出力する構成（第４の構成）であっても良い。

　上記第１～第４の構成の何れかに係る半導体装置において（図６参照）、前記制御回路は、メモリ（１２）を有し、前記入力データ信号の受信に応答して前記メモリに対するライト動作を前記対応動作として行うことが可能であり、前記ライト動作が行われるときの前記入力データ信号は、前記メモリ内のライト対象アドレス（Ａ_WM［４］～Ａ_WM［０］）を示すアドレス信号と、前記ライト対象アドレスに書き込むべきライトデータ（Ｄ_WM［１５］～Ｄ_WM［０］）を示すライトデータ信号と、を含み、前記制御回路は、前記ライト動作において前記メモリ内の前記ライト対象アドレスに前記ライトデータを書き込む構成（第５の構成）であっても良い。

　これにより、ライト動作が行われる際に、エラーフラグ信号を相手側装置に伝達することが可能となる。

　上記第５の構成に係る半導体装置において、前記ライト動作が行われるとき、前記選択期間は、エラーフラグ出力期間及び応答信号出力期間を含み、前記制御回路は、前記エラーフラグ出力期間において前記エラーフラグ信号を前記データ出力端子から出力し、前記応答信号出力期間において前記応答信号を前記データ出力端子から出力し、前記ライト動作が行われるときの前記応答信号は、受信した前記アドレス信号及び前記ライトデータ信号と、誤り検出符号の信号と、を含む構成（第６の構成）であっても良い。

　これにより、ライト動作に関わる必要な応答信号の送信をこなしつつ、エラーフラグ信号を相手側装置に伝達することが可能となる。

　上記第１～第４の構成の何れかに係る半導体装置において（図９参照）、前記制御回路は、メモリ（１２）を有し、前記入力データ信号の受信に応答して前記メモリに対するリード動作を前記対応動作として行うことが可能であり、前記リード動作が行われるときの前記入力データ信号は、前記メモリ内のリード対象アドレス（Ａ_RM［４］～Ａ_RM［０］）を示すアドレス信号を含み、前記リード動作が行われるとき、前記選択期間は、エラーフラグ出力期間及び応答信号出力期間を含み、前記制御回路は、前記入力データ信号の受信に応答して前記リード動作を行うとき、前記エラーフラグ出力期間において前記エラーフラグ信号を前記データ出力端子から出力し、前記応答信号出力期間において前記リード対象アドレスの記憶データ（Ｄ_RS［１５］～Ｄ_RS［０］）の信号を含む前記応答信号を前記データ出力端子から出力する構成（第７の構成）であっても良い。

　これにより、リード動作が行われる際に、エラーフラグ信号を相手側装置に伝達することが可能となる。

　上記第７の構成に係る半導体装置において、前記リード動作が行われるとき、前記応答信号出力期間は、前記第１応答信号出力期間及び前記第２応答信号出力期間を含み、前記制御回路は、前記第１応答信号出力期間において前記リード対象アドレスの記憶データ（Ｄ_RS［１５］～Ｄ_RS［０］）の信号を第１応答信号として前記データ出力端子から出力し、前記第２応答信号出力期間において第２応答信号を前記データ出力端子から出力し、前記第２応答信号は、受信した前記アドレス信号と、誤り検出符号の信号と、を含む構成（第８の構成）であっても良い。

　これにより、リード動作に関わる必要な応答信号の送信をこなしつつ、エラーフラグ信号を相手側装置に伝達することが可能となる。

　上記第１～第８の構成の何れかに係る半導体装置において、前記制御回路は、設定情報（ＥＲＥＮ）に基づき第１設定状態又は第２設定状態で動作し、前記制御回路は、前記第１設定状態では、前記選択信号が前記所定レベルと異なる他のレベルを有する非選択期間において前記エラーフラグ信号を前記データ出力端子から出力し、前記第２設定状態では、前記非選択期間において前記データ出力端子からの前記エラーフラグ信号の出力を停止する構成（第９の構成）であっても良い。

　これにより、データ出力端子が、どのような形態で配線に接続されるのかを考慮して、適切な設定状態で半導体装置を動作させることができる。

　上記第１～第９の構成の何れかに係る半導体装置において、前記制御回路は、複数種類のエラーの有無を検出するよう構成されたエラー検出回路（１１）を有し、前記複数種類のエラーの内、１以上のエラーが、前記特定のエラーに該当する構成（第１０の構成）であっても良い。

ＳＹＳ　システム
　　１　ゲートドライバ
　　２　ＭＣＵ
　　３　モータ
　Ｌ［１］～Ｌ［３］　コイル
　ＨＢ［１］～ＨＢ［３］　ハーフブリッジ回路
　ＭＨ［１］～ＭＨ［３］　ハイサイドトラジスタ
　ＭＬ［１］～ＭＬ［３］　ローサイドトラジスタ
ＶＰＷＲ　パワー電源電圧
　ＶＣＣ、ＶＢ　電源電圧
　Ｔ＿ＶＰＷＲ　パワー電源入力端子
　Ｔ＿ＧＨ［１］～Ｔ＿ＧＨ［３］　ゲート信号出力端子
　Ｔ＿ＧＬ［１］～Ｔ＿ＧＬ［３］　ゲート信号出力端子
　Ｔ＿ＳＨ［１］～Ｔ＿ＳＨ［３］　ソース接続端子
　Ｔ＿ＳＬ［１］～Ｔ＿ＳＬ［３］　ソース接続端子
　Ｔ＿ＶＢ、Ｔ＿ＶＣＣ　電源入力端子
　Ｔ＿ＩＮＨ［１］～Ｔ＿ＩＮＨ［３］　制御入力端子
　Ｔ＿ＩＮＬ［１］～Ｔ＿ＩＮＬ［３］　制御入力端子
　ＡＩＮＰ［１］～ＡＩＮＰ［３］、ＡＩＮＮ［１］～ＡＩＮＮ［３］　電流検出用端子
　Ｔ＿ＣＳＢ　選択入力端子
　Ｔ＿ＳＣＫ　クロック入力端子
　Ｔ＿ＳＤＩ　データ入力端子
　Ｔ＿ＳＤＯ　データ出力端子
　ＣＳＢ　信号（選択信号）
　ＳＣＫ　信号（クロック信号）
　ＳＤＩ　入力データ信号
　ＳＤＯ　出力データ信号
　Ｔ＿ＡＯＵＴ［１］～Ｔ＿ＡＯＵＴ［３］　電流検出出力端子
　Ｔ＿ＧＮＤ　グランド端子
　ＧＨ、ＧＨ［１］～ＧＨ［３］　ゲート信号
　ＧＬ、ＧＬ［１］～ＧＬ［３］　ゲート信号
　ＩＮＨ［１］～ＩＮＨ［３］　駆動制御信号
　ＩＮＬ［１］～ＩＮＬ［３］　駆動制御信号
　１０　制御回路
　１１　エラー検出回路
　１２　メモリ
　２０　プリドライバ
　３０　内部クロック生成回路
　ＵＭ［０］～ＵＭ［３１］　単位記憶領域
　Ｐ_SEL　選択期間
　Ｐ［１］～Ｐ［３２］　単位クロック期間

Claims (10)

1. 　選択信号を受けるよう構成された選択入力端子、クロック入力端子、データ入力端子及びデータ出力端子を備えて、シリアル通信が可能に構成された半導体装置であって、
   　前記選択信号が所定レベルを有する選択期間において、前記クロック入力端子に加わるクロック信号に同期して前記データ入力端子に加わる信号を入力データ信号として受信し、前記選択期間において又は前記選択期間の後において、前記入力データ信号に応じた対応動作を行うよう構成された制御回路を備え、
   　前記制御回路は、特定のエラーの発生有無を表すエラーフラグを保持し、前記選択期間の一部において、前記入力データ信号に応じた応答信号を前記データ出力端子から出力し、前記選択期間の他の一部において、前記エラーフラグの値に応じたエラーフラグ信号を前記データ出力端子から出力する
   、半導体装置。
2. 　前記制御回路は、前記選択信号のレベルが他のレベルから前記所定レベルに遷移したことに応答して前記エラーフラグ信号を前記データ出力端子から出力し、その後に前記応答信号を前記データ出力端子から出力する
   、請求項１に記載の半導体装置。
3. 　前記選択期間において複数周期分の前記クロック信号が前記クロック入力端子に加わり、
   　前記制御回路は、前記選択期間において、前記クロック信号の第１番目の周期に前記エラーフラグ信号を前記データ出力端子から出力し、前記クロック信号の第２番目以降の周期において前記応答信号を前記データ出力端子から出力する
   、請求項２に記載の半導体装置。
4. 　前記制御回路は、
   　前記選択期間において、前記応答信号の前記データ出力端子からの出力を完了した後に前記データ出力端子より前記エラーフラグ信号を出力する、又は、
   　前記選択期間において、前記応答信号の一部を前記データ出力端子より出力してから前記エラーフラグ信号を出力し、その後に前記応答信号の残部を前記データ出力端子より出力する
   、請求項１に記載の半導体装置。
5. 　前記制御回路は、メモリを有し、前記入力データ信号の受信に応答して前記メモリに対するライト動作を前記対応動作として行うことが可能であり、
   　前記ライト動作が行われるときの前記入力データ信号は、前記メモリ内のライト対象アドレスを示すアドレス信号と、前記ライト対象アドレスに書き込むべきライトデータを示すライトデータ信号と、を含み、
   　前記制御回路は、前記ライト動作において前記メモリ内の前記ライト対象アドレスに前記ライトデータを書き込む
   、請求項１～４の何れかに記載の半導体装置。
6. 　前記ライト動作が行われるとき、前記選択期間は、エラーフラグ出力期間及び応答信号出力期間を含み、
   　前記制御回路は、前記エラーフラグ出力期間において前記エラーフラグ信号を前記データ出力端子から出力し、前記応答信号出力期間において前記応答信号を前記データ出力端子から出力し、
   　前記ライト動作が行われるときの前記応答信号は、受信した前記アドレス信号及び前記ライトデータ信号と、誤り検出符号の信号と、を含む
   、請求項５に記載の半導体装置。
7. 　前記制御回路は、メモリを有し、前記入力データ信号の受信に応答して前記メモリに対するリード動作を前記対応動作として行うことが可能であり、
   　前記リード動作が行われるときの前記入力データ信号は、前記メモリ内のリード対象アドレスを示すアドレス信号を含み、
   　前記リード動作が行われるとき、前記選択期間は、エラーフラグ出力期間及び応答信号出力期間を含み、
   　前記制御回路は、前記入力データ信号の受信に応答して前記リード動作を行うとき、前記エラーフラグ出力期間において前記エラーフラグ信号を前記データ出力端子から出力し、前記応答信号出力期間において前記リード対象アドレスの記憶データの信号を含む前記応答信号を前記データ出力端子から出力する
   、請求項１～４の何れかに記載の半導体装置。
8. 　前記リード動作が行われるとき、前記応答信号出力期間は、前記第１応答信号出力期間及び前記第２応答信号出力期間を含み、
   　前記制御回路は、前記第１応答信号出力期間において前記リード対象アドレスの記憶データの信号を第１応答信号として前記データ出力端子から出力し、前記第２応答信号出力期間において第２応答信号を前記データ出力端子から出力し、
   　前記第２応答信号は、受信した前記アドレス信号と、誤り検出符号の信号と、を含む
   、請求項７に記載の半導体装置。
9. 　前記制御回路は、設定情報に基づき第１設定状態又は第２設定状態で動作し、
   　前記制御回路は、前記第１設定状態では、前記選択信号が前記所定レベルと異なる他のレベルを有する非選択期間において前記エラーフラグ信号を前記データ出力端子から出力し、前記第２設定状態では、前記非選択期間において前記データ出力端子からの前記エラーフラグ信号の出力を停止する
   、請求項１～８の何れかに記載の半導体装置。
10. 　前記制御回路は、複数種類のエラーの有無を検出するよう構成されたエラー検出回路を有し、
    　前記複数種類のエラーの内、１以上のエラーが、前記特定のエラーに該当する
    、請求項１～９の何れかに記載の半導体装置。

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