JP4702878B2 - 半導体集積回路装置 - Google Patents
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Description
(構成)
図2は、本発明の第1の実施の形態に係る半導体集積回路装置の構成を示す回路図である。この半導体集積回路装置1には、データ入力端子2からバッファ3を通してデータ信号が入力され、クロック入力端子4からバッファ5を通してクロック信号CLKが入力される。また、この半導体集積回路装置1からは、バッファ6及び8のそれぞれを介して、データ出力端子7及び9のそれぞれにデータ信号が出力される。
図2〜図4を参照して、本発明に係る半導体集積回路装置1の動作を説明する。例えば、フリップフロップ10aのデータ入力端子に、データ信号が入力され、フリップフロップ10aの入力信号と出力信号が異なる状態になったとする。すなわち、フリップフロップ10aにおいてデータ転送が行われるとする。この時、データ転送感知回路20aに含まれる排他的論理和21の出力は、直ちにハイレベルとなり、Nチャネルトランジスタ22がターンオンする。これにより、Nチャネルトランジスタ22のドレイン(Nチャネルオープンドレイン)がローレベルとなり、クロック制御信号CTRLがローレベルとなる。そのクロック制御信号CTRLは、バスライン35及びインバータを通して、D型ラッチ51のクロック入力端子に入力される。つまり、D型ラッチ51のクロック入力端子にハイレベルの信号が入力され、そのD型ラッチ51は「スルー状態」となる。その結果、クロックライン55にクロック信号CLKが供給され、そのクロック信号CLKはフリップフロップ10aのクロック入力端子に入力され、データ転送が行われる。
以上に説明されたように、本発明に係る半導体集積回路装置1によれば、機能が完全に停止している場合に、クロックライン55へのクロック信号CLKの供給が停止するように制御される。従って、各フリップフロップ10のクロック入力端子につながる2つのドライバ(図1参照)の状態変化が抑制される。その結果、消費電力が低減される。ここで、そのクロックの制御は、クロック自律制御回路50によって自動的に実行される。つまり、外部システムからのクロック制御信号が必要なくなる。従って、外部端子の増加が防止される。
尚、本実施の形態に係る半導体集積回路装置1において、図3に示されたデータ転送感知回路20の代わりに、図5に示されるデータ転送感知回路20’が用いられてもよい。このデータ転送感知回路20’は、排他的論理和(EXOR)21、インバータ23、Pチャネルトランジスタ24、及びプルダウン抵抗31を有している。排他的論理和21には、フリップフロップ10のデータ入力端子11に入力される入力信号と、そのデータ出力端子12から出力される「出力信号」が入力される。排他的論理和21の出力は、インバータ23を介して、Pチャネルトランジスタ24のゲートに接続されている。Pチャネルトランジスタ22のソースは電源VDDに接続されており、そのドレインは、プルダウン抵抗31を介して接地されている。そして、Pチャネルトランジスタ22のドレインが、データ転送感知回路20’の出力端子として用いられる。すなわち、Pチャネルトランジスタ24とプルダウン抵抗31は、「オープンドレイン回路」を構成している。
図7は、本発明に第2の実施の形態に係る半導体集積回路装置の一部の構成を示す回路ブロック図である。本実施の形態の説明において、第1の実施の形態と同様の構成に対する説明は適宜省略される。
図8は、本発明に第3の実施の形態に係る半導体集積回路装置の一部の構成を示す回路ブロック図である。本実施の形態の説明において、第1の実施の形態と同様の構成に対する説明は適宜省略される。
図9は、本発明の第4の実施の形態に係るクロック自律制御回路50’’の構成を示す回路ブロック図である。本実施の形態の説明において、第1の実施の形態と同様の構成に対する説明は適宜省略される。
図10は、本発明の第5の実施の形態に係る半導体集積回路装置の構成を示す回路図である。本実施の形態の説明において、既出の実施の形態と同様の構成に対する説明は適宜省略される。
図11は、本発明の第6の実施の形態に係る半導体集積回路装置の設計を示す概念図である。本実施の形態の説明において、既出の実施の形態と同様の構成に対する説明は適宜省略される。
図12は、本発明の第7の実施の形態に係る半導体集積回路装置の構成を示す回路図である。この半導体集積回路装置300は、複数のフリップフロップ310(310a、310b)を備えている。フリップフロップ310a及び310bは、任意の組み合わせ回路340を介して接続されている。また、各フリップフロップ310のクロック入力端子には、クロック信号CLKが供給される。本実施の形態において、各フリップフロップ310は、停止機能付きフリップフロップであり、クロック制御信号CTRLに応じてその動作を停止する。例えば、クロック制御信号CTRLによってスイッチ回路が切り替わり、クロック入力端子につながる2つのドライバ(図1参照)の動作が停止する。
2 データ入力端子
4 クロック入力端子
3、5、6、8 バッファ
7、8 データ出力端子
10 フリップフロップ
20 データ転送感知回路
21 排他的論理和(EXOR)
22 Nチャネルトランジスタ
23 インバータ
24 Pチャネルトランジスタ
25 多入力OR回路
30 プルアップ抵抗
31 プルダウン抵抗
35 バスライン
40 組み合わせ回路
50 クロック自律制御回路
51、52 D型ラッチ回路
53 フリップフロップ
54 AND回路
55 クロックライン
56 クロックライン始点バッファ
57 バッファ
100 半導体集積回路装置
101 第1モジュール
102 第2モジュール
103 第3モジュール
110 バッファ
200 半導体集積回路装置
201 第1領域
202 第2領域
203 第3領域
210 埋込みフリップフロップ
220 埋込みCTS
221 CTSバッファ
300 半導体集積回路装置
310 停止機能付フリップフロップ
320 データ転送感知回路
321 排他的論理和(EXOR)
322 Nチャネルトランジスタ
330 プルアップ抵抗
335 バスライン
340 組み合わせ回路
Claims (12)
- 複数のフリップフロップと、
前記複数のフリップフロップのうち少なくとも1つに接続された少なくとも1つのデータ転送感知回路と、
制御信号に応答して前記複数のフリップフロップ全体へのクロック信号の供給をON・OFFするクロック制御回路と
を具備し、
前記少なくとも1つのデータ転送感知回路は、前記少なくとも1つのフリップフロップの入力信号及び出力信号の比較を行い、前記比較の結果に応じた信号を前記制御信号として前記クロック制御回路に出力し、
前記クロック制御回路は、前記クロック信号をデータ入力とし、前記制御信号をクロック入力とするDラッチ回路を含む
半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置であって、
前記少なくとも1つのデータ転送感知回路は、前記複数のフリップフロップのそれぞれに接続された複数のデータ転送感知回路を含み、
前記複数のデータ転送感知回路の各々は、対応する1つの前記フリップフロップの入力信号及び出力信号の比較を行い、前記比較の結果に応じた信号を前記制御信号として前記クロック制御回路に出力する
半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置であって、
前記複数のフリップフロップは、直列に接続されたフリップフロップ群を含み、
前記少なくとも1つのデータ転送感知回路は、前記フリップフロップ群のうち第1段に対する入力信号と前記フリップフロップ群のうち最終段に対する出力信号の比較を行い、前記比較の結果に応じた信号を前記制御信号として前記クロック制御回路に出力する
半導体集積回路装置。 - 請求項1乃至3のいずれかに記載の半導体集積回路装置であって、
前記クロック制御回路は、
前記入力信号と前記出力信号が異なる場合、前記クロック信号の供給をONし、
前記入力信号と前記出力信号が同じ場合、前記クロック信号の供給をOFFする
半導体集積回路装置。 - 請求項4に記載の半導体集積回路装置であって、
前記少なくとも1つのデータ転送感知回路は、前記入力信号及び前記出力信号を入力とする排他的論理和を有し、前記排他的論理和の出力に基づいて前記制御信号を生成する
半導体集積回路装置。 - 請求項5に記載の半導体集積回路装置であって、
前記少なくとも1つのデータ転送感知回路は、更に、前記排他的論理和の出力に接続されたオープンドレイン回路を有し、前記オープンドレイン回路のドレインの電圧を前記制御信号として出力する
半導体集積回路装置。 - 請求項6に記載の半導体集積回路装置であって、
前記オープンドレイン回路は、プルアップ抵抗又はプルダウン抵抗を含み、
前記プルアップ抵抗又は前記プルダウン抵抗は、チップの周縁部に形成される
半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置であって、
前記少なくとも1つのデータ転送感知回路は、前記複数のフリップフロップの各々に接続された1つのデータ転送感知回路を含み、
前記1つのデータ転送感知回路は、前記複数のフリップフロップのそれぞれの入力信号及び出力信号の比較を行い、前記比較の結果に応じた信号を前記制御信号として前記クロック制御回路に出力する
半導体集積回路装置。 - 請求項8に記載の半導体集積回路装置であって、
前記クロック制御回路は、前記複数のフリップフロップのいずれかにおいて前記入力信号と前記出力信号が異なる場合、前記クロック信号の供給をONする
半導体集積回路装置。 - 請求項9に記載の半導体集積回路装置であって、
前記1つのデータ転送感知回路は、
前記複数のフリップフロップのそれぞれの前記入力信号及び前記出力信号を入力とする複数の排他的論理和と、
前記複数の排他的論理和の出力を入力し、前記制御信号を出力するOR回路と
を有する
半導体集積回路装置。 - 複数のフリップフロップと、
前記複数のフリップフロップの1つである第1のフリップフロップに結合され前記第1のフリップフロップのデータ転送の有無を判定する第1のデータ転送感知回路と、
入力されたクロック信号を前記第1のデータ転送感知回路の判定結果に基づいて前記複数のフリップフロップへ共通のクロック信号として供給するか否かを制御するクロック制御回路とを具備し、
前記クロック制御回路は、前記入力されたクロック信号をデータ入力とし、前記判定結果に基づいて生成された制御信号をクロック入力とするDラッチ回路を有することを特徴とする半導体集積回路装置。 - 前記第1のフリップフロップと組合せ回路を介して結合された前記複数のフリップフロップの1つである第2のフリップフロップに結合され、前記第2のフリップフロップのデータ転送の有無を判定する第2のデータ転送感知回路をさらに具備し、
前記クロック制御回路は、前記第1のデータ転送感知回路及び前記第2のデータ転送感知回路の判定結果に基づいて生成された制御信号を前記クロック入力とし、
前記クロック制御回路は、前記第1のフリップフロップのデータ転送および前記第2のフリップフロップ回路のデータ転送が無い場合には前記共通のクロック信号の供給を停止し、前記第1のフリップフロップ回路のデータ転送または前記第2のフリップフロップ回路のデータ転送が有る場合には前記共通のクロック信号を供給すること
を特徴とする請求項11に記載の半導体集積回路装置。
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