CN1417969A

CN1417969A - 半导体器件

Info

Publication number: CN1417969A
Application number: CN02147222A
Authority: CN
Inventors: 中村宽嗣
Original assignee: Hitachi Renesas Semiconductor Inc; Hitachi Ltd
Current assignee: Hitachi Renesas Semiconductor Inc; Hitachi Ltd
Priority date: 2001-10-19
Filing date: 2002-10-18
Publication date: 2003-05-14
Anticipated expiration: 2022-10-18
Also published as: CN1318996C; US20030107909A1; JP2003124798A; JP3844120B2; KR20030032842A; US6947335B2

Abstract

本发明提供了一种半导体器件，其控制电路采用控制信号控制适用于总线例如IIC总线的输入/输出接口电路的操作的有效或无效，并根据由该控制信号决定的操作无效，将包括在输入/输出接口电路中的输出元件保持于关断状态，而与对应于输入/输出接口电路的外部端子的电压变化无关。因此，可获得结构简化、应用灵活、可防止对应于IIC总线的输出电路中的误输出的半导体器件。

Description

半导体器件

技术领域

本发明涉及半导体器件，更具体地，涉及能够有效的适应具有适用于例如IIC总线的输入/输出接口电路的半导体器件的技术。

背景技术

需要某种类型的输出电路来进行操作以限制信号变化的速度，例如输出信号的上升速度和下降速度，以便使用该输出电路的电路***正常工作，并因此需要在这种输出电路中引入满足这种要求的电路结构。由飞利浦公司提出的用于IIC总线的电路提供了这种限制。IIC总线由串行数据线(SDA)和串行时钟线(SCL)组成。因此，在电路***之间，在较少数量的线路之间进行耦接成为可能。IIC(I²C)是飞利浦公司的商标。美国专利Nos.5,790,526和4,689,740说明了一种涉及IIC总线的电路。

如图10所示，根据下面的技术观点，本发明的发明人曾考虑将对应于IIC总线的输出电路2和另一输出电路1相连接，以例如在这些电路安装在一个半导体器件上的结构下输出其它规范电平(specification level)。

即，在特定的规范下设置总线，比如IIC总线，从总线性能的角度，希望该总线也可用作其它类型的总线。因为，在电子***的开发中，与已有的产品设计资源、产品或已有的技术，例如已有的电子***的匹配问题会增加。同时，当IIC总线只允许相应的专用电路时，它不再能适应其它接口的***。相反的，当对于不是相应于IIC总线的特定总线形成电路比如输出电路时，对于该特定总线，就会出现这样的限制：该电路不能用在对应于IIC总线的***中。

从下面的观点出发，显然可以对不同种类的电路设置公共总线。即，在***中不同种类的接口电路同时操作的情况是非常少的。因此，操作控制可以选择第一工作方式和第二工作方式，在第一工作方式中，例如，预定的控制信号使对应于IIC总线的输出电路2的输出无效并使其它信号输出电路1的输出有效，而在第二工作方式中，预定的控制信号使对应于IIC总线的输出电路2的输出有效并使其它信号输出电路1的输出无效。

在上述第一工作方式中，对应于IIC总线的输出电路2的输入信号S2固定为高电平，例如电源电压VCC。因此，驱动电路的输出信号VA的电位变为地电位GND(0V)，同时开漏(open-drain)结构的N沟道型输出MOSFET(金属氧化物半导体场效应晶体管)Q1关断，产生高阻抗输出。因此，接收输入信号S1的其它信号输出电路1的输出信号S3能够由公共I/O端子输出。

在对应于IIC总线的输出电路2中，在输出MOSFET Q1的栅极和漏极之间提供Miller电容C，用于其输出信号的下降斜率控制，并且在驱动电路的输出VA和MOSFET Q1的栅极之间还提供电阻R。通过根据本发明重新回顾该电路，显然可知，当在这种电路结构中选定工作方式为第一工作方式，即对应于IIC总线的输出电路2的输出设为无效，同时其它信号输出电路1的输出设为有效时，会产生下面的问题。

图11示出了在上面说明的第一工作方式中的工作波形。信号S2固定为高电平，例如VCC。因此，驱动电路的输出VA固定为低电平，例如GND。在该条件下，当输入信号S1由VCC变为GND电平时，输出信号S3由低电平变为高电平。随着信号S3变为高电平，输出MOSFET Q1的栅极电压VB通过在Miller电容C中的电容耦合上升ΔVB。该栅极电压的上升ΔVB最终通过电阻R放电到处于GND电平的VA电位，这需要合理的时间。

因此，在信号S1由VCC电平变为GND电平之后，输出MOSFETQ1的栅极电压VB立刻上升ΔVB该ΔVB超过阈值电压Vth，即使电平VA为低电平，输出MOSFET Q1也会进入不希望的关断状态。结果，对于输出电路1形成的希望的电压VCC，从I/O端子输出的是当MOSFET Q1导通时被拉低的信号S3，结果在接收输出的接收器中可能产生错误的操作。

发明内容

因此，本发明的一个目的是提供一种形成确保灵活使用的简化的结构的半导体器件。本发明的另一个目的是提供一种包括连接有具有不同特性的电路的输出电路的半导体器件。本发明的再一个目的是提供一种防止对限制信号变化速度的结构中的输出电路的总线的不希望的影响的半导体器件。本发明的上述的和其它目的以及新颖特性通过本说明书和附图的说明将变得显而易见。

下面简要介绍本发明。将信号输出到总线上的输出电路包括变化速度限制元件以限制输出信号的变化速度。这里，设置控制信号以根据变化速度限制元件控制输出信号的变化速度的限制。在控制信号的一个电平条件下，由变化速度限制元件有效地进行限制操作，并且输出信号在限定的变化速度内变化。在控制信号的另一个电平条件下，控制由变化速度限制元件进行的限制操作或使其无效。在控制信号的这种其它电平条件下，信号可以不根据变化速度限制元件而变化。

IIC总线被认为是足以胜任的(adequate)总线，并且该总线的输出电路具有由电容元件组成的变化速度限制元件。在控制信号的另一个电平条件下，控制由电容元件进行的输出信号变化速度限制操作或使其无效。

附图说明

图1是本发明的半导体器件的接口的实施例的方框图。

图2是图1中的其它信号输出电路1和对应于IIC总线的输出电路2的实施例的电路图。

图3是用来说明图2的输出电路的操作的例子的波形图。

图4是图1的其它信号输出电路1和对应于IIC总线的输出电路2的另一实施例的电路图。

图5是图1的其它信号输出电路1和对应于IIC总线的输出电路2的另一个实施例的电路图。

图6是图1的其它信号输出电路1和对应于IIC总线的输出电路2的其它实施例的电路图。

图7是图1的其它信号输出电路1和对应于IIC总线的输出电路2的其它实施例的电路图。

图8是用来说明本发明的实施例的IIC总线连接图。

图9是本发明的信息处理***的实施例的方框图。

图10是本发明的发明人过去研究的半导体器件的接口的电路图。

图11是用来说明图10的电路操作的例子的工作波形图。

具体实施方式

图1示出了本发明的半导体器件的接口的实施例。在本实施例中，I/O(输入/输出)电路包括对应于IIC总线的输出电路2，并提供了输出其它规范电平的其它信号输出电路1。输入/输出端子I/O由两个输出电路1和2共用，以节省外部端子数量。IIC总线用两根线——串行时钟线SCL和串行数据线SDL进行数据交换。对应于串行数据线SDL提供I/O端子和连接到其上的输入/输出电路。

对应于IIC总线的输出电路2与输入电路相结合形成IIC总线的输入/输出接口电路。对应于IIC总线的输出电路2输出由IIC数据输出控制电路形成的信号S2。尽管不受具体限制，传输到内部数据总线的8位数据(地址)D3并行输入到IIC总线数据寄存器。然后，IIC总线数据寄存器取得的数据(地址)送到IIC数据输出控制电路。在该IIC数据输出控制电路中，从IIC总线数据寄存器输出的串行数据D4传送到对应于IIC总线的输出电路，并且根据时钟产生用于IIC总线控制的起始和停止条件。

最初提供对应于IIC总线的IIC总线控制寄存器，其中的6位用来控制相关的器件LSI作为主设备或从设备，以及控制是否允许中断。因此，在本实施例中，由于注意到在从内部数据总线传输的8位中有多余的两位没有用到，所以在IIC总线控制寄存器中增加一位作为IIC总线接口使能位。通过设定该使能位来控制IIC总线接口的操作有效和无效。

即，在上述说明的本发明中，通过将对应于IIC总线的输出电路2和输出其它规范电平的其它信号输出电路1安装到同一个半导体器件LSI上，并通过采用对应于IIC总线的接口以及其他希望的接口，实现在各种***中的安装。几乎不会同时使用并行的对应于IIC总线的接口以及其他希望的接口，并且两个电路连接在一起共用一个外部端子I/O，以节省外部端子数量。对应于IIC总线接口使能位的控制信号C1能够选择第一工作方式和第二工作方式，在第一工作方式中使对应于IIC总线的输出电路2的输出无效并使其它信号输出电路1的输出有效，而在第二工作方式中，使对应于IIC总线的输出电路2的输出有效并使其它信号输出电路1的输出无效。

当控制信号C1使其它输出电路1的操作有效时，其它信号输出控制电路1接收由内部总线传来的数据D1(但不局限于此)，从而形成传送到其它信号输出电路1的信号S1。尽管不局限于此也允许提供数据寄存器，比如IIC总线数据寄存器，来并行接收对应于内部数据总线的位宽的多位数据，例如8位，并且该数据随后转换为串行数据D1传送到其它信号输出控制电路。

图2示出了图1的其它信号输出电路1和对应于IIC总线的输出电路2的一个实施例的电路图。其它信号输出电路1由输出电路OB组成，并且输出端子连接到外部端子I/O。根据IIC总线规范，对应于IIC总线的输出电路2由源极接地漏极连接到I/O端子的作为输出元件的N沟道MOSFET Q1、连接在输出MOSFET Q1的漏极和栅极之间的Miller电容C以及连接在输出MOSFET Q1的栅极和驱动电路DV的输出端子之间的电阻R组成。

在本实施例中，当对应于IIC总线的输出电路2的操作无效而其它信号输出电路1的操作有效时，为了防止误操作的出现，在输出MOSFET Q1的栅极和电路的地电位之间提供开关MOSFET Q2，以控制栅极电压VB的上升。MOSFET Q2为N沟道型MOSFET，并且接收控制信号C1的反相电路IN的输出信号传送到该MOSFET的栅极。

其它信号输出电路1的输出电路OB由CMOS组成(不限于此)，并且其操作由控制信号C1控制。当根据控制信号C1的电平，例如低电平，输出电路OB处于不工作状态时，其输出MOSFET处于关断状态，输出为高阻抗，从而使其操作无效。以相同的方式，在对应于IIC总线的输出电路2的情况下，根据控制信号C1，信号S2变为高电平，驱动电路的输出信号VA固定为低电平。由此，输出MOSFET Q1变为关断状态，使输出为高阻抗。因此，其操作无效。

图3是用来说明图2的输出电路的操作的例子的波形图。如上所述，IIC总线控制寄存器的IIC总线接口使能位使信号S2固定为高电平，并且对应于IIC总线的输出电路的输出无效。即，当信号S2变为高电平时，由驱动电路DV形成的驱动信号VA保持低电平，并且输出MOSFET Q1的栅极电压VB置为电路的地电位。因此，该MOSFETQ1关断。

在这种情况下，其它信号输出电路1的输出有效，并且信号S1由外部端子I/O输出。当信号S1为高电平时，输出电路OB的输出信号置为低电平。因此，从I/O端子输出的输出信号S3为低电平。当在这种条件下信号S1的电平从VCC电平变为GND电平时，输出信号S3试图从低电变为平高电平。该电位变化通过Miller电容C使输出MOSFET Q1的栅极电压VB上升ΔVB。

在本实施例中，对应于IIC总线接口使能位为低电平的控制信号C1使反相电路IN的输出信号为高电平，从而使开关MOSFET Q2导通。因此，栅极电压VB的上升量ΔVB马上被设置为GND电平，并且开漏方式的输出MOSFET Q1保持关断状态。因此，其它信号输出电路1不会使输出信号S3出现电压下降，并且信号S3可以全摆至希望的电压。

由于设置了如本实施例中所说明的N沟道型MOSFET Q2，所以可以控制对应于IIC总线的输出电路2的开漏方式的输出MOSFETQ1的栅极。因此，在高速操作期间，由其它信号输出电路1形成的输出信号S3全摆到希望的电压，以改进I/O电路的DC特性。例如，当操作电压VCC为3V，操作频率f为33MHz时，输出VCC电平电压VOH可提高0.35V。如上所述，在其它信号输出电路1的高速操作期间，通过改进输出信号S3的电压VOH特性，防止了连接到I/O端子的接收器的误操作。

图3中省略了下述情形：当对应于IIC总线接口使能位的控制信号C1使对应于IIC总线的输出电路2的输出有效而使其它信号输出电路1的输出无效时，控制信号C1设为高电平。因此，反相电路IN的输出信号变为低电平，N沟道型开关MOSFET Q2关断。结果，因为对应于IIC总线的输出电路2具有符合IIC总线规范的结构，所以IIC总线的特性没有改变，并且可以得到由Miller电容C和电阻R等确定的对输出信号S3的下降斜率的控制。

图4示出了图1的其它信号输出电路1和对应于IIC总线的输出电路2的其它实施例的电路图。在本实施例中，在对应于IIC总线的输出电路2中，由N沟道MOSFET Q3和P沟道MOSFET Q4组成的CMOS开关插在输出MOSFET Q1的漏极和Miller电容C的一端之间。控制信号C1加在N沟道MOSFET Q3的栅极，该控制信号C1然后通过反相电路IN传送到P沟道MOSFET Q4的栅极。

如上所述，信号S2固定为高电平，IIC总线控制寄存器的IIC总线接口使能位使对应于IIC总线的输出电路的输出无效，而其它信号输出电路1的输出有效。当信号S1的电平从VCC电平变为GND电平时，输出信号S3从低电变为平高电平。当对应于IIC总线接口使能位的控制信号C1为低电平时，N沟道MOSFET Q3处于关断状态，反相电路IN的输出信号为高电平，P沟道MOSFET Q4关断。因此，切断了在Miller电容C和输出MOSFET Q1的漏极之间的传输途径。

当该传输途径被切断时，不产生栅极电压VB的上升量ΔVB，并且输出MOSFET Q1的栅极电压VB保持在对应于驱动电路DV的输出信号VA的低电平的地电位。因此，开漏方式的输出MOSFET Q1保持关断状态。结果，其它信号输出电路1不会使输出信号S3出现电压下降，信号S3可以达到全幅的希望电压。

当对应于IIC总线接口使能位的控制信号C1使对应于IIC总线的输出电路2的输出有效而使其它信号输出电路1的输出无效时，控制信号C1设为VCC电平。因此，N沟道MOSFET Q3导通，反相电路IN的输出信号为低电平，P沟道MOSFET Q4导通。因此，在Miller电容C和输出MOSFET Q1的漏极之间形成了传输途径。由此，因为对应于IIC总线的输出电路2具有符合IIC总线规范的结构，所以IIC总线的特性没有改变，并且可以得到由Miller电容C和电阻R等确定的对输出信号S3的下降斜率的控制。

图5示出了图1的其它信号输出电路1和对应于IIC总线的输出电路2的另一个实施例的电路图。在本实施例中，在对应于IIC总线的输出电路2中，由P沟道MOSFET Q5和N沟道MOSFET Q6组成的CMOS开关跨接在电阻R的两端。控制信号C1加在P沟道MOSFET Q5的栅极，并且该控制信号C1也通过反相电路IN传送到N沟道MOSFET Q6的栅极。

当信号S2固定为高电平并且IIC总线控制寄存器的IIC总线接口使能位使对应于IIC总线的输出电路2的输出无效时，其它信号输出电路1的输出有效，当信号S1的电平从VCC电平变为GND电平时，输出信号S3也从低电变为平高电平。当对应于IIC总线接口使能位的控制信号C1变为低电平时，P沟道MOSFET Q5导通，反相电路IN的输出信号变为高电平，N沟道MOSFET Q6导通。因此，电阻R的两端被端接，该电阻基本上被低阻值代替。

当电阻R的被端接时，栅极电压VB的上升量ΔVB马上通过低阻值的MOSFET Q5和Q6被设置为对应于驱动电路DV的输出电压VA的GND电平，并且开漏方式的输出MOSFET Q1保持关断状态。因此，由其它信号输出电路1导致的输出信号S3的电压下降不再发生，输出信号S3可达到全幅的希望电压。

当对应于IIC总线接口使能位的控制信号C1使对应于IIC总线的输出电路2的输出有效而使其它信号输出电路1的输出无效时，控制信号C1设为VCC电平。因此，P沟道MOSFET Q5关断，反相电路IN的输出信号为低电平，N沟道MOSFET Q6关断。因此，电阻R与Miller电容C串联。由此，因为对应于IIC总线的输出电路2具有符合IIC总线规范的结构，所以IIC总线的特性没有改变，并且可以得到由Miller电容C和电阻R等确定的对输出信号S3的下降斜率的控制。

图6示出了图1的其它信号输出电路1和对应于IIC总线的输出电路2的其它实施例的电路图。本实施例是对应于IIC总线的输出电路2的修改例，图2的实施例的电阻R由电阻R1和R2代替。即，在形成驱动电路DV的N沟道MOSFET Q7的漏极和Miller电容C与输出MOSFET Q1的栅极的连接点之间提供电阻R1，而电阻R2在P沟道MOSFET Q8的漏极和Miller电容C与输出MOSFET Q1的栅极的连接点之间。这些电阻的阻值为R＝R1＝R2。其它结构与图2所示的实施例类似。

图7示出了图1的其它信号输出电路1和对应于IIC总线的输出电路2的其它实施例的电路图。在本实施例中，示出了其它信号输出电路的实际电路。本实施例的其它信号输出电路由N沟道MOSFETQ9形成的开漏输出电路形成。当采用这种开漏方式的输出MOSFETQ9时，如上所述，可以通过将输入信号S1固定为低电平而使该输出电路的操作无效。

作为一个应用的例子，当总线以与本实施例相同的开漏连接方式布线时，如果对应于IIC总线的输出电路2的输出无效，输出电路的输出有效，而且信号S1为低电平时，可以预见，由于上拉电阻RL的作用，输出MOSFET Q9关断，输出信号S3为VCC电平。在N沟道MOSFET Q2没有加到对应于IIC总线的输出电路中的电路中，开漏方式的输出MOSFET Q1会由于与Miller电容C的耦合而出乎意料的导通，导致输出信号S3从所希望的电压下降的问题。

图8示出了用来说明本发明的实施例的IIC总线连接图。在本实施例中，如上所述，控制信号C1使其它信号输出电路的操作无效，形成采用IIC总线的***。即，串行时钟线SCL和串行数据线SDL带有上拉电阻，并连接有多个器件1到3。通过设置IIC总线控制寄存器，器件1到3中的一个定义为主器件，其它为从器件。在由IIC总线规范确定的过程中，主器件获得IIC总线，并与串行时钟同步地发送从器件的地址和数据。以8位为单位形成地址和数据，并在地址和数据每一次传输中***一位确认符ACK。

如上所述，可以形成对应于IIC总线的***，并且可以使用相同的器件1到3以不同于IIC总线的其它信号电平进行数据传输。事实上，在形成***时，在***中所用的总线已经确定是IIC总线或其它总线，除非在有特殊优点的情况下，在相同的器件1到3中，在某段时间内采用IIC总线进行数据传输，而在另一段时间内采用其它的信号输出电路进行数据传输。

在使用本实施例的半导体器件的情况下，具有对应于本发明的IIC总线的接口的多个器件和只具有其它输入/输出接口的多个器件也可以连接到公共总线上。在这种情况下，总线以时分的方式使用，在具有对应于IIC总线的接口的多个器件之间进行数据交换，在具有其它输入/输出接口的多个器件之间进行数据交换。当在具有非IIC总线的输入/输出接口的多个器件之间进行数据交换时，如上所述，对应于本发明的IIC总线的接口的输出元件从来不会由于Miller电容而被其它信号输出操作误导通。因此，不会对具有非IIC总线的输入/输出接口的多个器件之间的数据交换造成任何干扰。

图9示出了本发明的信息处理***的一个实施例的方框图。微计算机芯片10具有这样的结构：处理器单元(CPU)、ROM单元(ROM)、RAM单元(RAM)、定时器单元(TIM)、A/D转换器单元(A/D)、串行通信接口单元(SCI)、数据输入/输出电路单元(I/O)等安装在同一个半导体基片上。这些单元通过数据总线18A和地址总线18B连接在一起。处理器单元(CPU)主要由中央处理器、控制电路和算术运算电路等形成。以上述方式形成的微计算机芯片10根据例如存储在ROM单元中的程序进行操作。

EEPROM芯片20具有这样的结构：串行通信接口单元(SCI)和非易失性存储器单元(EEPROM)等安装在同一个半导体基片上。串行通信接口单元(SCI)包括控制逻辑电路、器件地址存储器和比较电路。

EEPROM芯片20包括多个焊盘，其中有用于串行数据(SDA)的焊盘21A和用于串行时钟(SCL)的焊盘21B作为信号端子。微计算机芯片10包括多个焊盘，其中有用于串行数据(SDA)的焊盘11A和用于串行时钟(SCL)的焊盘11B作为信号端子。

EEPROM芯片20的SDA焊盘21A通过信号传输线路25A与微计算机芯片10的SDA焊盘11A电连接，同时EEPROM芯片20的SCL焊盘21B通过信号传输线路25B与微计算机芯片10的的SCL焊盘11B电连接。

EEPROM芯片20的非易失性存储器单元(EEPROM)用作由微计算机芯片10的操作进行串行数据的写入。即，EEPROM芯片20的非易失性存储器单元(EEPROM)的写入和读出操作由微计算机芯片10的处理器单元(控制电路)的控制信号控制。信号传输线路25A和25B由内部引线和两个焊线形成。即，EEPROM芯片20安装在微计算机芯片10上的叠层结构中，并且用相同的树脂密封装置密封。因此，EEPROM芯片20的相应的端子通过微计算机芯片10上的焊线电连接到所述内部引线。

即，微计算机芯片10和EEPROM芯片20之间通过引线2的内部引线以及树脂密封装置内部的两个焊线实现电连接。通过该结构的引入，可直接使用按照微计算机芯片10开发的引线框架。因此，不再需要重新开发适合每种微计算机芯片10的引线框架。此外，也不需要针对每一种开发具有用来与EEPROM芯片20电连接的EEPROM焊盘的微计算机芯片10。

串行数据信号从微计算机芯片10的SDA焊盘11A输出，然后通过焊线16、引线2和焊线16输入到EEPROM芯片20的SDA焊盘21A。同时，串行时钟信号从微计算机芯片10的SCL焊盘11B输出，然后通过焊线16、引线2和焊线16输入到EEPROM芯片20的SCL焊盘21B。

本实施例具有EEPROM 1和EEPROM 2两个EEPROM。一个EEPROM 1安装在如图9所示的微计算机芯片10的叠层结构中，并且在密封工艺中把它们集成在一起。另一方面，有阴影线的EEPROM2设计作为用来扩展的外部存储器。EEPROM 1和EEPROM 2由类似的半导体芯片形成。EEPROM 1安装在微计算机芯片10的叠层结构中，而EEPROM 2单独形成一半导体器件。这种扩展的EEPROM 2如上所述安装在基片11上，然后连接到IIC总线上。EEPROM 2也可以设计为其它存储器，例如SRAM、DRAM或作为LCD驱动器等。

微计算机芯片10、EEPROM 1和EEPROM 2等具有(但不限于)上电复位电路以接收该电路形成的上电复位信号，控制电路SCI读入存储在电路中的IIC总线接口使能位，然后将读出位设置到IIC总线控制寄存器中。这些内部存储的信息可以由，例如，熔丝的通和断状态或EEPROM的存储器单元，来设定。

在微计算机芯片10中，可以通过上电复位等采用复位和初始化设置操作设置IIC总线接口使能位。此外，当在每个器件中存在空闲端子时，可以采用这些端子固定地提供高低电平信号，以设置对应于IIC总线的输出电路和其它输出电路的有效和无效。

如上所述，本发明可提供如下效果。

(1)适用于总线，例如IIC总线，的输入/输出接口电路的操作的有效/无效由控制信号决定，并且根据由控制信号决定的操作无效，包括在输入/输出接口电路中的输出元件保持在关断状态，而与对应于输入/输出接口电路的外部端子的电压变化无关。由此，可用其它信号输出电路将信号传送到与输入/输出接口电路相连的外部端子上。

(2)通过下述手段，实现了确保高度灵活的应用的简化结构的半导体器件，将对应于与适用于IIC总线的输入/输出接口电路不同的接口的输出电路的输出端连接到上述的外部端子上，当控制信号为一种电平时，输入/输出接口电路的操作有效，而输出电路的的操作无效，然后当控制信号为另一种电平时，输入/输出接口电路的操作无效，而输出电路的的操作有效。

(3)除了上述的效果，通过为适用于IIC总线的输入/输出接口电路提供IIC总线控制寄存器并根据在IIC总线控制寄存器中提供的特定位形成控制信号，可用简化的结构传输各种数据。

(4)此外，通过采用接收控制信号并向输出元件的输入端子提供对应于关断状态的固定电平的开关元件作为控制电路，确保了输出电路能够容易地、稳定地操作。

(5)另外，通过采用接收控制信号来切断输出元件的输出端和电容元件的一端之间或电容元件的另一端和输出元件的输入端之间的信号路径的开关元件作为控制电路，也确保了输出电路能够容易地、稳定地操作。

(6)此外，通过采用接收控制信号来端接电阻元件的两端以将驱动信号传送到输出元件的输入端的开关元件作为控制电路，也确保了输出电路能够容易地、稳定地操作。

(7)此外，通过下述手段，实现了包括在简化结构中形成的并且能够安装在各种***中的微处理器的半导体器件，提供包括微处理器及其***电路的、并且适用于总线例如IIC总线的输入/输出接口电路，以及对应于与适用于总线例如IIC总线的输入/输出接口电路不同的接口的输出电路，通过连接输入/输出接口电路的输入/输出端子和输出电路的输出端到共同的外部端子，提供用于将包括在输入/输出接口电路中的输出元件维持于关断状态的控制电路，当预定的控制信号为一种电平时，输入/输出接口电路的操作有效，而输出电路的的操作无效，当控制信号为另一种电平时，输入/输出接口电路的操作无效，而输出电路的的操作有效，然后所述控制电路将包括在输入/输出接口电路中的输出元件维持于关断状态。

(8)此外，通过为适用于IIC总线的输入/输出接口电路提供IIC总线控制寄存器并根据在IIC总线控制寄存器中提供的特定位形成控制信号，可用简化的结构传输各种数据。

(9)此外，用电源打开或执行复位操作时产生的信号将特定位设置到IIC总线控制寄存器，可根据***自动设定工作方式。

上面根据优选实施例由对发明人开发的本发明进行了说明，但是本发明并不局限于此，允许在其范围内的各种变化和修改，而不脱离其权利要求。作为其它信号输出电路，可以采用任何类型的电路，例如，CMOS输出电路。作为输出电路，除了MOSFET也可以采用双极型晶体管。本发明也可以用于安装有对应于IIC总线的接口电路的各种半导体器件。

本发明的效果可以简要概括如下。适用于总线例如IIC总线的输入/输出接口电路的操作的有效或无效由控制信号决定，并且根据由控制信号决定的操作无效，包括在输入/输出接口电路中的输出元件保持在关断状态，而与对应于输入/输出接口电路的外部端子的电压变化无关。由此，其它信号输出电路可以将信号传送到与输入/输出接口电路相连的外部端子上。

Claims

1.一种半导体器件，包括：

第一端子；

与所述第一端子相连的输出电路，在信号输出状态下将信号变化速度受限的输出信号输出的所述第一端子上；以及

控制电路，

其中，所述输出电路包括限制所述信号的变化速度的变化速度限制元件，以及

其中所述控制电路具有这样的结构：根据控制信号，消除所述变化速度限制元件对所述第一端子上的信号的变化速度的影响。

2.根据权利要求1的半导体器件，

其中所述输出电路包括在其漏极输出信号到所述第一端子的输出MOSFET，

其中所述变化速度限制元件包括用于限制所述第一端子的信号变化速度的电容元件，以及

其中所述控制电路包括用于消除由所述电容元件引起的变化速度限制的开关元件。

3.根据权利要求2的半导体器件，

其中所述变化速度限制元件包括连接在所述输出MOSFET的漏极和栅极之间的电容元件，以及

其中形成控制电路的所述开关元件由开关MOSFET形成，用来通过其开关操作将所述输出MOSFET的栅极强制设定为参考电压。

4.根据权利要求3的半导体器件，

其中进一步提供输入电路，来通过所述第一端子接收输入信号。

5.一种半导体器件，包括：

适用于IIC总线的输入/输出接口电路，在信号输出状态下将电压变化速度受限的输出信号输出到相应的端子；以及

控制电路，用于根据控制信号使包括在所述输入/输出接口电路中的输出元件处于关断状态，而与所述端子的电压变化无关。

6.根据权利要求5的半导体器件，

其中所述端子连接到与不同于适用于所述IIC总线的输入/输出接口电路的接口对应的输出电路的输出端，

其中，在一种操作状态下，所述输入/输出接口电路的信号输出操作有效而所述输出电路的信号输出操作无效，而在另一种操作状态下，所述输入/输出接口电路的信号输出操作无效而所述输出电路的信号输出操作有效，以及

其中，在所述输出电路的操作有效的所述另一种操作状态下，所述输入/输出接口电路用所述控制信号将所述输出元件设置为所述关断状态。

7.根据权利要求6的半导体器件，

其中，适用于IIC总线的所述输入/输出接口电路具有寄存器，以根据所述寄存器中设置的特定位形成所述控制信号。

8.根据权利要求7的半导体器件，

其中，所述寄存器由总线控制寄存器组成。

9.根据权利要求8的半导体器件，

其中，所述控制电路由接收所述控制信号并将对应于关断状态的固定电平施加到所述输出元件的输入端的开关元件形成。

10.根据权利要求8的半导体器件，

其中，所述控制电路由接收所述控制信号并切断所述输出元件的输出端和所述电容元件的一端之间或电容元件的另一端和所述输出元件的输入端之间的信号路径的开关元件组成。

11.根据权利要求8的半导体器件，

其中，所述控制电路由接收所述控制信号并将电阻元件的两端短路，以将驱动信号传送到所述输出元件的输入端的开关元件组成。

12.一种包括微处理器及其***电路的半导体器件，包括：

适用于第一总线条件的输入/输出接口电路；

适用于与适用于所述第一总线条件的输入/输出接口电路的总线条件不同的总线条件的输出电路；

把所述输入/输出接口电路的输入/输出端子和所述输出电路的输出端连接到一起的外部端子；以及

用于关闭包括在所述输入/输出接口电路中的输出元件的控制电路；

其中，提供一种操作状态，其中所述输入/输出接口电路的信号输出操作有效而所述输出电路的信号输出操作无效，和另一种操作状态，其中所述输入/输出接口电路的信号输出操作无效而所述输出电路的信号输出操作有效，以及

其中，在所述另一种操作状态下，所述输入/输出接口电路用所述控制信号关断所述输出元件。

13.根据权利要求12的半导体器件，

其中，所述输入/输出接口电路具有寄存器，

其中，根据所述寄存器中设置的特定位形成所述控制信号。

14.根据权利要求13的半导体器件，

其中，所述寄存器用电源开关打开或执行复位操作时产生的信号设置所述特定位。

15.根据权利要求14的半导体器件，

其中，所述第一总线条件适用于IIC总线条件，并且

其中，所述寄存器由IIC总线控制寄存器组成。