JPH0216062B2 - - Google Patents
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- JPH0216062B2 JPH0216062B2 JP56052664A JP5266481A JPH0216062B2 JP H0216062 B2 JPH0216062 B2 JP H0216062B2 JP 56052664 A JP56052664 A JP 56052664A JP 5266481 A JP5266481 A JP 5266481A JP H0216062 B2 JPH0216062 B2 JP H0216062B2
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- output
- input terminal
- terminal
- misfet
- output terminal
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- 230000000295 complement effect Effects 0.000 claims description 10
- 230000005669 field effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果トランジスタ
（以下MISFETと略記する。）を用いた出力回路
に関し、特に出力端子を高インピーダンス状態に
できるプツシユプル型出力回路に関するものであ
る。
（以下MISFETと略記する。）を用いた出力回路
に関し、特に出力端子を高インピーダンス状態に
できるプツシユプル型出力回路に関するものであ
る。
従来この種の代表的な回路としては第１図に示
すものがある。
すものがある。
以下説明は簡単のため、MISFETとしてＮチ
ヤンネル型を用いたとして行なう。
ヤンネル型を用いたとして行なう。
第１図に於て１は第１の入力端子、２は第１の
入力端子に加えられる信号と互いに相補関係にあ
る信号が加えられる第２の入力端子、３は出力端
子５を高インピーダンス状態にする信号が加えら
れる第３の入力端子、４は電源に接続される電源
端子、５は出力端子、Q1，Q2は出力
MISFETQ3，Q4は出力端子５を高インピーダン
ス状態にするためのMISFETである。
入力端子に加えられる信号と互いに相補関係にあ
る信号が加えられる第２の入力端子、３は出力端
子５を高インピーダンス状態にする信号が加えら
れる第３の入力端子、４は電源に接続される電源
端子、５は出力端子、Q1，Q2は出力
MISFETQ3，Q4は出力端子５を高インピーダン
ス状態にするためのMISFETである。
第１図の回路の動作を説明する。
第３の入力端子３が低レベルの時MISFET
Q3，Q4はオフしており第１及び第２の入力端子
には互いに相補関係にある信号が加わる。いま第
１の入力端子１が高レベル、第２の入力端子２が
低レベルにあるとするとMISFET Q1がオン、Q2
がオフしており出力端子５には高レベルが出力さ
れる。逆に端子１が低レベル端子２が高レベルに
なつているとQ1がオフ、Q2がオンしていて出力
端子５には低レベルが出力される。次に、第３の
入力端子３が高レベルになつているとMISFET
Q3，Q4がオンしており、Q1，Q2のゲートは接地
レベルになつているためQ1，Q2はともにオフし
ていて出力端子５は高インピーダンス状態にな
る。
Q3，Q4はオフしており第１及び第２の入力端子
には互いに相補関係にある信号が加わる。いま第
１の入力端子１が高レベル、第２の入力端子２が
低レベルにあるとするとMISFET Q1がオン、Q2
がオフしており出力端子５には高レベルが出力さ
れる。逆に端子１が低レベル端子２が高レベルに
なつているとQ1がオフ、Q2がオンしていて出力
端子５には低レベルが出力される。次に、第３の
入力端子３が高レベルになつているとMISFET
Q3，Q4がオンしており、Q1，Q2のゲートは接地
レベルになつているためQ1，Q2はともにオフし
ていて出力端子５は高インピーダンス状態にな
る。
ところでIC，LSIを多数用いた装置ではプリン
ト基板上の配線を減らし、実装密度を上げるため
に、しばしばIC，LSIの入力と出力をプリント基
板上で共通接続して用いる。
ト基板上の配線を減らし、実装密度を上げるため
に、しばしばIC，LSIの入力と出力をプリント基
板上で共通接続して用いる。
特にICメモリでは、用いられる数量が多いこ
と、及び読み出しと書き込みは同時に行なわれな
いことから、ほとんどの場合入力と出力を共通接
続して用いられる。この場合、読み出し動作時、
つまり出力トランジスタがオンしている時は、入
出力線にはICメモリから読み出しデータが出力
されており、外部からは信号は印加されない。一
方、書き込み動作時は、出力トランジスタはオフ
して、出力端子は高インピーダンスとなり、外部
から印加する書き込みデータに影響を与えないよ
うにしてある。書き込みデータは１，０の論理信
号で１レベルは３〜5V、０レベルは０〜0.5V程
度であるが、データが変化する時はオーバーシユ
ート、アンダーシユートが発生し、一時的にこの
レベルを１〜2V越えてしまう。つまり、データ
が０から１に変化すると、一時的に入出力線は６
〜7Vになることがあり、また１から０に変化す
ると−１〜−2Vになることがある。このうち、
問題となるのはアンダーシユートである。通常出
力トランジスタのVTは0.6〜1V程度なので、この
ようなアンダーシユートが起きると本来オフして
いるはずの出力トランジスタがオンしてしまう。
この現象について、以下に詳しく説明する。
と、及び読み出しと書き込みは同時に行なわれな
いことから、ほとんどの場合入力と出力を共通接
続して用いられる。この場合、読み出し動作時、
つまり出力トランジスタがオンしている時は、入
出力線にはICメモリから読み出しデータが出力
されており、外部からは信号は印加されない。一
方、書き込み動作時は、出力トランジスタはオフ
して、出力端子は高インピーダンスとなり、外部
から印加する書き込みデータに影響を与えないよ
うにしてある。書き込みデータは１，０の論理信
号で１レベルは３〜5V、０レベルは０〜0.5V程
度であるが、データが変化する時はオーバーシユ
ート、アンダーシユートが発生し、一時的にこの
レベルを１〜2V越えてしまう。つまり、データ
が０から１に変化すると、一時的に入出力線は６
〜7Vになることがあり、また１から０に変化す
ると−１〜−2Vになることがある。このうち、
問題となるのはアンダーシユートである。通常出
力トランジスタのVTは0.6〜1V程度なので、この
ようなアンダーシユートが起きると本来オフして
いるはずの出力トランジスタがオンしてしまう。
この現象について、以下に詳しく説明する。
前述したように、第１図の回路で入力端子３を
高レベルにすると出力トランジスタQ1，Q2のレ
ベルが低レベルとなり、Q1，Q2がオフして出力
端子５は高インピ−ダンス状態になつている。
高レベルにすると出力トランジスタQ1，Q2のレ
ベルが低レベルとなり、Q1，Q2がオフして出力
端子５は高インピ−ダンス状態になつている。
ここで出力端子５が高インピーダンス状態にな
つている時に、出力端子５に負の電圧を加えた場
合を考える。加える負電圧が低くなつて接地レベ
ルとの電位差がQ1，Q2のスレツシヨルド電圧を
越えるとQ1，Q2はともにオンして電流が流れる。
ここで注意すべきことは、このような状況では
MISFET Q1のドレインとソース間には電源レベ
ル以上の電位差があり、またゲートソース間はド
レインソース間よりも電位差が小さいため
MISFET Q1は飽和領域で動作しているというこ
とである。一般に飽和領域で動作している
MISFETではドレイン・ソース間の電位差が大
きくなるとチヤンネルのピンチオフしている領域
でチヤンネル電流によるインパクトイオン化が起
こり、基板電流が著く増大することが知られてい
る。即ち上記のように出力端子５に負電圧を加え
てMISFET Q1，Q2をオンさせた状態ではQ1で
インパクトイオン化が起こり、基板電流が著く増
大する。この結果、基板電位が上昇しMISFET
の動作に悪影響を与える。
つている時に、出力端子５に負の電圧を加えた場
合を考える。加える負電圧が低くなつて接地レベ
ルとの電位差がQ1，Q2のスレツシヨルド電圧を
越えるとQ1，Q2はともにオンして電流が流れる。
ここで注意すべきことは、このような状況では
MISFET Q1のドレインとソース間には電源レベ
ル以上の電位差があり、またゲートソース間はド
レインソース間よりも電位差が小さいため
MISFET Q1は飽和領域で動作しているというこ
とである。一般に飽和領域で動作している
MISFETではドレイン・ソース間の電位差が大
きくなるとチヤンネルのピンチオフしている領域
でチヤンネル電流によるインパクトイオン化が起
こり、基板電流が著く増大することが知られてい
る。即ち上記のように出力端子５に負電圧を加え
てMISFET Q1，Q2をオンさせた状態ではQ1で
インパクトイオン化が起こり、基板電流が著く増
大する。この結果、基板電位が上昇しMISFET
の動作に悪影響を与える。
なおトランジスタQ1がオンしている時は出力
端子５は高レベルであり、この時はこの出力端子
に接続される共通接続線（バス）には他の回路の
出力が与えられないようにコントロールされてい
るから、出力端子のレベルが低下することはな
い。たとえ負電荷が出力端子に印加されても、出
力端子の電位が負になることはトランジスタQ1
により防止される。従来はMISFETのチヤンネ
ル長が比較的長かつたためインパクトイオン化は
ほとんど起きず、従つて、特別な対策は不要であ
つた。しかしながら昨今MISFETを用いた集積
回路は高密度、高集積化が進んでおりこれに用い
るMISFETのチヤンネル長はますます短くなり
つつある。このために前記インパクトイオン化現
象は更に顕著になつておりその影響は重大なもの
になつてきている。
端子５は高レベルであり、この時はこの出力端子
に接続される共通接続線（バス）には他の回路の
出力が与えられないようにコントロールされてい
るから、出力端子のレベルが低下することはな
い。たとえ負電荷が出力端子に印加されても、出
力端子の電位が負になることはトランジスタQ1
により防止される。従来はMISFETのチヤンネ
ル長が比較的長かつたためインパクトイオン化は
ほとんど起きず、従つて、特別な対策は不要であ
つた。しかしながら昨今MISFETを用いた集積
回路は高密度、高集積化が進んでおりこれに用い
るMISFETのチヤンネル長はますます短くなり
つつある。このために前記インパクトイオン化現
象は更に顕著になつておりその影響は重大なもの
になつてきている。
本発明の目的は出力端子が高インピーダンス状
態にある時に出力端子に異常電圧を加えても出力
MISFETでのインパクトイオン化が起こらない
出力回路を提供することである。
態にある時に出力端子に異常電圧を加えても出力
MISFETでのインパクトイオン化が起こらない
出力回路を提供することである。
本発明による出力回路はゲートが第１の入力端
子に、ソースが出力端子に接続された第１の
MISFETと、ドレインが出力端子に、ゲートが
上記第１の入力端子に加えられる信号と互いに相
補関係にある信号が加えられる第２の入力端子に
接続され、ソースが接地された第２のMISFET
と、ドレインが上記第１の入力端子にゲートが出
力端子を高インピーダンス状態にするための信号
が加えられる第３の入力端子に接続され、ソース
が接地された第３のMISFETと、ドレインが上
記第２の入力端子に、ゲートが上記第３の入力端
子に接続され、ソースが接地された第４の
MISFETとドレインが電源に、ゲートが出力端
子が高インピーダンス状態にある時低レベルにな
る信号が加えられる第４の入力端子に、ソースが
上記第１のトランジスタのドレインに接続された
第５のMISFETによつて構成できる。
子に、ソースが出力端子に接続された第１の
MISFETと、ドレインが出力端子に、ゲートが
上記第１の入力端子に加えられる信号と互いに相
補関係にある信号が加えられる第２の入力端子に
接続され、ソースが接地された第２のMISFET
と、ドレインが上記第１の入力端子にゲートが出
力端子を高インピーダンス状態にするための信号
が加えられる第３の入力端子に接続され、ソース
が接地された第３のMISFETと、ドレインが上
記第２の入力端子に、ゲートが上記第３の入力端
子に接続され、ソースが接地された第４の
MISFETとドレインが電源に、ゲートが出力端
子が高インピーダンス状態にある時低レベルにな
る信号が加えられる第４の入力端子に、ソースが
上記第１のトランジスタのドレインに接続された
第５のMISFETによつて構成できる。
本発明によれば、出力端子が高インピーダンス
状態にある時出力端子に異常電圧、例えばＮチヤ
ンネル構成に対して負電圧を加えても、出力
MISFETでのインパクトイオン化が起こらない
出力回路が得られる。
状態にある時出力端子に異常電圧、例えばＮチヤ
ンネル構成に対して負電圧を加えても、出力
MISFETでのインパクトイオン化が起こらない
出力回路が得られる。
次に第２図と第３図を参照して本発明の第１の
実施例について説明する。
実施例について説明する。
第２図で１は第１の入力端子、２は第１の入力
端子に加えられる信号と互いに相補関係にある信
号が加えられる第２の入力端子、３は出力端子５
を高インピーダンス状態にする信号が加えられる
第３の入力端子、４は電源に接続される電源端
子、５は出力端子、６は第３の入力端子に加えら
れる信号と互いに相補関係にある信号が加えられ
る第４の入力端子、Q1，Q2は出力MISFET、
Q3，Q4は出力端子５を高インピーダンス状態に
するためのMISFET、Q5は出力が高インピーダ
ンス状態になつている時出力MISFET Q1のドレ
イン−ソース間電圧を低くするためのMISFET
である。但しQ1〜Q4はエンハンスメント型
MISFET、Q5はデプレツシヨン型MISFETとす
る。
端子に加えられる信号と互いに相補関係にある信
号が加えられる第２の入力端子、３は出力端子５
を高インピーダンス状態にする信号が加えられる
第３の入力端子、４は電源に接続される電源端
子、５は出力端子、６は第３の入力端子に加えら
れる信号と互いに相補関係にある信号が加えられ
る第４の入力端子、Q1，Q2は出力MISFET、
Q3，Q4は出力端子５を高インピーダンス状態に
するためのMISFET、Q5は出力が高インピーダ
ンス状態になつている時出力MISFET Q1のドレ
イン−ソース間電圧を低くするためのMISFET
である。但しQ1〜Q4はエンハンスメント型
MISFET、Q5はデプレツシヨン型MISFETとす
る。
第２図の回路の動作を説明する。まず第３の入
力端子３が低レベルに、第４の入力端子６が高レ
ベルになつているとする。この時第１の入力端子
１が高レベル、第２の入力端子２が低レベルにな
つていると出力MISFET Q1はオンし、Q2はオフ
しており出力端子５には高レベルが出力される。
第４の入力端子６は高レベルになつているので
Q5の内部抵抗は小さいため出力の高レベルには
ほとんど影響を与えない。第１の入力端子１が低
レベル、第２の入力端子２が高レベルになつてい
ると出力MISFET Q1はオフ、Q2はオンしており
出力端子５には低レベルが出力される。次に第３
の入力端子３が高レベルに、第４の入力端子６が
低レベルになつている時を考える。この場合
MISFET Q3，Q4がオンしているため出力
MISFET Q1，Q2のゲートは接地レベルになつて
おり、従つて、Q1，Q2はオフして出力端子５は
高インピーダンス状態になつている。ところで第
４の入力端子６は低レベルになつているが
MISFET Q5はデプレツシヨン型のため、Q5のソ
ースはQ5のスレツシヨルド電圧の絶対値に近い
値になつている。このような状態で出力端子５に
負の電圧を加えた時の第３図の回路の動作を示し
たグラフが第３図である。第３図では横軸に出力
端子５に加える電圧をとり、縦軸にMISFET Q5
のソース電圧と、電源電流が取つてある。曲線Ａ
は出力端子５に加える電圧と、MISFET Q5のソ
ース電圧の関係を示しており、曲線Ｂは出力端子
５に加える電圧とMISFET Q1を流れる電流の関
係を示しており、破線で示した直線Ｃは出力端子
電圧と出力MISFET Q1のソース電圧との関係
（この２つは全く同一なので軸に対して45゜の角度
になる。）を示している。従つて第３図のＤで示
した曲線Ａと破線Ｃの間隔は出力MISFET Q1の
ドレイン−ソース間電位差に対応し、またＥで示
した、電源レベルVCCと曲線Ａとの間隔は、
MISFETQ5のドレインソース間電位差に対応し
ている。さて、出力端子５の電圧を零ボルトから
負の方向に電圧を増していくと、加える負電圧の
絶対値が出力MISFET Q1のスレツシヨルド電圧
VTEを越えると電源電流が流れはじめ、MISFET
Q5のソース電圧は下がりはじめる。そして加え
る負電圧が深くなるにつれて電源電流は増大し
Q5のソース電圧は下がつていく。ここで重要な
ことは出力MISFET Q1のソースドレイン間電位
差を示す、曲線Ａと破線Ｃの間隔Ｄは、出力端子
電圧を負にしても、出力端子電圧が零ボルトの時
の電位差より大きくならず、またMISFET Q5の
ドレイン−ソース間電位差を示すVCCと曲線Ａの
間隔は出力端子５に加える電圧が第３図中の−
VEの値に達するまで電源電圧VCCよりも小さい値
であるということである。前述した様にインパク
トイオン化は飽和領域で動作しているMISFET
のドレイン−ソース間電圧が高い時に起こる。従
つて第２図に示したような回路を用いて、１個の
MISFETのドレイン−ソース間電圧を下げるこ
とにより、出力回路のMISFETでインパクトイ
オン化が起るのを防止することができる。
力端子３が低レベルに、第４の入力端子６が高レ
ベルになつているとする。この時第１の入力端子
１が高レベル、第２の入力端子２が低レベルにな
つていると出力MISFET Q1はオンし、Q2はオフ
しており出力端子５には高レベルが出力される。
第４の入力端子６は高レベルになつているので
Q5の内部抵抗は小さいため出力の高レベルには
ほとんど影響を与えない。第１の入力端子１が低
レベル、第２の入力端子２が高レベルになつてい
ると出力MISFET Q1はオフ、Q2はオンしており
出力端子５には低レベルが出力される。次に第３
の入力端子３が高レベルに、第４の入力端子６が
低レベルになつている時を考える。この場合
MISFET Q3，Q4がオンしているため出力
MISFET Q1，Q2のゲートは接地レベルになつて
おり、従つて、Q1，Q2はオフして出力端子５は
高インピーダンス状態になつている。ところで第
４の入力端子６は低レベルになつているが
MISFET Q5はデプレツシヨン型のため、Q5のソ
ースはQ5のスレツシヨルド電圧の絶対値に近い
値になつている。このような状態で出力端子５に
負の電圧を加えた時の第３図の回路の動作を示し
たグラフが第３図である。第３図では横軸に出力
端子５に加える電圧をとり、縦軸にMISFET Q5
のソース電圧と、電源電流が取つてある。曲線Ａ
は出力端子５に加える電圧と、MISFET Q5のソ
ース電圧の関係を示しており、曲線Ｂは出力端子
５に加える電圧とMISFET Q1を流れる電流の関
係を示しており、破線で示した直線Ｃは出力端子
電圧と出力MISFET Q1のソース電圧との関係
（この２つは全く同一なので軸に対して45゜の角度
になる。）を示している。従つて第３図のＤで示
した曲線Ａと破線Ｃの間隔は出力MISFET Q1の
ドレイン−ソース間電位差に対応し、またＥで示
した、電源レベルVCCと曲線Ａとの間隔は、
MISFETQ5のドレインソース間電位差に対応し
ている。さて、出力端子５の電圧を零ボルトから
負の方向に電圧を増していくと、加える負電圧の
絶対値が出力MISFET Q1のスレツシヨルド電圧
VTEを越えると電源電流が流れはじめ、MISFET
Q5のソース電圧は下がりはじめる。そして加え
る負電圧が深くなるにつれて電源電流は増大し
Q5のソース電圧は下がつていく。ここで重要な
ことは出力MISFET Q1のソースドレイン間電位
差を示す、曲線Ａと破線Ｃの間隔Ｄは、出力端子
電圧を負にしても、出力端子電圧が零ボルトの時
の電位差より大きくならず、またMISFET Q5の
ドレイン−ソース間電位差を示すVCCと曲線Ａの
間隔は出力端子５に加える電圧が第３図中の−
VEの値に達するまで電源電圧VCCよりも小さい値
であるということである。前述した様にインパク
トイオン化は飽和領域で動作しているMISFET
のドレイン−ソース間電圧が高い時に起こる。従
つて第２図に示したような回路を用いて、１個の
MISFETのドレイン−ソース間電圧を下げるこ
とにより、出力回路のMISFETでインパクトイ
オン化が起るのを防止することができる。
次に、本発明の第２の実施例について第４図を
用いて説明する。
用いて説明する。
第４図において１は第１の入力端子、２は第１
の入力端子に加えられる信号と互いに相補関係に
ある信号が加えられる第２の入力端子、３は出力
端子５を高インピーダンス状態にする信号が加え
られる第３の入力端子、４は電源される電源端
子、５は出力端子、Q1，Q2は出力MISFET、
Q3，Q4は出力端子５を高インピーダンス状態に
するためのMISFET、Q5は出力が高インピーダ
ンス状態になつている時出力MISFET Q1のドレ
イン−ソース間電圧を低くするためのMISFET
である。第１の実施例と同じ様にQ1〜Q4はエン
ハンスメント型MISFET、Q5はデプレツシヨン
型MISFETである。第４図の回路の動作を以下
に説明する。まず第３の入力端子が低レベルにな
つている時を考えると、この時MISFET Q3，Q4
はともにオフしているから、出力MISFET Q1，
Q2及びQ5のゲートには入力信号が加わつている。
いま入力端子１が高レベル、入力端子２が低レベ
ルになつていると、MISFET Q1及びQ5がオン
し、Q2はオフしていて、出力端子５は高レベル
になつている。この場合Q5のゲートは高レベル
であり、Q5の内部抵抗が低いため前記第１の実
施例の時と同様に出力高レベルはQ1のドレイン
が直接電源に接続された場合とほとんど遅れない
値になつている。逆に入力端子１が低レベル、入
力端子２が高レベルになつているとQ1がオフQ2
がオンしているので、出力端子５は低レベルにな
つている。次に入力端子３が高レベルになつてい
る時を考える。この時はMISFET Q3，Q4がとも
にオンしているので、Q1，Q2，Q5のゲートはす
べて低レベルになつている。即ち、前記第１の実
施例で第３の入力端子が高レベル第４の入力端子
が低レベルになつている時と全く同じ状態になつ
ているわけである。従つて、出力端子５に負の電
圧を加えた時の動作は前記第１の実施例と全く同
様であり、出力MISFETでのインパクトイオン
化が防止される。
の入力端子に加えられる信号と互いに相補関係に
ある信号が加えられる第２の入力端子、３は出力
端子５を高インピーダンス状態にする信号が加え
られる第３の入力端子、４は電源される電源端
子、５は出力端子、Q1，Q2は出力MISFET、
Q3，Q4は出力端子５を高インピーダンス状態に
するためのMISFET、Q5は出力が高インピーダ
ンス状態になつている時出力MISFET Q1のドレ
イン−ソース間電圧を低くするためのMISFET
である。第１の実施例と同じ様にQ1〜Q4はエン
ハンスメント型MISFET、Q5はデプレツシヨン
型MISFETである。第４図の回路の動作を以下
に説明する。まず第３の入力端子が低レベルにな
つている時を考えると、この時MISFET Q3，Q4
はともにオフしているから、出力MISFET Q1，
Q2及びQ5のゲートには入力信号が加わつている。
いま入力端子１が高レベル、入力端子２が低レベ
ルになつていると、MISFET Q1及びQ5がオン
し、Q2はオフしていて、出力端子５は高レベル
になつている。この場合Q5のゲートは高レベル
であり、Q5の内部抵抗が低いため前記第１の実
施例の時と同様に出力高レベルはQ1のドレイン
が直接電源に接続された場合とほとんど遅れない
値になつている。逆に入力端子１が低レベル、入
力端子２が高レベルになつているとQ1がオフQ2
がオンしているので、出力端子５は低レベルにな
つている。次に入力端子３が高レベルになつてい
る時を考える。この時はMISFET Q3，Q4がとも
にオンしているので、Q1，Q2，Q5のゲートはす
べて低レベルになつている。即ち、前記第１の実
施例で第３の入力端子が高レベル第４の入力端子
が低レベルになつている時と全く同じ状態になつ
ているわけである。従つて、出力端子５に負の電
圧を加えた時の動作は前記第１の実施例と全く同
様であり、出力MISFETでのインパクトイオン
化が防止される。
以上説明したように本発明は出力端子が高イン
ピーダンス状態にある時に出力端子に負電圧が加
わつた時でも出力回路の出力MISFETでインパ
クトイオン化が起こらない出力回路を提供するも
のである。
ピーダンス状態にある時に出力端子に負電圧が加
わつた時でも出力回路の出力MISFETでインパ
クトイオン化が起こらない出力回路を提供するも
のである。
以上の実施例に於ては、MISFET Q5としてデ
プレツシヨン型を用いた場合について説明してき
たが、本発明は上述の実施例に限らずMISFET
Q5としてエンハンスメント型を用いることを妨
げるものではない。
プレツシヨン型を用いた場合について説明してき
たが、本発明は上述の実施例に限らずMISFET
Q5としてエンハンスメント型を用いることを妨
げるものではない。
第１図は従来の出力回路図、第２図は本発明の
第１の実施例による出力回路図、第３図は第２図
の出力回路の動作を示す図、第４図は本発明の第
２の実施例による出力回路図である。 第１図でQ1，Q2，Q3，Q4はＮチヤンネルエン
ハンスメント型MISFET、１，２は互いに相補
関係にある入力信号が加えられる入力端子、３は
出力端子を高インピーダンス状態にする信号が加
えられる入力端子、４は電源端子、５は出力端子
である。第２図でQ1，Q2，Q3，Q4はＮチヤンネ
ルエンハンスメント型MISFET、Q5はＮチヤン
ネルデプレツシヨン型MISFET、１，２は互い
に相補関係にある入力信号が加えられる入力端
子、３は出力端子を高インピーダンス状態にする
信号が加えられる入力端子、４は電源端子、５は
出力端子、６は３に加えられる信号と互いに相補
関係にある信号が加えられる入力端子である。
第１の実施例による出力回路図、第３図は第２図
の出力回路の動作を示す図、第４図は本発明の第
２の実施例による出力回路図である。 第１図でQ1，Q2，Q3，Q4はＮチヤンネルエン
ハンスメント型MISFET、１，２は互いに相補
関係にある入力信号が加えられる入力端子、３は
出力端子を高インピーダンス状態にする信号が加
えられる入力端子、４は電源端子、５は出力端子
である。第２図でQ1，Q2，Q3，Q4はＮチヤンネ
ルエンハンスメント型MISFET、Q5はＮチヤン
ネルデプレツシヨン型MISFET、１，２は互い
に相補関係にある入力信号が加えられる入力端
子、３は出力端子を高インピーダンス状態にする
信号が加えられる入力端子、４は電源端子、５は
出力端子、６は３に加えられる信号と互いに相補
関係にある信号が加えられる入力端子である。
Claims (1)
- １ 出力端子を高インピーダンス状態にすること
ができる同一導電型の絶縁ゲート型電界効果トラ
ンジスタのみを用いたプツシユプル型出力回路に
おいて、ゲートが第１の入力端子に、ソースが出
力端子に接続された第１のトランジスタと、ドレ
インが出力端子にゲートが上記第１の入力端子に
加えられる信号と互いに相補関係にある信号が加
えられる第２の入力端子に接続され、ソースが接
地された第２のトランジスタと、ドレインが上記
第１の入力端子に、ゲートが出力端子を高インピ
ーダンス状態にするための信号が加えられる第３
の入力端子に接続され、ソースが接地された第３
のトランジスタとドレインが上記第２の入力端子
に、ゲートが上記第３の入力端子に接続され、ソ
ースが接地された第４のトランジスタと、ドレイ
ンが電源にゲートが出力端子が高インピーダンス
状態にある時低レベルになる信号が加えられる第
４の入力端子に、ソースが上記第１のトランジス
タのドレインに接続されたデプレツシヨン型の第
５のトランジスタとを備えたことを特徴とする出
力回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56052664A JPS57166713A (en) | 1981-04-08 | 1981-04-08 | Output circuit |
| EP82301887A EP0062546B1 (en) | 1981-04-08 | 1982-04-08 | Output circuit |
| DE8282301887T DE3271634D1 (en) | 1981-04-08 | 1982-04-08 | Output circuit |
| US06/912,197 US4717846A (en) | 1981-04-08 | 1986-09-25 | Tri-state output circuit provided with means for protecting against abnormal voltage applied to output terminal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56052664A JPS57166713A (en) | 1981-04-08 | 1981-04-08 | Output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57166713A JPS57166713A (en) | 1982-10-14 |
| JPH0216062B2 true JPH0216062B2 (ja) | 1990-04-16 |
Family
ID=12921129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56052664A Granted JPS57166713A (en) | 1981-04-08 | 1981-04-08 | Output circuit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4717846A (ja) |
| EP (1) | EP0062546B1 (ja) |
| JP (1) | JPS57166713A (ja) |
| DE (1) | DE3271634D1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4488067A (en) * | 1983-09-19 | 1984-12-11 | International Business Machines Corporation | Tristate driver circuit with low standby power consumption |
| DE3904901A1 (de) * | 1989-02-17 | 1990-08-23 | Texas Instruments Deutschland | Integrierte gegentakt-ausgangsstufe |
| US4963766A (en) * | 1989-06-28 | 1990-10-16 | Digital Equipment Corporation | Low-voltage CMOS output buffer |
| IT1250908B (it) * | 1990-06-22 | 1995-04-21 | St Microelectronics Srl | Struttura di porta d'uscita a tre stati particolarmente per circuiti integrati cmos |
| JPH06505375A (ja) * | 1991-02-12 | 1994-06-16 | アナログ・ディバイセス・インコーポレーテッド | Ｍｏｓ回路に対する利得線形性補正回路 |
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| US6580291B1 (en) | 2000-12-18 | 2003-06-17 | Cypress Semiconductor Corp. | High voltage output buffer using low voltage transistors |
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| JPS50144372A (ja) * | 1974-05-09 | 1975-11-20 | ||
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| JPS5196275A (ja) * | 1975-02-20 | 1976-08-24 | ||
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| JPS5576378A (en) * | 1978-12-01 | 1980-06-09 | Kanzaki Paper Mfg Co Ltd | Adhesive label |
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| US4363978A (en) * | 1980-07-31 | 1982-12-14 | Rockwell International Corporation | Reduced power tristate driver circuit |
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-
1981
- 1981-04-08 JP JP56052664A patent/JPS57166713A/ja active Granted
-
1982
- 1982-04-08 DE DE8282301887T patent/DE3271634D1/de not_active Expired
- 1982-04-08 EP EP82301887A patent/EP0062546B1/en not_active Expired
-
1986
- 1986-09-25 US US06/912,197 patent/US4717846A/en not_active Expired - Fee Related
Patent Citations (3)
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| JPS5633896A (en) * | 1979-08-29 | 1981-04-04 | Cho Lsi Gijutsu Kenkyu Kumiai | Method of forming wire |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3271634D1 (en) | 1986-07-17 |
| EP0062546A3 (en) | 1983-06-08 |
| US4717846A (en) | 1988-01-05 |
| EP0062546A2 (en) | 1982-10-13 |
| EP0062546B1 (en) | 1986-06-11 |
| JPS57166713A (en) | 1982-10-14 |
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