JP3899092B2 - パワーゲーティング技術、回路および集積回路装置 - Google Patents
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Description
この発明は一般的に、集積回路(IC)装置の分野に関する。より特定的には、この発明はスリープモード動作を組入れた集積回路装置のための高速パワーゲーティング技術に関する。
ここで開示されるのは、スリープモード動作を組入れた集積回路装置のための高速パワーゲーティング技術であって、出力段はVCCおよびVSSに直接接続される。従来技術のようにパワーゲートトランジスタを出力段と直列接続する代わりに、スリープモードにおいてNチャネル出力トランジスタのゲートはVSSよりも下で駆動される(これに代えて、スリープモードにおいてPチャネルトランジスタがVCCよりも上で駆動され得る)。これは、Nチャネル装置を通る「オフ」電流が、そのゲート−ソース間電圧(VGS)が負であるために顕著に減じられるという点で、従来のパワーゲーティング技術のものに類似する全体的な効果を有する。しかしながら、アクティブモードにおいては出力段のスイッチング速度は影響を受けず、かつ前段は(約3分の1から5分の1のオーダのサイズで
)出力段のものよりも小さくすることができるので、パワーゲートトランジスタを通る電流サージは、従来のパワーゲーティングアプローチで経験するものと比較すると小さくなる。
ここで図1を参照して、集積回路メモリ装置または埋込メモリを組入れた他の装置に用いるための、書込データドライバパワーゲーティング回路100において採用される従来のパワーゲーティング技術の概略図を示す。回路100は、例示的な書込データドライバ102を図示するが、これは集積回路メモリ装置または埋込メモリアレイの一部を形成する256個以上のそのような回路の1つであり得る。
解されたい。特に、上記の開示の教示は当業者に他の修正を示唆するものと認められる。そのような修正は、それ自体既に公知であって、かつここに既に記載された特徴の代わりにまたはそれに追加して用い得る他の特徴を含み得る。本願においてクレームは特徴の特定の組合わせについて案出されているが、ここの開示の範囲は、明示的または暗示的に開示される特徴のいずれの新規な特徴またはいずれの新規な特徴の組合わせをも、もしくはいずれのクレームに現在クレームされる同じ発明に関連するか否かおよびそれが本発明が直面する同じ技術的問題のいずれかまたはすべてを軽減するか否かにかかわらず、当業者には明らかであろうその一般化または修正をも含むことを理解されたい。出願人は、本願のまたはここから派生するいずれのさらなる出願の手続の間にも、そのような特徴および/またはそのような特徴の組合せに対する新しいクレームを案出する権利をここに有する。
Claims (16)
- スリープモード動作を有する集積回路装置のためのパワーゲーティングの方法であって、前記集積回路装置には供給電圧源と基準電圧源との間に結合される出力段が設けられ、前記方法は、
前記スリープモード動作において、前記出力段の少なくとも1つの素子のゲート端子を、前記供給電圧源のレベルよりも上の、または前記基準電圧源のレベルよりも下のレベルに駆動することを含む、パワーゲーティング技術。 - 前記出力段は、前記供給電圧源と前記基準電圧源との間に結合される、直列に結合されたPチャネルトランジスタおよびNチャネルトランジスタを含む、請求項1に記載のパワーゲーティングの方法。
- 前記Nチャネルトランジスタの前記ゲート端子は、前記スリープモード動作の間には前記基準電圧レベルよりも下で駆動される、請求項2に記載の方法。
- 前記Pチャネルトランジスタの前記ゲート端子は、前記スリープモード動作の間には前記供給電圧源レベルよりも上で駆動される、請求項2に記載の方法。
- 回路であって、
供給電圧源と基準電圧源との間に結合される第1および第2の直列に結合されたトランジスタを含む出力段を含み、前記出力段はその入力端子および出力端子を含み、前記回路はさらに、
パワーゲーティング回路を含み、前記パワーゲーティング回路は前記出力段の前段に結合されて、スリープモード動作に応答して前記供給電圧源のものよりも大きい電圧レベルを前記第1のトランジスタのゲート端子に印加する、回路。 - 前記出力段は前記第1および第2のトランジスタからなるCMOSインバータとして構成され、前記第1のトランジスタはPチャネルトランジスタを含む、請求項5に記載の回路。
- 前記第1のトランジスタの前記ゲート端子に印加される前記電圧レベルは、実質的に前記供給電圧源レベルに0.3Vを加算したレベルを含む、請求項5に記載の回路。
- 回路であって、
供給電圧源と基準電圧源との間に結合される第1および第2の直列に結合されたトランジスタを含む出力段を含み、前記出力段はその入力端子および出力端子を含み、前記回路はさらに、
パワーゲーティング回路を含み、前記パワーゲーティング回路は前記出力段の前段に結合されて、スリープモード動作に応答して前記基準電圧源のものよりも小さい電圧レベルを前記第2のトランジスタのゲート端子に印加する、回路。 - 前記出力段は前記第1および第2のトランジスタからなるCMOSインバータとして構成され、前記第2のトランジスタはNチャネルトランジスタを含む、請求項8に記載の回路。
- 前記第2のトランジスタの前記ゲート端子に印加される前記電圧レベルは、実質的に前記基準電圧源レベルから0.3Vを減算したレベルを含む、請求項8に記載の回路。
- メモリアレイのためのパワーゲーティングされた書込データドライバ回路を含む集積回路装置であって、前記ドライバ回路は、
供給電圧源とパワーゲーティングされた基準電圧ラインとの間に結合される少なくとも第1の段と、
前記供給電圧源と基準電圧源との間に結合される出力段とを含み、前記出力段への入力は前記少なくとも第1の段の出力に結合され、前記ドライバ回路はさらに、
パワーゲーティング回路を含み、前記パワーゲーティング回路は前記出力段の前段に結合されて、スリープモード動作に応答して前記入力を前記基準電圧源レベルのものよりも低いレベルに駆動する、集積回路装置。 - 前記出力段はCMOSインバータを含み、前記CMOSインバータは少なくとも1つの直列に結合されるPチャネルトランジスタおよび少なくとも1つのNチャネルトランジスタを含む、請求項11に記載の集積回路装置。
- 前記少なくとも1つのNチャネルトランジスタのゲート端子は、前記スリープモード動作に応答して、負のVGSを確立するよう駆動される、請求項12に記載の集積回路装置。
- メモリアレイのためのパワーゲーティングされた書込データドライバ回路を含む集積回路装置であって、前記ドライバ回路は、
基準電圧源とパワーゲーティングされた供給電圧ラインとの間に結合される少なくとも第1の段と、
供給電圧源と前記基準電圧源との間に結合される出力段とを含み、前記出力段への入力は前記少なくとも第1の段の出力に結合され、前記ドライバ回路はさらに、
パワーゲーティング回路を含み、前記パワーゲーティング回路は前記出力段の入力に結合されて、スリープモード動作に応答して前記入力を前記供給電圧源レベルのものよりも高いレベルに駆動する、集積回路装置。 - 前記出力段はCMOSインバータを含み、前記CMOSインバータは少なくとも1つの
直列に結合されるPチャネルトランジスタおよび少なくとも1つのNチャネルトランジスタを含む、請求項14に記載の集積回路装置。 - 前記少なくとも1つのPチャネルトランジスタのゲート端子は、前記スリープモード動作に応答して、前記供給電圧源のレベルよりも高いしきい値電圧よりも大きいレベルに駆動される、請求項15に記載の集積回路装置。
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