JP3899092B2 - パワーゲーティング技術、回路および集積回路装置 - Google Patents

Description

発明の背景
この発明は一般的に、集積回路（ＩＣ）装置の分野に関する。より特定的には、この発明はスリープモード動作を組入れた集積回路装置のための高速パワーゲーティング技術に関する。

パワーゲーティングは、スリープモード電力を減じるためにさまざまな回路に関連して用いられてきた。従来は、これは回路へのＶＣＣおよびＶＳＳ供給経路にトランジスタを追加することにより達成される。これらのパワーゲートトランジスタはアクティブモードの動作の間に「オン」にされ、かつスリープモードの間に「オフ」にされて、トランジスタ「オフ」電流による合計の静電流を減じる。典型的には、パワーゲートトランジスタのゲート端子は、それらのゲート−ソース間電圧（Ｖ_GS）が負であるように、（Ｐチャネル装置の場合）ＶＣＣよりも高い、または（Ｎチャネル装置の場合）ＶＳＳよりも低い電圧レベルになるようにされる。これはこれらのトランジスタの「オフ」電流を顕著に減じる。

しかしながら、しばしば多数の回路がこれらのパワーゲートトランジスタに結合され、かつこれらの回路のすべてがほぼ同時にスイッチングし得るので、アクティブモード動作の間にパワーゲートトランジスタを通る電流サージは最終的に非常に大きくなる。この電流サージはパワーゲートトランジスタにわたる電圧降下を生じさせるが、これはＶＣＣのレベルを減じるのと同じ影響を有する傾向があるので、性能を劣化させる。さらに、これらのパワーゲートトランジスタは、必然的に、過度に回路速度を劣化させることを避けるために非常に大きくされなければならず（そのような劣化はそれでもある程度は生じるが）、それにより多大なオンチップ領域を消費する。

集積回路メモリアレイに関連付けられる書込データドライバ回路において、この従来のアプローチは、もしパワーゲートトランジスタが同時にはスイッチングしないかなりの数の回路によって共有され得るならば有効である。しかしながら、（たとえば２５６個以上の）多数の書込データドライバが存在する、集積回路メモリ装置、および埋込メモリを組入れた装置の場合には、ＮＭＯＳパワーゲートトランジスタを通過する電流サージが非常に大きい。これはパワーゲートトランジスタにわたる電圧降下をもたらすが、これは書込データドライバ回路の出力段のスイッチング速度を制限する。

発明の要約
ここで開示されるのは、スリープモード動作を組入れた集積回路装置のための高速パワーゲーティング技術であって、出力段はＶＣＣおよびＶＳＳに直接接続される。従来技術のようにパワーゲートトランジスタを出力段と直列接続する代わりに、スリープモードにおいてＮチャネル出力トランジスタのゲートはＶＳＳよりも下で駆動される（これに代えて、スリープモードにおいてＰチャネルトランジスタがＶＣＣよりも上で駆動され得る）。これは、Ｎチャネル装置を通る「オフ」電流が、そのゲート−ソース間電圧（Ｖ_GS）が負であるために顕著に減じられるという点で、従来のパワーゲーティング技術のものに類似する全体的な効果を有する。しかしながら、アクティブモードにおいては出力段のスイッチング速度は影響を受けず、かつ前段は（約３分の１から５分の１のオーダのサイズで
）出力段のものよりも小さくすることができるので、パワーゲートトランジスタを通る電流サージは、従来のパワーゲーティングアプローチで経験するものと比較すると小さくなる。

特にここで開示されるのは、スリープモード動作を有する集積回路装置のためのパワーゲーティング技術であって、供給電圧源と基準電圧源との間に結合される出力段を設けることと、スリープモード動作において、出力段の少なくとも１つの素子のゲート端子を、供給電圧源のレベルよりも上の、または基準電圧源のレベルよりも下のレベルに駆動することとを含む。

さらにここで開示されるのは、回路であって、供給電圧源と基準電圧源との間に結合される第１および第２の直列に結合されたトランジスタを含む出力段を含み、出力段はその入力端子および出力端子を含む。パワーゲーティング回路は出力段の前段に結合されて、スリープモード動作に応答して供給電圧源のものよりも大きい電圧レベルを第１のトランジスタのゲート端子に印加する。代替的な実施例においては、パワーゲーティング回路は、スリープモード動作に応答して基準電圧源のものよりも小さい電圧レベルを第２のトランジスタのゲート端子に印加する。

またここで開示されるのは、メモリアレイのためのパワーゲーティングされる書込データドライバ回路を含む集積回路装置である。ドライバ回路は、制御ノードとパワーゲーティングされる供給電圧ラインとの間に結合される少なくとも第１の段と、供給電圧源と基準電圧源との間に結合される出力段とを含み、出力段への入力は少なくとも第１の段の出力に結合される。パワーゲーティング回路は制御ノードに結合されて、スリープモード動作に応答して出力段の入力を基準電圧源レベルのものよりも低いレベルに駆動する。代替的な実施例においては、パワーゲーティング回路はスリープモード動作に応答して入力を供給電圧源レベルのものよりも高いレベルに駆動し得る。

添付の図面と関連して以下の好ましい実施例の説明を参照することにより、この発明の上記および他の特徴ならびに目的と、それらを達成するための態様とはより明らかとなり、この発明自体が最もよく理解されるであろう。

好ましい実施例の説明
ここで図１を参照して、集積回路メモリ装置または埋込メモリを組入れた他の装置に用いるための、書込データドライバパワーゲーティング回路１００において採用される従来のパワーゲーティング技術の概略図を示す。回路１００は、例示的な書込データドライバ１０２を図示するが、これは集積回路メモリ装置または埋込メモリアレイの一部を形成する２５６個以上のそのような回路の１つであり得る。

示されるように、各書込データドライバ１０２は、パワーゲーティングされる供給電圧ライン１０４および対応してパワーゲーティングされる基準電圧ライン１０６に結合される。パワーゲーティングされる供給電圧ライン１０４は、大きなＰチャネルトランジスタ１０８を介して供給電圧ライン（ＶＣＣ）に選択的に結合および減結合され、該Ｐチャネルトランジスタ１０８は、そのゲート端子１１０を、アクティブモード（−０．３Ｖ）およびスリープモード（ＶＣＣ＋０．３Ｖ）の動作のそれぞれを示す入力信号を受けるよう結合される。同様の態様で、パワーゲーティングされる基準電圧ライン１０６は同様に大きなＮチャネルトランジスタ１１２を介して基準電圧ライン（ＶＳＳ）に選択的に結合および減結合され、該Ｎチャネルトランジスタ１１２はそのゲート端子１１４を、アクティブ（ＶＣＣ＋０．３Ｖ）およびスリープモード（−０．３Ｖ）の動作のそれぞれを示す対応の入力信号を受けるよう結合される。

書込データドライバ１０２は第１のインバータ段１１８を含み、該インバータ段１１８は、ＶＣＣとパワーゲーティングされる基準電圧ライン１０６との間に結合され、かつスリープモード動作の間には０Ｖである入力１１６を有する、直列接続されたＰチャネルおよびＮチャネルトランジスタを含む。インバータ段１１８の出力は別の相補型金属酸化膜半導体（ＣＭＯＳ）インバータ段１２０の入力に結合され、該インバータ段１２０は、パワーゲーティングされる供給電圧ライン１０４とＶＳＳとの間に結合され、インバータ段１２０の出力は別のＣＭＯＳインバータを含む出力段１２４の入力に結合され、該別のＣＭＯＳインバータ１２４は、ＶＣＣとパワーゲーティングされる基準電圧ライン１０６との間に結合されておりＶＳＳには直接結合されない。出力段１２４は出力ライン１２６に書込データ信号を供給する。

図示されるように、従来のパワーゲート技術は集積回路装置におけるスリープモード電力を減じるために適用可能である。図示され説明された従来の方法に従うと、パワーゲーティングされる回路（この場合書込データドライバ１０２）と、供給電圧源（ＶＣＣ）および基準電圧レベル（ＶＳＳまたは回路接地）との間に大きなパワーゲーティングトランジスタ１０８および１１２が追加される。このアプローチは、もしパワーゲートトランジスタ１０８および１１２が同時にはスイッチングしない多数の回路によって共有され得るのであれば有効である。しかしながら、同時にスイッチングする多数の回路が存在する場合、よりよいパワーゲーティング解決策が必要となる。

点線内に示される回路が多数回（たとえば２５６回以上）繰返され、出力段１２４がすべて同時にスイッチングする書込データドライバ１０２のような場合には、パワーゲートトランジスタ１１２を通過する電流サージは非常に大きくなる。これは、出力段１２４のスイッチング速度を限定するであろう、パワーゲートトランジスタ１１２をわたる有効電圧降下をもたらすおそれがある。したがって、パワーゲートトランジスタ１１２は非常に大きくされなければならず、かつ回路１００のスイッチング速度はそれでも劣化するであろう。

さらに図２を参照して、この発明の高速パワーゲーティング技術の例示的な実現例の概略図を示すが、これはたとえば、出力段がＶＣＣおよびＶＳＳに直接結合されてスリープモードにおいて出力段Ｎチャネル装置のゲートがＶＳＳよりも下で駆動される、同等の書込データドライバ回路２００において用いるためのものである。

回路２００は改良された例示的な書込データドライバ２０２を図示するが、これもまた集積回路メモリ装置または埋込メモリアレイの一部を形成する２５６個以上のそのような回路のうちの１つであり得る。

示されるように、各改良された書込データドライバ２０２は、パワーゲーティングされる供給電圧ライン２０４および対応してパワーゲーティングされる基準電圧ライン２０６に部分的に結合される。パワーゲーティングされる供給電圧ライン２０４は、Ｐチャネルトランジスタ２０８を介してＶＣＣに選択的に結合および減結合され、該Ｐチャネルトランジスタ２０８は、そのゲート端子２１０を、アクティブモード（−０．３Ｖ）およびスリープモード（ＶＣＣ＋０．３Ｖ）の動作のそれぞれを示す入力信号を受けるよう結合される。同様の態様で、パワーゲーティングされる基準電圧ライン２０６は、（図１のトランジスタ１１２に対して）相対的により小さいＮチャネルトランジスタ２１２を介してＶＳＳに選択的に結合および減結合され、該Ｎチャネルトランジスタ２１２はそのゲート端子２１４を、アクティブ（ＶＣＣ＋０．３Ｖ）およびスリープモード（−０．３Ｖ）の動作のそれぞれを示す対応の入力信号を受けるよう結合される。

書込データドライバ２０２は第１の段２１８を含み、該第１の段２１８は、ＶＣＣとパワーゲーティングされる基準電圧ライン２０６との間に結合され、かつスリープモード動作の間には０Ｖである入力２１６を有する、直列接続されたＰチャネルおよびＮチャネルトランジスタを含む。第１の段２１８の出力は別のＣＭＯＳ段２２０の入力に結合され、該ＣＭＯＳ段２２０は、パワーゲーティングされる供給電圧ライン２０４とノード２３０との間に結合される。ノード２３２でのインバータ段２２０の出力は、出力段２２４の入力に結合され、該出力段２２４は、ＶＣＣとＶＳＳとの間に直接結合されるＣＭＯＳインバータを含む。出力段２２４は出力ライン２２６に書込データ信号を供給する。

ＶＣＣのアクティブモード信号および対応の−０．３Ｖのスリープモード信号は、Ｎチャネルトランジスタ２３６のゲート端子に結合されるノード２３４に与えられ、該Ｎチャネルトランジスタ２３６はそのドレイン端子をノード２３０に結合され、そのソース端子をＶＳＳに結合される。ノード２３４はまた、ＶＣＣと−０．３Ｖのソースとの間に結合される直列接続されたＰチャネルトランジスタ２３８およびＮチャネルトランジスタ２４０のゲート端子にも結合される。トランジスタ２３８および２４０のドレイン端子に結合されるノード２４２はまたＮチャネルトランジスタ２４４のゲート端子にも結合され、該Ｎチャネルトランジスタ２４４はそのドレイン端子をノード２３０に結合され、そのソース端子も−０．３Ｖのソースに結合される。

この図面に関して、この発明の高速パワーゲーティング技術の例示的な実現例が示され説明された。このアプローチにおいて、出力段２２４はＶＣＣおよびＶＳＳに直接接続される。パワーゲートトランジスタ（たとえばトランジスタ２０８または２１２）を出力段２２４と直列接続する代わりに、スリープモードにおいて出力段２２４におけるＮチャネル出力トランジスタのゲートはＶＳＳよりも下（たとえば−０．３Ｖ）で駆動される。これは、このＮチャネルトランジスタを通る「オフ」電流が、そのゲート−ソース間電圧（Ｖ_GS）が負であるために顕著に減じられるという点で、従来のパワーゲーティングと同じ効果を有する。しかしながらアクティブモードにおいては、出力段２２４のスイッチング速度は影響を受けず、かつ前段２２０は約３分の１から５分の１のオーダのサイズで出力段２２４よりも小さくできる。したがって、パワーゲートトランジスタ２１２を通る電流サージは、図１の従来のアプローチにおけるトランジスタ１１２を通るものと比較して相対的に小さくなる。

動作において、書込データドライバ回路２００は以下のように機能する。アクティブモードの間、トランジスタ２３６は「オン」してノード２３０をＶＳＳ（０Ｖ）で保持する。したがって、ノード２３２は、点線内の回路２０２が一つの論理状態から別のものにスイッチングするにつれて、ＶＣＣとＶＳＳとの間でスイッチングする。スリープモードにおいて、トランジスタ２３６は「オフ」してトランジスタ２４４は「オン」する。これはノード２３０をＶＳＳよりも下の電圧（−０．３Ｖ）に駆動する。また、スリープモードの間に、ノード２３２がＶＳＳよりも下で駆動されるよう、回路への入力は０Ｖに駆動される。したがって、出力段２２４におけるＮチャネルトランジスタのゲートは、ＶＳＳよりも下の電圧で保持される。このトランジスタのソースはＶＳＳに結合されるので、そのＶ_GSは負であり、これはここを通過する「オフ」電流を減じる。

示される代表的な実施例においては出力段２２４のＮチャネルトランジスタのゲートはＶＳＳよりも下で駆動するよう示されるが、この発明の原理は、出力段２２４の出力Ｐチャネルトランジスタのゲートも同様にまたは代替的に、ＶＣＣよりも上（たとえばＶＣＣ＋０．３Ｖ）で駆動される回路実現例にも同様に関係する。

この発明の原理を特定の回路実現例と関連して説明してきたが、上記の説明は例示のためになされたものであって発明の範囲の限定としてなされたものではないことを明確に理
解されたい。特に、上記の開示の教示は当業者に他の修正を示唆するものと認められる。そのような修正は、それ自体既に公知であって、かつここに既に記載された特徴の代わりにまたはそれに追加して用い得る他の特徴を含み得る。本願においてクレームは特徴の特定の組合わせについて案出されているが、ここの開示の範囲は、明示的または暗示的に開示される特徴のいずれの新規な特徴またはいずれの新規な特徴の組合わせをも、もしくはいずれのクレームに現在クレームされる同じ発明に関連するか否かおよびそれが本発明が直面する同じ技術的問題のいずれかまたはすべてを軽減するか否かにかかわらず、当業者には明らかであろうその一般化または修正をも含むことを理解されたい。出願人は、本願のまたはここから派生するいずれのさらなる出願の手続の間にも、そのような特徴および／またはそのような特徴の組合せに対する新しいクレームを案出する権利をここに有する。

大きなＰチャネルおよびＮチャネルパワーゲーティングトランジスタが用いられて、アクティブモードおよびスリープモードの動作において書込データドライバをＶＣＣおよびＶＳＳソースのそれぞれに結合および減結合する、書込データドライバパワーゲーティング回路において採用される従来のパワーゲーティング技術の概略図である。 たとえば出力段がＶＣＣおよびＶＳＳに直接結合されてスリープモードにおいて出力段Ｎチャネル装置のゲートがＶＳＳよりも下で駆動される、同等の書込データドライバ回路において用いるための、この発明の高速パワーゲーティング技術の例示的な実現例の概略図である。

符号の説明

２００ 書込データドライバ回路、２０２ 書込データドライバ、２２４ 出力段。

Claims (16)

1. スリープモード動作を有する集積回路装置のためのパワーゲーティングの方法であって、前記集積回路装置には供給電圧源と基準電圧源との間に結合される出力段が設けられ、前記方法は、
   前記スリープモード動作において、前記出力段の少なくとも１つの素子のゲート端子を、前記供給電圧源のレベルよりも上の、または前記基準電圧源のレベルよりも下のレベルに駆動することを含む、パワーゲーティング技術。
2. 前記出力段は、前記供給電圧源と前記基準電圧源との間に結合される、直列に結合されたＰチャネルトランジスタおよびＮチャネルトランジスタを含む、請求項１に記載のパワーゲーティングの方法。
3. 前記Ｎチャネルトランジスタの前記ゲート端子は、前記スリープモード動作の間には前記基準電圧レベルよりも下で駆動される、請求項２に記載の方法。
4. 前記Ｐチャネルトランジスタの前記ゲート端子は、前記スリープモード動作の間には前記供給電圧源レベルよりも上で駆動される、請求項２に記載の方法。
5. 回路であって、
   供給電圧源と基準電圧源との間に結合される第１および第２の直列に結合されたトランジスタを含む出力段を含み、前記出力段はその入力端子および出力端子を含み、前記回路はさらに、
   パワーゲーティング回路を含み、前記パワーゲーティング回路は前記出力段の前段に結合されて、スリープモード動作に応答して前記供給電圧源のものよりも大きい電圧レベルを前記第１のトランジスタのゲート端子に印加する、回路。
6. 前記出力段は前記第１および第２のトランジスタからなるＣＭＯＳインバータとして構成され、前記第１のトランジスタはＰチャネルトランジスタを含む、請求項５に記載の回路。
7. 前記第１のトランジスタの前記ゲート端子に印加される前記電圧レベルは、実質的に前記供給電圧源レベルに０．３Ｖを加算したレベルを含む、請求項５に記載の回路。
8. 回路であって、
   供給電圧源と基準電圧源との間に結合される第１および第２の直列に結合されたトランジスタを含む出力段を含み、前記出力段はその入力端子および出力端子を含み、前記回路はさらに、
   パワーゲーティング回路を含み、前記パワーゲーティング回路は前記出力段の前段に結合されて、スリープモード動作に応答して前記基準電圧源のものよりも小さい電圧レベルを前記第２のトランジスタのゲート端子に印加する、回路。
9. 前記出力段は前記第１および第２のトランジスタからなるＣＭＯＳインバータとして構成され、前記第２のトランジスタはＮチャネルトランジスタを含む、請求項８に記載の回路。
10. 前記第２のトランジスタの前記ゲート端子に印加される前記電圧レベルは、実質的に前記基準電圧源レベルから０．３Ｖを減算したレベルを含む、請求項８に記載の回路。
11. メモリアレイのためのパワーゲーティングされた書込データドライバ回路を含む集積回路装置であって、前記ドライバ回路は、
    供給電圧源とパワーゲーティングされた基準電圧ラインとの間に結合される少なくとも第１の段と、
    前記供給電圧源と基準電圧源との間に結合される出力段とを含み、前記出力段への入力は前記少なくとも第１の段の出力に結合され、前記ドライバ回路はさらに、
    パワーゲーティング回路を含み、前記パワーゲーティング回路は前記出力段の前段に結合されて、スリープモード動作に応答して前記入力を前記基準電圧源レベルのものよりも低いレベルに駆動する、集積回路装置。
12. 前記出力段はＣＭＯＳインバータを含み、前記ＣＭＯＳインバータは少なくとも１つの直列に結合されるＰチャネルトランジスタおよび少なくとも１つのＮチャネルトランジスタを含む、請求項１１に記載の集積回路装置。
13. 前記少なくとも１つのＮチャネルトランジスタのゲート端子は、前記スリープモード動作に応答して、負のＶ_GSを確立するよう駆動される、請求項１２に記載の集積回路装置。
14. メモリアレイのためのパワーゲーティングされた書込データドライバ回路を含む集積回路装置であって、前記ドライバ回路は、
    基準電圧源とパワーゲーティングされた供給電圧ラインとの間に結合される少なくとも第１の段と、
    供給電圧源と前記基準電圧源との間に結合される出力段とを含み、前記出力段への入力は前記少なくとも第１の段の出力に結合され、前記ドライバ回路はさらに、
    パワーゲーティング回路を含み、前記パワーゲーティング回路は前記出力段の入力に結合されて、スリープモード動作に応答して前記入力を前記供給電圧源レベルのものよりも高いレベルに駆動する、集積回路装置。
15. 前記出力段はＣＭＯＳインバータを含み、前記ＣＭＯＳインバータは少なくとも１つの
    直列に結合されるＰチャネルトランジスタおよび少なくとも１つのＮチャネルトランジスタを含む、請求項１４に記載の集積回路装置。
16. 前記少なくとも１つのＰチャネルトランジスタのゲート端子は、前記スリープモード動作に応答して、前記供給電圧源のレベルよりも高いしきい値電圧よりも大きいレベルに駆動される、請求項１５に記載の集積回路装置。

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