WO2023166714A1 - 信号生成装置、信号生成方法及びコンピュータプログラム - Google Patents

信号生成装置、信号生成方法及びコンピュータプログラム Download PDF

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WO2023166714A1
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digital
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signals
analog
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政則 中村
裕史 山崎
宗彦 長谷
福太郎 濱岡
孝行 小林
裕 宮本
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日本電信電話株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/02—Transmitters
    • H04B1/04—Circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems

Definitions

  • the present invention relates to a signal generation device, a signal generation method, and a computer program.
  • High-quality, high-speed signal generation technology for increasing the capacity of optical transmission is attracting attention.
  • a signal generation device that divides the target input signal into low frequency and high frequency, and pre-equalizes the divided signal and the complex conjugate signal of the divided signal by MIMO (Multiple Input Multiple Output) processing. It has been proposed (see, for example, Patent Document 1).
  • FIG. 6 is a diagram showing a configuration example of a conventional signal generation device 100.
  • Signal generator 100 includes band dividing section 611 , spectrum folding section 612 , filter 613 , a plurality of SubDACs (Sub Digital Analog Converters) 121 and 122 , and analog multiplexer 131 .
  • the band dividing section 611 divides the input signal 101 into low frequency and high frequency.
  • a spectral folding unit 612 generates a complex conjugate signal of the divided signals.
  • a filter 613 receives each divided signal and each complex conjugate signal and generates multiple composite signals to be sent to multiple SubDACs 121 and 122 .
  • SubDACs 121 and 122 convert multiple composite signals output from filter 613 into multiple analog signals.
  • the analog multiplexer 131 receives a plurality of analog signals and generates a high-speed signal.
  • the present invention aims to provide a technique capable of generating a wideband signal with high signal quality.
  • a digital signal processing unit a plurality of digital-analog conversion units that convert a plurality of digital signals output from the digital signal processing unit into analog signals, respectively, and from each of the plurality of digital-analog conversion units and an analog multiplexer that interleaves output analog signals to generate a wideband signal
  • the digital signal processing unit converts the input signal into the sampling frequencies of the plurality of digital-analog converters and the analog multiplexer.
  • a serial-to-parallel converter that divides the signals into a plurality of divided signals in a time domain according to a ratio to a clock frequency; and a convolution operation on the plurality of divided signals generated by the serial-to-parallel converter.
  • a plurality of addition units for generating a plurality of digital signals corresponding to the respective digital-to-analog conversion units by adding the plurality of divided signals convoluted by the plurality of convolution operation units.
  • a signal generating device comprising:
  • a digital signal processing unit divides an input signal into a number corresponding to a ratio between a sampling frequency of a plurality of digital-analog converters and a clock frequency of an analog multiplexer in the time domain, and divides the input signal into a plurality of A divided signal is generated, the digital signal processing unit performs a convolution operation on the plurality of divided signals, and the digital signal processing unit adds the plurality of divided signals subjected to the convolution operation to obtain each A plurality of digital signals corresponding to the digital-analog conversion unit are generated, the plurality of digital-analog conversion units convert the plurality of digital signals output from the digital signal processing unit into analog signals, and the analog multiplexer converts the above-mentioned A signal generation method for generating a broadband signal by interleaving analog signals output from each of a plurality of digital-analog converters.
  • One aspect of the present invention is a computer program for causing a computer to function as the above signal generation device.
  • FIG. 1 is a diagram illustrating a configuration example of an optical transmission device including a signal generation device according to a first embodiment
  • FIG. 4 is a time chart showing an operation example of the signal generating device according to the first embodiment
  • FIG. 10 is a diagram illustrating a configuration example of an optical transmission device including a signal generation device according to a second embodiment
  • 9 is a time chart showing an operation example of the signal generation device according to the second embodiment
  • FIG. 10 is a diagram illustrating a configuration example of an optical transmission device including a signal generation device according to a second embodiment
  • It is a figure which shows the structural example of the conventional signal generation apparatus.
  • FIG. 1 is a diagram showing a configuration example of an optical transmission device including a signal generation device 10 according to the first embodiment.
  • the optical transmission device comprises a plurality of signal generators 10 , a laser light source 20 and an optical front end circuit 30 .
  • the configuration of each signal generator 10 is the same.
  • the signal generator 10 uses a plurality of DACs and a high-speed analog device to generate a wider band signal (high-speed signal c in FIG. 1) than the output band of a single DAC.
  • the laser light source 20 emits laser light.
  • the optical front-end circuit 30 modulates the high-speed signals generated by the plurality of signal generators 10 with the laser light output from the laser light source 20 and outputs a modulated signal.
  • the signal generator 10 includes a digital signal processor 11, a plurality of DACs 12-1 and 12-2, a clock generator 13, and an analog multiplexer .
  • a digital signal processor 11 exemplifies the case where the number of DACs 12 is two, it is applicable to the case where the number of DACs 12 is three or more.
  • the digital signal processing unit 11 performs digital signal processing on the input signal so that a desired analog signal is obtained as the final output signal c(t) according to the characteristics of the analog multiplexer 14. It generates digital signals to be sent to DACs 12-1 and 12-2.
  • the DACs 12-1 and 12-2 convert a plurality of digital signals output from the digital signal processing section 11 into analog signals.
  • the DAC 12-1 converts the digital signal output from the digital signal processing unit 11 into an analog signal to generate the low-speed signal a(t)
  • the DAC 12-2 converts the digital signal output from the digital signal processing unit 11. The signal is converted to an analog signal to generate the slow signal b(t).
  • the clock generator 13 generates a clock for driving the analog multiplexer 14. In the first embodiment, it is assumed that the frequency of the clock generated by the clock generator 13 is half the sampling frequency of the high-speed signal c.
  • the analog multiplexer 14 interleaves the low-speed signals a(t) and b(t) output from the DACs 12-1 and 12-2 to generate wideband signals.
  • Specific configuration examples of the analog multiplexer 14 include the configuration using the analog multiplexer shown in FIG. 2 of Patent Document 1, the configuration using the mixer and combiner shown in FIG. 4, which includes a mixer, a combiner, and a 90-degree phase shifter, and the like.
  • the analog multiplexer is a switch (selector) circuit that outputs each analog signal output from each DAC 12 while switching at high speed with a clock of frequency f clk output from the clock generator 13 .
  • the digital signal processing unit 11 includes an encoding/symbol mapping unit 111, a waveform shaping unit 112, a serial/parallel conversion unit 113, a plurality of convolution calculation units 114-1 to 114-4, and a plurality of addition units 115-1. , 115-2.
  • the encoding/symbol mapping unit 111 maps transmission signals obtained by performing FEC (forward error correction) encoding on transmission bit strings to symbols.
  • the waveform shaping section 112 limits the band of the transmission signal.
  • the serial-to-parallel conversion unit 113 divides the transmission signal into a number corresponding to the ratio between the sampling frequencies of the plurality of DACs 12-1 and 12-2 and the clock frequency f clk of the analog multiplexer 14 in the time domain and divides the transmission signal into a plurality of divisions. Generate a signal.
  • the convolution calculation units 114-1 to 114-4 convolve response functions on the plurality of divided signals generated by the serial/parallel conversion unit 113.
  • FIG. The number of convolution calculation units 114 differs according to the number of divisions by the serial/parallel conversion unit 113 . For example, when the number of divisions by the serial/parallel conversion unit 113 is 2 as in the first embodiment, the number of convolution calculation units 114 is 2 N (N is the number of divisions).
  • Addition sections 115-1 and 115-2 generate a plurality of digital signals corresponding to respective DACs 12-1 and 12-2.
  • the addition unit 115-1 adds the divided signal multiplied by the response function by the convolution operation unit 114-1 and the divided signal multiplied by the response function by the convolution operation unit 114-3 to correspond to the DAC 12-1. to generate a digital signal.
  • the addition unit 115-2 adds the divided signal multiplied by the response function by the convolution operation unit 114-2 and the divided signal multiplied by the response function by the convolution operation unit 114-4 to correspond to the DAC 12-2. to generate a digital signal.
  • FIG. 2 is a time chart showing an operation example of the signal generator 10 according to the first embodiment.
  • the clocks shown in FIG. 2 are clocks generated by the clock generator 13, the low-speed signal a is the signal output from the DAC 12-1, the low-speed signal b is the signal output from the DAC 12-2, and the high-speed A signal c is a signal output from the analog multiplexer 14 .
  • the clock indicates "1”
  • the low speed signal a is selected
  • the clock indicates "0”
  • the low speed signal b is selected.
  • the low speed signal a is input to the analog multiplexer 14 at the timings of C 0 , C 2 , C 4 , C 6 , C 8 , C 10 , C 1 , C 3 , C
  • the low-speed signal b is input to the analog multiplexer 14 at timings 5 , C7 , C9 , and C11 .
  • the response function in the first embodiment is calculated based on Equations (1) and (2) below.
  • An in Formula (1) is represented by Formula (3), bn is represented by Formula (4), C2n is represented by Formula (5), and C2n +1 is represented by Formula (6).
  • the matrices represented by w 11 , w 12 , w 21 , and w 22 in equation (2) are matrices representing the band limitation for the high-speed signal z, and can be obtained by equation (7).
  • Formula (8) can be obtained using the above formulas (1) and (2).
  • equation (8) matrices represented by q 11 , q 12 , q 21 , and q 22 are matrices representing system responses after DAC 12 .
  • Equation (9) the inverse matrix represented by q 11 , q 12 , q 21 , and q 22 in Equation (9) represents the response functions of convolution calculation units 114-1 to 114-4.
  • the matrices z 2n and z 2n+1 represent desired high-speed signals.
  • a transmission bit string input to the signal generating apparatus 10 is FEC-encoded by an encoding/symbol mapping unit 111 and then mapped to symbols.
  • Waveform shaping section 112 limits the band of the transmission signal mapped to the symbol by encoding/symbol mapping section 111 .
  • a high-speed signal z (1, 2, 3, 4, 5, 6, . . . ) is input to the serial-to-parallel converter 113 as shown in FIG.
  • the serial-to-parallel converter 113 divides the input high-speed signal z into numbers corresponding to the ratio between the sampling frequencies of the plurality of DACs 12-1 and 12-2 and the clock frequency f clk of the analog multiplexer 14 in the time domain. to generate multiple split signals.
  • the clock frequency f clk in the first embodiment is half the sampling frequency of the high speed signal c. Therefore, the serial-to-parallel converter 113 divides the input high-speed signal z into two signals to generate two divided signals.
  • the serial-to-parallel converter 113 divides the input high-speed signal z into two signals to obtain a first divided signal (signals indicated by 1, 3, 5, . . . in FIG. 1) and a second divided signal. signals (signals 2, 4, 6, . . . in FIG. 1).
  • the serial-to-parallel conversion section 113 outputs the first divided signal to the convolution calculation sections 114-1 and 114-2, and outputs the second divided signal to the convolution calculation sections 114-3 and 114-4.
  • Each convolution calculation unit 114 performs a convolution calculation by multiplying the input divided signals (eg, the first divided signal and the second divided signal) by the response function obtained by the method described above.
  • the convolution units 114-1 and 114-2 perform a convolution operation by multiplying the first divided signal by the response function obtained by the method described above.
  • the convolution units 114-3 and 114-4 perform convolution by multiplying the second divided signals by the response function obtained by the method described above.
  • Addition section 115-1 adds the first divided signal multiplied by the predetermined response function by convolution operation section 114-1 and the second division signal multiplied by the predetermined response function by convolution operation section 114-3. to generate a digital signal. Adder 115-1 outputs the generated digital signal to DAC 12-1.
  • Addition section 115-2 adds the first divided signal multiplied by the predetermined response function by convolution operation section 114-2 and the second division signal multiplied by the predetermined response function by convolution operation section 114-4. to generate a digital signal.
  • Adder 115-1 outputs the generated digital signal to DAC 12-2.
  • the DAC 12-1 samples the digital signal output from the adding section 115-1 at the set sampling frequency and converts it into an analog signal. Thereby, the low speed signal a is generated.
  • DAC 12-2 samples the digital signal output from adder 115-2 at the set sampling frequency and converts it into an analog signal. This produces a low speed signal b.
  • Analog multiplexer 14 uses low-speed signal a generated by DAC 12-1 and low-speed signal b generated by DAC 12-2 to generate high-speed signal c.
  • the digital signal processing unit 11 converts the input signal into a number corresponding to the ratio between the sampling frequency of the plurality of DACs 12 and the clock frequency of the analog multiplexer 14.
  • a plurality of divided signals are generated by dividing by regions, and a plurality of digital signals corresponding to each DAC 12 are generated based on the plurality of divided signals.
  • FIG. 3 is a diagram showing a configuration example of an optical transmission device including the signal generation device 10a according to the second embodiment.
  • the optical transmission device includes a plurality of signal generators 10a, a laser light source 20, and an optical front-end circuit 30.
  • FIG. The configuration of each signal generator 10a is the same.
  • the difference between the second embodiment and the first embodiment is the configuration of the signal generation device 10a. Therefore, the configuration of the signal generation device 10a will be mainly described.
  • the signal generator 10a includes a digital signal processor 11a, a plurality of DACs 12-1 and 12-2, a clock generator 13, and an analog multiplexer .
  • the digital signal processing unit 11a includes an encoding/symbol mapping unit 111, a waveform shaping unit 112, a serial/parallel conversion unit 113a, a plurality of convolution calculation units 114-1 to 114-16, and a plurality of addition units 115-1. 115-4 and parallel-to-serial converters 116-1 and 116-2.
  • each convolution operation unit 114 is not assigned a code, but each convolution operation unit has 2 to 16 in order from the convolution operation unit 114-1.
  • a branch number shall be assigned.
  • the serial-to-parallel converter 113a converts the transmission signal into a number corresponding to the ratio between the sampling frequencies of the plurality of DACs 12-1 and 12-2 and the clock frequency f clk of the analog multiplexer 14. are divided in the time domain to generate a plurality of divided signals.
  • the ratio between the sampling frequencies of the DACs 12-1 and 12-2 and the clock frequency f clk of the analog multiplexer 14 is different from that in the first embodiment. Therefore, the number of divisions by the serial/parallel converter 113a is different from that in the first embodiment.
  • the parallel-serial converter 116-1 performs parallel-serial conversion on the digital signal output from the adder 115-1 and the digital signal output from the adder 115-2.
  • the parallel-serial conversion section 116-2 performs parallel-serial conversion on the digital signal output from the addition section 115-3 and the digital signal output from the addition section 115-4.
  • FIG. 4 is a time chart showing an operation example of the signal generator 10a according to the second embodiment.
  • the clocks shown in FIG. 4 are clocks generated by the clock generator 13, the low-speed signal a is the signal output from the DAC 12-1, the low-speed signal b is the signal output from the DAC 12-2, and the high-speed A signal c is a signal output from the analog multiplexer 14 .
  • the clock indicates "1”
  • the low speed signal a is selected
  • the clock indicates "0”
  • the low speed signal b is selected.
  • the cross marks shown in the low-speed signal a and the low-speed signal b represent signals that are actually selected.
  • the numbers shown in the low-speed signal a and the low-speed signal b represent the components of the signals marked with x in the low-speed signal a and the low-speed signal b contributing to the high-speed signal c.
  • the response function in the second embodiment is calculated based on Equations (10) and (11) below.
  • the matrix on the left side of the right side shows the relationship between the low-speed signals a, b and the clock waveforms f 0 , f 1 , f 2 , f 3 at phases 0, 1, 2, 3 of the clock, and the low-speed signals a
  • Equation (11) the matrix on the left side of the right side is a matrix representing band limitation for high-speed signal z, and can be obtained by Equation (7) above.
  • Formula (12) can be obtained using the above formulas (10) and (11).
  • Equation (12) the matrix on the left side of the right side is a matrix representing the system response after DAC12.
  • the inverse matrix represented by the matrix on the left side of the right side of equation (13) represents the response functions of the convolution calculation units 114-1 to 114-16.
  • the matrices z 4n , z 4n+1 , z 4n+2 , and z 4n+3 represent desired high-speed signals.
  • a transmission bit string input to the signal generation device 10 a is FEC-encoded by the encoding/symbol mapping unit 111 and then mapped to symbols.
  • Waveform shaping section 112 limits the band of the transmission signal mapped to the symbol by encoding/symbol mapping section 111 .
  • a high-speed signal z (1, 2, 3, 4, 5, 6, 7, 8, . . . ) is input to the serial/parallel converter 113a.
  • the serial-to-parallel converter 113a divides the input high-speed signal z into numbers corresponding to the ratio between the sampling frequencies of the plurality of DACs 12-1 and 12-2 and the clock frequency f clk of the analog multiplexer 14 in the time domain. to generate multiple split signals.
  • the clock frequency f clk in the second embodiment is one fourth of the sampling frequency of the high-speed signal c. Therefore, the serial-to-parallel converter 113a divides the input high-speed signal z into four signals to generate four divided signals.
  • the serial-to-parallel converter 113a divides the input high-speed signal z into four signals to convert the numbers (1, 5, . )), the second divided signal (the signal indicated by the number (2, 6, . . . ) of 4k+2 in FIG. 3), and the third divided signal (the number (3, 7, . . . ) of 4k+3 in FIG. )) and a fourth divided signal (signal indicated by numbers (4, 8, . . . ) of 4k+4 in FIG. 3).
  • the serial-to-parallel converter 113a outputs the first divided signal to the convolution units 114-1 to 114-4, outputs the second divided signal to the convolution units 114-5 to 114-8, and outputs the third divided signal. It outputs to convolution calculation units 114-9 to 114-11, and outputs the fourth divided signals to convolution calculation units 114-12 to 114-16.
  • Each convolution operation section 114 performs a convolution operation by multiplying the input divided signals (first divided signal to fourth divided signal) by the response function obtained by the method described above.
  • the convolution units 114-1 to 114-4 perform convolution by multiplying the first divided signals by the response functions obtained by the method described above.
  • the convolution units 114-5 and 114-8 perform convolution by multiplying the second divided signals by the response functions obtained by the method described above.
  • the convolution units 114-9 to 114-12 perform a convolution operation by multiplying the third divided signal by the response function obtained by the method described above.
  • the convolution units 114-13 and 114-16 perform convolution by multiplying the fourth divided signal by the response function obtained by the method described above.
  • Addition section 115-1 generates a first divided signal multiplied by a predetermined response function in convolution operation section 114-1, a second divided signal multiplied by a predetermined response function in convolution operation section 114-5, and convolution A digital signal is generated by adding the third divided signal multiplied by the predetermined response function by the calculation section 114-9 and the fourth division signal multiplied by the predetermined response function by the convolution calculation section 114-13.
  • Addition section 115-1 outputs the generated digital signal to parallel-serial conversion section 116-1.
  • Addition section 115-2 combines the first divided signal multiplied by the predetermined response function by convolution operation section 114-2, the second division signal multiplied by the predetermined response function by convolution operation section 114-6, and the A digital signal is generated by adding the third divided signal multiplied by the predetermined response function by the computing section 114-10 and the fourth divided signal multiplied by the predetermined response function by the convolution computing section 114-14.
  • Addition section 115-2 outputs the generated digital signal to parallel-serial conversion section 116-1.
  • Addition section 115-3 generates the first divided signal multiplied by the predetermined response function by convolution operation section 114-3, the second division signal multiplied by the predetermined response function by convolution operation section 114-7, and the A digital signal is generated by adding the third divided signal multiplied by the predetermined response function by the computing section 114-11 and the fourth divided signal multiplied by the predetermined response function by the convolution computing section 114-15.
  • Addition section 115-3 outputs the generated digital signal to parallel-serial conversion section 116-2.
  • Addition section 115-4 divides the first divided signal multiplied by the predetermined response function by convolution operation section 114-4, the second divided signal multiplied by the predetermined response function by convolution operation section 114-8, and convolution A digital signal is generated by adding the third divided signal multiplied by the predetermined response function by the calculation unit 114-12 and the fourth divided signal multiplied by the predetermined response function by the convolution calculation unit 114-16.
  • Addition section 115-4 outputs the generated digital signal to parallel-serial conversion section 116-2.
  • the parallel-serial converter 116-1 performs parallel-serial conversion on the digital signal output from the adder 115-1 and the digital signal output from the adder 115-2. As a result, the parallel-serial converter 116-1 outputs the digital signals after the parallel-serial conversion (for example, the signals indicated by 1, 3, 5, 7, . . . in FIG. 3) to the analog multiplexer 14.
  • FIG. 3 the parallel-serial conversion
  • the parallel-serial conversion section 116-2 performs parallel-serial conversion on the digital signal output from the addition section 115-3 and the digital signal output from the addition section 115-4. As a result, the parallel-serial converter 116-2 outputs the digital signals after parallel-serial conversion (for example, the signals indicated by 2, 4, 6, 8, . . . in FIG. 3) to the analog multiplexer 14.
  • the parallel-serial converter 116-2 outputs the digital signals after parallel-serial conversion (for example, the signals indicated by 2, 4, 6, 8, . . . in FIG. 3) to the analog multiplexer 14.
  • the DAC 12-1 samples the digital signal output from the parallel-serial converter 116-1 at the set sampling frequency and converts it into an analog signal. Thereby, the low speed signal a is generated.
  • DAC 12-2 samples the digital signal output from parallel-serial converter 116-2 at a set sampling frequency and converts it into an analog signal. This produces a low speed signal b.
  • Analog multiplexer 14 uses low-speed signal a generated by DAC 12-1 and low-speed signal b generated by DAC 12-2 to generate high-speed signal c.
  • the signal generator 10a configured as described above, even when the ratio of the frequency of the clock generated by the clock generator 13 to the sampling frequency of the high-speed signal z is 1/4, the first Effects similar to those of the embodiment can be obtained.
  • FIG. 5 is a diagram showing a configuration example of an optical transmission device including the signal generation device 10b according to the third embodiment.
  • the optical transmission device includes a plurality of signal generation devices 10b, a laser light source 20, and an optical front end circuit 30.
  • FIG. The configuration of each signal generator 10b is the same.
  • the difference between the third embodiment and the first embodiment is the configuration of the signal generation device 10b. Therefore, the configuration of the signal generation device 10b will be mainly described.
  • the signal generator 10b includes a digital signal processor 11b, a plurality of DACs 12-1 and 12-2, a clock generator 13, and an analog multiplexer .
  • the digital signal processing unit 11b includes an encoding/symbol mapping unit 111, a waveform shaping unit 112, a serial/parallel conversion unit 113b, a plurality of convolution calculation units 114-1 to 114-36, and a plurality of addition units 115-1. 115-6 and parallel-to-serial converters 116-1 and 116-2.
  • the serial-to-parallel converter 113b converts the transmission signal into a number corresponding to the ratio between the sampling frequencies of the DACs 12-1 and 12-2 and the clock frequency f clk of the analog multiplexer 14. are divided in the time domain to generate a plurality of divided signals.
  • the ratio between the sampling frequencies of the DACs 12-1 and 12-2 and the clock frequency f clk of the analog multiplexer 14 is different from that in the first embodiment. Therefore, the number of divisions by the serial/parallel converter 113b is different from that in the first embodiment.
  • the transmission bit string input to the signal generation device 10b is FEC-encoded by the encoding/symbol mapping unit 111 and then mapped to symbols.
  • Waveform shaping section 112 limits the band of the transmission signal mapped to the symbol by encoding/symbol mapping section 111 .
  • a high-speed signal z is input to the serial/parallel converter 113b.
  • the serial-to-parallel converter 113b divides the input high-speed signal z into numbers corresponding to the ratio between the sampling frequencies of the plurality of DACs 12-1 and 12-2 and the clock frequency f clk of the analog multiplexer 14 in the time domain. to generate multiple split signals.
  • the clock frequency f clk in the second embodiment is one-sixth the sampling frequency of the high-speed signal z. Therefore, the serial-to-parallel converter 113b divides the input high-speed signal z into six signals to generate six divided signals.
  • the serial-to-parallel conversion unit 113b divides the input high-speed signal z into six signals to obtain a first divided signal (for example, a signal indicated by a number (1, 7, . . . ) of 6k+1) and a second 2 divided signals (for example, signals indicated by 6k+2 numbers (2, 8, . . . )), third divided signals (for example, signals indicated by 6k+3 numbers (3, 9, . . .
  • a fourth divided signal signal for example, a signal indicated by 6k+4 numbers (4, 10, 7)
  • a fifth divided signal for example, a signal indicated by 6k+5 numbers (5, 11, 7)
  • a sixth divided signal For example, 6k+6 signals indicated by numbers (6, 12, . . . )
  • the serial-to-parallel converter 113b outputs the first divided signal to the convolution units 114-1 to 114-6, outputs the second divided signal to the convolution units 114-7 to 114-12, and outputs the third divided signal. output to convolution calculation units 114-13 to 114-18, output the fourth divided signal to convolution calculation units 114-19 to 114-24, and output the fifth divided signal to convolution calculation units 114-25 to 114-30 and outputs the sixth divided signal to the convolution units 114-31 to 114-36.
  • Each convolution calculation unit 114 performs a convolution calculation by multiplying the input divided signals (first divided signal to sixth divided signal) by a response function.
  • the addition unit 115-1 divides the first divided signal multiplied by the predetermined response function by the convolution operation unit 114-1 and the second division signal multiplied by the predetermined response function by the convolution operation unit 114-7.
  • a digital signal is generated by adding the fifth divided signal multiplied by the predetermined response function and the sixth divided signal multiplied by the predetermined response function by the convolution operation section 114-31.
  • Addition section 115-1 outputs the generated digital signal to parallel-serial conversion section 116-1.
  • Addition sections 115-2 to 115-6 also perform processing similar to that of addition section 115-1 to generate digital signals. Adders 115-2 and 115-3 output the generated digital signals to parallel-serial converter 116-1. Addition sections 115-4 to 115-6 output the generated digital signals to parallel-serial conversion section 116-2.
  • Parallel-serial converter 116-1 converts the digital signal output from adder 115-1, the digital signal output from adder 115-2, and the digital signal output from adder 115-3 into parallel-to-serial. Convert. As a result, digital signals indicated by odd numbers (signals indicated by 1, 3, 5, . . . ) are output from parallel-to-serial converter 116-1.
  • Parallel-serial converter 116-2 converts the digital signal output from adder 115-4, the digital signal output from adder 115-5, and the digital signal output from adder 115-6 into parallel-to-serial. Convert. As a result, the parallel-serial converter 116-2 outputs digital signals indicated by even numbers (signals indicated by 2, 4, 6, . . . ).
  • the DAC 12-1 samples the digital signal output from the parallel-serial converter 116-1 at the set sampling frequency and converts it into an analog signal. Thereby, the low speed signal a is generated.
  • DAC 12-2 samples the digital signal output from parallel-serial converter 116-2 at a set sampling frequency and converts it into an analog signal. This produces a low speed signal b.
  • Analog multiplexer 14 uses low-speed signal a generated by DAC 12-1 and low-speed signal b generated by DAC 12-2 to generate high-speed signal c.
  • the signal generator 10b configured as described above, even when the ratio of the frequency of the clock generated by the clock generator 13 to the sampling frequency of the high-speed signal z is 1/6, the first Effects similar to those of the embodiment can be obtained.
  • the serial-to-parallel converters 113, 113a, and 113b have shown configurations in which the high-speed signal z is divided into two signals, four signals, and six signals.
  • the serial-to-parallel conversion unit 113 sets the ratio of the clock frequency generated by the clock generator 13 to the sampling frequency of the high-speed signal z to be 2M (M is an integer equal to or greater than 1), such as 1/8 or 1/10. ), it is also possible to divide the fast signal z into 2M signals, such as 8 signals, 10 signals, and so on.
  • the number of convolution units 114 increases according to the number of divisions of the high-speed signal z. For example, when the number of divisions of the high-speed signal z is 8, the number of convolution calculation units 114 is 28 .
  • Some functional units of the signal generation devices 10, 10a, and 10b in the above-described embodiments may be realized by a computer.
  • a program for realizing this function may be recorded in a computer-readable recording medium, and the program recorded in this recording medium may be read into a computer system and executed.
  • the "computer system” referred to here includes hardware such as an OS and peripheral devices.
  • “computer-readable recording medium” refers to portable media such as flexible disks, magneto-optical disks, ROM (Read Only Memory), CD-ROMs, and storage devices such as hard disks built into computer systems. say.
  • “computer-readable recording medium” refers to a program that dynamically retains programs for a short period of time, like a communication line when transmitting a program via a network such as the Internet or a communication line such as a telephone line. It may also include something that holds the program for a certain period of time, such as a volatile memory inside a computer system that serves as a server or client in that case.
  • the program may be for realizing a part of the functions described above, or may be capable of realizing the functions described above in combination with a program already recorded in the computer system. It may be implemented using a programmable logic device such as an FPGA (Field-Programmable Gate Array).
  • FPGA Field-Programmable Gate Array
  • the present invention can be applied to technology for generating high-speed signals.

Landscapes

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Abstract

デジタル信号処理部と、デジタル信号処理部から出力される複数のデジタル信号をそれぞれアナログ信号に変換する複数のデジタルアナログ変換部と、複数のデジタルアナログ変換部それぞれから出力されるアナログ信号をインターリーブして広帯域信号を生成するアナログ多重器と、を備え、デジタル信号処理部は、入力信号を、複数のデジタルアナログ変換部のサンプリング周波数と、アナログ多重器のクロック周波数との比に応じた数に時間領域で分割して複数の分割信号を生成するシリアルパラレル変換部と、シリアルパラレル変換部により生成された複数の分割信号を入力とし、各デジタルアナログ変換部に対応した複数のデジタル信号を生成する複数の畳み込み演算部とを含む、信号生成装置。

Description

信号生成装置、信号生成方法及びコンピュータプログラム
　本発明は、信号生成装置、信号生成方法及びコンピュータプログラムに関する。
　光伝送の大容量化に向けた高品質な高速信号生成技術が注目されている。このような技術として、例えば、ターゲットとなる入力信号を低周波と高周波に分割し、分割信号と、分割信号の複素共役信号をＭＩＭＯ（Multiple Input Multiple Output）処理により予等化する信号生成装置が提案されている（例えば、特許文献１参照）。
　図６は、従来の信号生成装置１００の構成例を示す図である。信号生成装置１００は、帯域分割部６１１と、スペクトル折返し部６１２と、フィルタ６１３と、複数のＳｕｂＤＡＣ（Sub Digital Analog Converter）１２１，１２２と、アナログ多重器１３１とを備える。帯域分割部６１１では、入力信号１０１を低周波と高周波に分割する。スペクトル折返し部６１２は、分割信号の複素共役信号を生成する。フィルタ６１３は、各分割信号と、各複素共役信号とを入力とし、複数のＳｕｂＤＡＣ１２１，１２２へ送信される複数の複合信号を生成する。ＳｕｂＤＡＣ１２１，１２２は、フィルタ６１３から出力された複数の複合信号を複数のアナログ信号に変換する。アナログ多重器１３１は、複数のアナログ信号を入力とし、高速信号を生成する。
国際公開第２０２０／０５４１７３号
　しかしながら、従来の信号生成装置による信号生成方式では、入力信号を分割する際に周波数領域における急峻な切り出しが発生するため周波数リプルの影響やＰＡＰＲ（Peak‐to‐Average Power Ratio）の増加により信号品質が劣化してしまうという問題があった。
　上記事情に鑑み、本発明は、高い信号品質の広帯域信号を生成することができる技術の提供を目的としている。
　本発明の一態様は、デジタル信号処理部と、前記デジタル信号処理部から出力される複数のデジタル信号をそれぞれアナログ信号に変換する複数のデジタルアナログ変換部と、前記複数のデジタルアナログ変換部それぞれから出力されるアナログ信号をインターリーブして広帯域信号を生成するアナログ多重器と、を備え、前記デジタル信号処理部は、入力信号を、前記複数のデジタルアナログ変換部のサンプリング周波数と、前記アナログ多重器のクロック周波数との比に応じた数に時間領域で分割して複数の分割信号を生成するシリアルパラレル変換部と、前記シリアルパラレル変換部により生成された前記複数の分割信号に対して、畳み込み演算を行う複数の畳み込み演算部と、前記複数の畳み込み演算部により畳み込み演算が行われた前記複数の分割信号を加算して各デジタルアナログ変換部に対応した複数のデジタル信号を生成する複数の加算部とを含む、信号生成装置である。
　本発明の一態様は、デジタル信号処理部が、入力信号を、複数のデジタルアナログ変換部のサンプリング周波数と、アナログ多重器のクロック周波数との比に応じた数に時間領域で分割して複数の分割信号を生成し、前記デジタル信号処理部が、前記複数の分割信号に対して、畳み込み演算を行い、前記デジタル信号処理部が、畳み込み演算が行われた前記複数の分割信号を加算して各デジタルアナログ変換部に対応した複数のデジタル信号を生成し、複数のデジタルアナログ変換部が、前記デジタル信号処理部から出力される複数のデジタル信号をそれぞれアナログ信号に変換し、アナログ多重器が、前記複数のデジタルアナログ変換部それぞれから出力されるアナログ信号をインターリーブして広帯域信号を生成する、信号生成方法である。
　本発明の一態様は、コンピュータを、上記の信号生成装置として機能させるためのコンピュータプログラムである。
　本発明により、高い信号品質の広帯域信号を生成することが可能となる。
第１の実施形態における信号生成装置を含む光伝送装置の構成例を示す図である。 第１の実施形態における信号生成装置の動作例を示すタイムチャートである。 第２の実施形態における信号生成装置を含む光伝送装置の構成例を示す図である。 第２の実施形態における信号生成装置の動作例を示すタイムチャートである。 第２の実施形態における信号生成装置を含む光伝送装置の構成例を示す図である。 従来の信号生成装置の構成例を示す図である。
　以下、本発明の一実施形態を、図面を参照しながら説明する。
（第１の実施形態）
　図１は、第１の実施形態における信号生成装置１０を含む光伝送装置の構成例を示す図である。光伝送装置は、複数の信号生成装置１０と、レーザー光源２０と、光フロントエンド回路３０とを備える。各信号生成装置１０の構成は同様である。
　信号生成装置１０は、複数のＤＡＣと、高速アナログデバイスとを用いて、単体のＤＡＣの出力帯域と比べてより広帯域な信号（図１における高速信号ｃ）を生成する。
　レーザー光源２０は、レーザー光を発出する。
　光フロントエンド回路３０は、複数の信号生成装置１０により生成された高速信号を、レーザー光源２０から出力されるレーザー光で変調した変調信号を送出する。
　信号生成装置１０は、デジタル信号処理部１１と、複数のＤＡＣ１２－１，１２－２と、クロック発生器１３と、アナログ多重器１４とを備える。図１に示す例では、ＤＡＣ１２の個数が２個の場合を例示しているが、ＤＡＣ１２の個数が３個以上の場合に適用可能である。
　デジタル信号処理部１１は、入力信号に対してデジタル信号処理を行うことによって、アナログ多重器１４の特性に応じて、最終的な出力信号ｃ（ｔ）として所望のアナログ信号が得られるよう、各ＤＡＣ１２－１，１２－２に送るデジタル信号を生成する。
　ＤＡＣ１２－１，１２－２は、デジタル信号処理部１１から出力される複数のデジタル信号をそれぞれアナログ信号に変換する。例えば、ＤＡＣ１２－１は、デジタル信号処理部１１から出力されるデジタル信号をアナログ信号に変換して低速信号ａ（ｔ）を生成し、ＤＡＣ１２－２は、デジタル信号処理部１１から出力されるデジタル信号をアナログ信号に変換して低速信号ｂ（ｔ）を生成する。
　クロック発生器１３は、アナログ多重器１４を駆動させるためのクロックを発生させる。第１の実施形態では、クロック発生器１３が発生させるクロックの周波数は、高速信号ｃのサンプリング周波数の半分であるとする。
　アナログ多重器１４は、ＤＡＣ１２－１，１２－２それぞれから出力される低速信号ａ（ｔ），ｂ（ｔ）をインターリーブして広帯域信号を生成する。アナログ多重器１４の具体的な構成例としては、特許文献１の図２に示すアナログマルチプレクサを用いた構成、特許文献１の図３に示すミキサとコンバイナとを用いた構成、特許文献１の図４に示すミキサ、コンバイナ、９０度位相シフタからなるＩＱ変調器型の構成等が挙げられる。
　本例では、アナログ多重器１４の構成として、アナログマルチプレクサを用いた構成で説明する。アナログマルチプレクサは、各ＤＡＣ１２から出力された各アナログ信号を、クロック発生器１３から出力される周波数ｆｃｌｋのクロックで高速に切り替えながら出力するスイッチ（セレクタ）回路である。
　デジタル信号処理部１１は、符号化・シンボルマップ部１１１と、波形整形部１１２と、シリアルパラレル変換部１１３と、複数の畳み込み演算部１１４－１～１１４－４と、複数の加算部１１５－１，１１５－２とを備える。
　符号化・シンボルマップ部１１１は、送信ビット列にＦＥＣ（forward error correction：前方誤り訂正）符号化を行って得られた送信信号をシンボルにマッピングする。
　波形整形部１１２は、送信信号の帯域を制限する。
　シリアルパラレル変換部１１３は、複数のＤＡＣ１２－１，１２－２のサンプリング周波数と、アナログ多重器１４のクロック周波数ｆｃｌｋとの比に応じた数に送信信号を時間領域で分割して複数の分割信号を生成する。
　畳み込み演算部１１４－１～１１４－４は、シリアルパラレル変換部１１３により生成された複数の分割信号に対して、応答関数の畳み込みを行う。畳み込み演算部１１４の数は、シリアルパラレル変換部１１３による分割数に応じて異なる。例えば、第１の実施形態のように、シリアルパラレル変換部１１３による分割数が２である場合、畳み込み演算部１１４の数は２Ｎ（Ｎは分割数）個となる。
　加算部１１５－１，１１５－２は、各ＤＡＣ１２－１，１２－２に対応した複数のデジタル信号を生成する。加算部１１５－１は、畳み込み演算部１１４－１により応答関数が乗算された分割信号と、畳み込み演算部１１４－３により応答関数が乗算された分割信号とを加算して、ＤＡＣ１２－１に対応したデジタル信号を生成する。加算部１１５－２は、畳み込み演算部１１４－２により応答関数が乗算された分割信号と、畳み込み演算部１１４－４により応答関数が乗算された分割信号とを加算して、ＤＡＣ１２－２に対応したデジタル信号を生成する。
　図２は、第１の実施形態における信号生成装置１０の動作例を示すタイムチャートである。
　図２に示すクロックは、クロック発生器１３により生成されるクロックであり、低速信号ａはＤＡＣ１２－１から出力される信号であり、低速信号ｂはＤＡＣ１２－２から出力される信号であり、高速信号ｃはアナログ多重器１４から出力される信号である。クロックが「１」を示している場合には低速信号ａが選択され、クロックが「０」を示している場合には低速信号ｂが選択される。したがって、高速信号ｃで示されるように、Ｃ０，Ｃ２，Ｃ４，Ｃ６，Ｃ８，Ｃ１０のタイミングでは低速信号ａがアナログ多重器１４に入力され、Ｃ１，Ｃ３，Ｃ５，Ｃ７，Ｃ９，Ｃ１１のタイミングでは低速信号ｂがアナログ多重器１４に入力される。
　次に、第１の実施形態における畳み込み演算部１１４－１～１１４－４が畳み込み演算に用いる応答関数の求め方については説明する。第１の実施形態における応答関数は、下記の式（１）及び式（２）に基づいて算出される。
Figure JPOXMLDOC01-appb-M000001
Figure JPOXMLDOC01-appb-M000002
　式（１）において、（１＋ｆ０），（１＋ｆ１），（１－ｆ０），（１－ｆ１）で表される行列は、低速信号ａ，ｂとクロック周波数との関係を表す行列である。なお、ｆ０＝１，ｆ１＝－１の場合、図２に示すものに該当する。さらに、式（１）において、ｈｂと０で表される行列は、低速信号ａ，ｂに対するＤＡＣ１２等の応答を表す行列である。式（１）におけるａｎは式（３）で表され、ｂｎは式（４）で表され、Ｃ２ｎは式（５）で表され、Ｃ２ｎ＋１は式（６）で表される。
Figure JPOXMLDOC01-appb-M000003
Figure JPOXMLDOC01-appb-M000004
Figure JPOXMLDOC01-appb-M000005
Figure JPOXMLDOC01-appb-M000006
　式（２）において、ｗ１１，ｗ１２，ｗ２１，ｗ２２で表される行列は、高速信号ｚに対する帯域制限を表す行列であり、式（７）により求めることができる。
Figure JPOXMLDOC01-appb-M000007
　上式（１）及び（２）を用いて、式（８）を得ることができる。
Figure JPOXMLDOC01-appb-M000008
　式（８）において、ｑ１１，ｑ１２，ｑ２１，ｑ２２で表される行列は、ＤＡＣ１２以降のシステム応答を表す行列である。式（８）を式（９）のように変形することで、畳み込み演算部１１４－１～１１４－４の応答関数を求めることができる。
Figure JPOXMLDOC01-appb-M000009
　具体的には、式（９）におけるｑ１１，ｑ１２，ｑ２１，ｑ２２で表される逆行列が、畳み込み演算部１１４－１～１１４－４の応答関数を表す。式（９）において、ｚ２ｎ，ｚ２ｎ＋１で表される行列が、所望の高速信号を表す。
　次に、図１を用いて信号生成装置１０の動作について説明する。信号生成装置１０に入力された送信ビット列は、符号化・シンボルマップ部１１１によりＦＥＣ符号化が行われた後にシンボルにマッピングされる。波形整形部１１２は、符号化・シンボルマップ部１１１によりシンボルにマッピングされた送信信号の帯域を制限する。
　シリアルパラレル変換部１１３には、図１に示すように、高速信号ｚ（１，２，３，４，５，６，…）が入力される。シリアルパラレル変換部１１３は、入力された高速信号ｚを、複数のＤＡＣ１２－１，１２－２のサンプリング周波数と、アナログ多重器１４のクロック周波数ｆｃｌｋとの比に応じた数に時間領域で分割して複数の分割信号を生成する。ここで、第１の実施形態においてクロック周波数ｆｃｌｋは、高速信号ｃのサンプリング周波数の半分である。そのため、シリアルパラレル変換部１１３は、入力された高速信号ｚを２つの信号に分割することによって、２つの分割信号を生成する。
　例えば、シリアルパラレル変換部１１３は、入力された高速信号ｚを２つの信号に分割することによって、第１分割信号（図１において１，３，５，…で示される信号）と、第２分割信号（図１において２，４，６，…で示される信号）とを生成する。シリアルパラレル変換部１１３は、第１分割信号を畳み込み演算部１１４－１及び１１４－２に出力し、第２分割信号を畳み込み演算部１１４－３及び１１４－４に出力する。
　各畳み込み演算部１１４は、入力された分割信号（例えば、第１分割信号及び第２分割信号）に対して、上述した方法により求められた応答関数を乗算することによって畳み込み演算を行う。例えば、畳み込み演算部１１４－１及び１１４－２は、第１分割信号に対して、上述した方法により求められた応答関数を乗算することによって畳み込み演算を行う。例えば、畳み込み演算部１１４－３及び１１４－４は、第２分割信号に対して、上述した方法により求められた応答関数を乗算することによって畳み込み演算を行う。
　加算部１１５－１は、畳み込み演算部１１４－１により所定の応答関数が乗算された第１分割信号と、畳み込み演算部１１４－３により所定の応答関数が乗算された第２分割信号とを加算してデジタル信号を生成する。加算部１１５－１は、生成したデジタル信号をＤＡＣ１２－１に出力する。
　加算部１１５－２は、畳み込み演算部１１４－２により所定の応答関数が乗算された第１分割信号と、畳み込み演算部１１４－４により所定の応答関数が乗算された第２分割信号とを加算してデジタル信号を生成する。加算部１１５－１は、生成したデジタル信号をＤＡＣ１２－２に出力する。
　ＤＡＣ１２－１は、加算部１１５－１から出力されたデジタル信号を、設定されたサンプリング周波数でサンプリングしてアナログ信号に変換する。これにより、低速信号ａが生成される。ＤＡＣ１２－２は、加算部１１５－２から出力されたデジタル信号を、設定されたサンプリング周波数でサンプリングしてアナログ信号に変換する。これにより、低速信号ｂが生成される。アナログ多重器１４は、ＤＡＣ１２－１により生成された低速信号ａと、ＤＡＣ１２－２により生成された低速信号ｂとを用いて、高速信号ｃを生成する。
　以上のように構成された信号生成装置１０によれば、デジタル信号処理部１１が、入力信号を、複数のＤＡＣ１２のサンプリング周波数と、アナログ多重器１４のクロック周波数との比に応じた数に時間領域で分割して複数の分割信号を生成し、複数の分割信号に基づいて各ＤＡＣ１２に対応した複数のデジタル信号を生成する。このように、時間領域の分割と実数のＭＩＭＯ処理により、急峻なフィルタリングによる周波数リプルの影響やＰＡＰＲの増加を抑制しつつ高速信号生成時に課題となるデバイスの不完全性を補償することができる。そのため、高い信号品質の広帯域信号の合成が実現されます。
（第２の実施形態）
　第２の実施形態では、クロック発生器１３が発生させるクロックの周波数が、高速信号ｃのサンプリング周波数の４分の１である場合について説明する。
　図３は、第２の実施形態における信号生成装置１０ａを含む光伝送装置の構成例を示す図である。光伝送装置は、複数の信号生成装置１０ａと、レーザー光源２０と、光フロントエンド回路３０とを備える。各信号生成装置１０ａの構成は同様である。　
　第２の実施形態において、第１の実施形態との相違点は、信号生成装置１０ａの構成が異なる点である。そこで、信号生成装置１０ａの構成を中心に説明する。信号生成装置１０ａは、デジタル信号処理部１１ａと、複数のＤＡＣ１２－１，１２－２と、クロック発生器１３と、アナログ多重器１４とを備える。デジタル信号処理部１１ａは、符号化・シンボルマップ部１１１と、波形整形部１１２と、シリアルパラレル変換部１１３ａと、複数の畳み込み演算部１１４－１～１１４－１６と、複数の加算部１１５－１～１１５－４と、パラレルシリアル変換部１１６－１，１１６－２とを備える。
　なお、図３では、図面の都合上、畳み込み演算部１１４の全てに対しては符号が割り振れていないが、各畳み込み演算部には、畳み込み演算部１１４－１から順番に２～１６までの枝番が割り当てられるものとする。
　シリアルパラレル変換部１１３ａは、第１の実施形態と同様に、送信信号を、複数のＤＡＣ１２－１，１２－２のサンプリング周波数と、アナログ多重器１４のクロック周波数ｆｃｌｋとの比に応じた数に時間領域で分割して複数の分割信号を生成する。第２の実施形態では、複数のＤＡＣ１２－１，１２－２のサンプリング周波数と、アナログ多重器１４のクロック周波数ｆｃｌｋとの比が第１の実施形態と異なる。そのため、シリアルパラレル変換部１１３ａによる分割数は、第１の実施形態と異なる。
　パラレルシリアル変換部１１６－１は、加算部１１５－１から出力されたデジタル信号と、加算部１１５－２から出力されたデジタル信号とをパラレルシリアル変換する。
　パラレルシリアル変換部１１６－２は、加算部１１５－３から出力されたデジタル信号と、加算部１１５－４から出力されたデジタル信号とをパラレルシリアル変換する。
　図４は、第２の実施形態における信号生成装置１０ａの動作例を示すタイムチャートである。
　図４に示すクロックは、クロック発生器１３により生成されるクロックであり、低速信号ａはＤＡＣ１２－１から出力される信号であり、低速信号ｂはＤＡＣ１２－２から出力される信号であり、高速信号ｃはアナログ多重器１４から出力される信号である。クロックが「１」を示している場合には低速信号ａが選択され、クロックが「０」を示している場合には低速信号ｂが選択される。低速信号ａ及び低速信号ｂに示す×印は、実際に選択される信号を表している。低速信号ａ及び低速信号ｂに示す数（例えば、図４におけるｈａ（±１／２），ｈａ（±３／２），ｈａ（±５／２），ｈｂ（±１／２），ｈｂ（±３／２），ｈｂ（±５／２））は、低速信号ａ及び低速信号ｂに示す×印の信号が、高速信号ｃに寄与する成分を表す。
　次に、第２の実施形態における畳み込み演算部１１４－１～１１４－１６が畳み込み演算に用いる応答関数の求め方については説明する。第２の実施形態における応答関数は、下記の式（１０）及び式（１１）に基づいて算出される。
Figure JPOXMLDOC01-appb-M000010
Figure JPOXMLDOC01-appb-M000011
　式（１０）において、右辺の左側の行列は、低速信号ａ，ｂとクロックの位相０，１，２，３におけるクロック波形ｆ０，ｆ１，ｆ２，ｆ３の関係および低速信号a，ｂに対する応答ｈａ，ｈｂによって生じるアナログ波形の遷移(括弧内の数字は低速信号のサンプリング点からの時間)を考慮した行列である。
　式（１１）において、右辺の左側の行列は、高速信号ｚに対する帯域制限を表す行列であり、上式（７）により求めることができる。
　上式（１０）及び（１１）を用いて、式（１２）を得ることができる。
Figure JPOXMLDOC01-appb-M000012
　式（１２）において、右辺の左側の行列は、ＤＡＣ１２以降のシステム応答を表す行列である。式（１２）を式（１３）のように変形することで、畳み込み演算部１１４－１～１１４－１６の応答関数を求めることができる。
Figure JPOXMLDOC01-appb-M000013
　具体的には、式（１３）における右辺の左側の行列で表される逆行列が、畳み込み演算部１１４－１～１１４－１６の応答関数を表す。式（１２）において、ｚ４ｎ，ｚ４ｎ＋１，ｚ４ｎ＋２，ｚ４ｎ＋３で表される行列が、所望の高速信号を表す。
　次に、図３を用いて信号生成装置１０ａの動作について説明する。信号生成装置１０ａに入力された送信ビット列は、符号化・シンボルマップ部１１１によりＦＥＣ符号化が行われた後にシンボルにマッピングされる。波形整形部１１２は、符号化・シンボルマップ部１１１によりシンボルにマッピングされた送信信号の帯域を制限する。
　シリアルパラレル変換部１１３ａには、図３に示すように、高速信号ｚ（１，２，３，４，５，６，７，８，…）が入力される。シリアルパラレル変換部１１３ａは、入力された高速信号ｚを、複数のＤＡＣ１２－１，１２－２のサンプリング周波数と、アナログ多重器１４のクロック周波数ｆｃｌｋとの比に応じた数に時間領域で分割して複数の分割信号を生成する。ここで、第２の実施形態においてクロック周波数ｆｃｌｋは、高速信号ｃのサンプリング周波数の４分の１である。そのため、シリアルパラレル変換部１１３ａは、入力された高速信号ｚを４つの信号に分割することによって、４つの分割信号を生成する。
　例えば、シリアルパラレル変換部１１３ａは、入力された高速信号ｚを４つの信号に分割することによって、第１分割信号（図３において４ｋ＋１（ｋは０以上の数）の番号（１，５，…）で示される信号）と、第２分割信号（図３において４ｋ＋２の番号（２，６，…）で示される信号）と、第３分割信号（図３において４ｋ＋３の番号（３，７，…）で示される信号）と、第４分割信号（図３において４ｋ＋４の番号（４，８，…）で示される信号）とを生成する。
　シリアルパラレル変換部１１３ａは、第１分割信号を畳み込み演算部１１４－１～１１４－４に出力し、第２分割信号を畳み込み演算部１１４－５～１１４－８に出力し、第３分割信号を畳み込み演算部１１４－９～１１４－１１に出力し、第４分割信号を畳み込み演算部１１４－１２～１１４－１６に出力する。
　各畳み込み演算部１１４は、入力された分割信号（第１分割信号～第４分割信号）に対して、上述した方法により求められた応答関数を乗算することによって畳み込み演算を行う。例えば、畳み込み演算部１１４－１～１１４－４は、第１分割信号に対して、上述した方法により求められた応答関数を乗算することによって畳み込み演算を行う。例えば、畳み込み演算部１１４－５及び１１４－８は、第２分割信号に対して、上述した方法により求められた応答関数を乗算することによって畳み込み演算を行う。例えば、畳み込み演算部１１４－９～１１４－１２は、第３分割信号に対して、上述した方法により求められた応答関数を乗算することによって畳み込み演算を行う。例えば、畳み込み演算部１１４－１３及び１１４－１６は、第４分割信号に対して、上述した方法により求められた応答関数を乗算することによって畳み込み演算を行う。
　加算部１１５－１は、畳み込み演算部１１４－１により所定の応答関数が乗算された第１分割信号と、畳み込み演算部１１４－５により所定の応答関数が乗算された第２分割信号と、畳み込み演算部１１４－９により所定の応答関数が乗算された第３分割信号と、畳み込み演算部１１４－１３により所定の応答関数が乗算された第４分割信号とを加算してデジタル信号を生成する。加算部１１５－１は、生成したデジタル信号をパラレルシリアル変換部１１６－１に出力する。
　加算部１１５－２は、畳み込み演算部１１４－２により所定の応答関数が乗算された第１分割信号と、畳み込み演算部１１４－６により所定の応答関数が乗算された第２分割信号と、畳み込み演算部１１４－１０により所定の応答関数が乗算された第３分割信号と、畳み込み演算部１１４－１４により所定の応答関数が乗算された第４分割信号とを加算してデジタル信号を生成する。加算部１１５－２は、生成したデジタル信号をパラレルシリアル変換部１１６－１に出力する。
　加算部１１５－３は、畳み込み演算部１１４－３により所定の応答関数が乗算された第１分割信号と、畳み込み演算部１１４－７により所定の応答関数が乗算された第２分割信号と、畳み込み演算部１１４－１１により所定の応答関数が乗算された第３分割信号と、畳み込み演算部１１４－１５により所定の応答関数が乗算された第４分割信号とを加算してデジタル信号を生成する。加算部１１５－３は、生成したデジタル信号をパラレルシリアル変換部１１６－２に出力する。
　加算部１１５－４は、畳み込み演算部１１４－４により所定の応答関数が乗算された第１分割信号と、畳み込み演算部１１４－８により所定の応答関数が乗算された第２分割信号と、畳み込み演算部１１４－１２により所定の応答関数が乗算された第３分割信号と、畳み込み演算部１１４－１６により所定の応答関数が乗算された第４分割信号とを加算してデジタル信号を生成する。加算部１１５－４は、生成したデジタル信号をパラレルシリアル変換部１１６－２に出力する。
　パラレルシリアル変換部１１６－１は、加算部１１５－１から出力されたデジタル信号と、加算部１１５－２から出力されたデジタル信号とをパラレルシリアル変換する。これにより、パラレルシリアル変換部１１６－１は、パラレルシリアル変換後のデジタル信号（例えば、図３において１，３，５，７，…で示される信号）をアナログ多重器１４に出力する。
　パラレルシリアル変換部１１６－２は、加算部１１５－３から出力されたデジタル信号と、加算部１１５－４から出力されたデジタル信号とをパラレルシリアル変換する。これにより、パラレルシリアル変換部１１６－２は、パラレルシリアル変換後のデジタル信号（例えば、図３において２，４，６，８，…で示される信号）をアナログ多重器１４に出力する。
　ＤＡＣ１２－１は、パラレルシリアル変換部１１６－１から出力されたデジタル信号を、設定されたサンプリング周波数でサンプリングしてアナログ信号に変換する。これにより、低速信号ａが生成される。ＤＡＣ１２－２は、パラレルシリアル変換部１１６－２から出力されたデジタル信号を、設定されたサンプリング周波数でサンプリングしてアナログ信号に変換する。これにより、低速信号ｂが生成される。アナログ多重器１４は、ＤＡＣ１２－１により生成された低速信号ａと、ＤＡＣ１２－２により生成された低速信号ｂとを用いて、高速信号ｃを生成する。
　以上のように構成された信号生成装置１０ａによれば、クロック発生器１３が発生させるクロックの周波数と、高速信号ｚのサンプリング周波数との比が４分の１の場合であっても第１の実施形態と同様の効果を得ることができる。
（第３の実施形態）
　第３の実施形態では、クロック発生器１３が発生させるクロックの周波数が、高速信号ｃのサンプリング周波数の６分の１である場合について説明する。
　図５は、第３の実施形態における信号生成装置１０ｂを含む光伝送装置の構成例を示す図である。光伝送装置は、複数の信号生成装置１０ｂと、レーザー光源２０と、光フロントエンド回路３０とを備える。各信号生成装置１０ｂの構成は同様である。　
　第３の実施形態において、第１の実施形態との相違点は、信号生成装置１０ｂの構成が異なる点である。そこで、信号生成装置１０ｂの構成を中心に説明する。信号生成装置１０ｂは、デジタル信号処理部１１ｂと、複数のＤＡＣ１２－１，１２－２と、クロック発生器１３と、アナログ多重器１４とを備える。デジタル信号処理部１１ｂは、符号化・シンボルマップ部１１１と、波形整形部１１２と、シリアルパラレル変換部１１３ｂと、複数の畳み込み演算部１１４－１～１１４－３６と、複数の加算部１１５－１～１１５－６と、パラレルシリアル変換部１１６－１，１１６－２とを備える。
　なお、図５では、図面の都合上、畳み込み演算部１１４の全てに対しては符号が割り振れていないが、各畳み込み演算部には、畳み込み演算部１１４－１から順番に２～３６までの枝番が割り当てられるものとする。
　シリアルパラレル変換部１１３ｂは、第１の実施形態と同様に、送信信号を、複数のＤＡＣ１２－１，１２－２のサンプリング周波数と、アナログ多重器１４のクロック周波数ｆｃｌｋとの比に応じた数に時間領域で分割して複数の分割信号を生成する。第３の実施形態では、複数のＤＡＣ１２－１，１２－２のサンプリング周波数と、アナログ多重器１４のクロック周波数ｆｃｌｋとの比が第１の実施形態と異なる。そのため、シリアルパラレル変換部１１３ｂによる分割数は、第１の実施形態と異なる。
　次に、図５を用いて信号生成装置１０ｂの動作について説明する。信号生成装置１０ｂに入力された送信ビット列は、符号化・シンボルマップ部１１１によりＦＥＣ符号化が行われた後にシンボルにマッピングされる。波形整形部１１２は、符号化・シンボルマップ部１１１によりシンボルにマッピングされた送信信号の帯域を制限する。
　シリアルパラレル変換部１１３ｂには、高速信号ｚが入力される。シリアルパラレル変換部１１３ｂは、入力された高速信号ｚを、複数のＤＡＣ１２－１，１２－２のサンプリング周波数と、アナログ多重器１４のクロック周波数ｆｃｌｋとの比に応じた数に時間領域で分割して複数の分割信号を生成する。ここで、第２の実施形態においてクロック周波数ｆｃｌｋは、高速信号ｚのサンプリング周波数の６分の１である。そのため、シリアルパラレル変換部１１３ｂは、入力された高速信号ｚを６つの信号に分割することによって、６つの分割信号を生成する。
　例えば、シリアルパラレル変換部１１３ｂは、入力された高速信号ｚを６つの信号に分割することによって、第１分割信号（例えば、６ｋ＋１の番号（１，７，…）で示される信号）と、第２分割信号（例えば、６ｋ＋２の番号（２，８，…）で示される信号）と、第３分割信号（例えば、６ｋ＋３の番号（３，９，…）で示される信号）と、第４分割信号（例えば、６ｋ＋４の番号（４，１０，…）で示される信号）と、第５分割信号（例えば、６ｋ＋５の番号（５，１１，…）で示される信号）と、第６分割信号（例えば、６ｋ＋６の番号（６，１２，…）で示される信号）とを生成する。
　シリアルパラレル変換部１１３ｂは、第１分割信号を畳み込み演算部１１４－１～１１４－６に出力し、第２分割信号を畳み込み演算部１１４－７～１１４－１２に出力し、第３分割信号を畳み込み演算部１１４－１３～１１４－１８に出力し、第４分割信号を畳み込み演算部１１４－１９～１１４－２４に出力し、第５分割信号を畳み込み演算部１１４－２５～１１４－３０に出力し、第６分割信号を畳み込み演算部１１４－３１～１１４－３６に出力する。
　各畳み込み演算部１１４は、入力された分割信号（第１分割信号～第６分割信号）に対して、応答関数を乗算することによって畳み込み演算を行う。例えば、加算部１１５－１は、畳み込み演算部１１４－１により所定の応答関数が乗算された第１分割信号と、畳み込み演算部１１４－７により所定の応答関数が乗算された第２分割信号と、畳み込み演算部１１４－１３により所定の応答関数が乗算された第３分割信号と、畳み込み演算部１１４－１９により所定の応答関数が乗算された第４分割信号と、畳み込み演算部１１４－２５により所定の応答関数が乗算された第５分割信号と、畳み込み演算部１１４－３１により所定の応答関数が乗算された第６分割信号とを加算してデジタル信号を生成する。加算部１１５－１は、生成したデジタル信号をパラレルシリアル変換部１１６－１に出力する。
　加算部１１５－２～１１５－６においても、加算部１１５－１と同様の処理を行ってデジタル信号を生成する。加算部１１５－２及び１１５－３は、生成したデジタル信号をパラレルシリアル変換部１１６－１に出力する。加算部１１５－４～１１５－６は、生成したデジタル信号をパラレルシリアル変換部１１６－２に出力する。
　パラレルシリアル変換部１１６－１は、加算部１１５－１から出力されたデジタル信号と、加算部１１５－２から出力されたデジタル信号と、加算部１１５－３から出力されたデジタル信号とをパラレルシリアル変換する。これにより、パラレルシリアル変換部１１６－１からは、奇数番号で示されるデジタル信号（１，３，５，…で示される信号）が出力される。
　パラレルシリアル変換部１１６－２は、加算部１１５－４から出力されたデジタル信号と、加算部１１５－５から出力されたデジタル信号と、加算部１１５－６から出力されたデジタル信号とをパラレルシリアル変換する。これにより、パラレルシリアル変換部１１６－２からは、偶数番号で示されるデジタル信号（２，４，６，…で示される信号）が出力される。
　ＤＡＣ１２－１は、パラレルシリアル変換部１１６－１から出力されたデジタル信号を、設定されたサンプリング周波数でサンプリングしてアナログ信号に変換する。これにより、低速信号ａが生成される。ＤＡＣ１２－２は、パラレルシリアル変換部１１６－２から出力されたデジタル信号を、設定されたサンプリング周波数でサンプリングしてアナログ信号に変換する。これにより、低速信号ｂが生成される。アナログ多重器１４は、ＤＡＣ１２－１により生成された低速信号ａと、ＤＡＣ１２－２により生成された低速信号ｂとを用いて、高速信号ｃを生成する。
　以上のように構成された信号生成装置１０ｂによれば、クロック発生器１３が発生させるクロックの周波数と、高速信号ｚのサンプリング周波数との比が６分の１の場合であっても第１の実施形態と同様の効果を得ることができる。
（その他の構成）
　上述した各実施形態では、シリアルパラレル変換部１１３，１１３ａ，１１３ｂが、高速信号ｚを２つの信号、４つの信号、６つの信号に分割する構成を示した。シリアルパラレル変換部１１３は、クロック発生器１３が発生させるクロックの周波数と、高速信号ｚのサンプリング周波数との比が８分の１、１０分の１といったように、２Ｍ（Ｍは１以上の整数）分の１の場合に、高速信号ｚを８つの信号、１０個の信号といったように、２Ｍ個の信号に分割することも可能である。このように構成される場合、高速信号ｚの分割数に応じて、畳み込み演算部１１４の数が増大する。例えば、高速信号ｚの分割数が８である場合、畳み込み演算部１１４の数は２８個となる。
　上述した実施形態における信号生成装置１０，１０ａ，１０ｂの一部の機能部をコンピュータで実現するようにしてもよい。その場合、この機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することによって実現してもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。
　また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ（Read Only Memory）、ＣＤ－ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含んでもよい。また上記プログラムは、前述した機能の一部を実現するためのものであってもよく、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであってもよく、ＦＰＧＡ（Field-Programmable Gate Array）等のプログラマブルロジックデバイスを用いて実現されるものであってもよい。
　以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
　本発明は、高速信号を生成する技術に適用できる。
１０、１０ａ、１０ｂ…信号生成装置，　１１、１１ａ、１１ｂ…デジタル信号処理部，　１２－１，１２－２…ＤＡＣ，　１３…クロック発生器，　１４…アナログ多重器，　１１１…符号化・シンボルマップ部，　１１２…波形整形部，　１１３…シリアルパラレル変換部，　１１４－１～１１４－３６…畳み込み演算部，　１１５－１，１１５－６…加算部，　１１６－１，１１６－２…パラレルシリアル変換部

Claims (7)

  1. 　デジタル信号処理部と、
    　前記デジタル信号処理部から出力される複数のデジタル信号をそれぞれアナログ信号に変換する複数のデジタルアナログ変換部と、
    　前記複数のデジタルアナログ変換部それぞれから出力されるアナログ信号をインターリーブして広帯域信号を生成するアナログ多重器と、
    　を備え、
    　前記デジタル信号処理部は、入力信号を、前記複数のデジタルアナログ変換部のサンプリング周波数と、前記アナログ多重器のクロック周波数との比に応じた数に時間領域で分割して複数の分割信号を生成するシリアルパラレル変換部と、
    　前記シリアルパラレル変換部により生成された前記複数の分割信号に対して、畳み込み演算を行う複数の畳み込み演算部と、
    　前記複数の畳み込み演算部により畳み込み演算が行われた前記複数の分割信号を加算して各デジタルアナログ変換部に対応した複数のデジタル信号を生成する複数の加算部とを含む、
    　信号生成装置。
  2. 　前記アナログ多重器を駆動するためのクロック周波数が、前記広帯域信号のサンプリング周波数の２Ｍ（Ｍは１以上の整数）分の１である場合、
    　前記複数の畳み込み演算部は、２２Ｍ個の畳み込み演算部であり、
    　前記複数の加算部は、２Ｍ個の加算部であり、
    　前記シリアルパラレル変換部は、前記入力信号を、時間領域で２Ｍ個に分割して２Ｍ個の分割信号を生成し、
    　前記２２Ｍ個の畳み込み演算部は、２Ｍ個の畳み込み演算部毎に１つの分割信号に対して応答関数を乗算し、
    　前記２Ｍ個の加算部は、前記２２Ｍ個の畳み込み演算部により畳み込み演算が行われた前記２２Ｍ個の分割信号を加算して各デジタルアナログ変換部に対応した複数のデジタル信号を生成する、
    　請求項１に記載の信号生成装置。
  3. 　前記アナログ多重器を駆動するためのクロック周波数が、前記広帯域信号のサンプリング周波数の２分の１である場合、
    　前記複数の畳み込み演算部は、４個の畳み込み演算部であり、
    　前記複数の加算部は、２個の加算部であり、
    　前記シリアルパラレル変換部は、前記入力信号を、時間領域で２個に分割して２個の分割信号を生成し、
    　前記４個の畳み込み演算部は、２個の畳み込み演算部毎に１つの分割信号に対して応答関数を乗算し、
    　前記２個の加算部は、前記４個の畳み込み演算部により畳み込み演算が行われた前記複数の分割信号を加算して各デジタルアナログ変換部に対応した複数のデジタル信号を生成する、
    　請求項１又は２に記載の信号生成装置。
  4. 　前記アナログ多重器を駆動するためのクロック周波数が、前記広帯域信号のサンプリング周波数の４分の１である場合、
    　前記複数の畳み込み演算部は、１６個の畳み込み演算部であり、
    　前記複数の加算部は、４個の加算部であり、
    　前記４個の加算部から出力された複数のデジタル信号をパラレルシリアル変換する２個のパラレルシリアル変換部をさらに備え、
    　前記シリアルパラレル変換部は、前記入力信号を、時間領域で４個に分割して４個の分割信号を生成し、
    　前記１６個の畳み込み演算部は、４個の畳み込み演算部毎に１つの分割信号に対して応答関数を乗算し、
    　前記４個の加算部は、前記１６個の畳み込み演算部により畳み込み演算が行われた前記複数の分割信号を加算して各デジタルアナログ変換部に対応した複数のデジタル信号を生成し、
    　前記２個のパラレルシリアル変換部のそれぞれは、互いに異なる２つの加算部から出力された複数のデジタル信号をパラレルシリアル変換する、
    　請求項１又は２に記載の信号生成装置。
  5. 　前記アナログ多重器を駆動するためのクロック周波数が、前記広帯域信号のサンプリング周波数の６分の１である場合、
    　前記複数の畳み込み演算部は、３６個の畳み込み演算部であり、
    　前記複数の加算部は、６個の加算部であり、
    　前記６個の加算部から出力された複数のデジタル信号をパラレルシリアル変換する２個のパラレルシリアル変換部をさらに備え、
    　前記シリアルパラレル変換部は、前記入力信号を、時間領域で６個に分割して６個の分割信号を生成し、
    　前記３６個の畳み込み演算部は、６個の畳み込み演算部毎に１つの分割信号に対して応答関数を乗算し、
    　前記６個の加算部は、前記３６個の畳み込み演算部により畳み込み演算が行われた前記複数の分割信号を加算して各デジタルアナログ変換部に対応した複数のデジタル信号を生成し、
    　前記２個のパラレルシリアル変換部のそれぞれは、互いに異なる３つの加算部から出力された複数のデジタル信号をパラレルシリアル変換する、
    　請求項１又は２に記載の信号生成装置。
  6. 　デジタル信号処理部が、入力信号を、複数のデジタルアナログ変換部のサンプリング周波数と、アナログ多重器のクロック周波数との比に応じた数に時間領域で分割して複数の分割信号を生成し、
    　前記デジタル信号処理部が、前記複数の分割信号に対して、畳み込み演算を行い、
    　前記デジタル信号処理部が、畳み込み演算が行われた前記複数の分割信号を加算して各デジタルアナログ変換部に対応した複数のデジタル信号を生成し、
    　複数のデジタルアナログ変換部が、前記デジタル信号処理部から出力される複数のデジタル信号をそれぞれアナログ信号に変換し、
    　アナログ多重器が、前記複数のデジタルアナログ変換部それぞれから出力されるアナログ信号をインターリーブして広帯域信号を生成する、
    　信号生成方法。
  7. 　コンピュータを、請求項１から５のいずれか一項に記載の信号生成装置として機能させるためのコンピュータプログラム。
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