WO2020129273A1 - 半導体装置および半導体装置の製造方法 - Google Patents
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Definitions
- the present invention relates to a semiconductor device and a semiconductor device manufacturing method.
- the semiconductor element is housed with one of the electrodes provided on the semiconductor element facing the opening side of the housing of the lead frame, the other electrode is die-bonded to the lead frame, and the semiconductor element in the housing is sealed with resin.
- a semiconductor device for surface mounting that stops. This semiconductor device is arranged such that one electrode faces a connection pad of a circuit board and is bonded to the connection pad of the circuit board with a bonding material such as solder (see Patent Document 1).
- a semiconductor device includes at least one semiconductor element having a first electrode and a second electrode, a housing portion connected to the second electrode, and housing the at least one semiconductor element, and A terminal plate having at least one mounting terminal surface formed on the outer periphery of the housing portion, and the at least one semiconductor element housed in the housing portion of the terminal plate are sealed by exposing the first electrode. And a resin.
- the mounting surface of the first electrode projects from the surface of the resin that seals the at least one semiconductor element.
- it is preferable that the mounting terminal surface of the at least one mounting terminal of the terminal plate and the surface of the resin are flush with each other.
- the semiconductor device of the first aspect it is preferable that a mounting terminal surface of the at least one mounting terminal of the terminal board is projected from the surface of the resin.
- the at least one mounting terminal is provided on one side of the outer periphery of the accommodating portion and on an opposite side opposite to the one side, respectively. It is preferably provided.
- the terminal plate is preferably a lead frame.
- the accommodating portion is formed by etching the lead frame.
- the at least one semiconductor element includes a plurality of semiconductor elements, and the plurality of semiconductor elements are accommodated in the accommodating portion of the lead frame. Is preferred.
- the lead frame has a plurality of lead frame portions connected to each other by a connecting portion, and each of the plurality of lead frame portions includes: It is preferable to have the accommodating portion in which the at least one semiconductor element is accommodated.
- the semiconductor element further has a third electrode, and a mounting surface of the third electrode seals the semiconductor element. It preferably protrudes from the surface of the resin.
- the semiconductor element is a transistor, and a source electrode and a gate electrode are formed as the first electrode and the third electrode, respectively.
- a drain electrode is preferably formed as the two electrodes.
- the source electrode is composed of a plurality of divided source electrodes.
- the semiconductor element has a plurality of semiconductor element regions, and each of the plurality of semiconductor element regions has the source electrode, the gate electrode, and the gate electrode. It is preferable to have the drain electrode.
- the lead frame includes a first lead frame region and a second lead frame region which are mutually divided, A first semiconductor element and a second semiconductor element having the first electrode, the second electrode, and the third electrode, respectively, are accommodated in the accommodating portion, and the first electrode and the third semiconductor element of the first semiconductor element are accommodated. It is preferable that the electrode projects from the surface of the resin, and the back metal formed on the second electrode of the second semiconductor element projects from the surface of the resin.
- the second electrode is electrically connected to a housing portion of a terminal plate housing a semiconductor element having a first electrode and a second electrode.
- the semiconductor element is sealed with the resin so that the mounting surface of the first electrode projects from the surface of the resin, and the housing portion and the terminal plate formed outside the housing portion Individual semiconductor devices are obtained by cutting a connecting portion that connects a semiconductor device formation region having a mounting terminal surface and another semiconductor device formation region.
- the surface of the resin is the mounting terminal surface of the terminal board. It is preferable that the terminal plate is sealed with the resin so as to be flush with each other.
- the mounting terminal surface of the terminal board protrudes from the surface of the resin. Therefore, it is preferable that the terminal board is sealed with the resin.
- FIG. 1 is an external perspective view of a semiconductor device according to the first embodiment of the present invention.
- 2 is an external perspective view of the semiconductor device shown in FIG. 1 before resin sealing.
- FIG. 3 is a sectional view taken along the line III-III of the semiconductor device shown in FIG. However, in FIG. 3, the top and bottom are inverted with respect to FIG. 4A is a top view of the semiconductor device shown in FIG. 2, and
- FIG. 4B is a bottom view of the semiconductor device shown in FIG. 5A to 5E are sectional views of the semiconductor device in respective steps for explaining the example of the method for manufacturing the semiconductor device according to the first embodiment.
- 6A to 6D are cross-sectional views of the semiconductor device in each step subsequent to FIG.
- FIG. 7A to 7D are cross-sectional views of the semiconductor device in each step subsequent to FIG.
- FIG. 8 is a plan view of the semiconductor device shown in FIG. 7C as seen from above.
- FIG. 9 is a sectional view showing a semiconductor device according to the second embodiment of the present invention.
- FIG. 10 is a bottom view showing the semiconductor device according to the third embodiment of the present invention.
- FIG. 11 is a bottom view showing the semiconductor device according to the fourth embodiment of the present invention.
- FIG. 12 is a bottom view showing a semiconductor device according to the fifth embodiment of the present invention.
- FIG. 13 is a bottom view showing the semiconductor device according to the sixth embodiment of the present invention.
- FIG. 14 is a sectional view showing a semiconductor device according to the seventh embodiment of the present invention.
- 1 is an external perspective view of a semiconductor device according to a first embodiment of the present invention
- FIG. 2 is an external perspective view of the semiconductor device shown in FIG. 1 before resin sealing.
- the semiconductor device 10 has a rectangular parallelepiped shape with a thickness of about 0.3 to 0.8 mm.
- the semiconductor device 10 includes a semiconductor element 20 (see FIG. 2) such as a MOSFET (metal-oxide-semiconductor field-effect transistor), a lead frame 30 (see FIG. 2), and a resin 50.
- the semiconductor element 20 has a gate electrode 21, two divided source electrodes 22a and 22b, and a drain electrode 24 (see FIG. 3).
- the semiconductor element 20 is formed by stacking a gate electrode 21, divided source electrodes 22a and 22b (hereinafter, both electrodes may be collectively referred to as “source electrode 22”) and a drain electrode 24 in the thickness direction.
- the drain electrode 24 is formed on the entire bottom surface of the semiconductor element 20 having a vertical structure.
- the lead frame 30 has a rectangular shape having a pair of long sides and a pair of short sides in a plan view, and a housing portion 31 for housing the semiconductor element 20 and mounting terminals 33 provided in the vicinity of the four corner portions, respectively. Have. That is, a plurality (in the present embodiment, two are exemplified) of one side of the short side of the outer periphery of the housing portion 31 of the semiconductor device 10 and the opposite side facing the one side. Mounting terminals 33 are provided.
- the lead frame 30 is electrically connected to the drain electrode 24 of the semiconductor element 20 at the bottom surface 31 a of the housing portion 31.
- the lead frame 30 is formed of a metal such as copper or iron.
- the semiconductor element 20 and the lead frame 30 are sealed with a resin 50 as shown in FIG. More specifically, the semiconductor element 20 is sealed by the resin 50 so that the mounting surface 21a of the gate electrode 21 and the mounting surface 23 of the two divided source electrodes 22a and 22b project from the one surface 51 of the resin 50. It The lead frame 30 is sealed with a resin 50 such that the mounting terminal surfaces 33 a, which are the surfaces of the four mounting terminals 33, are flush with the one surface 51 of the resin 50.
- FIG. 3 is a sectional view taken along the line III-III of the semiconductor device shown in FIG. However, in FIG. 3, the top and bottom are inverted with respect to FIG. 4A is a top view of the semiconductor device shown in FIG. 2, and FIG. 4B is a bottom view of the semiconductor device shown in FIG.
- a back metal 41 is formed on the drain electrode 24 of the semiconductor element 20, and the back metal 41 is die-bonded to the bottom surface 31 a of the housing 31 by a conductive bonding material 42 such as silver paste. Has been done. Therefore, the drain electrode 24 is electrically connected to the housing portion 31.
- Each mounting terminal 33 is integrally formed with a side wall 32 that is formed substantially perpendicular to the bottom surface 31 a of the housing portion 31.
- the semiconductor device 10 has a pair of side walls 32 formed integrally with each pair of the two pairs of mounting terminals 33, and the housing portion 31 has a groove provided between the pair of side walls 32. Is formed as.
- each mounting terminal 33 has a mounting terminal body 34, a row connecting portion 35, and a column connecting portion 36, and the row connecting portion 35 and the column connecting portion 36 are respectively viewed in a plan view.
- the mounting terminal body 34 projects in the row direction Dr and the column direction Dc.
- the row connecting portions 35 and the column connecting portions 36 are thinner than the mounting terminal body 34.
- the row connecting portion 35 and the column connecting portion 36 are disconnected when the individual semiconductor devices 10 are obtained from the semiconductor device assembly 100C (see FIG. 8) in which the plurality of semiconductor devices 10 are integrally formed. And has cut surfaces 35a and 36a, respectively. Therefore, the cut surfaces 35a and 36a are exposed from the resin 50 as illustrated in FIG.
- the row direction Dr is a direction along the long side direction of the semiconductor device 10
- the column direction Dc is a direction along the short side direction.
- the housing portion 31 of the lead frame 30 is formed by etching from the one surface 44 (see FIG. 3) side of the lead frame 30, which is the mounting terminal surface 33a side.
- the row connecting portion 35 and the column connecting portion 36 are formed to have a thickness smaller than that of the mounting terminal body 34 by etching the lead frame 30 from the other surface 45a side of the lead frame 30 to form the groove 47.
- the lead frame 30 When the lead frame 30 is formed by press working, the lead frame 30 is easily deformed due to residual stress during pressing. When deformation such as warpage occurs in the lead frame 30, each connection of a circuit board (not shown) bonded to each mounting terminal surface 33a, the mounting surface 21a of the gate electrode 21 and the mounting surface 23 of the divided source electrodes 22a and 22b. The parallelism with the pad deteriorates and the mounting accuracy decreases.
- the housing portion 31 and the mounting terminal 33 of the lead frame 30 are formed by etching. Therefore, unlike the case of pressing, no residual stress is generated during formation, and each mounting terminal surface 33a, the mounting surface 21a of the gate electrode 21 and the mounting surface 23 of the divided source electrodes 22a and 22b, and the circuit board. The parallelism with each connection pad can be ensured, and the mounting accuracy can be improved.
- the resin 50 is filled in the lead frame 30 housing portion 31 and the groove 47 during molding.
- the other surface 45a of the lead frame 30 is exposed from the resin 50 (see FIG. 4A).
- the semiconductor element 20 and the lead frame 30 are sealed with resin 50.
- the resin 50 ensures a state in which protection from the external environment, insulation, heat dissipation and thermal conductivity are suitable.
- the resin 50 for example, an epoxy resin or the like is used.
- the mounting terminal surface 33a of each mounting terminal 33 and the one surface 51 of the resin 50 are flush with each other. Further, the mounting surface 21 a of the gate electrode 21 and the mounting surface 23 of the source electrode 22 are projected more than the mounting terminal surface 33 a and the one surface 51 of the resin 50.
- the amount ⁇ h of protrusion of the mounting surface 21 a of the gate electrode 21 and the mounting surface 23 of the source electrode 22 from the one surface 51 of the resin 50 is preferably about 0.01 mm to 0.05 mm, for example. However, this numerical value is not intended to specify the protrusion amount ⁇ h in this range, but is shown only as an example.
- the mounting surface 21 a of the gate electrode 21 and the mounting surface 23 of the source electrode 22 are the one surface 51 of the resin 50 when viewed from the direction of the arrow DA in FIG. 1, that is, the direction in which the cut surface 36 a of the column connection portion 36 is the front surface. It may be any structure as long as it can be confirmed with a measuring microscope that the protrusion is not recessed.
- the semiconductor device 10 is configured such that the mounting surface 21a of the gate electrode 21, the mounting surface 23 of the source electrode 22 and the mounting terminal surface 33a of the lead frame 30 are directed downward.
- the mounting surface 21a of 21, the mounting surface 23 of the source electrode 22, and the mounting terminal surface 33a of the lead frame 30 are bonded to the respective connection pads of the circuit board (not shown) by a bonding material such as solder.
- the mounting terminal surface 33a of the lead frame 30 is formed at four corners. Therefore, as compared with a structure in which one mounting terminal surface 33a is formed on each of a pair of side portions that face each other while being separated in the row direction Dr of the lead frame 30, deformation of the lead frame 30 after bonding is suppressed, and mounting is performed. The accuracy of can be improved.
- the source electrode 22 is divided into two divided source electrodes 22a and 22b. If the structure in which the source electrode 22 is not divided but made into one is used, the amount of solder increases, and the lead frame 30 is easily deformed when the solder contracts. By dividing the source electrode 22 into the two divided source electrodes 22a and 22b, the amount of solder becomes uniform and the deformation of the lead frame 30 at the time of contraction of solder can be suppressed.
- the mounting terminal surface 33a is exemplified as a structure divided into four, the mounting terminal surface 33a may be provided within three or five or more. When the number of mounting terminal surfaces 33a is odd, the number of mounting terminal surfaces 33a provided on one side and the other side is different. Further, the source electrode 22 may be configured as three or more divided source electrodes.
- FIGS. 6A to 6D are diagrams.
- 5A to 5D are cross-sectional views of the semiconductor device in each step following FIG. 5
- FIGS. 7A to 7D are cross-sectional views of the semiconductor device in each step following FIG.
- a manufacturing method for forming the two semiconductor devices 10 will be exemplified. However, this manufacturing method can also be applied to the case of forming one semiconductor device 10 and the case of forming three or more semiconductor devices 10.
- a wafer 20w having two semiconductor element forming regions A1 and A2 adjacent to each other in the row direction Dr (left and right direction in FIG. 5) is prepared, and a gate electrode 21 and a source electrode 22 are provided in each semiconductor element forming region A1 and A2.
- the drain electrode 24 is formed on the entire bottom surface of the wafer 20w.
- the back metal 41 is formed on the drain electrode 24.
- the back metal 41 is provided to reduce the resistance of the bottom surface of the wafer 20w.
- the back metal 41 has a single layer structure of gold, or a multi-layer structure of titanium (lower layer), nickel (intermediate layer), gold (surface layer), and the like. You can The back metal 41 can be formed by sputtering, plating, or the like (see FIG. 5A).
- a lead frame material 30M having two semiconductor device formation regions B1 and B2 connected to each other in the row direction Dr is prepared.
- the lead frame material 30M is a flat plate member having a thickness of, for example, about 0.3 mm to 0.7 mm, as indicated by a chain double-dashed line L1 in FIG. 5B.
- half-etching is performed from the one surface 44 side of the lead frame material 30M to form the accommodation portion 31.
- the half etching for forming the accommodating portion 31 not only removes the inner region of the side wall 32 but also forms the four mounting terminals 33 illustrated in FIG. 2 in the column direction Dc (in the plane of FIG. 5). Also, the space between the mounting terminals 33 in the vertical direction) is removed. However, at this point, the row connection portion 35 and the column connection portion 36 of each mounting terminal 33 have the same thickness as the mounting terminal body 34.
- the lead frame material 30M is half-etched from the other surface 45a side facing the one surface 44 to form the groove 47.
- the groove 47 is formed on the four sides around each accommodation portion 31 in each of the semiconductor device formation regions B1 and B2.
- the thickness of the row connection portion 35 and the column connection portion 36 of each mounting terminal 33 is smaller than that of the mounting terminal body 34.
- the thickness of each of the bottom portion 45 of the accommodating portion 31, the row connecting portion 35 and the column connecting portion 36 of the mounting terminal 33 is 30 to 50 of the total thickness of the lead frame material 30M before etching. Perform it so that it becomes about %.
- the bottom portion 45 of the housing portion 31, the row connection portion 35 and the column connection portion 36 of the mounting terminal 33 may have the same thickness or different thicknesses.
- a back tape 62 is attached to the other surface 45a that faces the one surface 44 of the lead frame material 30M.
- the back tape 62 is a member for preventing the resin material 50M (see FIG. 6B) from leaking to the other surface 45a side of the lead frame 30 during molding.
- the back metal 41 formed on the bottom surface side of the wafer 20w shown in FIG. 5A is attached to the dicing tape 63 (see FIG. 5D).
- the wafer 20w is diced at the boundary between the semiconductor element forming area A1 and the semiconductor element forming area A2 to separate the semiconductor element forming area A1 and the semiconductor element forming area A2. To do. As a result, the semiconductor element 20 is formed in each of the semiconductor element forming area A1 and the semiconductor element forming area A2. The dicing between the semiconductor element forming area A1 and the semiconductor element forming area A2 is performed up to the middle of the thickness of the dicing tape 63.
- a conductive bonding material 42 such as a silver paste is potted on the bottom surface 31a of the accommodating portion 31 of each of the semiconductor device forming regions B1 and B2 of the lead frame material 30M.
- each semiconductor element 20 is picked up from the dicing tape 63 by using a pick-up device or the like, and the semiconductor element 20 is inserted into the accommodating portions 31 of the semiconductor device forming regions B1 and B2 of the lead frame material 30M via the conductive bonding material 42. Die bonding is performed on the bottom surface 31a (see FIG. 6A).
- an intermediate semiconductor device assembly 100A in which the semiconductor element 20 is die-bonded to each of the semiconductor device formation regions B1 and B2 of the lead frame material 30M is formed.
- drain electrode 24 of the first semiconductor element 20C and the source electrode 22 of the second semiconductor element 20D are electrically connected to the lead frame region 30r, and the gate electrode 21 of the second semiconductor element 20D is It is electrically connected to the lead frame region 30s.
- the semiconductor device 10 according to the seventh embodiment not only the first semiconductor element 20C but also the second semiconductor element 20D have the same effects (1) and (2) as those of the first embodiment. ..
- the gate electrode 21 and the source electrode 22 in the first semiconductor element 20C are replaced with the back metal 41 and the conductive bonding material 42 or the back metal 41 formed on the drain electrode 24.
- the same effects (3) and (4) as those of the first embodiment can be obtained.
- the semiconductor element 20 is exemplified as the MOSFET having the gate electrode 21, the source electrode 22, and the drain electrode 24.
- an IGBT Insulated Gate Bipolar
- Transistor or Bipolar
- a diode having an anode electrode and a cathode electrode can be used.
- the lead frame 30 is exemplified as a member having a rectangular shape in a plan view.
- the lead frame 30 may have a polygonal shape such as a triangle or a pentagonal shape in plan view.
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Abstract
半導体装置は、第一電極および第二電極を有する少なくとも一つの半導体素子と、前記第二電極に接続され、前記少なくとも一つの半導体素子を収容する収容部および前記収容部の外周に形成された少なくとも一つの実装端子面を有する端子板と、前記端子板の収容部に収容された前記少なくとも一つの半導体素子を、前記第一電極を露出させて封止する樹脂とを備える。前記第一電極の実装用表面は、前記少なくとも一つの半導体素子を封止する前記樹脂の表面より突出している。
Description
本発明は、半導体装置および半導体装置の製造方法に関する。
半導体素子を、半導体素子に設けられた一方の電極をリードフレームの収容部の開口側に向けた状態で収容し、他方の電極をリードフレームにダイボンディングし、収容部内の半導体素子を樹脂により封止する表面実装用の半導体装置が知られている。この半導体装置は、回路基板の接続パッドに、一方の電極を対向して配置され、はんだ等の接合材により回路基板の接続パッドに接合される(特許文献1参照)。
特許文献1に記載の半導体装置では、モールド成型により半導体素子を封止する際、上述した一方の電極の表面に樹脂バリが形成され易い。このため、はんだ等によりその電極を回路基板の接続パッドに接合する際、接合強度が低下したり、導通不良が生じたりする。
本発明の第1の態様によると、半導体装置は、第一電極および第二電極を有する少なくとも一つの半導体素子と、前記第二電極に接続され、前記少なくとも一つの半導体素子を収容する収容部および前記収容部の外周に形成された少なくとも一つの実装端子面を有する端子板と、前記端子板の収容部に収容された前記少なくとも一つの半導体素子を、前記第一電極を露出させて封止する樹脂とを備える。前記第一電極の実装用表面は、前記少なくとも一つの半導体素子を封止する前記樹脂の表面より突出している。
本発明の第2の態様によると、第1の態様の半導体装置において、前記端子板の前記少なくとも一つの実装端子の実装端子面と前記樹脂の前記表面とは面一であるのが好ましい。
本発明の第3の態様によると、第1の態様の半導体装置において、前記端子板の前記少なくとも一つの実装端子の実装端子面は前記樹脂の前記表面より突出しているのが好ましい。
本発明の第4の態様によると、第1の態様の半導体装置において、前記少なくとも一つの実装端子は、前記収容部の前記外周のうちの一辺側および前記一辺側に対向する対向辺側にそれぞれ設けられるのが好ましい。
本発明の第5の態様によると、第1の態様の半導体装置において、前記端子板は、リードフレームであるのが好ましい。
本発明の第6の態様によると、第5の態様の半導体装置において、前記収容部は、前記リードフレームのエッチングにより形成されるのが好ましい。
本発明の第7の態様によると、第5の態様の半導体装置において、前記少なくとも一つの半導体素子は複数の半導体素子を含み、前記リードフレームの前記収容部内に前記複数の半導体素子が収容されているのが好ましい。
本発明の第8の態様によると、第5の態様の半導体装置において、前記リードフレームは連結部により相互に連結された複数のリードフレーム部を有し、前記複数のリードフレーム部の各々は、それぞれ前記少なくとも一つの半導体素子が収容された前記収容部を有するのが好ましい。
本発明の第9の態様によると、第5の態様の半導体装置において、前記半導体素子は、第三電極をさらに有し、前記第三電極の実装用表面は、前記半導体素子を封止する前記樹脂の表面より突出しているのが好ましい。
本発明の第10の態様によると、第9の態様の半導体装置において、前記半導体素子はトランジスタであって、前記第一電極および前記第三電極としてソース電極およびゲート電極がそれぞれ形成され、前記第二電極としてドレイン電極が形成されるのが好ましい。
本発明の第11の態様によると、第10の態様の半導体装置において、前記ソース電極は、複数の分割ソース電極により構成されるのが好ましい。
本発明の第12の態様によると、第10の態様の半導体装置において、前記半導体素子は複数の半導体素子領域を有し、前記複数の半導体素子領域の各々は、前記ソース電極、前記ゲート電極および前記ドレイン電極を有するのが好ましい。
本発明の第13の態様によると、第9の態様の半導体装置において、前記リードフレームは、相互に分割された第1のリードフレーム領域および第2のリードフレーム領域を含み、前記リードフレームの前記収容部内に前記第一電極、前記第二電極および前記第三電極をそれぞれ有する第1の半導体素子および第2の半導体素子が収容され、前記第1の半導体素子の前記第一電極および前記第三電極は前記樹脂の表面より突出し、前記第2の半導体素子の前記第二電極上に形成されたバックメタルは前記樹脂の表面より突出しているのが好ましい。
本発明の第14の態様によると、半導体装置の製造方法は、第一電極および第二電極を有する半導体素子が収容される端子板の収容部へ、前記第二電極が電気的に接続されるようにボンディングし、前記第一電極の実装用表面が樹脂の表面より突出するように前記半導体素子を前記樹脂により封止し、前記収容部と前記収容部の外部に形成された前記端子板の実装端子面とを有する半導体装置形成領域と、別の前記半導体装置形成領域とを接続する連結部分を切断することにより、個々の半導体装置を得る。
本発明の第15の態様によると、第14の態様による半導体装置の製造方法において、前記半導体素子を前記樹脂により封止する際、前記樹脂の前記表面が、前記端子板の前記実装端子面と面一になるように、前記端子板が前記樹脂により封止されるのが好ましい。
本発明の第16の態様によると、第14の態様による半導体装置の製造方法において、前記半導体素子を前記樹脂により封止する際、前記端子板の前記実装端子面が前記樹脂の前記表面より突出するように、前記端子板が前記樹脂により封止されるのが好ましい。
本発明の第2の態様によると、第1の態様の半導体装置において、前記端子板の前記少なくとも一つの実装端子の実装端子面と前記樹脂の前記表面とは面一であるのが好ましい。
本発明の第3の態様によると、第1の態様の半導体装置において、前記端子板の前記少なくとも一つの実装端子の実装端子面は前記樹脂の前記表面より突出しているのが好ましい。
本発明の第4の態様によると、第1の態様の半導体装置において、前記少なくとも一つの実装端子は、前記収容部の前記外周のうちの一辺側および前記一辺側に対向する対向辺側にそれぞれ設けられるのが好ましい。
本発明の第5の態様によると、第1の態様の半導体装置において、前記端子板は、リードフレームであるのが好ましい。
本発明の第6の態様によると、第5の態様の半導体装置において、前記収容部は、前記リードフレームのエッチングにより形成されるのが好ましい。
本発明の第7の態様によると、第5の態様の半導体装置において、前記少なくとも一つの半導体素子は複数の半導体素子を含み、前記リードフレームの前記収容部内に前記複数の半導体素子が収容されているのが好ましい。
本発明の第8の態様によると、第5の態様の半導体装置において、前記リードフレームは連結部により相互に連結された複数のリードフレーム部を有し、前記複数のリードフレーム部の各々は、それぞれ前記少なくとも一つの半導体素子が収容された前記収容部を有するのが好ましい。
本発明の第9の態様によると、第5の態様の半導体装置において、前記半導体素子は、第三電極をさらに有し、前記第三電極の実装用表面は、前記半導体素子を封止する前記樹脂の表面より突出しているのが好ましい。
本発明の第10の態様によると、第9の態様の半導体装置において、前記半導体素子はトランジスタであって、前記第一電極および前記第三電極としてソース電極およびゲート電極がそれぞれ形成され、前記第二電極としてドレイン電極が形成されるのが好ましい。
本発明の第11の態様によると、第10の態様の半導体装置において、前記ソース電極は、複数の分割ソース電極により構成されるのが好ましい。
本発明の第12の態様によると、第10の態様の半導体装置において、前記半導体素子は複数の半導体素子領域を有し、前記複数の半導体素子領域の各々は、前記ソース電極、前記ゲート電極および前記ドレイン電極を有するのが好ましい。
本発明の第13の態様によると、第9の態様の半導体装置において、前記リードフレームは、相互に分割された第1のリードフレーム領域および第2のリードフレーム領域を含み、前記リードフレームの前記収容部内に前記第一電極、前記第二電極および前記第三電極をそれぞれ有する第1の半導体素子および第2の半導体素子が収容され、前記第1の半導体素子の前記第一電極および前記第三電極は前記樹脂の表面より突出し、前記第2の半導体素子の前記第二電極上に形成されたバックメタルは前記樹脂の表面より突出しているのが好ましい。
本発明の第14の態様によると、半導体装置の製造方法は、第一電極および第二電極を有する半導体素子が収容される端子板の収容部へ、前記第二電極が電気的に接続されるようにボンディングし、前記第一電極の実装用表面が樹脂の表面より突出するように前記半導体素子を前記樹脂により封止し、前記収容部と前記収容部の外部に形成された前記端子板の実装端子面とを有する半導体装置形成領域と、別の前記半導体装置形成領域とを接続する連結部分を切断することにより、個々の半導体装置を得る。
本発明の第15の態様によると、第14の態様による半導体装置の製造方法において、前記半導体素子を前記樹脂により封止する際、前記樹脂の前記表面が、前記端子板の前記実装端子面と面一になるように、前記端子板が前記樹脂により封止されるのが好ましい。
本発明の第16の態様によると、第14の態様による半導体装置の製造方法において、前記半導体素子を前記樹脂により封止する際、前記端子板の前記実装端子面が前記樹脂の前記表面より突出するように、前記端子板が前記樹脂により封止されるのが好ましい。
本発明によれば、半導体素子の電極の実装用表面に樹脂バリが形成されるのを抑制することができる。
-第1の実施形態-
図1~図8を参照して、本発明の第1の実施形態による半導体装置を説明する。図1は、本発明の第1の実施形態による半導体装置の外観斜視図であり、図2は、図1に示された半導体装置の樹脂封止前の外観斜視図である。半導体装置10は、厚さが0.3~0.8mm程度の直方体形状を有する。
図1~図8を参照して、本発明の第1の実施形態による半導体装置を説明する。図1は、本発明の第1の実施形態による半導体装置の外観斜視図であり、図2は、図1に示された半導体装置の樹脂封止前の外観斜視図である。半導体装置10は、厚さが0.3~0.8mm程度の直方体形状を有する。
半導体装置10は、MOSFET(metal-oxide-semiconductor field-effect transistor)等の半導体素子20(図2参照)と、リードフレーム30(図2参照)と、樹脂50とを備えている。半導体素子20は、ゲート電極21と、2つの分割ソース電極22a、22bと、ドレイン電極24(図3参照)とを有する。半導体素子20は、ゲート電極21、分割ソース電極22a、22b(以下、両電極を代表して「ソース電極22」と呼ぶことがある。)およびドレイン電極24が厚さ方向に積層して形成された縦型構造を有し、半導体素子20の底面全面にドレイン電極24が形成されている。
リードフレーム30は、平面視で、一対の長辺と一対の短辺とを有する矩形形状を有し、半導体素子20を収容する収容部31および4つのコーナー部近傍のそれぞれに設けられる実装端子33を有する。すなわち、半導体装置10の収容部31の外周のうちの短辺の一辺側と、この一辺側に対向する対向辺側とに、それぞれ、複数(本実施形態では、2つとして例示されている)の実装端子33が設けられている。リードフレーム30は、収容部31の底面31aで半導体素子20のドレイン電極24に電気的に接続されている。リードフレーム30は、例えば、銅、鉄等の金属により形成されている。
半導体素子20およびリードフレーム30は、樹脂50により図1に図示されるように封止される。より詳細には、半導体素子20は、樹脂50によりゲート電極21の実装用表面21aおよび2つの分割ソース電極22a、22bの実装用表面23が、樹脂50の一面51から突出するように封止される。リードフレーム30は、樹脂50により4つの実装端子33のそれぞれの表面である実装端子面33aが樹脂50の一面51と面一になるように封止されている。
図3は、図1に示された半導体装置のIII-III線断面図である。但し、図3では、図1に対し上下が反転されている。また、図4(A)は、図2に示された半導体装置の上面図であり、図4(B)は、図2に示された半導体装置の下面図である。
図3に図示されるように、半導体素子20のドレイン電極24には、バックメタル41が形成され、バックメタル41は、銀ペーストのような導電接合材42により収容部31の底面31aにダイボンディングされている。したがって、ドレイン電極24は収容部31へ電気的に接続される。各実装端子33は収容部31の底面31aにほぼ垂直に形成された側壁32と一体的に形成されている。換言すれば、半導体装置10は、2対の実装端子33のそれぞれの対に一体的に形成された1対の側壁32を有し、収容部31は1対の側壁32間に設けられた溝として形成されている。
図2に図示されるように、各実装端子33は、実装端子本体34と、行接続部35と列接続部36とを有し、平面視で、行接続部35および列接続部36がそれぞれ実装端子本体34から行方向Drおよび列方向Dcに突き出ている。行接続部35および列接続部36の厚さは、実装端子本体34より薄く形成されている。詳細は後述するが、行接続部35および列接続部36は、複数の半導体装置10が一体的に形成された半導体装置集合体100C(図8参照)から個々の半導体装置10を得るときに切断される部分であり、それぞれ、切断面35aおよび36aを有する。従って、切断面35aおよび36aは、図1に図示されるように、樹脂50から露出している。なお、以下の説明において、行方向Drは半導体装置10の長辺方向に沿う方向、列方向Dcは短辺方向に沿う方向とする。
詳細は後述するが、リードフレーム30の収容部31は、リードフレーム30の、実装端子面33a側である一面44(図3参照)側からのエッチングにより形成される。また、行接続部35および列接続部36は、リードフレーム30の他面45a側からリードフレーム30をエッチングして溝47を形成することにより、実装端子本体34の厚さより薄い厚さに形成される。
リードフレーム30を、プレス加工により形成する場合は、プレス時の残留応力により、リードフレーム30には、反り等の変形が生じ易くなる。リードフレーム30に反り等の変形が生じると、各実装端子面33a、ゲート電極21の実装用表面21aおよび分割ソース電極22a、22bの実装用表面23と接合される不図示の回路基板の各接続パッドとの平行度が悪くなり、実装精度が低下する。
これに対し、本実施形態では、リードフレーム30の収容部31および実装端子33をエッチングにより形成する。このため、プレス加工による場合とは異なり、形成時に残留応力は発生せず、各実装端子面33a、ゲート電極21の実装用表面21aおよび分割ソース電極22a、22bの実装用表面23と、回路基板の各接続パッドとの平行度を確保することができ、実装精度を向上することができる。
図3、図4(A)、(B)に図示されるように、モールド成型時に、リードフレーム30収容部31内および溝47内に樹脂50が充填される。リードフレーム30の他面45aは、樹脂50から露出されている(図4(A)参照)。
上述した通り、半導体素子20のゲート電極21、分割ソース電極22a、22b、リードフレーム30の他面45a、各実装端子33の実装端子面33aおよび切断面35a、36a(図1参照)を除き、半導体素子20およびリードフレーム30は、樹脂50により封止されている。樹脂50により、外部環境からの保護、絶縁性、放熱性および熱伝導性が適した状態が確保される。樹脂50として、例えば、エポキシ樹脂等が用いられる。
既に説明した通り、図3にも図示されるように、各実装端子33の実装端子面33aと樹脂50の一面51とは面一である。また、ゲート電極21の実装用表面21aおよびソース電極22の実装用表面23は、実装端子面33aおよび樹脂50の一面51よりも突出している。ゲート電極21の実装用表面21aおよびソース電極22の実装用表面23が、樹脂50の一面51より突出する突出量Δhは、例えば、0.01mm~0.05mm程度が好ましい。但し、この数値は、突出量Δhを、この範囲に特定することを意図するものでは無く、一例として示したに過ぎない。図1の矢印DA方向からみて、すなわち列接続部36の切断面36aを正面とする方向からみて、ゲート電極21の実装用表面21aおよびソース電極22の実装用表面23が、樹脂50の一面51より凹んでおらず、突出していることが測定顕微鏡で確認できる構成であればよい。
半導体装置10は、図3に図示されるように、ゲート電極21の実装用表面21a、ソース電極22の実装用表面23およびリードフレーム30の実装端子面33aを下方に向けた状態で、ゲート電極21の実装用表面21a、ソース電極22の実装用表面23およびリードフレーム30の実装端子面33aが、それぞれ、不図示の回路基板の各接続パッドに、はんだ等の接合材により接合される。リードフレーム30の実装端子面33aは、4つのコーナー部に形成されている。このため、リードフレーム30の行方向Drに離間して対向する一対の側部それぞれに1つずつ実装端子面33aを形成する構造に比し、接合後のリードフレーム30の変形を抑制し、実装の精度を上げることができる。
また、ソース電極22は、2つの分割ソース電極22a、22bに分割されている。ソース電極22を分割せず1つとする構造とすると、はんだ量が多くなり、はんだ収縮時にリードフレーム30が変形され易くなる。ソース電極22を2つの分割ソース電極22a、22bに分割することにより、はんだ量が均一となり、はんだ収縮時のリードフレーム30の変形を抑制することができる。
なお、実装端子面33aは、4つに分割した構造として例示したが、実装端子面33aは、3つ以内または5つ以上設けてもよい。実装端子面33aの数を奇数とする場合、一方の側部側と他方の側部側とに設ける実装端子面33aの数を異ならせる。また、ソース電極22は、3つ以上の分割ソース電極として構成するようにしてもよい。
次に、本実施形態の半導体装置10の製造方法の一例を示す。図5(A)~5(E)は、本実施形態の半導体装置の製造方法を説明するための各工程における半導体装置の断面図であり、図6(A)~6(D)は、図5に続く各工程における半導体装置の断面図であり、図7(A)~7(D)は、図6に続く各工程における半導体装置の断面図である。なお、以下の説明では、2つの半導体装置10を形成する製造方法として例示する。しかし、この製造方法は、1つの半導体装置10を形成する場合および3つ以上の半導体装置10を形成する場合にも適用することができる。
先ず、行方向Dr(図5の左右方向)に隣接する2つの半導体素子形成領域A1、A2を有するウエハ20wを準備し、各半導体素子形成領域A1、A2に、ゲート電極21、ソース電極22を形成する。また、ウエハ20wの底面全面にドレイン電極24を形成する。そして、ドレイン電極24に、バックメタル41を形成する。バックメタル41は、ウエハ20wの底面の抵抗を下げるために設けるものであり、例えば、金の一層構造としたり、チタン(下層)・ニッケル(中間層)・金(表面層)等の複数層構造としたりすることができる。バックメタル41は、スパッタや、めっき等により形成することができる(図5(A)参照)。
一方、行方向Drに互いに接続された2つの半導体装置形成領域B1、B2を有するリードフレーム材30Mを準備する。リードフレーム材30Mは、図5(B)に二点鎖線L1で示すように、例えば、厚さ0.3mm~0.7mm程度の平坦な板状部材である。そして、リードフレーム材30Mの一面44側からハーフエッチングして、収容部31を形成する。収容部31を形成するためのハーフエッチングは、側壁32の内側領域を除去するのみでなく、図2に図示される4つの実装端子33が形成されるように、列方向Dc(図5の紙面に垂直方向)の実装端子33間も除去する。但し、この時点では、各実装端子33の行接続部35および列接続部36は、実装端子本体34と同じ厚さを有している。
次に、リードフレーム材30Mを一面44に対向する他面45a側からハーフエッチングして溝47を形成する。図2に図示されるように、溝47は、各半導体装置形成領域B1、B2の各収容部31の周囲の4辺に形成する。これにより、各実装端子33の行接続部35および列接続部36の厚さは、実装端子本体34より薄くなる。この状態では、半導体装置形成領域B1および半導体装置形成領域B2の境界部側にそれぞれが有する実装端子33の行接続部35は互いに接続され、したがって半導体装置形成領域B1と半導体装置形成領域B2とは一体的に連結されている。
リードフレーム材30Mのハーフエッチングは、収容部31の底部45、実装端子33の行接続部35および列接続部36のそれぞれの厚さが、エッチング前のリードフレーム材30Mの全厚の30~50%程度になるように行う。収容部31の底部45、実装端子33の行接続部35および列接続部36の厚さは、同一であってもよいし、それぞれ、異なっていてもよい。
図5(C)に図示されるように、リードフレーム材30Mの一面44に対向する他面45aには、バックテープ62を貼り付けておく。バックテープ62は、モールド成型の際、樹脂材50M(図6(B)参照)が、リードフレーム30の他面45a側に漏出するのを抑制するための部材である。
次に、図5(A)に図示されるウエハ20wの底面側に形成されたバックメタル41をダイシングテープ63に貼り付ける(図5(D)参照)。
そして、図5(E)に図示されるように、半導体素子形成領域A1と半導体素子成領域A2との境界で、ウエハ20wをダイシングし、半導体素子形成領域A1と半導体素子形成領域A2とを分離する。これにより、半導体素子形成領域A1および半導体素子形成領域A2には、それぞれ、半導体素子20が形成される。半導体素子形成領域A1と半導体素子形成領域A2とのダイシングは、ダイシングテープ63の厚さの中間まで行う。
次に、図6(A)に示すように、リードフレーム材30Mの半導体装置形成領域B1、B2それぞれの収容部31の底面31aに銀ペースト等の導電接合材42をポッティングする。そして、ピックアップ装置等を用いて各半導体素子20をダイシングテープ63からピックアップし、半導体素子20を、導電接合材42を介してリードフレーム材30Mの半導体装置形成領域B1、B2それぞれの収容部31の底面31aにダイボンディングする(図6(A)参照)。これにより、リードフレーム材30Mの半導体装置形成領域B1、B2それぞれに半導体素子20がダイボンディングされた中間半導体装置集合体100Aが形成される。
この後、中間半導体装置集合体100Aを、図6(B)に図示されるように、金型71のキャビティ内に収容して、樹脂材50Mを注入する。金型71の上型72の内面には、中間半導体装置集合体100Aを収容する前に、弾性を有する離型フィルム64を配置しておく。金型71のキャビティ内に中間半導体装置集合体100Aを収容して、上型72と下型73を型締めすると、リードフレーム材30Mの各実装端子面33aが離型フィルム64の表面64aに当接する。また、各半導体素子20のゲート電極21およびソース電極22の実装端子面33aより突出する部分は、離型フィルム64内に埋没する。このため、金型71のキャビティ内に注入された樹脂材50Mが、各半導体素子20のゲート電極21の実装用表面21aおよびソース電極22の実装用表面23の周縁部に漏出するのが抑制される。また、上述したように、中間半導体装置集合体100Aには、バックテープ62が貼り付けられているため、樹脂材50Mがリードフレーム材30Mの他面45a側に漏出するのが抑制される。樹脂材50Mの注入により、リードフレーム材30Mの収容部31内および各溝47内には、樹脂材50Mが充填される。
この後、金型71内に注入された樹脂材50Mを硬化して、図6(C)に図示されるように、各半導体素子20が樹脂50により封止された、封止済の中間半導体装置集合体100Bをバックテープ62と共に金型71から取り出す。
そして、図6(D)に図示されるように、封止済の半導体装置集合体100Bからバックテープ62を除去する。
次に、封止済の半導体装置集合体100Bの他面45aに、製品番号、ロット番号等を図7(A)の矢印DB方向からレーザーによりマーキングし、封止済の半導体装置集合体100Bの他面45aをダイシングテープ65に貼り付ける(図7(B)参照)。
そして、図7(C)に図示されるように、封止済の半導体装置集合体100Bの、リードフレーム材30Mの各実装端子33および樹脂50を切断して個々の半導体装置10とする。但し、この段階では、封止済の半導体装置集合体100Bの切断は、ダイシングテープ65の厚さの中間まで行ない、各半導体装置10は、ダイシングテープ65に貼り付けたままの状態としておく。
図8は、図7(C)に示された半導体装置を上方からみた平面図である。但し、図8では、行方向Drおよび列方向Dcそれぞれに2つずつ配列された、合計4つの半導体装置形成領域B1~B4を有する封止済の半導体装置集合体100Cとして図示されている。なお、行方向Drは半導体装置形成領域B1とB2との並び方向、列方向Dcは半導体装置形成領域B1とB3との並び方向である。行方向Drに隣接する半導体装置形成領域B1と半導体装置形成領域B2との互いの行接続部35同士が連結され、半導体装置形成領域B3と半導体装置形成領域B4との互いの行接続部35同士が連結され、さらに、列方向Dcに隣接する半導体装置形成領域B1と半導体装置形成領域B3との互いの列接続部36同士が連結され、半導体装置形成領域B2と半導体装置形成領域B4との互いの列接続部36同士が連結されている。こうして互いに接続される4つの半導体装置形成領域B1~B4の全体が1つの部材としてリードフレーム材30Mが形成されている。
図8に図示された封止済の半導体装置集合体100Cを、二点鎖線に示す行切断線81および列切断線82で切断する。すなわち、行方向Drに隣接する半導体装置形成領域B1と半導体装置形成領域B2、および半導体装置形成領域B3と半導体装置形成領域B4の行接続部35同士を連結する連結部分を列切断線82bで切断する。また、列方向Dcに隣接する半導体装置形成領域B1と半導体装置形成領域B3、および半導体装置形成領域B2と半導体装置形成領域B4の列接続部36同士を連結する連結部分を行切断線81bで切断する。さらに、半導体装置形成領域B1と半導体装置形成領域B3の行接続部35のうち、半導体装置集合体100Cの行方向Drに位置する1対の短辺の一辺側に配列された行接続部35を列切断線82cで切断し、半導体装置形成領域B2と半導体装置形成領域B4の行接続部35のうち、半導体装置集合体100Cの行方向Drに位置する1対の短辺の他辺側に配列された行接続部35を列切断線82aで切断する。また、半導体装置形成領域B1と半導体装置形成領域B2の列方向Dcの列接続部36のうち、半導体装置集合体100Cの列方向Dcに位置する1対の長辺の一辺側に配列された列接続部36を行切断線81aで切断し、半導体装置形成領域B3と半導体装置形成領域B4の列方向Dcの列接続部36のうち、半導体装置集合体100Cの列方向Dcに位置する1対の長辺の他辺側に配列された列接続部36を行切断線81cで切断する。これにより、封止済の半導体装置集合体100Cの半導体装置形成領域B1~B4がそれぞれ個々に分離され、個々の半導体装置10が得られる。
なお、上記では、半導体装置形成領域B1~B4が2行×2列に配列された半導体装置集合体100Cとして例示したが、半導体装置集合体100Cは、行方向Drおよび列方向Dcに、それぞれ、1以上の任意な数の半導体装置形成領域が配列されたものとすることができる。
このようにして、封止済の半導体装置集合体100Cを個々の半導体装置10に分離した後は、必要に応じて、個々の半導体装置10に対してファンクションテストを行なう。そして、図7(D)に示されるように、不図示のピックアップ装置等を用いて、良品または良否の判定マーキングがされた半導体装置10をピックアップし、所定の格納部(図示せず)に格納する。
上記第1の実施形態における半導体装置10は、下記の効果を奏する。
(1)半導体装置10は、ゲート電極21またはソース電極22ならびにドレイン電極24を有する半導体素子20と、ドレイン電極24に接続され、半導体素子20を収容する収容部31および収容部31の外周に形成された少なくとも一つの実装端子33を有する端子板であるリードフレーム30と、リードフレーム30の収容部31に収容された半導体素子20を、ゲート電極21およびソース電極22を露出させて封止する樹脂50とを備える。ゲート電極21の実装用表面21aおよびソース電極22の実装用表面23は、半導体素子20を封止する樹脂50の一面51より突出している。このため、実装用表面21a、23の外周縁に半導体素子20を封止する樹脂50が漏出してそこに樹脂50のバリが形成されるのを抑制することができる。これにより、半導体素子20のゲート電極21またはソース電極22を回路基板の接続パッドに接合する際、接合強度の低下や、導通不良の発生を防止することができる。
(1)半導体装置10は、ゲート電極21またはソース電極22ならびにドレイン電極24を有する半導体素子20と、ドレイン電極24に接続され、半導体素子20を収容する収容部31および収容部31の外周に形成された少なくとも一つの実装端子33を有する端子板であるリードフレーム30と、リードフレーム30の収容部31に収容された半導体素子20を、ゲート電極21およびソース電極22を露出させて封止する樹脂50とを備える。ゲート電極21の実装用表面21aおよびソース電極22の実装用表面23は、半導体素子20を封止する樹脂50の一面51より突出している。このため、実装用表面21a、23の外周縁に半導体素子20を封止する樹脂50が漏出してそこに樹脂50のバリが形成されるのを抑制することができる。これにより、半導体素子20のゲート電極21またはソース電極22を回路基板の接続パッドに接合する際、接合強度の低下や、導通不良の発生を防止することができる。
(2)半導体装置10に含まれるリードフレーム30に設けられた収容部31の外周のうちの一辺側およびその一辺側に対向する対向辺側にそれぞれ、複数の実装端子33が設けられている。このため、リードフレーム30に設けられた収容部31の外周のうちの一辺側および対向辺側それぞれに1つずつ実装端子33を形成する構造に比し、各実装端子33の実装端子面33a一箇所あたりのはんだ接合面積が小さくなり、それにより、はんだ過多による基板実装時のはんだの熱収縮による応力が減少する。このため、リードフレーム30の変形を抑制し、樹脂50から突出しているゲート電極21、ソース電極22にかかる負荷を低減することができる。また、行接続部35は実装端子本体33より、薄く、幅を狭く形成しているため、列切断時の負荷を低減することが出来る。
(3)本実施形態における半導体装置10は、実装用表面21a、23がΔhだけ樹脂50の一面51から突出している構造を有する。不図示の回路基板の各接続パッドに実装用表面21aおよび23が接合された実装状態において、ソース電極22を分割ソース電極22a、22bとしたり、リードフレーム30の実装端子33の数を4つにしたりして、はんだ接合部箇所を増加することにより、はんだ応力が分散された構造が得られる。このため、ゲート電極21およびソース電極22にかかる応力を軽減することができる。
(4)半導体装置10のリードフレーム30の収容部31は、エッチングにより形成される。このため、リードフレーム30には、プレス加工により収容部が形成される場合に生じる残留応力は発生せず、各実装端子面33a、実装用表面21a、23と回路基板の各接続パッドとの平行度を確保することができ、実装精度を向上することができる。
-第2の実施形態-
図9は、本発明の第2の実施形態による半導体装置を示す断面図である。図9は、第1の実施形態の図3に相当する。第2の実施形態では、リードフレーム30の実装端子33の実装端子面33aは、ゲート電極21の実装用表面21aおよびソース電極22の実装用表面23と、面一になっている。
図9は、本発明の第2の実施形態による半導体装置を示す断面図である。図9は、第1の実施形態の図3に相当する。第2の実施形態では、リードフレーム30の実装端子33の実装端子面33aは、ゲート電極21の実装用表面21aおよびソース電極22の実装用表面23と、面一になっている。
この第2の実施形態においても、第1の実施形態と同様、ゲート電極21の実装用表面21aおよびソース電極22の実装用表面23は、樹脂50の一面51より突出している。さらに実装端子33の実装端子面33aも、樹脂50の一面51より突出している。このため、モールド成型時に、リードフレーム30の実装端子33の実装端子面33a、ゲート電極21の実装用表面21aおよびソース電極22の実装用表面23を、離型フィルム64内に埋没させた状態で、リードフレーム30を樹脂50で封止するための樹脂材50Mを注入することができる。これにより、リードフレーム30の実装端子33の実装端子面33a、ゲート電極21の実装用表面21aおよびソース電極22の実装用表面23に樹脂バリが形成されるのを抑制することができる。第2の実施形態の他の構成は、第1の実施形態と同様であり、対応する部材に同一の符号を付して説明を省略する。
従って、第2の実施形態における半導体装置10も、第1の実施形態と同様な効果(1)~(4)を奏する。また、第2の実施形態によれば、リードフレーム30の実装端子33の実装端子面33aにバリが形成されるのを抑制することができる。
-第3の実施形態-
図10は、本発明の第3の実施形態による半導体装置を示す下面図である。図10は、第1の実施形態の図4(B)に相当する。第3の実施形態の半導体装置10は、リードフレーム30の列方向Dcに互いに離間する一辺37aおよび一辺37aに対向する対向辺37bのそれぞれに沿って形成された複数の側壁66を有している。
図10は、本発明の第3の実施形態による半導体装置を示す下面図である。図10は、第1の実施形態の図4(B)に相当する。第3の実施形態の半導体装置10は、リードフレーム30の列方向Dcに互いに離間する一辺37aおよび一辺37aに対向する対向辺37bのそれぞれに沿って形成された複数の側壁66を有している。
第1の実施形態では、リードフレーム30の収容部31は、行方向Drに離間された一対の側壁32間が列方向Dcに延在された直線状の溝部として形成されていた。
これに対し、第3の実施形態では、リードフレーム30の収容部31の行方向Drに延在する一辺37aおよび一辺37aに対向する対向辺37bの各々に、複数(本実施形態では2つとして例示されている)の側壁66が形成されている。一辺37aおよび対向辺37bに設けられた複数の側壁66は、モールド成型時に樹脂材50Mが収容部31内に注入されるように離間して設けられている。各側壁66の端面は、ゲート電極21の実装用表面21aおよびソース電極22の実装用表面23と面一になっており、ゲート電極21の実装用表面21aおよびソース電極22の実装用表面23と共に、不図示の回路基板の接続パッドに接合される。但し、各側壁66の端面を、回路基板の接続パッドに接合しない構造としてもよい。
第3の実施形態における他の構成は、第1の実施形態と同様であり、ゲート電極21の実装用表面21aおよびソース電極22の実装用表面23は、樹脂50の一面51よりも突出している。第3の実施形態のそれ以外の他の構成も第1の実施形態と同様であり、対応する部材に同一の符号を付して説明を省略する。
従って、第3の実施形態における半導体装置10も、第1の実施形態と同様な効果(1)~(4)を奏する。また、第3の実施形態では、リードフレーム30の収容部31の、一辺37aと対向辺37bとに側壁66が設けられているため、半導体装置10の列方向Dcからの荷重や衝撃を吸収することができる。
-第4の実施形態-
図11は、本発明の第4の実施形態による半導体装置を示す下面図である。図11は、第1の実施形態の図4(B)に相当する。図11に示す半導体装置10では、半導体素子20は、ゲート電極21B1、ソース電極22C1およびドレイン電極24A1を有する第1の半導体素子領域20Aと、ゲート電極21B2、ソース電極22C2およびドレイン電極24A2を有する第2の半導体素子領域20Bとを備えている。換言すれば、半導体素子20は、2つの半導体素子領域を1つのディスクリート半導体チップとして形成することによって得られる。第4の実施形態においても、ゲート電極21B1、21B2の実装用表面21a、およびソース電極22C1、22C2の実装用表面23は、半導体素子20を封止する樹脂50の一面51より突出している。第4の実施形態では、第1の半導体素子領域20Aのソース電極22C1と、第2の半導体素子領域20Bのソース電極22C2とは、それぞれ、分割ソース電極ではなく、1つのソース電極として例示されている。但し、ソース電極22C1、22C2は、それぞれ、分割ソース電極としてもよい。
図11は、本発明の第4の実施形態による半導体装置を示す下面図である。図11は、第1の実施形態の図4(B)に相当する。図11に示す半導体装置10では、半導体素子20は、ゲート電極21B1、ソース電極22C1およびドレイン電極24A1を有する第1の半導体素子領域20Aと、ゲート電極21B2、ソース電極22C2およびドレイン電極24A2を有する第2の半導体素子領域20Bとを備えている。換言すれば、半導体素子20は、2つの半導体素子領域を1つのディスクリート半導体チップとして形成することによって得られる。第4の実施形態においても、ゲート電極21B1、21B2の実装用表面21a、およびソース電極22C1、22C2の実装用表面23は、半導体素子20を封止する樹脂50の一面51より突出している。第4の実施形態では、第1の半導体素子領域20Aのソース電極22C1と、第2の半導体素子領域20Bのソース電極22C2とは、それぞれ、分割ソース電極ではなく、1つのソース電極として例示されている。但し、ソース電極22C1、22C2は、それぞれ、分割ソース電極としてもよい。
第4の実施形態の他の構成は、第1の実施形態と同様であり、対応する部材に同一の符号を付して説明を省略する。
従って、第4の実施形態における半導体装置10も、第1の実施形態と同様な効果(1)~(4)を奏する。なお、第1の半導体素子領域20Aのドレイン電極24A1と第2の半導体素子領域20Bのドレイン電極24A2を1つの共通のドレイン電極としてもよい。また、半導体素子20は、3つ以上の半導体素子領域を有するものとしてもよい。
-第5の実施形態-
図12は、本発明の第5の実施形態による半導体装置を示す下面図である。図12は、第1の実施形態の図4(B)に相当する。第5の実施形態では、半導体装置10は、リードフレーム30の収容部31内に、2つの半導体素子20が収容された構造を有する。また、リードフレーム30の実装端子33は、半導体装置10の一対の短辺に、それぞれ、1つずつ設けられている。2つの半導体素子20は、行方向Drに離間して配列されており、各実装端子33の長さは、リードフレーム30の列方向Dcの長さとほぼ同じである。
図12は、本発明の第5の実施形態による半導体装置を示す下面図である。図12は、第1の実施形態の図4(B)に相当する。第5の実施形態では、半導体装置10は、リードフレーム30の収容部31内に、2つの半導体素子20が収容された構造を有する。また、リードフレーム30の実装端子33は、半導体装置10の一対の短辺に、それぞれ、1つずつ設けられている。2つの半導体素子20は、行方向Drに離間して配列されており、各実装端子33の長さは、リードフレーム30の列方向Dcの長さとほぼ同じである。
第5の実施形態においても、ゲート電極21の実装用表面21a、分割ソース電極22a、22bの実装用表面23は、2つの半導体素子20を封止する樹脂50の一面51より突出している。また、各リードフレーム30の実装端子33の実装端子面33aは、樹脂50の一面51と面一になっている。各リードフレーム30の実装端子33の実装端子面33aを、ゲート電極21の実装用表面21a、分割ソース電極22a、22bの実装用表面23と面一にしてもよい。
第5の実施形態の他の構成は、第1の実施形態と同様であり、対応する部材に同一の符号を付して説明を省略する。
従って、第5の実施形態における半導体装置10も、第1の実施形態と同様な効果(1)、(2)、(4)を奏する。また、第5の実施形態では、リードフレーム30の実装端子33の数は、第1の実施形態の実装端子33の数より少ないが、ソース電極22を分割ソース電極22a、22bとしているので、第1の実施形態の効果(3)に近い効果を奏する。
なお、第5の実施形態において、リードフレーム30の収容部31内に、3つ以上の半導体素子20が収容されるようにしてもよい。また、実装端子面33aは、一対の短辺に一つずつ設けられるのではなく、分割された複数の端子面が形成されるように設けられることとしても良い。
-第6の実施形態-
図13は、本発明の第6の実施形態における半導体装置を示す下面図である。図13は、第1の実施形態の図4(B)に相当する。第6の実施形態では、半導体装置10のリードフレーム30は、3つの半導体装置領域10a、10bおよび10cが列連結部38で連結されて一体化された構造を有する。3つの半導体装置領域10a、10bおよび10cは、1つの半導体素子20が収容された収容部31を、それぞれ有する。
図13は、本発明の第6の実施形態における半導体装置を示す下面図である。図13は、第1の実施形態の図4(B)に相当する。第6の実施形態では、半導体装置10のリードフレーム30は、3つの半導体装置領域10a、10bおよび10cが列連結部38で連結されて一体化された構造を有する。3つの半導体装置領域10a、10bおよび10cは、1つの半導体素子20が収容された収容部31を、それぞれ有する。
半導体装置領域10a、10bおよび10cの各々は、収容部31をそれぞれ有するリードフレーム部30a、30bおよび30cの各々と、収容部31内に収容された1つの半導体素子20とを有する。半導体素子20は、ゲート電極21と分割ソース電極22a、22bとを有する。リードフレーム30は、実装端子33をそれぞれ有するリードフレーム部30a、30bおよび30cと、リードフレーム部どうしを連結する列連結部38とを有する。列連結部38は、リードフレーム部30aとリードフレーム部30bとを連結し、リードフレーム部30bとリードフレーム部30cとを連結する。実装端子33は、リードフレーム部30a、30bおよび30cの各々の一対の短辺に、それぞれ、1つずつ設けられている。各実装端子33の長さは、リードフレーム部30a、30bおよび30cの各々の列方向Dcの長さとほぼ同じである。
第6の実施形態においても、ゲート電極21の実装用表面21a、分割ソース電極22a、22bの実装用表面23は、各半導体素子20を封止する樹脂50の一面51より突出している。また、各リードフレーム30の実装端子33の実装端子面33aは、樹脂50の一面51と面一になっている。各リードフレーム30の実装端子33の実装端子面33aを、ゲート電極21の実装用表面21a、分割ソース電極22a、22bの実装用表面23と面一にしてもよい。
従って、第6の実施形態における半導体装置10も、第1の実施形態と同様な効果(1)、(2)、(4)を奏する。また、第6の実施形態では、リードフレーム30の実装端子33の数は、第1の実施形態の実装端子33の数より少ないが、ソース電極22を分割ソース電極22a、22bとしているので、第1の実施形態の効果(3)に近い効果を奏する。
なお、第6の実施形態においては、半導体装置10は、3つの半導体装置領域10a、10bおよび10cを有する構造として例示した。しかし、半導体装置領域の数は、それら3つに限られるものではなく、2つ以上の任意の複数にすることができる。また、半導体装置領域10a、10bおよび10cの各収容部31内に、1つの半導体素子20が収容される構造として例示したが、各半導体装置領域10a、10bおよび10cの各収容部31内に、複数の半導体素子20が収容されるようにしてもよい。また、実装端子面33aは、一対の短辺に一つずつ配置されることにより構成されるのではなく、分割された複数の端子面として構成されても良い。
-第7の実施形態-
図14は、本発明の第7の実施形態における半導体装置を示す断面図である。図14は、第1の実施形態の図3に相当する。第7の実施形態における半導体装置10は、リードフレーム30の収容部31内に、第1の半導体素子20Cおよび第2の半導体素子20Dが収容された構造を有する。第1の半導体素子20Cおよび第2の半導体素子20Dはそれぞれ、ゲート電極21とソース電極22とドレイン電極24とを有する。しかし、第1の半導体素子20Cおよび第2の半導体素子20Dは、上下が反対に向けられた状態で収容部31内に収容されている。また、リードフレーム30は、リードフレーム領域30rとリードフレーム領域30sとに分割されている。リードフレーム領域30rは実装端子33rと底部45rとを含み、リードフレーム領域30sは実装端子33sと底部45sとを含む。
図14は、本発明の第7の実施形態における半導体装置を示す断面図である。図14は、第1の実施形態の図3に相当する。第7の実施形態における半導体装置10は、リードフレーム30の収容部31内に、第1の半導体素子20Cおよび第2の半導体素子20Dが収容された構造を有する。第1の半導体素子20Cおよび第2の半導体素子20Dはそれぞれ、ゲート電極21とソース電極22とドレイン電極24とを有する。しかし、第1の半導体素子20Cおよび第2の半導体素子20Dは、上下が反対に向けられた状態で収容部31内に収容されている。また、リードフレーム30は、リードフレーム領域30rとリードフレーム領域30sとに分割されている。リードフレーム領域30rは実装端子33rと底部45rとを含み、リードフレーム領域30sは実装端子33sと底部45sとを含む。
第1の半導体素子20Cは、第1の実施形態と同様、ドレイン電極24をリードフレーム領域30rの底部45r側に向けてリードフレーム30の収容部31内に収容されている。第1の半導体素子20Cのドレイン電極24は、バックメタル41を介して、導電接合材42により、リードフレーム領域30rの底部45rに接合されている。第2の半導体素子20Dは、ソース電極22をリードフレーム領域30rの底部45r側に向けて、かつ、ゲート電極21をリードフレーム領域30sの底部45s側に向けて、リードフレーム30の収容部31に収容されている。第2の半導体素子20Dのソース電極22の実装用表面23は、リードフレーム領域30rの底部45rに接合されている。また、第2の半導体素子20Dのゲート電極21の実装用表面21aは、リードフレーム領域30sの底部45sに接合されている。第2の半導体素子20Dのドレイン電極24上には、バックメタル41が形成され、バックメタル41上には導電接合材42が形成されている。
つまり、第1の半導体素子20Cのドレイン電極24および第2の半導体素子20Dのソース電極22は、リードフレーム領域30rに電気的に接続されており、第2の半導体素子20Dのゲート電極21は、リードフレーム領域30sに電気的に接続されている。
リードフレーム領域30rの実装端子33rの実装端子面33aおよびリードフレーム領域30sの実装端子33sの実装端子面33aは、樹脂50の一面51と面一になっている。第1の半導体素子20Cのゲート電極21の実装用表面21a、およびソース電極22の実装用表面23は、第1の半導体素子20Cおよび第2の半導体素子20Dを封止する樹脂50の一面51より突出している。なお、リードフレーム領域30rの実装端子面33aおよびリードフレーム領域30sの実装端子面33aを、第1の半導体素子20Cのゲート電極21の実装用表面21a、およびソース電極22の実装用表面23と面一にしてもよい。
さらに、第2の半導体素子20Dのドレイン電極24上に形成されたバックメタル41、導電接合材42は、樹脂50の一面51より突出している。第2の半導体素子20Dのドレイン電極24は、バックメタル41を介して、導電接合材42により不図示の回路基板の接続パッドに接合される。
第7の実施形態における半導体装置10をモールド成型により形成する際、第1の半導体素子20Cについては、第1の実施形態と同様な状態で、金型71内に樹脂材50Mが注入される。一方、第2の半導体素子20Dについては、ドレイン電極24上にバックメタル41および導電接合材42を形成しておいた状態か、またはドレイン電極24上にバックメタル41のみを形成した状態で、金型71内に樹脂材50Mが注入される。これにより、第2の半導体素子20Dのドレイン電極24上に形成されたバックメタル41および導電接合材42が樹脂50の一面51より突出する。
第7の実施形態の他の構成は、第1の実施形態と同様であり、対応する部材に同一の符号を付して説明を省略する。
従って、第7の実施形態における半導体装置10は、第1の半導体素子20Cのみでなく、第2の半導体素子20Dについても、第1の実施形態と同様な効果(1)、(2)を奏する。但し、第2の半導体素子20Dについては、第1の半導体素子20Cにおけるゲート電極21およびソース電極22を、ドレイン電極24上に形成されたバックメタル41および導電接合材42、またはバックメタル41に読み替えるものとする。また、第7の実施形態においても、第1の実施形態と同様な効果(3)、(4)を奏する。
なお、上記各実施形態では、半導体素子20の支持部材として端子板であるリードフレーム30を用いた構造として例示した。しかし、リードフレーム30に代えて、セラミック等の絶縁性基板の表面に導電パターンが形成された端子板を用いることもできる。
上記各実施形態では、半導体素子20を、ゲート電極21、ソース電極22およびドレイン電極24を有するMOSFETとして例示した。しかし、半導体素子20として、ベース電極、エミッタ電極およびコレクタ電極を有するIGBT(Insulated Gate Bipolar
Transistor)或いはBipolar等を用いることができる。また、半導体素子20として、アノード電極およびカソード電極を有するダイオードを用いることができる。
Transistor)或いはBipolar等を用いることができる。また、半導体素子20として、アノード電極およびカソード電極を有するダイオードを用いることができる。
上記各実施形態では、半導体素子20、20A、20Bをトランジスタとして例示した。しかし、本発明は、例えば、ダイオード等のトランジスタ以外の半導体素子を用いても適用が可能である。
また、本発明の他の実施形態として、リードフレーム30の収容部31内に、トランジスタとダイオードとが収容されて組み合わされた半導体装置10とすることもできる。
上記各実施形態では、リードフレーム30は、平面視で、矩形形状を有する部材として例示した。しかし、リードフレーム30は、平面視で、三角形や五角形以上の多辺形としてもよい。
上記では、種々の実施形態を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。
次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
日本国特許出願2018年第239982号(2018年12月21日出願)
日本国特許出願2018年第239982号(2018年12月21日出願)
10 半導体装置
10a、10b、10c 半導体装置領域
20、20C、20D 半導体素子
20A、20B 半導体素子領域
21、21B1、21B2 ゲート電極(第一電極または第三電極)
21a 実装用表面
22、22C1、22C2 ソース電極(第一電極または第三電極)
22a、22b 分割ソース電極
23 実装用表面
24、24A1、24A2 ドレイン電極(第二電極)
30 リードフレーム(端子板)
30a、30b、30c リードフレーム部
30r、30s リードフレーム領域
31 収容部
31a 底面
32 側壁
33、33r、33s 実装端子
33a 実装端子面
35 行接続部
36 列接続部
38 列連結部
41 バックメタル
42 導電接合材
51 一面(表面)
10a、10b、10c 半導体装置領域
20、20C、20D 半導体素子
20A、20B 半導体素子領域
21、21B1、21B2 ゲート電極(第一電極または第三電極)
21a 実装用表面
22、22C1、22C2 ソース電極(第一電極または第三電極)
22a、22b 分割ソース電極
23 実装用表面
24、24A1、24A2 ドレイン電極(第二電極)
30 リードフレーム(端子板)
30a、30b、30c リードフレーム部
30r、30s リードフレーム領域
31 収容部
31a 底面
32 側壁
33、33r、33s 実装端子
33a 実装端子面
35 行接続部
36 列接続部
38 列連結部
41 バックメタル
42 導電接合材
51 一面(表面)
Claims (16)
- 第一電極および第二電極を有する少なくとも一つの半導体素子と、
前記第二電極に接続され、前記少なくとも一つの半導体素子を収容する収容部および前記収容部の外周に形成された少なくとも一つの実装端子を有する端子板と、
前記端子板の収容部に収容された前記少なくとも一つの半導体素子を、前記第一電極を露出させて封止する樹脂とを備え、
前記第一電極の実装用表面は、前記少なくとも一つの半導体素子を封止する前記樹脂の表面より突出している半導体装置。 - 請求項1に記載の半導体装置において、
前記端子板の前記少なくとも一つの実装端子の実装端子面と前記樹脂の前記表面とは面一である半導体装置。 - 請求項1に記載の半導体装置において、
前記端子板の前記少なくとも一つの実装端子の実装端子面は前記樹脂の前記表面より突出している半導体装置。 - 請求項1に記載の半導体装置において、
前記少なくとも一つの実装端子は、前記収容部の前記外周のうちの一辺側および前記一辺側に対向する対向辺側にそれぞれ設けられる半導体装置。 - 請求項1に記載の半導体装置において、
前記端子板は、リードフレームである半導体装置。 - 請求項5に記載の半導体装置において、
前記収容部は、前記リードフレームのエッチングにより形成された半導体装置。 - 請求項5に記載の半導体装置において、
前記少なくとも一つの半導体素子は複数の半導体素子を含み、
前記リードフレームの前記収容部内に前記複数の半導体素子が収容されている半導体装置。 - 請求項5に記載の半導体装置において、
前記リードフレームは連結部により相互に連結された複数のリードフレーム部を有し、
前記複数のリードフレーム部の各々は、それぞれ前記少なくとも一つの半導体素子が収容された前記収容部を有する半導体装置。 - 請求項5に記載の半導体装置において、
前記半導体素子は、第三電極をさらに有し、
前記第三電極の実装用表面は、前記半導体素子を封止する前記樹脂の表面より突出している半導体装置。 - 請求項9に記載の半導体装置において、
前記半導体素子はトランジスタであって、
前記第一電極および前記第三電極としてソース電極およびゲート電極がそれぞれ形成され、
前記第二電極としてドレイン電極が形成された半導体装置。 - 請求項10に記載の半導体装置において、
前記ソース電極は、複数の分割ソース電極により構成される半導体装置。 - 請求項10に記載の半導体装置において、
前記半導体素子は複数の半導体素子領域を有し、
前記複数の半導体素子領域の各々は、前記ソース電極、前記ゲート電極および前記ドレイン電極を有する、半導体装置。 - 請求項9に記載の半導体装置において、
前記リードフレームは、相互に分割された第1のリードフレーム領域および第2のリードフレーム領域を含み、
前記リードフレームの前記収容部内に前記第一電極、前記第二電極および前記第三電極をそれぞれ有する第1の半導体素子および第2の半導体素子が収容され、
前記第1の半導体素子の前記第一電極および前記第三電極は前記樹脂の表面より突出し、前記第2の半導体素子の前記第二電極上に形成されたバックメタルは前記樹脂の表面より突出している半導体装置。 - 第一電極および第二電極を有する半導体素子が収容される端子板の収容部へ、前記第二電極が電気的に接続されるようにボンディングし、
前記第一電極の実装用表面が樹脂の表面より突出するように前記半導体素子を前記樹脂により封止し、
前記収容部と前記収容部の外部に形成された前記端子板の実装端子面とを有する半導体装置形成領域と、別の前記半導体装置形成領域とを接続する連結部分を切断することにより、個々の半導体装置を得る半導体装置の製造方法。 - 請求項14に記載の半導体装置の製造方法において、
前記半導体素子を前記樹脂により封止する際、前記樹脂の前記表面が、前記端子板の前記実装端子面と面一になるように、前記端子板が前記樹脂により封止される半導体装置の製造方法。 - 請求項14に記載の半導体装置の製造方法において、
前記半導体素子を前記樹脂により封止する際、前記端子板の前記実装端子面が前記樹脂の前記表面より突出するように、前記端子板が前記樹脂により封止される半導体装置の製造方法。
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