WO2020129273A1

WO2020129273A1 - 半導体装置および半導体装置の製造方法

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Publication number: WO2020129273A1
Application number: PCT/JP2019/015843
Authority: WO
Inventors: 勝大高尾
Original assignee: アオイ電子株式会社
Priority date: 2018-12-21
Filing date: 2019-04-11
Publication date: 2020-06-25
Also published as: JP6746808B1; TW202025317A; JPWO2020129273A1

Abstract

半導体装置は、第一電極および第二電極を有する少なくとも一つの半導体素子と、前記第二電極に接続され、前記少なくとも一つの半導体素子を収容する収容部および前記収容部の外周に形成された少なくとも一つの実装端子面を有する端子板と、前記端子板の収容部に収容された前記少なくとも一つの半導体素子を、前記第一電極を露出させて封止する樹脂とを備える。前記第一電極の実装用表面は、前記少なくとも一つの半導体素子を封止する前記樹脂の表面より突出している。

Description

半導体装置および半導体装置の製造方法

　本発明は、半導体装置および半導体装置の製造方法に関する。

　半導体素子を、半導体素子に設けられた一方の電極をリードフレームの収容部の開口側に向けた状態で収容し、他方の電極をリードフレームにダイボンディングし、収容部内の半導体素子を樹脂により封止する表面実装用の半導体装置が知られている。この半導体装置は、回路基板の接続パッドに、一方の電極を対向して配置され、はんだ等の接合材により回路基板の接続パッドに接合される（特許文献１参照）。

米国特許第６，７８４，５３７号明細書

　特許文献１に記載の半導体装置では、モールド成型により半導体素子を封止する際、上述した一方の電極の表面に樹脂バリが形成され易い。このため、はんだ等によりその電極を回路基板の接続パッドに接合する際、接合強度が低下したり、導通不良が生じたりする。

　本発明の第１の態様によると、半導体装置は、第一電極および第二電極を有する少なくとも一つの半導体素子と、前記第二電極に接続され、前記少なくとも一つの半導体素子を収容する収容部および前記収容部の外周に形成された少なくとも一つの実装端子面を有する端子板と、前記端子板の収容部に収容された前記少なくとも一つの半導体素子を、前記第一電極を露出させて封止する樹脂とを備える。前記第一電極の実装用表面は、前記少なくとも一つの半導体素子を封止する前記樹脂の表面より突出している。
　本発明の第２の態様によると、第１の態様の半導体装置において、前記端子板の前記少なくとも一つの実装端子の実装端子面と前記樹脂の前記表面とは面一であるのが好ましい。
　本発明の第３の態様によると、第１の態様の半導体装置において、前記端子板の前記少なくとも一つの実装端子の実装端子面は前記樹脂の前記表面より突出しているのが好ましい。
　本発明の第４の態様によると、第１の態様の半導体装置において、前記少なくとも一つの実装端子は、前記収容部の前記外周のうちの一辺側および前記一辺側に対向する対向辺側にそれぞれ設けられるのが好ましい。
　本発明の第５の態様によると、第１の態様の半導体装置において、前記端子板は、リードフレームであるのが好ましい。
　本発明の第６の態様によると、第５の態様の半導体装置において、前記収容部は、前記リードフレームのエッチングにより形成されるのが好ましい。
　本発明の第７の態様によると、第５の態様の半導体装置において、前記少なくとも一つの半導体素子は複数の半導体素子を含み、前記リードフレームの前記収容部内に前記複数の半導体素子が収容されているのが好ましい。
　本発明の第８の態様によると、第５の態様の半導体装置において、前記リードフレームは連結部により相互に連結された複数のリードフレーム部を有し、前記複数のリードフレーム部の各々は、それぞれ前記少なくとも一つの半導体素子が収容された前記収容部を有するのが好ましい。
　本発明の第９の態様によると、第５の態様の半導体装置において、前記半導体素子は、第三電極をさらに有し、前記第三電極の実装用表面は、前記半導体素子を封止する前記樹脂の表面より突出しているのが好ましい。
　本発明の第１０の態様によると、第９の態様の半導体装置において、前記半導体素子はトランジスタであって、前記第一電極および前記第三電極としてソース電極およびゲート電極がそれぞれ形成され、前記第二電極としてドレイン電極が形成されるのが好ましい。
　本発明の第１１の態様によると、第１０の態様の半導体装置において、前記ソース電極は、複数の分割ソース電極により構成されるのが好ましい。
　本発明の第１２の態様によると、第１０の態様の半導体装置において、前記半導体素子は複数の半導体素子領域を有し、前記複数の半導体素子領域の各々は、前記ソース電極、前記ゲート電極および前記ドレイン電極を有するのが好ましい。
　本発明の第１３の態様によると、第９の態様の半導体装置において、前記リードフレームは、相互に分割された第１のリードフレーム領域および第２のリードフレーム領域を含み、前記リードフレームの前記収容部内に前記第一電極、前記第二電極および前記第三電極をそれぞれ有する第１の半導体素子および第２の半導体素子が収容され、前記第１の半導体素子の前記第一電極および前記第三電極は前記樹脂の表面より突出し、前記第２の半導体素子の前記第二電極上に形成されたバックメタルは前記樹脂の表面より突出しているのが好ましい。
　本発明の第１４の態様によると、半導体装置の製造方法は、第一電極および第二電極を有する半導体素子が収容される端子板の収容部へ、前記第二電極が電気的に接続されるようにボンディングし、前記第一電極の実装用表面が樹脂の表面より突出するように前記半導体素子を前記樹脂により封止し、前記収容部と前記収容部の外部に形成された前記端子板の実装端子面とを有する半導体装置形成領域と、別の前記半導体装置形成領域とを接続する連結部分を切断することにより、個々の半導体装置を得る。
　本発明の第１５の態様によると、第１４の態様による半導体装置の製造方法において、前記半導体素子を前記樹脂により封止する際、前記樹脂の前記表面が、前記端子板の前記実装端子面と面一になるように、前記端子板が前記樹脂により封止されるのが好ましい。
　本発明の第１６の態様によると、第１４の態様による半導体装置の製造方法において、前記半導体素子を前記樹脂により封止する際、前記端子板の前記実装端子面が前記樹脂の前記表面より突出するように、前記端子板が前記樹脂により封止されるのが好ましい。

　本発明によれば、半導体素子の電極の実装用表面に樹脂バリが形成されるのを抑制することができる。

図１は、本発明の第１の実施形態による半導体装置の外観斜視図である。図２は、図１に示された半導体装置の樹脂封止前の外観斜視図である。図３は、図１に示された半導体装置のＩＩＩ－ＩＩＩ線断面図である。但し、図３では、図１に対し上下が反転されている。図４（Ａ）は、図２に示された半導体装置の上面図であり、図４（Ｂ）は、図２に示された半導体装置の下面図である。図５（Ａ）～５（Ｅ）は、第１の実施形態による半導体装置の製造方法の一例を説明するための各工程における半導体装置の断面図である。図６（Ａ）～６（Ｄ）は、図５に続く各工程における半導体装置の断面図である。図７（Ａ）～７（Ｄ）は、図６に続く各工程における半導体装置の断面図である。図８は、図７（Ｃ）に示された半導体装置を上方からみた平面図である。図９は、本発明の第２の実施形態による半導体装置を示す断面図である。図１０は、本発明の第３の実施形態による半導体装置を示す下面図である。図１１は、本発明の第４の実施形態による半導体装置を示す下面図である。図１２は、本発明の第５の実施形態による半導体装置を示す下面図である。図１３は、本発明の第６の実施形態による半導体装置を示す下面図である。図１４は、本発明の第７の実施形態による半導体装置を示す断面図である。

－第１の実施形態－
　図１～図８を参照して、本発明の第１の実施形態による半導体装置を説明する。図１は、本発明の第１の実施形態による半導体装置の外観斜視図であり、図２は、図１に示された半導体装置の樹脂封止前の外観斜視図である。半導体装置１０は、厚さが０．３～０．８ｍｍ程度の直方体形状を有する。

　半導体装置１０は、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）等の半導体素子２０（図２参照）と、リードフレーム３０（図２参照）と、樹脂５０とを備えている。半導体素子２０は、ゲート電極２１と、２つの分割ソース電極２２ａ、２２ｂと、ドレイン電極２４（図３参照）とを有する。半導体素子２０は、ゲート電極２１、分割ソース電極２２ａ、２２ｂ（以下、両電極を代表して「ソース電極２２」と呼ぶことがある。）およびドレイン電極２４が厚さ方向に積層して形成された縦型構造を有し、半導体素子２０の底面全面にドレイン電極２４が形成されている。

　リードフレーム３０は、平面視で、一対の長辺と一対の短辺とを有する矩形形状を有し、半導体素子２０を収容する収容部３１および４つのコーナー部近傍のそれぞれに設けられる実装端子３３を有する。すなわち、半導体装置１０の収容部３１の外周のうちの短辺の一辺側と、この一辺側に対向する対向辺側とに、それぞれ、複数（本実施形態では、２つとして例示されている）の実装端子３３が設けられている。リードフレーム３０は、収容部３１の底面３１ａで半導体素子２０のドレイン電極２４に電気的に接続されている。リードフレーム３０は、例えば、銅、鉄等の金属により形成されている。

　半導体素子２０およびリードフレーム３０は、樹脂５０により図１に図示されるように封止される。より詳細には、半導体素子２０は、樹脂５０によりゲート電極２１の実装用表面２１ａおよび２つの分割ソース電極２２ａ、２２ｂの実装用表面２３が、樹脂５０の一面５１から突出するように封止される。リードフレーム３０は、樹脂５０により４つの実装端子３３のそれぞれの表面である実装端子面３３ａが樹脂５０の一面５１と面一になるように封止されている。

　図３は、図１に示された半導体装置のＩＩＩ－ＩＩＩ線断面図である。但し、図３では、図１に対し上下が反転されている。また、図４（Ａ）は、図２に示された半導体装置の上面図であり、図４（Ｂ）は、図２に示された半導体装置の下面図である。

　図３に図示されるように、半導体素子２０のドレイン電極２４には、バックメタル４１が形成され、バックメタル４１は、銀ペーストのような導電接合材４２により収容部３１の底面３１ａにダイボンディングされている。したがって、ドレイン電極２４は収容部３１へ電気的に接続される。各実装端子３３は収容部３１の底面３１ａにほぼ垂直に形成された側壁３２と一体的に形成されている。換言すれば、半導体装置１０は、２対の実装端子３３のそれぞれの対に一体的に形成された１対の側壁３２を有し、収容部３１は１対の側壁３２間に設けられた溝として形成されている。

　図２に図示されるように、各実装端子３３は、実装端子本体３４と、行接続部３５と列接続部３６とを有し、平面視で、行接続部３５および列接続部３６がそれぞれ実装端子本体３４から行方向Ｄｒおよび列方向Ｄｃに突き出ている。行接続部３５および列接続部３６の厚さは、実装端子本体３４より薄く形成されている。詳細は後述するが、行接続部３５および列接続部３６は、複数の半導体装置１０が一体的に形成された半導体装置集合体１００Ｃ（図８参照）から個々の半導体装置１０を得るときに切断される部分であり、それぞれ、切断面３５ａおよび３６ａを有する。従って、切断面３５ａおよび３６ａは、図１に図示されるように、樹脂５０から露出している。なお、以下の説明において、行方向Ｄｒは半導体装置１０の長辺方向に沿う方向、列方向Ｄｃは短辺方向に沿う方向とする。

　詳細は後述するが、リードフレーム３０の収容部３１は、リードフレーム３０の、実装端子面３３ａ側である一面４４（図３参照）側からのエッチングにより形成される。また、行接続部３５および列接続部３６は、リードフレーム３０の他面４５ａ側からリードフレーム３０をエッチングして溝４７を形成することにより、実装端子本体３４の厚さより薄い厚さに形成される。

　リードフレーム３０を、プレス加工により形成する場合は、プレス時の残留応力により、リードフレーム３０には、反り等の変形が生じ易くなる。リードフレーム３０に反り等の変形が生じると、各実装端子面３３ａ、ゲート電極２１の実装用表面２１ａおよび分割ソース電極２２ａ、２２ｂの実装用表面２３と接合される不図示の回路基板の各接続パッドとの平行度が悪くなり、実装精度が低下する。

　これに対し、本実施形態では、リードフレーム３０の収容部３１および実装端子３３をエッチングにより形成する。このため、プレス加工による場合とは異なり、形成時に残留応力は発生せず、各実装端子面３３ａ、ゲート電極２１の実装用表面２１ａおよび分割ソース電極２２ａ、２２ｂの実装用表面２３と、回路基板の各接続パッドとの平行度を確保することができ、実装精度を向上することができる。

　図３、図４（Ａ）、（Ｂ）に図示されるように、モールド成型時に、リードフレーム３０収容部３１内および溝４７内に樹脂５０が充填される。リードフレーム３０の他面４５ａは、樹脂５０から露出されている（図４（Ａ）参照）。

　上述した通り、半導体素子２０のゲート電極２１、分割ソース電極２２ａ、２２ｂ、リードフレーム３０の他面４５ａ、各実装端子３３の実装端子面３３ａおよび切断面３５ａ、３６ａ（図１参照）を除き、半導体素子２０およびリードフレーム３０は、樹脂５０により封止されている。樹脂５０により、外部環境からの保護、絶縁性、放熱性および熱伝導性が適した状態が確保される。樹脂５０として、例えば、エポキシ樹脂等が用いられる。

　既に説明した通り、図３にも図示されるように、各実装端子３３の実装端子面３３ａと樹脂５０の一面５１とは面一である。また、ゲート電極２１の実装用表面２１ａおよびソース電極２２の実装用表面２３は、実装端子面３３ａおよび樹脂５０の一面５１よりも突出している。ゲート電極２１の実装用表面２１ａおよびソース電極２２の実装用表面２３が、樹脂５０の一面５１より突出する突出量Δｈは、例えば、０．０１ｍｍ～０．０５ｍｍ程度が好ましい。但し、この数値は、突出量Δｈを、この範囲に特定することを意図するものでは無く、一例として示したに過ぎない。図１の矢印ＤＡ方向からみて、すなわち列接続部３６の切断面３６ａを正面とする方向からみて、ゲート電極２１の実装用表面２１ａおよびソース電極２２の実装用表面２３が、樹脂５０の一面５１より凹んでおらず、突出していることが測定顕微鏡で確認できる構成であればよい。

　半導体装置１０は、図３に図示されるように、ゲート電極２１の実装用表面２１ａ、ソース電極２２の実装用表面２３およびリードフレーム３０の実装端子面３３ａを下方に向けた状態で、ゲート電極２１の実装用表面２１ａ、ソース電極２２の実装用表面２３およびリードフレーム３０の実装端子面３３ａが、それぞれ、不図示の回路基板の各接続パッドに、はんだ等の接合材により接合される。リードフレーム３０の実装端子面３３ａは、４つのコーナー部に形成されている。このため、リードフレーム３０の行方向Ｄｒに離間して対向する一対の側部それぞれに１つずつ実装端子面３３ａを形成する構造に比し、接合後のリードフレーム３０の変形を抑制し、実装の精度を上げることができる。

　また、ソース電極２２は、２つの分割ソース電極２２ａ、２２ｂに分割されている。ソース電極２２を分割せず１つとする構造とすると、はんだ量が多くなり、はんだ収縮時にリードフレーム３０が変形され易くなる。ソース電極２２を２つの分割ソース電極２２ａ、２２ｂに分割することにより、はんだ量が均一となり、はんだ収縮時のリードフレーム３０の変形を抑制することができる。

　なお、実装端子面３３ａは、４つに分割した構造として例示したが、実装端子面３３ａは、３つ以内または５つ以上設けてもよい。実装端子面３３ａの数を奇数とする場合、一方の側部側と他方の側部側とに設ける実装端子面３３ａの数を異ならせる。また、ソース電極２２は、３つ以上の分割ソース電極として構成するようにしてもよい。

　次に、本実施形態の半導体装置１０の製造方法の一例を示す。図５（Ａ）～５（Ｅ）は、本実施形態の半導体装置の製造方法を説明するための各工程における半導体装置の断面図であり、図６（Ａ）～６（Ｄ）は、図５に続く各工程における半導体装置の断面図であり、図７（Ａ）～７（Ｄ）は、図６に続く各工程における半導体装置の断面図である。なお、以下の説明では、２つの半導体装置１０を形成する製造方法として例示する。しかし、この製造方法は、１つの半導体装置１０を形成する場合および３つ以上の半導体装置１０を形成する場合にも適用することができる。

　先ず、行方向Ｄｒ（図５の左右方向）に隣接する２つの半導体素子形成領域Ａ１、Ａ２を有するウエハ２０ｗを準備し、各半導体素子形成領域Ａ１、Ａ２に、ゲート電極２１、ソース電極２２を形成する。また、ウエハ２０ｗの底面全面にドレイン電極２４を形成する。そして、ドレイン電極２４に、バックメタル４１を形成する。バックメタル４１は、ウエハ２０ｗの底面の抵抗を下げるために設けるものであり、例えば、金の一層構造としたり、チタン（下層）・ニッケル（中間層）・金（表面層）等の複数層構造としたりすることができる。バックメタル４１は、スパッタや、めっき等により形成することができる（図５（Ａ）参照）。

　一方、行方向Ｄｒに互いに接続された２つの半導体装置形成領域Ｂ１、Ｂ２を有するリードフレーム材３０Ｍを準備する。リードフレーム材３０Ｍは、図５（Ｂ）に二点鎖線Ｌ１で示すように、例えば、厚さ０．３ｍｍ～０．７ｍｍ程度の平坦な板状部材である。そして、リードフレーム材３０Ｍの一面４４側からハーフエッチングして、収容部３１を形成する。収容部３１を形成するためのハーフエッチングは、側壁３２の内側領域を除去するのみでなく、図２に図示される４つの実装端子３３が形成されるように、列方向Ｄｃ（図５の紙面に垂直方向）の実装端子３３間も除去する。但し、この時点では、各実装端子３３の行接続部３５および列接続部３６は、実装端子本体３４と同じ厚さを有している。

　次に、リードフレーム材３０Ｍを一面４４に対向する他面４５ａ側からハーフエッチングして溝４７を形成する。図２に図示されるように、溝４７は、各半導体装置形成領域Ｂ１、Ｂ２の各収容部３１の周囲の４辺に形成する。これにより、各実装端子３３の行接続部３５および列接続部３６の厚さは、実装端子本体３４より薄くなる。この状態では、半導体装置形成領域Ｂ１および半導体装置形成領域Ｂ２の境界部側にそれぞれが有する実装端子３３の行接続部３５は互いに接続され、したがって半導体装置形成領域Ｂ１と半導体装置形成領域Ｂ２とは一体的に連結されている。

　リードフレーム材３０Ｍのハーフエッチングは、収容部３１の底部４５、実装端子３３の行接続部３５および列接続部３６のそれぞれの厚さが、エッチング前のリードフレーム材３０Ｍの全厚の３０～５０％程度になるように行う。収容部３１の底部４５、実装端子３３の行接続部３５および列接続部３６の厚さは、同一であってもよいし、それぞれ、異なっていてもよい。

　図５（Ｃ）に図示されるように、リードフレーム材３０Ｍの一面４４に対向する他面４５ａには、バックテープ６２を貼り付けておく。バックテープ６２は、モールド成型の際、樹脂材５０Ｍ（図６（Ｂ）参照）が、リードフレーム３０の他面４５ａ側に漏出するのを抑制するための部材である。

　次に、図５（Ａ）に図示されるウエハ２０ｗの底面側に形成されたバックメタル４１をダイシングテープ６３に貼り付ける（図５（Ｄ）参照）。

　そして、図５（Ｅ）に図示されるように、半導体素子形成領域Ａ１と半導体素子成領域Ａ２との境界で、ウエハ２０ｗをダイシングし、半導体素子形成領域Ａ１と半導体素子形成領域Ａ２とを分離する。これにより、半導体素子形成領域Ａ１および半導体素子形成領域Ａ２には、それぞれ、半導体素子２０が形成される。半導体素子形成領域Ａ１と半導体素子形成領域Ａ２とのダイシングは、ダイシングテープ６３の厚さの中間まで行う。

　次に、図６（Ａ）に示すように、リードフレーム材３０Ｍの半導体装置形成領域Ｂ１、Ｂ２それぞれの収容部３１の底面３１ａに銀ペースト等の導電接合材４２をポッティングする。そして、ピックアップ装置等を用いて各半導体素子２０をダイシングテープ６３からピックアップし、半導体素子２０を、導電接合材４２を介してリードフレーム材３０Ｍの半導体装置形成領域Ｂ１、Ｂ２それぞれの収容部３１の底面３１ａにダイボンディングする（図６（Ａ）参照）。これにより、リードフレーム材３０Ｍの半導体装置形成領域Ｂ１、Ｂ２それぞれに半導体素子２０がダイボンディングされた中間半導体装置集合体１００Ａが形成される。

　この後、中間半導体装置集合体１００Ａを、図６（Ｂ）に図示されるように、金型７１のキャビティ内に収容して、樹脂材５０Ｍを注入する。金型７１の上型７２の内面には、中間半導体装置集合体１００Ａを収容する前に、弾性を有する離型フィルム６４を配置しておく。金型７１のキャビティ内に中間半導体装置集合体１００Ａを収容して、上型７２と下型７３を型締めすると、リードフレーム材３０Ｍの各実装端子面３３ａが離型フィルム６４の表面６４ａに当接する。また、各半導体素子２０のゲート電極２１およびソース電極２２の実装端子面３３ａより突出する部分は、離型フィルム６４内に埋没する。このため、金型７１のキャビティ内に注入された樹脂材５０Ｍが、各半導体素子２０のゲート電極２１の実装用表面２１ａおよびソース電極２２の実装用表面２３の周縁部に漏出するのが抑制される。また、上述したように、中間半導体装置集合体１００Ａには、バックテープ６２が貼り付けられているため、樹脂材５０Ｍがリードフレーム材３０Ｍの他面４５ａ側に漏出するのが抑制される。樹脂材５０Ｍの注入により、リードフレーム材３０Ｍの収容部３１内および各溝４７内には、樹脂材５０Ｍが充填される。

　この後、金型７１内に注入された樹脂材５０Ｍを硬化して、図６（Ｃ）に図示されるように、各半導体素子２０が樹脂５０により封止された、封止済の中間半導体装置集合体１００Ｂをバックテープ６２と共に金型７１から取り出す。

　そして、図６（Ｄ）に図示されるように、封止済の半導体装置集合体１００Ｂからバックテープ６２を除去する。

　次に、封止済の半導体装置集合体１００Ｂの他面４５ａに、製品番号、ロット番号等を図７（Ａ）の矢印ＤＢ方向からレーザーによりマーキングし、封止済の半導体装置集合体１００Ｂの他面４５ａをダイシングテープ６５に貼り付ける（図７（Ｂ）参照）。

　そして、図７（Ｃ）に図示されるように、封止済の半導体装置集合体１００Ｂの、リードフレーム材３０Ｍの各実装端子３３および樹脂５０を切断して個々の半導体装置１０とする。但し、この段階では、封止済の半導体装置集合体１００Ｂの切断は、ダイシングテープ６５の厚さの中間まで行ない、各半導体装置１０は、ダイシングテープ６５に貼り付けたままの状態としておく。

　図８は、図７（Ｃ）に示された半導体装置を上方からみた平面図である。但し、図８では、行方向Ｄｒおよび列方向Ｄｃそれぞれに２つずつ配列された、合計４つの半導体装置形成領域Ｂ１～Ｂ４を有する封止済の半導体装置集合体１００Ｃとして図示されている。なお、行方向Ｄｒは半導体装置形成領域Ｂ１とＢ２との並び方向、列方向Ｄｃは半導体装置形成領域Ｂ１とＢ３との並び方向である。行方向Ｄｒに隣接する半導体装置形成領域Ｂ１と半導体装置形成領域Ｂ２との互いの行接続部３５同士が連結され、半導体装置形成領域Ｂ３と半導体装置形成領域Ｂ４との互いの行接続部３５同士が連結され、さらに、列方向Ｄｃに隣接する半導体装置形成領域Ｂ１と半導体装置形成領域Ｂ３との互いの列接続部３６同士が連結され、半導体装置形成領域Ｂ２と半導体装置形成領域Ｂ４との互いの列接続部３６同士が連結されている。こうして互いに接続される４つの半導体装置形成領域Ｂ１～Ｂ４の全体が１つの部材としてリードフレーム材３０Ｍが形成されている。

　図８に図示された封止済の半導体装置集合体１００Ｃを、二点鎖線に示す行切断線８１および列切断線８２で切断する。すなわち、行方向Ｄｒに隣接する半導体装置形成領域Ｂ１と半導体装置形成領域Ｂ２、および半導体装置形成領域Ｂ３と半導体装置形成領域Ｂ４の行接続部３５同士を連結する連結部分を列切断線８２ｂで切断する。また、列方向Ｄｃに隣接する半導体装置形成領域Ｂ１と半導体装置形成領域Ｂ３、および半導体装置形成領域Ｂ２と半導体装置形成領域Ｂ４の列接続部３６同士を連結する連結部分を行切断線８１ｂで切断する。さらに、半導体装置形成領域Ｂ１と半導体装置形成領域Ｂ３の行接続部３５のうち、半導体装置集合体１００Ｃの行方向Ｄｒに位置する１対の短辺の一辺側に配列された行接続部３５を列切断線８２ｃで切断し、半導体装置形成領域Ｂ２と半導体装置形成領域Ｂ４の行接続部３５のうち、半導体装置集合体１００Ｃの行方向Ｄｒに位置する１対の短辺の他辺側に配列された行接続部３５を列切断線８２ａで切断する。また、半導体装置形成領域Ｂ１と半導体装置形成領域Ｂ２の列方向Ｄｃの列接続部３６のうち、半導体装置集合体１００Ｃの列方向Ｄｃに位置する１対の長辺の一辺側に配列された列接続部３６を行切断線８１ａで切断し、半導体装置形成領域Ｂ３と半導体装置形成領域Ｂ４の列方向Ｄｃの列接続部３６のうち、半導体装置集合体１００Ｃの列方向Ｄｃに位置する１対の長辺の他辺側に配列された列接続部３６を行切断線８１ｃで切断する。これにより、封止済の半導体装置集合体１００Ｃの半導体装置形成領域Ｂ１～Ｂ４がそれぞれ個々に分離され、個々の半導体装置１０が得られる。

　なお、上記では、半導体装置形成領域Ｂ１～Ｂ４が２行×２列に配列された半導体装置集合体１００Ｃとして例示したが、半導体装置集合体１００Ｃは、行方向Ｄｒおよび列方向Ｄｃに、それぞれ、１以上の任意な数の半導体装置形成領域が配列されたものとすることができる。

　このようにして、封止済の半導体装置集合体１００Ｃを個々の半導体装置１０に分離した後は、必要に応じて、個々の半導体装置１０に対してファンクションテストを行なう。そして、図７（Ｄ）に示されるように、不図示のピックアップ装置等を用いて、良品または良否の判定マーキングがされた半導体装置１０をピックアップし、所定の格納部（図示せず）に格納する。

　上記第１の実施形態における半導体装置１０は、下記の効果を奏する。
（１）半導体装置１０は、ゲート電極２１またはソース電極２２ならびにドレイン電極２４を有する半導体素子２０と、ドレイン電極２４に接続され、半導体素子２０を収容する収容部３１および収容部３１の外周に形成された少なくとも一つの実装端子３３を有する端子板であるリードフレーム３０と、リードフレーム３０の収容部３１に収容された半導体素子２０を、ゲート電極２１およびソース電極２２を露出させて封止する樹脂５０とを備える。ゲート電極２１の実装用表面２１ａおよびソース電極２２の実装用表面２３は、半導体素子２０を封止する樹脂５０の一面５１より突出している。このため、実装用表面２１ａ、２３の外周縁に半導体素子２０を封止する樹脂５０が漏出してそこに樹脂５０のバリが形成されるのを抑制することができる。これにより、半導体素子２０のゲート電極２１またはソース電極２２を回路基板の接続パッドに接合する際、接合強度の低下や、導通不良の発生を防止することができる。

（２）半導体装置１０に含まれるリードフレーム３０に設けられた収容部３１の外周のうちの一辺側およびその一辺側に対向する対向辺側にそれぞれ、複数の実装端子３３が設けられている。このため、リードフレーム３０に設けられた収容部３１の外周のうちの一辺側および対向辺側それぞれに１つずつ実装端子３３を形成する構造に比し、各実装端子３３の実装端子面３３ａ一箇所あたりのはんだ接合面積が小さくなり、それにより、はんだ過多による基板実装時のはんだの熱収縮による応力が減少する。このため、リードフレーム３０の変形を抑制し、樹脂５０から突出しているゲート電極２１、ソース電極２２にかかる負荷を低減することができる。また、行接続部３５は実装端子本体３３より、薄く、幅を狭く形成しているため、列切断時の負荷を低減することが出来る。

（３）本実施形態における半導体装置１０は、実装用表面２１ａ、２３がΔｈだけ樹脂５０の一面５１から突出している構造を有する。不図示の回路基板の各接続パッドに実装用表面２１ａおよび２３が接合された実装状態において、ソース電極２２を分割ソース電極２２ａ、２２ｂとしたり、リードフレーム３０の実装端子３３の数を４つにしたりして、はんだ接合部箇所を増加することにより、はんだ応力が分散された構造が得られる。このため、ゲート電極２１およびソース電極２２にかかる応力を軽減することができる。

（４）半導体装置１０のリードフレーム３０の収容部３１は、エッチングにより形成される。このため、リードフレーム３０には、プレス加工により収容部が形成される場合に生じる残留応力は発生せず、各実装端子面３３ａ、実装用表面２１ａ、２３と回路基板の各接続パッドとの平行度を確保することができ、実装精度を向上することができる。

－第２の実施形態－
　図９は、本発明の第２の実施形態による半導体装置を示す断面図である。図９は、第１の実施形態の図３に相当する。第２の実施形態では、リードフレーム３０の実装端子３３の実装端子面３３ａは、ゲート電極２１の実装用表面２１ａおよびソース電極２２の実装用表面２３と、面一になっている。

　この第２の実施形態においても、第１の実施形態と同様、ゲート電極２１の実装用表面２１ａおよびソース電極２２の実装用表面２３は、樹脂５０の一面５１より突出している。さらに実装端子３３の実装端子面３３ａも、樹脂５０の一面５１より突出している。このため、モールド成型時に、リードフレーム３０の実装端子３３の実装端子面３３ａ、ゲート電極２１の実装用表面２１ａおよびソース電極２２の実装用表面２３を、離型フィルム６４内に埋没させた状態で、リードフレーム３０を樹脂５０で封止するための樹脂材５０Ｍを注入することができる。これにより、リードフレーム３０の実装端子３３の実装端子面３３ａ、ゲート電極２１の実装用表面２１ａおよびソース電極２２の実装用表面２３に樹脂バリが形成されるのを抑制することができる。第２の実施形態の他の構成は、第１の実施形態と同様であり、対応する部材に同一の符号を付して説明を省略する。

　従って、第２の実施形態における半導体装置１０も、第１の実施形態と同様な効果（１）～（４）を奏する。また、第２の実施形態によれば、リードフレーム３０の実装端子３３の実装端子面３３ａにバリが形成されるのを抑制することができる。

－第３の実施形態－
　図１０は、本発明の第３の実施形態による半導体装置を示す下面図である。図１０は、第１の実施形態の図４（Ｂ）に相当する。第３の実施形態の半導体装置１０は、リードフレーム３０の列方向Ｄｃに互いに離間する一辺３７ａおよび一辺３７ａに対向する対向辺３７ｂのそれぞれに沿って形成された複数の側壁６６を有している。

　第１の実施形態では、リードフレーム３０の収容部３１は、行方向Ｄｒに離間された一対の側壁３２間が列方向Ｄｃに延在された直線状の溝部として形成されていた。

　これに対し、第３の実施形態では、リードフレーム３０の収容部３１の行方向Ｄｒに延在する一辺３７ａおよび一辺３７ａに対向する対向辺３７ｂの各々に、複数（本実施形態では２つとして例示されている）の側壁６６が形成されている。一辺３７ａおよび対向辺３７ｂに設けられた複数の側壁６６は、モールド成型時に樹脂材５０Ｍが収容部３１内に注入されるように離間して設けられている。各側壁６６の端面は、ゲート電極２１の実装用表面２１ａおよびソース電極２２の実装用表面２３と面一になっており、ゲート電極２１の実装用表面２１ａおよびソース電極２２の実装用表面２３と共に、不図示の回路基板の接続パッドに接合される。但し、各側壁６６の端面を、回路基板の接続パッドに接合しない構造としてもよい。

　第３の実施形態における他の構成は、第１の実施形態と同様であり、ゲート電極２１の実装用表面２１ａおよびソース電極２２の実装用表面２３は、樹脂５０の一面５１よりも突出している。第３の実施形態のそれ以外の他の構成も第１の実施形態と同様であり、対応する部材に同一の符号を付して説明を省略する。

　従って、第３の実施形態における半導体装置１０も、第１の実施形態と同様な効果（１）～（４）を奏する。また、第３の実施形態では、リードフレーム３０の収容部３１の、一辺３７ａと対向辺３７ｂとに側壁６６が設けられているため、半導体装置１０の列方向Ｄｃからの荷重や衝撃を吸収することができる。

－第４の実施形態－
　図１１は、本発明の第４の実施形態による半導体装置を示す下面図である。図１１は、第１の実施形態の図４（Ｂ）に相当する。図１１に示す半導体装置１０では、半導体素子２０は、ゲート電極２１Ｂ１、ソース電極２２Ｃ１およびドレイン電極２４Ａ１を有する第１の半導体素子領域２０Ａと、ゲート電極２１Ｂ２、ソース電極２２Ｃ２およびドレイン電極２４Ａ２を有する第２の半導体素子領域２０Ｂとを備えている。換言すれば、半導体素子２０は、２つの半導体素子領域を１つのディスクリート半導体チップとして形成することによって得られる。第４の実施形態においても、ゲート電極２１Ｂ１、２１Ｂ２の実装用表面２１ａ、およびソース電極２２Ｃ１、２２Ｃ２の実装用表面２３は、半導体素子２０を封止する樹脂５０の一面５１より突出している。第４の実施形態では、第１の半導体素子領域２０Ａのソース電極２２Ｃ１と、第２の半導体素子領域２０Ｂのソース電極２２Ｃ２とは、それぞれ、分割ソース電極ではなく、１つのソース電極として例示されている。但し、ソース電極２２Ｃ１、２２Ｃ２は、それぞれ、分割ソース電極としてもよい。

　第４の実施形態の他の構成は、第１の実施形態と同様であり、対応する部材に同一の符号を付して説明を省略する。

　従って、第４の実施形態における半導体装置１０も、第１の実施形態と同様な効果（１）～（４）を奏する。なお、第１の半導体素子領域２０Ａのドレイン電極２４Ａ１と第２の半導体素子領域２０Ｂのドレイン電極２４Ａ２を１つの共通のドレイン電極としてもよい。また、半導体素子２０は、３つ以上の半導体素子領域を有するものとしてもよい。

－第５の実施形態－
　図１２は、本発明の第５の実施形態による半導体装置を示す下面図である。図１２は、第１の実施形態の図４（Ｂ）に相当する。第５の実施形態では、半導体装置１０は、リードフレーム３０の収容部３１内に、２つの半導体素子２０が収容された構造を有する。また、リードフレーム３０の実装端子３３は、半導体装置１０の一対の短辺に、それぞれ、１つずつ設けられている。２つの半導体素子２０は、行方向Ｄｒに離間して配列されており、各実装端子３３の長さは、リードフレーム３０の列方向Ｄｃの長さとほぼ同じである。

　第５の実施形態においても、ゲート電極２１の実装用表面２１ａ、分割ソース電極２２ａ、２２ｂの実装用表面２３は、２つの半導体素子２０を封止する樹脂５０の一面５１より突出している。また、各リードフレーム３０の実装端子３３の実装端子面３３ａは、樹脂５０の一面５１と面一になっている。各リードフレーム３０の実装端子３３の実装端子面３３ａを、ゲート電極２１の実装用表面２１ａ、分割ソース電極２２ａ、２２ｂの実装用表面２３と面一にしてもよい。

　第５の実施形態の他の構成は、第１の実施形態と同様であり、対応する部材に同一の符号を付して説明を省略する。

　従って、第５の実施形態における半導体装置１０も、第１の実施形態と同様な効果（１）、（２）、（４）を奏する。また、第５の実施形態では、リードフレーム３０の実装端子３３の数は、第１の実施形態の実装端子３３の数より少ないが、ソース電極２２を分割ソース電極２２ａ、２２ｂとしているので、第１の実施形態の効果（３）に近い効果を奏する。

　なお、第５の実施形態において、リードフレーム３０の収容部３１内に、３つ以上の半導体素子２０が収容されるようにしてもよい。また、実装端子面３３ａは、一対の短辺に一つずつ設けられるのではなく、分割された複数の端子面が形成されるように設けられることとしても良い。

－第６の実施形態－
　図１３は、本発明の第６の実施形態における半導体装置を示す下面図である。図１３は、第１の実施形態の図４（Ｂ）に相当する。第６の実施形態では、半導体装置１０のリードフレーム３０は、３つの半導体装置領域１０ａ、１０ｂおよび１０ｃが列連結部３８で連結されて一体化された構造を有する。３つの半導体装置領域１０ａ、１０ｂおよび１０ｃは、１つの半導体素子２０が収容された収容部３１を、それぞれ有する。

　半導体装置領域１０ａ、１０ｂおよび１０ｃの各々は、収容部３１をそれぞれ有するリードフレーム部３０ａ、３０ｂおよび３０ｃの各々と、収容部３１内に収容された１つの半導体素子２０とを有する。半導体素子２０は、ゲート電極２１と分割ソース電極２２ａ、２２ｂとを有する。リードフレーム３０は、実装端子３３をそれぞれ有するリードフレーム部３０ａ、３０ｂおよび３０ｃと、リードフレーム部どうしを連結する列連結部３８とを有する。列連結部３８は、リードフレーム部３０ａとリードフレーム部３０ｂとを連結し、リードフレーム部３０ｂとリードフレーム部３０ｃとを連結する。実装端子３３は、リードフレーム部３０ａ、３０ｂおよび３０ｃの各々の一対の短辺に、それぞれ、１つずつ設けられている。各実装端子３３の長さは、リードフレーム部３０ａ、３０ｂおよび３０ｃの各々の列方向Ｄｃの長さとほぼ同じである。

　第６の実施形態においても、ゲート電極２１の実装用表面２１ａ、分割ソース電極２２ａ、２２ｂの実装用表面２３は、各半導体素子２０を封止する樹脂５０の一面５１より突出している。また、各リードフレーム３０の実装端子３３の実装端子面３３ａは、樹脂５０の一面５１と面一になっている。各リードフレーム３０の実装端子３３の実装端子面３３ａを、ゲート電極２１の実装用表面２１ａ、分割ソース電極２２ａ、２２ｂの実装用表面２３と面一にしてもよい。

　従って、第６の実施形態における半導体装置１０も、第１の実施形態と同様な効果（１）、（２）、（４）を奏する。また、第６の実施形態では、リードフレーム３０の実装端子３３の数は、第１の実施形態の実装端子３３の数より少ないが、ソース電極２２を分割ソース電極２２ａ、２２ｂとしているので、第１の実施形態の効果（３）に近い効果を奏する。

　なお、第６の実施形態においては、半導体装置１０は、３つの半導体装置領域１０ａ、１０ｂおよび１０ｃを有する構造として例示した。しかし、半導体装置領域の数は、それら３つに限られるものではなく、２つ以上の任意の複数にすることができる。また、半導体装置領域１０ａ、１０ｂおよび１０ｃの各収容部３１内に、１つの半導体素子２０が収容される構造として例示したが、各半導体装置領域１０ａ、１０ｂおよび１０ｃの各収容部３１内に、複数の半導体素子２０が収容されるようにしてもよい。また、実装端子面３３ａは、一対の短辺に一つずつ配置されることにより構成されるのではなく、分割された複数の端子面として構成されても良い。

－第７の実施形態－
　図１４は、本発明の第７の実施形態における半導体装置を示す断面図である。図１４は、第１の実施形態の図３に相当する。第７の実施形態における半導体装置１０は、リードフレーム３０の収容部３１内に、第１の半導体素子２０Ｃおよび第２の半導体素子２０Ｄが収容された構造を有する。第１の半導体素子２０Ｃおよび第２の半導体素子２０Ｄはそれぞれ、ゲート電極２１とソース電極２２とドレイン電極２４とを有する。しかし、第１の半導体素子２０Ｃおよび第２の半導体素子２０Ｄは、上下が反対に向けられた状態で収容部３１内に収容されている。また、リードフレーム３０は、リードフレーム領域３０ｒとリードフレーム領域３０ｓとに分割されている。リードフレーム領域３０ｒは実装端子３３ｒと底部４５ｒとを含み、リードフレーム領域３０ｓは実装端子３３ｓと底部４５ｓとを含む。

　第１の半導体素子２０Ｃは、第１の実施形態と同様、ドレイン電極２４をリードフレーム領域３０ｒの底部４５ｒ側に向けてリードフレーム３０の収容部３１内に収容されている。第１の半導体素子２０Ｃのドレイン電極２４は、バックメタル４１を介して、導電接合材４２により、リードフレーム領域３０ｒの底部４５ｒに接合されている。第２の半導体素子２０Ｄは、ソース電極２２をリードフレーム領域３０ｒの底部４５ｒ側に向けて、かつ、ゲート電極２１をリードフレーム領域３０ｓの底部４５ｓ側に向けて、リードフレーム３０の収容部３１に収容されている。第２の半導体素子２０Ｄのソース電極２２の実装用表面２３は、リードフレーム領域３０ｒの底部４５ｒに接合されている。また、第２の半導体素子２０Ｄのゲート電極２１の実装用表面２１ａは、リードフレーム領域３０ｓの底部４５ｓに接合されている。第２の半導体素子２０Ｄのドレイン電極２４上には、バックメタル４１が形成され、バックメタル４１上には導電接合材４２が形成されている。

　つまり、第１の半導体素子２０Ｃのドレイン電極２４および第２の半導体素子２０Ｄのソース電極２２は、リードフレーム領域３０ｒに電気的に接続されており、第２の半導体素子２０Ｄのゲート電極２１は、リードフレーム領域３０ｓに電気的に接続されている。

　リードフレーム領域３０ｒの実装端子３３ｒの実装端子面３３ａおよびリードフレーム領域３０ｓの実装端子３３ｓの実装端子面３３ａは、樹脂５０の一面５１と面一になっている。第１の半導体素子２０Ｃのゲート電極２１の実装用表面２１ａ、およびソース電極２２の実装用表面２３は、第１の半導体素子２０Ｃおよび第２の半導体素子２０Ｄを封止する樹脂５０の一面５１より突出している。なお、リードフレーム領域３０ｒの実装端子面３３ａおよびリードフレーム領域３０ｓの実装端子面３３ａを、第１の半導体素子２０Ｃのゲート電極２１の実装用表面２１ａ、およびソース電極２２の実装用表面２３と面一にしてもよい。

　さらに、第２の半導体素子２０Ｄのドレイン電極２４上に形成されたバックメタル４１、導電接合材４２は、樹脂５０の一面５１より突出している。第２の半導体素子２０Ｄのドレイン電極２４は、バックメタル４１を介して、導電接合材４２により不図示の回路基板の接続パッドに接合される。

　第７の実施形態における半導体装置１０をモールド成型により形成する際、第１の半導体素子２０Ｃについては、第１の実施形態と同様な状態で、金型７１内に樹脂材５０Ｍが注入される。一方、第２の半導体素子２０Ｄについては、ドレイン電極２４上にバックメタル４１および導電接合材４２を形成しておいた状態か、またはドレイン電極２４上にバックメタル４１のみを形成した状態で、金型７１内に樹脂材５０Ｍが注入される。これにより、第２の半導体素子２０Ｄのドレイン電極２４上に形成されたバックメタル４１および導電接合材４２が樹脂５０の一面５１より突出する。

　第７の実施形態の他の構成は、第１の実施形態と同様であり、対応する部材に同一の符号を付して説明を省略する。

　従って、第７の実施形態における半導体装置１０は、第１の半導体素子２０Ｃのみでなく、第２の半導体素子２０Ｄについても、第１の実施形態と同様な効果（１）、（２）を奏する。但し、第２の半導体素子２０Ｄについては、第１の半導体素子２０Ｃにおけるゲート電極２１およびソース電極２２を、ドレイン電極２４上に形成されたバックメタル４１および導電接合材４２、またはバックメタル４１に読み替えるものとする。また、第７の実施形態においても、第１の実施形態と同様な効果（３）、（４）を奏する。

　なお、上記各実施形態では、半導体素子２０の支持部材として端子板であるリードフレーム３０を用いた構造として例示した。しかし、リードフレーム３０に代えて、セラミック等の絶縁性基板の表面に導電パターンが形成された端子板を用いることもできる。

　上記各実施形態では、半導体素子２０を、ゲート電極２１、ソース電極２２およびドレイン電極２４を有するＭＯＳＦＥＴとして例示した。しかし、半導体素子２０として、ベース電極、エミッタ電極およびコレクタ電極を有するＩＧＢＴ（Insulated Gate Bipolar
Transistor）或いはBipolar等を用いることができる。また、半導体素子２０として、アノード電極およびカソード電極を有するダイオードを用いることができる。

　上記各実施形態では、半導体素子２０、２０Ａ、２０Ｂをトランジスタとして例示した。しかし、本発明は、例えば、ダイオード等のトランジスタ以外の半導体素子を用いても適用が可能である。

　また、本発明の他の実施形態として、リードフレーム３０の収容部３１内に、トランジスタとダイオードとが収容されて組み合わされた半導体装置１０とすることもできる。

　上記各実施形態では、リードフレーム３０は、平面視で、矩形形状を有する部材として例示した。しかし、リードフレーム３０は、平面視で、三角形や五角形以上の多辺形としてもよい。

　上記では、種々の実施形態を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。

　次の優先権基礎出願の開示内容は引用文としてここに組み込まれる。
　日本国特許出願２０１８年第２３９９８２号（２０１８年１２月２１日出願）

　１０　　　半導体装置
　１０ａ、１０ｂ、１０ｃ　　半導体装置領域
　２０、２０Ｃ、２０Ｄ　　半導体素子
　２０Ａ、２０Ｂ　　　半導体素子領域
　２１、２１Ｂ１、２１Ｂ２　　　ゲート電極（第一電極または第三電極）
　２１ａ　　実装用表面
　２２、２２Ｃ１、２２Ｃ２　　　ソース電極（第一電極または第三電極）
　２２ａ、２２ｂ　　分割ソース電極
　２３　　　実装用表面
　２４、２４Ａ１、２４Ａ２　　　ドレイン電極（第二電極）
　３０　　　リードフレーム（端子板）
　３０ａ、３０ｂ、３０ｃ　　リードフレーム部
　３０ｒ、３０ｓ　　リードフレーム領域
　３１　　　収容部
　３１ａ　　底面
　３２　　　側壁
　３３、３３ｒ、３３ｓ　　　実装端子
　３３ａ　　実装端子面
　３５　　　行接続部
　３６　　　列接続部
　３８　　　列連結部
　４１　　　バックメタル
　４２　　　導電接合材
　５１　　　一面（表面）

Claims

　第一電極および第二電極を有する少なくとも一つの半導体素子と、
　前記第二電極に接続され、前記少なくとも一つの半導体素子を収容する収容部および前記収容部の外周に形成された少なくとも一つの実装端子を有する端子板と、
　前記端子板の収容部に収容された前記少なくとも一つの半導体素子を、前記第一電極を露出させて封止する樹脂とを備え、
　前記第一電極の実装用表面は、前記少なくとも一つの半導体素子を封止する前記樹脂の表面より突出している半導体装置。
　請求項１に記載の半導体装置において、
　前記端子板の前記少なくとも一つの実装端子の実装端子面と前記樹脂の前記表面とは面一である半導体装置。
　請求項１に記載の半導体装置において、
　前記端子板の前記少なくとも一つの実装端子の実装端子面は前記樹脂の前記表面より突出している半導体装置。
　請求項１に記載の半導体装置において、
　前記少なくとも一つの実装端子は、前記収容部の前記外周のうちの一辺側および前記一辺側に対向する対向辺側にそれぞれ設けられる半導体装置。
　請求項１に記載の半導体装置において、
　前記端子板は、リードフレームである半導体装置。
　請求項５に記載の半導体装置において、
　前記収容部は、前記リードフレームのエッチングにより形成された半導体装置。
　請求項５に記載の半導体装置において、
　前記少なくとも一つの半導体素子は複数の半導体素子を含み、
　前記リードフレームの前記収容部内に前記複数の半導体素子が収容されている半導体装置。
　請求項５に記載の半導体装置において、
　前記リードフレームは連結部により相互に連結された複数のリードフレーム部を有し、
　前記複数のリードフレーム部の各々は、それぞれ前記少なくとも一つの半導体素子が収容された前記収容部を有する半導体装置。
　請求項５に記載の半導体装置において、
　前記半導体素子は、第三電極をさらに有し、
　前記第三電極の実装用表面は、前記半導体素子を封止する前記樹脂の表面より突出している半導体装置。
　請求項９に記載の半導体装置において、
　前記半導体素子はトランジスタであって、
　前記第一電極および前記第三電極としてソース電極およびゲート電極がそれぞれ形成され、
　前記第二電極としてドレイン電極が形成された半導体装置。
　請求項１０に記載の半導体装置において、
　前記ソース電極は、複数の分割ソース電極により構成される半導体装置。
　請求項１０に記載の半導体装置において、
　前記半導体素子は複数の半導体素子領域を有し、
　前記複数の半導体素子領域の各々は、前記ソース電極、前記ゲート電極および前記ドレイン電極を有する、半導体装置。
　請求項９に記載の半導体装置において、
　前記リードフレームは、相互に分割された第１のリードフレーム領域および第２のリードフレーム領域を含み、
　前記リードフレームの前記収容部内に前記第一電極、前記第二電極および前記第三電極をそれぞれ有する第１の半導体素子および第２の半導体素子が収容され、
　前記第１の半導体素子の前記第一電極および前記第三電極は前記樹脂の表面より突出し、前記第２の半導体素子の前記第二電極上に形成されたバックメタルは前記樹脂の表面より突出している半導体装置。
　第一電極および第二電極を有する半導体素子が収容される端子板の収容部へ、前記第二電極が電気的に接続されるようにボンディングし、
　前記第一電極の実装用表面が樹脂の表面より突出するように前記半導体素子を前記樹脂により封止し、
　前記収容部と前記収容部の外部に形成された前記端子板の実装端子面とを有する半導体装置形成領域と、別の前記半導体装置形成領域とを接続する連結部分を切断することにより、個々の半導体装置を得る半導体装置の製造方法。
　請求項１４に記載の半導体装置の製造方法において、
　前記半導体素子を前記樹脂により封止する際、前記樹脂の前記表面が、前記端子板の前記実装端子面と面一になるように、前記端子板が前記樹脂により封止される半導体装置の製造方法。
　請求項１４に記載の半導体装置の製造方法において、
　前記半導体素子を前記樹脂により封止する際、前記端子板の前記実装端子面が前記樹脂の前記表面より突出するように、前記端子板が前記樹脂により封止される半導体装置の製造方法。