WO2019193805A1 - スイッチ駆動装置 - Google Patents

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WO2019193805A1
WO2019193805A1 PCT/JP2019/000814 JP2019000814W WO2019193805A1 WO 2019193805 A1 WO2019193805 A1 WO 2019193805A1 JP 2019000814 W JP2019000814 W JP 2019000814W WO 2019193805 A1 WO2019193805 A1 WO 2019193805A1
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transistor
current
boot capacitor
circuit
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憲治 ▲濱▼
尚弘 小谷
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ローム株式会社
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    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a switch driving device.
  • a half-bridge output stage in which two switch elements are connected in series and a connection point is connected to a load may be used (see, for example, Patent Document 1).
  • a bootstrap circuit is combined with the half-bridge output stage in order to ensure a drive voltage when the N-type semiconductor switch element (upper switch element) on the side connected to the drive power supply is on (for example, Patent Documents) 2).
  • the gate-source voltage (gate voltage) of the upper switch element connected to the drive power supply is secured by the charge voltage of the boot capacitor included in the bootstrap circuit.
  • the charging voltage of the boot capacitor may be higher than the allowable gate voltage (allowable gate voltage) of the upper element, so-called overcharging. If the boot capacitor is overcharged, the signal input to the gate of the switching element may be larger than the allowable gate voltage, which may cause a malfunction.
  • An object of the present invention is to provide a switch driving device having a simple circuit configuration and capable of driving the upper element reliably and stably.
  • the present invention provides a gate driver for driving an N-type semiconductor switch element, and a current limiting unit capable of limiting a current supplied to a boot capacitor included in a bootstrap circuit that applies a voltage to the gate driver.
  • a current control unit that controls the operation of the current limiting unit, and the current control unit drives the current limiting unit to limit the current supplied to the boot capacitor when the charging voltage of the boot capacitor exceeds a threshold value.
  • a drive device is provided.
  • the current control unit can drive the current limiting unit and limit the current supplied to the boot capacitor according to the state of charge of the boot capacitor. From this, it is possible to suppress a drive signal having a voltage level higher than the allowable gate voltage from being input to the gate of the N-type semiconductor switch element. Thereby, deterioration of the N-type semiconductor switch element can be suppressed.
  • the current limiting unit may include a switch element that is turned on or off based on a signal from the current control unit. By doing so, it is possible to passively limit the current supplied to the boot capacitor.
  • the current control unit checks whether the boot capacitor is being charged and detects a charging voltage of the boot capacitor, and the current control unit is configured to detect the boot capacitor while the boot capacitor is charging.
  • the current limiting unit may be driven when the charging voltage exceeds a threshold value. In this way, it is possible to accurately detect when the boot capacitor is in an overcharged state. Therefore, it is possible to stably operate the N-type semiconductor switch element.
  • the current control unit may detect the boot capacitor charging voltage based on a voltage across the boot capacitor or a divided voltage thereof. By doing so, the state of charge of the boot capacitor can be detected more accurately.
  • the N-type semiconductor switching element is an upper switching element disposed between a power source and a load to form a half-bridge output stage, and the current control unit is configured such that the upper switching element is OFF. At this time, it may be determined that the boot capacitor is being charged. By doing so, it is possible to easily detect a state in which the boot capacitor is overcharged.
  • the current control unit may acquire a drive signal for driving the upper switch element input from the outside, and determine whether the upper switch element is ON or OFF. By doing so, the overcharged state of the boot capacitor can be detected with a simple circuit configuration.
  • the N-type semiconductor switch element is an upper switch element disposed between a power source and a load to form a half-bridge output stage
  • the current control unit includes the upper switch element and the A voltage at a connection point with the load is detected, and it is determined that the boot capacitor is being charged when the voltage is equal to or lower than a threshold value. By doing so, the overcharged state of the boot capacitor can be detected more accurately.
  • the current limiting unit is an element whose resistance value can be changed, and is connected to an anode side of a boot diode included in the bootstrap circuit, and the current limiting unit is connected to the bootstrap circuit. While detecting the voltage of the power supply, the resistance value of the current limiting unit may be increased when the control voltage is high, and the resistance value of the current limiting unit may be decreased when the control voltage is low.
  • examples of the N-type semiconductor switching element include a semiconductor using silicon carbide (SiC) as a raw material.
  • a switch driving device having a simple circuit configuration and capable of driving an N-type semiconductor switch element reliably and stably.
  • FIG. 1 is a schematic view showing a motor drive device.
  • the motor M is a three-phase AC motor.
  • the motor M includes a U-phase coil MU, a V-phase coil MV, and a W-phase coil MW (see FIG. 2 described later).
  • the coils MU, MV, and MW are connected by star connection.
  • the motor drive device MMC that drives the motor M includes a motor control unit MCU and a power supply unit PS.
  • the motor control unit MCU includes a logic circuit (not shown).
  • the motor control unit MCU energizes each phase for performing energization control at an appropriate timing on the coils of each phase (U phase, V phase, W phase) of the motor M based on the position information of the rotor from the motor M. Generate a control signal.
  • the motor control unit MCU changes the excitation phase switching timing when the rotation direction of the motor M is switched and when the rotation speed is changed.
  • the power supply unit PS supplies driving power (current) to the coils of each phase of the motor M at a timing based on the energization control signal of each phase received from the motor control unit MCU.
  • FIG. 2 is a block diagram of a power supply unit including the switch driving device according to the present invention.
  • the power supply unit PS includes a switch driving device 100 and a bootstrap circuit BTC.
  • Switch drive device 100 includes a driver circuit DRV and a power switch circuit PSW.
  • the driver circuit DRV, the power switch circuit PSW, and the diodes DiU, DiV, and DiW constituting the bootstrap circuit BTC are included in one package Pkg.
  • the boot diodes DiU, DiV, and DiW are included in the package Pkg, but are not limited thereto, and may be provided outside the package Pkg.
  • the power supply unit PS is connected to the first power supply PW1 and the second power supply PW2.
  • the first power supply PW1 supplies a control voltage VCC (for example, 10V to 25V) of the driver circuit DRV.
  • the second power supply PW2 supplies a drive voltage VDC (for example, about 300V (600V product)) for driving the motor M.
  • the power switch circuit PSW includes six transistors PT1 to PT6.
  • a power MOSFET is employed as the six transistors PT1 to PT6.
  • silicon carbide (SiC) can be used as the semiconductor substrate on which the power MOSFET is formed. That is, the transistors PT1 to PT6 are SiC-MOSFETs.
  • the transistors PT1 to PT6 are all N-type MOSFETs.
  • the source of the transistor PT1 and the drain of the transistor PT2 are connected.
  • the drain of the transistor PT1 is connected to the second power supply PW2.
  • the source of the transistor PT2 is connected to the ground point.
  • the transistor PT2 may be connected to the ground point via a current detection resistor.
  • a U-phase coil MU of the motor M is connected to a connection point between the source of the transistor PT1 and the drain of the transistor PT2.
  • the transistors PT3 and PT4 are also connected in the same manner as the transistors PT1 and PT2.
  • a V-phase coil MV of the motor M is connected to a connection point between the source of the transistor PT3 and the drain of the transistor PT4.
  • the transistors PT5 and PT6 are also connected in the same manner as the transistors PT1 and PT2.
  • a W-phase coil MW of the motor M is connected to a connection point between the source of the transistor PT5 and the drain of the transistor PT6.
  • transistors PT1, PT3, and PT5 on the second power source PW2 side of the power switch circuit PSW are referred to as upper transistors, and the transistors PT2, PT4, and PT6 on the ground point side are referred to as lower transistors.
  • the driver circuit DRV includes an upper driver circuit 10 and a lower driver circuit 20.
  • the upper driver circuit 10 is connected to the gates of the upper transistors PT1, PT3, PT5, and outputs drive signals HU, HV, HW to the respective gates.
  • the upper transistors PT1, PT3, PT5 are turned on when the voltage levels of the drive signals HU, HV, HW are H level.
  • the lower driver circuit 20 is connected to the gates of the lower transistors PT2, PT4, PT6, and inputs drive signals LU, LV, LW to the respective gates.
  • the lower transistors PT2, PT4, PT6 are turned on when the voltage levels of the drive signals LU, LV, LW are H level.
  • the voltage level being H level indicates that the voltage state is higher than a predetermined voltage.
  • the L level indicates a voltage state lower than a predetermined voltage.
  • the drive voltage VDC of the second power supply PW2 is applied to the U-phase coil MU and the V-phase coil MV. That is, a current flows from U-phase coil MU to V-phase coil MV.
  • current is applied to the coils MU, MV, MW of each phase to excite the coils, and the motor M is driven to rotate.
  • the upper driver circuit 10 and the lower driver circuit 20 operate in response to the supply of the control voltage VCC from the first power supply PW1.
  • the upper driver circuit 10 and the lower driver circuit 20 are connected to the motor control unit MCU, and the motor control unit MCU controls the energization control signals huin, hvin, hwin,ucin, lvin and lwin are input.
  • the energization control signals huin, hvin, and hwin are input to the upper driver circuit 10, and the energization control signals van, lvin, and lwin are input to the lower driver circuit 20.
  • the driver circuit DRV inputs the drive signal HU to the gate of the transistor PT1 and the drive signal LU to the gate of the transistor PT2.
  • the drive signal HV is input to the gate of the transistor PT3, and the drive signal LV is input to the gate of the transistor PT4.
  • the drive signal HW is input to the gate of the transistor PT5, and the drive signal LW is input to the gate of the transistor PT6.
  • the bootstrap circuit BTC is a circuit that supplies the upper driver circuit 10 with a voltage necessary for driving the upper transistors PT1, PT3, and PT5.
  • the bootstrap circuit BTC is provided for each of the upper transistors PT1, PT3, PT5.
  • the circuit connects the first power supply PW1 and the source of the upper transistor PT1, and the boot diode DiU and the boot capacitor BC1 are connected in series from the first power supply PW1 side.
  • the upper driver circuit 10 obtains the voltage at the connection point between the boot diode DiU and the boot capacitor BC1 as a voltage necessary for driving the upper transistor PT1.
  • a resistor for generating a current having a predetermined current value may be disposed between the first power supply PW1 and the boot diode DiU, but is omitted here.
  • the bootstrap circuit BTC includes a boot diode DiV and a boot capacitor BC2 corresponding to the upper transistor PT3, and the upper driver circuit 10 acquires a voltage necessary for driving. Further, the bootstrap circuit BTC includes a boot diode DiW and a boot capacitor BC3 corresponding to the upper transistor PT5, and the upper driver circuit 10 acquires a voltage necessary for driving.
  • the driver circuit DRV of the switch driving device 100 includes a circuit that drives the transistors PT1 and PT2, a circuit that drives the transistors PT3 and PT4, and a circuit that drives the transistors PT5 and PT6.
  • the circuits for driving these transistors have the same configuration. Therefore, in the following description, a circuit portion that drives the transistor PT1 and the transistor PT2 will be described as a driver circuit DRV.
  • a circuit including the boot diode DiU and the boot capacitor BC1 corresponding to the transistor PT1 will be described as a bootstrap circuit BTC.
  • the transistor PT1 is an upper transistor PT1
  • the transistor PT2 is a lower transistor PT2.
  • a connection point between the source of the upper transistor PT1 and the drain of the lower transistor PT2 is a first point P1
  • a connection point between the cathode of the boot diode DiU of the bootstrap circuit BTC and the boot capacitor BC1 is a second point P2.
  • FIG. 3 is a block diagram showing a schematic configuration of the driver circuit.
  • the driver circuit DRV shown in FIG. 3 includes the upper driver circuit 10 and the lower driver circuit 20 as described above.
  • the lower driver circuit 20 has the same configuration as the driver circuit used in the conventional switch driving device. Therefore, a detailed description of the configuration and operation of the lower driver circuit 20 is omitted.
  • the upper driver circuit 10 includes an upper gate driver 30, an input signal control circuit 40, a current limiting unit 50, a current control unit 60, and a high withstand voltage level shift circuit 70.
  • the input signal control circuit 40 inputs an energization control signal (here, huin) from the motor control unit MCU to the upper gate driver 30 via the high withstand voltage level shift circuit 70.
  • the upper gate driver 30 generates a drive signal HU for driving the upper transistor PT1 based on the signal input from the input signal control circuit 40, and outputs it to the gate of the upper transistor PT1.
  • the upper gate driver 30 acquires a voltage necessary for driving the upper transistor PT1 from the bootstrap circuit BTC including the boot diode DiU and the boot capacitor BC1.
  • the bootstrap circuit BTC charges the boot capacitor BC1 with a current supplied from the first power supply PW1.
  • both ends of the boot capacitor BC1 are charged to a voltage equal to or higher than the gate threshold voltage, for example.
  • the voltage VB at the second point P2 is set higher than the voltage VS at the first point P1 by the charge voltage of the boot capacitor BC1. it can.
  • the upper gate driver 30 acquires the voltage VB at the second point P2, whereby the voltage necessary for driving the upper transistor PT1 can be acquired.
  • the current limiting unit 50 is provided on a circuit connected from the first power supply PW1 to the boot capacitor BC1. More specifically, it is provided between the first power supply PW1 and the anode of the boot diode DiU. Then, the current limiting unit 50 limits the current supplied from the first power supply PW1 to the boot capacitor BC1 in accordance with a signal (current limiting signal) from the current control unit 60. That is, the current limiting unit 50 adjusts (limits) the voltage (charging voltage) across the boot capacitor BC1. A detailed configuration of the current limiting unit 50 will be described later.
  • FIG. 4 is a timing chart showing an output operation (behavior in mode 2 described later) in the U phase of the switch driving device 100.
  • the energization control signals huin and van and the voltage VS are shown in order from the top.
  • Vsd indicates the source-drain voltage of the lower transistor PT2
  • Vf indicates the forward voltage drop of the parasitic diode associated with the lower transistor PT2.
  • V-phase and W-phase output operations are the same as those of the U-phase, and the energization control signals huin and van in this figure can be read as energization control signals hvin and lvin or energization control signals hwin and lwin, respectively. It's enough. In this figure, the delay time is ignored for the sake of simplicity.
  • the switch driving device 100 that operates as described above, by turning on the upper transistor PT1 and turning off the lower transistor PT2, a voltage is applied from the second power supply PW2 to the U-phase coil MU that is a load. , Current is supplied.
  • the voltage VS at the first point P1 may be approximately the same voltage as the drive voltage VDC of the second power supply PW2, that is, about 300V.
  • the voltage VB at the second point P2 to which the upper gate driver 30 is connected by the bootstrap circuit BTC is higher than the voltage VS at the first point P1 by the voltage across the boot capacitor BC1 (hereinafter referred to as a charging voltage VBS). )
  • the voltage becomes higher by that amount. For example, when the voltage VS at the first point P1 changes from 0V to 300V, if the charging voltage of the boot capacitor BC1 is 18V, the voltage VB at the second point P2 changes from about 18V to 318V.
  • the upper gate driver 30 can always obtain a voltage capable of driving the upper transistor PT1 by receiving the supply of the voltage VB from the second point P2. That is, the boot capacitor BC1 serves as a floating power source. Note that the boot capacitor BC1 has a configuration capable of being charged up to a voltage higher than the gate threshold voltage.
  • the mode 1 is when the motor current flows in the forward direction of the lower transistor PT2
  • the mode 2 is when the body diode of the lower transistor PT2 is on (during the lower regeneration).
  • Boot capacitor BC1 is charged in mode 1 and mode 2.
  • a motor current IM flows from the neutral point of the motor M to the ground terminal via the first point P1 and the lower transistor PT2 through the U-phase coil MU.
  • the voltage VS at the first point P1 is the same voltage (0 V) as the ground point potential.
  • IM ⁇ R is a voltage higher than 0V.
  • the voltage across the boot capacitor BC1 is substantially the same as the control voltage VCC of the first power supply PW1, and in this state, the boot capacitor BC1 is charged up to the voltage VCC.
  • the charging voltage of the boot capacitor BC1 is VBS
  • the forward drop voltage of the boot diode DiU is VFBOOT
  • the on-resistance value of the lower transistor PT2 is Ron
  • the motor current is IM
  • VBS VCC -VFBOOT-Ron ⁇ IM.
  • the mode 2 will be described.
  • the upper transistor PT1 and the lower transistor PT2 include parasitic diodes (body diodes).
  • a forward voltage drop due to the parasitic diode of the lower transistor PT2 is defined as Vf.
  • the voltage across the boot capacitor BC1 is approximately (VCC + Vf).
  • the voltage across the boot capacitor BC1 (VCC + Vf) is higher than the allowable gate-source voltage (referred to as an allowable gate voltage) in the upper transistor PT1. If the voltage across the boot capacitor BC1 (VCC + Vf) becomes higher than the allowable gate voltage, the upper transistor PT1 may be deteriorated or damaged.
  • a state where the charging voltage VBS of the boot capacitor BC1 is charged until the charging voltage VBS becomes higher than the allowable gate voltage of the upper transistor PT1 is defined as an overcharged state.
  • the SiC-based transistor has a high forward drop voltage Vf of a parasitic diode associated therewith, so that the above-described overcharge state is likely to occur.
  • the upper driver circuit 10 includes a current limiting unit 50 in a circuit from the first power supply PW1 to the boot diode DiU. Then, the current limiting unit 50 is operated to control the current supplied to the boot capacitor BC1 so that the boot capacitor BC1 is not overcharged.
  • FIG. 5 is a circuit diagram of an example of the upper driver circuit 10 used in the switch driving device 100 according to the present invention.
  • the overcharged state of the boot capacitor BC1 occurs because the voltage across the boot capacitor BC1 (VCC + Vf) becomes too large.
  • the control voltage VCC of the connected first power supply PW1 is increased, the boot capacitor BC1 is likely to be overcharged as compared with a case where the control voltage VCC is small. Therefore, the switch driving device 100 has a configuration in which the boot capacitor BC1 is not overcharged even when the upper driver circuit 10 is connected to different power supply voltages. Details of the upper driver circuit 10 will be described below.
  • the upper driver circuit 10 includes an upper gate driver 30, an input signal control circuit 40, a current limiting unit 50, a current control unit 60, and a high withstand voltage level shift circuit 70.
  • the current control unit 60 sends a signal to the current limiting unit 50 to drive the current limiting unit 50 to generate a voltage drop between the first power supply PW1 and the boot diode DiU to charge the boot capacitor BC1. Reduce the voltage. In other words, the current limiting unit 50 limits the current for charging the boot capacitor BC1.
  • the input signal control circuit 40 receives an energization control signal huin from a motor driver unit MCU (see FIG. 1 and the like).
  • the input signal control circuit 40 includes an inverter (Schmitt buffer) 401 that converts the energization control signal huin into an L signal or an H signal.
  • a level shift circuit 402 that raises the voltage level of the signal output from the inverter 401 is provided. This facilitates handling of signals in the upper driver circuit 10.
  • a pulse generator 403 that outputs a set pulse signal and a reset pulse signal based on the signal output from the level shift circuit 402 is provided.
  • the set pulse signal and reset pulse signal output from the pulse generator 403 are input to the high withstand voltage level shift circuit 70.
  • the high withstand voltage level shift circuit 70 includes a transistor 71, a transistor 72, a resistor 73, and a resistor 74.
  • the transistors 71 and 72 are N-type MOSFETs and are high breakdown voltage transistors.
  • the drain of the transistor 71 is connected via the resistor 73 to the second point P2 or a point having the same potential as the second point P2.
  • the source of the transistor 71 is connected to a ground point through a resistor (not shown), and the pulse signal from the pulse generator 403 is input to the gate.
  • the drain of the transistor 72 is connected to the second point P2 or a point having the same potential as the second point P2 through the resistor 74.
  • the source of the transistor 72 is connected to a ground point via a resistor (not shown), and the pulse signal from the pulse generator 403 is input to the gate.
  • the respective signal lines are symmetrical to each other. It is arranged to be.
  • connection point between the drain of the transistor 71 and the resistor 73 and the connection point between the drain of the transistor 72 and the resistor 74 respectively indicate the input signal level to an inverter (not shown) that forms the input stage of the upper gate driver 30. It is connected to a clamp circuit 301 (see FIG. 8) that limits it to a predetermined value or less.
  • the signal lines of the set pulse signal and the reset pulse signal are laid so as to be symmetrical to each other.
  • the length from the connection point between the drain of the transistor 71 and the resistor 73 to the clamp circuit 301 (for example, the length of the set pulse signal wiring), and the connection point between the drain of the transistor 72 and the resistor 74 to the clamp circuit 301.
  • the length (for example, the length of the reset pulse signal wiring) is the same length or substantially the same length.
  • the element arrangement of the pair of the transistor 71 and the resistor 73 and the pair of the transistor 72 and the resistor 74 are also symmetrical with each other. By doing in this way, the wiring resistance and the parasitic capacitance are made the same, and the shift
  • the current limiting unit 50 includes a transistor 501 and a resistor 502.
  • the resistor 502 is disposed in a circuit that connects the first power supply PW1 and the boot diode DiU.
  • the resistor 502 determines a current value supplied to the boot capacitor BC1.
  • the transistor 501 is connected in parallel with the resistor 502.
  • the transistor 501 is a P-type MOSFET, and the source is connected to the connection point between the first power supply PW1 and the resistor 502.
  • the drain is connected to a connection point between the resistor 502 and the boot diode DiU.
  • a signal from the current control unit 60 is input to the gate.
  • the current control unit 60 detects the voltage of the first power supply PW1. For example, if one of VCC1 and VCC2 ( ⁇ VCC1) is allowed as the voltage of the first power supply PW1, the current control unit 60 outputs an H level signal to the transistor when the first power supply PW1 is the voltage VCC1. Output to the gate 501. That is, when the voltage of the first power supply PW1 is VCC1, the transistor 501 is turned off. On the other hand, the current control unit 60 outputs an L level signal to the gate of the transistor 501 when the first power supply PW1 is the voltage VCC2. That is, when the voltage of the first power supply PW1 is VCC2, the transistor 501 is turned on. Since the current control unit 60 may be used by changing the threshold voltage of a conventionally known UVLO circuit, a detailed description thereof is omitted.
  • the resistance value of the resistor 502 is R1
  • the resistance value of the transistor 501 is R2.
  • the resistance value R1 >> the resistance value R2.
  • the transistor 501 is turned off based on the signal from the current control unit 60. Therefore, the resistance value of the current limiting unit 50 is R1.
  • the transistor 501 is turned on based on a signal from the current control unit 60. Therefore, the resistance value of the current limiting unit 50 is a combined resistance of the transistor 501 and the resistor 502 connected in parallel, that is, R1 ⁇ R2 / (R1 + R2).
  • the resistance value of the current limiting unit 50 increases, and the voltage drop due to the current limiting unit 50 increases. Therefore, the current for charging the boot capacitor BC1 is reduced. Conversely, when the voltage of the first power supply PW1 is low, the resistance value of the current limiting unit 50 is small, and the voltage drop in the current limiting unit 50 is small. Therefore, the current for charging the boot capacitor BC1 increases.
  • the resistance value is increased because the margin for overcharge is small, while for a user who uses the control voltage VCC at a low setting voltage. Since the margin for overcharging is large, the resistance value can be reduced.
  • FIG. 6 is a perspective view seen from the lower side of the package Pkg.
  • the package Pkg is formed by mounting the upper driver circuit 10, the lower driver circuit 20, the power switch circuit PSW, and the boot diodes DiU, DiV, DiW on the frame BD, and then sealing the resin. It is sealed with a stationary body PB.
  • the resin sealing body PB covers the frame BD with an insulating resin.
  • 25 terminals Pn1 to Pn25 project from the side surface of the resin sealing body PB.
  • each terminal will be described with reference to FIG.
  • Terminal Pn1, terminal Pn17, and terminal Pn25 are non-connection terminals.
  • Terminals Pn5 to Pn7 are terminals to which signals from the motor control unit MCU are input, and energization control signals (huin, hvin, hwin) of the upper transistors PT1, PT3, PT5 of the U phase, V phase, and W phase, respectively. Input to the upper driver circuit 10.
  • the terminal Pn8 is a terminal for inputting the control voltage VCC of the first power supply PW1 to the upper driver circuit 10.
  • Terminals Pn9 and Pn16 are ground terminals.
  • Terminals Pn10 to Pn12 are terminals to which signals from the motor control unit MCU are input, and the energization control signals (luin, lvin, lwin) of the lower transistors PT2, PT4, PT6 of the U phase, V phase, and W phase, respectively. Is input to the lower driver circuit 20.
  • the terminal Pn13 is a terminal for inputting the control voltage VCC from the first power supply PW1 to the lower driver circuit 20.
  • the terminal Pn14 is a terminal that transmits an error signal of the switch driving device 100 from the lower driver circuit 20 to the external motor control unit MCU.
  • Terminal Pn15 is a short circuit current trip voltage detection terminal.
  • Terminals Pn18 to Pn20 are source electrodes of the lower transistors PT2, PT4, and PT6 of the U-phase, V-phase, and W-phase, respectively.
  • Terminals Pn21 to Pn23 are output terminals connected to the U-phase, V-phase, and W-phase coils MU, MV, and MW, respectively.
  • the terminal Pn24 is connected to the second power supply PW2, and supplies the drive voltage VDC to the power switch circuit PSW of the switch drive device 100.
  • the switch drive device 100 is connected to the first power supply PW1 that supplies the control voltage VCC and the second power supply PW2 that supplies the drive voltage VDC.
  • the control voltage VCC is set to a low voltage
  • the drive voltage VDC is set to a high voltage.
  • the terminals Pn5 to Pn16 and Pn18 to Pn20 are low-voltage side terminals to which the control voltage VCC or lower is applied, and the terminals Pn2 to Pn4 and Pn21 to Pn24 are applied with the drive voltage VDC. It is a high voltage side terminal.
  • the gap between the terminals on the low voltage side is narrower than the gap between the terminals on the high voltage side. This is because a terminal to which a high voltage is applied needs to avoid a short circuit between adjacent terminals and has a larger electrical influence (noise, etc.) on surrounding terminals and circuits.
  • FIG. 7 is a plan view of a frame BD in which each element of the switch driving device 100 is die-bonded.
  • upper transistors PT1, PT3, PT5 and lower transistors PT2, PT4, PT6 are arranged side by side in the center of the frame BD.
  • the upper transistors PT1, PT3, PT5 and the lower transistors PT2, PT4, PT6 are elements to which a high voltage is applied (high withstand voltage elements), and are arranged with a gap that does not have an electrical influence on each other.
  • the upper driver circuit 10 that drives the upper transistors PT1, PT3, and PT5 and the lower driver circuit 20 that drives the lower transistors PT2, PT4, and PT6 are configured by a one-chip IC.
  • the upper driver circuit 10 and the upper transistors PT1, PT3, and PT5 are arranged with a gap that does not electrically affect each other.
  • the lower driver circuit 20 and the upper transistors PT2, PT4, and PT6 are arranged with a gap that does not have an electrical influence on each other.
  • the upper driver circuit 10 is disposed at the center or substantially the center in the direction in which the upper transistors PT1, PT3, and PT5 are arranged.
  • the upper driver circuit 10 and the upper transistors PT1, PT3, and PT5 are connected by a low-resistance metal wire BW such as gold.
  • the mounting position of the upper driver circuit 10 on the frame BD is determined so that the length of the wire BW is within a certain range.
  • the transistors PT1 to PT6 and the terminals Pn18 to Pn23 are connected with the corresponding relationship shown in the figure, and the connection between the transistor and the terminal is also connected by the wire BW.
  • the arrangement positions of the transistors and terminals are also determined so that the length of the wire BW falls within a certain range.
  • Aluminum wires are used as the wires BW connecting the transistors PT1 to PT6 and the terminals Pn18 to Pn23.
  • the upper driver circuit 10 and the boot diodes DiU, DiV, and DiW are also connected by the wire BW.
  • the arrangement of the upper driver circuit 10 and the boot diodes DiU, DiV, and DiW is also determined so that the length of the wire BW is within a certain range.
  • the upper driver circuit 10 and the frame BD are connected by a wire BW, and the length of the wire BW is formed within a certain range.
  • the lower driver circuit 20 and the frame BD are connected by a wire BW so that the length of the wire BW is within a certain range.
  • the length of the wire BW can be kept within a certain range, and variations in the resistance and parasitic capacitance of the wire BW can be suppressed. Signal delay due to variations in resistance and parasitic capacitance can be suppressed. Thereby, the motor M can be operated with high accuracy. Moreover, if the length of the wire BW can be shortened, defects in the manufacturing process such as wire flow can be reduced.
  • FIG. 8 is a schematic diagram showing a schematic configuration of an integrated circuit constituting the upper driver circuit 10.
  • the upper driver circuit 10 includes an input signal control circuit 40 (in particular, an inverter 401 and a level shift circuit 402) to which energization control signals huin, hvin, and hwin are input, and an input block in which a current control unit 60 is disposed. BK1 is provided.
  • the upper driver circuit 10 includes a U-phase block BKU, a V-phase block BKV, and a W-phase block including an upper gate driver 30 that drives the gates of the U-phase, V-phase, and W-phase upper transistors PT1, PT3, and PT5. BKW is provided. Further, the upper driver circuit 10 includes current limiting unit regions RESU, RESV, and RESW in which current limiting units 50 for the U phase, the V phase, and the W phase are formed.
  • the input block BK1 is arranged at the left end of the semiconductor substrate (chip).
  • a W-phase block BKW is arranged to the right of the input block BK1
  • a V-phase block BKV is arranged to the right of the input block BK1
  • a U-phase block BKU is arranged to the rightmost end.
  • the current limiter regions RESW, RESV, and RESU are all disposed at the upper end of the semiconductor substrate (chip), and are disposed above the W-phase block BKW, the V-phase block BKV, and the U-phase block BKU, respectively. .
  • Terminals Pn2 to Pn4 are connected to power supply pads of U-phase block BKU, V-phase block BKV, and W-phase block BKW.
  • the input block BK1 is a so-called low voltage block in which elements controlled by the control voltage VCC (or an internal power supply VREG generated based on the control voltage VCC) are arranged.
  • the current control unit 60 is arranged in a region away from the W-phase block BKW, here, in the upper left part of the input block BK1.
  • the pulse generators 403 of the input signal control circuit 40 are respectively arranged. Further, a high withstand voltage level shift circuit 70 and an upper gate driver 30 are arranged.
  • the upper gate driver 30 is provided with a clamp circuit 301.
  • the high withstand voltage level shift circuit 70 and the upper gate driver 30 are regions to which the drive voltage VDC is applied and are high voltage regions. As shown in FIG. 8, the high withstand voltage level shift circuit 70 and the clamp circuit 301 are arranged adjacent to each other in the left-right direction, and are arranged with their center lines aligned in the up-down direction.
  • the wiring pattern of the signal line that transmits the set pulse signal and the arrangement of the elements connected thereto, and the wiring pattern of the signal line that transmits the reset pulse signal and the arrangement of the elements connected thereto are as follows. Are symmetrical. As a result, a signal from the high withstand voltage level shift circuit 70 to the clamp circuit 301 (more specifically, an RS flip-flop (not shown) is connected via an inverter (not shown) provided at the first stage of the upper gate driver 30). Variation in input set pulse signal and reset pulse signal can be suppressed.
  • a pulse generator 403 is provided in each of the U-phase block BKU, the V-phase block BKV, and the W-phase block BKW.
  • Each of the pulse generators 403 of the U-phase block BKU, the V-phase block BKV, and the W-phase block BKW is depicted as a level shift circuit 402 (in this figure, a single block) arranged in the input block BK1.
  • the input block BK1 includes a level shift circuit for each phase) to send a signal for controlling energization of the upper transistors PT1, PT3, PT5 of each phase.
  • the semiconductor substrate (chip) of the upper driver circuit 10 is a multilayer substrate including a plurality of (for example, two layers) wiring layers.
  • the first wiring layer formed on the element formation region of the semiconductor substrate (chip) includes pattern wirings PC11, PC12, and PC13 extending upward from the right end of the level shift circuit 402.
  • the pattern wirings PC11, PC12, and PC13 are arranged between the input block BK1 and the W-phase block BKW, and are arranged in parallel on the left and right. And the upper end part of pattern wiring PC11, PC12, and PC13 reaches
  • pattern wirings PC21, PC22 and PC23 extending in the left-right direction are arranged, and the pattern wiring PC11 is connected to the pattern wiring PC21 and the pattern wiring.
  • the wiring PC12 is connected to the pattern wiring PC22, the pattern wiring PC13, and the pattern wiring PC23 through interlayer vias (not shown).
  • the pattern wirings PC21, PC22, and PC23 are arranged in parallel vertically.
  • the pattern wiring PC21 is connected to the pulse generator 403 of the U-phase block BKU.
  • Pattern wiring PC22 is connected to pulse generator 403 of V-phase block BKV.
  • Pattern wiring PC23 is connected to pulse generator 403 of W-phase block BKW. This diagram is merely an example, and the layout of the pattern wiring can be arbitrarily changed.
  • the pattern wirings PC11, PC12, and PC13 are provided in the first wiring layer, and the pattern wirings PC21, PC22, and PC23 are provided in the second wiring layer, so that the U-phase block BKU is supplied from the level shift circuit 402.
  • the pattern wiring connected to each block of the V-phase block BKV and the W-phase block BKW is prevented from crossing with other signals. Further, these pattern wirings are laid so as to bypass the current control unit 60. Thereby, the signal sent from the level shift circuit 402 to the pulse generator 403 is not easily influenced by other signals.
  • the bootstrap circuit BTC is reliably operated to secure the voltage necessary for the operation of the upper transistors PT1, PT3, and PT5, and the overcharge of the boot capacitor BC1 is suppressed.
  • the drive signal for driving the upper transistors PT1, PT3, PT5 is prevented from exceeding the allowable gate voltage.
  • the upper transistors PT1, PT3, PT5 can be reliably operated, and deterioration, breakage, etc. of the upper transistors PT1, PT3, PT5 due to the input of a drive signal that is higher than the allowable gate voltage can be suppressed. it can.
  • FIG. 9 is a circuit diagram of another example of the upper driver circuit provided in the switch driving device according to the present invention.
  • the input signal control circuit 40A, the current limiting unit 50A, and the current control unit 60A of the upper driver circuit 10A are different from the switch drive device 100.
  • the high withstand voltage level shift circuit 70 has the same configuration as that of the first embodiment, and detailed illustration thereof is omitted.
  • the current limiting unit 50 ⁇ / b> A includes a current limiting transistor 51.
  • the current limiting transistor 51 is a P-type MOSFET, and the source of the current limiting transistor 51 is connected to the first power supply PW1.
  • the drain of the current limiting transistor 51 is connected to the anode of the boot diode DiU.
  • the current limit signal CLMT from the current control unit 60A is input to the gate of the current limit transistor 51.
  • the current limit transistor 51 When the current limit signal CLMT is the L signal, the current limit transistor 51 is turned on, and a current is supplied to the boot capacitor BC1. When the current limit signal CLMT is an H signal, the current limit transistor 51 is turned off, and the supply of current to the boot capacitor BC1 is limited.
  • the current control unit 60A includes a voltage detection circuit 61 and a level shift circuit 62.
  • the voltage detection circuit 61 detects the voltage (VB-VS) at the second point P2 with respect to the first point P1.
  • the voltage (VB ⁇ VS) is the charging voltage VBS of the boot capacitor BC1.
  • the voltage detection circuit 61 includes a resistor 611 and a resistor 612 which are two voltage dividing resistors connected in series between the second point P2 and the first point P1.
  • a connection point between the resistor 611 and the resistor 612 is connected to an inverting input terminal of the comparator 613.
  • a voltage higher than the voltage VS at the first point P1 by a certain voltage is input to the non-inverting input terminal. This constant voltage is the threshold voltage. That is, until the voltage (VB ⁇ VS) exceeds the threshold voltage, the comparator 613 outputs an H signal. When the voltage (VB ⁇ VS) exceeds the threshold voltage, the comparator 613 outputs an L signal.
  • the output of the comparator 613 is input to the level shift circuit 62.
  • the level shift circuit 62 receives a signal from the voltage detection circuit 61 and a signal from the input signal control circuit 40A, and outputs a current limit signal to the current limiter 50A.
  • the level shift circuit 62 includes a first transistor 621, a second transistor 622, a current detection resistor 623, and a comparator 624.
  • the first transistor 621 is a P-type MOSFET
  • the second transistor 622 is an N-type MOSFET.
  • the source of the first transistor 621 is connected to the second point P2 or the same potential as the second point P2.
  • the drain of the first transistor 621 is connected to the drain of the second transistor 622.
  • the output signal of the comparator 613 of the voltage detection circuit 61 is input to the gate of the first transistor 621.
  • the source of the second transistor 622 is grounded via the resistor 623.
  • a signal from the input signal control circuit 40A is input to the gate of the second transistor 622.
  • a surge countermeasure diode 6221 is connected between the gate and source of the second transistor 622.
  • the voltage at the connection point between the source of the second transistor 622 and the resistor 623 is input to the non-inverting input terminal of the comparator 624.
  • a surge countermeasure diode 6241 is connected between the non-inverting input terminal of the comparator 624 and the ground terminal with the polarity shown in the figure.
  • a predetermined threshold voltage is applied to the inverting input terminal of the comparator 624. Then, the output of the comparator 624 is input to the gate of the current limiting transistor 51 of the current limiting unit 50A as the current limiting signal CLMT.
  • the voltage VB at the second point P2 may be a high voltage exceeding 300V. Therefore, a Zener diode 6211 is connected in parallel to the first transistor 621 and clamped. As a result, the voltage between the source and the drain of the first transistor 621 is clamped to be equal to or lower than a certain voltage.
  • the clamp portion is described as one zener diode 6211, but a configuration in which a plurality of zener diodes 6211 are connected in series may be used.
  • the second transistor 622 is a high voltage transistor.
  • the first transistor 621 is turned off when an H signal is input to the gate, and is turned on when an L signal is input to the gate. That is, in the first transistor 621, when the charging voltage of the boot capacitor BC1 reaches the threshold value, the L signal from the comparator 613 is input to the gate of the first transistor 621. As a result, the first transistor 621 is turned on, and a current flows through the first transistor 621. However, no current flows if the second transistor 622 is OFF.
  • the second transistor 622 is turned on when an H signal is input to the gate, and is turned off when an L signal is input to the gate.
  • the input signal control circuit 40A outputs an L signal to the second transistor 622 when the energization control signal huin is an H signal from the motor control unit MCU. Further, when the energization control signal huin is an L signal, an H signal is output to the second transistor 622.
  • the energization control signal huin is an L signal
  • the upper transistor PT1 is turned off. Therefore, the second transistor 622 is turned on when the upper transistor PT1 is turned off.
  • the level shift circuit 62 when the upper transistor PT1 is OFF and the charging voltage of the boot capacitor BC1 exceeds the threshold voltage, a current flows through the current detection resistor 623.
  • a current flows through the current detection resistor 623, a voltage is applied to the non-inverting input terminal of the comparator 624.
  • the comparator 624 outputs an H signal as the current limiting signal CLMT.
  • the current limiting transistor 51 is turned off, and the current for charging the boot capacitor BC1 is limited.
  • the voltage detection circuit 61 detects the charging voltage of the boot capacitor BC1. Further, the input signal control circuit 40A detects ON or OFF of the upper transistor PT1 from the energization control signal huin. Then, when the upper transistor PT1 is OFF and the charging voltage of the boot capacitor BC1 exceeds the threshold voltage, the current for charging the boot capacitor BC1 is limited, and the charging of the boot capacitor BC1 is limited. Note that the boot capacitor BC1 is charged when the upper transistor PT1 is OFF. Therefore, the current control unit 60A limits the current for charging the boot capacitor BC1 when the boot capacitor BC1 is charged, and the charge voltage of the boot capacitor BC1 exceeds a certain value.
  • the switch driving device 100A that can operate the bootstrap circuit BTC accurately while suppressing the overcharged state of the boot capacitor BC1.
  • an appropriate voltage can be applied to the load (motor) at an accurate timing, and the operation of the load (motor) can be executed with high accuracy.
  • FIG. 10 is a diagram illustrating a state in which the overcharge state of the boot capacitor BC1 is suppressed.
  • the solid line indicates the behavior of the present embodiment, and the broken line indicates the previous behavior.
  • the comparator 613 of the voltage detection circuit 61 uses two values of an overcharge detection threshold VthH and an overcharge detection release threshold VthL (where VthH> VthL) as threshold voltages for comparison with the charging voltage VBS of the boot capacitor BC1. It is desirable to use a hysteresis comparator.
  • the overcharge detection threshold VthH is slightly lower than the gate absolute maximum rating VGr of the upper transistors PT1, PT3, PT5 (for example, 22V for a SiC-based MOSFET) (for example, 19.5V ( It may be set to a minimum of 18V and a maximum of 21V)) due to variations.
  • the overcharge detection cancellation threshold value VthL may be set to a voltage value (for example, 19V (minimum 17.5V due to variations, maximum 20.5V)) that is lower than the overcharge detection threshold VthH. By performing such setting, it is possible to drive the upper transistor below the gate absolute maximum rating.
  • FIG. 11 is a circuit diagram of a modification of the upper driver circuit according to the present invention.
  • An upper driver circuit 10B shown in FIG. 11 is a circuit obtained by improving the upper driver circuit 10A shown in FIG. Therefore, like the upper driver circuit 10A, the upper driver circuit 10B detects OFF of the upper transistor PT1 based on the energization control signal huin, and when the charging voltage of the boot capacitor BC1 reaches the threshold voltage, the boot capacitor BC1 Limit the current to charge.
  • the output of the inverter 52 is input to the gate of the current limiting transistor 51.
  • the voltage detection circuit 61B of the current control unit 60B includes the resistors 611 and 612 of the voltage detection circuit 61 as they are.
  • the delay circuit delays the output signal of the inverter 618 and adjusts the timing of current limitation.
  • the output of the delay circuit is input to the gate of the transistor 616 through the buffer 619.
  • the buffer 619 can have a configuration in which, for example, two stages of inverters are connected in series.
  • the inverter 618 may be a buffer and the buffer 619 may be an inverter.
  • the number of inverter stages subsequent to the comparator 613 is arbitrary as long as a gate signal of an appropriate logic level can be given to the gate of the newly introduced transistor 616.
  • the transistor 616 is an N-type MOSFET.
  • the drain of the transistor 616 is connected to the second point P2 or a point having the same potential as the second point P2 through the resistor 617.
  • the source of the transistor 616 is connected to the first point P1 or a point having the same potential as the first point P1. Accordingly, when the L signal is output from the comparator 613, the transistor 616 is turned on, and a current flows through the resistor 617. As a result, a voltage is generated between the gate and source of the first transistor 621 of the level shift circuit 62B, and the first transistor 621 is turned on. That is, the voltage detection circuit 61B turns on the first transistor 621 of the level shift circuit 62B after the charging voltage of the boot capacitor BC1 reaches the threshold voltage.
  • the input signal control circuit 40B includes a level shift unit 41 and an inverter 42.
  • the energization control signal huin input to the input signal control circuit 40B is, for example, a signal of 0V-5V.
  • the switch driving device 100B for example, 18V is adopted as the control voltage VCC. Therefore, the level shift unit 41 boosts the energization control signal huin according to the control voltage VCC of the switch driving device 100B.
  • the inverter 42 inverts the boosted signal.
  • An inverted signal that is, a signal obtained by inverting the energization control signal huin is input to the gate of the second transistor 622.
  • the input signal control circuit 40B has the same configuration as the input signal control circuit 40 (see FIG. 5 above), and a series of signals of Schmitt buffer ⁇ level shifter ⁇ pulse generator.
  • the output of the level shifter is connected to the inverter 42.
  • one end of the current detection resistor 623 of the level shift circuit 62B is connected to the ground terminal.
  • An inverter 625 that inverts and outputs an input signal is attached to a connection point between the source of the second transistor 622 and the resistor 623 instead of the comparator 624.
  • a diode 6231 is attached in parallel with the resistor 623 and having a forward direction from the ground terminal toward the inverter 625.
  • the output of the inverter 625 is input to the level shift unit 626 and the output of the level shift unit 626 is input to the delay unit 627. Then, the output of the delay unit 627 is input to the current limiting unit 50B.
  • the upper transistor PT1 is turned off.
  • the voltage level is shifted by the level shift unit 41.
  • the L level is maintained.
  • the signal level is inverted by the inverter 42, and an H level signal is input to the gate of the second transistor 622.
  • the second transistor 622 is turned on.
  • the first transistor 621 is ON, a current flows through the resistor 623, an H level signal is input to the inverter 625, and an L level signal is output.
  • the input signal control circuit 40B has the same configuration as that of the input signal control circuit 40 (see FIG. 5 above), and has a series of signal paths of Schmitt buffer ⁇ level shifter ⁇ pulse generator. The output of the level shifter is connected to the inverter 42.
  • the L level output signal from the delay unit 627 is input to the inverter 52 of the current limiting unit 50B.
  • the L level input signal is inverted by the inverter 52, and the H level output signal is input to the gate of the current limiting transistor 51.
  • the current limiting transistor 51 is turned off, and the supply of the charging current to the boot capacitor BC1 is stopped.
  • the switch drive device 100B by using a plurality of inverters, the influence of delay due to parasitic capacitances such as wiring, resistance, and transistors can be removed. Thereby, it is possible to control the load (motor) in more detail.
  • FIG. 12 is a timing chart for explaining the overcharge occurrence timing, in which the charging voltage VBS (solid line) of the boot capacitor BC1 and the motor current IM (broken line) are depicted, and as an enlarged view thereof, an energization control signal huin
  • the gate-source voltage Vgs of the upper transistor PT1, the voltage VS at the first point, and the charging voltage VBS are depicted.
  • a modification is introduced as a third embodiment.
  • FIG. 13 is a circuit diagram showing another example of the upper driver circuit used in the switch driving device according to the present invention.
  • the upper driver circuit 10C shown in FIG. 13 is different from the upper driver circuit 10B shown in FIG. 11 in that it includes a current control unit 60C including a reference voltage detection circuit 63 that detects the voltage VS at the first point P1. Further, the input signal control circuit 40 does not output a signal input to the gate of the second transistor 622 of the level shift circuit 62C. That is, the input signal control circuit 40 includes only a circuit that outputs a signal for driving the upper gate driver 30.
  • the other points of the upper driver circuit 10C are the same as those of the upper driver circuit 10B shown in FIG. 11, and substantially the same parts are denoted by the same reference numerals and detailed description of the same parts is omitted. .
  • the overcharge of the boot capacitor BC1 will be described.
  • the reference voltage detection circuit 63 detects the voltage VS at the first point P1. As shown in FIG. 13, a first resistor 631 and a first resistor 631 are connected to the first power source PW1 or the first power source PW1 on the circuit connecting the same potential point and the first point P1 or the first potential point. Two resistors 632 and a diode 633 are connected in series in this order from the first power supply PW1 side. The cathode of the diode 633 is connected to the first point P1 or a point having the same potential as the first point.
  • the reference voltage detection circuit 63 includes a transistor 634.
  • the transistor 634 is a P-type MOSFET, and its source is connected to a point having the same potential as that of the first power supply PW1.
  • the drain of the transistor 634 is connected to the ground terminal via a resistor 635 serving as a load.
  • the gate of the transistor 634 is connected to the connection point of the first resistor 631 and the second resistor 632.
  • a connection point between the drain of the transistor 634 and the resistor 635 is connected to an input of the inverter 636.
  • the output of the inverter 636 is connected to the input of the inverter 637, and the output of the inverter 637 is connected to the gate of the second transistor 622 of the level shift circuit 62C.
  • the inverter 636 and the inverter 637 each output an output signal having a voltage level that is inverted with respect to the voltage level of the input signal.
  • the transistor 634 is turned off.
  • an L level signal is input to the inverter 636 and an H level signal is output.
  • An H level signal is input to the inverter 637, and an L level signal is input to the gate of the second transistor 622. Therefore, the second transistor 622 is turned off.
  • a current that flows to the first point P1 side is generated in the diode 633.
  • This current flows through the first resistor 631 and the second resistor 632 from the first power supply PW1 side.
  • a current flows through the first resistor 631 a voltage is applied between the gate and the source of the transistor 634 by the voltage across the first resistor 631, and the transistor 634 is turned on.
  • the current that flows through the transistor 634 flows through the resistor 635.
  • an H level signal is input to the inverter 636 and an L level signal is output.
  • An L level signal is input to the inverter 637, and an H level signal is input to the gate of the second transistor 622. Therefore, the second transistor 622 is turned on. That is, the overcharge state can be detected.
  • the gate-source voltage for turning on the transistor 634 is determined by the resistance value of the first resistor 631 and the current value flowing through the first resistor 631.
  • the current flowing through the first resistor 631 is determined by the combined resistance of the first resistor 631 and the second resistor 632 and the difference (VCC ⁇ VS) between the voltage VCC of the first power supply PW1 and the voltage VS at the first point P1.
  • the diode 633 also has an internal resistance, but is neglected because it is much smaller than the first resistance 631 and the second resistance 632. Therefore, by adjusting the resistance values of the first resistor 631 and the second resistor 632, the transistor 634 is turned on when the voltage VS at the first point P1 becomes a voltage at which overcharge can occur. Can do.
  • diodes 638 and 639 are provided between the gate and the drain of the transistor 634 and between the gate and the source as a countermeasure against a surge.
  • the current control unit 60C of the switch driving device 100C detects the voltage VS at the first point P1 by the reference voltage detection circuit 63. Then, the current control unit 60C sets the voltage VS to a predetermined voltage lower than the ground voltage (voltage VS when the boot capacitor BC1 is overcharged), and the charge voltage VBS of the boot capacitor BC1 becomes the threshold voltage. When it reaches, the boot capacitor BC1 is determined to be in an overcharged state, and the charging current to the boot capacitor BC1 is limited. As a result, the boot capacitor BC1 can be reliably charged until the required voltage is reached, and the overcharge state can be more reliably suppressed.
  • the current control unit 60B (60C) confirms the input signal huin or the voltage VS at the first point P1 and the charging voltage VBS of the boot capacitor BC1 to determine the boot capacitor. It was confirmed whether BC1 was in an overcharged state. As described above, the boot capacitor BC1 can be overcharged when the upper transistor PT1 and the lower transistor PT2 are in mode 2. Therefore, the current control unit 60 detects the gate signal HU of the upper transistor PT1 and the gate signal LU of the lower transistor PT2, and is in mode 2, that is, the upper transistor PT1 is OFF and the lower transistor PT2 is The current limiting unit 50 may be controlled by detecting when it is OFF.
  • FIG. 14 is a plan view showing a pad arrangement example of the upper driver circuit.
  • the upper side driver circuit 10 of 1st Embodiment (FIG. 5)
  • tip, the pad, and the wire are shown as the continuous line.
  • the chips, pads, and wires are indicated by broken lines.
  • a plurality of pads (BVCC1 to BVCC3, AVB1 to AVB3, DVB1 to DVB3, HIN1 to HIN3, AVCC, DVCC, ACOM, DCOM, VS1 are provided on the surfaces of the upper driver circuits 10 and 10A to 10C. To VS3 and HO1 to HO3) are formed. Hereinafter, each pad will be described with reference to FIGS. 2 and 7 as appropriate.
  • the pads BVCC1 to BVCC3 are connected to the anodes of the diodes DiU, DiV, and DiW, respectively.
  • Each of the pads AVB1 to AVB3 is connected to each analog system boot power supply line in the chip.
  • the pads DVB1 to DVB3 are respectively connected to the digital system boot power supply lines in the chip.
  • the pad DVCC is also connected to the terminal Pn8.
  • the pad AVCC is connected to an analog control voltage line inside the chip.
  • the pad DVCC is connected to a digital control voltage line inside the chip.
  • the pad ACOM is connected to an analog common power supply line inside the chip.
  • the pad DCOM is connected to a digital common power supply line inside the chip.
  • the pads VS1 and HO1 are connected to the source and gate of the upper transistor PT1, respectively.
  • the pads VS2 and HO2 are connected to the source and gate of the upper transistor PT3, respectively.
  • the pads VS3 and HO3 are connected to the source and gate of the upper transistor PT5, respectively.
  • the upper driver circuit 10 of the first embodiment and the upper driver circuits 10A to 10C of the second embodiment and the third embodiment have different chip sizes due to differences in the circuit elements integrated with each other. Has also changed. More specifically, the upper driver circuits 10A to 10C indicated by broken lines are extended to the length in the left-right direction on the paper surface than the upper driver circuit 10 indicated by solid lines.
  • the chip size is changed as described above, it is desirable to appropriately adjust the arrangement of the pads so that the lengths of the wires connected to the pads are within a certain range. For example, by optimizing the pad arrangement as shown in this figure, an existing package that has been used can be used, so that the reliability of the switch driving device can be improved.
  • the switch drive device can be used as, for example, a motor driver that supplies drive power to a motor having a coil.

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Abstract

例えば、スイッチ駆動装置１００は、Ｎ型半導体スイッチ素子ＰＴ１を駆動するドライバ３０と、ブートストラップ回路ＢＴＣに含まれるブートキャパシタＢＣ１に供給する電流を制限可能な電流制限部５０と、電流制限部５０の動作を制御する電流制御部６０とを備え、電流制御部６０は、ブートキャパシタＢＣ１の充電電圧が閾値を超えるとき、電流制限部５０を駆動して、ブートキャパシタＢＣ１に供給される電流を制限する。

Description

スイッチ駆動装置
　本発明は、スイッチ駆動装置に関するものである。
　スイッチングレギュレータやモータドライバとして用いられるスイッチ駆動装置において、２個のスイッチ素子を直列に接続し、接続点を負荷に接続するハーフブリッジ出力段が用いられる場合がある（例えば特許文献１参照）。ハーフブリッジ出力段には、駆動電源に接続される側のＮ型半導体スイッチ素子（上側スイッチ素子）のオン時における駆動電圧を確保するために、ブートストラップ回路が組み合わせられる場合が多い（例えば特許文献２参照）。このようなスイッチ駆動装置では、ブートストラップ回路に含まれるブートキャパシタの充電電圧により、駆動電源に接続される上側スイッチ素子のゲート・ソース間電圧（ゲート電圧）を確保している。
特開２０１５－６４７４５号公報 特開２０１６－８２２８１号公報
　しかしながら、スイッチ駆動装置の構成によっては、ブートキャパシタの充電電圧が、上側素子の許容されるゲート電圧（許容ゲート電圧）よりも高くなる、いわゆる、過充電になる場合がある。ブートキャパシタが過充電になると、スイッチング素子のゲートに入力される信号が、許容ゲート電圧よりも大きくなる場合があり、不具合の発生の原因になる可能性がある。
　本発明は、簡単な回路構成を有し、上側素子を確実かつ安定して駆動可能なスイッチ駆動装置を提供することを目的とする。
　上記目的を達成すべく、本発明は、Ｎ型半導体スイッチ素子を駆動するゲートドライバと、ゲートドライバに電圧を印加するブートストラップ回路に含まれるブートキャパシタに供給する電流を制限可能な電流制限部と、電流制限部の動作を制御する電流制御部とを備え、電流制御部は、ブートキャパシタの充電電圧が閾値を超えるとき、電流制限部を駆動してブートキャパシタに供給される電流を制限するスイッチ駆動装置を提供する。
　このような構成にすることで、電流制御部が、ブートキャパシタの充電状態に応じて、電流制限部を駆動してブートキャパシタに供給される電流を制限できる。このことから、Ｎ型半導体スイッチ素子のゲートに許容ゲート電圧以上の電圧レベルの駆動信号が入力されるのを抑制できる。これにより、Ｎ型半導体スイッチ素子の劣化等を抑制できる。
　上記構成において、前記電流制限部は、前記電流制御部からの信号に基づいてＯＮ又はＯＦＦとなるスイッチ素子を含んでもよい。このようにすることで、ブートキャパシタに供給される電流を受動的に制限することが可能である。
　上記構成において、前記電流制御部は、前記ブートキャパシタが充電中か否かを確認するとともに前記ブートキャパシタの充電電圧を検出し、前記電流制御部は、前記ブートキャパシタが充電中において、前記ブートキャパシタの充電電圧が閾値を超えたときに、前記電流制限部を駆動してもよい。このようにすることで、ブートキャパシタが過充電状態のときを正確に検出できる。そのため、Ｎ型半導体スイッチ素子を安定して動作させることが可能である。
　上記構成において、前記電流制御部は、前記ブートキャパシタの両端間電圧ないしはその分圧電圧に基づいて前記ブートキャパシタの充電電圧を検出してもよい。このようにすることで、ブートキャパシタの充電状態をより正確に検出できる。
　上記構成において、前記Ｎ型半導体スイッチ素子は、ハーフブリッジ出力段を形成するために電力源と負荷との間に配置される上側スイッチ素子であり、前記電流制御部は、前記上側スイッチ素子がＯＦＦのとき前記ブートキャパシタが充電中であると判断してもよい。このようにすることで、ブートキャパシタが過充電になる状態を簡単に検出できる。
　上記構成において、前記電流制御部は、外部から入力される前記上側スイッチ素子を駆動する駆動信号を取得し、前記上側スイッチ素子のＯＮ又はＯＦＦを判断してもよい。このようにすることで、簡単な回路構成で、ブートキャパシタの過充電状態を検出できる。
　上記構成において、前記Ｎ型半導体スイッチ素子は、ハーフブリッジ出力段を形成するために電力源と負荷との間に配置される上側スイッチ素子であり、前記電流制御部は、前記上側スイッチ素子と前記負荷との接続点の電圧を検出し、前記電圧が閾値以下のときに前記ブートキャパシタが充電中であると判断する。このようにすることで、ブートキャパシタの過充電状態をより正確に検出できる。
　上記構成において、前記電流制限部は、抵抗値を変更可能な素子であり、前記ブートストラップ回路に含まれるブートダイオードのアノード側に接続され、前記電流制限部は、ブートストラップ回路が接続される制御電源の電圧を検出するとともに、前記制御電圧が高いときには前記電流制限部の抵抗値を高くし、前記制御電圧が低いときには前記電流制限部の抵抗値を低くするようにしてもよい。
　上記構成において、前記Ｎ型半導体スイッチ素子は、炭化ケイ素（ＳｉＣ）を原料とする半導体を用いたものを挙げることができる。
　本発明によれば、簡単な回路構成を有し、Ｎ型半導体スイッチ素子を確実かつ安定して駆動可能なスイッチ駆動装置を提供することが可能となる。
モータ駆動装置を示す概略図である。 本発明にかかるスイッチ駆動装置を備えた電力供給部のブロック図である。 ドライバ回路の概略構成を示すブロック図である。 スイッチ駆動装置の出力動作を示すタイミングチャートである。 本発明にかかるスイッチ駆動装置に用いられる上側ドライバ回路の一例の回路図である。 パッケージ下側から見た斜視図である。 スイッチ駆動装置の各素子がダイボンディングされたフレームの平面図である。 上側ドライバ回路を構成する集積回路の概略構成を示す概略図である。 本発明にかかるスイッチ駆動装置に備えられる上側ドライバ回路の他の例の回路図である。 ブートキャパシタＢＣ１の過充電状態が抑制される様子を示す図である。 本発明にかかる上側ドライバ回路の変形例の回路図である。 過充電発生タイミングを説明するためのタイミングチャートである。 本発明にかかるスイッチ駆動装置に用いられる上側ドライバ回路の他の例を示す回路図である。 上側ドライバ回路のパッド配置例を示す平面図である。
　以下に本発明の実施形態を図面を参照して説明する。
＜第１実施形態＞
　図１はモータ駆動装置を示す概略図である。図１に示す通り、モータＭは、３相交流モータである。モータＭは、Ｕ相コイルＭＵ、Ｖ相コイルＭＶ及びＷ相コイルＭＷを備える（後出の図２を参照）。なお、モータＭにおいて、各コイルＭＵ、ＭＶ、ＭＷは、スター結線で結線されている。しかしながら、これに限定されず、デルタ結線であってもよい。モータＭを駆動するモータ駆動装置ＭＭＣは、モータコントロールユニットＭＣＵと、電力供給部ＰＳとを備える。
　モータコントロールユニットＭＣＵは、論理回路（不図示）を含む。モータコントロールユニットＭＣＵは、モータＭからのロータの位置情報に基づいて、モータＭの各相（Ｕ相、Ｖ相、Ｗ相）のコイルに適切なタイミングで通電制御を行うための各相の通電制御信号を生成する。また、モータコントロールユニットＭＣＵは、モータＭの回転方向の切り替え時及び回転速度の変更時等のときに、励磁相切替タイミングを変更する。
　電力供給部ＰＳは、モータコントロールユニットＭＣＵから受け取った、各相の通電制御信号に基づくタイミングでモータＭ各相のコイルに駆動用の電力（電流）を供給する。
　次に、電力供給部ＰＳについて図面を参照して説明する。図２は、本発明にかかるスイッチ駆動装置を備えた電力供給部のブロック図である。図１、図２に示すように、電力供給部ＰＳは、スイッチ駆動装置１００と、ブートストラップ回路ＢＴＣとを備える。スイッチ駆動装置１００は、ドライバ回路ＤＲＶと、パワースイッチ回路ＰＳＷとを含む。
　図２に示すように、スイッチ駆動装置１００では、ドライバ回路ＤＲＶ、パワースイッチ回路ＰＳＷ、及びブートストラップ回路ＢＴＣを構成するダイオードＤｉＵ、ＤｉＶ、ＤｉＷが、一つのパッケージＰｋｇ内に含まれている。なお、ブートダイオードＤｉＵ、ＤｉＶ、ＤｉＷは、パッケージＰｋｇ内に含まれているが、これに限定されず、パッケージＰｋｇの外部に設けられてもよい。
　図２に示すように、電力供給部ＰＳは、第１電源ＰＷ１と第２電源ＰＷ２とに接続される。第１電源ＰＷ１は、ドライバ回路ＤＲＶの制御電圧ＶＣＣ（例えば１０Ｖ～２５Ｖ）を供給する。第２電源ＰＷ２は、モータＭを駆動するための駆動電圧ＶＤＣ（例えば３００Ｖ程度（６００Ｖ品））を供給する。
　パワースイッチ回路ＰＳＷは、６個のトランジスタＰＴ１～ＰＴ６を備える。６個のトランジスタＰＴ１～ＰＴ６として、例えば、パワーＭＯＳＦＥＴが採用される。パワーＭＯＳＦＥＴが作りこまれる半導体基板は、例えば、シリコンカーバイド（ＳｉＣ）を用いることができる。すなわち、トランジスタＰＴ１～ＰＴ６は、ＳｉＣ－ＭＯＳＦＥＴである。なお、トランジスタＰＴ１～ＰＴ６は、いずれも、Ｎ型ＭＯＳＦＥＴである。
　パワースイッチ回路ＰＳＷでは、トランジスタＰＴ１のソースとトランジスタＰＴ２のドレインとが接続されている。そして、トランジスタＰＴ１のドレインは第２電源ＰＷ２と接続される。また、トランジスタＰＴ２のソースは、接地点に接続されている。なお、実際には、トランジスタＰＴ２は、電流検出用の抵抗を介して接地点に接続されていてもよい。そして、トランジスタＰＴ１のソースとトランジスタＰＴ２のドレインとの接続点には、モータＭのＵ相コイルＭＵが接続されている。
　また、トランジスタＰＴ３及びトランジスタＰＴ４もトランジスタＰＴ１及びトランジスタＰＴ２と同様に結線されている。そして、トランジスタＰＴ３のソースとトランジスタＰＴ４のドレインとの接続点には、モータＭのＶ相コイルＭＶが接続されている。さらに、トランジスタＰＴ５及びトランジスタＰＴ６もトランジスタＰＴ１及びトランジスタＰＴ２と同様に結線されている。そして、トランジスタＰＴ５のソースとトランジスタＰＴ６のドレインとの接続点には、モータＭのＷ相コイルＭＷが接続されている。
　なお、本明細書では、パワースイッチ回路ＰＳＷの第２電源ＰＷ２側のトランジスタＰＴ１、ＰＴ３、ＰＴ５を上側トランジスタと称し、接地点側のトランジスタＰＴ２、ＰＴ４、ＰＴ６を下側トランジスタと称する。
　そして、ドライバ回路ＤＲＶは、上側ドライバ回路１０と、下側ドライバ回路２０とを備える。上側ドライバ回路１０は、上側トランジスタＰＴ１、ＰＴ３、ＰＴ５の各ゲートと接続し、各ゲートに対してそれぞれ、駆動信号ＨＵ、ＨＶ、ＨＷを出力する。上側トランジスタＰＴ１、ＰＴ３、ＰＴ５は、駆動信号ＨＵ、ＨＶ、ＨＷの電圧レベルがＨレベルのときに、ＯＮになる。また、下側ドライバ回路２０は、下側トランジスタＰＴ２、ＰＴ４、ＰＴ６の各ゲートと接続し、各ゲートにそれぞれ、駆動信号ＬＵ、ＬＶ、ＬＷを入力する。下側トランジスタＰＴ２、ＰＴ４、ＰＴ６は、駆動信号ＬＵ、ＬＶ、ＬＷの電圧レベルがＨレベルのときに、ＯＮになる。なお、電圧レベルがＨレベルであるとは、予め決められた電圧よりも高い電圧状態であることを示す。逆にＬレベルは、予め決められた電圧よりも低い電圧状態であることを示す。
　例えば、トランジスタＰＴ１及びトランジスタＰＴ４をＯＮ、他のトランジスタをＯＦＦにすることで、第２電源ＰＷ２の駆動電圧ＶＤＣは、Ｕ相コイルＭＵ、Ｖ相コイルＭＶに印加される。すなわち、Ｕ相コイルＭＵからＶ相コイルＭＶに向かう電流が流れる。このように、ドライバ回路ＤＲＶからの駆動信号で、トランジスタＰＴ１～ＰＴ６のＯＮとＯＦＦのタイミングを切り替えることで、各相のコイルＭＵ、ＭＶ、ＭＷに電流を印加させて、コイルを励磁し、モータＭを回転駆動する。
　図２に示すように、上側ドライバ回路１０及び下側ドライバ回路２０は、第１電源ＰＷ１からの制御電圧ＶＣＣの供給を受けて動作する。また、上側ドライバ回路１０及び下側ドライバ回路２０は、モータコントロールユニットＭＣＵと接続されており、モータコントロールユニットＭＣＵから、トランジスタＰＴ１～ＰＴ６の通電制御を行う通電制御信号ｈｕｉｎ、ｈｖｉｎ、ｈｗｉｎ、ｌｕｉｎ、ｌｖｉｎ、ｌｗｉｎが入力される。なお、通電制御信号ｈｕｉｎ、ｈｖｉｎ、ｈｗｉｎは、上側ドライバ回路１０に入力し、通電制御信号ｌｕｉｎ、ｌｖｉｎ、ｌｗｉｎは下側ドライバ回路２０に入力する。
　ドライバ回路ＤＲＶは、トランジスタＰＴ１のゲートに駆動信号ＨＵ、トランジスタＰＴ２のゲートに駆動信号ＬＵを入力する。同様に、トランジスタＰＴ３のゲートに駆動信号ＨＶ、トランジスタＰＴ４のゲートに駆動信号ＬＶを入力する。更に、トランジスタＰＴ５のゲートに駆動信号ＨＷ、トランジスタＰＴ６のゲートに駆動信号ＬＷを入力する。
　ブートストラップ回路ＢＴＣは、上側ドライバ回路１０に対して、上側トランジスタＰＴ１、ＰＴ３、ＰＴ５の駆動に必要な電圧を供給する回路である。ブートストラップ回路ＢＴＣは、上側トランジスタＰＴ１、ＰＴ３、ＰＴ５のそれぞれに対して設けられる。例えば、第１電源ＰＷ１と上側トランジスタＰＴ１のソースとの間をつなぐ回路であり、第１電源ＰＷ１側から、ブートダイオードＤｉＵとブートキャパシタＢＣ１とが直列に接続されている。そして、上側ドライバ回路１０はブートダイオードＤｉＵとブートキャパシタＢＣ１の接続点の電圧を上側トランジスタＰＴ１の駆動に必要な電圧として、取得している。なお、ブートストラップ回路ＢＴＣには、第１電源ＰＷ１とブートダイオードＤｉＵとの間に、所定の電流値の電流を発生させるための抵抗が配置されてもよいが、ここでは、省略している。
　なお、ブートストラップ回路ＢＴＣは、上側トランジスタＰＴ３に対応するブートダイオードＤｉＶとブートキャパシタＢＣ２を備え、上側ドライバ回路１０は、駆動に必要な電圧を取得する。さらに、ブートストラップ回路ＢＴＣは、上側トランジスタＰＴ５に対応するブートダイオードＤｉＷとブートキャパシタＢＣ３を備え、上側ドライバ回路１０は、駆動に必要な電圧を取得する。
　次に、ドライバ回路のさらに詳細について説明する。なお、スイッチ駆動装置１００のドライバ回路ＤＲＶには、トランジスタＰＴ１及びトランジスタＰＴ２を駆動する回路、トランジスタＰＴ３及びトランジスタＰＴ４を駆動する回路、トランジスタＰＴ５及びトランジスタＰＴ６を駆動する回路をそれぞれ備える。これらのトランジスタを駆動する回路は、それぞれ同じ構成を有する。そのため、以下の説明では、トランジスタＰＴ１及びトランジスタＰＴ２を駆動する回路部分をドライバ回路ＤＲＶとして説明する。また、トランジスタＰＴ１に対応するブートダイオードＤｉＵ及びブートキャパシタＢＣ１を含む回路を、ブートストラップ回路ＢＴＣとして説明する。また、トランジスタＰＴ１を上側トランジスタＰＴ１、トランジスタＰＴ２を下側トランジスタＰＴ２とする。そして、上側トランジスタＰＴ１のソースと下側トランジスタＰＴ２のドレインとの接続点を第１点Ｐ１とし、ブートストラップ回路ＢＴＣのブートダイオードＤｉＵのカソードとブートキャパシタＢＣ１との接続点を第２点Ｐ２とする。
　図３は、ドライバ回路の概略構成を示すブロック図である。図３に示すドライバ回路ＤＲＶは、上述している通り、上側ドライバ回路１０と、下側ドライバ回路２０とを含む。本発明にかかるスイッチ駆動装置１００において、下側ドライバ回路２０は、従来のスイッチ駆動装置に用いられているドライバ回路と同じ構成である。そのため、下側ドライバ回路２０の構成及び動作についての詳細な説明は省略する。
　図３に示すように、上側ドライバ回路１０には、上側ゲートドライバ３０と、入力信号制御回路４０と、電流制限部５０と、電流制御部６０と、高耐圧レベルシフト回路７０とを備える。
　入力信号制御回路４０は、モータコントロールユニットＭＣＵからの通電制御信号（ここでは、ｈｕｉｎ）を、高耐圧レベルシフト回路７０を介して、上側ゲートドライバ３０に入力させる。
　上側ゲートドライバ３０は、入力信号制御回路４０から入力される信号に基づいて、上側トランジスタＰＴ１を駆動する駆動信号ＨＵを生成し、上側トランジスタＰＴ１のゲートに対して出力する。
　上側ゲートドライバ３０は、上側トランジスタＰＴ１の駆動に必要な電圧を、ブートダイオードＤｉＵとブートキャパシタＢＣ１から成るブートストラップ回路ＢＴＣから取得する。ブートストラップ回路ＢＴＣは、第１電源ＰＷ１から供給される電流で、ブートキャパシタＢＣ１を充電する。そして、ブートキャパシタＢＣ１の両端を、例えば、ゲート閾値電圧と同じかそれよりも大きい電圧に充電する。このようにすることで、第１点Ｐ１の電圧ＶＳにかかわらず、第２点Ｐ２の電圧ＶＢを、第１点Ｐ１の電圧ＶＳよりもブートキャパシタＢＣ１の充電電圧分だけ高い電圧とすることができる。そして、上側ゲートドライバ３０が第２点Ｐ２の電圧ＶＢを取得することで、上側トランジスタＰＴ１の駆動に必要な電圧を取得できる。
　電流制限部５０は、第１電源ＰＷ１からブートキャパシタＢＣ１に繋がる回路上に設けられる。詳しく説明すると、第１電源ＰＷ１とブートダイオードＤｉＵのアノードとの間に設けられる。そして、電流制限部５０は、電流制御部６０からの信号（電流制限信号）に従って、第１電源ＰＷ１からブートキャパシタＢＣ１に供給される電流を制限する。つまり、電流制限部５０によって、ブートキャパシタＢＣ１の両端間電圧（充電電圧）を調整（制限）する。電流制限部５０の詳細な構成については、後述する。
　次に本発明にかかるスイッチ駆動装置１００の動作について図４を参照しながら説明する。図４は、スイッチ駆動装置１００のＵ相における出力動作（後述のモード２における挙動）を示すタイミングチャートであり、上から順に、通電制御信号ｈｕｉｎ及びｌｕｉｎと電圧ＶＳが示されている。なお、本図中において、Ｖｓｄは下側トランジスタＰＴ２のソース・ドレイン間電圧を示しており、Ｖｆは下側トランジスタＰＴ２に付随する寄生ダイオードの順方向降下電圧を示している。また、Ｖ相及びＷ相の出力動作もＵ相と同様であり、本図中の通電制御信号ｈｕｉｎ及びｌｕｉｎを、それぞれ、通電制御信号ｈｖｉｎ及びｌｖｉｎ、または、通電制御信号ｈｗｉｎ及びｌｗｉｎと読み替えれば足りる。なお、本図では、説明を簡単とするために遅延時間が無視されている。
　スイッチ駆動装置１００において、上側トランジスタＰＴ１と下側トランジスタＰＴ２は相補的に動作するように制御される。すなわち、時刻ｔ３～ｔ４や時刻ｔ７～ｔ８で示したように、上側トランジスタＰＴ１がＯＮ（ｈｕｉｎ＝Ｈ）のときには下側トランジスタＰＴ２がＯＦＦ（ｌｕｉｎ＝Ｌ）となり、時刻ｔ１～ｔ２、時刻ｔ５～ｔ６、及び、時刻ｔ９～ｔ１０で示したように、下側トランジスタＰＴ２がＯＮ（ｌｕｉｎ＝Ｈ）のときには上側トランジスタＰＴ１がＯＦＦ（ｈｕｉｎ＝Ｌ）となるように制御される。なお、上側トランジスタＰＴ１と下側トランジスタＰＴ２との間に貫通電流が流れると、両トランジスタの劣化や破損の原因となる。そのため、例えば、時刻ｔ２～ｔ３、時刻ｔ４～ｔ５、時刻ｔ６～ｔ７、及び、時刻ｔ８～ｔ９で示したように、上側トランジスタＰＴ１がＯＮから下側トランジスタＰＴ２がＯＮに切り替わるときには、上側トランジスタＰＴ１と下側トランジスタＰＴ２の両方がＯＦＦ（ｈｕｉｎ＝ｌｕｉｎ＝Ｌ）のデッドタイムが設定される。
　以上のように動作するスイッチ駆動装置１００において、上側トランジスタＰＴ１をＯＮにし、下側トランジスタＰＴ２をＯＦＦにすることで、第２電源ＰＷ２から負荷であるＵ相コイルＭＵに電圧が印加される、すなわち、電流が供給される。このとき、第１点Ｐ１の電圧ＶＳは、第２電源ＰＷ２の駆動電圧ＶＤＣとほぼ同じ電圧、すなわち、約３００Ｖとなる場合がある。
　ブートストラップ回路ＢＴＣによって、上側ゲートドライバ３０が接続される第２点Ｐ２の電圧ＶＢは、第１点Ｐ１の電圧ＶＳよりも、ブートキャパシタＢＣ１の充電による両端間電圧（以下、充電電圧ＶＢＳとする）分だけ高い電圧になる。例えば、第１点Ｐ１の電圧ＶＳが、０Ｖ－３００Ｖで推移する場合、ブートキャパシタＢＣ１の充電電圧を１８Ｖとすると、第２点Ｐ２の電圧ＶＢは、およそ１８Ｖ－３１８Ｖで推移する。
　上側ゲートドライバ３０は、第２点Ｐ２から電圧ＶＢの供給を受けることで、上側トランジスタＰＴ１を駆動可能な電圧を常に取得可能である。すなわち、ブートキャパシタＢＣ１は、フローティング電源としての役割を果たす。なお、ブートキャパシタＢＣ１は、ゲート閾値電圧よりも高い電圧まで充電可能な構成を有している。
　以下、ブートキャパシタＢＣ１の充電について説明する。まず、電流制限部５０を備えないものとして、説明する。スイッチ駆動装置１００において、下側トランジスタＰＴ２の順方向にモータ電流が流れる場合をモード１、及び、下側トランジスタＰＴ２のボディダイオードがオンの場合（下回生時の場合）をモード２とする。ブートキャパシタＢＣ１は、モード１及びモード２のときに充電される。
　モード１のとき、Ｕ相コイルＭＵには、モータＭの中性点から第１点Ｐ１及び下側トランジスタＰＴ２を介して接地端に向かうモータ電流ＩＭが流れる。このとき、第１点Ｐ１の電圧ＶＳは、接地点電位と同じ又は略同じ電圧（０Ｖ）となる。実際には、下側トランジスタＰＴ２のオン抵抗や電流検出抵抗による抵抗成分Ｒが付くので、ＩＭ×Ｒだけ０Ｖよりも高い電圧となる。このため、ブートキャパシタＢＣ１の両端間電圧は、第１電源ＰＷ１の制御電圧ＶＣＣと略同じであり、この状態で、ブートキャパシタＢＣ１は、電圧ＶＣＣまで充電される。より正確に述べると、ブートキャパシタＢＣ１の充電電圧をＶＢＳとし、ブートダイオードＤｉＵの順方向降下電圧をＶＦＢＯＯＴとし、下側トランジスタＰＴ２のオン抵抗値をＲｏｎとし、モータ電流をＩＭとすると、ＶＢＳ＝ＶＣＣ－ＶＦＢＯＯＴ－Ｒｏｎ×ＩＭとなる。なお、モード１では、第２点Ｐ２の電圧ＶＢが上述の充電電圧ＶＢＳ以下になった場合に充電される。
　また、モード２のときについて説明する。図３に示したように、上側トランジスタＰＴ１、下側トランジスタＰＴ２は、寄生ダイオード（ボディダイオード）を含む。下側トランジスタＰＴ２の寄生ダイオードによる順方向降下電圧をＶｆとする。モード２でモータＭが回生運転されると、Ｕ相コイルＭＵには、第１点Ｐ１から中性点に向かってモータ電流が流れる。このとき、上側トランジスタＰＴ１は、ＯＦＦであるため、第２電源ＰＷ２から電流は流れない。下側トランジスタＰＴ２はＯＦＦであるが寄生ダイオードを介して電流が流れる。そのため、第１点Ｐ１の電圧ＶＳは、接地電圧よりも低い－Ｖｆとなる。そのため、ブートキャパシタＢＣ１の両端間電圧は、ほぼ（ＶＣＣ＋Ｖｆ）となる。正確に述べると、ＶＢＳ＝ＶＣＣ－ＶＦＢＯＯＴ＋Ｖｆまで充電される。つまり、ブートキャパシタＢＣ１の充電電圧ＶＢＳは、モード１のときよりもモード２のときの方が大きい。
　そして、ブートキャパシタＢＣ１の両端間電圧（ＶＣＣ＋Ｖｆ）が、上側トランジスタＰＴ１において、許容されるゲート・ソース間電圧（許容ゲート電圧とする）よりも高くなる場合がある。ブートキャパシタＢＣ１の両端間電圧（ＶＣＣ＋Ｖｆ）が許容ゲート電圧よりも高くなると、上側トランジスタＰＴ１の劣化や破損の原因になる場合がある。なお、ブートキャパシタＢＣ１の充電電圧ＶＢＳが、上側トランジスタＰＴ１の許容ゲート電圧よりも高い電圧になるまで充電された状態を過充電状態とする。特に、ＳｉＣベースのトランジスタは、これに付随する寄生ダイオードの順方向降下電圧Ｖｆが高いので、上記の過充電状態を生じやすくなる。
　そこで、上側ドライバ回路１０では、第１電源ＰＷ１からブートダイオードＤｉＵに到る回路に電流制限部５０を備えている。そして、電流制限部５０を動作させて、ブートキャパシタＢＣ１に供給される電流を制限して、ブートキャパシタＢＣ１が過充電状態にならないように制御する。
　次に、本発明にかかるスイッチ駆動装置１００の要部である上側ドライバ回路１０について説明する。図５は、本発明にかかるスイッチ駆動装置１００に用いられる上側ドライバ回路１０の一例の回路図である。上述したように、ブートキャパシタＢＣ１の過充電状態は、ブートキャパシタＢＣ１の両端間電圧（ＶＣＣ＋Ｖｆ）が大きくなりすぎるために発生する。そして、接続される第１電源ＰＷ１の制御電圧ＶＣＣが大きくなると、小さい場合に比べてブートキャパシタＢＣ１は過充電になりやすい。そこで、スイッチ駆動装置１００では、上側ドライバ回路１０が、異なる電源電圧の接続された場合でも、ブートキャパシタＢＣ１が過充電にならないような構成を備えている。以下に、上側ドライバ回路１０の詳細について説明する。
　図５に示すように、上側ドライバ回路１０は、上側ゲートドライバ３０と、入力信号制御回路４０と、電流制限部５０と、電流制御部６０と、高耐圧レベルシフト回路７０とを備える。なお、電流制御部６０は、電流制限部５０に信号を送り、電流制限部５０を駆動して、第１電源ＰＷ１とブートダイオードＤｉＵの間に電圧降下を発生させてブートキャパシタＢＣ１を充電するときの電圧を下げる。換言すると、電流制限部５０は、ブートキャパシタＢＣ１を充電する電流を制限する。
　入力信号制御回路４０には、モータドライバユニットＭＣＵ（図１等参照）から、通電制御信号ｈｕｉｎが入力される。入力信号制御回路４０は、通電制御信号ｈｕｉｎをＬ信号又はＨ信号に変換するインバータ（シュミットバッファ）４０１を備える。そして、インバータ４０１から出力される信号の電圧レベルを上げるレベルシフト回路４０２を備える。これにより、上側ドライバ回路１０での信号の取り扱いが容易になる。そして、レベルシフト回路４０２から出力された信号に基づいて、セットパルス信号とリセットパルス信号を出力するパルスジェネレータ４０３を備える。
　パルスジェネレータ４０３から出力されるセットパルス信号とリセットパルス信号は、高耐圧レベルシフト回路７０に入力する。高耐圧レベルシフト回路７０は、トランジスタ７１、トランジスタ７２、抵抗７３、抵抗７４を備える。トランジスタ７１及びトランジスタ７２は、Ｎ型ＭＯＳＦＥＴであり、高耐圧トランジスタである。トランジスタ７１のドレインは、抵抗７３を介して第２点Ｐ２又は第２点Ｐ２と同電位の点に接続される。また、トランジスタ７１のソースは不図示の抵抗を介して接地点に接続され、ゲートには、パルスジェネレータ４０３からのパルス信号が入力される。また、トランジスタ７２のドレインは抵抗７４を介して第２点Ｐ２又は第２点Ｐ２と同電位の点に接続される。また、トランジスタ７２のソースは不図示の抵抗を介して接地点に接続され、ゲートには、パルスジェネレータ４０３からのパルス信号が入力される。また、トランジスタ７１と抵抗７３を含む回路（＝セットパルス信号を出力する回路）と、トランジスタ７２と抵抗７４を含む回路（＝リセットパルス信号を出力する回路）は、それぞれの信号線が互いに対称になるように配置されている。そして、トランジスタ７１のドレインと抵抗７３との接続点及びトランジスタ７２のドレインと抵抗７４との接続点は、それぞれ、上側ゲートドライバ３０の入力段を形成するインバータ（不図示）への入力信号レベルを所定値以下に制限するクランプ回路３０１（図８参照）に接続される。
　上記したように、セットパルス信号とリセットパルス信号それぞれの信号線は、互いに対称になるように敷設されている。例えば、トランジスタ７１のドレインと抵抗７３との接続点からクランプ回路３０１までの長さ（例えばセットパルス信号配線の長さ）と、トランジスタ７２のドレインと抵抗７４との接続点からクランプ回路３０１までの長さ（例えばリセットパルス信号配線の長さ）は同じ長さ又は略同じ長さである。また、トランジスタ７１及び抵抗７３のペアと、トランジスタ７２及び抵抗７４のペアは、互いに素子配置も対称とされている。このようにすることで、配線抵抗及び寄生容量を同じとして、各配線からの信号のずれを抑制している。
　電流制限部５０は、トランジスタ５０１と抵抗５０２とを備える。抵抗５０２は、第１電源ＰＷ１とブートダイオードＤｉＵとを接続する回路に配置される。抵抗５０２は、ブートキャパシタＢＣ１に供給される電流値を決定する。そして、トランジスタ５０１は、抵抗５０２と並列に接続される。トランジスタ５０１は、Ｐ型ＭＯＳＦＥＴであり、ソースは第１電源ＰＷ１と抵抗５０２との接続点に接続される。また、ドレインは、抵抗５０２とブートダイオードＤｉＵとの接続点に接続される。そして、ゲートには、電流制御部６０からの信号が入力する。
　電流制御部６０は、第１電源ＰＷ１の電圧を検出する。例えば、第１電源ＰＷ１の電圧として、ＶＣＣ１とＶＣＣ２（＜ＶＣＣ１）とのいずれかを許容するものとすると、電流制御部６０は、第１電源ＰＷ１が電圧ＶＣＣ１のときに、Ｈレベル信号をトランジスタ５０１のゲートに出力する。すなわち、第１電源ＰＷ１の電圧がＶＣＣ１のとき、トランジスタ５０１はＯＦＦになる。一方、電流制御部６０は、第１電源ＰＷ１が電圧ＶＣＣ２のときに、Ｌレベル信号をトランジスタ５０１のゲートに出力する。すなわち、第１電源ＰＷ１の電圧がＶＣＣ２のとき、トランジスタ５０１はＯＮになる。なお、電流制御部６０は、従来公知のＵＶＬＯ回路の閾値電圧を変えるなどして流用すれば足りるため、詳細な説明は省略する。
　例えば、抵抗５０２の抵抗値をＲ１とし、トランジスタ５０１の抵抗値をＲ２とする。このとき抵抗値Ｒ１＞＞抵抗値Ｒ２である。第１電源ＰＷ１が電圧ＶＣＣ１のとき、電流制御部６０からの信号に基づいてトランジスタ５０１はＯＦＦになる。そのため、電流制限部５０の抵抗値はＲ１となる。また、第１電源ＰＷ１が電圧ＶＣＣ２のとき、電流制御部６０からの信号に基づいてトランジスタ５０１はＯＮになる。そのため、電流制限部５０の抵抗値は、並列接続されたトランジスタ５０１と抵抗５０２の合成抵抗、すなわち、Ｒ１×Ｒ２／（Ｒ１＋Ｒ２）となる。そのため、第１電源ＰＷ１の電圧が高いときには、電流制限部５０の抵抗値が大きくなり、電流制限部５０による電圧降下は大きくなる。そのため、ブートキャパシタＢＣ１を充電する電流が小さくなる。逆に、第１電源ＰＷ１の電圧が低いときには、電流制限部５０の抵抗値が小さくなり、電流制限部５０における電圧降下は小さくなる。そのため、ブートキャパシタＢＣ１を充電する電流が大きくなる。
　上記構成を採用することにより、制御電圧ＶＣＣを高い設定電圧で使用するユーザに関しては、過充電に対するマージンが少ないために抵抗値を大きくする一方、制御電圧ＶＣＣを低い設定電圧で使用するユーザに関しては、過充電に対するマージンが多いために抵抗値を小さくすることが可能となる。
　上述したように、スイッチ駆動装置１００は、１つのパッケージＰｋｇ内に収まるように形成される。スイッチ駆動装置１００のパッケージＰｋｇについて図面を参照して説明する。図６は、パッケージＰｋｇの下側から見た斜視図である。パッケージＰｋｇは、後出の図７で示すように、上側ドライバ回路１０と、下側ドライバ回路２０と、パワースイッチ回路ＰＳＷと、ブートダイオードＤｉＵ、ＤｉＶ、ＤｉＷをフレームＢＤに実装した後、樹脂封止体ＰＢで封止されている。そして、樹脂封止体ＰＢは、絶縁性を有する樹脂でフレームＢＤを覆っている。そして、樹脂封止体ＰＢの側面から、２５個の端子Ｐｎ１～Ｐｎ２５が突出する。以下では、先出の図２も参照しながら、各端子の説明を行う。
　端子Ｐｎ１、端子Ｐｎ１７、及び、端子Ｐｎ２５は、ノンコネクション端子である。端子Ｐｎ２～Ｐｎ４は、Ｕ相、Ｖ相、Ｗ相のフローティング電源端子（＝ブートストラップ回路ＢＴＣで各相毎に生成される電圧ＶＢの印加端子）である。端子Ｐｎ５～Ｐｎ７は、モータコントロールユニットＭＣＵからの信号が入力される端子であり、Ｕ相、Ｖ相、Ｗ相それぞれの上側トランジスタＰＴ１、ＰＴ３、ＰＴ５の通電制御信号（ｈｕｉｎ、ｈｖｉｎ、ｈｗｉｎ）を上側ドライバ回路１０に入力する。端子Ｐｎ８は、第１電源ＰＷ１の制御電圧ＶＣＣを上側ドライバ回路１０に入力する端子である。端子Ｐｎ９及びＰｎ１６は接地端子である。端子Ｐｎ１０～Ｐｎ１２は、モータコントロールユニットＭＣＵからの信号が入力される端子であり、Ｕ相、Ｖ相、Ｗ相それぞれの下側トランジスタＰＴ２、ＰＴ４、ＰＴ６の通電制御信号（ｌｕｉｎ、ｌｖｉｎ、ｌｗｉｎ）を下側ドライバ回路２０に入力する。
　端子Ｐｎ１３は、下側ドライバ回路２０に、第１電源ＰＷ１からの制御電圧ＶＣＣを入力する端子である。端子Ｐｎ１４は、下側ドライバ回路２０からスイッチ駆動装置１００のエラー信号を外部のモータコントロールユニットＭＣＵに送信する端子である。端子Ｐｎ１５は、短絡電流トリップ電圧検出端子である。端子Ｐｎ１８～Ｐｎ２０は、Ｕ相、Ｖ相、Ｗ相の下側トランジスタＰＴ２、ＰＴ４、ＰＴ６それぞれのソース電極である。端子Ｐｎ２１～Ｐｎ２３は、Ｕ相、Ｖ相、Ｗ相のコイルＭＵ、ＭＶ、ＭＷそれぞれに接続される出力端子である。また、端子Ｐｎ２４は、第２電源ＰＷ２に接続されて、駆動電圧ＶＤＣをスイッチ駆動装置１００のパワースイッチ回路ＰＳＷに供給する。
　上述したように、スイッチ駆動装置１００には、制御電圧ＶＣＣを供給する第１電源ＰＷ１と、駆動電圧ＶＤＣを供給する第２電源ＰＷ２とが接続される。そして、制御電圧ＶＣＣを低電圧、駆動電圧ＶＤＣを高電圧とする。そして、パッケージＰｋｇにおいて、端子Ｐｎ５～Ｐｎ１６及びＰｎ１８～Ｐｎ２０は、制御電圧ＶＣＣかそれ以下の電圧が印加される低圧側の端子であり、端子Ｐｎ２～Ｐｎ４及びＰｎ２１～Ｐｎ２４は、駆動電圧ＶＤＣが印加される高圧側の端子である。そして、パッケージＰｋｇにおいて、低圧側の端子の隙間は、高圧側の端子の隙間に比べて狭い。これは、高電圧が印加される端子ほど、隣接端子間ショートを避ける必要があるとともに、周囲の端子、回路に及ぼす電気的な影響（ノイズ等）が大きいためである。
　次に、スイッチ駆動装置１００のパッケージＰｋｇ内部における素子配置について図面を参照して説明する。図７は、スイッチ駆動装置１００の各素子がダイボンディングされたフレームＢＤの平面図である。図７に示すように、フレームＢＤの中央には、上側トランジスタＰＴ１、ＰＴ３、ＰＴ５、下側トランジスタＰＴ２、ＰＴ４、ＰＴ６が並んで配置される。上側トランジスタＰＴ１、ＰＴ３、ＰＴ５及び下側トランジスタＰＴ２、ＰＴ４、ＰＴ６は、高圧が印加される素子（高耐圧素子）であり、互いに電気的な影響を及ぼさない隙間をあけて配置される。また、上側トランジスタＰＴ１、ＰＴ３、ＰＴ５を駆動する上側ドライバ回路１０及び下側トランジスタＰＴ２、ＰＴ４、ＰＴ６を駆動する下側ドライバ回路２０は、ワンチップのＩＣで構成されている。そして、上側ドライバ回路１０と上側トランジスタＰＴ１、ＰＴ３及びＰＴ５とは互いに電気的な影響を及ぼさない隙間をあけて配置される。また、下側ドライバ回路２０と上側トランジスタＰＴ２、ＰＴ４及びＰＴ６とは互いに電気的な影響を及ぼさない隙間をあけて配置される。
　また、上側ドライバ回路１０は、上側トランジスタＰＴ１、ＰＴ３及びＰＴ５の並び方向において、中央又は略中央に配置される。そして、上側ドライバ回路１０と上側トランジスタＰＴ１、ＰＴ３及びＰＴ５とは、金等の低抵抗な金属のワイヤＢＷで接続される。なお、上側ドライバ回路１０のフレームＢＤにおける取付位置は、ワイヤＢＷの長さが一定の範囲に収まるように決定される。また、トランジスタＰＴ１～ＰＴ６と端子Ｐｎ１８～Ｐｎ２３とが図示の対応関係を持って接続されており、トランジスタと端子との接続もワイヤＢＷで接続される。なお、トランジスタ及び端子の配置位置も、ワイヤＢＷの長さが一定の範囲に収まるように決定される。トランジスタＰＴ１～ＰＴ６と端子Ｐｎ１８～Ｐｎ２３を接続するワイヤＢＷとしては、アルミワイヤーが使用されている。
　また、上側ドライバ回路１０とブートダイオードＤｉＵ、ＤｉＶ及びＤｉＷともワイヤＢＷで接続される。上側ドライバ回路１０と、ブートダイオードＤｉＵ、ＤｉＶ及びＤｉＷとの配置も、ワイヤＢＷの長さが一定の範囲に収まるように決定される。そして、上側ドライバ回路１０とフレームＢＤとはワイヤＢＷで接続され、ワイヤＢＷの長さが一定の範囲に収まるように形成されている。そして、下側ドライバ回路２０とフレームＢＤとはワイヤＢＷで接続され、ワイヤＢＷの長さが一定の範囲に収まるように形成されている。
　このように、フレームＢＤ上の適切な位置に各素子を実装することにより、ワイヤＢＷの長さを一定の範囲に収めることができ、ワイヤＢＷの抵抗及び寄生容量のばらつきを抑制し、ワイヤＢＷの抵抗及び寄生容量のばらつきによる信号の遅延等を抑制できる。これにより、モータＭを精度よく動作させることが可能になる。また、ワイヤＢＷの長さを短くできれば、ワイヤ流れなどの製造工程での不良も減らすことができる。
　上述のとおり、上側ドライバ回路１０には、高圧の駆動電圧ＶＤＣと低圧の制御電圧ＶＣＣとの両方が供給される。上側ドライバ回路１０には、制御電圧ＶＣＣで駆動される素子（回路）と、駆動電圧ＶＤＣが印加される素子（回路）とを含む。以下に、上側ドライバ回路１０の詳細構成について図面を参照して説明する。図８は、上側ドライバ回路１０を構成する集積回路の概略構成を示す概略図である。図８に示すように、上側ドライバ回路１０は、通電制御信号ｈｕｉｎ、ｈｖｉｎ及びｈｗｉｎが入力する入力信号制御回路４０（特にインバータ４０１とレベルシフト回路４０２）及び電流制御部６０が配置される入力ブロックＢＫ１を備える。また、上側ドライバ回路１０は、Ｕ相、Ｖ相、Ｗ相のそれぞれの上側トランジスタＰＴ１、ＰＴ３、ＰＴ５のゲートを駆動する上側ゲートドライバ３０を含むＵ相ブロックＢＫＵ、Ｖ相ブロックＢＫＶ及びＷ相ブロックＢＫＷを備える。さらに、上側ドライバ回路１０は、Ｕ相、Ｖ相、Ｗ相それぞれの電流制限部５０が形成される電流制限部領域ＲＥＳＵ、ＲＥＳＶ及びＲＥＳＷを備える。
　図８に示したように、入力ブロックＢＫ１は、半導体基板（チップ）の左端部に配置される。入力ブロックＢＫ１の右隣りにはＷ相ブロックＢＫＷが、その右隣りにはＶ相ブロックＢＫＶが、さらに最も右端部にはＵ相ブロックＢＫＵが配置される。また、電流制限部領域ＲＥＳＷ、ＲＥＳＶ、ＲＥＳＵはいずれも、半導体基板（チップ）の上端に配置されており、それぞれ、Ｗ相ブロックＢＫＷ、Ｖ相ブロックＢＫＶ及びＵ相ブロックＢＫＵの上方に配置される。なお、電流制限部領域ＲＥＳＵ、ＲＥＳＶ、ＲＥＳＷには、上述した、ブートダイオードＤｉＵ、ＤｉＶ及びＤｉＷのアノードがそれぞれ接続される。端子Ｐｎ２～Ｐｎ４は、Ｕ相ブロックＢＫＵ、Ｖ相ブロックＢＫＶ、及び、Ｗ相ブロックＢＫＷの電源パッドに接続される。
　入力ブロックＢＫ１は、いずれも制御電圧ＶＣＣ（またはこれをもとに生成された内部電源ＶＲＥＧ）で制御される素子が配置される、いわゆる低電圧ブロックである。入力ブロックＢＫ１では、電流制御部６０の誤動作を抑制するため、Ｗ相ブロックＢＫＷから離れた領域、ここでは、入力ブロックＢＫ１の左上部分に電流制御部６０が配置される。
　Ｗ相ブロックＢＫＷ、Ｖ相ブロックＢＫＶ、及び、Ｕ相ブロックＢＫＵには、入力信号制御回路４０のパルスジェネレータ４０３がそれぞれ配置される。また、高耐圧レベルシフト回路７０、上側ゲートドライバ３０が配置される。上側ゲートドライバ３０には、クランプ回路３０１が設けられる。高耐圧レベルシフト回路７０及び上側ゲートドライバ３０は、駆動電圧ＶＤＣが印加される領域であり、高圧領域である。図８に示すように、高耐圧レベルシフト回路７０とクランプ回路３０１とは、左右方向に隣接して配置されており、上下方向に中心線を一致させて配置される。すなわち、セットパルス信号を伝達する信号ラインの配線パターンとこれに繋がる素子の配置、並びに、リセットパルス信号を伝達する信号ラインの配線パターンとこれに繋がる素子の配置については、上記の中心線に対して対称となっている。これにより、高耐圧レベルシフト回路７０からクランプ回路３０１への信号（より具体的に述べると、上側ゲートドライバ３０の初段に設けられたインバータ（不図示）を介してＲＳフリップフロップ（不図示）に入力されるセットパルス信号とリセットパルス信号）のばらつきを抑制できる。
　Ｕ相ブロックＢＫＵ、Ｖ相ブロックＢＫＶ及びＷ相ブロックＢＫＷの各々に、パルスジェネレータ４０３が備えられている。そして、Ｕ相ブロックＢＫＵ、Ｖ相ブロックＢＫＶ及びＷ相ブロックＢＫＷのそれぞれのパルスジェネレータ４０３には、入力ブロックＢＫ１に配置されたレベルシフト回路４０２（本図では単一ブロックのように描写されているが、実際には入力ブロックＢＫ１に各相毎のレベルシフト回路を含む）から各相の上側トランジスタＰＴ１、ＰＴ３、ＰＴ５の通電制御を行う信号が送られる。
　上側ドライバ回路１０の半導体基板（チップ）は、複数（例えば２層）の配線層を備えた多層基板である。半導体基板（チップ）の素子形成領域上に形成された１層目の配線層には、レベルシフト回路４０２の右端部から上側に延びるパターン配線ＰＣ１１、ＰＣ１２及びＰＣ１３を備える。パターン配線ＰＣ１１、ＰＣ１２及びＰＣ１３は、入力ブロックＢＫ１とＷ相ブロックＢＫＷの間に配置され、左右に平行に配置される。そして、パターン配線ＰＣ１１、ＰＣ１２及びＰＣ１３の上端部は、Ｗ相ブロックＢＫＷの上端部に到達する。そして、１層目の配線層の上層に配置された２層目の配線層には、左右方向に延びるパターン配線ＰＣ２１、ＰＣ２２及びＰＣ２３が配置されており、パターン配線ＰＣ１１はパターン配線ＰＣ２１と、パターン配線ＰＣ１２はパターン配線ＰＣ２２と、パターン配線ＰＣ１３とパターン配線ＰＣ２３とそれぞれ層間ビア（不図示）を介して接続される。パターン配線ＰＣ２１、ＰＣ２２及びＰＣ２３は、上下に平行に配置される。そして、パターン配線ＰＣ２１は、Ｕ相ブロックＢＫＵのパルスジェネレータ４０３に接続される。パターン配線ＰＣ２２は、Ｖ相ブロックＢＫＶのパルスジェネレータ４０３に接続される。パターン配線ＰＣ２３は、Ｗ相ブロックＢＫＷのパルスジェネレータ４０３に接続される。なお、本図はあくまで一例であり、パターン配線の敷設レイアウトについては任意に変更が可能である。
　このように、１層目の配線層にパターン配線ＰＣ１１、ＰＣ１２及びＰＣ１３を設け、２層目の配線層にパターン配線ＰＣ２１、ＰＣ２２及びＰＣ２３を設けることで、レベルシフト回路４０２から、Ｕ相ブロックＢＫＵ、Ｖ相ブロックＢＫＶ及びＷ相ブロックＢＫＷの各ブロックに接続されるパターン配線が他の信号との交差が抑制される。また、これらのパターン配線は、電流制御部６０を迂回するように敷設されている。これにより、レベルシフト回路４０２からパルスジェネレータ４０３に送られる信号が他の信号に影響されにくい。
　以上示したように、スイッチ駆動装置１００では、ブートストラップ回路ＢＴＣを確実に動作させて、上側トランジスタＰＴ１、ＰＴ３、ＰＴ５の動作に必要な電圧を確保するとともに、ブートキャパシタＢＣ１の過充電を抑制して、上側トランジスタＰＴ１、ＰＴ３、ＰＴ５を駆動する駆動信号が許容ゲート電圧以上になるのを抑制する。これにより、上側トランジスタＰＴ１、ＰＴ３、ＰＴ５を確実に動作させることができるとともに、許容ゲート電圧以上の駆動信号が入力されることによる上側トランジスタＰＴ１、ＰＴ３、ＰＴ５の劣化、破損等を抑制することができる。
＜第２実施形態＞
　図９は、本発明にかかるスイッチ駆動装置に備えられる上側ドライバ回路の他の例の回路図である。本実施形態のスイッチ駆動装置１００Ａでは、上側ドライバ回路１０Ａの入力信号制御回路４０Ａ、電流制限部５０Ａ、電流制御部６０Ａがスイッチ駆動装置１００と異なる。また、高耐圧レベルシフト回路７０については、第１実施形態と同じ構成であり、詳細な図示を省略する。
　図９に示したように、電流制限部５０Ａは、電流制限トランジスタ５１を備える。電流制限トランジスタ５１は、Ｐ型ＭＯＳＦＥＴであり、電流制限トランジスタ５１のソースが第１電源ＰＷ１に接続される。また、電流制限トランジスタ５１のドレインは、ブートダイオードＤｉＵのアノードと接続される。そして、電流制限トランジスタ５１のゲートは、電流制御部６０Ａからの電流制限信号ＣＬＭＴが入力される。
　電流制限信号ＣＬＭＴがＬ信号のときには、電流制限トランジスタ５１がＯＮとなり、ブートキャパシタＢＣ１に電流が供給される。また、電流制限信号ＣＬＭＴがＨ信号のときには、電流制限トランジスタ５１がＯＦＦとなり、ブートキャパシタＢＣ１への電流の供給が制限される。
　電流制御部６０Ａは、電圧検出回路６１と、レベルシフト回路６２と、を備える。電圧検出回路６１は、第１点Ｐ１に対する第２点Ｐ２の電圧（ＶＢ－ＶＳ）を検出する。換言すると、電圧（ＶＢ－ＶＳ）は、ブートキャパシタＢＣ１の充電電圧ＶＢＳである。
　図９に示すように、電圧検出回路６１は、第２点Ｐ２と第１点Ｐ１との間に直列に接続された２個の分圧抵抗である、抵抗６１１及び抵抗６１２を備える。抵抗６１１と抵抗６１２との接続点は、コンパレータ６１３の反転入力端子に接続される。また、非反転入力端子には第１点Ｐ１の電圧ＶＳよりも一定電圧だけ高い電圧が入力される。この一定電圧が閾値電圧である。つまり、電圧（ＶＢ－ＶＳ）が閾値電圧を超えるまでは、コンパレータ６１３はＨ信号を出力する。そして、電圧（ＶＢ－ＶＳ）が閾値電圧を超えると、コンパレータ６１３はＬ信号を出力する。コンパレータ６１３の出力は、レベルシフト回路６２に入力する。
　レベルシフト回路６２は、電圧検出回路６１からの信号と入力信号制御回路４０Ａからの信号を受け付けて、電流制限部５０Ａに電流制限信号を出力する。
　レベルシフト回路６２は、第１トランジスタ６２１と、第２トランジスタ６２２と、電流検出用の抵抗６２３と、コンパレータ６２４とを備える。第１トランジスタ６２１は、Ｐ型ＭＯＳＦＥＴであり、第２トランジスタ６２２は、Ｎ型ＭＯＳＦＥＴである。第１トランジスタ６２１のソースは第２点Ｐ２又は第２点Ｐ２と同電位に接続される。第１トランジスタ６２１のドレインは第２トランジスタ６２２のドレインと接続される。第１トランジスタ６２１のゲートには電圧検出回路６１のコンパレータ６１３の出力信号が入力する。また、第２トランジスタ６２２のソースは抵抗６２３を介して接地される。そして、第２トランジスタ６２２のゲートには入力信号制御回路４０Ａからの信号が入力される。なお、第２トランジスタ６２２のゲート・ソース間には、サージ対策用のダイオード６２２１が接続される。
　そして、第２トランジスタ６２２のソースと抵抗６２３との接続点電圧が、コンパレータ６２４の非反転入力端子に入力される。なお、コンパレータ６２４の非反転入力端と接地端との間には、図示の極性で、サージ対策用のダイオード６２４１が接続されている。コンパレータ６２４の反転入力端子には、所定の閾値電圧が印加されている。そして、コンパレータ６２４の出力が、電流制限信号ＣＬＭＴとして、電流制限部５０Ａの電流制限トランジスタ５１のゲートに入力される。
　上述のとおり、第２点Ｐ２の電圧ＶＢは、３００Ｖを超える高電圧になる場合がある。そのため、第１トランジスタ６２１には、ツェナーダイオード６２１１を並列に接続してクランプしている。これにより、第１トランジスタ６２１のソース・ドレイン間の電圧を一定電圧以下となるようにクランプされる。なお、図９では、クランプ部を１個のツェナーダイオード６２１１で記載しているが、複数個のツェナーダイオード６２１１を直列に接続した構成であってもよい。また、第２トランジスタ６２２は、高耐圧トランジスタを用いている。
　第１トランジスタ６２１は、ゲートにＨ信号が入力されたときＯＦＦになり、ゲートにＬ信号が入力されたときＯＮになる。つまり、第１トランジスタ６２１は、ブートキャパシタＢＣ１の充電電圧が閾値に到達したとき、コンパレータ６１３からのＬ信号が、第１トランジスタ６２１のゲートに入力する。これにより、第１トランジスタ６２１がＯＮになり、第１トランジスタ６２１に電流が流れる。ただし、第２トランジスタ６２２がＯＦＦなら電流は流れない。
　また、第２トランジスタ６２２は、ゲートにＨ信号が入力されたときＯＮになり、ゲートにＬ信号が入力されたときＯＦＦになる。入力信号制御回路４０Ａは、モータコントロールユニットＭＣＵから通電制御信号ｈｕｉｎがＨ信号のとき第２トランジスタ６２２にＬ信号を出力する。また、通電制御信号ｈｕｉｎがＬ信号のとき第２トランジスタ６２２にＨ信号を出力する。また、通電制御信号ｈｕｉｎがＬ信号のとき、上側トランジスタＰＴ１がＯＦＦになる。そのため、第２トランジスタ６２２は、上側トランジスタＰＴ１がＯＦＦのときにＯＮになる。
　すなわち、レベルシフト回路６２では、上側トランジスタＰＴ１がＯＦＦで、且つ、ブートキャパシタＢＣ１の充電電圧が閾値電圧を超えたときに、電流検出用の抵抗６２３に電流が流れる。電流検出用の抵抗６２３に電流が流れることで、コンパレータ６２４の非反転入力端子に電圧が印加される。これにより、コンパレータ６２４は、電流制限信号ＣＬＭＴとして、Ｈ信号を出力する。これにより、電流制限トランジスタ５１がＯＦＦになり、ブートキャパシタＢＣ１を充電する電流が制限される。
　つまり、スイッチ駆動装置１００Ａでは、電圧検出回路６１でブートキャパシタＢＣ１の充電電圧を検出する。また、入力信号制御回路４０Ａで通電制御信号ｈｕｉｎから、上側トランジスタＰＴ１のＯＮ又はＯＦＦを検出する。そして、上側トランジスタＰＴ１がＯＦＦで、且つ、ブートキャパシタＢＣ１の充電電圧が閾値電圧を超えたときに、ブートキャパシタＢＣ１を充電する電流を制限し、ブートキャパシタＢＣ１の充電を制限する。なお、上側トランジスタＰＴ１がＯＦＦのときにブートキャパシタＢＣ１は充電される。そのため、電流制御部６０Ａは、ブートキャパシタＢＣ１が充電される（されている）状態で、ブートキャパシタＢＣ１の充電電圧が一定値を超えたときに、ブートキャパシタＢＣ１を充電する電流を制限する。
　以上のような構成により、ブートキャパシタＢＣ１の過充電状態を抑制しつつ、ブートストラップ回路ＢＴＣを正確に動作させることができる、スイッチ駆動装置１００Ａを提供することができる。これにより、適切な電圧を正確なタイミングで負荷（モータ）に印加することが可能となり、負荷（モータ）の動作を精度よく実行することが可能である。
　図１０は、ブートキャパシタＢＣ１の過充電状態が抑制される様子を示す図である。なお、本図中で示されているブートキャパシタＢＣ１の充電電圧ＶＢＳについて、実線は本実施形態の挙動を示しており、破線は従前の挙動を示している。
　本図で示したように、本実施形態のスイッチ駆動装置１００Ａであれば、電流制限信号ＣＬＭＴがハイレベルとなったときに、電流制限トランジスタ５１がＯＦＦになり、ブートキャパシタＢＣ１への充電電流が遮断されるので、フローティング電源電圧（＝第２点Ｐ２の電圧ＶＢ）が過剰に上昇しなくなる。
　なお、電圧検出回路６１のコンパレータ６１３としては、ブートキャパシタＢＣ１の充電電圧ＶＢＳと比較するための閾値電圧として、過充電検知閾値ＶｔｈＨと過充電検知解除閾値ＶｔｈＬ（ただしＶｔｈＨ＞ＶｔｈＬ）の２値を持つヒステリシスコンパレータを用いることが望ましい。
　例えば、過充電検知閾値ＶｔｈＨは、上側トランジスタＰＴ１、ＰＴ３、ＰＴ５それぞれのゲート絶対最大定格ＶＧｒ（ＳｉＣベースのＭＯＳＦＥＴでは、例えば２２Ｖ）に対して、これよりも少し低い電圧値（例えば１９．５Ｖ（ばらつきにより最低１８Ｖ、最高２１Ｖ））に設定しておけばよい。また、過充電検知解除閾値ＶｔｈＬは、過充電検知閾値ＶｔｈＨよりもさらに低い電圧値（例えば１９Ｖ（ばらつきにより最低１７．５Ｖ、最高２０．５Ｖ））に設定しておけばよい。このような設定を行うことにより、上側トランジスタのゲート絶対最大定格以下での駆動が可能となる。
＜変形例＞
　本実施形態の変形例について図面を参照して説明する。図１１は、本発明にかかる上側ドライバ回路の変形例の回路図である。図１１に示す上側ドライバ回路１０Ｂは、図９に示す上側ドライバ回路１０Ａを改良した回路である。そのため、上側ドライバ回路１０Ｂは、上側ドライバ回路１０Ａと同様、通電制御信号ｈｕｉｎに基づいて上側トランジスタＰＴ１のＯＦＦを検知するとともに、ブートキャパシタＢＣ１の充電電圧が閾値電圧に到達したときに、ブートキャパシタＢＣ１を充電する電流を制限する。
　次に、上側ドライバ回路１０Ｂの上側ドライバ回路１０Ａと異なる点について述べる。図１１に示すように、電流制限部５０Ｂは、これに入力される入力信号（＝遅延部６２７の出力信号）を反転出力するインバータ５２を備える。そして、インバータ５２の出力は電流制限トランジスタ５１のゲートに入力されている。
　電流制御部６０Ｂの電圧検出回路６１Ｂは、電圧検出回路６１の抵抗６１１、６１２をそのまま含む。
　そして、コンパレータ６１３の出力は、インバータ６１８を介して、抵抗６１４とキャパシタ６１５を組み合わせた遅延回路（＝ＲＣ時定数回路）に入力される。遅延回路は、インバータ６１８の出力信号を遅延させて、電流制限のタイミングを調整している。そして、遅延回路の出力は、バッファ６１９を介して、トランジスタ６１６のゲートに入力する。バッファ６１９は、例えば、２段のインバータを縦列に接続した構成とすることができる。なお、インバータ６１８をバッファとし、バッファ６１９をインバータとしてもよい。また、新規に導入されたトランジスタ６１６のゲートに適切な論理レベルのゲート信号を与えることができる限り、コンパレータ６１３後段のインバータ段数は任意である。また、トランジスタ６１６は、Ｎ型ＭＯＳＦＥＴである。トランジスタ６１６のドレインは抵抗６１７を介して、第２点Ｐ２又は第２点Ｐ２と同電位の点に接続される。また、トランジスタ６１６のソースは、第１点Ｐ１又は第１点Ｐ１と同電位の点に接続される。これにより、コンパレータ６１３からＬ信号が出力されたとき、トランジスタ６１６はＯＮになり、抵抗６１７に電流が流れる。これにより、レベルシフト回路６２Ｂの第１トランジスタ６２１のゲート・ソース間に電圧が発生して、第１トランジスタ６２１がＯＮになる。すなわち、電圧検出回路６１Ｂは、ブートキャパシタＢＣ１の充電電圧が閾値電圧に到達した後に、レベルシフト回路６２Ｂの第１トランジスタ６２１をＯＮにする。
　入力信号制御回路４０Ｂは、レベルシフト部４１と、インバータ４２とを備える。入力信号制御回路４０Ｂに入力する通電制御信号ｈｕｉｎは、例えば、０Ｖ－５Ｖの信号である。スイッチ駆動装置１００Ｂでは、制御電圧ＶＣＣとして、例えば、１８Ｖを採用している。そのため、レベルシフト部４１は、通電制御信号ｈｕｉｎをスイッチ駆動装置１００Ｂの制御電圧ＶＣＣに合わせて昇圧させる。インバータ４２は、昇圧された信号を反転させる。反転された信号、すなわち、通電制御信号ｈｕｉｎを反転された信号が第２トランジスタ６２２のゲートに入力される。なお、本図では簡略に描写したが、入力信号制御回路４０Ｂは、入力信号制御回路４０（先出の図５を参照）と同様の構成であり、シュミットバッファ→レベルシフタ→パルスジェネレータという一連の信号経路を持っており、レベルシフタの出力をインバータ４２に繋いでいる。
　また、レベルシフト回路６２Ｂの電流検出用の抵抗６２３の一端は、接地端に接続されている。そして、第２トランジスタ６２２のソースと抵抗６２３との接続点には、コンパレータ６２４に替えて、入力信号を反転出力するインバータ６２５が取り付けられる。また、抵抗６２３と並列になり、接地端からインバータ６２５に向かう向きを順方向としたダイオード６２３１が取り付けられている。そして、インバータ６２５の出力は、レベルシフト部６２６に入力するとともにレベルシフト部６２６の出力は、遅延部６２７に入力する。そして、遅延部６２７の出力は、電流制限部５０Ｂに入力する。
　例えば、入力信号制御回路４０Ｂに通電制御信号ｈｕｉｎとしてＬレベルの信号が入力されたとき、上側トランジスタＰＴ１はＯＦＦになる。このとき、入力信号制御回路４０Ｂにおいて、レベルシフト部４１で電圧レベルがシフトされるが、入力信号がＬレベルのためＬレベルが維持される。そして、インバータ４２で信号レベルが反転されて、Ｈレベルの信号が第２トランジスタ６２２のゲートに入力される。これにより、第２トランジスタ６２２がＯＮになる。第１トランジスタ６２１がＯＮである場合、抵抗６２３に電流が流れて、Ｈレベルの信号がインバータ６２５に入力し、Ｌレベルの信号が出力される。そして、レベルシフト部６２６で電圧レベルがシフトされるが、入力信号がＬレベルのためＬレベルが維持される。そして、遅延部６２７で遅延される。なお、遅延部６２７は、ノイズを取り除くために設けられている。また、先に述べたように、入力信号制御回路４０Ｂは、入力信号制御回路４０（先出の図５を参照）と同様の構成であり、シュミットバッファ→レベルシフタ→パルスジェネレータという一連の信号経路を持っており、レベルシフタの出力をインバータ４２に繋いでいる。
　そして、遅延部６２７からのＬレベルの出力信号が、電流制限部５０Ｂのインバータ５２に入力される。インバータ５２でＬレベルの入力信号が反転され、Ｈレベルの出力信号が電流制限トランジスタ５１のゲートに入力する。これにより、電流制限トランジスタ５１がＯＦＦになり、ブートキャパシタＢＣ１への充電電流の供給が停止される。
　スイッチ駆動装置１００Ｂでは、インバータを複数用いることで、配線、抵抗、トランジスタ等の寄生容量による、遅延の影響を取り除くことができる。これにより、負荷（モータ）をより詳細に制御することが可能である。
　次に、過充電発生タイミングについて、図１２を参照しながら補足的に説明しておく。図１２は、過充電発生タイミングを説明するためのタイミングチャートであり、ブートキャパシタＢＣ１の充電電圧ＶＢＳ（実線）とモータ電流ＩＭ（破線）が描写されるほか、その拡大図として、通電制御信号ｈｕｉｎ、上側トランジスタＰＴ１のゲート・ソース間電圧Ｖｇｓ、第１点の電圧ＶＳ、及び、充電電圧ＶＢＳが描写されている。
　本図で示したように、過充電の開始時には、ｈｕｉｎ＝Ｌ、ＶＳ＝Ｌとなっている。このような挙動に鑑み、先に説明した第２実施形態（及びその変形例）では、ブートキャパシタＢＣ１の充電電圧が閾値電圧を超えており、かつ、ｈｕｉｎ＝Ｌであることを検出したときに、ブートキャパシタＢＣ１の充電電流を制限している。
　ただし、本図から明らかなように、過充電発生タイミングの検出トリガとしては、ｈｕｉｎ＝Ｌに代えてＶＳ＝Ｌを検出してもよいことが分かる。以下では、このような変形例を第３実施形態として紹介する。
＜第３実施形態＞
　本発明にかかるスイッチ駆動装置の他の例について、図面を参照して説明する。図１３は、本発明にかかるスイッチ駆動装置に用いられる上側ドライバ回路の他の例を示す回路図である。図１３に示す上側ドライバ回路１０Ｃは、第１点Ｐ１の電圧ＶＳを検出する基準電圧検出回路６３を備える電流制御部６０Ｃを備える点で、図１１に示す上側ドライバ回路１０Ｂと異なる。また、入力信号制御回路４０は、レベルシフト回路６２Ｃの第２トランジスタ６２２のゲートに入力する信号を出力しない。すなわち、入力信号制御回路４０は、上側ゲートドライバ３０の駆動のための信号を出力する回路のみを備える。上側ドライバ回路１０Ｃのこれ以外の点については、図１１に示す上側ドライバ回路１０Ｂと同じ構成を有しており、実質上同じ部分には、同じ符号を付すとともに同じ部分の詳細な説明は省略する。
　ここで、ブートキャパシタＢＣ１の過充電について説明する。上述したように、Ｕ相コイルＭＵの回生動作によって、第１点Ｐ１の電圧ＶＳが接地電位よりも低い、所定の電位になったときに、ブートキャパシタＢＣ１が過充電になる。そのため、スイッチ駆動装置１００Ｃでは、入力信号（通電制御信号ｈｕｉｎ）の検出に替えて、第１点Ｐ１の電圧ＶＳを検出してブートキャパシタＢＣ１の過充電発生タイミングを検出し、第１点Ｐ１の電圧ＶＳが所定の電位（＝ローレベル）になったときを過充電発生タイミングと判断する。そして、第１点Ｐ１の電圧ＶＳが一定の電圧（＝ローレベル）になるとともに、ブートキャパシタＢＣ１の充電電圧ＶＢＳが閾値電圧になることで、ブートキャパシタＢＣ１が過充電状態になると判断する。
　基準電圧検出回路６３は、第１点Ｐ１の電圧ＶＳを検出する。図１３に示すように、第１電源ＰＷ１又は第１電源ＰＷ１と同電位の点と第１点Ｐ１又は第１点と同電位の点とを接続する回路上に、第１抵抗６３１と、第２抵抗６３２と、ダイオード６３３とが、第１電源ＰＷ１側からこの順番に直列に接続されている。ダイオード６３３は、カソードが第１点Ｐ１又は第１点と同電位の点に接続されている。そして、基準電圧検出回路６３は、トランジスタ６３４を備える。トランジスタ６３４は、Ｐ型ＭＯＳＦＥＴであり、ソースが第１電源ＰＷ１と同電位の点に接続される。また、トランジスタ６３４のドレインは、負荷となる抵抗６３５を介して、接地端に接続される。
　そして、トランジスタ６３４のゲートは、第１抵抗６３１及び第２抵抗６３２の接続点と接続される。また、トランジスタ６３４のドレインと抵抗６３５との接続点は、インバータ６３６の入力に接続される。さらに、インバータ６３６の出力は、インバータ６３７の入力に接続され、インバータ６３７の出力が、レベルシフト回路６２Ｃの第２トランジスタ６２２のゲートに接続される。インバータ６３６及びインバータ６３７は、それぞれ入力信号の電圧レベルに対して反転した電圧レベルの出力信号を出力する。
　例えば、第１点Ｐ１の電圧ＶＳが、第１電源ＰＷ１の電圧ＶＣＣと同じかそれよりも高い場合、ダイオード６３３に電流が発生しない。そのため第１抵抗６３１及び第２抵抗６３２に電流が流れない。これにより、トランジスタ６３４はＯＦＦとなる。これにより、インバータ６３６にはＬレベルの信号が入力されて、Ｈレベルの信号が出力される。そして、インバータ６３７には、Ｈレベルの信号が入力され、Ｌレベルの信号が第２トランジスタ６２２のゲートに入力される。そのため、第２トランジスタ６２２はＯＦＦになる。
　また、第１点Ｐ１の電圧ＶＳが、第１電源ＰＷ１の電圧ＶＣＣよりも低い場合、ダイオード６３３には第１点Ｐ１側に流れる電流が発生する。この電流は、第１電源ＰＷ１側から、第１抵抗６３１、第２抵抗６３２に流れる。第１抵抗６３１に電流が流れることで、第１抵抗６３１の両端間電圧によって、トランジスタ６３４のゲート・ソース間に電圧が印加されて、トランジスタ６３４がＯＮになる。これにより、トランジスタ６３４を流れた電流は、抵抗６３５に流れる。このとき、インバータ６３６にはＨレベルの信号が入力され、Ｌレベルの信号が出力される。そして、インバータ６３７には、Ｌレベルの信号が入力され、Ｈレベルの信号が第２トランジスタ６２２のゲートに入力される。そのため、第２トランジスタ６２２はＯＮになる。すなわち、過充電状態を検出可能な状態となる。
　なお、トランジスタ６３４をＯＮにするためのゲート・ソース間電圧は、第１抵抗６３１の抵抗値と第１抵抗６３１に流れる電流値によって決まる。また、第１抵抗６３１に流れる電流は、第１抵抗６３１及び第２抵抗６３２の合成抵抗と、第１電源ＰＷ１の電圧ＶＣＣと第１点Ｐ１の電圧ＶＳとの差（ＶＣＣ－ＶＳ）によって決まる。なお、ダイオード６３３も内部抵抗を有するが、第１抵抗６３１及び第２抵抗６３２に比べて非常に小さいため無視している。このことから、第１抵抗６３１及び第２抵抗６３２の抵抗値を調整することで、第１点Ｐ１の電圧ＶＳが過充電が発生し得る電圧になったときに、トランジスタ６３４をＯＮにすることができる。
　また、トランジスタ６３４のゲート・ドレイン間及びゲート・ソース間には、サージ対策のために、ダイオード６３８、６３９が備えられる。
　以上示したように、スイッチ駆動装置１００Ｃの電流制御部６０Ｃは、第１点Ｐ１の電圧ＶＳを基準電圧検出回路６３で検出する。そして、電流制御部６０Ｃは、電圧ＶＳが接地電圧よりも低い決められた電圧（ブートキャパシタＢＣ１が過充電状態になるときの電圧ＶＳ）になるとともに、ブートキャパシタＢＣ１の充電電圧ＶＢＳが閾値電圧に到達したときに、ブートキャパシタＢＣ１が過充電状態になると判断して、ブートキャパシタＢＣ１への充電電流を制限する。これにより、ブートキャパシタＢＣ１を要求される電圧になるまで確実に充電することができるとともに、過充電状態になるのをより確実に抑制することができる。
　なお、第２実施形態及び第３実施形態において、電流制御部６０Ｂ（６０Ｃ）は、入力信号ｈｕｉｎ又は第１点Ｐ１の電圧ＶＳと、ブートキャパシタＢＣ１の充電電圧ＶＢＳとを確認して、ブートキャパシタＢＣ１が過充電状態であるか否か、確認していた。上述したとおり、ブートキャパシタＢＣ１は上側トランジスタＰＴ１及び下側トランジスタＰＴ２がモード２のときに、過充電状態になり得る。そのため、電流制御部６０が、上側トランジスタＰＴ１のゲート信号ＨＵと、下側トランジスタＰＴ２のゲート信号ＬＵとを検出して、モード２である、すなわち、上側トランジスタＰＴ１がＯＦＦで、下側トランジスタＰＴ２がＯＦＦのときを検出して、電流制限部５０を制御してもよい。
　最後に、上側ドライバ回路１０のパッド配置について検討する。図１４は、上側ドライバ回路のパッド配置例を示す平面図である。なお、第１実施形態（図５）の上側ドライバ回路１０については、そのチップ、パッド、及び、ワイヤをいずれも実線で示している。一方、第２実施形態（図９及び図１１）並びに第３実施形態（図１３）の上側ドライバ回路１０Ａ～１０Ｃについては、そのチップ、パッド、及び、ワイヤを破線で示している。
　本図で示すように、上側ドライバ回路１０及び１０Ａ～１０Ｃの表面上には、複数のパッド（ＢＶＣＣ１～ＢＶＣＣ３、ＡＶＢ１～ＡＶＢ３、ＤＶＢ１～ＤＶＢ３、ＨＩＮ１～ＨＩＮ３、ＡＶＣＣ、ＤＶＣＣ、ＡＣＯＭ、ＤＣＯＭ、ＶＳ１～ＶＳ３、及び、ＨＯ１～ＨＯ３）が形成されている。以下では、先の図２と図７も適宜参照しながら、各パッドについて説明する。
　パッドＢＶＣＣ１～ＢＶＣＣ３は、それぞれ、ダイオードＤｉＵ、ＤｉＶ、ＤｉＷのアノードに接続されている。
　パッドＡＶＢ１及びＤＶＢ１は、いずれも、ダイオードＤｉＵのカソード（＝端子Ｐｎ２）に接続されている。パッドＡＶＢ２及びＤＶＢ２は、いずれも、ダイオードＤｉＶのカソード（＝端子Ｐｎ３）に接続されている。パッドＡＶＢ３及びＤＶＢ３は、いずれもダイオードＤｉＷのカソード（＝端子Ｐｎ４）に接続されている。なお、パッドＡＶＢ１～ＡＶＢ３は、それぞれ、チップ内部において、アナログ系の各相ブート電源ラインに接続されている。一方、パッドＤＶＢ１～ＤＶＢ３は、それぞれ、チップ内部において、デジタル系の各相ブート電源ラインに接続されている。
　パッドＨＩＮ１～ＨＩＮ３は、それぞれ、端子Ｐｎ５～Ｐｎ７（＝通電制御信号ｈuｉｎ、ｈｖｉｎ、ｈｗｉｎの入力端）に接続されている。
　パッドＡＶＣＣは、複数設けられており、いずれも端子Ｐｎ８（＝制御電圧ＶＣＣの入力端）に接続されている。また、パッドＤＶＣＣについても、端子Ｐｎ８に接続されている。なお、パッドＡＶＣＣは、チップ内部において、アナログ系の制御電圧ラインに接続されている。一方、パッドＤＶＣＣは、チップ内部において、デジタル系の制御電圧ラインに接続されている。
　パッドＡＣＯＭ及びＤＣＯＭは、いずれも端子Ｐｎ９（＝接地電位の印加端）に接続されている。なお、パッドＡＣＯＭは、チップ内部において、アナログ系のコモン電源ラインに接続されている。一方、パッドＤＣＯＭは、チップ内部において、デジタル系のコモン電源ラインに接続されている。
　パッドＶＳ１及びＨＯ１は、それぞれ、上側トランジスタＰＴ１のソース及びゲートに接続されている。パッドＶＳ２及びＨＯ２は、それぞれ、上側トランジスタＰＴ３のソース及びゲートに接続されている。パッドＶＳ３及びＨＯ３は、それぞれ、上側トランジスタＰＴ５のソース及びゲートに接続されている。
　本図で示すように、第１実施形態の上側ドライバ回路１０と、第２実施形態及び第３実施形態の上側ドライバ回路１０Ａ～１０Ｃは、それぞれに集積化された回路要素の違いにより、チップサイズも変更されている。より具体的に述べると、破線で示した上側ドライバ回路１０Ａ～１０Ｃは、実線で示した上側ドライバ回路１０よりも、紙面左右方向の長さに延長されている。
　上記したチップサイズの変更に伴い、各パッドは、それぞれと接続されるワイヤの長さが一定の範囲に収まるように、それぞれの配置を適宜調整することが望ましい。例えば、本図のようにパッド配置を最適化することにより、使用実績のある既存のパッケージを流用することができるので、スイッチ駆動装置の信頼性を高めることが可能となる。
＜その他の変形例＞
　なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　本発明に係るスイッチ駆動装置は、例えば、コイルを備えたモータに駆動電力を供給するモータドライバとして、利用することが可能である。
　　１０、１０Ａ、１０Ｂ、１０Ｃ　　上側ドライバ回路
　　２０　　下側ドライバ回路
　　３０　　上側ゲートドライバ
　　４０、４０Ａ、４０Ｂ　　入力信号制御回路
　　４１　　レベルシフト部
　　４２　　インバータ
　　５０、５０Ａ、５０Ｂ　　電流制限部
　　５１　　電流制限トランジスタ
　　５２　　インバータ
　　６０、６０Ａ、６０Ｂ、６０Ｃ　　電流制御部
　　６１、６１Ｂ　　電圧検出回路
　　６２、６２Ｂ、６２Ｃ　　レベルシフト回路
　　６３　　基準電圧検出回路
　　７０　　高耐圧レベルシフト回路
　　７１　　トランジスタ
　　７２　　トランジスタ
　　７３　　抵抗
　　７４　　抵抗
　　１００、１００Ａ、１００Ｂ、１００Ｃ　　スイッチ駆動装置
　　３０１　　クランプ回路
　　４０１　　インバータ
　　４０２　　レベルシフト回路
　　４０３　　パルスジェネレータ
　　５０１　　トランジスタ
　　５０２　　抵抗
　　６１１　　抵抗
　　６１２　　抵抗
　　６１３　　コンパレータ
　　６１４　　抵抗
　　６１５　　キャパシタ
　　６１６　　トランジスタ
　　６１７　　抵抗
　　６１８　　インバータ
　　６１９　　バッファ
　　６２１　　第１トランジスタ
　　６２１１　　ツェナーダイオード
　　６２２　　第２トランジスタ
　　６２２１　　ダイオード
　　６２３　　抵抗
　　６２３１　　ダイオード
　　６２４　　コンパレータ
　　６２４１　　ダイオード
　　６２５　　インバータ
　　６２６　　レベルシフト部
　　６２７　　遅延部
　　６３１　　第１抵抗
　　６３２　　第２抵抗
　　６３３　　ダイオード
　　６３４　　トランジスタ
　　６３５　　抵抗
　　６３６　　インバータ
　　６３７　　インバータ
　　６３８　　ダイオード
　　６３９　　ダイオード
　　ＡＣＯＭ　　パッド
　　ＡＶＢ１、ＡＶＢ２、ＡＶＢ３　　パッド
　　ＡＶＣＣ　　パッド
　　ＢＣ１、ＢＣ２、ＢＣ３　　ブートキャパシタ
　　ＢＤ　　フレーム
　　ＢＫ１　　入力ブロック
　　ＢＫＵ　　Ｕ相ブロック
　　ＢＫＶ　　Ｖ相ブロック
　　ＢＫＷ　　Ｗ相ブロック
　　ＢＴＣ　　ブートストラップ回路
　　ＢＶＣＣ１、ＢＶＣＣ２、ＢＶＣＣ３　　パッド
　　ＢＷ　　　ワイヤ
　　ＣＬＭＴ　　電流制限信号
　　ＤＣＯＭ　　パッド
　　ＤＲＶ　　ドライバ回路
　　ＤｉＵ、ＤｉＶ、ＤｉＷ　　ブートダイオード
　　ＤＶＢ１、ＤＶＢ２、ＤＶＢ３　　パッド
　　ＤＶＣＣ　　パッド
　　ＨＩＮ１、ＨＩＮ２、ＨＩＮ３　　パッド
　　ＨＯ１、ＨＯ２、ＨＯ３　　パッド
　　ＨＵ、ＨＶ、ＨＷ　　駆動信号
　　ｈｕｉｎ、ｈｖｉｎ、ｈｗｉｎ　　通電制御信号
　　ＩＭ　　モータ電流
　　ＬＵ、ＬＶ、ＬＷ　　駆動信号
　　ｌｕｉｎ、ｌｖｉｎ、ｌｗｉｎ　　通電制御信号
　　Ｍ　　モータ
　　ＭＣＵ　　モータコントロールユニット
　　ＭＭＣ　　モータ駆動装置
　　ＭＵ　　Ｕ相コイル
　　ＭＶ　　Ｖ相コイル
　　ＭＷ　　Ｗ相コイル
　　Ｐ１　　第１点
　　Ｐ２　　第２点
　　ＰＢ　　樹脂封止体
　　ＰＣ１１　　パターン配線
　　ＰＣ１２　　パターン配線
　　ＰＣ１３　　パターン配線
　　ＰＣ２１　　パターン配線
　　ＰＣ２２　　パターン配線
　　ＰＣ２３　　パターン配線
　　Ｐｋｇ　　パッケージ
　　ＰＳ　　電力供給部
　　ＰＳＷ　　パワースイッチ回路
　　ＰＴ１、ＰＴ３、ＰＴ５　　上側トランジスタ
　　ＰＴ２、ＰＴ４、ＰＴ６　　下側トランジスタ
　　ＰＷ１　　第１電源
　　ＰＷ２　　第２電源
　　Ｐｎ１～Ｐｎ２５　　端子
　　ＲＥＳＵ、ＲＥＳＶ、ＲＥＳＷ　　電流制限部領域
　　ＶＢ　　第２点の電圧
　　ＶＢＳ　　充電電圧
　　ＶＣＣ　　制御電圧
　　ＶＤＣ　　駆動電圧
　　ＶＳ　　第１点の電圧
　　ＶＳ１、ＶＳ２、ＶＳ３　　パッド

Claims (10)

  1. 　Ｎ型半導体スイッチ素子を駆動するゲートドライバと、
    　前記ゲートドライバに電圧を印加するブートストラップ回路に含まれるブートキャパシタに供給する電流を制限可能な電流制限部と、
    　前記電流制限部の動作を制御する電流制御部とを備え、
    　前記電流制御部は、前記ブートキャパシタの充電電圧が閾値を超えるとき、前記電流制限部を駆動して前記ブートキャパシタに供給される電流を制限するスイッチ駆動装置。
  2. 　前記電流制限部は、前記電流制御部からの信号に基づいてＯＮ又はＯＦＦとなるスイッチ素子を含む請求項１に記載のスイッチ駆動装置。
  3. 　前記電流制御部は、前記ブートキャパシタが充電中か否かを確認するとともに前記ブートキャパシタの充電電圧を検出し、
    　前記電流制御部は、前記ブートキャパシタが充電中において、前記ブートキャパシタの充電電圧が前記閾値を超えたときに、前記電流制限部を駆動する請求項１又は請求項２に記載のスイッチ駆動装置。
  4. 　前記電流制御部は、前記ブートキャパシタの両端間電圧ないしはその分圧電圧に基づいて、前記ブートキャパシタの充電電圧を検出する請求項３に記載のスイッチ駆動装置。
  5. 　前記Ｎ型半導体スイッチ素子は、ハーフブリッジ出力段を形成するために電力源と負荷との間に配置される上側スイッチ素子であり、
    　前記電流制御部は、前記上側スイッチ素子がＯＦＦのとき前記ブートキャパシタが充電中であると判断する請求項３又は請求項４に記載のスイッチ駆動装置。
  6. 　前記電流制御部は、外部から入力される前記上側スイッチ素子を駆動する駆動信号を取得し、前記上側スイッチ素子のＯＮ又はＯＦＦを判断する請求項５に記載のスイッチ駆動装置。
  7. 　前記Ｎ型半導体スイッチ素子は、ハーフブリッジ出力段を形成するために電力源と負荷との間に配置される上側スイッチ素子であり、
    　前記電流制御部は、前記上側スイッチ素子と前記負荷との接続点の電圧を検出し、前記電圧が閾値以下のときに前記ブートキャパシタが充電中であると判断する請求項３又は請求項４に記載のスイッチ駆動装置。
  8. 　前記電流制限部は、抵抗値を変更可能な素子であり、前記ブートストラップ回路に含まれるブートダイオードのアノード側に接続され、
    　前記電流制限部は、ブートストラップ回路が接続される制御電源の電圧を検出するとともに、前記制御電圧が高いときには前記電流制限部の抵抗値を高くし、前記制御電圧が低いときには前記電流制限部の抵抗値を低くする請求項１又は請求項２に記載のスイッチ駆動装置。
  9. 　前記Ｎ型半導体スイッチ素子は、炭化ケイ素（ＳｉＣ）を原料とする半導体を用いた請求項１から請求項８のいずれかに記載のスイッチ駆動装置。
  10. 　前記負荷は、３相交流モータである請求項１から請求項９のいずれかに記載のスイッチ駆動装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021090264A (ja) * 2019-12-03 2021-06-10 ローム株式会社 スイッチング回路のゲート駆動回路および制御回路、スイッチング電源
IT202000016072A1 (it) * 2020-07-02 2022-01-02 St Microelectronics Srl Circuito di pilotaggio, dispositivo e procedimento di funzionamento corrispondenti
WO2023162858A1 (ja) * 2022-02-22 2023-08-31 株式会社デンソー 信号処理装置およびプログラム
US11791815B2 (en) 2020-07-02 2023-10-17 Stmicroelectronics S.R.L. Driver circuit, corresponding device and method of operation

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112713763B (zh) * 2020-12-21 2022-05-31 科大国创新能科技有限公司 电路模块的自启动方法、装置及动力总成***
JP2022124684A (ja) * 2021-02-16 2022-08-26 新電元工業株式会社 半導体装置
US20220344946A1 (en) * 2021-04-26 2022-10-27 Delta Electronics, Inc. High voltage device built from modular low voltage devices and operation methods thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013179821A (ja) * 2012-02-01 2013-09-09 Mitsubishi Electric Corp 電力変換装置
JP2014023269A (ja) * 2012-07-18 2014-02-03 Renesas Electronics Corp 半導体集積回路およびその動作方法
JP2016158457A (ja) * 2015-02-26 2016-09-01 沖電気工業株式会社 スイッチング方式の降圧型ｄｃ−ｄｃコンバータ、及び電力変換回路
JP2018007403A (ja) * 2016-07-01 2018-01-11 三菱電機株式会社 電力変換装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4998163A (en) * 1990-04-02 1991-03-05 Welch Allyn, Inc. Stepping motor control having a dynamically variable loop filter circuit
SG66453A1 (en) * 1997-04-23 1999-07-20 Int Rectifier Corp Resistor in series with bootstrap diode for monolithic gate device
JPH11285252A (ja) * 1998-03-30 1999-10-15 Toyo Electric Mfg Co Ltd 充電装置
JP2000197266A (ja) 1998-12-28 2000-07-14 Mitsutoyo Corp 電源保護回路
US6781422B1 (en) * 2003-09-17 2004-08-24 System General Corp. Capacitive high-side switch driver for a power converter
JP4091038B2 (ja) 2003-11-19 2008-05-28 松下電器産業株式会社 プラズマディスプレイのサステインドライバ、及びその制御回路
TW200525869A (en) * 2004-01-28 2005-08-01 Renesas Tech Corp Switching power supply and semiconductor IC
JP5359918B2 (ja) * 2010-02-16 2013-12-04 三菱電機株式会社 半導体装置
JP5585242B2 (ja) 2010-06-25 2014-09-10 サンケン電気株式会社 電源装置
JP5750799B2 (ja) 2011-03-17 2015-07-22 サンデンホールディングス株式会社 インバータ装置
JP2013062717A (ja) * 2011-09-14 2013-04-04 Mitsubishi Electric Corp 半導体装置
US8456867B1 (en) * 2011-12-01 2013-06-04 Telefonaktiebolaget Lm Ericsson (Publ) Start-up procedure for an isolated switched mode power supply
US8593211B2 (en) * 2012-03-16 2013-11-26 Texas Instruments Incorporated System and apparatus for driver circuit for protection of gates of GaN FETs
JP6183101B2 (ja) 2013-09-25 2017-08-23 富士通株式会社 情報処理システム、制御プログラム及び制御方法
US9571093B2 (en) * 2014-09-16 2017-02-14 Navitas Semiconductor, Inc. Half bridge driver circuits
JP6483997B2 (ja) 2014-10-10 2019-03-13 ローム株式会社 パワー半導体駆動回路、パワー半導体回路、及びパワーモジュール回路装置
ITUB20155707A1 (it) * 2015-11-18 2017-05-18 St Microelectronics Srl Circuito di pilotaggio, circuito integrato e dispositivo corrispondenti
JP6577348B2 (ja) * 2015-11-26 2019-09-18 ローム株式会社 同期整流型ｄｃ／ｄｃコンバータ
JP6692069B2 (ja) * 2016-04-27 2020-05-13 パナソニックＩｐマネジメント株式会社 電源装置及び照明装置
JP6683950B2 (ja) 2016-05-27 2020-04-22 富士電機株式会社 電圧駆動型半導体スイッチング素子の駆動電源装置及びその制御方法
WO2018003827A1 (ja) 2016-07-01 2018-01-04 ローム株式会社 半導体装置
US10224814B2 (en) * 2016-08-19 2019-03-05 Sanken Electric Co., Ltd. Control circuit of switching power-supply device and switching power-supply device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013179821A (ja) * 2012-02-01 2013-09-09 Mitsubishi Electric Corp 電力変換装置
JP2014023269A (ja) * 2012-07-18 2014-02-03 Renesas Electronics Corp 半導体集積回路およびその動作方法
JP2016158457A (ja) * 2015-02-26 2016-09-01 沖電気工業株式会社 スイッチング方式の降圧型ｄｃ−ｄｃコンバータ、及び電力変換回路
JP2018007403A (ja) * 2016-07-01 2018-01-11 三菱電機株式会社 電力変換装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021090264A (ja) * 2019-12-03 2021-06-10 ローム株式会社 スイッチング回路のゲート駆動回路および制御回路、スイッチング電源
JP7308137B2 (ja) 2019-12-03 2023-07-13 ローム株式会社 スイッチング回路のゲート駆動回路および制御回路、スイッチング電源
IT202000016072A1 (it) * 2020-07-02 2022-01-02 St Microelectronics Srl Circuito di pilotaggio, dispositivo e procedimento di funzionamento corrispondenti
EP3934097A1 (en) * 2020-07-02 2022-01-05 STMicroelectronics S.r.l. A driver circuit, corresponding device and method of operation
US11476845B2 (en) 2020-07-02 2022-10-18 Stmicroelectronics S.R.L. Driver circuit, corresponding device and method of operation
US11791815B2 (en) 2020-07-02 2023-10-17 Stmicroelectronics S.R.L. Driver circuit, corresponding device and method of operation
WO2023162858A1 (ja) * 2022-02-22 2023-08-31 株式会社デンソー 信号処理装置およびプログラム

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