WO2019193805A1 - スイッチ駆動装置 - Google Patents
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Definitions
- the present invention relates to a switch driving device.
- a half-bridge output stage in which two switch elements are connected in series and a connection point is connected to a load may be used (see, for example, Patent Document 1).
- a bootstrap circuit is combined with the half-bridge output stage in order to ensure a drive voltage when the N-type semiconductor switch element (upper switch element) on the side connected to the drive power supply is on (for example, Patent Documents) 2).
- the gate-source voltage (gate voltage) of the upper switch element connected to the drive power supply is secured by the charge voltage of the boot capacitor included in the bootstrap circuit.
- the charging voltage of the boot capacitor may be higher than the allowable gate voltage (allowable gate voltage) of the upper element, so-called overcharging. If the boot capacitor is overcharged, the signal input to the gate of the switching element may be larger than the allowable gate voltage, which may cause a malfunction.
- An object of the present invention is to provide a switch driving device having a simple circuit configuration and capable of driving the upper element reliably and stably.
- the present invention provides a gate driver for driving an N-type semiconductor switch element, and a current limiting unit capable of limiting a current supplied to a boot capacitor included in a bootstrap circuit that applies a voltage to the gate driver.
- a current control unit that controls the operation of the current limiting unit, and the current control unit drives the current limiting unit to limit the current supplied to the boot capacitor when the charging voltage of the boot capacitor exceeds a threshold value.
- a drive device is provided.
- the current control unit can drive the current limiting unit and limit the current supplied to the boot capacitor according to the state of charge of the boot capacitor. From this, it is possible to suppress a drive signal having a voltage level higher than the allowable gate voltage from being input to the gate of the N-type semiconductor switch element. Thereby, deterioration of the N-type semiconductor switch element can be suppressed.
- the current limiting unit may include a switch element that is turned on or off based on a signal from the current control unit. By doing so, it is possible to passively limit the current supplied to the boot capacitor.
- the current control unit checks whether the boot capacitor is being charged and detects a charging voltage of the boot capacitor, and the current control unit is configured to detect the boot capacitor while the boot capacitor is charging.
- the current limiting unit may be driven when the charging voltage exceeds a threshold value. In this way, it is possible to accurately detect when the boot capacitor is in an overcharged state. Therefore, it is possible to stably operate the N-type semiconductor switch element.
- the current control unit may detect the boot capacitor charging voltage based on a voltage across the boot capacitor or a divided voltage thereof. By doing so, the state of charge of the boot capacitor can be detected more accurately.
- the N-type semiconductor switching element is an upper switching element disposed between a power source and a load to form a half-bridge output stage, and the current control unit is configured such that the upper switching element is OFF. At this time, it may be determined that the boot capacitor is being charged. By doing so, it is possible to easily detect a state in which the boot capacitor is overcharged.
- the current control unit may acquire a drive signal for driving the upper switch element input from the outside, and determine whether the upper switch element is ON or OFF. By doing so, the overcharged state of the boot capacitor can be detected with a simple circuit configuration.
- the N-type semiconductor switch element is an upper switch element disposed between a power source and a load to form a half-bridge output stage
- the current control unit includes the upper switch element and the A voltage at a connection point with the load is detected, and it is determined that the boot capacitor is being charged when the voltage is equal to or lower than a threshold value. By doing so, the overcharged state of the boot capacitor can be detected more accurately.
- the current limiting unit is an element whose resistance value can be changed, and is connected to an anode side of a boot diode included in the bootstrap circuit, and the current limiting unit is connected to the bootstrap circuit. While detecting the voltage of the power supply, the resistance value of the current limiting unit may be increased when the control voltage is high, and the resistance value of the current limiting unit may be decreased when the control voltage is low.
- examples of the N-type semiconductor switching element include a semiconductor using silicon carbide (SiC) as a raw material.
- a switch driving device having a simple circuit configuration and capable of driving an N-type semiconductor switch element reliably and stably.
- FIG. 1 is a schematic view showing a motor drive device.
- the motor M is a three-phase AC motor.
- the motor M includes a U-phase coil MU, a V-phase coil MV, and a W-phase coil MW (see FIG. 2 described later).
- the coils MU, MV, and MW are connected by star connection.
- the motor drive device MMC that drives the motor M includes a motor control unit MCU and a power supply unit PS.
- the motor control unit MCU includes a logic circuit (not shown).
- the motor control unit MCU energizes each phase for performing energization control at an appropriate timing on the coils of each phase (U phase, V phase, W phase) of the motor M based on the position information of the rotor from the motor M. Generate a control signal.
- the motor control unit MCU changes the excitation phase switching timing when the rotation direction of the motor M is switched and when the rotation speed is changed.
- the power supply unit PS supplies driving power (current) to the coils of each phase of the motor M at a timing based on the energization control signal of each phase received from the motor control unit MCU.
- FIG. 2 is a block diagram of a power supply unit including the switch driving device according to the present invention.
- the power supply unit PS includes a switch driving device 100 and a bootstrap circuit BTC.
- Switch drive device 100 includes a driver circuit DRV and a power switch circuit PSW.
- the driver circuit DRV, the power switch circuit PSW, and the diodes DiU, DiV, and DiW constituting the bootstrap circuit BTC are included in one package Pkg.
- the boot diodes DiU, DiV, and DiW are included in the package Pkg, but are not limited thereto, and may be provided outside the package Pkg.
- the power supply unit PS is connected to the first power supply PW1 and the second power supply PW2.
- the first power supply PW1 supplies a control voltage VCC (for example, 10V to 25V) of the driver circuit DRV.
- the second power supply PW2 supplies a drive voltage VDC (for example, about 300V (600V product)) for driving the motor M.
- the power switch circuit PSW includes six transistors PT1 to PT6.
- a power MOSFET is employed as the six transistors PT1 to PT6.
- silicon carbide (SiC) can be used as the semiconductor substrate on which the power MOSFET is formed. That is, the transistors PT1 to PT6 are SiC-MOSFETs.
- the transistors PT1 to PT6 are all N-type MOSFETs.
- the source of the transistor PT1 and the drain of the transistor PT2 are connected.
- the drain of the transistor PT1 is connected to the second power supply PW2.
- the source of the transistor PT2 is connected to the ground point.
- the transistor PT2 may be connected to the ground point via a current detection resistor.
- a U-phase coil MU of the motor M is connected to a connection point between the source of the transistor PT1 and the drain of the transistor PT2.
- the transistors PT3 and PT4 are also connected in the same manner as the transistors PT1 and PT2.
- a V-phase coil MV of the motor M is connected to a connection point between the source of the transistor PT3 and the drain of the transistor PT4.
- the transistors PT5 and PT6 are also connected in the same manner as the transistors PT1 and PT2.
- a W-phase coil MW of the motor M is connected to a connection point between the source of the transistor PT5 and the drain of the transistor PT6.
- transistors PT1, PT3, and PT5 on the second power source PW2 side of the power switch circuit PSW are referred to as upper transistors, and the transistors PT2, PT4, and PT6 on the ground point side are referred to as lower transistors.
- the driver circuit DRV includes an upper driver circuit 10 and a lower driver circuit 20.
- the upper driver circuit 10 is connected to the gates of the upper transistors PT1, PT3, PT5, and outputs drive signals HU, HV, HW to the respective gates.
- the upper transistors PT1, PT3, PT5 are turned on when the voltage levels of the drive signals HU, HV, HW are H level.
- the lower driver circuit 20 is connected to the gates of the lower transistors PT2, PT4, PT6, and inputs drive signals LU, LV, LW to the respective gates.
- the lower transistors PT2, PT4, PT6 are turned on when the voltage levels of the drive signals LU, LV, LW are H level.
- the voltage level being H level indicates that the voltage state is higher than a predetermined voltage.
- the L level indicates a voltage state lower than a predetermined voltage.
- the drive voltage VDC of the second power supply PW2 is applied to the U-phase coil MU and the V-phase coil MV. That is, a current flows from U-phase coil MU to V-phase coil MV.
- current is applied to the coils MU, MV, MW of each phase to excite the coils, and the motor M is driven to rotate.
- the upper driver circuit 10 and the lower driver circuit 20 operate in response to the supply of the control voltage VCC from the first power supply PW1.
- the upper driver circuit 10 and the lower driver circuit 20 are connected to the motor control unit MCU, and the motor control unit MCU controls the energization control signals huin, hvin, hwin,ucin, lvin and lwin are input.
- the energization control signals huin, hvin, and hwin are input to the upper driver circuit 10, and the energization control signals van, lvin, and lwin are input to the lower driver circuit 20.
- the driver circuit DRV inputs the drive signal HU to the gate of the transistor PT1 and the drive signal LU to the gate of the transistor PT2.
- the drive signal HV is input to the gate of the transistor PT3, and the drive signal LV is input to the gate of the transistor PT4.
- the drive signal HW is input to the gate of the transistor PT5, and the drive signal LW is input to the gate of the transistor PT6.
- the bootstrap circuit BTC is a circuit that supplies the upper driver circuit 10 with a voltage necessary for driving the upper transistors PT1, PT3, and PT5.
- the bootstrap circuit BTC is provided for each of the upper transistors PT1, PT3, PT5.
- the circuit connects the first power supply PW1 and the source of the upper transistor PT1, and the boot diode DiU and the boot capacitor BC1 are connected in series from the first power supply PW1 side.
- the upper driver circuit 10 obtains the voltage at the connection point between the boot diode DiU and the boot capacitor BC1 as a voltage necessary for driving the upper transistor PT1.
- a resistor for generating a current having a predetermined current value may be disposed between the first power supply PW1 and the boot diode DiU, but is omitted here.
- the bootstrap circuit BTC includes a boot diode DiV and a boot capacitor BC2 corresponding to the upper transistor PT3, and the upper driver circuit 10 acquires a voltage necessary for driving. Further, the bootstrap circuit BTC includes a boot diode DiW and a boot capacitor BC3 corresponding to the upper transistor PT5, and the upper driver circuit 10 acquires a voltage necessary for driving.
- the driver circuit DRV of the switch driving device 100 includes a circuit that drives the transistors PT1 and PT2, a circuit that drives the transistors PT3 and PT4, and a circuit that drives the transistors PT5 and PT6.
- the circuits for driving these transistors have the same configuration. Therefore, in the following description, a circuit portion that drives the transistor PT1 and the transistor PT2 will be described as a driver circuit DRV.
- a circuit including the boot diode DiU and the boot capacitor BC1 corresponding to the transistor PT1 will be described as a bootstrap circuit BTC.
- the transistor PT1 is an upper transistor PT1
- the transistor PT2 is a lower transistor PT2.
- a connection point between the source of the upper transistor PT1 and the drain of the lower transistor PT2 is a first point P1
- a connection point between the cathode of the boot diode DiU of the bootstrap circuit BTC and the boot capacitor BC1 is a second point P2.
- FIG. 3 is a block diagram showing a schematic configuration of the driver circuit.
- the driver circuit DRV shown in FIG. 3 includes the upper driver circuit 10 and the lower driver circuit 20 as described above.
- the lower driver circuit 20 has the same configuration as the driver circuit used in the conventional switch driving device. Therefore, a detailed description of the configuration and operation of the lower driver circuit 20 is omitted.
- the upper driver circuit 10 includes an upper gate driver 30, an input signal control circuit 40, a current limiting unit 50, a current control unit 60, and a high withstand voltage level shift circuit 70.
- the input signal control circuit 40 inputs an energization control signal (here, huin) from the motor control unit MCU to the upper gate driver 30 via the high withstand voltage level shift circuit 70.
- the upper gate driver 30 generates a drive signal HU for driving the upper transistor PT1 based on the signal input from the input signal control circuit 40, and outputs it to the gate of the upper transistor PT1.
- the upper gate driver 30 acquires a voltage necessary for driving the upper transistor PT1 from the bootstrap circuit BTC including the boot diode DiU and the boot capacitor BC1.
- the bootstrap circuit BTC charges the boot capacitor BC1 with a current supplied from the first power supply PW1.
- both ends of the boot capacitor BC1 are charged to a voltage equal to or higher than the gate threshold voltage, for example.
- the voltage VB at the second point P2 is set higher than the voltage VS at the first point P1 by the charge voltage of the boot capacitor BC1. it can.
- the upper gate driver 30 acquires the voltage VB at the second point P2, whereby the voltage necessary for driving the upper transistor PT1 can be acquired.
- the current limiting unit 50 is provided on a circuit connected from the first power supply PW1 to the boot capacitor BC1. More specifically, it is provided between the first power supply PW1 and the anode of the boot diode DiU. Then, the current limiting unit 50 limits the current supplied from the first power supply PW1 to the boot capacitor BC1 in accordance with a signal (current limiting signal) from the current control unit 60. That is, the current limiting unit 50 adjusts (limits) the voltage (charging voltage) across the boot capacitor BC1. A detailed configuration of the current limiting unit 50 will be described later.
- FIG. 4 is a timing chart showing an output operation (behavior in mode 2 described later) in the U phase of the switch driving device 100.
- the energization control signals huin and van and the voltage VS are shown in order from the top.
- Vsd indicates the source-drain voltage of the lower transistor PT2
- Vf indicates the forward voltage drop of the parasitic diode associated with the lower transistor PT2.
- V-phase and W-phase output operations are the same as those of the U-phase, and the energization control signals huin and van in this figure can be read as energization control signals hvin and lvin or energization control signals hwin and lwin, respectively. It's enough. In this figure, the delay time is ignored for the sake of simplicity.
- the switch driving device 100 that operates as described above, by turning on the upper transistor PT1 and turning off the lower transistor PT2, a voltage is applied from the second power supply PW2 to the U-phase coil MU that is a load. , Current is supplied.
- the voltage VS at the first point P1 may be approximately the same voltage as the drive voltage VDC of the second power supply PW2, that is, about 300V.
- the voltage VB at the second point P2 to which the upper gate driver 30 is connected by the bootstrap circuit BTC is higher than the voltage VS at the first point P1 by the voltage across the boot capacitor BC1 (hereinafter referred to as a charging voltage VBS). )
- the voltage becomes higher by that amount. For example, when the voltage VS at the first point P1 changes from 0V to 300V, if the charging voltage of the boot capacitor BC1 is 18V, the voltage VB at the second point P2 changes from about 18V to 318V.
- the upper gate driver 30 can always obtain a voltage capable of driving the upper transistor PT1 by receiving the supply of the voltage VB from the second point P2. That is, the boot capacitor BC1 serves as a floating power source. Note that the boot capacitor BC1 has a configuration capable of being charged up to a voltage higher than the gate threshold voltage.
- the mode 1 is when the motor current flows in the forward direction of the lower transistor PT2
- the mode 2 is when the body diode of the lower transistor PT2 is on (during the lower regeneration).
- Boot capacitor BC1 is charged in mode 1 and mode 2.
- a motor current IM flows from the neutral point of the motor M to the ground terminal via the first point P1 and the lower transistor PT2 through the U-phase coil MU.
- the voltage VS at the first point P1 is the same voltage (0 V) as the ground point potential.
- IM ⁇ R is a voltage higher than 0V.
- the voltage across the boot capacitor BC1 is substantially the same as the control voltage VCC of the first power supply PW1, and in this state, the boot capacitor BC1 is charged up to the voltage VCC.
- the charging voltage of the boot capacitor BC1 is VBS
- the forward drop voltage of the boot diode DiU is VFBOOT
- the on-resistance value of the lower transistor PT2 is Ron
- the motor current is IM
- VBS VCC -VFBOOT-Ron ⁇ IM.
- the mode 2 will be described.
- the upper transistor PT1 and the lower transistor PT2 include parasitic diodes (body diodes).
- a forward voltage drop due to the parasitic diode of the lower transistor PT2 is defined as Vf.
- the voltage across the boot capacitor BC1 is approximately (VCC + Vf).
- the voltage across the boot capacitor BC1 (VCC + Vf) is higher than the allowable gate-source voltage (referred to as an allowable gate voltage) in the upper transistor PT1. If the voltage across the boot capacitor BC1 (VCC + Vf) becomes higher than the allowable gate voltage, the upper transistor PT1 may be deteriorated or damaged.
- a state where the charging voltage VBS of the boot capacitor BC1 is charged until the charging voltage VBS becomes higher than the allowable gate voltage of the upper transistor PT1 is defined as an overcharged state.
- the SiC-based transistor has a high forward drop voltage Vf of a parasitic diode associated therewith, so that the above-described overcharge state is likely to occur.
- the upper driver circuit 10 includes a current limiting unit 50 in a circuit from the first power supply PW1 to the boot diode DiU. Then, the current limiting unit 50 is operated to control the current supplied to the boot capacitor BC1 so that the boot capacitor BC1 is not overcharged.
- FIG. 5 is a circuit diagram of an example of the upper driver circuit 10 used in the switch driving device 100 according to the present invention.
- the overcharged state of the boot capacitor BC1 occurs because the voltage across the boot capacitor BC1 (VCC + Vf) becomes too large.
- the control voltage VCC of the connected first power supply PW1 is increased, the boot capacitor BC1 is likely to be overcharged as compared with a case where the control voltage VCC is small. Therefore, the switch driving device 100 has a configuration in which the boot capacitor BC1 is not overcharged even when the upper driver circuit 10 is connected to different power supply voltages. Details of the upper driver circuit 10 will be described below.
- the upper driver circuit 10 includes an upper gate driver 30, an input signal control circuit 40, a current limiting unit 50, a current control unit 60, and a high withstand voltage level shift circuit 70.
- the current control unit 60 sends a signal to the current limiting unit 50 to drive the current limiting unit 50 to generate a voltage drop between the first power supply PW1 and the boot diode DiU to charge the boot capacitor BC1. Reduce the voltage. In other words, the current limiting unit 50 limits the current for charging the boot capacitor BC1.
- the input signal control circuit 40 receives an energization control signal huin from a motor driver unit MCU (see FIG. 1 and the like).
- the input signal control circuit 40 includes an inverter (Schmitt buffer) 401 that converts the energization control signal huin into an L signal or an H signal.
- a level shift circuit 402 that raises the voltage level of the signal output from the inverter 401 is provided. This facilitates handling of signals in the upper driver circuit 10.
- a pulse generator 403 that outputs a set pulse signal and a reset pulse signal based on the signal output from the level shift circuit 402 is provided.
- the set pulse signal and reset pulse signal output from the pulse generator 403 are input to the high withstand voltage level shift circuit 70.
- the high withstand voltage level shift circuit 70 includes a transistor 71, a transistor 72, a resistor 73, and a resistor 74.
- the transistors 71 and 72 are N-type MOSFETs and are high breakdown voltage transistors.
- the drain of the transistor 71 is connected via the resistor 73 to the second point P2 or a point having the same potential as the second point P2.
- the source of the transistor 71 is connected to a ground point through a resistor (not shown), and the pulse signal from the pulse generator 403 is input to the gate.
- the drain of the transistor 72 is connected to the second point P2 or a point having the same potential as the second point P2 through the resistor 74.
- the source of the transistor 72 is connected to a ground point via a resistor (not shown), and the pulse signal from the pulse generator 403 is input to the gate.
- the respective signal lines are symmetrical to each other. It is arranged to be.
- connection point between the drain of the transistor 71 and the resistor 73 and the connection point between the drain of the transistor 72 and the resistor 74 respectively indicate the input signal level to an inverter (not shown) that forms the input stage of the upper gate driver 30. It is connected to a clamp circuit 301 (see FIG. 8) that limits it to a predetermined value or less.
- the signal lines of the set pulse signal and the reset pulse signal are laid so as to be symmetrical to each other.
- the length from the connection point between the drain of the transistor 71 and the resistor 73 to the clamp circuit 301 (for example, the length of the set pulse signal wiring), and the connection point between the drain of the transistor 72 and the resistor 74 to the clamp circuit 301.
- the length (for example, the length of the reset pulse signal wiring) is the same length or substantially the same length.
- the element arrangement of the pair of the transistor 71 and the resistor 73 and the pair of the transistor 72 and the resistor 74 are also symmetrical with each other. By doing in this way, the wiring resistance and the parasitic capacitance are made the same, and the shift
- the current limiting unit 50 includes a transistor 501 and a resistor 502.
- the resistor 502 is disposed in a circuit that connects the first power supply PW1 and the boot diode DiU.
- the resistor 502 determines a current value supplied to the boot capacitor BC1.
- the transistor 501 is connected in parallel with the resistor 502.
- the transistor 501 is a P-type MOSFET, and the source is connected to the connection point between the first power supply PW1 and the resistor 502.
- the drain is connected to a connection point between the resistor 502 and the boot diode DiU.
- a signal from the current control unit 60 is input to the gate.
- the current control unit 60 detects the voltage of the first power supply PW1. For example, if one of VCC1 and VCC2 ( ⁇ VCC1) is allowed as the voltage of the first power supply PW1, the current control unit 60 outputs an H level signal to the transistor when the first power supply PW1 is the voltage VCC1. Output to the gate 501. That is, when the voltage of the first power supply PW1 is VCC1, the transistor 501 is turned off. On the other hand, the current control unit 60 outputs an L level signal to the gate of the transistor 501 when the first power supply PW1 is the voltage VCC2. That is, when the voltage of the first power supply PW1 is VCC2, the transistor 501 is turned on. Since the current control unit 60 may be used by changing the threshold voltage of a conventionally known UVLO circuit, a detailed description thereof is omitted.
- the resistance value of the resistor 502 is R1
- the resistance value of the transistor 501 is R2.
- the resistance value R1 >> the resistance value R2.
- the transistor 501 is turned off based on the signal from the current control unit 60. Therefore, the resistance value of the current limiting unit 50 is R1.
- the transistor 501 is turned on based on a signal from the current control unit 60. Therefore, the resistance value of the current limiting unit 50 is a combined resistance of the transistor 501 and the resistor 502 connected in parallel, that is, R1 ⁇ R2 / (R1 + R2).
- the resistance value of the current limiting unit 50 increases, and the voltage drop due to the current limiting unit 50 increases. Therefore, the current for charging the boot capacitor BC1 is reduced. Conversely, when the voltage of the first power supply PW1 is low, the resistance value of the current limiting unit 50 is small, and the voltage drop in the current limiting unit 50 is small. Therefore, the current for charging the boot capacitor BC1 increases.
- the resistance value is increased because the margin for overcharge is small, while for a user who uses the control voltage VCC at a low setting voltage. Since the margin for overcharging is large, the resistance value can be reduced.
- FIG. 6 is a perspective view seen from the lower side of the package Pkg.
- the package Pkg is formed by mounting the upper driver circuit 10, the lower driver circuit 20, the power switch circuit PSW, and the boot diodes DiU, DiV, DiW on the frame BD, and then sealing the resin. It is sealed with a stationary body PB.
- the resin sealing body PB covers the frame BD with an insulating resin.
- 25 terminals Pn1 to Pn25 project from the side surface of the resin sealing body PB.
- each terminal will be described with reference to FIG.
- Terminal Pn1, terminal Pn17, and terminal Pn25 are non-connection terminals.
- Terminals Pn5 to Pn7 are terminals to which signals from the motor control unit MCU are input, and energization control signals (huin, hvin, hwin) of the upper transistors PT1, PT3, PT5 of the U phase, V phase, and W phase, respectively. Input to the upper driver circuit 10.
- the terminal Pn8 is a terminal for inputting the control voltage VCC of the first power supply PW1 to the upper driver circuit 10.
- Terminals Pn9 and Pn16 are ground terminals.
- Terminals Pn10 to Pn12 are terminals to which signals from the motor control unit MCU are input, and the energization control signals (luin, lvin, lwin) of the lower transistors PT2, PT4, PT6 of the U phase, V phase, and W phase, respectively. Is input to the lower driver circuit 20.
- the terminal Pn13 is a terminal for inputting the control voltage VCC from the first power supply PW1 to the lower driver circuit 20.
- the terminal Pn14 is a terminal that transmits an error signal of the switch driving device 100 from the lower driver circuit 20 to the external motor control unit MCU.
- Terminal Pn15 is a short circuit current trip voltage detection terminal.
- Terminals Pn18 to Pn20 are source electrodes of the lower transistors PT2, PT4, and PT6 of the U-phase, V-phase, and W-phase, respectively.
- Terminals Pn21 to Pn23 are output terminals connected to the U-phase, V-phase, and W-phase coils MU, MV, and MW, respectively.
- the terminal Pn24 is connected to the second power supply PW2, and supplies the drive voltage VDC to the power switch circuit PSW of the switch drive device 100.
- the switch drive device 100 is connected to the first power supply PW1 that supplies the control voltage VCC and the second power supply PW2 that supplies the drive voltage VDC.
- the control voltage VCC is set to a low voltage
- the drive voltage VDC is set to a high voltage.
- the terminals Pn5 to Pn16 and Pn18 to Pn20 are low-voltage side terminals to which the control voltage VCC or lower is applied, and the terminals Pn2 to Pn4 and Pn21 to Pn24 are applied with the drive voltage VDC. It is a high voltage side terminal.
- the gap between the terminals on the low voltage side is narrower than the gap between the terminals on the high voltage side. This is because a terminal to which a high voltage is applied needs to avoid a short circuit between adjacent terminals and has a larger electrical influence (noise, etc.) on surrounding terminals and circuits.
- FIG. 7 is a plan view of a frame BD in which each element of the switch driving device 100 is die-bonded.
- upper transistors PT1, PT3, PT5 and lower transistors PT2, PT4, PT6 are arranged side by side in the center of the frame BD.
- the upper transistors PT1, PT3, PT5 and the lower transistors PT2, PT4, PT6 are elements to which a high voltage is applied (high withstand voltage elements), and are arranged with a gap that does not have an electrical influence on each other.
- the upper driver circuit 10 that drives the upper transistors PT1, PT3, and PT5 and the lower driver circuit 20 that drives the lower transistors PT2, PT4, and PT6 are configured by a one-chip IC.
- the upper driver circuit 10 and the upper transistors PT1, PT3, and PT5 are arranged with a gap that does not electrically affect each other.
- the lower driver circuit 20 and the upper transistors PT2, PT4, and PT6 are arranged with a gap that does not have an electrical influence on each other.
- the upper driver circuit 10 is disposed at the center or substantially the center in the direction in which the upper transistors PT1, PT3, and PT5 are arranged.
- the upper driver circuit 10 and the upper transistors PT1, PT3, and PT5 are connected by a low-resistance metal wire BW such as gold.
- the mounting position of the upper driver circuit 10 on the frame BD is determined so that the length of the wire BW is within a certain range.
- the transistors PT1 to PT6 and the terminals Pn18 to Pn23 are connected with the corresponding relationship shown in the figure, and the connection between the transistor and the terminal is also connected by the wire BW.
- the arrangement positions of the transistors and terminals are also determined so that the length of the wire BW falls within a certain range.
- Aluminum wires are used as the wires BW connecting the transistors PT1 to PT6 and the terminals Pn18 to Pn23.
- the upper driver circuit 10 and the boot diodes DiU, DiV, and DiW are also connected by the wire BW.
- the arrangement of the upper driver circuit 10 and the boot diodes DiU, DiV, and DiW is also determined so that the length of the wire BW is within a certain range.
- the upper driver circuit 10 and the frame BD are connected by a wire BW, and the length of the wire BW is formed within a certain range.
- the lower driver circuit 20 and the frame BD are connected by a wire BW so that the length of the wire BW is within a certain range.
- the length of the wire BW can be kept within a certain range, and variations in the resistance and parasitic capacitance of the wire BW can be suppressed. Signal delay due to variations in resistance and parasitic capacitance can be suppressed. Thereby, the motor M can be operated with high accuracy. Moreover, if the length of the wire BW can be shortened, defects in the manufacturing process such as wire flow can be reduced.
- FIG. 8 is a schematic diagram showing a schematic configuration of an integrated circuit constituting the upper driver circuit 10.
- the upper driver circuit 10 includes an input signal control circuit 40 (in particular, an inverter 401 and a level shift circuit 402) to which energization control signals huin, hvin, and hwin are input, and an input block in which a current control unit 60 is disposed. BK1 is provided.
- the upper driver circuit 10 includes a U-phase block BKU, a V-phase block BKV, and a W-phase block including an upper gate driver 30 that drives the gates of the U-phase, V-phase, and W-phase upper transistors PT1, PT3, and PT5. BKW is provided. Further, the upper driver circuit 10 includes current limiting unit regions RESU, RESV, and RESW in which current limiting units 50 for the U phase, the V phase, and the W phase are formed.
- the input block BK1 is arranged at the left end of the semiconductor substrate (chip).
- a W-phase block BKW is arranged to the right of the input block BK1
- a V-phase block BKV is arranged to the right of the input block BK1
- a U-phase block BKU is arranged to the rightmost end.
- the current limiter regions RESW, RESV, and RESU are all disposed at the upper end of the semiconductor substrate (chip), and are disposed above the W-phase block BKW, the V-phase block BKV, and the U-phase block BKU, respectively. .
- Terminals Pn2 to Pn4 are connected to power supply pads of U-phase block BKU, V-phase block BKV, and W-phase block BKW.
- the input block BK1 is a so-called low voltage block in which elements controlled by the control voltage VCC (or an internal power supply VREG generated based on the control voltage VCC) are arranged.
- the current control unit 60 is arranged in a region away from the W-phase block BKW, here, in the upper left part of the input block BK1.
- the pulse generators 403 of the input signal control circuit 40 are respectively arranged. Further, a high withstand voltage level shift circuit 70 and an upper gate driver 30 are arranged.
- the upper gate driver 30 is provided with a clamp circuit 301.
- the high withstand voltage level shift circuit 70 and the upper gate driver 30 are regions to which the drive voltage VDC is applied and are high voltage regions. As shown in FIG. 8, the high withstand voltage level shift circuit 70 and the clamp circuit 301 are arranged adjacent to each other in the left-right direction, and are arranged with their center lines aligned in the up-down direction.
- the wiring pattern of the signal line that transmits the set pulse signal and the arrangement of the elements connected thereto, and the wiring pattern of the signal line that transmits the reset pulse signal and the arrangement of the elements connected thereto are as follows. Are symmetrical. As a result, a signal from the high withstand voltage level shift circuit 70 to the clamp circuit 301 (more specifically, an RS flip-flop (not shown) is connected via an inverter (not shown) provided at the first stage of the upper gate driver 30). Variation in input set pulse signal and reset pulse signal can be suppressed.
- a pulse generator 403 is provided in each of the U-phase block BKU, the V-phase block BKV, and the W-phase block BKW.
- Each of the pulse generators 403 of the U-phase block BKU, the V-phase block BKV, and the W-phase block BKW is depicted as a level shift circuit 402 (in this figure, a single block) arranged in the input block BK1.
- the input block BK1 includes a level shift circuit for each phase) to send a signal for controlling energization of the upper transistors PT1, PT3, PT5 of each phase.
- the semiconductor substrate (chip) of the upper driver circuit 10 is a multilayer substrate including a plurality of (for example, two layers) wiring layers.
- the first wiring layer formed on the element formation region of the semiconductor substrate (chip) includes pattern wirings PC11, PC12, and PC13 extending upward from the right end of the level shift circuit 402.
- the pattern wirings PC11, PC12, and PC13 are arranged between the input block BK1 and the W-phase block BKW, and are arranged in parallel on the left and right. And the upper end part of pattern wiring PC11, PC12, and PC13 reaches
- pattern wirings PC21, PC22 and PC23 extending in the left-right direction are arranged, and the pattern wiring PC11 is connected to the pattern wiring PC21 and the pattern wiring.
- the wiring PC12 is connected to the pattern wiring PC22, the pattern wiring PC13, and the pattern wiring PC23 through interlayer vias (not shown).
- the pattern wirings PC21, PC22, and PC23 are arranged in parallel vertically.
- the pattern wiring PC21 is connected to the pulse generator 403 of the U-phase block BKU.
- Pattern wiring PC22 is connected to pulse generator 403 of V-phase block BKV.
- Pattern wiring PC23 is connected to pulse generator 403 of W-phase block BKW. This diagram is merely an example, and the layout of the pattern wiring can be arbitrarily changed.
- the pattern wirings PC11, PC12, and PC13 are provided in the first wiring layer, and the pattern wirings PC21, PC22, and PC23 are provided in the second wiring layer, so that the U-phase block BKU is supplied from the level shift circuit 402.
- the pattern wiring connected to each block of the V-phase block BKV and the W-phase block BKW is prevented from crossing with other signals. Further, these pattern wirings are laid so as to bypass the current control unit 60. Thereby, the signal sent from the level shift circuit 402 to the pulse generator 403 is not easily influenced by other signals.
- the bootstrap circuit BTC is reliably operated to secure the voltage necessary for the operation of the upper transistors PT1, PT3, and PT5, and the overcharge of the boot capacitor BC1 is suppressed.
- the drive signal for driving the upper transistors PT1, PT3, PT5 is prevented from exceeding the allowable gate voltage.
- the upper transistors PT1, PT3, PT5 can be reliably operated, and deterioration, breakage, etc. of the upper transistors PT1, PT3, PT5 due to the input of a drive signal that is higher than the allowable gate voltage can be suppressed. it can.
- FIG. 9 is a circuit diagram of another example of the upper driver circuit provided in the switch driving device according to the present invention.
- the input signal control circuit 40A, the current limiting unit 50A, and the current control unit 60A of the upper driver circuit 10A are different from the switch drive device 100.
- the high withstand voltage level shift circuit 70 has the same configuration as that of the first embodiment, and detailed illustration thereof is omitted.
- the current limiting unit 50 ⁇ / b> A includes a current limiting transistor 51.
- the current limiting transistor 51 is a P-type MOSFET, and the source of the current limiting transistor 51 is connected to the first power supply PW1.
- the drain of the current limiting transistor 51 is connected to the anode of the boot diode DiU.
- the current limit signal CLMT from the current control unit 60A is input to the gate of the current limit transistor 51.
- the current limit transistor 51 When the current limit signal CLMT is the L signal, the current limit transistor 51 is turned on, and a current is supplied to the boot capacitor BC1. When the current limit signal CLMT is an H signal, the current limit transistor 51 is turned off, and the supply of current to the boot capacitor BC1 is limited.
- the current control unit 60A includes a voltage detection circuit 61 and a level shift circuit 62.
- the voltage detection circuit 61 detects the voltage (VB-VS) at the second point P2 with respect to the first point P1.
- the voltage (VB ⁇ VS) is the charging voltage VBS of the boot capacitor BC1.
- the voltage detection circuit 61 includes a resistor 611 and a resistor 612 which are two voltage dividing resistors connected in series between the second point P2 and the first point P1.
- a connection point between the resistor 611 and the resistor 612 is connected to an inverting input terminal of the comparator 613.
- a voltage higher than the voltage VS at the first point P1 by a certain voltage is input to the non-inverting input terminal. This constant voltage is the threshold voltage. That is, until the voltage (VB ⁇ VS) exceeds the threshold voltage, the comparator 613 outputs an H signal. When the voltage (VB ⁇ VS) exceeds the threshold voltage, the comparator 613 outputs an L signal.
- the output of the comparator 613 is input to the level shift circuit 62.
- the level shift circuit 62 receives a signal from the voltage detection circuit 61 and a signal from the input signal control circuit 40A, and outputs a current limit signal to the current limiter 50A.
- the level shift circuit 62 includes a first transistor 621, a second transistor 622, a current detection resistor 623, and a comparator 624.
- the first transistor 621 is a P-type MOSFET
- the second transistor 622 is an N-type MOSFET.
- the source of the first transistor 621 is connected to the second point P2 or the same potential as the second point P2.
- the drain of the first transistor 621 is connected to the drain of the second transistor 622.
- the output signal of the comparator 613 of the voltage detection circuit 61 is input to the gate of the first transistor 621.
- the source of the second transistor 622 is grounded via the resistor 623.
- a signal from the input signal control circuit 40A is input to the gate of the second transistor 622.
- a surge countermeasure diode 6221 is connected between the gate and source of the second transistor 622.
- the voltage at the connection point between the source of the second transistor 622 and the resistor 623 is input to the non-inverting input terminal of the comparator 624.
- a surge countermeasure diode 6241 is connected between the non-inverting input terminal of the comparator 624 and the ground terminal with the polarity shown in the figure.
- a predetermined threshold voltage is applied to the inverting input terminal of the comparator 624. Then, the output of the comparator 624 is input to the gate of the current limiting transistor 51 of the current limiting unit 50A as the current limiting signal CLMT.
- the voltage VB at the second point P2 may be a high voltage exceeding 300V. Therefore, a Zener diode 6211 is connected in parallel to the first transistor 621 and clamped. As a result, the voltage between the source and the drain of the first transistor 621 is clamped to be equal to or lower than a certain voltage.
- the clamp portion is described as one zener diode 6211, but a configuration in which a plurality of zener diodes 6211 are connected in series may be used.
- the second transistor 622 is a high voltage transistor.
- the first transistor 621 is turned off when an H signal is input to the gate, and is turned on when an L signal is input to the gate. That is, in the first transistor 621, when the charging voltage of the boot capacitor BC1 reaches the threshold value, the L signal from the comparator 613 is input to the gate of the first transistor 621. As a result, the first transistor 621 is turned on, and a current flows through the first transistor 621. However, no current flows if the second transistor 622 is OFF.
- the second transistor 622 is turned on when an H signal is input to the gate, and is turned off when an L signal is input to the gate.
- the input signal control circuit 40A outputs an L signal to the second transistor 622 when the energization control signal huin is an H signal from the motor control unit MCU. Further, when the energization control signal huin is an L signal, an H signal is output to the second transistor 622.
- the energization control signal huin is an L signal
- the upper transistor PT1 is turned off. Therefore, the second transistor 622 is turned on when the upper transistor PT1 is turned off.
- the level shift circuit 62 when the upper transistor PT1 is OFF and the charging voltage of the boot capacitor BC1 exceeds the threshold voltage, a current flows through the current detection resistor 623.
- a current flows through the current detection resistor 623, a voltage is applied to the non-inverting input terminal of the comparator 624.
- the comparator 624 outputs an H signal as the current limiting signal CLMT.
- the current limiting transistor 51 is turned off, and the current for charging the boot capacitor BC1 is limited.
- the voltage detection circuit 61 detects the charging voltage of the boot capacitor BC1. Further, the input signal control circuit 40A detects ON or OFF of the upper transistor PT1 from the energization control signal huin. Then, when the upper transistor PT1 is OFF and the charging voltage of the boot capacitor BC1 exceeds the threshold voltage, the current for charging the boot capacitor BC1 is limited, and the charging of the boot capacitor BC1 is limited. Note that the boot capacitor BC1 is charged when the upper transistor PT1 is OFF. Therefore, the current control unit 60A limits the current for charging the boot capacitor BC1 when the boot capacitor BC1 is charged, and the charge voltage of the boot capacitor BC1 exceeds a certain value.
- the switch driving device 100A that can operate the bootstrap circuit BTC accurately while suppressing the overcharged state of the boot capacitor BC1.
- an appropriate voltage can be applied to the load (motor) at an accurate timing, and the operation of the load (motor) can be executed with high accuracy.
- FIG. 10 is a diagram illustrating a state in which the overcharge state of the boot capacitor BC1 is suppressed.
- the solid line indicates the behavior of the present embodiment, and the broken line indicates the previous behavior.
- the comparator 613 of the voltage detection circuit 61 uses two values of an overcharge detection threshold VthH and an overcharge detection release threshold VthL (where VthH> VthL) as threshold voltages for comparison with the charging voltage VBS of the boot capacitor BC1. It is desirable to use a hysteresis comparator.
- the overcharge detection threshold VthH is slightly lower than the gate absolute maximum rating VGr of the upper transistors PT1, PT3, PT5 (for example, 22V for a SiC-based MOSFET) (for example, 19.5V ( It may be set to a minimum of 18V and a maximum of 21V)) due to variations.
- the overcharge detection cancellation threshold value VthL may be set to a voltage value (for example, 19V (minimum 17.5V due to variations, maximum 20.5V)) that is lower than the overcharge detection threshold VthH. By performing such setting, it is possible to drive the upper transistor below the gate absolute maximum rating.
- FIG. 11 is a circuit diagram of a modification of the upper driver circuit according to the present invention.
- An upper driver circuit 10B shown in FIG. 11 is a circuit obtained by improving the upper driver circuit 10A shown in FIG. Therefore, like the upper driver circuit 10A, the upper driver circuit 10B detects OFF of the upper transistor PT1 based on the energization control signal huin, and when the charging voltage of the boot capacitor BC1 reaches the threshold voltage, the boot capacitor BC1 Limit the current to charge.
- the output of the inverter 52 is input to the gate of the current limiting transistor 51.
- the voltage detection circuit 61B of the current control unit 60B includes the resistors 611 and 612 of the voltage detection circuit 61 as they are.
- the delay circuit delays the output signal of the inverter 618 and adjusts the timing of current limitation.
- the output of the delay circuit is input to the gate of the transistor 616 through the buffer 619.
- the buffer 619 can have a configuration in which, for example, two stages of inverters are connected in series.
- the inverter 618 may be a buffer and the buffer 619 may be an inverter.
- the number of inverter stages subsequent to the comparator 613 is arbitrary as long as a gate signal of an appropriate logic level can be given to the gate of the newly introduced transistor 616.
- the transistor 616 is an N-type MOSFET.
- the drain of the transistor 616 is connected to the second point P2 or a point having the same potential as the second point P2 through the resistor 617.
- the source of the transistor 616 is connected to the first point P1 or a point having the same potential as the first point P1. Accordingly, when the L signal is output from the comparator 613, the transistor 616 is turned on, and a current flows through the resistor 617. As a result, a voltage is generated between the gate and source of the first transistor 621 of the level shift circuit 62B, and the first transistor 621 is turned on. That is, the voltage detection circuit 61B turns on the first transistor 621 of the level shift circuit 62B after the charging voltage of the boot capacitor BC1 reaches the threshold voltage.
- the input signal control circuit 40B includes a level shift unit 41 and an inverter 42.
- the energization control signal huin input to the input signal control circuit 40B is, for example, a signal of 0V-5V.
- the switch driving device 100B for example, 18V is adopted as the control voltage VCC. Therefore, the level shift unit 41 boosts the energization control signal huin according to the control voltage VCC of the switch driving device 100B.
- the inverter 42 inverts the boosted signal.
- An inverted signal that is, a signal obtained by inverting the energization control signal huin is input to the gate of the second transistor 622.
- the input signal control circuit 40B has the same configuration as the input signal control circuit 40 (see FIG. 5 above), and a series of signals of Schmitt buffer ⁇ level shifter ⁇ pulse generator.
- the output of the level shifter is connected to the inverter 42.
- one end of the current detection resistor 623 of the level shift circuit 62B is connected to the ground terminal.
- An inverter 625 that inverts and outputs an input signal is attached to a connection point between the source of the second transistor 622 and the resistor 623 instead of the comparator 624.
- a diode 6231 is attached in parallel with the resistor 623 and having a forward direction from the ground terminal toward the inverter 625.
- the output of the inverter 625 is input to the level shift unit 626 and the output of the level shift unit 626 is input to the delay unit 627. Then, the output of the delay unit 627 is input to the current limiting unit 50B.
- the upper transistor PT1 is turned off.
- the voltage level is shifted by the level shift unit 41.
- the L level is maintained.
- the signal level is inverted by the inverter 42, and an H level signal is input to the gate of the second transistor 622.
- the second transistor 622 is turned on.
- the first transistor 621 is ON, a current flows through the resistor 623, an H level signal is input to the inverter 625, and an L level signal is output.
- the input signal control circuit 40B has the same configuration as that of the input signal control circuit 40 (see FIG. 5 above), and has a series of signal paths of Schmitt buffer ⁇ level shifter ⁇ pulse generator. The output of the level shifter is connected to the inverter 42.
- the L level output signal from the delay unit 627 is input to the inverter 52 of the current limiting unit 50B.
- the L level input signal is inverted by the inverter 52, and the H level output signal is input to the gate of the current limiting transistor 51.
- the current limiting transistor 51 is turned off, and the supply of the charging current to the boot capacitor BC1 is stopped.
- the switch drive device 100B by using a plurality of inverters, the influence of delay due to parasitic capacitances such as wiring, resistance, and transistors can be removed. Thereby, it is possible to control the load (motor) in more detail.
- FIG. 12 is a timing chart for explaining the overcharge occurrence timing, in which the charging voltage VBS (solid line) of the boot capacitor BC1 and the motor current IM (broken line) are depicted, and as an enlarged view thereof, an energization control signal huin
- the gate-source voltage Vgs of the upper transistor PT1, the voltage VS at the first point, and the charging voltage VBS are depicted.
- a modification is introduced as a third embodiment.
- FIG. 13 is a circuit diagram showing another example of the upper driver circuit used in the switch driving device according to the present invention.
- the upper driver circuit 10C shown in FIG. 13 is different from the upper driver circuit 10B shown in FIG. 11 in that it includes a current control unit 60C including a reference voltage detection circuit 63 that detects the voltage VS at the first point P1. Further, the input signal control circuit 40 does not output a signal input to the gate of the second transistor 622 of the level shift circuit 62C. That is, the input signal control circuit 40 includes only a circuit that outputs a signal for driving the upper gate driver 30.
- the other points of the upper driver circuit 10C are the same as those of the upper driver circuit 10B shown in FIG. 11, and substantially the same parts are denoted by the same reference numerals and detailed description of the same parts is omitted. .
- the overcharge of the boot capacitor BC1 will be described.
- the reference voltage detection circuit 63 detects the voltage VS at the first point P1. As shown in FIG. 13, a first resistor 631 and a first resistor 631 are connected to the first power source PW1 or the first power source PW1 on the circuit connecting the same potential point and the first point P1 or the first potential point. Two resistors 632 and a diode 633 are connected in series in this order from the first power supply PW1 side. The cathode of the diode 633 is connected to the first point P1 or a point having the same potential as the first point.
- the reference voltage detection circuit 63 includes a transistor 634.
- the transistor 634 is a P-type MOSFET, and its source is connected to a point having the same potential as that of the first power supply PW1.
- the drain of the transistor 634 is connected to the ground terminal via a resistor 635 serving as a load.
- the gate of the transistor 634 is connected to the connection point of the first resistor 631 and the second resistor 632.
- a connection point between the drain of the transistor 634 and the resistor 635 is connected to an input of the inverter 636.
- the output of the inverter 636 is connected to the input of the inverter 637, and the output of the inverter 637 is connected to the gate of the second transistor 622 of the level shift circuit 62C.
- the inverter 636 and the inverter 637 each output an output signal having a voltage level that is inverted with respect to the voltage level of the input signal.
- the transistor 634 is turned off.
- an L level signal is input to the inverter 636 and an H level signal is output.
- An H level signal is input to the inverter 637, and an L level signal is input to the gate of the second transistor 622. Therefore, the second transistor 622 is turned off.
- a current that flows to the first point P1 side is generated in the diode 633.
- This current flows through the first resistor 631 and the second resistor 632 from the first power supply PW1 side.
- a current flows through the first resistor 631 a voltage is applied between the gate and the source of the transistor 634 by the voltage across the first resistor 631, and the transistor 634 is turned on.
- the current that flows through the transistor 634 flows through the resistor 635.
- an H level signal is input to the inverter 636 and an L level signal is output.
- An L level signal is input to the inverter 637, and an H level signal is input to the gate of the second transistor 622. Therefore, the second transistor 622 is turned on. That is, the overcharge state can be detected.
- the gate-source voltage for turning on the transistor 634 is determined by the resistance value of the first resistor 631 and the current value flowing through the first resistor 631.
- the current flowing through the first resistor 631 is determined by the combined resistance of the first resistor 631 and the second resistor 632 and the difference (VCC ⁇ VS) between the voltage VCC of the first power supply PW1 and the voltage VS at the first point P1.
- the diode 633 also has an internal resistance, but is neglected because it is much smaller than the first resistance 631 and the second resistance 632. Therefore, by adjusting the resistance values of the first resistor 631 and the second resistor 632, the transistor 634 is turned on when the voltage VS at the first point P1 becomes a voltage at which overcharge can occur. Can do.
- diodes 638 and 639 are provided between the gate and the drain of the transistor 634 and between the gate and the source as a countermeasure against a surge.
- the current control unit 60C of the switch driving device 100C detects the voltage VS at the first point P1 by the reference voltage detection circuit 63. Then, the current control unit 60C sets the voltage VS to a predetermined voltage lower than the ground voltage (voltage VS when the boot capacitor BC1 is overcharged), and the charge voltage VBS of the boot capacitor BC1 becomes the threshold voltage. When it reaches, the boot capacitor BC1 is determined to be in an overcharged state, and the charging current to the boot capacitor BC1 is limited. As a result, the boot capacitor BC1 can be reliably charged until the required voltage is reached, and the overcharge state can be more reliably suppressed.
- the current control unit 60B (60C) confirms the input signal huin or the voltage VS at the first point P1 and the charging voltage VBS of the boot capacitor BC1 to determine the boot capacitor. It was confirmed whether BC1 was in an overcharged state. As described above, the boot capacitor BC1 can be overcharged when the upper transistor PT1 and the lower transistor PT2 are in mode 2. Therefore, the current control unit 60 detects the gate signal HU of the upper transistor PT1 and the gate signal LU of the lower transistor PT2, and is in mode 2, that is, the upper transistor PT1 is OFF and the lower transistor PT2 is The current limiting unit 50 may be controlled by detecting when it is OFF.
- FIG. 14 is a plan view showing a pad arrangement example of the upper driver circuit.
- the upper side driver circuit 10 of 1st Embodiment (FIG. 5)
- tip, the pad, and the wire are shown as the continuous line.
- the chips, pads, and wires are indicated by broken lines.
- a plurality of pads (BVCC1 to BVCC3, AVB1 to AVB3, DVB1 to DVB3, HIN1 to HIN3, AVCC, DVCC, ACOM, DCOM, VS1 are provided on the surfaces of the upper driver circuits 10 and 10A to 10C. To VS3 and HO1 to HO3) are formed. Hereinafter, each pad will be described with reference to FIGS. 2 and 7 as appropriate.
- the pads BVCC1 to BVCC3 are connected to the anodes of the diodes DiU, DiV, and DiW, respectively.
- Each of the pads AVB1 to AVB3 is connected to each analog system boot power supply line in the chip.
- the pads DVB1 to DVB3 are respectively connected to the digital system boot power supply lines in the chip.
- the pad DVCC is also connected to the terminal Pn8.
- the pad AVCC is connected to an analog control voltage line inside the chip.
- the pad DVCC is connected to a digital control voltage line inside the chip.
- the pad ACOM is connected to an analog common power supply line inside the chip.
- the pad DCOM is connected to a digital common power supply line inside the chip.
- the pads VS1 and HO1 are connected to the source and gate of the upper transistor PT1, respectively.
- the pads VS2 and HO2 are connected to the source and gate of the upper transistor PT3, respectively.
- the pads VS3 and HO3 are connected to the source and gate of the upper transistor PT5, respectively.
- the upper driver circuit 10 of the first embodiment and the upper driver circuits 10A to 10C of the second embodiment and the third embodiment have different chip sizes due to differences in the circuit elements integrated with each other. Has also changed. More specifically, the upper driver circuits 10A to 10C indicated by broken lines are extended to the length in the left-right direction on the paper surface than the upper driver circuit 10 indicated by solid lines.
- the chip size is changed as described above, it is desirable to appropriately adjust the arrangement of the pads so that the lengths of the wires connected to the pads are within a certain range. For example, by optimizing the pad arrangement as shown in this figure, an existing package that has been used can be used, so that the reliability of the switch driving device can be improved.
- the switch drive device can be used as, for example, a motor driver that supplies drive power to a motor having a coil.
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Abstract
例えば、スイッチ駆動装置100は、N型半導体スイッチ素子PT1を駆動するドライバ30と、ブートストラップ回路BTCに含まれるブートキャパシタBC1に供給する電流を制限可能な電流制限部50と、電流制限部50の動作を制御する電流制御部60とを備え、電流制御部60は、ブートキャパシタBC1の充電電圧が閾値を超えるとき、電流制限部50を駆動して、ブートキャパシタBC1に供給される電流を制限する。
Description
本発明は、スイッチ駆動装置に関するものである。
スイッチングレギュレータやモータドライバとして用いられるスイッチ駆動装置において、2個のスイッチ素子を直列に接続し、接続点を負荷に接続するハーフブリッジ出力段が用いられる場合がある(例えば特許文献1参照)。ハーフブリッジ出力段には、駆動電源に接続される側のN型半導体スイッチ素子(上側スイッチ素子)のオン時における駆動電圧を確保するために、ブートストラップ回路が組み合わせられる場合が多い(例えば特許文献2参照)。このようなスイッチ駆動装置では、ブートストラップ回路に含まれるブートキャパシタの充電電圧により、駆動電源に接続される上側スイッチ素子のゲート・ソース間電圧(ゲート電圧)を確保している。
しかしながら、スイッチ駆動装置の構成によっては、ブートキャパシタの充電電圧が、上側素子の許容されるゲート電圧(許容ゲート電圧)よりも高くなる、いわゆる、過充電になる場合がある。ブートキャパシタが過充電になると、スイッチング素子のゲートに入力される信号が、許容ゲート電圧よりも大きくなる場合があり、不具合の発生の原因になる可能性がある。
本発明は、簡単な回路構成を有し、上側素子を確実かつ安定して駆動可能なスイッチ駆動装置を提供することを目的とする。
上記目的を達成すべく、本発明は、N型半導体スイッチ素子を駆動するゲートドライバと、ゲートドライバに電圧を印加するブートストラップ回路に含まれるブートキャパシタに供給する電流を制限可能な電流制限部と、電流制限部の動作を制御する電流制御部とを備え、電流制御部は、ブートキャパシタの充電電圧が閾値を超えるとき、電流制限部を駆動してブートキャパシタに供給される電流を制限するスイッチ駆動装置を提供する。
このような構成にすることで、電流制御部が、ブートキャパシタの充電状態に応じて、電流制限部を駆動してブートキャパシタに供給される電流を制限できる。このことから、N型半導体スイッチ素子のゲートに許容ゲート電圧以上の電圧レベルの駆動信号が入力されるのを抑制できる。これにより、N型半導体スイッチ素子の劣化等を抑制できる。
上記構成において、前記電流制限部は、前記電流制御部からの信号に基づいてON又はOFFとなるスイッチ素子を含んでもよい。このようにすることで、ブートキャパシタに供給される電流を受動的に制限することが可能である。
上記構成において、前記電流制御部は、前記ブートキャパシタが充電中か否かを確認するとともに前記ブートキャパシタの充電電圧を検出し、前記電流制御部は、前記ブートキャパシタが充電中において、前記ブートキャパシタの充電電圧が閾値を超えたときに、前記電流制限部を駆動してもよい。このようにすることで、ブートキャパシタが過充電状態のときを正確に検出できる。そのため、N型半導体スイッチ素子を安定して動作させることが可能である。
上記構成において、前記電流制御部は、前記ブートキャパシタの両端間電圧ないしはその分圧電圧に基づいて前記ブートキャパシタの充電電圧を検出してもよい。このようにすることで、ブートキャパシタの充電状態をより正確に検出できる。
上記構成において、前記N型半導体スイッチ素子は、ハーフブリッジ出力段を形成するために電力源と負荷との間に配置される上側スイッチ素子であり、前記電流制御部は、前記上側スイッチ素子がOFFのとき前記ブートキャパシタが充電中であると判断してもよい。このようにすることで、ブートキャパシタが過充電になる状態を簡単に検出できる。
上記構成において、前記電流制御部は、外部から入力される前記上側スイッチ素子を駆動する駆動信号を取得し、前記上側スイッチ素子のON又はOFFを判断してもよい。このようにすることで、簡単な回路構成で、ブートキャパシタの過充電状態を検出できる。
上記構成において、前記N型半導体スイッチ素子は、ハーフブリッジ出力段を形成するために電力源と負荷との間に配置される上側スイッチ素子であり、前記電流制御部は、前記上側スイッチ素子と前記負荷との接続点の電圧を検出し、前記電圧が閾値以下のときに前記ブートキャパシタが充電中であると判断する。このようにすることで、ブートキャパシタの過充電状態をより正確に検出できる。
上記構成において、前記電流制限部は、抵抗値を変更可能な素子であり、前記ブートストラップ回路に含まれるブートダイオードのアノード側に接続され、前記電流制限部は、ブートストラップ回路が接続される制御電源の電圧を検出するとともに、前記制御電圧が高いときには前記電流制限部の抵抗値を高くし、前記制御電圧が低いときには前記電流制限部の抵抗値を低くするようにしてもよい。
上記構成において、前記N型半導体スイッチ素子は、炭化ケイ素(SiC)を原料とする半導体を用いたものを挙げることができる。
本発明によれば、簡単な回路構成を有し、N型半導体スイッチ素子を確実かつ安定して駆動可能なスイッチ駆動装置を提供することが可能となる。
以下に本発明の実施形態を図面を参照して説明する。
<第1実施形態>
図1はモータ駆動装置を示す概略図である。図1に示す通り、モータMは、3相交流モータである。モータMは、U相コイルMU、V相コイルMV及びW相コイルMWを備える(後出の図2を参照)。なお、モータMにおいて、各コイルMU、MV、MWは、スター結線で結線されている。しかしながら、これに限定されず、デルタ結線であってもよい。モータMを駆動するモータ駆動装置MMCは、モータコントロールユニットMCUと、電力供給部PSとを備える。
図1はモータ駆動装置を示す概略図である。図1に示す通り、モータMは、3相交流モータである。モータMは、U相コイルMU、V相コイルMV及びW相コイルMWを備える(後出の図2を参照)。なお、モータMにおいて、各コイルMU、MV、MWは、スター結線で結線されている。しかしながら、これに限定されず、デルタ結線であってもよい。モータMを駆動するモータ駆動装置MMCは、モータコントロールユニットMCUと、電力供給部PSとを備える。
モータコントロールユニットMCUは、論理回路(不図示)を含む。モータコントロールユニットMCUは、モータMからのロータの位置情報に基づいて、モータMの各相(U相、V相、W相)のコイルに適切なタイミングで通電制御を行うための各相の通電制御信号を生成する。また、モータコントロールユニットMCUは、モータMの回転方向の切り替え時及び回転速度の変更時等のときに、励磁相切替タイミングを変更する。
電力供給部PSは、モータコントロールユニットMCUから受け取った、各相の通電制御信号に基づくタイミングでモータM各相のコイルに駆動用の電力(電流)を供給する。
次に、電力供給部PSについて図面を参照して説明する。図2は、本発明にかかるスイッチ駆動装置を備えた電力供給部のブロック図である。図1、図2に示すように、電力供給部PSは、スイッチ駆動装置100と、ブートストラップ回路BTCとを備える。スイッチ駆動装置100は、ドライバ回路DRVと、パワースイッチ回路PSWとを含む。
図2に示すように、スイッチ駆動装置100では、ドライバ回路DRV、パワースイッチ回路PSW、及びブートストラップ回路BTCを構成するダイオードDiU、DiV、DiWが、一つのパッケージPkg内に含まれている。なお、ブートダイオードDiU、DiV、DiWは、パッケージPkg内に含まれているが、これに限定されず、パッケージPkgの外部に設けられてもよい。
図2に示すように、電力供給部PSは、第1電源PW1と第2電源PW2とに接続される。第1電源PW1は、ドライバ回路DRVの制御電圧VCC(例えば10V~25V)を供給する。第2電源PW2は、モータMを駆動するための駆動電圧VDC(例えば300V程度(600V品))を供給する。
パワースイッチ回路PSWは、6個のトランジスタPT1~PT6を備える。6個のトランジスタPT1~PT6として、例えば、パワーMOSFETが採用される。パワーMOSFETが作りこまれる半導体基板は、例えば、シリコンカーバイド(SiC)を用いることができる。すなわち、トランジスタPT1~PT6は、SiC-MOSFETである。なお、トランジスタPT1~PT6は、いずれも、N型MOSFETである。
パワースイッチ回路PSWでは、トランジスタPT1のソースとトランジスタPT2のドレインとが接続されている。そして、トランジスタPT1のドレインは第2電源PW2と接続される。また、トランジスタPT2のソースは、接地点に接続されている。なお、実際には、トランジスタPT2は、電流検出用の抵抗を介して接地点に接続されていてもよい。そして、トランジスタPT1のソースとトランジスタPT2のドレインとの接続点には、モータMのU相コイルMUが接続されている。
また、トランジスタPT3及びトランジスタPT4もトランジスタPT1及びトランジスタPT2と同様に結線されている。そして、トランジスタPT3のソースとトランジスタPT4のドレインとの接続点には、モータMのV相コイルMVが接続されている。さらに、トランジスタPT5及びトランジスタPT6もトランジスタPT1及びトランジスタPT2と同様に結線されている。そして、トランジスタPT5のソースとトランジスタPT6のドレインとの接続点には、モータMのW相コイルMWが接続されている。
なお、本明細書では、パワースイッチ回路PSWの第2電源PW2側のトランジスタPT1、PT3、PT5を上側トランジスタと称し、接地点側のトランジスタPT2、PT4、PT6を下側トランジスタと称する。
そして、ドライバ回路DRVは、上側ドライバ回路10と、下側ドライバ回路20とを備える。上側ドライバ回路10は、上側トランジスタPT1、PT3、PT5の各ゲートと接続し、各ゲートに対してそれぞれ、駆動信号HU、HV、HWを出力する。上側トランジスタPT1、PT3、PT5は、駆動信号HU、HV、HWの電圧レベルがHレベルのときに、ONになる。また、下側ドライバ回路20は、下側トランジスタPT2、PT4、PT6の各ゲートと接続し、各ゲートにそれぞれ、駆動信号LU、LV、LWを入力する。下側トランジスタPT2、PT4、PT6は、駆動信号LU、LV、LWの電圧レベルがHレベルのときに、ONになる。なお、電圧レベルがHレベルであるとは、予め決められた電圧よりも高い電圧状態であることを示す。逆にLレベルは、予め決められた電圧よりも低い電圧状態であることを示す。
例えば、トランジスタPT1及びトランジスタPT4をON、他のトランジスタをOFFにすることで、第2電源PW2の駆動電圧VDCは、U相コイルMU、V相コイルMVに印加される。すなわち、U相コイルMUからV相コイルMVに向かう電流が流れる。このように、ドライバ回路DRVからの駆動信号で、トランジスタPT1~PT6のONとOFFのタイミングを切り替えることで、各相のコイルMU、MV、MWに電流を印加させて、コイルを励磁し、モータMを回転駆動する。
図2に示すように、上側ドライバ回路10及び下側ドライバ回路20は、第1電源PW1からの制御電圧VCCの供給を受けて動作する。また、上側ドライバ回路10及び下側ドライバ回路20は、モータコントロールユニットMCUと接続されており、モータコントロールユニットMCUから、トランジスタPT1~PT6の通電制御を行う通電制御信号huin、hvin、hwin、luin、lvin、lwinが入力される。なお、通電制御信号huin、hvin、hwinは、上側ドライバ回路10に入力し、通電制御信号luin、lvin、lwinは下側ドライバ回路20に入力する。
ドライバ回路DRVは、トランジスタPT1のゲートに駆動信号HU、トランジスタPT2のゲートに駆動信号LUを入力する。同様に、トランジスタPT3のゲートに駆動信号HV、トランジスタPT4のゲートに駆動信号LVを入力する。更に、トランジスタPT5のゲートに駆動信号HW、トランジスタPT6のゲートに駆動信号LWを入力する。
ブートストラップ回路BTCは、上側ドライバ回路10に対して、上側トランジスタPT1、PT3、PT5の駆動に必要な電圧を供給する回路である。ブートストラップ回路BTCは、上側トランジスタPT1、PT3、PT5のそれぞれに対して設けられる。例えば、第1電源PW1と上側トランジスタPT1のソースとの間をつなぐ回路であり、第1電源PW1側から、ブートダイオードDiUとブートキャパシタBC1とが直列に接続されている。そして、上側ドライバ回路10はブートダイオードDiUとブートキャパシタBC1の接続点の電圧を上側トランジスタPT1の駆動に必要な電圧として、取得している。なお、ブートストラップ回路BTCには、第1電源PW1とブートダイオードDiUとの間に、所定の電流値の電流を発生させるための抵抗が配置されてもよいが、ここでは、省略している。
なお、ブートストラップ回路BTCは、上側トランジスタPT3に対応するブートダイオードDiVとブートキャパシタBC2を備え、上側ドライバ回路10は、駆動に必要な電圧を取得する。さらに、ブートストラップ回路BTCは、上側トランジスタPT5に対応するブートダイオードDiWとブートキャパシタBC3を備え、上側ドライバ回路10は、駆動に必要な電圧を取得する。
次に、ドライバ回路のさらに詳細について説明する。なお、スイッチ駆動装置100のドライバ回路DRVには、トランジスタPT1及びトランジスタPT2を駆動する回路、トランジスタPT3及びトランジスタPT4を駆動する回路、トランジスタPT5及びトランジスタPT6を駆動する回路をそれぞれ備える。これらのトランジスタを駆動する回路は、それぞれ同じ構成を有する。そのため、以下の説明では、トランジスタPT1及びトランジスタPT2を駆動する回路部分をドライバ回路DRVとして説明する。また、トランジスタPT1に対応するブートダイオードDiU及びブートキャパシタBC1を含む回路を、ブートストラップ回路BTCとして説明する。また、トランジスタPT1を上側トランジスタPT1、トランジスタPT2を下側トランジスタPT2とする。そして、上側トランジスタPT1のソースと下側トランジスタPT2のドレインとの接続点を第1点P1とし、ブートストラップ回路BTCのブートダイオードDiUのカソードとブートキャパシタBC1との接続点を第2点P2とする。
図3は、ドライバ回路の概略構成を示すブロック図である。図3に示すドライバ回路DRVは、上述している通り、上側ドライバ回路10と、下側ドライバ回路20とを含む。本発明にかかるスイッチ駆動装置100において、下側ドライバ回路20は、従来のスイッチ駆動装置に用いられているドライバ回路と同じ構成である。そのため、下側ドライバ回路20の構成及び動作についての詳細な説明は省略する。
図3に示すように、上側ドライバ回路10には、上側ゲートドライバ30と、入力信号制御回路40と、電流制限部50と、電流制御部60と、高耐圧レベルシフト回路70とを備える。
入力信号制御回路40は、モータコントロールユニットMCUからの通電制御信号(ここでは、huin)を、高耐圧レベルシフト回路70を介して、上側ゲートドライバ30に入力させる。
上側ゲートドライバ30は、入力信号制御回路40から入力される信号に基づいて、上側トランジスタPT1を駆動する駆動信号HUを生成し、上側トランジスタPT1のゲートに対して出力する。
上側ゲートドライバ30は、上側トランジスタPT1の駆動に必要な電圧を、ブートダイオードDiUとブートキャパシタBC1から成るブートストラップ回路BTCから取得する。ブートストラップ回路BTCは、第1電源PW1から供給される電流で、ブートキャパシタBC1を充電する。そして、ブートキャパシタBC1の両端を、例えば、ゲート閾値電圧と同じかそれよりも大きい電圧に充電する。このようにすることで、第1点P1の電圧VSにかかわらず、第2点P2の電圧VBを、第1点P1の電圧VSよりもブートキャパシタBC1の充電電圧分だけ高い電圧とすることができる。そして、上側ゲートドライバ30が第2点P2の電圧VBを取得することで、上側トランジスタPT1の駆動に必要な電圧を取得できる。
電流制限部50は、第1電源PW1からブートキャパシタBC1に繋がる回路上に設けられる。詳しく説明すると、第1電源PW1とブートダイオードDiUのアノードとの間に設けられる。そして、電流制限部50は、電流制御部60からの信号(電流制限信号)に従って、第1電源PW1からブートキャパシタBC1に供給される電流を制限する。つまり、電流制限部50によって、ブートキャパシタBC1の両端間電圧(充電電圧)を調整(制限)する。電流制限部50の詳細な構成については、後述する。
次に本発明にかかるスイッチ駆動装置100の動作について図4を参照しながら説明する。図4は、スイッチ駆動装置100のU相における出力動作(後述のモード2における挙動)を示すタイミングチャートであり、上から順に、通電制御信号huin及びluinと電圧VSが示されている。なお、本図中において、Vsdは下側トランジスタPT2のソース・ドレイン間電圧を示しており、Vfは下側トランジスタPT2に付随する寄生ダイオードの順方向降下電圧を示している。また、V相及びW相の出力動作もU相と同様であり、本図中の通電制御信号huin及びluinを、それぞれ、通電制御信号hvin及びlvin、または、通電制御信号hwin及びlwinと読み替えれば足りる。なお、本図では、説明を簡単とするために遅延時間が無視されている。
スイッチ駆動装置100において、上側トランジスタPT1と下側トランジスタPT2は相補的に動作するように制御される。すなわち、時刻t3~t4や時刻t7~t8で示したように、上側トランジスタPT1がON(huin=H)のときには下側トランジスタPT2がOFF(luin=L)となり、時刻t1~t2、時刻t5~t6、及び、時刻t9~t10で示したように、下側トランジスタPT2がON(luin=H)のときには上側トランジスタPT1がOFF(huin=L)となるように制御される。なお、上側トランジスタPT1と下側トランジスタPT2との間に貫通電流が流れると、両トランジスタの劣化や破損の原因となる。そのため、例えば、時刻t2~t3、時刻t4~t5、時刻t6~t7、及び、時刻t8~t9で示したように、上側トランジスタPT1がONから下側トランジスタPT2がONに切り替わるときには、上側トランジスタPT1と下側トランジスタPT2の両方がOFF(huin=luin=L)のデッドタイムが設定される。
以上のように動作するスイッチ駆動装置100において、上側トランジスタPT1をONにし、下側トランジスタPT2をOFFにすることで、第2電源PW2から負荷であるU相コイルMUに電圧が印加される、すなわち、電流が供給される。このとき、第1点P1の電圧VSは、第2電源PW2の駆動電圧VDCとほぼ同じ電圧、すなわち、約300Vとなる場合がある。
ブートストラップ回路BTCによって、上側ゲートドライバ30が接続される第2点P2の電圧VBは、第1点P1の電圧VSよりも、ブートキャパシタBC1の充電による両端間電圧(以下、充電電圧VBSとする)分だけ高い電圧になる。例えば、第1点P1の電圧VSが、0V-300Vで推移する場合、ブートキャパシタBC1の充電電圧を18Vとすると、第2点P2の電圧VBは、およそ18V-318Vで推移する。
上側ゲートドライバ30は、第2点P2から電圧VBの供給を受けることで、上側トランジスタPT1を駆動可能な電圧を常に取得可能である。すなわち、ブートキャパシタBC1は、フローティング電源としての役割を果たす。なお、ブートキャパシタBC1は、ゲート閾値電圧よりも高い電圧まで充電可能な構成を有している。
以下、ブートキャパシタBC1の充電について説明する。まず、電流制限部50を備えないものとして、説明する。スイッチ駆動装置100において、下側トランジスタPT2の順方向にモータ電流が流れる場合をモード1、及び、下側トランジスタPT2のボディダイオードがオンの場合(下回生時の場合)をモード2とする。ブートキャパシタBC1は、モード1及びモード2のときに充電される。
モード1のとき、U相コイルMUには、モータMの中性点から第1点P1及び下側トランジスタPT2を介して接地端に向かうモータ電流IMが流れる。このとき、第1点P1の電圧VSは、接地点電位と同じ又は略同じ電圧(0V)となる。実際には、下側トランジスタPT2のオン抵抗や電流検出抵抗による抵抗成分Rが付くので、IM×Rだけ0Vよりも高い電圧となる。このため、ブートキャパシタBC1の両端間電圧は、第1電源PW1の制御電圧VCCと略同じであり、この状態で、ブートキャパシタBC1は、電圧VCCまで充電される。より正確に述べると、ブートキャパシタBC1の充電電圧をVBSとし、ブートダイオードDiUの順方向降下電圧をVFBOOTとし、下側トランジスタPT2のオン抵抗値をRonとし、モータ電流をIMとすると、VBS=VCC-VFBOOT-Ron×IMとなる。なお、モード1では、第2点P2の電圧VBが上述の充電電圧VBS以下になった場合に充電される。
また、モード2のときについて説明する。図3に示したように、上側トランジスタPT1、下側トランジスタPT2は、寄生ダイオード(ボディダイオード)を含む。下側トランジスタPT2の寄生ダイオードによる順方向降下電圧をVfとする。モード2でモータMが回生運転されると、U相コイルMUには、第1点P1から中性点に向かってモータ電流が流れる。このとき、上側トランジスタPT1は、OFFであるため、第2電源PW2から電流は流れない。下側トランジスタPT2はOFFであるが寄生ダイオードを介して電流が流れる。そのため、第1点P1の電圧VSは、接地電圧よりも低い-Vfとなる。そのため、ブートキャパシタBC1の両端間電圧は、ほぼ(VCC+Vf)となる。正確に述べると、VBS=VCC-VFBOOT+Vfまで充電される。つまり、ブートキャパシタBC1の充電電圧VBSは、モード1のときよりもモード2のときの方が大きい。
そして、ブートキャパシタBC1の両端間電圧(VCC+Vf)が、上側トランジスタPT1において、許容されるゲート・ソース間電圧(許容ゲート電圧とする)よりも高くなる場合がある。ブートキャパシタBC1の両端間電圧(VCC+Vf)が許容ゲート電圧よりも高くなると、上側トランジスタPT1の劣化や破損の原因になる場合がある。なお、ブートキャパシタBC1の充電電圧VBSが、上側トランジスタPT1の許容ゲート電圧よりも高い電圧になるまで充電された状態を過充電状態とする。特に、SiCベースのトランジスタは、これに付随する寄生ダイオードの順方向降下電圧Vfが高いので、上記の過充電状態を生じやすくなる。
そこで、上側ドライバ回路10では、第1電源PW1からブートダイオードDiUに到る回路に電流制限部50を備えている。そして、電流制限部50を動作させて、ブートキャパシタBC1に供給される電流を制限して、ブートキャパシタBC1が過充電状態にならないように制御する。
次に、本発明にかかるスイッチ駆動装置100の要部である上側ドライバ回路10について説明する。図5は、本発明にかかるスイッチ駆動装置100に用いられる上側ドライバ回路10の一例の回路図である。上述したように、ブートキャパシタBC1の過充電状態は、ブートキャパシタBC1の両端間電圧(VCC+Vf)が大きくなりすぎるために発生する。そして、接続される第1電源PW1の制御電圧VCCが大きくなると、小さい場合に比べてブートキャパシタBC1は過充電になりやすい。そこで、スイッチ駆動装置100では、上側ドライバ回路10が、異なる電源電圧の接続された場合でも、ブートキャパシタBC1が過充電にならないような構成を備えている。以下に、上側ドライバ回路10の詳細について説明する。
図5に示すように、上側ドライバ回路10は、上側ゲートドライバ30と、入力信号制御回路40と、電流制限部50と、電流制御部60と、高耐圧レベルシフト回路70とを備える。なお、電流制御部60は、電流制限部50に信号を送り、電流制限部50を駆動して、第1電源PW1とブートダイオードDiUの間に電圧降下を発生させてブートキャパシタBC1を充電するときの電圧を下げる。換言すると、電流制限部50は、ブートキャパシタBC1を充電する電流を制限する。
入力信号制御回路40には、モータドライバユニットMCU(図1等参照)から、通電制御信号huinが入力される。入力信号制御回路40は、通電制御信号huinをL信号又はH信号に変換するインバータ(シュミットバッファ)401を備える。そして、インバータ401から出力される信号の電圧レベルを上げるレベルシフト回路402を備える。これにより、上側ドライバ回路10での信号の取り扱いが容易になる。そして、レベルシフト回路402から出力された信号に基づいて、セットパルス信号とリセットパルス信号を出力するパルスジェネレータ403を備える。
パルスジェネレータ403から出力されるセットパルス信号とリセットパルス信号は、高耐圧レベルシフト回路70に入力する。高耐圧レベルシフト回路70は、トランジスタ71、トランジスタ72、抵抗73、抵抗74を備える。トランジスタ71及びトランジスタ72は、N型MOSFETであり、高耐圧トランジスタである。トランジスタ71のドレインは、抵抗73を介して第2点P2又は第2点P2と同電位の点に接続される。また、トランジスタ71のソースは不図示の抵抗を介して接地点に接続され、ゲートには、パルスジェネレータ403からのパルス信号が入力される。また、トランジスタ72のドレインは抵抗74を介して第2点P2又は第2点P2と同電位の点に接続される。また、トランジスタ72のソースは不図示の抵抗を介して接地点に接続され、ゲートには、パルスジェネレータ403からのパルス信号が入力される。また、トランジスタ71と抵抗73を含む回路(=セットパルス信号を出力する回路)と、トランジスタ72と抵抗74を含む回路(=リセットパルス信号を出力する回路)は、それぞれの信号線が互いに対称になるように配置されている。そして、トランジスタ71のドレインと抵抗73との接続点及びトランジスタ72のドレインと抵抗74との接続点は、それぞれ、上側ゲートドライバ30の入力段を形成するインバータ(不図示)への入力信号レベルを所定値以下に制限するクランプ回路301(図8参照)に接続される。
上記したように、セットパルス信号とリセットパルス信号それぞれの信号線は、互いに対称になるように敷設されている。例えば、トランジスタ71のドレインと抵抗73との接続点からクランプ回路301までの長さ(例えばセットパルス信号配線の長さ)と、トランジスタ72のドレインと抵抗74との接続点からクランプ回路301までの長さ(例えばリセットパルス信号配線の長さ)は同じ長さ又は略同じ長さである。また、トランジスタ71及び抵抗73のペアと、トランジスタ72及び抵抗74のペアは、互いに素子配置も対称とされている。このようにすることで、配線抵抗及び寄生容量を同じとして、各配線からの信号のずれを抑制している。
電流制限部50は、トランジスタ501と抵抗502とを備える。抵抗502は、第1電源PW1とブートダイオードDiUとを接続する回路に配置される。抵抗502は、ブートキャパシタBC1に供給される電流値を決定する。そして、トランジスタ501は、抵抗502と並列に接続される。トランジスタ501は、P型MOSFETであり、ソースは第1電源PW1と抵抗502との接続点に接続される。また、ドレインは、抵抗502とブートダイオードDiUとの接続点に接続される。そして、ゲートには、電流制御部60からの信号が入力する。
電流制御部60は、第1電源PW1の電圧を検出する。例えば、第1電源PW1の電圧として、VCC1とVCC2(<VCC1)とのいずれかを許容するものとすると、電流制御部60は、第1電源PW1が電圧VCC1のときに、Hレベル信号をトランジスタ501のゲートに出力する。すなわち、第1電源PW1の電圧がVCC1のとき、トランジスタ501はOFFになる。一方、電流制御部60は、第1電源PW1が電圧VCC2のときに、Lレベル信号をトランジスタ501のゲートに出力する。すなわち、第1電源PW1の電圧がVCC2のとき、トランジスタ501はONになる。なお、電流制御部60は、従来公知のUVLO回路の閾値電圧を変えるなどして流用すれば足りるため、詳細な説明は省略する。
例えば、抵抗502の抵抗値をR1とし、トランジスタ501の抵抗値をR2とする。このとき抵抗値R1>>抵抗値R2である。第1電源PW1が電圧VCC1のとき、電流制御部60からの信号に基づいてトランジスタ501はOFFになる。そのため、電流制限部50の抵抗値はR1となる。また、第1電源PW1が電圧VCC2のとき、電流制御部60からの信号に基づいてトランジスタ501はONになる。そのため、電流制限部50の抵抗値は、並列接続されたトランジスタ501と抵抗502の合成抵抗、すなわち、R1×R2/(R1+R2)となる。そのため、第1電源PW1の電圧が高いときには、電流制限部50の抵抗値が大きくなり、電流制限部50による電圧降下は大きくなる。そのため、ブートキャパシタBC1を充電する電流が小さくなる。逆に、第1電源PW1の電圧が低いときには、電流制限部50の抵抗値が小さくなり、電流制限部50における電圧降下は小さくなる。そのため、ブートキャパシタBC1を充電する電流が大きくなる。
上記構成を採用することにより、制御電圧VCCを高い設定電圧で使用するユーザに関しては、過充電に対するマージンが少ないために抵抗値を大きくする一方、制御電圧VCCを低い設定電圧で使用するユーザに関しては、過充電に対するマージンが多いために抵抗値を小さくすることが可能となる。
上述したように、スイッチ駆動装置100は、1つのパッケージPkg内に収まるように形成される。スイッチ駆動装置100のパッケージPkgについて図面を参照して説明する。図6は、パッケージPkgの下側から見た斜視図である。パッケージPkgは、後出の図7で示すように、上側ドライバ回路10と、下側ドライバ回路20と、パワースイッチ回路PSWと、ブートダイオードDiU、DiV、DiWをフレームBDに実装した後、樹脂封止体PBで封止されている。そして、樹脂封止体PBは、絶縁性を有する樹脂でフレームBDを覆っている。そして、樹脂封止体PBの側面から、25個の端子Pn1~Pn25が突出する。以下では、先出の図2も参照しながら、各端子の説明を行う。
端子Pn1、端子Pn17、及び、端子Pn25は、ノンコネクション端子である。端子Pn2~Pn4は、U相、V相、W相のフローティング電源端子(=ブートストラップ回路BTCで各相毎に生成される電圧VBの印加端子)である。端子Pn5~Pn7は、モータコントロールユニットMCUからの信号が入力される端子であり、U相、V相、W相それぞれの上側トランジスタPT1、PT3、PT5の通電制御信号(huin、hvin、hwin)を上側ドライバ回路10に入力する。端子Pn8は、第1電源PW1の制御電圧VCCを上側ドライバ回路10に入力する端子である。端子Pn9及びPn16は接地端子である。端子Pn10~Pn12は、モータコントロールユニットMCUからの信号が入力される端子であり、U相、V相、W相それぞれの下側トランジスタPT2、PT4、PT6の通電制御信号(luin、lvin、lwin)を下側ドライバ回路20に入力する。
端子Pn13は、下側ドライバ回路20に、第1電源PW1からの制御電圧VCCを入力する端子である。端子Pn14は、下側ドライバ回路20からスイッチ駆動装置100のエラー信号を外部のモータコントロールユニットMCUに送信する端子である。端子Pn15は、短絡電流トリップ電圧検出端子である。端子Pn18~Pn20は、U相、V相、W相の下側トランジスタPT2、PT4、PT6それぞれのソース電極である。端子Pn21~Pn23は、U相、V相、W相のコイルMU、MV、MWそれぞれに接続される出力端子である。また、端子Pn24は、第2電源PW2に接続されて、駆動電圧VDCをスイッチ駆動装置100のパワースイッチ回路PSWに供給する。
上述したように、スイッチ駆動装置100には、制御電圧VCCを供給する第1電源PW1と、駆動電圧VDCを供給する第2電源PW2とが接続される。そして、制御電圧VCCを低電圧、駆動電圧VDCを高電圧とする。そして、パッケージPkgにおいて、端子Pn5~Pn16及びPn18~Pn20は、制御電圧VCCかそれ以下の電圧が印加される低圧側の端子であり、端子Pn2~Pn4及びPn21~Pn24は、駆動電圧VDCが印加される高圧側の端子である。そして、パッケージPkgにおいて、低圧側の端子の隙間は、高圧側の端子の隙間に比べて狭い。これは、高電圧が印加される端子ほど、隣接端子間ショートを避ける必要があるとともに、周囲の端子、回路に及ぼす電気的な影響(ノイズ等)が大きいためである。
次に、スイッチ駆動装置100のパッケージPkg内部における素子配置について図面を参照して説明する。図7は、スイッチ駆動装置100の各素子がダイボンディングされたフレームBDの平面図である。図7に示すように、フレームBDの中央には、上側トランジスタPT1、PT3、PT5、下側トランジスタPT2、PT4、PT6が並んで配置される。上側トランジスタPT1、PT3、PT5及び下側トランジスタPT2、PT4、PT6は、高圧が印加される素子(高耐圧素子)であり、互いに電気的な影響を及ぼさない隙間をあけて配置される。また、上側トランジスタPT1、PT3、PT5を駆動する上側ドライバ回路10及び下側トランジスタPT2、PT4、PT6を駆動する下側ドライバ回路20は、ワンチップのICで構成されている。そして、上側ドライバ回路10と上側トランジスタPT1、PT3及びPT5とは互いに電気的な影響を及ぼさない隙間をあけて配置される。また、下側ドライバ回路20と上側トランジスタPT2、PT4及びPT6とは互いに電気的な影響を及ぼさない隙間をあけて配置される。
また、上側ドライバ回路10は、上側トランジスタPT1、PT3及びPT5の並び方向において、中央又は略中央に配置される。そして、上側ドライバ回路10と上側トランジスタPT1、PT3及びPT5とは、金等の低抵抗な金属のワイヤBWで接続される。なお、上側ドライバ回路10のフレームBDにおける取付位置は、ワイヤBWの長さが一定の範囲に収まるように決定される。また、トランジスタPT1~PT6と端子Pn18~Pn23とが図示の対応関係を持って接続されており、トランジスタと端子との接続もワイヤBWで接続される。なお、トランジスタ及び端子の配置位置も、ワイヤBWの長さが一定の範囲に収まるように決定される。トランジスタPT1~PT6と端子Pn18~Pn23を接続するワイヤBWとしては、アルミワイヤーが使用されている。
また、上側ドライバ回路10とブートダイオードDiU、DiV及びDiWともワイヤBWで接続される。上側ドライバ回路10と、ブートダイオードDiU、DiV及びDiWとの配置も、ワイヤBWの長さが一定の範囲に収まるように決定される。そして、上側ドライバ回路10とフレームBDとはワイヤBWで接続され、ワイヤBWの長さが一定の範囲に収まるように形成されている。そして、下側ドライバ回路20とフレームBDとはワイヤBWで接続され、ワイヤBWの長さが一定の範囲に収まるように形成されている。
このように、フレームBD上の適切な位置に各素子を実装することにより、ワイヤBWの長さを一定の範囲に収めることができ、ワイヤBWの抵抗及び寄生容量のばらつきを抑制し、ワイヤBWの抵抗及び寄生容量のばらつきによる信号の遅延等を抑制できる。これにより、モータMを精度よく動作させることが可能になる。また、ワイヤBWの長さを短くできれば、ワイヤ流れなどの製造工程での不良も減らすことができる。
上述のとおり、上側ドライバ回路10には、高圧の駆動電圧VDCと低圧の制御電圧VCCとの両方が供給される。上側ドライバ回路10には、制御電圧VCCで駆動される素子(回路)と、駆動電圧VDCが印加される素子(回路)とを含む。以下に、上側ドライバ回路10の詳細構成について図面を参照して説明する。図8は、上側ドライバ回路10を構成する集積回路の概略構成を示す概略図である。図8に示すように、上側ドライバ回路10は、通電制御信号huin、hvin及びhwinが入力する入力信号制御回路40(特にインバータ401とレベルシフト回路402)及び電流制御部60が配置される入力ブロックBK1を備える。また、上側ドライバ回路10は、U相、V相、W相のそれぞれの上側トランジスタPT1、PT3、PT5のゲートを駆動する上側ゲートドライバ30を含むU相ブロックBKU、V相ブロックBKV及びW相ブロックBKWを備える。さらに、上側ドライバ回路10は、U相、V相、W相それぞれの電流制限部50が形成される電流制限部領域RESU、RESV及びRESWを備える。
図8に示したように、入力ブロックBK1は、半導体基板(チップ)の左端部に配置される。入力ブロックBK1の右隣りにはW相ブロックBKWが、その右隣りにはV相ブロックBKVが、さらに最も右端部にはU相ブロックBKUが配置される。また、電流制限部領域RESW、RESV、RESUはいずれも、半導体基板(チップ)の上端に配置されており、それぞれ、W相ブロックBKW、V相ブロックBKV及びU相ブロックBKUの上方に配置される。なお、電流制限部領域RESU、RESV、RESWには、上述した、ブートダイオードDiU、DiV及びDiWのアノードがそれぞれ接続される。端子Pn2~Pn4は、U相ブロックBKU、V相ブロックBKV、及び、W相ブロックBKWの電源パッドに接続される。
入力ブロックBK1は、いずれも制御電圧VCC(またはこれをもとに生成された内部電源VREG)で制御される素子が配置される、いわゆる低電圧ブロックである。入力ブロックBK1では、電流制御部60の誤動作を抑制するため、W相ブロックBKWから離れた領域、ここでは、入力ブロックBK1の左上部分に電流制御部60が配置される。
W相ブロックBKW、V相ブロックBKV、及び、U相ブロックBKUには、入力信号制御回路40のパルスジェネレータ403がそれぞれ配置される。また、高耐圧レベルシフト回路70、上側ゲートドライバ30が配置される。上側ゲートドライバ30には、クランプ回路301が設けられる。高耐圧レベルシフト回路70及び上側ゲートドライバ30は、駆動電圧VDCが印加される領域であり、高圧領域である。図8に示すように、高耐圧レベルシフト回路70とクランプ回路301とは、左右方向に隣接して配置されており、上下方向に中心線を一致させて配置される。すなわち、セットパルス信号を伝達する信号ラインの配線パターンとこれに繋がる素子の配置、並びに、リセットパルス信号を伝達する信号ラインの配線パターンとこれに繋がる素子の配置については、上記の中心線に対して対称となっている。これにより、高耐圧レベルシフト回路70からクランプ回路301への信号(より具体的に述べると、上側ゲートドライバ30の初段に設けられたインバータ(不図示)を介してRSフリップフロップ(不図示)に入力されるセットパルス信号とリセットパルス信号)のばらつきを抑制できる。
U相ブロックBKU、V相ブロックBKV及びW相ブロックBKWの各々に、パルスジェネレータ403が備えられている。そして、U相ブロックBKU、V相ブロックBKV及びW相ブロックBKWのそれぞれのパルスジェネレータ403には、入力ブロックBK1に配置されたレベルシフト回路402(本図では単一ブロックのように描写されているが、実際には入力ブロックBK1に各相毎のレベルシフト回路を含む)から各相の上側トランジスタPT1、PT3、PT5の通電制御を行う信号が送られる。
上側ドライバ回路10の半導体基板(チップ)は、複数(例えば2層)の配線層を備えた多層基板である。半導体基板(チップ)の素子形成領域上に形成された1層目の配線層には、レベルシフト回路402の右端部から上側に延びるパターン配線PC11、PC12及びPC13を備える。パターン配線PC11、PC12及びPC13は、入力ブロックBK1とW相ブロックBKWの間に配置され、左右に平行に配置される。そして、パターン配線PC11、PC12及びPC13の上端部は、W相ブロックBKWの上端部に到達する。そして、1層目の配線層の上層に配置された2層目の配線層には、左右方向に延びるパターン配線PC21、PC22及びPC23が配置されており、パターン配線PC11はパターン配線PC21と、パターン配線PC12はパターン配線PC22と、パターン配線PC13とパターン配線PC23とそれぞれ層間ビア(不図示)を介して接続される。パターン配線PC21、PC22及びPC23は、上下に平行に配置される。そして、パターン配線PC21は、U相ブロックBKUのパルスジェネレータ403に接続される。パターン配線PC22は、V相ブロックBKVのパルスジェネレータ403に接続される。パターン配線PC23は、W相ブロックBKWのパルスジェネレータ403に接続される。なお、本図はあくまで一例であり、パターン配線の敷設レイアウトについては任意に変更が可能である。
このように、1層目の配線層にパターン配線PC11、PC12及びPC13を設け、2層目の配線層にパターン配線PC21、PC22及びPC23を設けることで、レベルシフト回路402から、U相ブロックBKU、V相ブロックBKV及びW相ブロックBKWの各ブロックに接続されるパターン配線が他の信号との交差が抑制される。また、これらのパターン配線は、電流制御部60を迂回するように敷設されている。これにより、レベルシフト回路402からパルスジェネレータ403に送られる信号が他の信号に影響されにくい。
以上示したように、スイッチ駆動装置100では、ブートストラップ回路BTCを確実に動作させて、上側トランジスタPT1、PT3、PT5の動作に必要な電圧を確保するとともに、ブートキャパシタBC1の過充電を抑制して、上側トランジスタPT1、PT3、PT5を駆動する駆動信号が許容ゲート電圧以上になるのを抑制する。これにより、上側トランジスタPT1、PT3、PT5を確実に動作させることができるとともに、許容ゲート電圧以上の駆動信号が入力されることによる上側トランジスタPT1、PT3、PT5の劣化、破損等を抑制することができる。
<第2実施形態>
図9は、本発明にかかるスイッチ駆動装置に備えられる上側ドライバ回路の他の例の回路図である。本実施形態のスイッチ駆動装置100Aでは、上側ドライバ回路10Aの入力信号制御回路40A、電流制限部50A、電流制御部60Aがスイッチ駆動装置100と異なる。また、高耐圧レベルシフト回路70については、第1実施形態と同じ構成であり、詳細な図示を省略する。
図9は、本発明にかかるスイッチ駆動装置に備えられる上側ドライバ回路の他の例の回路図である。本実施形態のスイッチ駆動装置100Aでは、上側ドライバ回路10Aの入力信号制御回路40A、電流制限部50A、電流制御部60Aがスイッチ駆動装置100と異なる。また、高耐圧レベルシフト回路70については、第1実施形態と同じ構成であり、詳細な図示を省略する。
図9に示したように、電流制限部50Aは、電流制限トランジスタ51を備える。電流制限トランジスタ51は、P型MOSFETであり、電流制限トランジスタ51のソースが第1電源PW1に接続される。また、電流制限トランジスタ51のドレインは、ブートダイオードDiUのアノードと接続される。そして、電流制限トランジスタ51のゲートは、電流制御部60Aからの電流制限信号CLMTが入力される。
電流制限信号CLMTがL信号のときには、電流制限トランジスタ51がONとなり、ブートキャパシタBC1に電流が供給される。また、電流制限信号CLMTがH信号のときには、電流制限トランジスタ51がOFFとなり、ブートキャパシタBC1への電流の供給が制限される。
電流制御部60Aは、電圧検出回路61と、レベルシフト回路62と、を備える。電圧検出回路61は、第1点P1に対する第2点P2の電圧(VB-VS)を検出する。換言すると、電圧(VB-VS)は、ブートキャパシタBC1の充電電圧VBSである。
図9に示すように、電圧検出回路61は、第2点P2と第1点P1との間に直列に接続された2個の分圧抵抗である、抵抗611及び抵抗612を備える。抵抗611と抵抗612との接続点は、コンパレータ613の反転入力端子に接続される。また、非反転入力端子には第1点P1の電圧VSよりも一定電圧だけ高い電圧が入力される。この一定電圧が閾値電圧である。つまり、電圧(VB-VS)が閾値電圧を超えるまでは、コンパレータ613はH信号を出力する。そして、電圧(VB-VS)が閾値電圧を超えると、コンパレータ613はL信号を出力する。コンパレータ613の出力は、レベルシフト回路62に入力する。
レベルシフト回路62は、電圧検出回路61からの信号と入力信号制御回路40Aからの信号を受け付けて、電流制限部50Aに電流制限信号を出力する。
レベルシフト回路62は、第1トランジスタ621と、第2トランジスタ622と、電流検出用の抵抗623と、コンパレータ624とを備える。第1トランジスタ621は、P型MOSFETであり、第2トランジスタ622は、N型MOSFETである。第1トランジスタ621のソースは第2点P2又は第2点P2と同電位に接続される。第1トランジスタ621のドレインは第2トランジスタ622のドレインと接続される。第1トランジスタ621のゲートには電圧検出回路61のコンパレータ613の出力信号が入力する。また、第2トランジスタ622のソースは抵抗623を介して接地される。そして、第2トランジスタ622のゲートには入力信号制御回路40Aからの信号が入力される。なお、第2トランジスタ622のゲート・ソース間には、サージ対策用のダイオード6221が接続される。
そして、第2トランジスタ622のソースと抵抗623との接続点電圧が、コンパレータ624の非反転入力端子に入力される。なお、コンパレータ624の非反転入力端と接地端との間には、図示の極性で、サージ対策用のダイオード6241が接続されている。コンパレータ624の反転入力端子には、所定の閾値電圧が印加されている。そして、コンパレータ624の出力が、電流制限信号CLMTとして、電流制限部50Aの電流制限トランジスタ51のゲートに入力される。
上述のとおり、第2点P2の電圧VBは、300Vを超える高電圧になる場合がある。そのため、第1トランジスタ621には、ツェナーダイオード6211を並列に接続してクランプしている。これにより、第1トランジスタ621のソース・ドレイン間の電圧を一定電圧以下となるようにクランプされる。なお、図9では、クランプ部を1個のツェナーダイオード6211で記載しているが、複数個のツェナーダイオード6211を直列に接続した構成であってもよい。また、第2トランジスタ622は、高耐圧トランジスタを用いている。
第1トランジスタ621は、ゲートにH信号が入力されたときOFFになり、ゲートにL信号が入力されたときONになる。つまり、第1トランジスタ621は、ブートキャパシタBC1の充電電圧が閾値に到達したとき、コンパレータ613からのL信号が、第1トランジスタ621のゲートに入力する。これにより、第1トランジスタ621がONになり、第1トランジスタ621に電流が流れる。ただし、第2トランジスタ622がOFFなら電流は流れない。
また、第2トランジスタ622は、ゲートにH信号が入力されたときONになり、ゲートにL信号が入力されたときOFFになる。入力信号制御回路40Aは、モータコントロールユニットMCUから通電制御信号huinがH信号のとき第2トランジスタ622にL信号を出力する。また、通電制御信号huinがL信号のとき第2トランジスタ622にH信号を出力する。また、通電制御信号huinがL信号のとき、上側トランジスタPT1がOFFになる。そのため、第2トランジスタ622は、上側トランジスタPT1がOFFのときにONになる。
すなわち、レベルシフト回路62では、上側トランジスタPT1がOFFで、且つ、ブートキャパシタBC1の充電電圧が閾値電圧を超えたときに、電流検出用の抵抗623に電流が流れる。電流検出用の抵抗623に電流が流れることで、コンパレータ624の非反転入力端子に電圧が印加される。これにより、コンパレータ624は、電流制限信号CLMTとして、H信号を出力する。これにより、電流制限トランジスタ51がOFFになり、ブートキャパシタBC1を充電する電流が制限される。
つまり、スイッチ駆動装置100Aでは、電圧検出回路61でブートキャパシタBC1の充電電圧を検出する。また、入力信号制御回路40Aで通電制御信号huinから、上側トランジスタPT1のON又はOFFを検出する。そして、上側トランジスタPT1がOFFで、且つ、ブートキャパシタBC1の充電電圧が閾値電圧を超えたときに、ブートキャパシタBC1を充電する電流を制限し、ブートキャパシタBC1の充電を制限する。なお、上側トランジスタPT1がOFFのときにブートキャパシタBC1は充電される。そのため、電流制御部60Aは、ブートキャパシタBC1が充電される(されている)状態で、ブートキャパシタBC1の充電電圧が一定値を超えたときに、ブートキャパシタBC1を充電する電流を制限する。
以上のような構成により、ブートキャパシタBC1の過充電状態を抑制しつつ、ブートストラップ回路BTCを正確に動作させることができる、スイッチ駆動装置100Aを提供することができる。これにより、適切な電圧を正確なタイミングで負荷(モータ)に印加することが可能となり、負荷(モータ)の動作を精度よく実行することが可能である。
図10は、ブートキャパシタBC1の過充電状態が抑制される様子を示す図である。なお、本図中で示されているブートキャパシタBC1の充電電圧VBSについて、実線は本実施形態の挙動を示しており、破線は従前の挙動を示している。
本図で示したように、本実施形態のスイッチ駆動装置100Aであれば、電流制限信号CLMTがハイレベルとなったときに、電流制限トランジスタ51がOFFになり、ブートキャパシタBC1への充電電流が遮断されるので、フローティング電源電圧(=第2点P2の電圧VB)が過剰に上昇しなくなる。
なお、電圧検出回路61のコンパレータ613としては、ブートキャパシタBC1の充電電圧VBSと比較するための閾値電圧として、過充電検知閾値VthHと過充電検知解除閾値VthL(ただしVthH>VthL)の2値を持つヒステリシスコンパレータを用いることが望ましい。
例えば、過充電検知閾値VthHは、上側トランジスタPT1、PT3、PT5それぞれのゲート絶対最大定格VGr(SiCベースのMOSFETでは、例えば22V)に対して、これよりも少し低い電圧値(例えば19.5V(ばらつきにより最低18V、最高21V))に設定しておけばよい。また、過充電検知解除閾値VthLは、過充電検知閾値VthHよりもさらに低い電圧値(例えば19V(ばらつきにより最低17.5V、最高20.5V))に設定しておけばよい。このような設定を行うことにより、上側トランジスタのゲート絶対最大定格以下での駆動が可能となる。
<変形例>
本実施形態の変形例について図面を参照して説明する。図11は、本発明にかかる上側ドライバ回路の変形例の回路図である。図11に示す上側ドライバ回路10Bは、図9に示す上側ドライバ回路10Aを改良した回路である。そのため、上側ドライバ回路10Bは、上側ドライバ回路10Aと同様、通電制御信号huinに基づいて上側トランジスタPT1のOFFを検知するとともに、ブートキャパシタBC1の充電電圧が閾値電圧に到達したときに、ブートキャパシタBC1を充電する電流を制限する。
本実施形態の変形例について図面を参照して説明する。図11は、本発明にかかる上側ドライバ回路の変形例の回路図である。図11に示す上側ドライバ回路10Bは、図9に示す上側ドライバ回路10Aを改良した回路である。そのため、上側ドライバ回路10Bは、上側ドライバ回路10Aと同様、通電制御信号huinに基づいて上側トランジスタPT1のOFFを検知するとともに、ブートキャパシタBC1の充電電圧が閾値電圧に到達したときに、ブートキャパシタBC1を充電する電流を制限する。
次に、上側ドライバ回路10Bの上側ドライバ回路10Aと異なる点について述べる。図11に示すように、電流制限部50Bは、これに入力される入力信号(=遅延部627の出力信号)を反転出力するインバータ52を備える。そして、インバータ52の出力は電流制限トランジスタ51のゲートに入力されている。
電流制御部60Bの電圧検出回路61Bは、電圧検出回路61の抵抗611、612をそのまま含む。
そして、コンパレータ613の出力は、インバータ618を介して、抵抗614とキャパシタ615を組み合わせた遅延回路(=RC時定数回路)に入力される。遅延回路は、インバータ618の出力信号を遅延させて、電流制限のタイミングを調整している。そして、遅延回路の出力は、バッファ619を介して、トランジスタ616のゲートに入力する。バッファ619は、例えば、2段のインバータを縦列に接続した構成とすることができる。なお、インバータ618をバッファとし、バッファ619をインバータとしてもよい。また、新規に導入されたトランジスタ616のゲートに適切な論理レベルのゲート信号を与えることができる限り、コンパレータ613後段のインバータ段数は任意である。また、トランジスタ616は、N型MOSFETである。トランジスタ616のドレインは抵抗617を介して、第2点P2又は第2点P2と同電位の点に接続される。また、トランジスタ616のソースは、第1点P1又は第1点P1と同電位の点に接続される。これにより、コンパレータ613からL信号が出力されたとき、トランジスタ616はONになり、抵抗617に電流が流れる。これにより、レベルシフト回路62Bの第1トランジスタ621のゲート・ソース間に電圧が発生して、第1トランジスタ621がONになる。すなわち、電圧検出回路61Bは、ブートキャパシタBC1の充電電圧が閾値電圧に到達した後に、レベルシフト回路62Bの第1トランジスタ621をONにする。
入力信号制御回路40Bは、レベルシフト部41と、インバータ42とを備える。入力信号制御回路40Bに入力する通電制御信号huinは、例えば、0V-5Vの信号である。スイッチ駆動装置100Bでは、制御電圧VCCとして、例えば、18Vを採用している。そのため、レベルシフト部41は、通電制御信号huinをスイッチ駆動装置100Bの制御電圧VCCに合わせて昇圧させる。インバータ42は、昇圧された信号を反転させる。反転された信号、すなわち、通電制御信号huinを反転された信号が第2トランジスタ622のゲートに入力される。なお、本図では簡略に描写したが、入力信号制御回路40Bは、入力信号制御回路40(先出の図5を参照)と同様の構成であり、シュミットバッファ→レベルシフタ→パルスジェネレータという一連の信号経路を持っており、レベルシフタの出力をインバータ42に繋いでいる。
また、レベルシフト回路62Bの電流検出用の抵抗623の一端は、接地端に接続されている。そして、第2トランジスタ622のソースと抵抗623との接続点には、コンパレータ624に替えて、入力信号を反転出力するインバータ625が取り付けられる。また、抵抗623と並列になり、接地端からインバータ625に向かう向きを順方向としたダイオード6231が取り付けられている。そして、インバータ625の出力は、レベルシフト部626に入力するとともにレベルシフト部626の出力は、遅延部627に入力する。そして、遅延部627の出力は、電流制限部50Bに入力する。
例えば、入力信号制御回路40Bに通電制御信号huinとしてLレベルの信号が入力されたとき、上側トランジスタPT1はOFFになる。このとき、入力信号制御回路40Bにおいて、レベルシフト部41で電圧レベルがシフトされるが、入力信号がLレベルのためLレベルが維持される。そして、インバータ42で信号レベルが反転されて、Hレベルの信号が第2トランジスタ622のゲートに入力される。これにより、第2トランジスタ622がONになる。第1トランジスタ621がONである場合、抵抗623に電流が流れて、Hレベルの信号がインバータ625に入力し、Lレベルの信号が出力される。そして、レベルシフト部626で電圧レベルがシフトされるが、入力信号がLレベルのためLレベルが維持される。そして、遅延部627で遅延される。なお、遅延部627は、ノイズを取り除くために設けられている。また、先に述べたように、入力信号制御回路40Bは、入力信号制御回路40(先出の図5を参照)と同様の構成であり、シュミットバッファ→レベルシフタ→パルスジェネレータという一連の信号経路を持っており、レベルシフタの出力をインバータ42に繋いでいる。
そして、遅延部627からのLレベルの出力信号が、電流制限部50Bのインバータ52に入力される。インバータ52でLレベルの入力信号が反転され、Hレベルの出力信号が電流制限トランジスタ51のゲートに入力する。これにより、電流制限トランジスタ51がOFFになり、ブートキャパシタBC1への充電電流の供給が停止される。
スイッチ駆動装置100Bでは、インバータを複数用いることで、配線、抵抗、トランジスタ等の寄生容量による、遅延の影響を取り除くことができる。これにより、負荷(モータ)をより詳細に制御することが可能である。
次に、過充電発生タイミングについて、図12を参照しながら補足的に説明しておく。図12は、過充電発生タイミングを説明するためのタイミングチャートであり、ブートキャパシタBC1の充電電圧VBS(実線)とモータ電流IM(破線)が描写されるほか、その拡大図として、通電制御信号huin、上側トランジスタPT1のゲート・ソース間電圧Vgs、第1点の電圧VS、及び、充電電圧VBSが描写されている。
本図で示したように、過充電の開始時には、huin=L、VS=Lとなっている。このような挙動に鑑み、先に説明した第2実施形態(及びその変形例)では、ブートキャパシタBC1の充電電圧が閾値電圧を超えており、かつ、huin=Lであることを検出したときに、ブートキャパシタBC1の充電電流を制限している。
ただし、本図から明らかなように、過充電発生タイミングの検出トリガとしては、huin=Lに代えてVS=Lを検出してもよいことが分かる。以下では、このような変形例を第3実施形態として紹介する。
<第3実施形態>
本発明にかかるスイッチ駆動装置の他の例について、図面を参照して説明する。図13は、本発明にかかるスイッチ駆動装置に用いられる上側ドライバ回路の他の例を示す回路図である。図13に示す上側ドライバ回路10Cは、第1点P1の電圧VSを検出する基準電圧検出回路63を備える電流制御部60Cを備える点で、図11に示す上側ドライバ回路10Bと異なる。また、入力信号制御回路40は、レベルシフト回路62Cの第2トランジスタ622のゲートに入力する信号を出力しない。すなわち、入力信号制御回路40は、上側ゲートドライバ30の駆動のための信号を出力する回路のみを備える。上側ドライバ回路10Cのこれ以外の点については、図11に示す上側ドライバ回路10Bと同じ構成を有しており、実質上同じ部分には、同じ符号を付すとともに同じ部分の詳細な説明は省略する。
本発明にかかるスイッチ駆動装置の他の例について、図面を参照して説明する。図13は、本発明にかかるスイッチ駆動装置に用いられる上側ドライバ回路の他の例を示す回路図である。図13に示す上側ドライバ回路10Cは、第1点P1の電圧VSを検出する基準電圧検出回路63を備える電流制御部60Cを備える点で、図11に示す上側ドライバ回路10Bと異なる。また、入力信号制御回路40は、レベルシフト回路62Cの第2トランジスタ622のゲートに入力する信号を出力しない。すなわち、入力信号制御回路40は、上側ゲートドライバ30の駆動のための信号を出力する回路のみを備える。上側ドライバ回路10Cのこれ以外の点については、図11に示す上側ドライバ回路10Bと同じ構成を有しており、実質上同じ部分には、同じ符号を付すとともに同じ部分の詳細な説明は省略する。
ここで、ブートキャパシタBC1の過充電について説明する。上述したように、U相コイルMUの回生動作によって、第1点P1の電圧VSが接地電位よりも低い、所定の電位になったときに、ブートキャパシタBC1が過充電になる。そのため、スイッチ駆動装置100Cでは、入力信号(通電制御信号huin)の検出に替えて、第1点P1の電圧VSを検出してブートキャパシタBC1の過充電発生タイミングを検出し、第1点P1の電圧VSが所定の電位(=ローレベル)になったときを過充電発生タイミングと判断する。そして、第1点P1の電圧VSが一定の電圧(=ローレベル)になるとともに、ブートキャパシタBC1の充電電圧VBSが閾値電圧になることで、ブートキャパシタBC1が過充電状態になると判断する。
基準電圧検出回路63は、第1点P1の電圧VSを検出する。図13に示すように、第1電源PW1又は第1電源PW1と同電位の点と第1点P1又は第1点と同電位の点とを接続する回路上に、第1抵抗631と、第2抵抗632と、ダイオード633とが、第1電源PW1側からこの順番に直列に接続されている。ダイオード633は、カソードが第1点P1又は第1点と同電位の点に接続されている。そして、基準電圧検出回路63は、トランジスタ634を備える。トランジスタ634は、P型MOSFETであり、ソースが第1電源PW1と同電位の点に接続される。また、トランジスタ634のドレインは、負荷となる抵抗635を介して、接地端に接続される。
そして、トランジスタ634のゲートは、第1抵抗631及び第2抵抗632の接続点と接続される。また、トランジスタ634のドレインと抵抗635との接続点は、インバータ636の入力に接続される。さらに、インバータ636の出力は、インバータ637の入力に接続され、インバータ637の出力が、レベルシフト回路62Cの第2トランジスタ622のゲートに接続される。インバータ636及びインバータ637は、それぞれ入力信号の電圧レベルに対して反転した電圧レベルの出力信号を出力する。
例えば、第1点P1の電圧VSが、第1電源PW1の電圧VCCと同じかそれよりも高い場合、ダイオード633に電流が発生しない。そのため第1抵抗631及び第2抵抗632に電流が流れない。これにより、トランジスタ634はOFFとなる。これにより、インバータ636にはLレベルの信号が入力されて、Hレベルの信号が出力される。そして、インバータ637には、Hレベルの信号が入力され、Lレベルの信号が第2トランジスタ622のゲートに入力される。そのため、第2トランジスタ622はOFFになる。
また、第1点P1の電圧VSが、第1電源PW1の電圧VCCよりも低い場合、ダイオード633には第1点P1側に流れる電流が発生する。この電流は、第1電源PW1側から、第1抵抗631、第2抵抗632に流れる。第1抵抗631に電流が流れることで、第1抵抗631の両端間電圧によって、トランジスタ634のゲート・ソース間に電圧が印加されて、トランジスタ634がONになる。これにより、トランジスタ634を流れた電流は、抵抗635に流れる。このとき、インバータ636にはHレベルの信号が入力され、Lレベルの信号が出力される。そして、インバータ637には、Lレベルの信号が入力され、Hレベルの信号が第2トランジスタ622のゲートに入力される。そのため、第2トランジスタ622はONになる。すなわち、過充電状態を検出可能な状態となる。
なお、トランジスタ634をONにするためのゲート・ソース間電圧は、第1抵抗631の抵抗値と第1抵抗631に流れる電流値によって決まる。また、第1抵抗631に流れる電流は、第1抵抗631及び第2抵抗632の合成抵抗と、第1電源PW1の電圧VCCと第1点P1の電圧VSとの差(VCC-VS)によって決まる。なお、ダイオード633も内部抵抗を有するが、第1抵抗631及び第2抵抗632に比べて非常に小さいため無視している。このことから、第1抵抗631及び第2抵抗632の抵抗値を調整することで、第1点P1の電圧VSが過充電が発生し得る電圧になったときに、トランジスタ634をONにすることができる。
また、トランジスタ634のゲート・ドレイン間及びゲート・ソース間には、サージ対策のために、ダイオード638、639が備えられる。
以上示したように、スイッチ駆動装置100Cの電流制御部60Cは、第1点P1の電圧VSを基準電圧検出回路63で検出する。そして、電流制御部60Cは、電圧VSが接地電圧よりも低い決められた電圧(ブートキャパシタBC1が過充電状態になるときの電圧VS)になるとともに、ブートキャパシタBC1の充電電圧VBSが閾値電圧に到達したときに、ブートキャパシタBC1が過充電状態になると判断して、ブートキャパシタBC1への充電電流を制限する。これにより、ブートキャパシタBC1を要求される電圧になるまで確実に充電することができるとともに、過充電状態になるのをより確実に抑制することができる。
なお、第2実施形態及び第3実施形態において、電流制御部60B(60C)は、入力信号huin又は第1点P1の電圧VSと、ブートキャパシタBC1の充電電圧VBSとを確認して、ブートキャパシタBC1が過充電状態であるか否か、確認していた。上述したとおり、ブートキャパシタBC1は上側トランジスタPT1及び下側トランジスタPT2がモード2のときに、過充電状態になり得る。そのため、電流制御部60が、上側トランジスタPT1のゲート信号HUと、下側トランジスタPT2のゲート信号LUとを検出して、モード2である、すなわち、上側トランジスタPT1がOFFで、下側トランジスタPT2がOFFのときを検出して、電流制限部50を制御してもよい。
最後に、上側ドライバ回路10のパッド配置について検討する。図14は、上側ドライバ回路のパッド配置例を示す平面図である。なお、第1実施形態(図5)の上側ドライバ回路10については、そのチップ、パッド、及び、ワイヤをいずれも実線で示している。一方、第2実施形態(図9及び図11)並びに第3実施形態(図13)の上側ドライバ回路10A~10Cについては、そのチップ、パッド、及び、ワイヤを破線で示している。
本図で示すように、上側ドライバ回路10及び10A~10Cの表面上には、複数のパッド(BVCC1~BVCC3、AVB1~AVB3、DVB1~DVB3、HIN1~HIN3、AVCC、DVCC、ACOM、DCOM、VS1~VS3、及び、HO1~HO3)が形成されている。以下では、先の図2と図7も適宜参照しながら、各パッドについて説明する。
パッドBVCC1~BVCC3は、それぞれ、ダイオードDiU、DiV、DiWのアノードに接続されている。
パッドAVB1及びDVB1は、いずれも、ダイオードDiUのカソード(=端子Pn2)に接続されている。パッドAVB2及びDVB2は、いずれも、ダイオードDiVのカソード(=端子Pn3)に接続されている。パッドAVB3及びDVB3は、いずれもダイオードDiWのカソード(=端子Pn4)に接続されている。なお、パッドAVB1~AVB3は、それぞれ、チップ内部において、アナログ系の各相ブート電源ラインに接続されている。一方、パッドDVB1~DVB3は、それぞれ、チップ内部において、デジタル系の各相ブート電源ラインに接続されている。
パッドHIN1~HIN3は、それぞれ、端子Pn5~Pn7(=通電制御信号huin、hvin、hwinの入力端)に接続されている。
パッドAVCCは、複数設けられており、いずれも端子Pn8(=制御電圧VCCの入力端)に接続されている。また、パッドDVCCについても、端子Pn8に接続されている。なお、パッドAVCCは、チップ内部において、アナログ系の制御電圧ラインに接続されている。一方、パッドDVCCは、チップ内部において、デジタル系の制御電圧ラインに接続されている。
パッドACOM及びDCOMは、いずれも端子Pn9(=接地電位の印加端)に接続されている。なお、パッドACOMは、チップ内部において、アナログ系のコモン電源ラインに接続されている。一方、パッドDCOMは、チップ内部において、デジタル系のコモン電源ラインに接続されている。
パッドVS1及びHO1は、それぞれ、上側トランジスタPT1のソース及びゲートに接続されている。パッドVS2及びHO2は、それぞれ、上側トランジスタPT3のソース及びゲートに接続されている。パッドVS3及びHO3は、それぞれ、上側トランジスタPT5のソース及びゲートに接続されている。
本図で示すように、第1実施形態の上側ドライバ回路10と、第2実施形態及び第3実施形態の上側ドライバ回路10A~10Cは、それぞれに集積化された回路要素の違いにより、チップサイズも変更されている。より具体的に述べると、破線で示した上側ドライバ回路10A~10Cは、実線で示した上側ドライバ回路10よりも、紙面左右方向の長さに延長されている。
上記したチップサイズの変更に伴い、各パッドは、それぞれと接続されるワイヤの長さが一定の範囲に収まるように、それぞれの配置を適宜調整することが望ましい。例えば、本図のようにパッド配置を最適化することにより、使用実績のある既存のパッケージを流用することができるので、スイッチ駆動装置の信頼性を高めることが可能となる。
<その他の変形例>
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
本発明に係るスイッチ駆動装置は、例えば、コイルを備えたモータに駆動電力を供給するモータドライバとして、利用することが可能である。
10、10A、10B、10C 上側ドライバ回路
20 下側ドライバ回路
30 上側ゲートドライバ
40、40A、40B 入力信号制御回路
41 レベルシフト部
42 インバータ
50、50A、50B 電流制限部
51 電流制限トランジスタ
52 インバータ
60、60A、60B、60C 電流制御部
61、61B 電圧検出回路
62、62B、62C レベルシフト回路
63 基準電圧検出回路
70 高耐圧レベルシフト回路
71 トランジスタ
72 トランジスタ
73 抵抗
74 抵抗
100、100A、100B、100C スイッチ駆動装置
301 クランプ回路
401 インバータ
402 レベルシフト回路
403 パルスジェネレータ
501 トランジスタ
502 抵抗
611 抵抗
612 抵抗
613 コンパレータ
614 抵抗
615 キャパシタ
616 トランジスタ
617 抵抗
618 インバータ
619 バッファ
621 第1トランジスタ
6211 ツェナーダイオード
622 第2トランジスタ
6221 ダイオード
623 抵抗
6231 ダイオード
624 コンパレータ
6241 ダイオード
625 インバータ
626 レベルシフト部
627 遅延部
631 第1抵抗
632 第2抵抗
633 ダイオード
634 トランジスタ
635 抵抗
636 インバータ
637 インバータ
638 ダイオード
639 ダイオード
ACOM パッド
AVB1、AVB2、AVB3 パッド
AVCC パッド
BC1、BC2、BC3 ブートキャパシタ
BD フレーム
BK1 入力ブロック
BKU U相ブロック
BKV V相ブロック
BKW W相ブロック
BTC ブートストラップ回路
BVCC1、BVCC2、BVCC3 パッド
BW ワイヤ
CLMT 電流制限信号
DCOM パッド
DRV ドライバ回路
DiU、DiV、DiW ブートダイオード
DVB1、DVB2、DVB3 パッド
DVCC パッド
HIN1、HIN2、HIN3 パッド
HO1、HO2、HO3 パッド
HU、HV、HW 駆動信号
huin、hvin、hwin 通電制御信号
IM モータ電流
LU、LV、LW 駆動信号
luin、lvin、lwin 通電制御信号
M モータ
MCU モータコントロールユニット
MMC モータ駆動装置
MU U相コイル
MV V相コイル
MW W相コイル
P1 第1点
P2 第2点
PB 樹脂封止体
PC11 パターン配線
PC12 パターン配線
PC13 パターン配線
PC21 パターン配線
PC22 パターン配線
PC23 パターン配線
Pkg パッケージ
PS 電力供給部
PSW パワースイッチ回路
PT1、PT3、PT5 上側トランジスタ
PT2、PT4、PT6 下側トランジスタ
PW1 第1電源
PW2 第2電源
Pn1~Pn25 端子
RESU、RESV、RESW 電流制限部領域
VB 第2点の電圧
VBS 充電電圧
VCC 制御電圧
VDC 駆動電圧
VS 第1点の電圧
VS1、VS2、VS3 パッド
20 下側ドライバ回路
30 上側ゲートドライバ
40、40A、40B 入力信号制御回路
41 レベルシフト部
42 インバータ
50、50A、50B 電流制限部
51 電流制限トランジスタ
52 インバータ
60、60A、60B、60C 電流制御部
61、61B 電圧検出回路
62、62B、62C レベルシフト回路
63 基準電圧検出回路
70 高耐圧レベルシフト回路
71 トランジスタ
72 トランジスタ
73 抵抗
74 抵抗
100、100A、100B、100C スイッチ駆動装置
301 クランプ回路
401 インバータ
402 レベルシフト回路
403 パルスジェネレータ
501 トランジスタ
502 抵抗
611 抵抗
612 抵抗
613 コンパレータ
614 抵抗
615 キャパシタ
616 トランジスタ
617 抵抗
618 インバータ
619 バッファ
621 第1トランジスタ
6211 ツェナーダイオード
622 第2トランジスタ
6221 ダイオード
623 抵抗
6231 ダイオード
624 コンパレータ
6241 ダイオード
625 インバータ
626 レベルシフト部
627 遅延部
631 第1抵抗
632 第2抵抗
633 ダイオード
634 トランジスタ
635 抵抗
636 インバータ
637 インバータ
638 ダイオード
639 ダイオード
ACOM パッド
AVB1、AVB2、AVB3 パッド
AVCC パッド
BC1、BC2、BC3 ブートキャパシタ
BD フレーム
BK1 入力ブロック
BKU U相ブロック
BKV V相ブロック
BKW W相ブロック
BTC ブートストラップ回路
BVCC1、BVCC2、BVCC3 パッド
BW ワイヤ
CLMT 電流制限信号
DCOM パッド
DRV ドライバ回路
DiU、DiV、DiW ブートダイオード
DVB1、DVB2、DVB3 パッド
DVCC パッド
HIN1、HIN2、HIN3 パッド
HO1、HO2、HO3 パッド
HU、HV、HW 駆動信号
huin、hvin、hwin 通電制御信号
IM モータ電流
LU、LV、LW 駆動信号
luin、lvin、lwin 通電制御信号
M モータ
MCU モータコントロールユニット
MMC モータ駆動装置
MU U相コイル
MV V相コイル
MW W相コイル
P1 第1点
P2 第2点
PB 樹脂封止体
PC11 パターン配線
PC12 パターン配線
PC13 パターン配線
PC21 パターン配線
PC22 パターン配線
PC23 パターン配線
Pkg パッケージ
PS 電力供給部
PSW パワースイッチ回路
PT1、PT3、PT5 上側トランジスタ
PT2、PT4、PT6 下側トランジスタ
PW1 第1電源
PW2 第2電源
Pn1~Pn25 端子
RESU、RESV、RESW 電流制限部領域
VB 第2点の電圧
VBS 充電電圧
VCC 制御電圧
VDC 駆動電圧
VS 第1点の電圧
VS1、VS2、VS3 パッド
Claims (10)
- N型半導体スイッチ素子を駆動するゲートドライバと、
前記ゲートドライバに電圧を印加するブートストラップ回路に含まれるブートキャパシタに供給する電流を制限可能な電流制限部と、
前記電流制限部の動作を制御する電流制御部とを備え、
前記電流制御部は、前記ブートキャパシタの充電電圧が閾値を超えるとき、前記電流制限部を駆動して前記ブートキャパシタに供給される電流を制限するスイッチ駆動装置。 - 前記電流制限部は、前記電流制御部からの信号に基づいてON又はOFFとなるスイッチ素子を含む請求項1に記載のスイッチ駆動装置。
- 前記電流制御部は、前記ブートキャパシタが充電中か否かを確認するとともに前記ブートキャパシタの充電電圧を検出し、
前記電流制御部は、前記ブートキャパシタが充電中において、前記ブートキャパシタの充電電圧が前記閾値を超えたときに、前記電流制限部を駆動する請求項1又は請求項2に記載のスイッチ駆動装置。 - 前記電流制御部は、前記ブートキャパシタの両端間電圧ないしはその分圧電圧に基づいて、前記ブートキャパシタの充電電圧を検出する請求項3に記載のスイッチ駆動装置。
- 前記N型半導体スイッチ素子は、ハーフブリッジ出力段を形成するために電力源と負荷との間に配置される上側スイッチ素子であり、
前記電流制御部は、前記上側スイッチ素子がOFFのとき前記ブートキャパシタが充電中であると判断する請求項3又は請求項4に記載のスイッチ駆動装置。 - 前記電流制御部は、外部から入力される前記上側スイッチ素子を駆動する駆動信号を取得し、前記上側スイッチ素子のON又はOFFを判断する請求項5に記載のスイッチ駆動装置。
- 前記N型半導体スイッチ素子は、ハーフブリッジ出力段を形成するために電力源と負荷との間に配置される上側スイッチ素子であり、
前記電流制御部は、前記上側スイッチ素子と前記負荷との接続点の電圧を検出し、前記電圧が閾値以下のときに前記ブートキャパシタが充電中であると判断する請求項3又は請求項4に記載のスイッチ駆動装置。 - 前記電流制限部は、抵抗値を変更可能な素子であり、前記ブートストラップ回路に含まれるブートダイオードのアノード側に接続され、
前記電流制限部は、ブートストラップ回路が接続される制御電源の電圧を検出するとともに、前記制御電圧が高いときには前記電流制限部の抵抗値を高くし、前記制御電圧が低いときには前記電流制限部の抵抗値を低くする請求項1又は請求項2に記載のスイッチ駆動装置。 - 前記N型半導体スイッチ素子は、炭化ケイ素(SiC)を原料とする半導体を用いた請求項1から請求項8のいずれかに記載のスイッチ駆動装置。
- 前記負荷は、3相交流モータである請求項1から請求項9のいずれかに記載のスイッチ駆動装置。
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