JP7107121B2

JP7107121B2 - 半導体集積回路

Info

Publication number: JP7107121B2
Application number: JP2018173086A
Authority: JP
Inventors: 浩志鳶坂; 科研陳
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2018-09-14
Filing date: 2018-09-14
Publication date: 2022-07-27
Anticipated expiration: 2038-09-14
Also published as: JP2020047661A

Description

本発明は半導体集積回路に関し、特に、負荷を駆動するための半導体素子を有する半導体集積回路に関する。

近年、負荷を駆動するための出力段の半導体素子（以下において「出力段素子」という。）と、出力段素子の制御回路や保護回路等を１チップ化したインテリジェントパワースイッチ（ＩＰＳ）の開発が進んでいる。ＩＰＳは、例えばトランスミッション、エンジン及びブレーキ等の車両電装システムに広く利用されており、小型化、高性能化及び高信頼性に応える製品が要望されている。

ＩＰＳ等の半導体集積回路において、組立工程前のウェハ状態で種々の電気的特性の試験が実施されるが、出力段素子のオン指令時にのみ測定可能な特性項目がある。この特性項目の試験の際には、出力段素子がオン状態となるため、テスターやプローブカード等の試験システムに大電流を流す必要があり、試験システムの電源容量が増大すると共にプローブカードの針本数が増大し、チップサイズの増大とコストアップに繋がる。一方、この特性項目の試験を実施しない場合には、組立工程における試験でこの特性項目に起因した特性不良が検出されることになり、組立材料及び組立工数のロスが発生する。

特許文献１には、半導体集積回路におけるテスト時にテストモードを設けることが開示されている。

特開２００２－１７５６９８号公報

上記問題に鑑み、本発明は、出力段素子のオン指令時にのみ測定可能な特性項目を、出力段素子に電流を流さずに測定することができる半導体集積回路を提供することを目的とする。

本発明の一態様は、（ａ）電源と負荷との間に接続される出力段素子と、（ｂ）出力段素子のオン指令時に動作し、出力段素子の電気的特性を検出する特性検出回路と、（ｃ）電源から供給される電源電位を基準として、電源電位よりも低い内部電位を生成する内部電位生成回路と、（ｄ）生成された内部電位に応じて、電源電位を昇圧することにより出力段素子を駆動するゲート信号を出力するチャージポンプ回路と、（ｅ）電源に第１主端子領域が接続され、内部電位生成回路の出力端子とチャージポンプ回路の入力端子との間に第２主端子領域が接続された制御回路素子と、（ｆ）制御回路素子の制御電極に接続されたテストパッドとを備え、出力段素子のオン指令時に、テストパッドに電圧を印加して制御回路素子をオンすることによりチャージポンプ回路を強制的に停止させ、出力段素子をオフさせた状態で、特性検出回路が動作する閾値電圧を測定する半導体集積回路であることを要旨とする。

本発明によれば、出力段素子のオン指令時にのみ測定可能な特性項目を、出力段素子に電流を流さずに測定することができる半導体集積回路を提供することができる。

本発明の実施形態に係る半導体集積回路の一例を示す回路図である。本発明の実施形態に係る動作回路の一例を示す回路図である。本発明の実施形態に係るチャージポンプ回路の一例を示す回路図である。比較例に係る動作回路を示す回路図である。本発明の実施形態に係る半導体集積回路の試験時の各種電圧波形を示すグラフである。

以下において、図面を参照して本発明の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

本発明の実施形態に係る半導体集積回路では、同一半導体チップに種々の半導体素子がモノリシック若しくはハイブリッドに集積化される。本発明の実施形態において、集積回路の要素として出力段素子又は制御回路素子等の半導体素子が含まれる。これらの出力段素子又は制御回路素子の「第１主端子領域」とは、出力段素子が電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）の場合には、ソース又はドレインのいずれか一方となる、主電流が流入若しくは流出する半導体領域を意味する。出力段素子又は制御回路素子の「第１主端子領域」とは、出力段素子又は制御回路素子に主電流が流入若しくは流出する半導体領域を意味する。例えば、出力段素子が絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の場合には、「第１主端子領域」はエミッタ又はコレクタのいずれか一方となる半導体領域に対応する。出力段素子が静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）の場合には、「第１主端子領域」はアノード又はカソードのいずれか一方となる半導体領域を意味する。

また、出力段素子又は制御回路素子の「第２主端子領域」とは、出力段素子がＦＥＴやＳＩＴであれば、上記第１主端子領域とはならないソース又はドレインのいずれか一方となる半導体領域を意味する。ＩＧＢＴにおいては、「第２主端子領域」は上記第１主端子領域とはならないエミッタ又はコレクタのいずれか一方となる領域を意味する。ＳＩサイリスタやＧＴＯにおいては、「第２主端子領域」は上記第１主端子領域とはならないアノード又はカソードのいずれか一方となる領域を意味する。

このように、出力段素子又は制御回路素子の「第１主端子領域」がソースであれば、「第２主端子領域」はドレインを意味する。出力段素子又は制御回路素子の「第１主端子領域」がエミッタであれば、「第２主端子領域」はコレクタを意味する。出力段素子の「第１主端子領域」がアノードであれば、「第２主端子領域」はカソードを意味する。ＭＩＳＦＥＴ等で対称構造の出力段素子となる場合は、バイアス関係を交換すれば「第１主端子領域」の機能と「第２主端子領域」の機能を交換可能な場合もある。

＜半導体集積回路＞
本発明の実施形態に係る半導体集積回路１として、図１に示すように、電源３０と負荷３２との間に出力段素子１０を配置したハイサイド型ＩＰＳを例示する。本発明の実施形態に係る半導体集積回路１は、出力段素子１０の他に、出力段素子１０の制御端子（ゲート）を駆動する動作回路１１と、動作回路１１の動作を制御する論理回路１２と、出力段素子１０の過電流を検出する過電流検出回路（特性検出回路）１３を備える。また、本発明の実施形態に係る半導体集積回路１は、電源端子２１、出力端子２２、入力端子２３、状態端子２４及び接地端子２５を配置している。なお、図示を省略するが、本発明の実施形態に係る半導体集積回路１は、過熱検出回路等の他の回路を更に備えていてもよい。

本発明の実施形態では、出力段素子１０としてｎチャネルＭＯＳＦＥＴを例示する。図示を省略するが、出力段素子１０には、還流ダイオード（ＦＷＤ）が逆並列に接続されていてもよい。出力段素子１０としては、ｐチャネルＭＯＳＦＥＴであってもよく、ＭＯＳＦＥＴ以外のＭＯＳＳＩＴ、ＭＩＳＦＥＴ、ＭＩＳＳＩＴ等のＭＩＳトランジスタ、ＳＩサイリスタ等のサイリスタ、或いはＩＧＢＴ等のパワー半導体素子であってもよい。

出力段素子１０の第１主端子領域（ドレイン）は電源端子２１に接続されている。電源端子２１には、外部の電源３０から電源電位Ｖｃｃ（例えば１３Ｖ程度）が供給される。出力段素子１０の第２主端子領域（ソース）は出力端子２２を介してモータ等の負荷３２の一端に接続されている。負荷３２の他端は接地されている。

出力段素子１０のゲートは動作回路１１の出力端子に接続されている。出力段素子１０は、動作回路１１からのゲート信号ＧＳにより制御される。出力段素子１０は、動作回路１１からのゲート信号ＧＳの電圧が所定の閾値（例えば１８Ｖ程度）以上の場合にオン状態となり、負荷３２を駆動する。一方、出力段素子１０は、動作回路１１からのゲート信号ＧＳの電圧が所定の閾値未満の場合にオフ状態となる。

過電流検出回路１３は、出力段素子１０のソース及び出力端子２２に接続された入力端子と、論理回路１２の第１入力端子に接続された出力端子を有する。過電流検出回路１３は、出力段素子１０の出力電圧Ｖ_ＯＵＴから、出力段素子１０に流れる過電流を検出する。過電流検出回路１３は、例えば、出力電圧Ｖ_ＯＵＴが以下の式（１）を満たす場合に、出力段素子１０に過電流が流れていると判定する。

Ｖ_ＯＵＴ≦Ｖｃｃ－Ｖ_ＯＣ …（１）

式（１）において、Ｖ_ＯＣは過電流を検出する閾値を定義する過電流閾値電圧である。過電流閾値電圧Ｖ_ＯＣは例えば０．３Ｖ程度であり、出力段素子１０の種類等に応じて適宜設定可能である。本発明の実施形態に係る半導体集積回路において、組立前のウェハ状態で過電流閾値電圧Ｖ_ＯＣを確認する試験が実施される（過電流閾値電圧Ｖ_ＯＣの試験については後述する）。

出力段素子１０に流れる電流Ｉ_ＯＵＴは、以下の式（２）で表すことができる。

Ｉ_ＯＵＴ＝（Ｖｃｃ－Ｖ_ＯＵＴ）／Ｒｏｎ …（２）

式（２）において、Ｒｏｎは出力段素子１０のオン抵抗である。Ｒｏｎは例えば１２０ｍΩ程度であり、出力段素子１０の種類等に応じて適宜設定可能である。出力電圧Ｖ_ＯＵＴが式（１）を満たす場合に流れる電流Ｉ_ＯＵＴ（例えば４．５Ａ程度）が過電流と判定される。

過電流検出回路１３は、出力段素子１０の出力電圧Ｖ_ＯＵＴが式（１）を満たす場合に動作し、出力段素子１０に過電流が流れたことを示す過電流検出信号ＤＳを出力する。過電流検出回路１３は、出力電圧Ｖ_ＯＵＴが式（１）を満たさない場合には動作せず、過電流検出信号ＤＳを出力しない。

過電流検出回路１３は、他の回路との動作が混在しないように、制御回路３１から入力端子２３を介して入力される入力信号ＩＮが、出力段素子１０のオン指令であるハイ（Ｈ）レベルの場合にのみ動作するように設計されている。例えば、論理回路１２が、制御回路３１からの入力信号ＩＮに応じて過電流検出回路１３の動作を制御してもよい。或いは、過電流検出回路１３を入力端子２３に接続し、過電流検出回路１３が制御回路３１からの入力信号ＩＮとしてＨレベルを受け付けた場合にのみ動作するようにしてもよい。

論理回路１２は、過電流検出回路１３の出力端子に接続された第１入力端子と、入力端子２３に接続された第２入力端子と、動作回路１１の第１入力端子に接続された第１出力端子と、状態端子２４に接続された第２出力端子を有する。

入力端子２３は制御回路３１に接続され、制御回路３１から出力段素子１０のオン・オフ動作を制御するための指令である入力信号ＩＮが供給される。出力段素子１０をオンさせるためのオン指令時には、入力信号ＩＮがハイ（Ｈ）レベルとなる。一方、出力段素子１０をオフさせるためのオフ指令時には、入力信号ＩＮがロー（Ｌ）レベルとなる。状態端子２４は制御回路３１に接続される。状態端子２４は、図示を省略するが、例えば外部の１０ｋΩ程度の抵抗を介して５Ｖの電源に接続される。

論理回路１２は、制御回路３１から入力端子２３を介して入力された入力信号ＩＮに応じて、動作回路１１の動作を制御する制御信号ＣＳを動作回路１１へ出力する。論理回路１２は、入力信号ＩＮがＨレベルの場合に、動作回路１１を動作させる制御信号ＣＳを動作回路１１へ出力する。論理回路１２は、入力信号ＩＮがＬレベルの場合に、動作回路１１を停止させる制御信号ＣＳを動作回路１１へ出力する。

更に、論理回路１２は、出力段素子１０の状態を示す状態信号ＳＴを、状態端子２４を介して制御回路３１へ出力する。過電流検出回路１３から過電流検出信号ＤＳが出力されていない場合、論理回路１２は、出力段素子１０が通常状態であることを示す状態信号ＳＴとしてＨレベルを、状態端子２４を介して制御回路３１へ出力する。

一方、過電流検出回路１３から過電流検出信号ＤＳが出力された場合、論理回路１２は、出力段素子１０が異常状態であることを示す状態信号ＳＴとしてＬレベルを、状態端子２４を介して制御回路３１へ出力する。制御回路３１は、状態信号ＳＴとしてＬレベルを受け付けた場合、出力段素子１０が異常状態であると判断し、入力信号ＩＮをＨレベルからＬレベルに切り替えて出力する。論理回路１２は、入力信号ＩＮとしてＬレベルを受けて、動作回路１１を停止させる制御信号ＣＳを動作回路１１へ出力する。これにより、動作回路１１を停止させ、出力段素子１０をオフ状態となるため、出力段素子１０の破壊を防止することができる。

動作回路１１は、論理回路１２に接続された第１入力端子と、電源端子２１に接続された第２入力端子と、出力段素子１０のゲートに接続された出力端子とを有する。動作回路１１は、論理回路１２からの制御信号ＣＳに応じて動作する。動作回路１１は、論理回路１２から動作回路１１を動作させるための制御信号ＣＳを受け付けた場合には、電源電位Ｖｃｃを基準として、電源電位Ｖｃｃよりも高電位のゲート信号ＧＳを出力段素子１０のゲートへ出力し、出力段素子１０をオンさせる。一方、動作回路１１は、論理回路１２から動作回路１１を停止させるための制御信号ＣＳを受け付けた場合には動作を停止して、ゲート信号ＧＳを出力せず、出力段素子１０をオフさせる。

動作回路１１は、図２に示すように、内部電位生成回路４１と、チャージポンプ回路４２とを備える。内部電位生成回路４１は、論理回路１２に接続された第１入力端子と、電源端子２１に接続された第２入力端子と、チャージポンプ回路４２の第１入力端子に接続された出力端子を有する。内部電位生成回路４１は、論理回路１２から動作回路１１を動作させるための制御信号ＣＳを受け付けた場合には、電源電位Ｖｃｃを基準として、電源電位Ｖｃｃよりも所定の電圧だけ低い内部電位Ｖ_ＧＮＤを生成する。例えば、電源電位Ｖｃｃが１３Ｖ程度であり、内部電位Ｖ_ＧＮＤが８Ｖ程度である。内部電位生成回路４１は、論理回路１２から動作回路１１を停止させるための制御信号ＣＳを受け付けた場合には、内部電位Ｖ_ＧＮＤを生成せず、例えば電源電位Ｖｃｃを出力する。

チャージポンプ回路４２は、内部電位生成回路４１の出力端子に接続された第１入力端子と、電源端子２１及び内部電位生成回路４１の第２入力端子に接続された第２入力端子と、出力段素子１０のゲートに接続された出力端子とを有する。チャージポンプ回路４２は、内部電位生成回路４１から出力された内部電位Ｖ_ＧＮＤを受け付けた場合に、電源電位Ｖｃｃを出力段素子１０のターンオンに要する電圧まで昇圧することにより、ゲート信号ＧＳを生成する。

チャージポンプ回路４２は、例えば図３に示すように、発振回路６１、インバータ６２及び昇圧回路６３を有する。発振回路６１の第１入力端子には図２に示した電源端子２１が接続され、発振回路６１の第２入力端子には図２に示した内部電位生成回路４１の出力端子が接続されている。発振回路６１の出力端子にはインバータ６２の入力端子が接続されている。発振回路６１は、内部電位生成回路４１から内部電位Ｖ_ＧＮＤが入力された場合に、矩形波である発振信号を出力する。インバータ６２は、発振回路６１からの発振信号を論理反転して出力する。

昇圧回路６３は、例えば３段で構成されており、１段目としてインバータ６４、コンデンサ６５、２つのダイオード６６，６７を有し、２段目としてインバータ６８、コンデンサ６９、２つのダイオード７０，７１とを有し、３段目としてインバータ７２と、コンデンサ７３、２つのダイオード７４，７５を有する。

１段目のインバータ６４の入力端子はインバータ６２の出力端子に接続され、インバータ６４の出力端子はコンデンサ６５の一端に接続されている。コンデンサ６５の他端は、ダイオード６６のカソード及びダイオード６７のアノードに接続されている。ダイオード６６のアノードは、図２に示した電源端子２１に接続されている。

２段目のインバータ６８の入力端子は発振回路６１の出力端子に接続され、インバータ６８の出力端子はコンデンサ６９の一端に接続されている。コンデンサ６９の他端は、ダイオード７０のカソード、ダイオード７１のアノード及び１段目のダイオード６７のカソードに接続されている。ダイオード７０のアノードは、図２に示した電源端子２１に接続されている。

３段目のインバータ７２の入力端子はインバータ６２の出力端子に接続され、インバータ７２の出力端子はコンデンサ７３の一端に接続されている。コンデンサ７３の他端は、ダイオード７４のカソード及びダイオード７５のアノードに接続されている。ダイオード７４のアノードは、図２に示した電源端子２１に接続されている。ダイオード７５のカソードは、図２に示した出力段素子１０のゲートに接続されている。

図３に示したチャージポンプ回路４２の動作の一例を説明する。例えば、発振回路６１からの発振信号がＬレベルの場合、インバータ６２がＨレベルを出力し、昇圧回路６３の１段目のインバータ６４がＬレベルを出力する。これにより、コンデンサ６５の一端が内部電位Ｖ_ＧＮＤに接続され、コンデンサ６５はダイオード６６を介して電源電圧Ｖｃｃが充電される。この結果、コンデンサ６５の端子電圧は、Ｖｃｃ－Ｖｆとなる。ここで、Ｖｆはダイオード６６，６７，７１の順方向電圧である。

次に、発振回路６１からの発振信号がＨレベルになると、インバータ６２がＬレベルを出力し、昇圧回路６３の１段目のインバータ６４がＨレベルを出力する。これにより、コンデンサ６５の一端には電源電圧Ｖｃｃが印加される。この結果、コンデンサ６５の他端の電圧は２（Ｖｃｃ－Ｖ_ＧＮＤ）－Ｖｆ＋Ｖ_ＧＮＤとなる。このとき、昇圧回路６３の２段目のインバータ６８がＬレベルを出力する。これにより、コンデンサ６９の一端が内部電位Ｖ_ＧＮＤに接続され、コンデンサ６９の他端には１段目のダイオード６７を介して２（Ｖｃｃ－Ｖ_ＧＮＤ）－Ｖｆの電圧が印加される。この結果、コンデンサ６９の端子電圧は、２（Ｖｃｃ－Ｖ_ＧＮＤ）－２Ｖｆ＋Ｖ_ＧＮＤとなる。

次に、発振回路６１からの発振信号がＬレベルになると、２段目のインバータ６８がＨレベルを出力する。これにより、コンデンサ６９の一端には電源電圧Ｖｃｃが印加される。この結果、コンデンサ６９の他端の電圧は、２（Ｖｃｃ－Ｖ_ＧＮＤ）－２Ｖｆ＋Ｖ_ＧＮＤの電圧にＶｃｃが重畳されて３（Ｖｃｃ－Ｖ_ＧＮＤ）－２Ｖｆ＋Ｖ_ＧＮＤとなる。このとき、昇圧回路６３の３段目のインバータ７２がＬレベルを出力する。これにより、コンデンサ７３の一端が内部電位Ｖ_ＧＮＤに接続され、コンデンサ７３の他端には、２段目のダイオード７１を介して３（Ｖｃｃ－Ｖ_ＧＮＤ）－２Ｖｆ＋Ｖ_ＧＮＤの電圧が印加される。この結果、コンデンサ７３の端子電圧は、３（Ｖｃｃ－Ｖ_ＧＮＤ）－３Ｖｆ＋Ｖ_ＧＮＤとなる。この３（Ｖｃｃ－Ｖ_ＧＮＤ）－３Ｖｆ＋Ｖ_ＧＮＤに昇圧された電圧は、ダイオード７５を介して、ゲート信号ＧＳとして出力される。なお、図３に示したチャージポンプ回路４２の構成は一例であり、これに特に限定されない。

図２に示した動作回路１１の説明に戻る。動作回路１１は更に、制御回路素子４３、テストパッド（ゲートパッド）４４及び抵抗４５を有する。制御回路素子４３、テストパッド４４及び抵抗４５は、内部電位生成回路４１及びチャージポンプ回路４２と同一のチップに集積化されている。制御回路素子４３、テストパッド４４及び抵抗４５のチップ内の配置位置は特に限定されない。

図２では、制御回路素子４３がＭＯＳＦＥＴである場合を例示するが、ＭＯＳＦＥＴ以外のＭＩＳトランジスタやＩＧＢＴ等の他のスイッチング素子であってもよい。制御回路素子４３の第１主端子領域（ソース）は、内部電位生成回路４１の出力端子及びチャージポンプ回路４２の第１入力端子に接続されている。制御回路素子４３の第２主端子領域（ドレイン）は、電源端子２１、内部電位生成回路４１の第２入力端子、及びチャージポンプ回路４２の第２入力端子に接続されている。制御回路素子４３の制御端子（ゲート）にはテストパッド４４が接続されている。

テストパッド４４は、プローブカードの針を当てられるように例えば１００μｍ角程度のサイズを有する。図１に示した過電流検出回路１３の過電流閾値電圧Ｖ_ＯＣの試験の際には、テストパッド４４に所定の電圧（例えば１８Ｖ程度）を印加することにより制御回路素子４３をオンさせる。ＩＰＳの通常動作時には、テストパッド４４には電圧は印加されず、制御回路素子４３は非導通となる。

テストパッド４４及び制御回路素子４３のゲートと、内部電位生成回路４１の出力端子及びチャージポンプ回路４２の第１入力端子との間には、抵抗４５が接続されている。抵抗４５は、テストパッド４４に電圧を印加した際のサージを吸収する機能を有する。

＜比較例＞
ここで、比較例として、図２に示した動作回路１１の代わりに、図４に示した動作回路１１ｘを用いた場合を説明する。図４に示すように、比較例に係る動作回路１１ｘは、内部電位生成回路４１及びチャージポンプ回路４２を有する点は図２に示した動作回路１１と同様であるが、制御回路素子４３、テストパッド４４及び抵抗４５を有しない点が図２に示した動作回路１１と異なる。

比較例に係る動作回路１１ｘを用いた場合において、図１に示した過電流検出回路１３の過電流閾値電圧Ｖ_ＯＣを測定する際には、過電流検出回路１３が動作可能な状態とするように、入力信号ＩＮをＨレベルとする必要がある。このため、論理回路１２は入力信号ＩＮとしてＨレベルを受けて、動作回路１１を動作させるための制御信号ＣＳを出力する。動作回路１１は、論理回路１２からの制御信号ＣＳを受けて動作し、出力段素子１０をオンさせる。出力段素子１０をオン状態として、出力端子２２に負荷３２に替えて接続した可変電圧電源により可変電圧を出力電圧Ｖ_ＯＵＴとして印加する。出力電圧Ｖ_ＯＵＴを電源電圧Ｖｃｃから徐々に下げつつ、出力電圧Ｖ_ＯＵＴを電圧計により測定する。

出力電圧Ｖ_ＯＵＴが下がり、式（１）の関係を満たすと過電流検出回路１３が動作し、過電流検出信号ＤＳを出力する。論理回路１２は、過電流検出回路１３からの過電流検出信号ＤＳを受けて、状態信号ＳＴをＨレベルからＬレベルへ切り替えて出力する。状態信号ＳＴがＬレベルへ変化したときの出力電圧Ｖ_ＯＵＴを電圧計により測定し、電源電圧Ｖｃｃから測定された出力電圧Ｖ_ＯＵＴを減算することにより、過電流閾値電圧Ｖ_ＯＣを算出することができる。

比較例に係る動作回路１１ｘを用いた過電流閾値電圧Ｖ_ＯＣの測定の際には、上述したように出力段素子１０がオン状態のため、出力段素子１０には式（２）で示した電流Ｉ_ＯＵＴが流れる。出力段素子１０がオン状態で出力電圧Ｖ_ＯＵＴを変動させるには、出力段素子１０に数Ａの電流Ｉ_ＯＵＴを流す必要がある。したがって、プローブカードの針本数が増大し、プローブエリア増大によりチップサイズが増大する。一方、ウェハ状態で試験を実施しない場合、組立時の試験において過電流閾値電圧Ｖ_ＯＣの不良に起因した不良が発生し、組立材料及び組立工数のロスが発生する。

＜半導体集積回路の動作＞
これに対して、図２に示した動作回路１１を用いた本発明の実施形態に係る半導体集積回路１における、ウェハ状態での過電流検出回路１３の過電流閾値電圧Ｖ_ＯＵＴの試験方法の一例を説明する。

図１に示した制御回路３１から入力信号ＩＮとして、出力段素子１０のオン指令であるＨレベルが入力端子２３を介して入力される。論理回路１２は、入力信号ＩＮとしてＨレベルを受けて、動作回路１１を動作させるための制御信号ＣＳを出力する。図２に示した動作回路１１の内部電位生成回路４１は、論理回路１２からの制御信号ＣＳを受けて動作し、電源電位Ｖｃｃよりも低い内部電位Ｖ_ＧＮＤを生成し、生成した内部電位Ｖ_ＧＮＤをチャージポンプ回路４２へ出力する。チャージポンプ回路４２は、内部電位Ｖ_ＧＮＤを受けて動作し、電源電位Ｖｃｃを基準として、出力段素子１０のゲート信号ＧＳの電位を昇圧することにより、出力段素子１０をオン状態となる。

この際、図２に示したテストパッド４４にプローブカードの針を当てて所定の電圧（例えば１８Ｖ程度）が印加され、制御回路素子４３をオン状態とする。これにより、電源端子２１、内部電位生成回路４１の第２入力端子、及びチャージポンプ回路４２の第２入力端子に供給されている電源電圧Ｖｃｃと、内部電位生成回路４１の出力端子及びチャージポンプ回路４２の第１入力端子に供給されている内部電位Ｖ_ＧＮＤを短絡し、電源電圧Ｖｃｃと内部電位Ｖ_ＧＮＤ間の電圧を無くす。これにより、チャージポンプ回路４２を強制的に停止させ、無効化することができる。この結果、図１に示した制御回路３１から入力信号ＩＮが入力されている場合でも、出力段素子１０をオフさせることができる。

出力段素子１０をオフ状態として、出力端子２２に負荷３２に替えて接続した可変電圧電源により可変電圧を出力電圧Ｖ_ＯＵＴとして印加する。出力電圧Ｖ_ＯＵＴを電源電圧Ｖｃｃから徐々に下げながら、出力電圧Ｖ_ＯＵＴを電圧計で計測する。この際、出力段素子１０がオフ状態のため、出力段素子１０には電流Ｉ_ＯＵＴが流れない。但し、制御回路３１から入力信号ＩＮが入力されているため、過電流検出回路１３は動作可能な状態となっている。

出力電圧Ｖ_ＯＵＴの印加開始から出力電圧Ｖ_ＯＵＴが式（１）を満たすまでの間は、過電流検出回路１３は動作せず、過電流検出信号ＤＳを出力しない。論理回路１２は、過電流検出回路１３から過電流検出信号ＤＳが出力されないため、状態信号ＳＴとしてＬレベルを状態端子２４を介して制御回路３１へ出力する。

その後、出力電圧Ｖ_ＯＵＴが下がり、式（１）を満たす関係となった場合、過電流検出回路１３が動作し、過電流検出信号ＤＳを出力する。論理回路１２は、過電流検出回路１３から過電流検出信号ＤＳを受けて、状態信号ＳＴをＨレベルからＬレベルに切り替えて、状態端子２４を介して制御回路３１へ出力する。状態信号ＳＴがＬレベルとなったタイミングにおける出力電圧Ｖ_ＯＵＴを電圧計により測定し、電源電位Ｖｃｃから測定された出力電圧Ｖ_ＯＵＴを減算することにより、過電流閾値電圧Ｖ_ＯＣを算出することができる。

以上説明したように、本発明の実施形態に係る半導体集積回路１によれば、ウェハ状態での過電流閾値電圧Ｖ_ＯＣの試験の際に、制御回路３１からの入力信号ＩＮがＨレベルでも、即ち、制御回路３１から出力段素子１０のオン指令が出ている状態でも、出力段素子１０をオンさせず、出力段素子１０に電流Ｉ_ＯＵＴを流さずに過電流閾値電圧Ｖ_ＯＣを測定することができる。したがって、出力段素子１０がオン状態で過電流閾値電圧Ｖ_ＯＣを測定する場合と比較して、プローブカードの針本数を低減することができ、プローブエリア増大によるチップサイズ増大を抑制することができる。また、ウェハ状態での特性保証が可能となるので、組立不良の発生を抑制することができる。

＜実施例＞
本発明の実施形態に係る半導体集積回路１において、過電流検出回路１３の過電流閾値電圧Ｖ_ＯＣを測定した。図１に示した電源電位Ｖｃｃを１３Ｖ、入力信号ＩＮの電圧Ｖ_ＩＮのＨレベルを５Ｖ、状態信号ＳＴの電圧Ｖ_ＳＴのＨレベルを５Ｖとした。図２に示したテストパッド４４に電圧を印加して制御回路素子４３をオンし、内部電位Ｖ_ＧＮＤと電源電位Ｖｃｃを短絡させた。この状態で、出力端子２２に接続した電流容量数十ｍＡのパルスジェネレータにより、出力電圧Ｖ_ＯＵＴを１３Ｖから１２Ｖまで下げた後、１３Ｖまで戻すようにスイープしたときの波形を図５に示す。

図５に示すように、状態信号ＳＴの電圧Ｖ_ＳＴが時刻ｔ１においてＨレベルからＬレベルに変化し、時刻ｔ２でＬレベルからＨレベルに変化している。時刻ｔ１における出力電圧Ｖ_ＯＵＴは１２．７Ｖであり、電源電圧Ｖｃｃの１３Ｖから１２．７Ｖを減算することにより、過電流閾値電圧Ｖ_ＯＣが０．３Ｖであることが確認された。図５に示す波形には現れていないが、出力電圧Ｖ_ＯＵＴのスイープには電流容量数十ｍＡのパルスジェネレータを用いており、出力段素子１０に電流Ｉ_ＯＵＴが流れていないことも確認された。したがって、出力段素子１０に電流Ｉ_ＯＵＴを流さずに、過電流閾値電圧Ｖ_ＯＣを測定することができた。

（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。

例えば、本発明の実施形態では、半導体集積回路１の電気的特性として、出力段素子１０の過電流を検出する過電流検出回路１３の過電流閾値電圧Ｖ_ＯＣを測定する場合を例示したが、過電流閾値電圧Ｖ_ＯＣを測定する場合に限定されない。出力段素子１０のオン指令時、即ち制御回路３１からの入力信号ＩＮがＨレベルの場合にのみ動作する電気的特性の試験の際に、出力段素子１０に電流を流さずに測定可能とする状況であれば、本発明の実施形態に係る半導体集積回路は適用可能である。

１…半導体集積回路
１０…出力段素子
１１…動作回路
１２…論理回路
１３…過電流検出回路
２１…電源端子
２２…出力端子
２３…入力端子
２４…状態端子
２５…接地端子
３０…電源
３１…制御回路
３２…負荷
４１…内部電位生成回路
４２…チャージポンプ回路
４３…制御回路素子
４４…テストパッド
４５…抵抗
６１…発振回路
６２，６４，６８，７２…インバータ
６３…昇圧回路
６５，６９，７３…コンデンサ
６６，６７，７０，７１，７４，７５…ダイオード

Claims

電源と負荷との間に接続される出力段素子と、
前記出力段素子のオン指令時に動作し、前記出力段素子の電気的特性を検出する特性検出回路と、
前記電源から供給される電源電位を基準として、前記電源電位よりも低い内部電位を生成する内部電位生成回路と、
前記生成された内部電位に応じて、前記電源電位を昇圧することにより前記出力段素子を駆動するゲート信号を出力するチャージポンプ回路と、
前記電源に第１主端子領域が接続され、前記内部電位生成回路の出力端子と前記チャージポンプ回路の入力端子との間に第２主端子領域が接続された制御回路素子と、
前記制御回路素子の制御電極に接続されたテストパッドと、
を備え、
前記出力段素子のオン指令時に、前記テストパッドに電圧を印加して前記制御回路素子をオンすることにより前記チャージポンプ回路を強制的に停止させ、前記出力段素子をオフさせた状態で、前記特性検出回路が動作する閾値電圧を測定することを特徴とする半導体集積回路。
前記制御回路素子の前記制御電極と、前記内部電位生成回路の前記出力端子との間に接続された抵抗を更に備えることを特徴とする請求項１に記載の半導体集積回路。
前記出力段素子のオン指令時に、前記内部電位生成回路を動作させる論理回路を更に備えることを特徴とする請求項１又は２に記載の半導体集積回路。
前記特性検出回路は、前記出力段素子の出力電圧から、前記出力段素子の過電流を検出する過電流検出回路であることを特徴とする請求項１～３のいずれか１項に記載の半導体集積回路。