JP6573792B2 - 半導体装置 - Google Patents
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Description
本実施の形態の半導体装置は、入出力回路と内部回路とを有し、半導体装置の外部から入力された信号は、入出力回路を介して内部回路で処理され、入出力回路を介して外部へ出力される。内部回路は、例えば、CPU等の論理回路を有しており、論理回路は、回路セルにより構成されている。入出力回路の動作電圧は、例えば、3.3Vであるが、半導体装置の低消費電力化のため、内部回路の動作電圧は、例えば、0.4Vとなっている。
図1は、実施の形態1に係る半導体装置の要部平面図である。図2および図3は、実施の形態1に係る半導体装置の要部断面図である。図1は、回路セルの一部を示す平面図であり、X方向に延在する回路セルは、Y方向に2段配置されている。図2は、薄膜n型MISFETQn1(図1のA−A断面)の断面図、p型タップPTAP(図1のB−B断面)の断面図、p型ウエル給電PWCNT(図1のC−C断面)の断面図、および、バルクp型MISFETQpbの断面図である。図3は、図1のD−D断面であり、薄膜p型MISFETQp1、薄膜n型MISFETQn1、p型タップPTAP、薄膜n型MISFETQn2、および、薄膜p型MISFETQp2の断面図である。
図4から図22は、実施の形態1に係る半導体装置の製造工程を示す要部断面図である。図4〜図8、図10、図11、図13、図15、図17、図19、および図21は、図2に対応する半導体装置の製造工程中の要部断面図を、図9、図12、図14、図16、図18、図20、および図22は、図3に対応する半導体装置の製造工程中の要部断面図である。図23は、検討例である半導体装置の要部平面図であり、図24は、実施の形態1の効果を説明する要部平面図である。
本実施の形態1によれば、以下の特徴を奏することができる。
変形例1は、上記実施の形態1のp型タップPTAPおよびn型タップNTAPを省略した例である。図25は、変形例1に係る半導体装置の要部平面図である。上記実施の形態1と同様の構成には、同様の符号を付している。
変形例2は、上記実施の形態1に第3回路セルを追加した例である。図26は、変形例2に係る半導体装置の要部平面図である。第3回路セルは、第1回路セルおよび第2回路セルと同様に、X方向に延在する電源電位配線VDDおよび基準電位配線VSSを有し、電源電位配線VDDと基準電位配線VSSとの間に、PMOS形成領域PMOS3およびNMOS形成領域NMOS3を有する。PMOS形成領域PMOS3には、複数の薄膜p型MISFETQp3が、NMOS形成領域NMOS3には、複数の薄膜n型MISFETQn3が、それぞれ、X方向に沿って配置されている。薄膜p型MISFETQp3は、薄膜p型MISFETQp1およびQp2と同様の構造であり、ゲート電極GP3および活性領域ACTP3を有し、複数の薄膜n型MISFETQn3は、薄膜n型MISFETQn1およびQn2と同様の構造であり、ゲート電極GN3および活性領域ACTN3を有する。
実施の形態2は、上記実施の形態1における、電気的に独立のゲート電極を一体形成する考え方をSRAMメモリセルに適用した例である。図27は、実施の形態2に係るSRAMのメモリセルを示す等価回路図である。図28は、実施の形態2に係るSRAMの複数のメモリセルを示す平面レイアウト図である。図29は、図28のE−E線に沿う断面図である。図30は、図28のF−F線に沿う断面図である。図31は、メモリセルを構成するMISFETの断面図である。
(a)その主面に第1領域および第2領域を有し、前記第1領域には、前記主面上に第1絶縁膜を介して半導体層が形成された半導体基板を準備する工程、
(b)前記半導体層上および前記半導体基板上に、順に、第1シリコン膜および第1窒化シリコン膜を堆積する工程、
(c)前記第1シリコン膜および前記第1窒化シリコン膜をパターニングして、前記第1領域に第1シリコン片と第1窒化シリコン片からなる第1積層構造体を、前記第2領域に第2シリコン片と第2窒化シリコン片からなる第2積層構造体を形成する工程、
(d)前記第1積層構造体および前記第2積層構造体を覆うように、順に、第1酸化シリコン膜および第2窒化シリコン膜を堆積する工程、
(e)前記第2領域を第1マスク膜で覆った状態で、前記第1領域の前記第2窒化シリコン膜および前記第1酸化シリコン膜に異方性ドライエッチングを施し、前記第1積層構造体の側壁上に前記第1酸化シリコン膜と前記第2窒化シリコン膜からなる第1側壁絶縁膜を形成する工程、
(f)前記第2領域を前記第2窒化シリコン膜で覆った状態で、前記第1領域の前記半導体層の表面にエピタキシャル成長法により第2シリコン膜を形成する工程、
(g)前記第1領域において、前記第1窒化シリコン片および前記第1側壁絶縁膜を構成する第2窒化シリコン膜を、前記第2領域において、前記第1酸化シリコン膜を覆う第2窒化シリコン膜を、除去する工程、
(h)前記第1シリコン片および前記第2積層構造体を覆うように、第3窒化シリコン膜を堆積した後、前記第3窒化シリコン膜に異方性ドライエッチングを施し、前記第1領域において、前記第1シリコン片の側壁上に、前記第1酸化シリコン膜を介して前記第3窒化シリコン膜からなる第2側壁絶縁膜を、前記第2領域において、前記第2シリコン片の側壁上に、前記第1酸化シリコン膜を介して前記第3窒化シリコン膜からなる第3側壁絶縁膜を形成する工程、
(i)前記第2シリコン片が、前記第2窒化シリコン片で覆われた状態で、前記第2領域に、第1導電型の第1不純物をイオン注入し、前記半導体基板の前記主面に前記第1導電型の第1半導体領域を形成する工程、
を有し、
前記(i)工程において、前記第2窒化シリコン片は、前記イオン注入の際のマスクとして機能し、前記第2シリコン片には、前記第1不純物が注入されない、半導体装置の製造方法。
付記1に記載の半導体装置の製造方法であって、
前記(i)工程の後に、さらに、
(j)前記第2シリコン片が前記第2窒化シリコン片で覆われた状態で、前記第2領域において、前記第1半導体領域の表面にシリサイド層を形成する工程、
を有する、半導体装置の製造方法。
付記1に記載の半導体装置の製造方法であって、
さらに、
(k)前記第1領域において、前記第1シリコン片および前記第2シリコン膜に、前記第1導電型と反対の導電型である第2導電型の第2不純物をイオン注入する工程、
(l)前記第2不純物を活性化する為に、前記第1シリコン片および前記第2シリコン膜に熱処理を施す工程、
を有する、半導体装置の製造方法。
付記3に記載の半導体装置の製造方法であって、
前記(l)工程の後、前記第1シリコン膜は、多結晶シリコン膜であり、前記第2シリコン片は、アモルファスシリコン膜である、半導体装置の製造方法。
第1の方向に沿って延びる第1及び第2のビット線と、
前記第1の方向と直交する第2の方向に沿って延びるワード線と、
前記第1及び第2のビット線と、前記ワード線に接続するメモリセルと、
を有し、
前記メモリセルは、
第1ドレイン、第1ソース、および、第1ゲートを有し、前記第1ドレインが第1蓄積ノードに接続され、前記第1ゲートが第2蓄積ノードに接続される第1導電型の第1負荷用MISFETと、
第2ドレイン、第2ソース、および、第2ゲートを有し、前記第2ゲートが前記第2蓄積ノードに接続される前記第1導電型と反対の導電型である第2導電型の第1駆動用MISFETと、
第3ドレイン、第3ソース、および、第3ゲートを有し、前記第3ゲートが第1蓄積ノードに接続される前記第1導電型の第2負荷用MISFETと、
第4ドレイン、第4ソース、および、第4ゲートを有し、前記第4ゲートが前記第1蓄積ノードに接続される前記第2導電型の第2駆動用MISFETと、
第5ゲートを有し、前記第5ゲートが前記ワード線に電気的に接続され、前記第1のビット線と前記第1蓄積ノードとの間を電気的に接続する前記第2導電型の第1転送用MISFETと、
第6ゲートを有し、前記第6ゲートが前記ワード線に電気的に接続され、前記第2のビット線と前記第2蓄積ノードとの間を電気的に接続する前記第2導電型の第2転送用MISFETと、を有し、
前記第1導電型の前記第1ゲートと、前記第2導電型の前記第6ゲートとは、ゲート電極層で一体に形成され、前記第1ゲートと、前記第6ゲートとの間には、ノンドープ領域が介在している、半導体装置。
付記5に記載の半導体装置であって、
前記第1ゲートは、前記第1導電型の第1多結晶シリコン膜からなり、前記第6ゲートは、前記第2導電型の第2多結晶シリコン膜からなり、前記ノンドープ領域は、アモルファスシリコン膜からなる、半導体装置。
付記6に記載の半導体装置において、
前記アモルファスシリコン膜のシート抵抗は、前記第1多結晶シリコン膜のシート抵抗の1000倍以上であり、かつ、前記第2多結晶シリコン膜のシート抵抗の1000倍以上である、半導体装置。
付記6に記載の半導体装置において、
前記第1多結晶シリコン膜の上面は、第1シリサイド層と接しており、前記第2多結晶シリコン膜の上面は、第2シリサイド層と接しており、前記アモルファスシリコン膜の上面は、窒化シリコン膜と接している、半導体装置。
第1の方向に沿って延びる第1、第2、第3及び第4のビット線と、
前記第1の方向と直交する第2の方向に沿って延びるワード線と、
前記第1及び第2のビット線と、前記ワード線に接続する第1メモリセルと、
前記第3及び第4のビット線と、前記ワード線に接続する第2メモリセルと、
を有し、
前記第1メモリセルは、
第1ドレイン、第1ソース、および、第1ゲートを有し、前記第1ドレインが第1蓄積ノードに接続され、前記第1ゲートが第2蓄積ノードに接続される第1導電型の第1負荷用MISFETと、
第2ドレイン、第2ソース、および、第2ゲートを有し、前記第2ゲートが前記第2蓄積ノードに接続される前記第1導電型と反対の導電型である第2導電型の第1駆動用MISFETと、
第3ドレイン、第3ソース、および、第3ゲートを有し、前記第3ゲートが第1蓄積ノードに接続される前記第1導電型の第2負荷用MISFETと、
第4ドレイン、第4ソース、および、第4ゲートを有し、前記第4ゲートが前記第1蓄積ノードに接続される前記第2導電型の第2駆動用MISFETと、
第5ゲートを有し、前記第5ゲートが前記ワード線に電気的に接続され、前記第1のビット線と前記第1蓄積ノードとの間を電気的に接続する前記第2導電型の第1転送用MISFETと、
第6ゲートを有し、前記第6ゲートが前記ワード線に電気的に接続され、前記第2のビット線と前記第2蓄積ノードとの間を電気的に接続する前記第2導電型の第2転送用MISFETと、を有し、
前記第2メモリセルは、
第7ドレイン、第7ソース、および、第7ゲートを有し、前記第7ドレインが第3蓄積ノードに接続され、前記第7ゲートが第4蓄積ノードに接続される第1導電型の第3負荷用MISFETと、
第8ドレイン、第8ソース、および、第8ゲートを有し、前記第8ゲートが前記第4蓄積ノードに接続される前記第1導電型と反対の導電型である第2導電型の第3駆動用MISFETと、
第9ドレイン、第9ソース、および、第9ゲートを有し、前記第9ゲートが第3蓄積ノードに接続される前記第1導電型の第4負荷用MISFETと、
第10ドレイン、第10ソース、および、第10ゲートを有し、前記第10ゲートが前記第3蓄積ノードに接続される前記第2導電型の第4駆動用MISFETと、
第11ゲートを有し、前記第11ゲートが前記ワード線に電気的に接続され、前記第3のビット線と前記第3蓄積ノードとの間を電気的に接続する前記第2導電型の第3転送用MISFETと、
第12ゲートを有し、前記第12ゲートが前記ワード線に電気的に接続され、前記第4のビット線と前記第4蓄積ノードとの間を電気的に接続する前記第2導電型の第4転送用MISFETと、を有し、
前記第1メモリセルと、前記第2メモリセルは、前記ワード線の延在方向において、隣接し、
前記第2駆動用MISFETの前記第4ゲートと、前記第3駆動用MISFETの前記第8ゲートとは、ゲート電極層で一体に形成され、前記第4ゲートと、前記第8ゲートとの間には、ノンドープ領域が介在している、半導体装置。
付記9に記載の半導体装置であって、
前記第4ゲートは、前記第2導電型の第1多結晶シリコン膜からなり、前記第8ゲートは、前記第2導電型の第2多結晶シリコン膜からなり、前記ノンドープ領域は、アモルファスシリコン膜からなる、半導体装置。
付記10に記載の半導体装置において、
前記アモルファスシリコン膜のシート抵抗は、前記第1多結晶シリコン膜のシート抵抗の1000倍以上であり、かつ、前記第2多結晶シリコン膜のシート抵抗の1000倍以上である、半導体装置。
付記10に記載の半導体装置において、
前記第1多結晶シリコン膜の上面は、第1シリサイド層と接しており、前記第2多結晶シリコン膜の上面は、第2シリサイド層と接しており、前記アモルファスシリコン膜の上面は、窒化シリコン膜と接している、半導体装置。
BOX 埋め込み絶縁層
DL1、DL2、DL3、DL4 データ線
EP エピ層
GI ノンドープ領域
GN1、GN2、GND1、GND2、GND3、GNT2、GP1、GP2、GPB、GPL1 ゲート電極
GL、GL1、GL2、GL3 ゲート電極層
IL 層間絶縁膜
MC1、MC2 メモリセル
MW 金属配線
NM n型低濃度半導体領域
NH n型高濃度半導体領域
NMOS1、NMOS2、NMOS3 NMOS形成領域
NTAP n型タップ
NW n型ウエル層
NWCNT n型ウエル給電
OS1 オフセットスペーサ
PM p型低濃度半導体領域
PG プラグ電極
PH p型高濃度半導体領域
PMOS1、PMOS2、PMOS3 PMOS形成領域
PR1、PR2、PR3、PR4、PR5、PR6、PR7 フォトレジスト層
PTAP p型タップ
PW p型ウエル層
PWCNT p型ウエル給電
QD1、QD2、QD3、QD4 駆動用MISFET
QL1、QL2、QL3、QL4 負荷用MISFET
Qn1、Qn2 薄膜n型MISFET
Qp1、Qp2 薄膜p型MISFET
Qpb バルクp型MISFET
QT1、QT2、QT3、QT4 転送用MISFET
SIL シリサイド層
SM 半導体層
STI 素子分離膜
SW1、SW2、SW3、SW4 側壁絶縁膜
VDD 電源電位配線
VSS 基準電位配線
WL1 ワード線
1 半導体基板
2 ゲート絶縁膜
3 シリコン膜
4 キャップ絶縁膜
5、6、7 絶縁膜
Claims (13)
- 主面を有する半導体基板と、
前記半導体基板に形成され、前記主面の第1方向に延在する第1導電型の第1半導体領域と、
前記第1半導体領域に接続され、前記第1方向に延在するように、前記半導体基板上に配置された第1配線と、
前記第1半導体領域内に形成され、前記第1方向と直交する第2方向において、前記第1配線を挟むように配置された第1活性領域および第2活性領域と、
前記主面上に形成され、前記第1活性領域および前記第2活性領域の各々と交差するように、前記第2方向に延在するゲート電極層と、
前記第1導電型とは反対の導電型である第2導電型を有し、前記第1活性領域内であって、前記ゲート電極層を挟むように配置された一対の第2半導体領域と、
前記第2導電型を有し、前記第2活性領域内であって、前記ゲート電極層を挟むように配置された一対の第3半導体領域と、
を有し、
前記ゲート電極層は、前記第1活性領域との交差部に、前記第2導電型の第1ゲート電極を有し、前記第2活性領域との交差部に、前記第2導電型の第2ゲート電極を有し、かつ、前記第1ゲート電極と前記第2ゲート電極との間にノンドープ領域を有し、
前記第1ゲート電極の上面は、第1シリサイド層と接しており、
前記第2ゲート電極の上面は、第2シリサイド層と接しており、
前記ノンドープ領域の上面は、窒化シリコン膜と接している、半導体装置。 - 請求項1記載の半導体装置において、
前記第1ゲート電極は、前記第2導電型の第1多結晶シリコン膜からなり、前記第2ゲート電極は、前記第2導電型の第2多結晶シリコン膜からなり、前記ノンドープ領域は、アモルファスシリコン膜からなる、半導体装置。 - 請求項2記載の半導体装置において、
前記アモルファスシリコン膜のシート抵抗は、前記第1多結晶シリコン膜のシート抵抗の1000倍以上であり、かつ、前記第2多結晶シリコン膜のシート抵抗の1000倍以上である、半導体装置。 - 請求項1記載の半導体装置において、
さらに、
前記第1半導体領域内であって、前記第1活性領域と前記第2活性領域との間に第3活性領域を有し、
前記第3活性領域内には、前記第1導電型の第4半導体領域が形成され、前記第4半導体領域は、前記第1配線に電気的に接続されている、半導体装置。 - 請求項1記載の半導体装置において、
さらに、
前記第1半導体領域内であって、前記第1方向において、前記第1活性領域および前記第2活性領域とは、異なる位置に配置された第4活性領域を有し、
前記第4活性領域内には、前記第1導電型の第5半導体領域が形成され、前記第5半導体領域は、前記第1配線に電気的に接続されている、半導体装置。 - 請求項1記載の半導体装置において、
前記第1活性領域および前記第2活性領域は、前記主面に形成された、絶縁膜からなる素子分離膜で囲まれている、半導体装置。 - 請求項1記載の半導体装置において、
前記第1ゲート電極および前記一対の第2半導体領域は、前記第2導電型の第1MISFETを構成し、
前記第2ゲート電極および前記一対の第3半導体領域は、前記第2導電型の第2MISFETを構成する、半導体装置。 - 請求項1記載の半導体装置において、
前記第2半導体領域は、前記第1半導体領域上に、第1絶縁膜を介して形成された第1半導体層に形成されており、
前記第3半導体領域は、前記第1半導体領域上に、第2絶縁膜を介して形成された第2半導体層に形成されている、半導体装置。 - 主面を有する半導体基板と、
前記半導体基板に形成され、前記主面の第1方向に延在する第1導電型の第1半導体領域と、
前記主面の前記第1方向に延在し、前記第1方向と直交する第2方向において、前記第1半導体領域を挟むように、前記第1半導体領域に隣接して配置され、前記第1導電型とは反対の導電型である第2導電型の第2半導体領域および第3半導体領域と、
前記第1半導体領域に接続され、前記第1方向に延在するように、前記半導体基板上に配置された第1配線と、
前記第1半導体領域内に形成され、前記第2方向において、前記第1配線を挟むように配置された第1活性領域および第2活性領域と、
前記第2半導体領域内に形成された第3活性領域、および、前記第3半導体領域内に形成された第4活性領域と、
前記主面上に形成され、前記第1活性領域、前記第2活性領域、前記第3活性領域、および、前記第4活性領域と交差するように、前記第2方向に延在するゲート電極層と、
前記第2導電型を有し、前記第1活性領域内であって、前記ゲート電極層を挟むように配置された一対の第4半導体領域と、
前記第2導電型を有し、前記第2活性領域内であって、前記ゲート電極層を挟むように配置された一対の第5半導体領域と、
前記第1導電型を有し、前記第3活性領域内であって、前記ゲート電極層を挟むように配置された一対の第6半導体領域と、
前記第1導電型を有し、前記第4活性領域内であって、前記ゲート電極層を挟むように配置された一対の第7半導体領域と、
を有し、
前記ゲート電極層は、前記第1活性領域との交差部に、前記第2導電型の第1ゲート電極を有し、前記第2活性領域との交差部に、前記第2導電型の第2ゲート電極を有し、前記第3活性領域との交差部に、前記第1導電型の第3ゲート電極を有し、前記第4活性領域との交差部に、前記第1導電型の第4ゲート電極を有し、かつ、前記第1ゲート電極と前記第2ゲート電極との間にノンドープ領域を有し、
前記第1ゲート電極と、前記第3ゲート電極とは互いに接しており、
前記第1ゲート電極および前記第3ゲート電極のそれぞれの上面には、第1シリサイド層が形成されており、
前記第2ゲート電極と、前記第4ゲート電極とは互いに接しており、
前記第2ゲート電極および前記第4ゲート電極のそれぞれの上面には、第2シリサイド層が形成されており、
前記ノンドープ領域の上面には、窒化シリコン膜が形成されており、
前記窒化シリコン膜は、前記第1シリサイド層と前記第2シリサイド層との間に介在している、半導体装置。 - 請求項9記載の半導体装置において、
前記第1ゲート電極は、前記第2導電型の第1多結晶シリコン膜からなり、
前記第2ゲート電極は、前記第2導電型の第2多結晶シリコン膜からなり、
前記第3ゲート電極は、前記第1導電型の第3多結晶シリコン膜からなり、
前記第4ゲート電極は、前記第1導電型の第4多結晶シリコン膜からなり、
前記ノンドープ領域は、アモルファスシリコン膜からなる、半導体装置。 - 請求項10記載の半導体装置において、
前記アモルファスシリコン膜は、前記第1多結晶シリコン膜と前記第2多結晶シリコン膜に接している、半導体装置。 - 請求項10記載の半導体装置において、
さらに、
前記第1シリサイド層に接続された第2配線と、
前記第2シリサイド層に接続された第3配線と、
を有する、半導体装置。 - 請求項9記載の半導体装置において、
さらに、
前記第1半導体領域内であって、前記第1活性領域と前記第2活性領域との間に第5活性領域を有し、
前記第5活性領域内には、前記第1導電型の第8半導体領域が形成され、前記第8半導体領域は、前記第1配線に接続されている、半導体装置。
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