JP4763555B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特にアナログ回路に適した高相互コンダクタンスと高出力抵抗のＭＩＳ型電界効果トランジスタに関する。

ＭＯＳ型電界効果トランジスタに代表されるＭＩＳ型電界効果トランジスタは、微細化技術により、電流駆動能力や相互コンダクタンスが飛躍的に向上し、特にデジタル分野での高速動作や高集積化の発展が著しい。デジタル分野で用いられているこの種のＭＯＳ型電界効果トランジスタの断面構造を図７に示す。図７において、１はｐ型のシリコン基板、２はＬＯＣＯＳ酸化膜からなる素子分離領域、３はゲート絶縁膜、４はゲート電極、５はｎ型不純物領域からなるソース領域、６はｎ型不純物領域からなるドレイン領域、７はソース領域５より不純物濃度が低いｎ型不純物領域からなるソース拡張（extension）領域、８はドレイン領域６より不純物濃度が低いｎ型不純物領域からなるドレイン拡張（extention）領域、９は短チャネル効果を抑制するためのｐ型の高濃度領域、１１はｐ型の低濃度領域からなるチャネル領域、１２は層間絶縁膜、１３はソース電極、１４はドレイン電極を示す。このような構造のＭＯＳ型電界効果トランジスタは、ゲート電極４に電圧を印加することで、ゲート絶縁膜３とチャネル領域１１との界面に、電気伝導を担う電荷が誘起される。

従来のＭＯＳ型電界効果トランジスタでは、チャネル領域１１の不純物濃度が、ソース拡張領域７とドレイン拡張領域８との間で一定であり、ＭＯＳ型電界効果トランジスタの閾値電圧が所定の値となるようにその濃度が決定されており、例えばその表面濃度は、１×１０¹⁷／ｃｍ³程度以上であった。

一方ＣＭＯＳアナログ回路において、図７のようなＭＯＳ型電界効果トランジスタを用いた場合、デジタル回路同様、電流駆動能力や相互コンダクタンスの向上により、高負荷駆動能力の向上や高速化を図ることができる。しかしながら、微細化に伴い、出力抵抗が低下してしまう。その結果、相互コンダクタンスと出力抵抗の積で決まる電圧増幅率（電圧利得）が低下するという問題があった。これは、例えばオペアンプにおいて、高速動作と高電圧利得の特性によって決まるゲイン帯域幅を大きくすることができないことを示している。またこのようなオペアンプを用いたＡＤコンバータにおいて、高サンプリング周波数と高分解能の特性向上を両立して図ることができないことを示している。
荷が誘起される。

そのため、カスコード接続等の回路技術を用いて上記問題点を解決する試みがなされているが、回路によっては入出力電圧の範囲が狭くなったり、消費電力の増大といった別の問題を引き起こしてしまっていた。また、電圧利得の低下を避けるため、比較的長いゲート長のＭＯＳ型電界効果トランジスタを用いると、それに伴い、専有面積が大きくなったり、寄生容量が大きくなったりして、高速動作ができないという問題を引き起こしてしまっていた。

チャネルが形成される半導体領域の不純物濃度が一定であることに起因するこのような問題を解決するため、チャネルが形成される半導体領域の不純物濃度を、ソース領域からドレイン領域に向かって勾配を持たせたり（チャネル非対称構造）（特許文献１）、さらにソース領域、ドレイン領域にそれぞれに拡張領域を設け、その不純物濃度を非対称にする技術が提案されている（特許文献２、非特許文献１）。また、ＳＯＩ基板上に前記チャネル非対称構造を形成する技術が提案されている（特許文献３）。
特開平８−２２２７２９号公報 特開２００６−１９５７６号公報 特開平９−２１９５２２号公報 Taqui N.Buti他著、「A New Asymmetrical Halo Source GOLD Drain(HS-GOLD)DeepSub-Half-Micrometer n-MOSFET Design for Reliability and Performance」、IEEETrans.Electron Devices、Vol.38、No.8、１９９１年８月、p1757-1764

しかしながら、従来提案されているチャネル非対称構造のＭＩＳ型電界効果トランジスタは、出力抵抗が２倍程度に留まっていた。またＳＯＩ基板上にチャネル非対称構造をＭＩＳ型電界効果トランジスタは、出力抵抗が１０倍と高いものの、その製造コストが高くなってしまうという問題があった。本発明は、ＳＯＩ基板を用いることなく、ＭＩＳ型電界効果トランジスタの微細化により高い相互コンダクタンスを維持しながら、出力抵抗の高い半導体装置を提供することを目的とする。

上記目的を達成するため、本願請求項１に係る発明は、半導体基板表面の一導電型のソース領域およびドレイン領域と、該ソース領域およびドレイン領域間の逆導電型のチャネル領域と、少なくとも該チャネル領域表面にゲート酸化膜を介して形成したゲート電極と、前記ソース領域、前記ドレイン領域にそれぞれ接続するソース電極と、ドレイン電極とを備えた半導体装置において、前記ドレイン領域の直下から前記チャネル領域直下まで延在し、空乏層の延びを抑制する逆導電型の第１の半導体領域と、前記ソース領域と前記チャネル領域との間に、前記第１の半導体領域に接続しない領域であって、前記チャネル領域より不純物濃度が高い逆導電型の第２の半導体領域と、前記ソース領域と前記第２の半導体領域との間に、該ソース領域より不純物濃度の低い一導電型のソース拡張領域と、前記ドレイン領域と前記チャネル領域との間に、該ドレイン領域より不純物濃度の低い一導電型のドレイン拡張領域とを、あるいは前記ドレイン拡張領域のみを備えていることを特徴とする。

本発明の半導体装置は、本願独自のチャネル非対称構造とすることにより、高い相互コンダクタンスを維持しながら高い出力抵抗を得ることができるため、カスコード接続のような回路技術を用いることなく、高電圧利得のオペアンプや高分解能ＡＤコンバーターのようなアナログ回路に用いることができる。

以下、本発明の半導体装置について、ｎチャネルＭＯＳ型電界効果トランジスタを例に取り、詳細に説明する。

まず参考例について、製造工程に従い説明する。ｐ型のシリコン基板１を用意する。本参考例では、シリコン基板１の不純物濃度を従来用いられていたシリコン基板１の不純物濃度より小さいものを使用する。次に、通常の方法により素子分離領域２を形成し、半導体装置形成予定領域（半導体領域に相当）を区画する。その後、短チャネル効果を抑制（ドレイン空乏層の延びを抑制）するため、ボロンイオンを入射角７°、加速エネルギー７０ＫｅＶ、注入量６．０×１０¹²ｃｍ^-2の条件で注入し（打ち込み）、ｐ型の高濃度領域９（第１の半導体領域に相当）を形成する（図１ａ）。

その後、ゲート酸化膜３を形成し、２００ｎｍ程度のポリシリコン膜をゲート酸化膜３上に堆積させ、必要に応じてポリシリコン膜にｎ型不純物を導入し、通常のホトリソグラフ法により、ゲート長０．７μｍ程度のゲート電極４を形成する。その後、ソース領域側から、ソース形成予定領域のシリコン基板１表面に、ボロンイオンを入射角４５°、加速エネルギー６５ＫｅＶ、注入量３．０×１０¹²ｃｍ^-2の条件で注入し、閾値電圧調整用高濃度領域１０（第２の半導体領域に相当）を形成する（図１ｂ）。本参考例は、後述するように、この閾値電圧調整用高濃度領域１０と先に形成した高濃度領域９によって、ゲート長変調を小さくし、その結果高出力抵抗を実現している。

なお、閾値電圧調整用高濃度領域１０を形成することによって、ゲート電極直下の半導体領域であるチャネル領域１１のソース領域、ドレイン領域間の寸法が短縮されるが、チャネル領域１１の寸法が、ソース拡張領域７とドレイン拡張領域８間の寸法の０．３倍以上となるようにするのが、特性上好ましい。また後述するように、ソース拡張領域７、ドレイン拡張領域８を備えない場合は、ソース領域５とドレイン領域６間の寸法の０．３倍以上とするのが、特性上好ましい。

以下、通常の方法により、ゲート電極１及び素子分離領域２をマスクとして使用し、シリコン基板１表面のソース形成予定領域およびドレイン形成予定領域に不純物イオンを注入し、ソース拡張領域６及びドレイン拡張領域７を形成する。その後、ゲート電極４両端にサイドウォール１５を形成し、ゲート電極４およびサイドウォール１５をマスクとして使用して、シリコン基板１表面のソース形成予定領域およびドレイン形成予定領域に自己整合的に、不純物イオンを注入し、ソース領域５及びドレイン領域６を形成する（図１ｃ）。ここで、ソース領域５の最大不純物濃度が、ドレイン領域６あるいはドレイン拡張領域８の最大不純物濃度より高く、具体的には２倍程度とするのが、特性上好ましい。

その後、層間絶縁膜１２を形成し、ソース電極１３及びドレイン電極１４を形成することによって、本参考例の半導体装置を形成することができる（図２）。

このように形成したＭＯＳ型電界効果トランジスタのゲート電極４直下のチャネル領域１１の不純物濃度を図３に示す。図３に示すように、斜イオン注入により形成した閾値電圧調整用高濃度領域１０を備えることによって、ソース電極１３側からドレイン電極１４側に向かって不純物濃度が小さくなる濃度勾配が形成されていることがわかる。比較のため、図８に示す従来のＭＯＳ型電界効果トランジスタの不純物濃度を波線で示す。また、ゲート電極４直下のドレイン拡張領域側の深さ方向のチャネル領域１１の不純物濃度を図４に示す。図４に示すように、表面の不純物濃度は低く、表面から深くなるに従い、不純物濃度が大きくなる濃度勾配が形成されていることがわかる。

このような構造のＭＯＳ型電界効果トランジスタのドレイン電流−ドレイン電圧特性を図５に示す。図５には、上記構造のＭＯＳ型電界効果トランジスタの特性を実線で示し、従来例で説明したＭＯＳ型電界効果トランジスタの特性を破線で示している。両者の電流値を比較すると、本参考例のＭＯＳ型電界効果トランジスタの方が、ドレイン電圧依存性が小さいことがわかる。

また、ドレイン電圧１．５Ｖにおいて０．２Ｖオーバードライブ電圧を印加した場合の出力抵抗を測定した結果、２．２６×１０⁶Ωとなり、図８に示す従来例の出力抵抗３．４６×１０⁵Ωと比較して、約７倍の出力抵抗が得られることが確認できた。また同様に、ドレイン電圧１．５Ｖにおいてスレッショールド電圧（Ｖｔｈ）から０．２Ｖオーバードライブ電圧を印加した場合の相互コンダクタンスを測定した結果、本発明は８９１μＳ、従来例は４８９μＳであり、高相互コンダクタンスとなることも確認できた。なお、本特性測定を行った半導体装置のドレイン電圧１．５Ｖにおけるスレッショールド電圧は、本参考例の半導体装置は０．６３３Ｖ、従来例の半導体装置は０．６９８Ｖであった。

このような特性改善は、従来同様、高濃度領域９によって、ドレイン電圧が変動しても空乏層の延びの変動を小さく抑えることができたためと考えられる。また本参考例の半導体装置は、チャネル領域１１の不純物濃度が傾斜しているため、従来より動作点におけるピンチオフ点がソース電極側に移動した構造となっており、ドレイン電極から離れることによりピンチオフ点の変動を小さく抑えることができたためと考えられる。更に本参考例では、ピンチオフ点よりソース電極側に閾値電圧調整用高濃度領域１０を備えているため、更にピンチオフ点の変動を抑制することができたため、従来以上の特性改善を図ることができたと考えられる。

以上説明したように本参考例によれば、通常の半導体装置の製造方法によって、高出力抵抗、高相互コンダクタンスの半導体装置を形成することができ、アナログ回路に好適な特性の半導体装置であることが確認された。

本発明は、図６に示すように、高濃度領域９をチャネル領域１１直下までとし、ソース領域５側には形成しない構造とすることができる。

高濃度領域９の形成位置を変更する場合は、イオン注入を行う際のイオン注入マスクを変更することで簡便に形成することができる。ソース拡張領域７がない構造を形成する場合は、図１（ｃ）で説明した工程中、サイドウォール１５を形成する工程と、ソース拡張領域７、ドレイン拡張領域８を形成するイオン注入工程を省略することで簡便に形成することができる。

また、上記説明において、各半導体領域を逆の導電型とすることで、ｐ型ＭＯＳ型電界効果トランジスタとすることも可能である。さらにＭＯＳ型に限らず、ＭＩＳ型電界効果トランジスタとすることができる。

本発明の参考例の半導体装置の製造方法の説明図である。 本発明の参考例の半導体装置の説明図である。 本発明の参考例のチャネル方向の表面不純物濃度を説明する図である。 本発明の参考例のチャネル深さ方向の不純物濃度を説明する図である。 本発明の参考例のドレイン電流−電圧特性を説明する図である。 本発明の実施例の半導体装置の説明図である。 従来のこの種の半導体装置の説明図である。

１：シリコン基板、２：素子分離領域、３：ゲート酸化膜、４：ゲート電極、５：ソース領域、６：ドレイン領域、７：ソース拡張領域、８：ドレイン拡張領域、９：高濃度領域、１０：閾値電圧調整用高濃度領域、１１：チャネル領域、１２：層間絶縁膜、１３：ソース電極、１４：ドレイン電極、１５：サイドウォール

Claims (1)

1. 半導体基板表面の一導電型のソース領域およびドレイン領域と、該ソース領域およびドレイン領域間の逆導電型のチャネル領域と、少なくとも該チャネル領域表面にゲート酸化膜を介して形成したゲート電極と、前記ソース領域、前記ドレイン領域にそれぞれ接続するソース電極と、ドレイン電極とを備えた半導体装置において、
   前記ドレイン領域の直下から前記チャネル領域直下まで延在し、空乏層の延びを抑制する逆導電型の第１の半導体領域と、
   前記ソース領域と前記チャネル領域との間に、前記第１の半導体領域に接続しない領域であって、前記チャネル領域より不純物濃度が高い逆導電型の第２の半導体領域と、
   前記ソース領域と前記第２の半導体領域との間に、該ソース領域より不純物濃度の低い一導電型のソース拡張領域と、前記ドレイン領域と前記チャネル領域との間に、該ドレイン領域より不純物濃度の低い一導電型のドレイン拡張領域とを、あるいは前記ドレイン拡張領域のみを備えていることを特徴とする半導体装置。

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