KR100538192B1 - 반도체 장치 - Google Patents

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KR100538192B1
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미쓰비시덴키 가부시키가이샤
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Abstract

SiGe 결정막 기판 상에는 채널 영역으로서 기능하는 Si 결정막이 형성되어 있다. 또한, Si 결정막 위에는 채널 영역으로서 기능하는 SiGe 결정막이 형성되어 있다. 또한, SiGe 결정막 및 Si 결정막의 양측에는 소스/드레인 영역으로서 기능하는 Si 결정막이 형성되어 있다. 또한, SiGe 결정막 상에는 게이트 절연막을 사이에 두고 게이트 전극이 형성되어 있다. 상술한 구성에 따르면, SiGe 결정막이 Si 결정막의 자연 산화를 억제한다.
그 결과, Si 결정막의 표면의 자연 산화에 기인한 Si 결정막에서의 도전성의 저하로 인해 생기는 문제가 해소된 반도체 장치를 얻을 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 기판을 포함한 반도체 장치에 관한 것이다.
반도체 기판을 포함한 반도체 장치의 일례의 반도체를 이용한 트랜지스터로서는 DRAM(Dynamic Random Access Memory)의 트랜지스터가 널리 알려져 있다. 도 5는 종래의 DRAM의 트랜지스터의 단면도이다. 도 5에 도시하는 종래의 DRAM의 트랜지스터는 다음과 같은 구조이다.
종래의 트랜지스터는 반도체 기판(1) 상의 p형 불순물을 포함하는 SiGe 결정막 기판(2)이 형성되어 있다. 또한, SiGe 결정막 기판(2) 상에는 채널 영역으로서 기능하는 p형 불순물을 포함하는 Si 결정막(4)이 형성되어 있다. 또한, Si 결정막(4)의 양측에는 소스/드레인 영역으로서 기능하는 n형 불순물을 포함하는 Si 결정막(3)이 형성되어 있다. 또한, Si 결정막(4) 상에는 게이트 절연막(5)을 사이에 두고 게이트 전극(6)이 형성되어 있다.
상술한 Si 결정막(3, 4), 게이트 절연막(5) 및 게이트 전극(6)에 의해 n 채널 트랜지스터(7)가 구성되어 있다.
상기 종래의 트랜지스터에서는 Si 결정막(4)은 SiGe 결정막 기판(2) 상에 형성되어 있다. 그 때문에, Si 결정막(4)에 격자 왜곡(lattice distortion)이 생긴다. 그에 따라, Si 결정막(4) 내를 흐르는 전자의 이동도가 향상되고 있다. 즉, 종래의 트랜지스터는 SiGe 결정막 기판(2) 상에 형성된 Si 결정막(4)을 채널 영역을 구성하는 재료로서 이용함으로써, 드레인 전류를 크게 하고 있다.
또, 종래 기술에서는 Si 결정막(4)은 반도체 기판 내에 형성되고, 전자가 흐르는 도전성부의 일례로서 기재되어 있음과 함께, SiGe 결정막(2)은 도전성부의 하면에 접함으로써, 도전성부를 구성하는 반도체에 격자 왜곡을 생기게 하여, 그 도전성부를 흐르는 전자의 이동도를 향상시키는 이동도 향상부의 일례로서 기재되어 있다.
상기 종래의 트랜지스터는 채널 영역으로서의 Si 결정막(4)의 표면이 게이트 절연막에 접촉하는 구조이다. 따라서, 게이트 절연막(5)을 형성하는 단계에서, Si 결정막(4)의 표면이 외측으로 노출되어 있다. 그 때문에, 도전성부의 일례의 Si 결정막(4)의 표면에 자연 산화막 등이 형성되기 쉬운 구조로 되어 있다. 이 때문에, 게이트 절연막(5)을 형성한 후에 게이트 절연막(5)의 존재에 기인하여 Si 결정막(4)의 표면이 산화된다. 그 결과, 게이트 절연막(5) 자체의 유전율이 저하된다. 그에 따라, 게이트 전극에 전압을 인가한 경우에, Si 결정막(4)에 형성되는 채널 영역이 불완전한 것으로 된다. 그 결과, 원하는 드레인 전류를 얻을 수 없다고 하는 문제가 발생한다.
또한, 종래의 트랜지스터에서는 소스/드레인 영역으로서의 Si 결정막(3)의 표면과, 소스/드레인 영역에 전류를 흘리는 도전성 부재(예를 들면, 컨택트 플러그)가 접촉하고 있다. 이 도전성 부재를 형성하는 단계에서도, Si 결정막(3)의 표면이 외측으로 노출되어 있다. 그 때문에, 종래의 트랜지스터는 도전성부의 일례의 Si 결정막(3)의 표면에 자연 산화막 등이 형성되기 쉽게 되어 있다. 이 때문에, 도전성 부재와 소스/드레인 영역으로서의 Si 결정막(3) 사이의 컨택트 저항이 증가된다. 그 결과, 트랜지스터 동작 속도가 저하되는 문제가 발생한다.
본 발명의 목적은 도전성부의 표면의 자연 산화에 기인한 도전성부에서의 도전성의 저하에 따라 발생되는 문제가 해소된 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 Si 결정막의 표면의 자연 산화에 기인한 Si 결정막에서의 도전성의 저하에 따라 발생되는 문제가 해소된 반도체 장치를 제공하는 것이다.
본 발명의 하나의 국면의 반도체 장치는, 반도체 기판을 포함하고 있다. 반도체 기판은 전자가 흐르는 도전성부와, 도전성부의 하면에 접함으로써, 도전성부를 구성하는 반도체에 격자 왜곡을 생기게 하여, 도전성부를 흐르는 전자의 이동도를 향상시키는 이동도 향상부와, 반도체 기판의 표면을 구성하면서 도전성부의 상면을 덮음으로써, 도전성 영역이 자연 산화되는 것을 억제하는 기능을 갖는 산화 억제부를 포함하고 있다.
상기한 구성에 따르면, 반도체 기판의 표면층이 자연 산화되기 어려운 산화 억제부로 구성되어 있기 때문에, 반도체 기판의 표면층이 자연 산화되는 것에 기인하여 생기는 문제가 해소된다. 또한, 이동도 향상부의 영향에 의해 격자 왜곡이 생기고 있는 도전부를 전자가 이동하기 때문에, 전자의 이동도가 향상된다.
본 발명의 다른 국면의 반도체 장치는, 제1 SiGe층 상에 형성된 Si층과, Si층 상에 Si층에 접하여 형성되고, 또한 표면층을 구성하는 제2 SiGe층을 갖는 반도체 기판을 포함하고 있으며, Si층을 전자가 이동하는 형태로 이용된다.
상기한 구성에 따르면, 반도체 기판의 표면층이 자연 산화되기 어려운 제2 SiGe층으로 구성되어 있기 때문에, 반도체 기판의 표면층이 자연 산화되는 것에 기인하여 생기는 문제가 해소된다. 또한, 제1 SiGe층의 영향에 의해 격자 왜곡이 생기고 있는 Si층을 전자가 이동하기 때문에, 전자의 이동도는 저하되지 않는다. 또한, Si층의 표면에 형성되어 있는 것은 Si층에 격자 왜곡이 생기게 하는 제2 SiGe층이므로, 전자의 이동도를 저하시킬 우려가 낮다.
이하, 도 1∼도 4를 이용하여, 본 발명의 실시예의 반도체 장치를 설명한다.
〈제1 실시예〉
우선, 도 1을 이용하여, 본 발명의 제1 실시예의 반도체 장치를 설명한다.
도 1에 도시한 바와 같이 본 실시예의 반도체 장치는, 반도체 기판(1) 상에 p형 불순물을 포함하는 SiGe 결정막 기판(2)이 형성되어 있다. 또한, SiGe 결정막 기판(2) 상에는 채널 영역으로서 기능하는 p형 불순물을 포함하는 Si 결정막(4b)이 형성되어 있다. 또한, Si 결정막(4b) 위에는 채널 영역으로서 기능하는 p형 불순물을 포함하는 SiGe 결정막(4a)이 형성되어 있다. 또한, SiGe 결정막(4a) 및 Si 결정막(4b)의 양측에는 소스/드레인 영역으로서 기능하는 n형 불순물을 포함하는 Si 결정막(3)이 형성되어 있다. 또한, SiGe 결정막(4a) 상에는 게이트 절연막(5)을 사이에 두고 게이트 전극(6)이 형성되어 있다. 또, SiGe 결정막(4a)은 극박막(very thin film)이다.
상술한 Si 결정막(3), SiGe(4a), Si(4b), 게이트 절연막(5) 및 게이트 전극(6)에 의해, n 채널 트랜지스터(7)가 구성된다.
상기 본 실시예의 반도체 장치에 따르면, 채널 영역의 표면에는 자연 산화되기 어려운 SiGe 결정막(4a)이 이용되고 있다. 따라서, 채널 영역의 표면에 자연 산화막을 형성하지 않고, 게이트 절연막(5)을 형성할 수 있다. 그 결과, 게이트 절연막의 유전율의 저하를 억제할 수 있다. 이 때문에, 게이트 전극에 전압을 인가하였을 때에, 채널 영역이 불완전하게 되는 것이 억제된다. 따라서, 트랜지스터는 원하는 드레인 전류를 얻을 수 있다.
또한, 상기 본 실시예의 반도체 장치는 채널 영역에는 격자 왜곡이 있는 Si 결정막(4b)이 형성되어 있다. 그 때문에, 채널 영역을 흐르는 전자의 이동도를 저하시키지 않고 원하는 드레인 전류를 얻을 수 있다.
또한, Si 결정막(4b)의 표면에 형성되어 있는 것은 Si 결정막(4b)에 격자 왜곡이 생기게 하는 SiGe 결정막(4a)이므로, 전자의 이동도를 저하시킬 우려가 낮다.
〈제2 실시예〉
다음으로, 도 2를 이용하여 본 발명의 제2 실시예의 반도체 장치를 설명한다.
도 2에 도시한 바와 같이 본 실시예의 반도체 장치는 반도체 기판(1) 상에 p형 불순물을 포함하는 SiGe 결정막 기판(2)이 형성되어 있다. 또한, SiGe 결정막 기판(2) 상에는 채널 영역으로서 기능하는 p형 불순물을 포함하는 Si 결정막(4b)이 형성되어 있다. 또한, Si 결정막(4b) 위에는 채널 영역으로서 기능하는 p형 불순물을 포함하는 SiGe 결정막(4a)이 형성되어 있다. 또한, SiGe 결정막(4a) 및 Si 결정막(4b)의 양측에는 소스/드레인 영역으로서 기능하는, n형 불순물을 포함하는 Si 결정막(3b)과 Si 결정막(3b) 위에 위치하는 n형 불순물을 포함하는 SiGe 결정막(3a)이 형성되어 있다. 또한, SiGe 결정막(4a) 상에는 게이트 절연막(5)을 사이에 두고 게이트 전극(6)이 형성되어 있다. 또, p형 불순물을 포함하는 SiGe의 결정막(4a)은 극박막이다.
상술한 SiGe 결정막(3a), Si 결정막(3b), SiGe 결정막(4a), Si 결정막(4b), 게이트 절연막(5) 및 게이트 전극(6)에 의해, n 채널 트랜지스터(7)가 구성되어 있다.
상기 본 실시예의 반도체 장치에 따르면, 채널 영역의 표면에는 자연 산화되기 어려운 SiGe 결정막(4a)이 이용되고 있다. 따라서, 제1 실시예의 반도체 장치와 마찬가지로, 트랜지스터는 원하는 드레인 전류를 얻을 수 있다.
또한, 상기 본 실시예의 반도체 장치는 채널 영역에는 격자 왜곡이 있는 Si 결정막(4b)이 형성되어 있다. 그 때문에, 채널 영역을 흐르는 전자의 이동도를 저하시키지 않고 원하는 드레인 전류를 얻을 수 있다.
또한, Si 결정막(4b)의 표면에 형성되어 있는 것은 Si 결정막(4b)에 격자 왜곡을 생기게 하는 SiGe 결정막(4a)이므로, 전자의 이동도를 저하시킬 우려가 낮다.
또한, 본 실시예의 반도체 장치는 소스/드레인 영역의 표면에 자연 산화되기 어려운 SiGe 결정막(3a)이 이용되고 있다. 그 때문에, 소스/드레인 영역의 표면에 자연 산화막을 형성하지 않고, 소스/드레인 영역 표면에 직접 도전성 부재를 접속할 수 있다. 그 결과, 소스/드레인 영역과 소스/드레인 영역에 접속된 도전성 부재 사이의 컨택트 저항의 증가를 억제할 수 있다. 따라서, 트랜지스터의 동작 속도의 저하가 억제된다.
또한, SiGe 결정막(3a)의 비저항은 Si 결정막(3b)에 비하여 월등히 낮다. 그 때문에, 소스/드레인 영역의 저항을 충분히 저하시킬 수 있다. 따라서, 트랜지스터의 동작의 고속화를 촉진할 수 있다.
또한, Si 결정막(3b)의 표면에 형성되어 있는 것은 Si 결정막(3b)에 격자 왜곡이 생기게 하는 SiGe 결정막(3a)이므로, 전자의 이동도를 저하시킬 우려가 낮다.
〈제3 실시예〉
다음으로, 도 3을 이용하여, 본 발명의 제3 실시예의 반도체 장치를 설명한다.
도 3에 도시한 바와 같이 본 실시예의 반도체 장치는, 반도체 기판(1) 상에 n형 불순물을 포함하는 SiGe 결정막 기판(2)이 형성되어 있다. 또한, SiGe 결정막 기판(2) 상에는 채널 영역으로서 기능하는 n형 불순물을 포함하는 Si 결정막(4b)이 형성되어 있다. 또한, Si 결정막(4b) 위에는 채널 영역으로서 기능하는 n형 불순물을 포함하는 SiGe 결정막(4a)이 형성되어 있다. 또한, SiGe 결정막(4a) 및 Si 결정막(4b)의 양측에는 소스/드레인 영역으로서 기능하는 p형 불순물을 포함하는 Si 결정막(3)이 형성되어 있다. 또한, SiGe의 결정막(4a) 상에는 게이트 절연막(5)을 사이에 두고 게이트 전극(6)이 형성되어 있다. 또, n형 불순물을 포함하는 SiGe의 결정막(4a)은 극박막이다.
상술한 Si 결정막(3), SiGe 결정막(4a), Si 결정막(4b), 게이트 절연막(5) 및 게이트 전극(6)에 의해, P 채널 트랜지스터(7)가 구성된다.
즉, 본 실시예의 반도체 장치는 제1 실시예의 반도체 장치와 비교한 경우에, n형과 p형이 반대로 되어 있는 것 이외에, 차이점은 없다.
상기 본 실시예의 반도체 장치에 따르면, 제1 실시예의 반도체 장치와 마찬가지로 채널 영역의 표면에는 자연 산화되기 어려운 SiGe 결정막(4a)이 이용되고 있다. 따라서, 채널 영역의 표면에 자연 산화막을 형성하지 않고, 게이트 절연막(5)을 형성할 수 있다. 그 결과, 게이트 절연막의 유전율의 저하를 억제할 수 있다. 그 때문에, 게이트 전극에 전압을 인가하였을 때에, 채널 영역이 불완전하게 되는 것이 억제된다. 따라서, 트랜지스터는 원하는 드레인 전류를 얻을 수 있다.
또한, 상기 본 실시예의 반도체 장치는 제1 실시예의 반도체 장치와 마찬가지로 채널 영역에는 격자 왜곡이 있는 Si 결정막(4b)이 형성되어 있다. 그 때문에, 채널 영역을 흐르는 전자의 이동도를 저하시키지 않고 원하는 드레인 전류를 얻을 수 있다.
또한, Si 결정막(4b)의 표면에 형성되어 있는 것은, Si 결정막(4b)에 격자 왜곡이 생기게 하는 SiGe 결정막(4a)이므로, 전자의 이동도를 저하시킬 우려가 낮다.
〈제4 실시예〉
다음으로, 도 4를 이용하여, 본 발명의 제4 실시예의 반도체 장치를 설명한다.
도 4에 도시한 바와 같이 본 실시예의 반도체 장치는, 반도체 기판(1) 상에 n형 불순물을 포함하는 SiGe 결정막 기판(2)이 형성되어 있다. 또한, SiGe 결정막 기판(2) 상에는 채널 영역으로서 기능하는 n형 불순물을 포함하는 Si 결정막(4b)이 형성되어 있다. 또한, Si 결정막(4b) 위에는 채널 영역으로서 기능하는 n형 불순물을 포함하는 SiGe 결정막(4a)이 형성되어 있다. 또한, SiGe 결정막(4a) 및 Si 결정막(4b)의 양측에는 소스/드레인 영역으로서 기능하는 p형 불순물을 포함하는 Si 결정막(3b)과, Si 결정막(3b) 위에 위치하는 p형 불순물을 포함하는 SiGe 결정막(3a)이 형성되어 있다. 또한, SiGe의 결정막(4a) 위에는 게이트 절연막(5)을 사이에 두고 게이트 전극(6)이 형성되어 있다. 또, n형 불순물을 포함하는 SiGe 결정막(4a)은 극박막이다.
상술한 SiGe 결정막(3a), Si 결정막(3b), SiGe 결정막(4a), Si 결정막(4b), 게이트 절연막(5) 및 게이트 전극(6)에 의해, p 채널 트랜지스터(7)가 구성된다.
즉, 본 실시예의 반도체 장치는 제2 실시예의 반도체 장치와 비교한 경우에, n형과 p형이 반대로 되어 있는 것 이외에, 차이점은 없다.
상기 본 실시예의 반도체 장치에 따르면, 제2 실시예에서 설명된 반도체 장치와 마찬가지로, 채널 영역의 표면에는 자연 산화되기 어려운 SiGe 결정막(4a)이 이용되고 있다. 따라서, 제2 실시예의 반도체 장치와 마찬가지로 트랜지스터는 원하는 드레인 전류를 얻을 수 있다.
또한, 상기 본 실시예의 반도체 장치는 제2 실시예의 반도체 장치와 마찬가지로, 채널 영역에는 격자 왜곡이 있는 Si 결정막(4b)이 형성되어 있다. 그 때문에, 채널 영역을 흐르는 전자의 이동도를 저하시키지 않고 원하는 드레인 전류를 얻을 수 있다.
또한, Si 결정막(4b)의 표면에 형성되어 있는 것은 Si 결정막(4b)에 격자 왜곡이 생기게 하는 SiGe 결정막(4a)이므로, 전자의 이동도를 저하시킬 우려가 낮다.
또한, 본 실시예의 반도체 장치는 제2 실시예의 반도체 장치와 마찬가지로 소스/드레인 영역의 표면에 자연 산화되기 어려운 SiGe 결정막(3a)이 이용되고 있다. 그 때문에, 소스/드레인 영역의 표면에 자연 산화막을 형성하지 않고, 소스/드레인 영역 표면에 직접 도전성 부재를 접속할 수 있다. 그 결과, 소스/드레인 영역과 소스/드레인 영역에 접속된 도전성 부재 사이의 컨택트 저항의 증가를 억제할 수 있다. 따라서, 트랜지스터의 동작 속도의 저하가 억제된다.
또한, SiGe 결정막(3a)의 비저항은 Si 결정막(3b)에 비하여 월등히 낮다. 그 때문에, 소스/드레인 영역의 저항을 충분히 저하시킬 수 있다. 따라서, 트랜지스터의 동작의 고속화를 촉진할 수 있다.
또한, Si 결정막(3b)의 표면에 형성되어 있는 것은 Si 결정막(3b)에 격자 왜곡이 생기게 하는 SiGe 결정막(3a)이므로, 전자의 이동도를 저하시킬 우려가 낮다.
〈제5 실시예〉
본 실시예의 반도체 장치의 구조는, 도 1∼도 4를 이용하여 설명한 제1 실시예∼제4 실시예 중 어느 하나에 기재된 반도체 장치의 구조와 마찬가지이다. 그러나, 제1 실시예∼제4 실시예의 반도체 장치의 구조에서는, 게이트 절연막은 단순히 유전체막인 것으로서 설명되어 있지만, 본 실시예의 반도체 장치에서는 절연막을 고유전체막인 Al2O3막 또는 HfO2막을 이용한다. 그 결과, 본 실시예의 반도체 장치에 따르면, 자연 산화에 의한 성능의 저하가 현저한 고유전체막의 자연 산화를 억제할 수 있다.
또, 상술한 제1 실시예∼제4 실시예의 반도체 장치에서는, 본 발명의 반도체 기판 내에 형성되어 전자가 흐르는 도전성부로서, Si 결정막(3b, 4b)이 이용되고 있다. 또한, 본 발명의 도전성부의 하면에 접함으로써, 도전성부를 구성하는 반도체에 격자 왜곡을 생기게 하여, 상기 도전성부를 흐르는 전자의 이동도를 향상시키는 이동도 향상부로서, SiGe 결정막 기판(2)이 이용되고 있다. 또한, 반도체 기판의 표면을 구성하면서 도전성부의 상면을 덮음으로써, 도전성 영역이 자연 산화되는 것을 억제하는 기능을 갖는 산화 억제부로서, SiGe 결정막(3a, 4a)이 이용되고 있다.
상기한 구성에 따르면, 반도체 기판의 표면층이 자연 산화되기 어려운 산화 억제부로 구성되어 있기 때문에, 반도체 기판의 표면층이 자연 산화되는 것에 기인하여 생기는 문제가 해소된다. 또한, 이동도 향상부의 영향에 의해 격자 왜곡이 생기고 있는 도전부를 전자가 이동하기 때문에, 전자의 이동도가 향상된다.
또한, 산화 억제부로서의 SiGe 결정막(3a, 4a)은 도전성부로서의 Si 결정막(3b, 4b)을 흐르는 전자의 이동도를 향상시키는 기능을 갖고 있다.
상기한 구성에 따르면, 도전부에서 전자의 이동도가 더욱 향상된다.
또한, 산화 억제부로서의 SiGe 결정막(3a, 4a)과 이동도 향상부로서의 SiGe 결정막 기판(2)은 동일한 조성의 물질로 구성되어 있다.
상기한 구성에 따르면, 산화 억제부에도 도전부에 격자 왜곡을 생기게 하는 기능이 포함되어 있기 때문에, 전자의 이동도를 저하시킬 우려가 낮다.
또한, 제1 실시예∼제4 실시예의 반도체 장치에서는 Si 결정막을 상하에서 협지하는 막으로서, SiGe 결정막을 이용하였지만, SiGe 결정막 대신에 SiGeC 결정막을 이용해도, 제1 실시예∼제4 실시예의 반도체 장치와 마찬가지의 효과를 얻을 수 있다.
이상 설명한 본 발명에 따르면, 반도체 기판의 표면층이 자연 산화되기 어려운 산화 억제부로 구성되어 있어, 반도체 기판의 표면층이 자연 산화되는 것에 기인하여 생기는 문제가 해소될 뿐만 아니라, 이동도 향상부의 영향에 의해 격자 왜곡이 생기고 있는 도전부를 전자가 이동하기 때문에 전자의 이동도가 향상된다.
도 1은 본 발명의 제1 실시예의 반도체 장치의 단면도.
도 2는 본 발명의 제2 실시예의 반도체 장치의 단면도.
도 3은 본 발명의 제3 실시예의 반도체 장치의 단면도.
도 4는 본 발명의 제4 실시예의 반도체 장치의 단면도.
도 5는 종래의 반도체 장치의 단면도.
〈도면의 주요 부분에 따른 부호의 설명〉
1 : 반도체 기판
2 : SiGe 결정막 기판
3a, 4a : SiGe 결정막
3b, 4b : Si 결정막
5 : 게이트 절연막
6 : 게이트 전극
7 : 트랜지스터

Claims (3)

  1. 반도체 장치로서,
    전자가 흐르는 도전성부와,
    상기 도전성부의 하면에 접함으로써, 상기 도전성부를 구성하는 반도체에 격자 왜곡을 생기게 하여, 상기 도전성부를 흐르는 전자의 이동도를 향상시키는 이동도 향상부와,
    상기 반도체 기판의 표면을 구성하여, 상기 도전성부의 상면을 덮음으로써 상기 도전성 영역이 자연 산화되는 것을 억제하는 기능을 갖는 산화 억제부를 갖는 반도체 기판을 구비하되,
    상기 산화 억제부는 Al2O3 막 또는 HfO3 막으로 이루어진 게이트 절연막 아래에 설치되고,
    상기 산화 억제부와 상기 도전성부가 트랜지스터의 채널 영역으로서 사용되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 산화 억제부는 상기 도전성부를 흐르는 전자의 이동도를 향상시키는 기능을 갖는 것을 특징으로 하는 반도체 장치.
  3. 반도체 장치로서,
    제1 SiGe층 상에 형성되고, 전자가 흐르는 Si층과,
    상기 Si층 상에 상기 Si층에 접하여 형성되고, 또한 상기 반도체 기판의 표면층을 구성하는 제2 SiGe층을 포함하는 반도체 기판을 구비하되,
    상기 제2 SiGe층은 Al2O3 막 또는 HfO3 막으로 이루어진 게이트 절연막 아래에 설치되고,
    상기 Si층과 상기 제2 SiGe층이 트랜지스터의 채널 영역으로서 사용되는 것을 특징으로 하는 반도체 장치.
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