KR20230043602A - 산화물 반도체를 포함하는 cmos 로직 소자 - Google Patents

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KR20230043602A
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Abstract

본 발명에 따른 CMOS 로직 소자는 PMOS 영역을 포함하는 기판, 상기 기판 상에 교대로 적층되는 절연층 및 배선층을 포함하는 회로 배선 구조체를 포함한다. 상기 회로 배선 구조체는 상기 PMOS 영역과 수직으로 이격하는 NMOS 영역을 포함한다. 상기 PMOS 영역 상에 배치되는 제1 트랜지스터, 및 상기 NMOS 영역 상에 배치되고, 상기 제1 트랜지스터와 상보적으로 연결되는 제2 트랜지스터를 포함한다. 상기 제1 트랜지스터는 제1 게이트 전극, 상기 제1 게이트 전극의 양측의 상기 PMOS 영역 상에 형성되는 소스/드레인 영역들, 상기 소스, 드레인 영역들을 서로 연결하는 제1 채널을 포함한다. 상기 제2 트랜지스터는 제2 게이트 전극, 상기 제2 게이트 전극과 수직으로 중첩하는 제2 채널을 포함한다. 상기 제1 채널은 실리콘을 포함하고, 상기 제2 채널은 산화물 반도체를 포함한다.

Description

산화물 반도체를 포함하는 CMOS 로직 소자{CMOS Logic Device Containing Oxide Semiconductor}
본 발명은 산화물 반도체를 포함하는 CMOS 로직 소자에 관한 것이다.
금속 산화 반도체 전계 효과 트랜지스터는 흔히 MOSFET(Metal-Oxide Semiconductor Field Effect Transistor)이라 하며, 반도체 내의 내부 전기 전도 과정에서 하나의 극성의 반송자(전자 또는 정공)만 관여하는 반도체로서, 단극성 트랜지스터라고도 한다. FET의 동작원리는 반도체 결정의 도전성과 전기저항을 전계(Electric Field)로 제어한다는 점을 특징으로 하고, 입력 임피던스가 일반 트랜지스터에 비해 매우 높아, 일반적인 쌍극성 트랜지스터와 달리 실질적으로 제어전류는 거의 흐르지 않고 제어전압을 통해 신호 증폭, 스위칭 등의 능동적 역할을 수행하게 된다.
이러한 MOSFET은 출력손실 없이 제어가 이루어진다는 장점 이외에도 집적화가 용이하다는 장점이 있어, 매우 정밀한 스케일링(scaling)이 요구되는 반도체 산업에서 상당히 큰 비중으로 활용되고 있다.
상보적 금속 산화 반도체(CMOS, Complementary Metal Oxide Semiconductor) 인버터는 디지털 논리회로 등에 활용되는 신호 처리 소자로서 일반적으로 p-type MOSFET(PMOS)와 n-type MOSFET(NMOS) 소자를 연결함으로써 구성된다.
본 발명이 해결하고자 하는 과제는 소요되는 레이아웃 면적을 저감하고, 고속 동작이 가능하게 하는 CMOS 로직 소자를 구현함에 있다.
본 발명이 해결하고자 하는 다른 일 과제는 누설 전류를 감소시켜서 CMOS 로직 소자의 소모 전력을 감소시킴에 있다.
본 발명의 개념에 따른 CMOS 로직 소자는 PMOS 영역을 포함하는 기판, 상기 기판 상에 교대로 적층되는 절연층 및 배선층을 포함하는 회로 배선 구조체, 상기 회로 배선 구조체는 상기 PMOS 영역과 수직으로 이격하는 NMOS 영역을 포함하고, 상기 PMOS 영역 상에 배치되는 제1 트랜지스터, 및 상기 NMOS 영역 상에 배치되고, 상기 제1 트랜지스터와 상보적으로 연결되는 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 제1 게이트 전극, 상기 제1 게이트 전극의 양측의 상기 PMOS 영역 상에 형성되는 소스/드레인 영역들, 상기 소스, 드레인 영역들을 서로 연결하는 제1 채널을 포함하고, 상기 제2 트랜지스터는 제2 게이트 전극, 상기 제2 게이트 전극과 수직으로 중첩하는 제2 채널을 포함하고, 상기 제1 채널은 실리콘을 포함하고, 상기 제2 채널은 산화물 반도체를 포함할 수 있다.
일부 실시예들에 따르면, 상기 산화물 반도체는 In, Ga, Zn, Sn, K, Al, Ti, 및 W 중 적어도 하나를 포함할 수 있다.
일부 실시예들에 따르면, 상기 산화물 반도체는 InMO3(ZnO)m (m≥0)이고, M은 갈륨(Ga), 틴 (Sn), 포타슘 (K), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 및 코발트(Co) 로부터 선택되는 금속 원소들 중 어느 하나 이상을 포함할 수 있다.
일부 실시예들에 따르면, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 인버터를 구성할 수 있다.
일부 실시예들에 따르면, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 도전성 금속 질화물 및/또는 금속을 포함할 수 있다.
일부 실시예들에 따른 반도체 소자는 전원 노드 및 출력 노드 사이에 연결되고, 입력 신호에 응답하여 동작하는 제1 트랜지스터, 및 접지 노드 및 출력 노드 사이에 연결되고, 상기 입력 신호에 응답하여 동작하는 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 및 상기 제2 트랜지스터는 서로 다른 레벨에 위치하고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 적어도 어느 하나는 산화물 반도체로 구현될 수 있다.
일부 실시예들에 따르면, 상기 산화물 반도체는 상기 산화물 반도체는 In, Ga, Zn, Sn, K, Al, Ti, 및 W 중 적어도 하나를 포함할 수 있다.
일부 실시예들에 따르면, 상기 산화물 반도체는 InMO3(ZnO)m (m≥0)이고, M은 갈륨(Ga), 틴 (Sn), 포타슘 (K), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 및 코발트(Co)로부터 선택되는 금속 원소들 중 어느 하나 이상을 포함할 수 있다.
일부 실시예들에 따르면, 상기 제1 트랜지스터는 NMOS 트랜지스터이고, 상기 제2 트랜지스터는 PMOS 트랜지스터일 수 있다.
일부 실시예들에 따르면, 상기 제1 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 트랜지스터는 NMOS 트랜지스터일 수 있다.
일부 실시예들에 따르면, 상기 제1 트랜지스터는 수직으로 연결되는 배선층을 통하여, 제2 트랜지스터와 상보적으로 연결될 수 있다.
일부 실시예들에 따르면, 상기 산화물 반도체는 섬(island) 모양으로 패터닝될 수 있다.
일부 실시예들에 따르면, 기판, 상기 기판 상부의 제1 영역에 배치되는 제1 트랜지스터 및 제2 트랜지스터, 상기 기판 상에 교대로 적층되는 절연층 및 배선층을 포함하는 회로 배선 구조체, 상기 회로 배선 상기 기판과 수직으로 이격하는 제2 영역을 포함하고, 및 상기 제2 영역 내에 제공되는 제3 트랜지스터 및 제4 트랜지스터를 포함하고, 상기 제1 내지 제4 트랜지스터들 중 2개가 NMOS 트랜지스터 및 PMOS 트랜지스터 중 하나이고, 상기 제1 내지 제4 트랜지스터들 중 나머지 2개가 NMOS 트랜지스터 및 PMOS 트랜지스터 중 나머지 1종이고, 상기 제1 내지 제4 트랜지스터들 중 상기 2개가 실리콘 및 산화물 반도체 중 어느 하나를 포함하는 채널을 포함하고, 상기 제1 내지 제4 트랜지스터들 중 상기 나머지 2개가 실리콘 및 산화물 반도체 중 나머지 하나를 포함하는 채널을 포함하고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 동종 타입의 트랜지스터이고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 동종 타입의 트랜지스터일 수 있다.
일부 실시예들에 따르면, 상기 산화물 반도체는 In, Ga, Zn, Sn, K, Al, Ti, 및 W 중 적어도 하나를 포함할 수 있다.
일부 실시예들에 따르면, 상기 산화물 반도체는 InMO3(ZnO)m (m≥0)이고, M은 갈륨(Ga), 틴 (Sn), 포타슘 (K), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 및 코발트(Co)로부터 선택되는 금속 원소들 중 어느 하나 이상을 포함할 수 있다.
일부 실시예들에 따르면, 상기 제1 트랜지스터는 전원 노드 및 출력 노드 사이에 연결되고 제1 입력 신호에 응답하여 동작하고, 상기 제2 트랜지스터는 상기 전원 노드 및 상기 출력 노드 사이에 연결되고 제2 입력 신호에 응답하여 동작하고, 제3 트랜지스터는 접지 노드 및 중간 노드 사이에 연결되고, 상기 제1 입력 신호에 응답하여 동작하고, 및 상기 제4 트랜지스터는 중간 노드 및 상기 출력 노드 사이에 연결되고, 상기 제2 입력 신호에 응답하여 동작하고, 상기 제1 트랜지스터의 제1 채널, 및 상기 제2 트랜지스터의 제2 채널은 실리콘으로 구현되고, 상기 제3 트랜지스터의 제3 채널 및 상기 제4 트랜지스터의 제4 채널은 산화물 반도체로 구현될 수 있다.
일부 실시예들에 따르면, 상기 제1 및 제2 트랜지스터들은 PMOS 트랜지스터이고, 상기 제3 및 제4 트랜지스터들은 NMOS 트랜지스터일 수 있다.
일부 실시예들에 따르면, 상기 제1 및 제2 트랜지스터들은 NMOS 트랜지스터이고, 상기 제3 및 제4 트랜지스터들은 PMOS 트랜지스터일 수 있다.
일부 실시예들에 따르면, 상기 제1 및 제2 트랜지스터들은 수직으로 적층되는 배선층을 통하여, 제3 및 제4 트랜지스터들과 상보적으로 연결될 수 있다.
일부 실시예들에 따르면, 상기 제1 및 제2 트랜지스터들은 동일한 층에 배치되고, 상기 제3 및 제4 트랜지스터들은 동일한 층에 배치될 수 있다.
본 발명의 개념에 따른 CMOS 로직 소자는 수직형 CMOS 인버터의 형상을 가짐에 따라서, 기존의 하나의 기판에서 만들어진 실리콘 트랜지스터 기반의 CMOS 인버 터의 회로 면적(레이아웃 면적)에 비해 더 작게 CMOS 인버터를 만드는 것이 가능할 수 있다. 또한 산화물 반도체를 사용함으로써, 산화물 반도체의 10-15 A/um 미만의 매우 낮은 누설 전류 특성을 이용하여 회로 소비 전력을 실리콘 기반의 CMOS 대비 대폭 줄일 수 있다.
도 1a는 본 발명의 일부 실시예들에 따른 CMOS 로직 소자의 회로도를 나타낸 것이다.
도 1b는 도 1a의 CMOS 로직 소자의 단면도를 나타낸 그림이다.
도 2는 일부 실시예들에 따른 CMOS 로직 소자의 회로도를 나타낸 것이다.
도 3a는 일부 실시예들에 따른 CMOS 로직 소자의 회로도를 나타낸 것이다.
도 3b는 도 3a의 CMOS 로직 소자의 단면도를 나타낸 그림이다.
도 4는 일부 실시예들에 따른 CMOS 로직 소자의 회로도를 나타낸 것이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다. 이하, 첨부한 도면을 참조하여 본 발명의 예시적인 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1a는 본 발명의 일부 실시예들에 따른 CMOS 로직 소자의 회로도를 나타낸 것이다. 구체적으로, CMOS 로직 소자의 인버터 회로(NOT 게이트)를 나타낸 것이다. 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)가 제공될 수 있다. 제1 트랜지스터(M1)는 PMOS이고, 제2 트랜지스터(M2)는 NMOS일 수 있다. PMOS와 NMOS의 각 게이트(gate)는 공통으로 입력 단자(IN)에 연결되고, PMOS의 소스는 전원 단자(VDD)에 연결된다. PMOS의 드레인은 NMOS의 드레인과 공통으로 출력 단자(OUT)에 연결하며, NMOS의 소스는 접지 단자에 연결한다.
이 때 입력 단자(IN)으로부터 입력신호(input) 전압이 들어오게 되면, 이는 각 트랜지스터의 게이트 전압으로서 각각의 PMOS와 NMOS에 동시에 인가된다. PMOS와 NMOS는 전압 인가 시에 그 특성이 반대로 발현되므로, 인가되는 입력신호(input) 전압에 따라 한 쪽이 턴-on 상태가 되면, 다른 한 쪽이 꺼지는(turn off) 하는 방식으로 동작하게 된다. PMOS와 NMOS가 상호 보완적으로 턴-on, 꺼지는(turn off)로서 작동하기 때문에 CMOS 소자로 불린다.
본 발명의 개념에 따르면 PMOS 및 NMOS 중 적어도 어느 하나는 산화물 반도체(oxide semiconductor)(OS)를 포함할 수 있다. 일 예로 도시된 바와 같이, NMOS는 산화물 반도체(OS)를 포함할 수 있다. 특히, PMOS 및 NMOS는 수직형 적층 구조를 가지며 이는 도 1b에서 설명하기로 한다.
도 1b를 참조하면, 본 발명의 실시예에 따른 CMOS 로직 소자(1100)는 기판(101) 및 회로 배선 구조체(400)를 포함할 수 있다. 회로 배선 구조체(400)는 층간 절연층들(201,202,203,204) 및 배선층(301,302,303,304)이 교대로 적층된 구조일 수 있다.
기판(101)은 제1 도전형으로 도핑된 실리콘 기판 또는 게르마늄 기판 또는 SOI(silicon on insulator)일 수 있다. 일 예로, 제1 도전형은 p형일 수 있다. 회로 배선 구조체(400)는 최상부에 보호층(205)을 더 포함할 수 있다. 층간 절연층들(201,202,203,204) 은 실리콘 산화막, 실리콘 질화막, 또는 탄소 등의 유기물을 포함한 절연막을 포함할 수 있다. 배선층(301,302,303,304)은 도전성 금속을 포함할 수 있다.
기판(101) 상에 제1 트랜지스터(M1) 가 제공될 수 있다. 회로 배선 구조체(400) 내에 제2 트랜지스터들(M2)이 제공될 수 있다. 제2 트랜지스터(M2)는 제1 트랜지스터(M1)보다 위(above)에 위치할 수 있다. 즉, 제1, 및 제2 트랜지스터들(M1, M2)은 수직으로 이격된 구조를 가질 수 있다.
기판(101)의 상부에 제1 영역(PR)이 제공될 수 있다. 제1 영역(PR)은 일 예로 PMOS 영역(PR)일 수 있다. PMOS 영역(PR)은 제1 트랜지스터(M1) 가 제공되는 활성 영역일 수 있다. PMOS 영역(PR) 상에 제2 도전형으로 도핑된 웰(102)이 형성될 수 있다. 웰(102) 상에 제1 트랜지스터(M1)가 위치할 수 있다.
제1 트랜지스터(M1)는 제1 게이트(GE1), 제1 게이트(GE1) 양측에 형성된 소스/드레인 영역들(103a, 103b) 및 소스/드레인 영역(103a, 103b)을 연결하는 제1 채널(CH1)을 포함할 수 있다.
제1 게이트(GE1) 와 기판(101) 사이에는 제1 게이트 절연막(GI1)이 개재될 수 있다. 제1 게이트(GE1)는 각각 도전성 금속 질화물 및/또는 금속을 포함할 수 있다. 예를 들어, TiN, WN, TaN와 같은 금속 질화물, 그리고 Ti, W, Ta와 같은 금속을 포함할 수 있다. 제1 게이트 절연막(GI1)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 고유전막 중 적어도 하나를 포함할 수 있다. 고유전막은 하프늄 산화막(HfO), 지르코늄 산화막(ZrO), 하프늄 지르코늄 산화막(HfZrO), 알루미늄 산화막(AlO) 또는 탄탈륨 산화막(TaO)과 같이 실리콘 산화막보다 유전상수가 클 수 있다.
회로 배선 구조체(400)는 제2 영역(NR)을 포함할 수 있다. 제2 영역(NR)은 NMOS 영역(NR)으로도 지칭된다. NMOS 영역(NR)은 PMOS 영역(PR)보다 위(above)에 위치할 수 있다.
NMOS 영역(NR)은 제2 트랜지스터(M2) 가 제공되는 활성 영역일 수 있다. 제2 트랜지스터(M2)에 관한 것은 후술하도록 한다.
제1 트랜지스터(M1상에 제1 층간 절연층(201), 제1 배선층(301), 제2 층간 절연층(202), 제2 배선층(302), 및 제3 층간 절연층(203)이 차례로 적층될 수 있다. 배선 디자인에 따라서, 층의 개수는 줄어들 수도, 늘어날 수도 있다. 제1 배선층(301)은 제1 층간 절연층(201)을 관통할 수 있고, 제2 배선층(302)은 제2 층간 절연층(202)을 관통하고 제1 배선층(301)과 연결될 수 있다.
제3 배선층(303)을 덮는 제4 층간 절연층(204)이 제공될 수 있다. 제4 층간 절연층(204)은 제2 게이트 절연막(GI2)일 수 있다. 일부 실시예들에 따르면, 제4 층간 절연층(204)은 제1 게이트 절연막(GI1)과 동일한 물질을 포함할 수 있다. 제4 층간 절연층 상에 산화물 반도체(OS) 가 제공될 수 있다. 산화물 반도체(OS) 는 일 예로 섬(island) 형상으로 패터닝 된 형상일 수 있다.
산화물 반도체(OS) 는 예컨대, ZnO 혹은 SnO2 계열의 물질로서 구체적으로 IGZO (In-Ga-Zn-O), IGZTO (In-Ga-Zn-Sn-O), IGTO (In-Ga-Sn-O) 등으로 형성될 수 있다. IGZO는 a(In2O3)·b(Ga2O3)·c(ZnO)의 형태로 형성될 수 있다. 또한, 산화물 반도체(OS) 는 Al, W, Ti, K 등 일부 금속 물질을 포함할 수 있다.
산화물 반도체(OS)로 구성된 채널은 일반적인 MOSFET(Metal Oxide Semiconductor FET)에서는 소수 캐리어(minority carrier)가 반전(inversion)된 상태일때 채널이 열리지만, 본 발명과 같이 산화물 반도체(OS)로 이루어진 채널을 이용하는 경우는 다수 캐리어(majority carrier)가 산화물 반도체(OS)에 축적(accumulation)된 상태일 때 채널이 열리고, 다수 캐리어가 소모(depletion)된 상태일 때 채널이 닫힌다.
산화물 반도체(OS) 는 증착 공정 및 패터닝 공정을 통해서 형성될 수 있다. 증착 공정은 일 예로 스퍼터링 공정일 수 있다. 패터닝 공정은 일 예로, 마스크를 이용한 식각 공정일 수 있다.
제4 층간 절연층(204)을 관통하고, 제3 배선층(303)과 연결되는 제4 배선층(304)이 제4 층간 절연층(204) 상에 제공될 수 있다. 제4 배선층(304)은 산화물 반도체(OS)의 양 측과 연결되어 소스/드레인 전극으로 기능할 수 있다.
제2 트랜지스터(M2)는 제2 게이트(GE2), 제2 게이트(GE2) 양측의 소스/드레인 전극들 및 소스/드레인 전극들을 연결하는 제2 채널(CH2)을 포함할 수 있다. 제2 채널(CH2)은 산화물 반도체(OS)로 구현될 수 있다.
제4 배선층(304), 산화물 반도체 (OS)을 덮는 보호막(207)이 제공될 수 있다.
반도체 칩은 다양한 종류의 반도체 회로 소자들을 포함하여 형성되며, 그중에서도, 많은 수의 씨모스 인버터 소자들을 포함하여 형성된다. 이러한 씨모스 인버터 소자들은 실리콘 기판의 표면을 수평방향으로 가로질러 형성되는 것이 일반적이다.
특히, 실리콘 기판 상의 N-웰(N-Well) 면적, P-웰(P-Well)면적에 의하여 레이 아웃 면적이 커질 수 있다. 다수의 로직 소자를 사용하는 경우, N-웰과 P-웰이 같은 층에 형성되어 레이 아웃 면적이 큰 단점이 생긴다.
하지만, 수평방향으로 형성되는 씨모스 인버터 소자는 넓은 레이아웃 면적이 소요되고, 신호들의 연결선이 길어져 신호의 전달에 있어서 지연이 발생된다. 이에 따라, 반도체 칩의 사이즈도 크게 되고, 고속 회로의 개발에 어려움이 발생된다. 따라서, 소요되는 레이아웃 면적을 저감하고, 회로 간의 연결 길이를 가능한 한 단축하여 고속동작을 가능하게 하는 씨모스 인버터 소자의 개발이 요구된다.
이상 설명한 바와 같이, 본 발명은 실리콘 기반의 제1 트랜지스터(M1) 및 산화물 반도체 기반의 제2 트랜지스터(M2)들을 수직으로 적층하였다. PMOS 영역(PR), NMOS 영역(NR) 은 배선층을 레벨을 달리하여 배치하고 도 1a와 같이 신호 및 전압을 전달함으로써, CMOS 인버터가 동작한다.
본 발명의 개념에 따르면, 수직형 CMOS 인버터의 형상을 가짐에 따라서, 기존의 하나의 기판에서 만들어진 실리콘 트랜지스터 기반의 CMOS 인버 터의 회로 면적(레이아웃 면적)에 비해 더 작게 CMOS 인버터를 만드는 것이 가능할 수 있다. 또한 산화물 반도체를 사용함으로써, 산화물 반도체의 10-15 A/um 미만의 매우 낮은 누설 전류 특성을 이용하여 회로 소비 전력을 실리콘 기반의 CMOS 대비 대폭 줄일 수 있다.
도 2는 일부 실시예들에 따른 CMOS 소자의 회로도를 나타낸 것이다. 이하에서 설명하는 것들을 제외하면, 도 1a에서 설명한 것과 중복되므로 생략하기로 한다.
도 2를 참조하면, 일부 실시예들에 따른 CMOS 로직 소자(1200)는 산화물 반도체(OS)를 채널로 포함하는 제1 트랜지스터(M1), 실리콘을 채널로 포함하는 제2 트랜지스터(M2)를 포함할 수 있다.
도 2와 같은 회로도를 도 1b과 같은 단면도로 구현하는 경우, 제2 트랜지스터(M2)가 기판에 배치되고, 제1 트랜지스터(M1)는 회로 배선 구조체에 배치되는 것이 공정상 유리할 수 있다. 즉, 실리콘 채널은 기판과 동일 층에 형성되고, 산화물 반도체는 증착 과정으로 형성되는 것이 공정상 유리할 수 있다.
일 예로, NMOS 영역(NR)이 기판 상에 배치되고, PMOS 영역(PR)이 회로 배선 구조체(400) 내에 배치될 수 있다.
도 3a는 일부 실시예들에 따른 CMOS 소자의 회로도를 나타낸 것이다. 구체적으로, CMOS 로직 소자(2100)의 2-input Nand 게이트 회로를 나타낸 것이다.
CMOS 로직 소자(2100)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 및 제4 트랜지스터(M4)를 포함할 수 있다. 제1 트랜지스터(M1) 및 상기 제2 트랜지스터(M2)는 하나의 동종 타입의 트랜지스터들이고, 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)는 다른 하나의 동종 타입의 트랜지스터들일 수 있다. 구체적으로, 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3), 및 제4 트랜지스터(M4)가 제공될 수 있다. 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)는 PMOS이고, 제3 트랜지스터(M3), 및 제4 트랜지스터(M4)는 NMOS일 수 있다.
제1 트랜지스터(M1)와 제2 트랜지스터(M2)의 각각의 게이트(gate)는 제1 입력 단자(IN1) 및 제2 입력 단자 (IN2)에 연결된다.
제1 트랜지스터(M1)의 제1 단자 및 제2 트랜지스터(M2)의 제1 단자는 각각 전원 단자(VDD)에 연결된다. 제1 트랜지스터(M1)의 제2 단자 및 제2 트랜지스터(M2)의 제2 단자는 각각 출력 단자(OUT)에 연결된다.
제3 트랜지스터(M3)의 게이트는 제2 입력 단자 (IN2)가 연결된다. 제3 트랜지스터(M3)의 제1 단자는 출력 단자에 연결되고, 제2 단자는 중간 단자에 연결된다. 제4 트랜지스터(M4)의 게이트는 제1 입력 단자 (IN1)가 연결된다. 제4 트랜지스터(M4)의 제1 단자는 상기 중간단자에 연결되고, 제2 단자는 접지 단자에 연결된다.
이 때 제1 입력 단자(IN1) 로부터 입력신호(input) 전압이 들어오면, 제1 트랜지스터(M1) 및 제4 트랜지스터(M4)에 동시에 인가된다. 제2 입력 단자(IN2) 로부터 입력신호(input) 전압이 들어오면, 제2 트랜지스터(M2) 및 제3 트랜지스터(M3)에 동시에 인가된다. PMOS와 NMOS는 전압 인가 시에 그 특성이 반대로 발현되므로, 인가되는 입력신호(input) 전압에 따라 한 쪽이 턴-on 상태가 되면, 다른 한 쪽이 꺼지는(turn off) 하는 방식으로 동작하게 된다.
본 발명의 개념에 따르면 PMOS 및 NMOS 중 적어도 어느 하나는 산화물 반도체(oxide semiconductor)(OS)를 포함할 수 있다. 일 예로 도시된 바와 같이, NMOS는 산화물 반도체(OS)를 포함할 수 있다. 특히, PMOS 및 NMOS는 수직형 적층 구조를 가지며 이는 도 3b에서 설명하기로 한다.
도 3b는 도 3a의 CMOS 로직 소자의 단면도를 나타낸 그림이다. 이하에서 설명하는 것들을 제외하면, 도 1b에서 설명한 것과 중복되는 것은 생략하기로 한다.
도 3b를 참조하면, 본 발명의 실시예에 따른 CMOS 로직 소자(2100)는 기판(101) 상에 배치되는 제1 트랜지스터(M1) 및 제2 트랜지스터들(M2)과 이들 위에 배치되는 제3 트랜지스터(M3), 및 제4 트랜지스터(M4)를 포함할 수 있다. 즉, 제3, 및 제4 트랜지스터들(M3, M4)은 제1, 및 제2 트랜지스터들(M1, M2)과 수직으로 이격된 구조를 가질 수 있다.
제1, 제2 트랜지스터들(M1, M2)는 동일 층에 배치될 수 있고, 제3, 제4 트랜지스터들(M3, M4)는 동일 층에 배치될 수 있다.
기판(101)의 상부에 제1 영역(PR)이 제공될 수 있다. 제1 영역(PR)은 일 예로 PMOS 영역(PR)일 수 있다. PMOS 영역(PR) 상에 제2 도전형으로 도핑된 웰(102)이 형성될 수 있다. 웰(102) 상에 제1 트랜지스터(M1), 및 제2 트랜지스터(M2)가 위치할 수 있다.
제1 트랜지스터(M1)는 제1 게이트(GE1), 제1 게이트(GE1) 양측에 형성된 소스/드레인 영역들(103a, 103b) 및 소스/드레인 영역(103a, 103b)을 연결하는 제1 채널(CH1)을 포함할 수 있다.
제2 트랜지스터(M2)는 제2 게이트(GE2), 제2 게이트(GE2) 양측에 형성된 소스/드레인 영역들(103a, 103b) 및 소스/드레인 영역(103a, 103b)을 연결하는 제2 채널(CH2)을 포함할 수 있다.
제3 트랜지스터(M3)는 제3 게이트(GE3), 제3 게이트(GE3) 양측의 소스/드레인 전극들 및 소스/드레인 전극들을 연결하는 제3 채널(CH3)을 포함할 수 있다. 제3 채널(CH3)은 제1 산화물 반도체(OS1)로 구현될 수 있다.
제4 트랜지스터(M4)는 제4 게이트(GE4), 제4 게이트(GE4) 양측의 소스/드레인 전극들 및 소스/드레인 전극들을 연결하는 제4 채널(CH4)을 포함할 수 있다. 제4 채널(CH4)은 제2 산화물 반도체(OS2)로 구현될 수 있다.
즉, CMOS 낸드 게이트(nand gate) 회로를 가지는 CMOS 로직 소자(2100)의 경우에도, 수직형 적층 트랜지스터의 구조, 및 상보적 연결관계를 가지는 트랜지스터들은 서로 다른 채널 물질을 포함할 수 있다.
도 4는 일부 실시예들에 따른 CMOS 소자의 회로도를 나타낸 것이다. 이하에서 설명하는 것들을 제외하면, 도 1a에서 설명한 것과 중복되므로 생략하기로 한다.
도 4를 참조하면, 일부 실시예들에 따른 CMOS 로직 소자(1200)는 산화물 반도체(OS)를 채널로 포함하는 제1 및 제2 (M1, M2) 트랜지스터를 포함할 수 있다. 또한 실리콘을 채널로 포함하는 제3, 제4 트랜지스터(M3, M4)를 포함할 수 있다.
도 4와 같은 회로도를 도 1b과 같은 단면도로 구현하는 경우, 제3, 제4 트랜지스터(M3, M4)가 기판에 배치되고, 제1, 제2 트랜지스터(M1, M2)는 회로 배선 구조체에 배치되는 것이 공정상 유리할 수 있다. 즉, 실리콘 채널은 기판과 동일 층에 형성되고, 산화물 반도체는 증착 과정으로 형성되는 것이 공정상 유리할 수 있다.
일 예로, NMOS 영역(NR)이 기판 상에 배치되고, PMOS 영역(PR)이 회로 배선 구조체(400) 내에 배치될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. PMOS 영역을 포함하는 기판;
    상기 기판 상에 교대로 적층되는 절연층 및 배선층을 포함하는 회로 배선 구조체, 상기 회로 배선 구조체는 상기 PMOS 영역과 수직으로 이격하는 NMOS 영역을 포함하고;
    상기 PMOS 영역 상에 배치되는 제1 트랜지스터; 및
    상기 NMOS 영역 상에 배치되고, 상기 제1 트랜지스터와 상보적으로 연결되는 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는:
    제1 게이트 전극, 상기 제1 게이트 전극의 양측의 상기 PMOS 영역 상에 형성되는 소스/드레인 영역들, 상기 소스, 드레인 영역들을 서로 연결하는 제1 채널을 포함하고,
    상기 제2 트랜지스터는:
    제2 게이트 전극, 상기 제2 게이트 전극과 수직으로 중첩하는 제2 채널을 포함하고,
    상기 제1 채널은 실리콘을 포함하고,
    상기 제2 채널은 산화물 반도체를 포함하는 CMOS 로직 소자.
  2. 제1항에 있어서,
    상기 산화물 반도체는 In, Ga, Zn, Sn, K, Al, Ti, 및 W 중 적어도 하나를 포함하는 CMOS 로직 소자.
  3. 제1항에 있어서,
    상기 산화물 반도체는 InMO3(ZnO)m (m≥0)이고,
    M은 갈륨(Ga), 틴 (Sn), 포타슘 (K), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 및 코발트(Co) 로부터 선택되는 금속 원소들 중 어느 하나 이상을 포함하는 CMOS 로직 소자.
  4. 제1항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 인버터를 구성하는 CMOS 로직 소자.
  5. 제1항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극의 각각은 도전성 금속 질화물 및 금속 중 적어도 하나를 포함하는 CMOS 로직 소자.
  6. 전원 노드 및 출력 노드 사이에 연결되고, 입력 신호에 응답하여 동작하는 제1 트랜지스터; 및
    접지 노드 및 출력 노드 사이에 연결되고, 상기 입력 신호에 응답하여 동작하는 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 및 상기 제2 트랜지스터는 서로 다른 레벨에 위치하고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 적어도 어느 하나는 산화물 반도체로 구현되는 반도체 소자.
  7. 제6항에 있어서,
    상기 산화물 반도체는 상기 산화물 반도체는 In, Ga, Zn, Sn, K, Al, Ti, 및 W 중 적어도 하나를 포함하는 CMOS 로직 소자.
  8. 제6항에 있어서,
    상기 산화물 반도체는 InMO3(ZnO)m (m≥0)이고,
    M은 갈륨(Ga), 틴 (Sn), 포타슘 (K), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 및 코발트(Co)로부터 선택되는 금속 원소들 중 어느 하나 이상을 포함하는 CMOS 로직 소자.
  9. 제6항에 있어서,
    상기 제1 트랜지스터는 NMOS 트랜지스터이고,
    상기 제2 트랜지스터는 PMOS 트랜지스터인 CMOS 로직 소자.
  10. 제6항에 있어서,
    상기 제1 트랜지스터는 PMOS 트랜지스터이고,
    상기 제2 트랜지스터는 NMOS 트랜지스터인 CMOS 로직 소자.
  11. 제6항에 있어서,
    상기 제1 트랜지스터는 수직으로 연결되는 배선층을 통하여, 제2 트랜지스터와 상보적으로 연결되는 CMOS 로직 소자.
  12. 제6항에 있어서,
    상기 산화물 반도체는 섬(island) 모양으로 패터닝되는 CMOS 로직 소자.
  13. 기판;
    상기 기판 상부의 제1 영역에 배치되는 제1 트랜지스터 및 제2 트랜지스터;
    상기 기판 상에 교대로 적층되는 절연층 및 배선층을 포함하는 회로 배선 구조체, 상기 회로 배선 상기 기판과 수직으로 이격하는 제2 영역을 포함하고; 및
    상기 제2 영역 내에 제공되는 제3 트랜지스터 및 제4 트랜지스터를 포함하고,
    상기 제1 내지 제4 트랜지스터들 중 2개가 NMOS 트랜지스터 및 PMOS 트랜지스터 중 하나이고, 상기 제1 내지 제4 트랜지스터들 중 나머지 2개가 NMOS 트랜지스터 및 PMOS 트랜지스터 중 나머지 1종이고,
    상기 제1 내지 제4 트랜지스터들 중 상기 2개가 실리콘 및 산화물 반도체 중 어느 하나를 포함하는 채널을 포함하고, 상기 제1 내지 제4 트랜지스터들 중 상기 나머지 2개가 실리콘 및 산화물 반도체 중 나머지 하나를 포함하는 채널을 포함하고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 동종 타입의 트랜지스터이고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 동종 타입의 트랜지스터인 CMOS 로직 소자.
  14. 제13항에 있어서,
    상기 산화물 반도체는 In, Ga, Zn, Sn, K, Al, Ti, 및 W 중 적어도 하나를 포함하는 CMOS 로직 소자.
  15. 제13항에 있어서,
    상기 산화물 반도체는 InMO3(ZnO)m (m≥0)이고,
    M은 갈륨(Ga), 틴 (Sn), 포타슘 (K), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 및 코발트(Co)로부터 선택되는 금속 원소들 중 어느 하나 이상을 포함하는 CMOS 로직 소자.
  16. 제13항에 있어서,
    상기 제1 트랜지스터는 전원 노드 및 출력 노드 사이에 연결되고 제1 입력 신호에 응답하여 동작하고,
    상기 제2 트랜지스터는 상기 전원 노드 및 상기 출력 노드 사이에 연결되고 제2 입력 신호에 응답하여 동작하고,
    제3 트랜지스터는 접지 노드 및 중간 노드 사이에 연결되고, 상기 제1 입력 신호에 응답하여 동작하고; 및
    상기 제4 트랜지스터는 중간 노드 및 상기 출력 노드 사이에 연결되고, 상기 제2 입력 신호에 응답하여 동작하고,
    상기 제1 트랜지스터의 제1 채널, 및 상기 제2 트랜지스터의 제2 채널은 실리콘으로 구현되고,
    상기 제3 트랜지스터의 제3 채널 및 상기 제4 트랜지스터의 제4 채널은 산화물 반도체로 구현되는 CMOS 로직 소자.
  17. 제13항에 있어서,
    상기 제1 및 제2 트랜지스터들은 PMOS 트랜지스터이고,
    상기 제3 및 제4 트랜지스터들은 NMOS 트랜지스터인 CMOS 로직 소자.
  18. 제13항에 있어서,
    상기 제1 및 제2 트랜지스터들은 NMOS 트랜지스터이고,
    상기 제3 및 제4 트랜지스터들은 PMOS 트랜지스터인 CMOS 로직 소자.
  19. 제13항에 있어서,
    상기 제1 및 제2 트랜지스터들은 수직으로 적층되는 배선층을 통하여, 제3 및 제4 트랜지스터들과 상보적으로 연결되는 CMOS 로직 소자.
  20. 제13항에 있어서,
    상기 제1 및 제2 트랜지스터들은 동일한 층에 배치되고,
    상기 제3 및 제4 트랜지스터들은 동일한 층에 배치되는 CMOS 로직 소자.

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