WO2018003669A1 - タイミングコントローラ、それを用いた電子機器、車載用ディスプレイ装置、医療用ディスプレイ装置 - Google Patents

タイミングコントローラ、それを用いた電子機器、車載用ディスプレイ装置、医療用ディスプレイ装置 Download PDF

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洋治 遠藤
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    • G09G2340/02—Handling of images in compressed format, e.g. JPEG, MPEG

Definitions

  • the present invention relates to a timing controller that receives image data from a graphic controller or another device and transmits information to a gate driver or a source driver.
  • FIG. 1 is a block diagram of the image display system.
  • the image display system 100R includes a display panel 102 such as a liquid crystal panel or an organic EL panel, a gate driver 104, a source driver 106, a graphic controller 110, and a timing controller 200R.
  • the graphic controller 110 generates image data to be displayed on the display panel 102.
  • Pixel (RGB) data included in the image data is transmitted to the timing controller 200R in a serial format.
  • the timing controller 200R receives the image data and generates various control / synchronization signals.
  • the gate driver 104 in synchronization with the signal from the timing controller 200R for selecting the scanning line L S of the display panel 102 in this order.
  • the RGB data is supplied to the source driver 106.
  • the timing controller 200R includes a reception circuit 202, a transmission circuit 204, and a logic circuit 210.
  • the receiving circuit 202 receives image data from the graphic controller 110 in a serial format.
  • the external ROM 111 stores the ID (identification information) of the display panel 102, resolution, refresh rate, and the like.
  • the logic circuit 210 generates a control / synchronization signal based on the image data received by the receiving circuit 202.
  • the transmission circuit 204 outputs control signals and image data to the gate driver 104 and the source driver 106.
  • the timing controller 200R is required to have an OSD (On Screen Display) function for displaying predetermined characters, graphics, icons (hereinafter simply referred to as graphics), and the like.
  • OSD On Screen Display
  • the logic circuit 210 includes an OSD circuit 212.
  • the ROM 111 stores bitmap data of some characters and icons.
  • the timing controller 200R reads graphic bitmap data corresponding to a control signal input separately from the image data from the ROM 111 and causes the display panel 102 to display the bitmap data.
  • the timing controller 200R and the graphic controller 110 are connected by a differential serial interface. From the start of activation of the image display system 100R to the establishment of the serial interface link between the timing controller 200R and the graphic controller 110, image data cannot be transmitted, and thus an image cannot be displayed on the display panel 102. Alternatively, once the link is established, if the link is disconnected due to noise or the like, an image cannot be displayed on the display panel 102 until the link is established again. In addition, the same applies when a cable is disconnected or disconnected, or when a part of the serial interface or graphic controller 110 breaks down. In this specification, such a state where an image cannot be displayed is referred to as a “display disabled state”.
  • An aspect of the present invention has been made in view of Problem 1, and one of exemplary purposes thereof is to provide a timing controller capable of providing a flexible OSD function.
  • Another aspect of the present invention has been made in view of Problem 2, and one of exemplary purposes of the certain aspect is to provide a timing controller capable of detecting an abnormal state.
  • An aspect of the present invention relates to a timing controller.
  • the timing controller includes a video input interface that receives input image data in a normal state, a control input interface that receives graphic data for OSD (On Screen Display) in a setup state, and encodes graphic data in a setup state.
  • An encoder that stores encoded compressed data in a memory and an instruction signal that specifies graphic data to be displayed in a normal state are received, and one compressed data corresponding to the instruction signal is read from the memory and decoded.
  • a decoder that reproduces the graphic data; and a multiplexer that outputs the graphic data superimposed on the image data.
  • OSD graphic data encoder and decoder are built in the timing controller, and various graphic data can be displayed by giving graphic data for each setup.
  • the graphic data can include a graphic, an icon, a character, and any combination thereof.
  • the encoder may compress the graphic data by run length compression.
  • the compressed data may include at least one segment data, and each segment data may represent the same color segment which is a continuous pixel of the same color.
  • the segment data may include color data representing a color and a run length value representing the number of continuous pixels.
  • the format length of the run length value may be variable. Thereby, the compression rate can be further increased.
  • the segment data may include a color word and at least one run length word.
  • the color word may include separator bits and color data
  • the run length word may include separator bits and run length values.
  • the segment data may include a color word including color data, a word number designation bit indicating the number of words of the run length value, and a run length word corresponding to the number of words.
  • the control input interface may receive size data specifying the pixel size of the graphic data and store it in the memory together with the compressed data. Thereby, graphic data of various sizes can be displayed.
  • the instruction signal may include position information that specifies a position where graphic data is to be displayed.
  • the multiplexer may display graphic data at a position corresponding to the position information. This provides a more flexible OSD function.
  • the control input interface may be an SPI (Serial Peripheral Interface) or an I 2 C (Inter-Integrated Circuit) interface. Since these are widely used interfaces, they are easy to implement.
  • SPI Serial Peripheral Interface
  • I 2 C Inter-Integrated Circuit
  • the timing controller may be integrated on a single semiconductor substrate. “Integrated integration” includes the case where all of the circuit components are formed on a semiconductor substrate and the case where the main components of the circuit are integrated. A resistor, a capacitor, or the like may be provided outside the semiconductor substrate.
  • the electronic device may include any of the timing controllers described above.
  • Another aspect of the present invention relates to an in-vehicle display device or a medical display device.
  • These display devices may include any of the timing controllers described above.
  • An aspect of the present invention relates to a timing controller.
  • the timing controller includes a video input interface for receiving input image data, a memory for holding reference graphic data describing a predetermined graphic that can be included in the input image data, and an output to be displayed on the display panel based on the input image data.
  • An image processing circuit that generates image data, and an abnormality detector that determines presence / absence of abnormality based on input image data and reference graphic data.
  • the graphic data can include a graphic, an icon, a character, and any combination thereof.
  • the timing controller may further include a control input interface provided separately from the video input interface, and may be configured to be able to communicate with the processor.
  • the display position of the predetermined figure may be variable.
  • the control signal received from the processor by the control input interface may include position information indicating the display position of the predetermined graphic.
  • the predetermined figure may be fixedly arranged at a predetermined location in a state that the user cannot identify.
  • the abnormality detector may perform the determination process every frame.
  • the predetermined figure may be fixedly arranged at a predetermined position that is not visible to the user at the end on the display panel.
  • the control signal received from the processor by the control input interface may include information indicating whether or not the predetermined figure is a determination target by the abnormality detector.
  • the control signal may include information indicating whether or not the current frame is a determination target by the abnormality detector.
  • the timing controller may have an OSD function.
  • the memory stores OSD graphic data, and the image processing circuit may superimpose the OSD graphic data on the input image data in the OSD mode.
  • the reference graphic data may be shared with the OSD graphic data. This saves memory capacity.
  • the timing controller may be able to select an OSD mode and a determination mode for performing a determination by an abnormality detector.
  • the memory may be a non-volatile memory.
  • the memory may be a volatile memory.
  • the control input interface may be able to receive graphic data indicating a predetermined graphic in the setup state.
  • the timing controller encodes graphic data in the setup state to generate compressed data, stores the compressed data in memory as reference graphic data, and decodes the standard graphic data in the normal state to reproduce the original predetermined graphic And a decoder. By incorporating graphic encoders and decoders in the timing controller and providing graphic data for each setup, various graphic data can be displayed.
  • the encoder may compress the reference graphic data by run length compression.
  • the compressed data may include at least one segment data.
  • Each segment data may represent the same color segment which is a continuous pixel of the same color.
  • the control input interface may be an SPI (Serial Peripheral Interface) or an I 2 C (Inter-Integrated Circuit) interface. Since these are widely used interfaces, they are easy to implement.
  • SPI Serial Peripheral Interface
  • I 2 C Inter-Integrated Circuit
  • the timing controller may interrupt the processor when an abnormality is detected by the abnormality detector. As a result, it is possible to notify the processor that an undisplayable state has occurred.
  • the processor operates the timing controller in the determination mode before the display disabled state occurs. When an interrupt occurs, the processor operates the timing controller in the OSD mode, and compensates for the loss of input image data by the OSD using the control input interface. May be.
  • the timing controller may be integrated on a single semiconductor substrate. “Integrated integration” includes the case where all of the circuit components are formed on a semiconductor substrate and the case where the main components of the circuit are integrated. A resistor, a capacitor, or the like may be provided outside the semiconductor substrate.
  • the electronic device may include any of the timing controllers described above.
  • Another aspect of the present invention relates to an in-vehicle display device or a medical display device.
  • These display devices may include any of the timing controllers described above.
  • a flexible OSD function is provided. Moreover, according to a certain aspect, the detection function of a display abnormal state is provided.
  • FIGS. 5A to 5C are diagrams showing the data structure of the same color segment. It is a figure which shows the compression rate of the same color segment when the 2nd data structure of FIG.5 (b) is employ
  • FIGS. 8A to 8C are diagrams showing an in-vehicle display device using a timing controller. It is a perspective view which shows an electronic device.
  • the state in which the member A is connected to the member B means that the member A and the member B are electrically connected in addition to the case where the member A and the member B are physically directly connected. This includes cases where the connection is indirectly made through other members that do not affect the connection state or inhibit the function.
  • the state in which the member C is provided between the member A and the member B refers to the case where the member A and the member C or the member B and the member C are directly connected, as well as an electrical condition. This includes cases where the connection is indirectly made through other members that do not affect the connection state or inhibit the function.
  • FIG. 2 is a block diagram of the timing controller 300 according to the first embodiment.
  • the timing controller 300 like the image display system 100R in FIG. 1, receives the input image data S 1 from the graphic controller 110, and supplies the output image data S 2 one or more of the source driver 106, gate driver 104 and The control / synchronization signal S 3 is output to one or a plurality of source drivers 106.
  • the timing controller 300 may be a functional IC (Integrated Circuit) integrated on one semiconductor substrate.
  • the timing controller 300 includes a video input interface 302, a memory 304, a main logic 306, an output interface 308, a control input interface 310, and an OSD processing unit 320.
  • the video input interface 302, the main logic 306, and the output interface 308 are circuit blocks related to display of image data from the graphic controller 110, and may be the same as those provided in the conventional timing controller 200R.
  • Video input interface 302 is connected via a graphic controller 110 first line 112, receives input image data S 1.
  • a differential high-speed serial interface such as LVDS (Low Voltage Differential Signaling) can be adopted.
  • the input image data S 1 received by the video input interface 302 is stored in the memory 304 as frame data S 4 .
  • the memory 304 is not limited to this, but may be an SRAM (Static Random Access Memory).
  • the main logic 306 performs various signal processing to the frame data S 4.
  • the signal processing of the main logic 306 is not particularly limited, and a known technique may be used, and examples include ⁇ (gamma) correction, FRC (Frame Rate Control) processing, and RGB mapping.
  • the output interface 308 outputs the output image data S 2 processed by the main logic 306 to the source driver 106.
  • the main logic 306 generates a control / synchronization signal S 3 to be supplied to the gate driver 104 and the source driver 106.
  • control input interface 310 the OSD processing unit 320, and the multiplexer 330 are provided in association with the OSD function.
  • the timing controller 300 is set up immediately after the power is turned on.
  • the timing controller 300 has a period (initialization period) for setting ⁇ correction, RGB mapping parameters, and the like as a stage prior to receiving video input data and outputting it to the panel at startup. A part of this initialization period may be set to the setup state.
  • the setup state may be set by giving a command to the timing controller 300 from the outside.
  • a register associated with the setup state may be provided in the timing controller 300a, and a transition to the setup state may be made by writing 1 to the register from the outside (for example, the processor 114).
  • the setup state it is possible to shift to the setup state not only immediately after the timing controller 300 is started but also at an arbitrary timing.
  • Control input interface 310 in the setup state, it receives the graphics data S 5 for OSD (On Screen Display) from the processor 114.
  • the graphic data S 5 is stored in the nonvolatile memory 118 and transmitted from the processor 114 to the control input interface 310.
  • Graphic data S 5 are but not limited to be a bit map data of a monochrome or color.
  • the object represented by the graphic data S 5, the icon, graphic, character is optional like.
  • a register access type interface can be used as the control input interface 310.
  • an SPI Serial Peripheral Interface
  • I 2 C Inter-Integrated Circuit
  • the OSD processing unit 320 includes an encoder 322 and a decoder 324.
  • the encoder 322 encodes the graphic data S 5 and stores the encoded compressed data S 6 in the memory 304.
  • the address information S 7 indicating the address that stores the compressed data S 6 is held in association with the graphic data S 5.
  • the setup state may input a plurality of graphic data S 5.
  • the ID is given to each graphic data S 5, may be stored in the memory 304 in association with the compression of the ID data S 6 and address information S 7.
  • Control input interface 310 in the normal state, it receives an instruction signal S 8 including an ID for specifying the graphic data to be displayed.
  • the decoder 324 refers to the address information S 7 corresponding to the ID, and decodes the read compressed data S 6 of one corresponding to the ID information from the memory 304 and reproduces the original graphic data S 9.
  • the multiplexer 330 superimposes the graphic data S 9 on the frame data S 10 output from the main logic 306 and outputs it to the output interface 308.
  • Indication signal S 8 may include position information POS to specify the position to display the graphic data S 9.
  • Multiplexer 330 in a position corresponding to the position information POS, displays the graphic data S 9.
  • the above is the overall configuration of the timing controller 300.
  • the following describes the compression of graphic data S 5 will be described.
  • the compressed graphic data S 5 it is possible to use a run-length compression.
  • Figure 3 is a diagram for explaining a run-length compression of the graphic data S 5.
  • 7 ⁇ 6 pixel graphic data is shown for simplification of description, but actual graphic data can be configured by 50 ⁇ 50 pixels, 100 ⁇ 100 pixels, or other numbers of pixels. The number of vertical pixels and the number of horizontal pixels may be different.
  • run-length compression continuous pixels of the same color (referred to as same-color segments) are converted into a color data CD and a run-length value RL that represents a continuous count value.
  • Run-length compression is processed sequentially from the top line to the bottom line, with each line going from the leftmost pixel to the rightmost pixel.
  • the arrow in FIG. 3 represents the same color segment SEG.
  • the color data CD can be represented by 24 bits of 8 bits for each of RGB.
  • the graphic data S 5 in FIG. 3 is divided into five same-color segments SEG 1 to SEG 5 .
  • the run length values RL of the same color segments SEG 1 to SEG 5 are 17, 2, 5, 2, and 16, respectively.
  • the same color segments SEG 1 , SEG 3 , SEG 5 have a first color, and the same color segments SEG 2 , SEG 4 have a second color. Accordingly, compressed data S 6 corresponding to one graphic data S 5 can be represented by a combination of one or more segment data SEG.
  • FIG. 4 is a diagram showing how the compressed data COMP (S 6 ) is stored in the memory 304.
  • the first compressed data COMP 1 includes M segment data representing M identical color segments
  • the second compressed data COMP 2 includes N segment data
  • the third compressed data COMP. 3 includes K segment data.
  • the head address of each compressed data COMP is recorded in the memory 304 as address information ADR.
  • the size of the graphic data S 5 may be fixed as 50 pixels ⁇ 50 pixels, in order to provide additional flexibility, a user may be selected from a plurality of choices.
  • the timing controller 300 may be configured to support two sizes of 50 ⁇ 50 pixels and 100 ⁇ 100 pixels.
  • the graphic data S 5 in the setup state, may be input size data SIZE for specifying the size.
  • the size data SIZE is in association with the ID of the graphic data S 5, is recorded in the memory 304.
  • the size of the graphic data S 5, the user may freely specified.
  • the graphic data S 5, the number of vertical pixels, may be input size data SIZE for specifying the number of horizontal pixels.
  • the size data, in association with the ID of the graphic data S 5, is recorded in the memory 304.
  • FIG. 5A shows the first data structure.
  • the data (segment data) of one same color segment SEG includes one or a plurality of sets SET of the color word CW and the run length word RLW.
  • the run-length word RLW If the number of bits of the run-length word RLW is 3, assuming that there is no zero in the number of consecutive times (run-length value), the run-length word RLW ⁇ 000> to ⁇ 111> Can be represented.
  • the compressed data includes one color word CW and one color word CW. It is represented by a set SET 1 including a run length word RLW.
  • one same color segment SEG includes a plurality of sets having the same value of the color data CD.
  • the same color segment SEG 1 having a run length value RL of 17 is divided into consecutive number values 16 and 1. That is, the same color segment SEG 1 is represented by two sets SET 1 and SET 2 .
  • the color words CW of the two sets SET 1 and SET 2 are the same, and the first run-length word RLW is ⁇ 111> and the second run-length word RLW is ⁇ 011>.
  • the run length value RL When the run length value RL is 17 to 24, the run length value RL can be divided into 8 + 8 + a (where 1 ⁇ a ⁇ 8), and the same color segment SEG can include three sets SET.
  • one word is 3 bits, but this is not a limitation, and it may be 4 to 6 bits.
  • the optimum number of bits for one word may be determined so as to increase the compression rate in consideration of the shape and size of graphic data.
  • FIG. 5B shows a second data structure.
  • the format length of the run length value RL is variable.
  • a separate bit representing the boundary of the same color segment SEG is included at the head of the color word CW and the run length word RLW.
  • the separate bit is a termination bit TB indicating the end of the same color segment, and the value 1 represents the end.
  • the separate bit may represent the start point instead of the end.
  • the same color segment with the run length value RL of 1 may include only the color word CW having the termination bit TB of 1 and not the run length word RLW. Thereby, a compression rate can further be raised.
  • ⁇ 0000> to ⁇ 1111> of the 4-bit run length word RLW can represent the run length values 2 to 17.
  • anti-aliasing may be applied to display a smooth font, and the same color segment with a run length value RL of 1 tends to occur in the outline portion of the character.
  • the run length value RL 1 without the run length word RLW, the character compression rate can be increased.
  • the run length value is represented by 8 bits of 2 words.
  • the first run length word RLW may be assigned to the lower 4 bits, and the second run length word RLW may be assigned to the upper 4 bits, or vice versa.
  • An 8-bit run length value RL ⁇ 00000000> to ⁇ 11111111> obtained by combining two run length words RLW represents 2 to 257.
  • the run length value RL represented by the preceding run length word RLW is set.
  • Corresponding pixels can be marked (ie, rasterized).
  • the run length value RL is represented by 3 words and 12 bits.
  • the color word CW having the same value is included for each set SET, which is redundant and the compression rate may be low.
  • the compression rate can be increased.
  • FIG. 5C shows a third data structure.
  • the format length of the run length value RL is variable in the third data structure.
  • the segment data does not include the termination bit TB for each word, and a bit (word number designation bit) WB for designating the number of words of the run length value RL is inserted.
  • the number of bits of the word number designating bit WB is not particularly limited, but is assumed to be 2 bits as an example here.
  • the word number designation bit WB is 1 (binary ⁇ 01>), and the segment data includes one run length word RLW.
  • the word number designation bit WB is 2 (binary ⁇ 10>)
  • the segment data includes two run length words RLW.
  • the first run length word RLW may represent the lower 4 bits of the run length value RL
  • the second run length word RLW may represent the upper 4 bits of the run length value RL.
  • the total number of termination bits TB increases as the number of words of the run length value increases, and the compression rate tends to decrease.
  • the third data structure even if the number of words of the run length value increases, the number of words of the number of words WB is constant, so that a reduction in the compression rate can be suppressed.
  • the second data structure and the third data structure may be selected so as to increase the compression rate in consideration of the shape and size of graphic data.
  • the run length value RL may be used as the run length value RL, as in the first data structure.
  • the above is the configuration of the timing controller 300. Next, the operation will be described.
  • the graphic controller 110 transmits the input image data S 1 to the video input interface 302 via the first line 112.
  • the timing controller 300 processes the input image data S 1, controls the gate driver 104 and the source driver 106, and displays the image on the display panel.
  • Indication signal S 8 is, ID information that specifies one of the plurality of graphic data S 5 transmitted to the timing controller 300 in the setup state, including the position information POS to instruct the display position.
  • the decoder 324 refers to the address information S 7 corresponding to the ID information, to access the compressed data S 6 corresponding thereto. And expanded into graphic data S 9 bitmap format by decoding the compressed data S 6 based on the size data SIZE. Multiplexer 330, the graphic data S 9, is displayed in a position location information POS specifies.
  • FIG. 7 is a diagram showing the display panel 102 on which two pieces of graphic data S 91 and S 92 are displayed.
  • the luminance value of the frame data S 10 of the area graphic data S 9 are arranged, it may be replaced with the luminance value of the graphic data S 9.
  • FIG. 6 is a diagram showing the compression rate of the same color segment when the second data structure of FIG. 5B is adopted.
  • the bit width of the run-length word RLW is 4 bits.
  • the run length value RL increases, a high compression rate is obtained.
  • the run length value is 1 or 2
  • the segment data is larger than the data amount of the original pixel data.
  • the run length value of 1 or 2 is limited to anti-aliasing and the like, and its appearance probability is very low, so that the compression rate when viewed as a whole graphic data can be sufficiently increased. it can.
  • the ROM 111 for storing OSD graphic data needs to be provided on the timing controller 200R side, but the timing controller 300 of FIG. 2 does not need to store graphic data in the ROM. Since the memory 304 such as SRAM is less expensive than the ROM, the cost can be reduced.
  • the ROM 111 is an OTP (one time programmable) ROM. Therefore, when it is desired to change or add graphic data for OSD, it is necessary to replace the ROM 111. However, in many cases, it is impossible to replace the ROM, or even if it can be done, a huge cost is required.
  • OTP one time programmable
  • the processor 114 is connected to a rewritable non-volatile memory 118, such as a hard disk, SSD (Solid State Drive), EEPROM (Electrically Erasable Programmable Read-Only Memory), flash memory, etc., instead of a one-time ROM. Is done. Therefore, the timing controller 300 of FIG. 2 can change or add a graphic for OSD by changing or adding graphic data stored in the nonvolatile memory 118.
  • a rewritable non-volatile memory 118 such as a hard disk, SSD (Solid State Drive), EEPROM (Electrically Erasable Programmable Read-Only Memory), flash memory, etc.
  • FIG. 8A is a diagram illustrating an in-vehicle display device 600 using the timing controller 300.
  • the in-vehicle display device 600 is embedded in a console 602 in front of the cockpit. From the processor on the vehicle side, there is a speedometer 604, a tachometer 606 indicating the engine speed, a remaining fuel amount 608, a hybrid vehicle, and an electric vehicle. Te receives input image data S 1, including remaining battery and displays it (FIG. 8 (a)).
  • an indicator or warning light (hereinafter simply referred to as a warning light) indicating that there is some abnormality or battery exhaustion, an independent LED is used outside the display panel. It was displayed.
  • the reason why the warning light is not displayed on the display panel is as follows. That is, the timing controller 300 and the graphic controller 110 are connected by a differential serial interface, and the image data can be transferred from the start of the system until the serial interface link between the timing controller 300 and the graphic controller 110 is established. Transmission is not possible, and therefore an image cannot be displayed on the display panel 102. Alternatively, once the link is established, if the link is disconnected due to noise or the like, an image cannot be displayed on the display panel 102 until the link is established again. In addition, the same applies when a cable is disconnected or disconnected, or when a part of the serial interface or graphic controller 110 breaks down. A state in which an image cannot be displayed as described above is referred to as a “display disabled state”.
  • the warning light contains important information to be notified to the driver, it is required that the warning light can be lit even when it cannot be displayed. For this reason, the warning light has to be provided outside the display panel.
  • the timing controller 300 as the graphic data S 5 for OSD, a warning light, it is possible to display on the display panel. This is because the OSD display does not require differential serial interface communication. This eliminates the need for the LED and its driving circuit, thereby reducing the cost. Further, since standard functions of the ECU such as I 2 C can be used, the cost can be further reduced.
  • the display panel 102 is blacked out, hinder the operation. Therefore, such as numbers and letters, it may be prepared as graphic data S 5 for the OSD.
  • the OSD function is used to detect the vehicle speed information 610 and the engine speed. This information 612 can be displayed in real time, and safety can be improved.
  • the timing controller 300 can also be used in a medical display device.
  • the medical display device displays information necessary for doctors and nurses during examination, treatment or surgery.
  • important information e.g. the patient's heart rate, blood pressure, etc.
  • FIG. 9 is a perspective view showing the electronic device 500.
  • 9 may be a laptop computer, a tablet terminal, a smartphone, a portable game machine, an audio player, or the like.
  • the electronic device 500 includes a graphic controller 110, a display panel 102, a gate driver 104, and a source driver 106 incorporated in a housing 502.
  • a transmission device 120 including a differential transmitter, a transmission path, and a differential receiver may be provided between the timing controller 300 and the graphic controller 110.
  • the encoder 322 may further compress the 24-bit color data CD using a color palette. For example, when compressed data S 6 is composed of the following 16-color, four-bit color palette is generated. Each time a new color segment appears, the encoder 322 adds the color to the palette and holds the identifier in the color palette as color data CD. When the same color segment already included in the color palette appears, the color identifier is stored as the color data CD. Thereby, the segment data can be further compressed.
  • a color palette For example, when compressed data S 6 is composed of the following 16-color, four-bit color palette is generated. Each time a new color segment appears, the encoder 322 adds the color to the palette and holds the identifier in the color palette as color data CD. When the same color segment already included in the color palette appears, the color identifier is stored as the color data CD. Thereby, the segment data can be further compressed.
  • control input interface 310 is not limited to the register access type.
  • differential serial transmission may be used, and the design can be made with an arbitrary interface.
  • the graphic data S 5 in setup state, an instruction signal S 8 in the normal state has been received by the common control input interface 310, they may be separate interfaces.
  • the run-length compression that is easy to implement has been described, but other image compression may be used. Also like the graphic data S 5 or an instruction signal S 8, it may be added to the error detection such as CRC (Cyclic Redundancy Check). In addition to CRC, error detection such as parity and checksum may be added.
  • CRC Cyclic Redundancy Check
  • FIG. 10 is a block diagram of the image display system 100 including the timing controller 400 according to the second embodiment.
  • the timing controller 400 receives the input image data S 1 from the graphic controller 110, and supplies the output image data S 2 one or more of the source driver 106, gate driver 104 and The control / synchronization signal S 3 is output to one or a plurality of source drivers 106.
  • the timing controller 400 may be a functional IC (Integrated Circuit) integrated on one semiconductor substrate.
  • the timing controller 400 includes a video input interface 302, a frame memory 303, an image processing circuit 306, an output interface 308, a control input interface 310, an abnormality detector 340, and a memory 342.
  • the video input interface 302, the frame memory 303, the image processing circuit 306, and the output interface 308 are circuit blocks related to display of image data from the graphic controller 110, and may be the same as those provided in the conventional timing controller 200R.
  • Video input interface 302 is connected via a graphic controller 110 and the signal line 112, receives input image data S 1.
  • a differential high-speed serial interface such as LVDS (Low Voltage Differential Signaling) can be adopted.
  • the input image data S 1 received by the video input interface 302 is stored in the frame memory 303 as frame data S 4 .
  • the frame memory 303 is not limited to this, but may be an SRAM (Static Random Access Memory). Note the frame memory 303, one frame of image data may be a frame buffer for holding the may be a line buffer for holding one line or a plurality of lines of data, the frame data S 4 is It may be read as line data.
  • the image processing circuit 306 performs various signal processing to the frame data S 4.
  • the signal processing of the image processing circuit 306 is not particularly limited, and a known technique may be used, and examples include ⁇ (gamma) correction, FRC (Frame Rate Control) processing, and RGB mapping.
  • the output interface 308 outputs the output image data S 2 processed by the image processing circuit 306 to the source driver 106.
  • the image processing circuit 306 generates a control / synchronization signal S 3 to be supplied to the gate driver 104 and the source driver 106.
  • the abnormality detector 340 and the memory 342 are provided in connection with a detection function of an abnormal state, particularly a display impossible state.
  • the memory 342 holds reference graphic data S REF describing a predetermined graphic that can be included in the input image data S 1 .
  • the memory 342 may be a ROM (Read Only Memory) or a rewritable nonvolatile memory such as a flash memory. Alternatively, it may be a volatile memory as described in connection with the embodiment of FIG.
  • Anomaly detector 340 time to include a predetermined shape to frame the input image data S 1 represents, determines the presence or absence of abnormality (i.e. display disabled state) based on the input image data S 4 and the reference graphic data S REF. Specifically, it is determined in the input image data S 4, it is judged whether or not a predetermined graphic representing the reference graphic data S REF is properly included, the normal if it contains, abnormal if it is not included as.
  • the processor 114 is a CPU (Central Processing Unit) or a microcomputer that comprehensively controls the image display system 100.
  • FIG. 10 shows a configuration in which the processor 114 is provided separately from the graphic controller 110, the function of the processor 114 may be integrated into the graphic controller 110.
  • Control input interface 310 the video input interface 302 is provided separately from the timing controller 400 is configured to communicate with the processor 114, and can receive various control signals S 11 from the processor 114.
  • a register access type interface can be used as the control input interface 310.
  • an SPI Serial Peripheral Interface
  • an I 2 C Inter-Integrated Circuit
  • the timing controller 400 may interrupt the processor 114 when an abnormality is detected by the abnormality detector 340. As a result, the processor 114 can be notified of the occurrence of an abnormality (occurrence of a display disabled state).
  • the method for applying an interrupt is not particularly limited. For example, an IRQ (Interrupt Request) may be used.
  • FIG. 11 is a diagram illustrating an example of a predetermined figure.
  • an example of the predetermined graphic is an icon representing a battery.
  • the memory 342 stores reference graphic data SREF representing such a predetermined graphic.
  • FIG. 12A and 12B are diagrams for explaining abnormality detection by the timing controller 400.
  • FIG. 12A and 12B show frame data S 4 based on the input image data S 1 received by the video input interface 302.
  • the predetermined figure is included in a predetermined position in every frame.
  • the frame data S4a can include various figures such as a speedometer and a tachometer.
  • the predetermined figure of FIG. 11 is correctly included at a predetermined position, so the abnormality detector 340 determines that it is normal.
  • Figure 12 (b) shows the frame data S 4b of when the video input interface 302 can not correctly receive the input image data S 1.
  • the lower half of the frame data S 4b information missing bookmark by a communication error
  • the frame data S 4b is the lower half of the predetermined shape of Figure 11 does not include correctly. Therefore, the abnormality detector 340 determines that there is an abnormality.
  • the timing controller 400 of FIG. 10 it can determine whether the input image data S 1 are received correctly, can be detected and thus an abnormal state.
  • timing controller 400 functions and features of the timing controller 400 will be described.
  • control signal S 11 received by the control input interface 310 from the processor 114 may include information S 11 A indicating whether or not the current frame is a determination target by the abnormality detector 340.
  • information S 11 A indicating whether or not the current frame is a determination target by the abnormality detector 340.
  • a graphic (character) that is displayed only when a predetermined condition is satisfied can be used as the predetermined graphic.
  • various warning lights displayed on the cluster panel correspond to such a figure.
  • the display position of the predetermined figure can be made variable.
  • the control signal S 11 to the control input interface 310 receives from the processor 114 may include position information S 11B indicating the display position of a predetermined shape.
  • the predetermined figure may be fixedly arranged at a predetermined position on the end of the display panel that cannot be seen by the user. As a result, all frames can be determined by the abnormality detector 340.
  • the predetermined figure is not limited to one, and a plurality of predetermined figures may be prepared.
  • the reference graphic data S REF may be prepared for each predetermined graphic.
  • the present invention is understood as the block diagram and circuit diagram of FIG. 10 or extends to various devices and circuits derived from the above description, and is not limited to a specific configuration. In the following, more specific configuration examples and modifications will be described in order to help understand the essence and circuit operation of the invention and clarify them, not to narrow the scope of the present invention.
  • FIG. 13 is a block diagram of an image display system 100A including a timing controller 400A according to an embodiment.
  • Timing controller 400A is set up immediately after power-on.
  • the timing controller 400A has a period (initialization period) for setting ⁇ correction, RGB mapping parameters, and the like as a stage before receiving video output data and outputting it to the panel at the time of activation.
  • a part of this initialization period may be set to the setup state.
  • the setup state may be set by giving a command to the timing controller 400 from the outside.
  • a register associated with the setup state may be provided in the timing controller 400A, and a transition to the setup state may be made by writing 1 to the register from the outside (for example, the processor 114).
  • the memory 342 may be an SRAM (Static Random Access Memory).
  • Control input interface 310 in the setup state, and can receive graphics data S 5 representing a predetermined shape from the processor 114.
  • the graphic data S 5 is stored in the nonvolatile memory 118 and transmitted from the processor 114 to the control input interface 310.
  • Graphic data S 5 are but not limited to be a bit map data of a monochrome or color.
  • the object represented by the graphic data S 5, the icon, graphic, character is optional like.
  • Graphic data S 5 may be plural.
  • the timing controller 400A further includes an encoder 322 and a decoder 324.
  • the encoder 322 encodes the graphic data S 5 received by the control input interface 310 in the setup state, generates reference graphic data S REF , and stores it in the memory 342.
  • the decoder 324 decodes the reference graphic data SREF read from the memory 342 and reproduces the original predetermined graphic.
  • the above is the configuration of the timing controller 400A.
  • the following describes the compression of graphic data S 5 will be described.
  • the compressed graphic data S 5 it is possible to use a run-length compression.
  • the run-length compression is as described with reference to FIGS.
  • the above is the configuration of the timing controller 400A. Next, the operation will be described.
  • the graphic controller 110 transmits the input image data S 1 to the video input interface 302 via the signal line 112.
  • the timing controller 400 processes the input image data S 1, controls the gate driver 104 and the source driver 106, and displays the image on the display panel.
  • Anomaly detector 340 determines whether the decoder 324 is a predetermined graphic reproduced is included correctly in the frame data S 4.
  • Abnormality determination graphic data encoder a built-in decoder in the timing controller 400A, by providing graphic data S 5 for each setup of the timing controller 400A, using various graphic data, the abnormality can be determined.
  • FIG. 6 is a diagram showing the compression rate of the same color segment when the second data structure of FIG. 5B is adopted.
  • the bit width of the run-length word RLW is 4 bits.
  • the run length value RL increases, a high compression rate is obtained.
  • the run length value is 1 or 2
  • the segment data is larger than the data amount of the original pixel data.
  • the run length value of 1 or 2 is limited to anti-aliasing and the like, and its appearance probability is very low, so that the compression rate when viewed as a whole graphic data can be sufficiently increased. it can.
  • the memory 342 for storing the reference graphic data S REF is a ROM, the cost increases. However, in the timing controller 400A of FIG. 13, a volatile memory such as an SRAM can be used as the memory 342, so that the cost can be reduced.
  • the nonvolatile memory 118 connected to the processor 114 is not a one-time ROM, but a rewritable nonvolatile memory 118, such as a hard disk, SSD (Solid State Drive), EEPROM (Electrically Erasable Programmable Read-Only Memory), flash memory, etc.
  • a rewritable nonvolatile memory 118 such as a hard disk, SSD (Solid State Drive), EEPROM (Electrically Erasable Programmable Read-Only Memory), flash memory, etc.
  • the following advantages can be enjoyed. That is, if the memory 342 is a one-time ROM and the reference graphic data S REF is stored in the one-time ROM, it becomes impossible to add or change a predetermined graphic.
  • a graphic for abnormality detection can be obtained by changing or adding graphic data stored in the nonvolatile memory 118. Can be easily changed and added.
  • FIG. 14 is a block diagram of an image display system 100A including a timing controller 400B according to an embodiment.
  • the timing controller 400B has an OSD function.
  • the memory 342 stores OSD graphic data.
  • the reference graphic data S REF for detecting an abnormality is shared with the OSD graphic data. Thereby, the capacity of the memory 342 can be saved.
  • the timing controller 400B can switch between the OSD mode and the abnormality detection mode.
  • OSD mode and the abnormal detection mode may be selected depending on the control signal S 11 from the processor 114.
  • the OSD mode and the determination mode for performing the determination by the abnormality detector may be selectable.
  • the determination mode the abnormality detector 340 becomes active, and abnormality determination is performed based on the graphic data reproduced by the decoder 324.
  • the abnormality determination is as described above.
  • the abnormality detector 340 is invalidated and the OSD processing unit 320 of the image processing circuit 306 is activated.
  • OSD processor 320, a graphic data decoder 324 is reproduced, superimposed with the frame data S 4, and generates an output image data S 2.
  • Processor 114 when it is desired to display graphics using OSD function to the display panel, the control signals S 11, sets the timing controller 400B in the OSD mode.
  • the processor 114 transmits an indication signal S 8.
  • Indication signal S 8 is, ID information that specifies one of the plurality of graphic data S 5 transmitted in the setup state to the timing controller 400 includes position information POS to instruct the display position.
  • the decoder 324 refers to the address information S 7 corresponding to the ID information, to access the compressed data S 6 corresponding thereto. And expanded into graphic data S 9 bitmap format by decoding the compressed data S 6 based on the size data SIZE.
  • OSD processor 320 a graphic data S 9, is displayed in a position location information POS specifies.
  • FIG. 15 is a diagram showing the display panel 102 on which two pieces of graphic data S 91 and S 92 are displayed.
  • This timing controller 400B can provide both an OSD function and an abnormality detection function. By sharing the OSD graphic data and the abnormality detection graphic data, the capacity of the memory 342 can be reduced.
  • an OSD function can be provided on a certain platform, and an abnormality detection function can be provided on another platform.
  • the abnormality detection function may be enabled by default and the OSD function may be used when an abnormality is detected by the abnormality detector 340.
  • the processor 114 is interrupted by the timing controller 400B. In response to this interrupt, the processor 114 sets the timing controller 400B to the OSD mode.
  • the processor 114 by appropriately generating an indication signal S 8, it is possible to display an image on the display.
  • the OSD mode in the abnormality detection mode, an instruction signal S 8 for OSD, may be made common control signal S 11 for anomaly detection.
  • a register for OSD control and a register for abnormality detection may be shared.
  • the address where the position information POS for OSD is written may be the same as the address where the position information S11B of the predetermined figure is written in the abnormality detection mode. Thereby, the capacity of the register can be reduced.
  • the timing controller 400 can be used in the in-vehicle display device 600 shown in FIG.
  • the in-vehicle display device 600 is embedded in a console 602 in front of the cockpit. From the processor on the vehicle side, there is a speedometer 604, a tachometer 606 indicating the engine speed, a remaining fuel amount 608, a hybrid vehicle, and an electric vehicle. Te receives input image data S 1, including remaining battery and displays it (FIG. 8 (a)).
  • an indicator or warning light (hereinafter simply referred to as a warning light) indicating that there is some abnormality or battery exhaustion, an independent LED is used outside the display panel. It was displayed.
  • the reason why the warning light is not displayed on the display panel is as follows. That is, the timing controller 400 and the graphic controller 110 are connected by a differential serial interface, and from the start of system startup until the serial interface link between the timing controller 400 and the graphic controller 110 is established, Transmission is not possible, and therefore an image cannot be displayed on the display panel 102. Alternatively, once the link is established, if the link is disconnected due to noise or the like, an image cannot be displayed on the display panel 102 until the link is established again. In addition, the same applies when a cable is disconnected or disconnected, or when a part of the serial interface or graphic controller 110 breaks down. A state in which an image cannot be displayed as described above is referred to as a “display disabled state”.
  • the warning light contains important information to be notified to the driver, it is required that the warning light can be lit even when it cannot be displayed. For this reason, the warning light has to be provided outside the display panel.
  • the timing controller 400 as the graphic data S 5 for OSD, a warning light, it is possible to display on the display panel. This is because the OSD display does not require differential serial interface communication. This eliminates the need for the LED and its driving circuit, thereby reducing the cost. Further, since standard functions of the ECU such as I 2 C can be used, the cost can be further reduced.
  • the display panel 102 is blacked out, hinder the operation. Therefore, such as numbers and letters, it may be prepared as graphic data S 5 for the OSD.
  • the vehicle speed information 610 and the engine speed are displayed. This information 612 can be displayed in real time, and safety can be improved.
  • the timing controller 400 can also be used in a medical display device.
  • the medical display device displays information necessary for doctors and nurses during examination, treatment or surgery.
  • important information e.g. the patient's heart rate, blood pressure, etc.
  • FIG. 9 is a perspective view showing the electronic device 500.
  • 9 may be a laptop computer, a tablet terminal, a smartphone, a portable game machine, an audio player, or the like.
  • the electronic device 500 includes a graphic controller 110, a display panel 102, a gate driver 104, and a source driver 106 incorporated in a housing 502.
  • a transmission device 120 including a differential transmitter, a transmission path, and a differential receiver may be provided between the timing controller 400 and the graphic controller 110.
  • SYMBOLS 100 Image display system, 102 ... Display panel, 104 ... Gate driver, 106 ... Source driver, 110 ... Graphic controller, 111 ... ROM, 114 ... Processor, 118 ... Non-volatile memory, 300 ... Timing controller, 400 ... Timing controller, 302 ... Video input interface, 303 ... Memory, 304 ... Memory, 306 ... Main logic, 308 ... Output interface, 310 ... Control input interface, 320 ... OSD processing unit, 322 ... Encoder, 324 ... Decoder, 330 ... Multiplexer, 340 ... Abnormality detector, 342 ... memory, S 1 ... input image data, S 2 ...
  • the present invention can be used for a display device.

Landscapes

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Abstract

ビデオ入力インタフェース３０２は、通常状態において入力画像データＳ１を受信する。制御入力インタフェース３１０は、セットアップ状態において、ＯＳＤ（OnScreenDisplay）用の図形データＳ５を受信する。エンコーダ３２２は、セットアップ状態において、図形データＳ５をエンコードし、エンコードされた圧縮データＳ６をメモリ３０４に格納する。デコーダ３２４は、通常状態において、表示すべき図形データを指定する指示信号Ｓ８を受信し、メモリ３０４から指示信号Ｓ８に応じたひとつの圧縮データＳ６を読み出してデコードし、元の図形データを再生する。マルチプレクサ３３０は、フレームデータＳ１０に図形データＳ９を重ねて出力する。

Description

タイミングコントローラ、それを用いた電子機器、車載用ディスプレイ装置、医療用ディスプレイ装置
　本発明は、グラフィックコントローラや他の機器からの画像データを受け、ゲートドライバやソースドライバに情報を伝送するタイミングコントローラに関する。
　図１は、画像表示システムのブロック図である。画像表示システム１００Ｒは、液晶パネルや有機ＥＬパネルなどのディスプレイパネル１０２と、ゲートドライバ１０４、ソースドライバ１０６、グラフィックコントローラ１１０およびタイミングコントローラ２００Ｒを備える。グラフィックコントローラ１１０は、ディスプレイパネル１０２に表示すべき画像データを生成する。この画像データに含まれるピクセル（ＲＧＢ）データは、シリアル形式で、タイミングコントローラ２００Ｒに伝送される。
　タイミングコントローラ２００Ｒは、画像データを受け、各種の制御／同期信号を生成する。ゲートドライバ１０４は、タイミングコントローラ２００Ｒからの信号と同期してディスプレイパネル１０２の走査線ＬＳを順に選択する。またＲＧＢデータは、ソースドライバ１０６に供給される。
　タイミングコントローラ２００Ｒは、受信回路２０２、送信回路２０４、ロジック回路２１０を備える。受信回路２０２は、グラフィックコントローラ１１０からシリアル形式で画像データを受信する。外付けのＲＯＭ１１１には、ディスプレイパネル１０２のＩＤ（識別情報）、解像度やリフレッシュレートなどが格納されている。ロジック回路２１０は、受信回路２０２が受信した画像データにもとづいて、制御／同期信号を生成する。送信回路２０４は、制御信号や画像データを、ゲートドライバ１０４およびソースドライバ１０６に出力する。
　タイミングコントローラ２００Ｒには、受信回路２０２が受信する画像データとは別に、あらかじめ決められた文字、図形、アイコン（以下、単に図形と称する）などを表示するＯＳＤ（On Screen Display）機能が要求される場合がある。このためにロジック回路２１０は、ＯＳＤ回路２１２を備える。
　ＲＯＭ１１１には、いくつかの文字やアイコンのビットマップデータが格納されている。タイミングコントローラ２００Ｒは、画像データとは別に入力される制御信号に応じた図形のビットマップデータをＲＯＭ１１１から読み出し、ディスプレイパネル１０２に表示させる。
特開平６－３１７７８２号公報 特開２００２－１６９５２４号公報
課題１．　従来のタイミングコントローラ２００Ｒでは、図形のビットマップデータをＲＯＭ１１１に格納する必要があるところ、ＲＯＭ１１１の容量には制限があるため、図形のピクセル数を大きくしにくいという問題がある。またタイミングコントローラ２００Ｒは、ＲＯＭ１１１に格納された図形しか表示することができないため、一旦、製品が出荷された後には、図形の修正や追加が困難である。このように従来のタイミングコントローラにおけるＯＳＤ機能は柔軟性に欠けるという問題があった。
課題２．　通常、タイミングコントローラ２００Ｒとグラフィックコントローラ１１０の間は、差動シリアルインタフェースで接続される。画像表示システム１００Ｒの起動開始から、タイミングコントローラ２００Ｒとグラフィックコントローラ１１０の間のシリアルインタフェースのリンクが確立するまでの間、画像データの伝送ができず、したがってディスプレイパネル１０２に画像を表示できない。あるいは、一旦リンクが確立した後に、ノイズなどの影響でリンクが切断されると、再びリンクが確立するまでの間、ディスプレイパネル１０２に画像を表示できない。そのほか、ケーブルの抜け、断線が生じた場合、シリアルインタフェースやグラフィックコントローラ１１０の一部が故障した場合も同様である。本明細書において、これらのように、画像が表示できない状態を、「表示不能状態」と称する。
　近年、自動車のパネルの液晶化が進められており、複数のメータや警告灯が、液晶パネル（クラスターパネルと称する）に置き換えられている。自動車のクラスターパネルと、グラフィックコントローラの間の通信に不具合が生じ、表示不能状態となると、運転車に必要な情報を提示できなくなる。このような表示不能状態を放置することは望ましくない。自動車に限らず、医療用など、高い信頼性の求められる用途においても同様である。
　本発明のある態様は課題１に鑑みてなされたものであり、その例示的な目的のひとつは、柔軟性のあるＯＳＤ機能を提供可能なタイミングコントローラの提供にある。また本発明の別の態様は課題２に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、異常状態を検出可能なタイミングコントローラの提供にある。
１．　本発明のある態様は、タイミングコントローラに関する。タイミングコントローラは、通常状態において入力画像データを受信するビデオ入力インタフェースと、セットアップ状態において、ＯＳＤ（On Screen Display）用の図形データを受信する制御入力インタフェースと、セットアップ状態において、図形データをエンコードし、エンコードされた圧縮データをメモリに格納するエンコーダと、通常状態において、表示すべき図形データを指定する指示信号を受信し、メモリから指示信号に応じたひとつの圧縮データを読み出してデコードし、元の図形データを再生するデコーダと、画像データに図形データを重ねて出力するマルチプレクサと、を備える。
　ＯＳＤ用の図形データのエンコーダ、デコーダをタイミングコントローラに内蔵し、セットアップごとに図形データを与えることにより、様々な図形データの表示が可能となる。なお図形データは、図形、アイコン、文字、それらに任意の組み合わせを含みうる。
　エンコーダは、ランレングス圧縮により図形データを圧縮してもよい。圧縮データは、少なくともひとつのセグメントデータを含み、各セグメントデータは、同一色の連続するピクセルである同色セグメントを表してもよい。
　これによりエンコーダの回路規模を小さくでき、またメモリの容量を小さくできる。
　セグメントデータは、色を表すカラーデータと、連続ピクセル数を表すランレングス値と、を含んでもよい。ランレングス値のフォーマット長は可変であってもよい。これによりさらに圧縮率を高めることができる。
　セグメントデータは、カラーワードと、少なくともひとつのランレングスワードとを含んでもよい。カラーワードは、セパレータビットおよびカラーデータを含み、ランレングスワードは、セパレータビットおよびランレングス値を含んでもよい。
　セグメントデータは、カラーデータを含むカラーワードと、ランレングス値のワード数を表すワード数指定ビットと、ワード数分のランレングスワードと、を含んでもよい。
　制御入力インタフェースは、図形データのピクセルサイズを指定するサイズデータを受信し、圧縮データとともにメモリに格納してもよい。これにより、さまざまな大きさの図形データを表示可能となる。
　指示信号は、図形データを表示すべき位置を指定する位置情報を含んでもよい。マルチプレクサは、位置情報に応じた位置に、図形データを表示してもよい。これによりさらに柔軟なＯＳＤ機能が提供される。
　制御入力インタフェースは、ＳＰＩ（Serial Peripheral Interface）またはＩ２Ｃ（Inter-Integrated Circuit）インタフェースであってもよい。これらは広く一般に利用されるインタフェースであるため、実装が容易である。
　ある態様においてタイミングコントローラはひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
　本発明の別の態様は、電子機器に関する。電子機器は上述のいずれかのタイミングコントローラを備えてもよい。
　本発明の別の態様は、車載用ディスプレイ装置あるいは医療用ディスプレイ装置に関する。これらのディスプレイ装置は、上述のいずれかのタイミングコントローラを備えてもよい。
２．　本発明のある態様は、タイミングコントローラに関する。タイミングコントローラは、入力画像データを受信するビデオ入力インタフェースと、入力画像データに含まれうる所定図形を記述する基準図形データを保持するメモリと、入力画像データにもとづいて、ディスプレイパネルに表示すべき出力画像データを生成する画像処理回路と、入力画像データと基準図形データにもとづいて、異常の有無を判定する異常検出器と、を備える。
　この態様によると、入力画像データが正しく受信できているかを判定でき、ひいては異常状態を検出できる。なお図形データは、図形、アイコン、文字、それらに任意の組み合わせを含みうる。
　タイミングコントローラは、ビデオ入力インタフェースとは別に設けられた制御入力インタフェースをさらに備え、プロセッサと通信可能に構成されてもよい。
　所定図形の表示位置は可変であってもよい。制御入力インタフェースがプロセッサから受信する制御信号は、所定図形の表示位置を示す位置情報を含んでもよい。
　所定図形は、ユーザが識別不能な状態で所定箇所に固定的に配置されてもよい。異常検出器は、毎フレーム、判定処理を行ってもよい。所定図形は、ディスプレイパネル上の端部のユーザから見えない所定箇所に固定的に配置されてもよい。
　制御入力インタフェースがプロセッサから受信する制御信号は、所定図形が異常検出器による判定対象か否かを示す情報を含んでもよい。また制御信号は、現在のフレームが異常検出器による判定対象か否かを示す情報を含んでもよい。
　タイミングコントローラはＯＳＤ機能を備えてもよい。メモリは、ＯＳＤ用図形データを格納しており、画像処理回路は、ＯＳＤモードにおいて、入力画像データにＯＳＤ用図形データを重ね合わせてもよい。
　基準図形データは、ＯＳＤ用図形データと共用されてもよい。これにより、メモリの容量を節約できる。
　タイミングコントローラは、ＯＳＤモードと異常検出器による判定を行う判定モードとが、選択可能であってもよい。
　メモリは不揮発性メモリであってもよい。
　メモリは揮発性メモリであってもよい。制御入力インタフェースは、セットアップ状態において、所定図形を示す図形データを受信可能であってもよい。タイミングコントローラは、セットアップ状態において図形データをエンコードして圧縮データを生成し、圧縮データを基準図形データとしてメモリに格納するエンコーダと、通常状態において、基準図形データをデコードし、元の所定図形を再生するデコーダと、を含んでもよい。
　図形のエンコーダ、デコーダをタイミングコントローラに内蔵し、セットアップごとに図形データを与えることにより、様々な図形データの表示が可能となる。
　エンコーダは、ランレングス圧縮により基準図形データを圧縮してもよい。圧縮データは、少なくともひとつのセグメントデータを含んでもよい。各セグメントデータは、同一色の連続するピクセルである同色セグメントを表してもよい。
　これによりエンコーダの回路規模を小さくでき、またメモリの容量を小さくできる。
　制御入力インタフェースは、ＳＰＩ（Serial Peripheral Interface）またはＩ２Ｃ（Inter-Integrated Circuit）インタフェースであってもよい。これらは広く一般に利用されるインタフェースであるため、実装が容易である。
　タイミングコントローラは、異常検出器により異常が検出されると、プロセッサに割り込みをかけてもよい。これによりプロセッサに、表示不能状態が発生していることを通知できる。
　プロセッサは、表示不能状態の発生前はタイミングコントローラを判定モードで動作させ、割り込みがかかると、タイミングコントローラをＯＳＤモードで動作させ、制御入力インタフェースを使用して、ＯＳＤによって入力画像データの欠損を補ってもよい。
　ある態様においてタイミングコントローラはひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
　本発明の別の態様は、電子機器に関する。電子機器は上述のいずれかのタイミングコントローラを備えてもよい。
　本発明の別の態様は、車載用ディスプレイ装置あるいは医療用ディスプレイ装置に関する。これらのディスプレイ装置は、上述のいずれかのタイミングコントローラを備えてもよい。
　なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
　本発明のある態様によれば、柔軟なＯＳＤ機能が提供される。またある態様によれば、表示異常状態の検出機能が提供される。
画像表示システムのブロック図である。 第１の実施の形態に係るタイミングコントローラのブロック図である。 図形データのランレングス圧縮を説明する図である。 圧縮データがメモリに格納される様子を示す図である。 図５（ａ）～（ｃ）は、同色セグメントのデータ構造を示す図である。 図５（ｂ）の第２のデータ構造を採用したときの同色セグメントの圧縮率を示す図である。 ２個の図形データが表示されたディスプレイパネルを示す図である。 図８（ａ）～（ｃ）は、タイミングコントローラを用いた車載用ディスプレイ装置を示す図である。 電子機器を示す斜視図である。 第２の実施の形態に係るタイミングコントローラを備える画像表示システムのブロック図である。 所定図形の例を示す図である。 図１２（ａ）、（ｂ）は、タイミングコントローラによる異常検出を説明する図である。 一実施例に係るタイミングコントローラを備える画像表示システムのブロック図である。 一実施例に係るタイミングコントローラを備える画像表示システムのブロック図である。 二個の図形データが表示されたディスプレイパネルを示す図である。
　以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
　本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
　同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
（第１の実施の形態）
　図２は、第１の実施の形態に係るタイミングコントローラ３００のブロック図である。タイミングコントローラ３００は、図１の画像表示システム１００Ｒと同様に、グラフィックコントローラ１１０からの入力画像データＳ１を受け、ひとつまたは複数のソースドライバ１０６に出力画像データＳ２を供給し、ゲートドライバ１０４およびひとつまたは複数のソースドライバ１０６に制御／同期信号Ｓ３を出力する。タイミングコントローラ３００は、ひとつの半導体基板に集積化された機能ＩＣ（Integrated Circuit）であってもよい。
　タイミングコントローラ３００は、ビデオ入力インタフェース３０２、メモリ３０４、メインロジック３０６、出力インタフェース３０８、制御入力インタフェース３１０、ＯＳＤ処理部３２０、を備える。
　ビデオ入力インタフェース３０２、メインロジック３０６、出力インタフェース３０８は、グラフィックコントローラ１１０からの画像データの表示に関する回路ブロックであり、従来のタイミングコントローラ２００Ｒに備わるものと同じでよい。ビデオ入力インタフェース３０２は、グラフィックコントローラ１１０と第１ライン１１２を介して接続され、入力画像データＳ１を受信する。ビデオ入力インタフェース３０２とグラフィックコントローラ１１０とのインタフェースには、ＬＶＤＳ（Low Voltage Differential Signaling）などの差動高速シリアルインタフェースを採用することができる。ビデオ入力インタフェース３０２が受信した入力画像データＳ１は、フレームデータＳ４としてメモリ３０４に格納される。メモリ３０４はその限りでないがＳＲＡＭ（Static Random Access Memory）であってもよい。
　メインロジック３０６は、フレームデータＳ４にさまざまな信号処理を施す。メインロジック３０６の信号処理は特に限定されず、公知技術を用いればよいが、たとえば、γ（ガンマ）補正、ＦＲＣ（Frame Rate Control）処理、ＲＧＢマッピングなどが例示される。出力インタフェース３０８は、メインロジック３０６の処理後の出力画像データＳ２を、ソースドライバ１０６に出力する。またメインロジック３０６は、ゲートドライバ１０４やソースドライバ１０６に供給すべき制御／同期信号Ｓ３を生成する。
　制御入力インタフェース３１０、ＯＳＤ処理部３２０、マルチプレクサ３３０は、ＯＳＤ機能に関連して設けられる。
　タイミングコントローラ３００は、電源投入直後において、セットアップ状態となる。一例として、タイミングコントローラ３００には、起動時に、ビデオ入力データを受信してパネルに出力する前段階として、γ補正やＲＧＢマッピングのパラメータ等をセッティングする期間（イニシャライズ期間）が存在する。このイニシャライズ期間の一部を、セットアップ状態としてもよい。
　あるいはタイミングコントローラ３００に対して外部からコマンドを与えることにより、セットアップ状態に設定できるようにしてもよい。たとえばタイミングコントローラ３００ａの内部に、セットアップ状態と関連づけたレジスタを設け、外部（たとえばプロセッサ１１４）からそのレジスタへ１をライトすることにより、セットアップ状態に遷移させてもよい。この場合、タイミングコントローラ３００の起動直後のみでなく、任意のタイミングでセットアップ状態に移行することができる。
　制御入力インタフェース３１０は、セットアップ状態において、プロセッサ１１４からＯＳＤ（On Screen Display）用の図形データＳ５を受信する。図形データＳ５は、不揮発性メモリ１１８に格納されており、プロセッサ１１４から制御入力インタフェース３１０に送信される。図形データＳ５は、その限りでないがモノクロ、あるいはカラーのビットマップデータであってもよい。また図形データＳ５が表す対象は、アイコン、図形、文字など任意である。制御入力インタフェース３１０は、レジスタアクセス型のインタフェースを用いることができ、たとえばＳＰＩ（Serial Peripheral Interface）またはＩ２Ｃ（Inter-Integrated Circuit）インタフェースが好適であるがその限りでない。図２では、プロセッサ１１４がグラフィックコントローラ１１０と別に設けられる構成を示すが、プロセッサ１１４の機能がグラフィックコントローラ１１０に統合されていてもよい。
　ＯＳＤ処理部３２０は、エンコーダ３２２およびデコーダ３２４を含む。エンコーダ３２２は、セットアップ状態において、図形データＳ５をエンコードし、エンコードされた圧縮データＳ６をメモリ３０４に格納する。また圧縮データＳ６を格納したアドレスを示すアドレス情報Ｓ７が、図形データＳ５と対応付けて保持される。
　セットアップ状態において、複数の図形データＳ５を入力してもよい。この場合、図形データＳ５ごとにＩＤを付与し、ＩＤを圧縮データＳ６およびアドレス情報Ｓ７と対応付けてメモリ３０４に格納すればよい。
　制御入力インタフェース３１０は、通常状態において、表示すべき図形データを指定するＩＤを含む指示信号Ｓ８を受信する。デコーダ３２４は、ＩＤに対応するアドレス情報Ｓ７を参照し、メモリ３０４からＩＤ情報に応じたひとつの圧縮データＳ６を読み出してデコードし、元の図形データＳ９を再生する。
　マルチプレクサ３３０は、メインロジック３０６から出力されるフレームデータＳ１０に、図形データＳ９を重ねて、出力インタフェース３０８に出力する。
　図形データＳ９の表示位置を制御可能とすることが望ましい。指示信号Ｓ８は、図形データＳ９を表示すべき位置を指定する位置情報ＰＯＳを含んでもよい。マルチプレクサ３３０は、位置情報ＰＯＳに応じた位置に、図形データＳ９を表示する。
　以上がタイミングコントローラ３００の全体構成である。続いて図形データＳ５の圧縮について説明する。図形データＳ５の圧縮には、ランレングス圧縮を用いることができる。
　図３は、図形データＳ５のランレングス圧縮を説明する図である。図３では説明の簡易化のために７×６ピクセルの図形データが示されるが、実際の図形データは、５０×５０ピクセル、１００×１００ピクセル、あるいはその他のピクセル数で構成することができる。また縦のピクセル数と横のピクセル数は異なっていてもよい。
　ランレングス圧縮では、同一色の連続するピクセル（同色セグメントという）を、カラーデータＣＤと、連続回数値を表すランレングス値ＲＬに変換する。ランレングス圧縮は、上のラインから下のラインに向かって、各ラインでは左端のピクセルから右端のピクセルに向かって順に処理される。図３の矢印は、同色セグメントＳＥＧを表している。
　カラーデータＣＤは、ＲＧＢ各８ビットの２４ビットで表すことができる。
　図３の図形データＳ５は、５個の同色セグメントＳＥＧ１～ＳＥＧ５に分割される。同色セグメントＳＥＧ１～ＳＥＧ５それぞれのランレングス値ＲＬは１７，２，５，２，１６である。また同色セグメントＳＥＧ１，ＳＥＧ３，ＳＥＧ５は、第１の色を有し、同色セグメントＳＥＧ２，ＳＥＧ４は、第２の色を有している。したがって、ひとつの図形データＳ５に対応する圧縮データＳ６は、ひとつまたは複数のセグメントデータＳＥＧの組み合わせで表すことができる。
　図４は、圧縮データＣＯＭＰ（Ｓ６）がメモリ３０４に格納される様子を示す図である。１個目の圧縮データＣＯＭＰ１は、Ｍ個の同色セグメントを表すＭ個のセグメントデータを含み、２個目の圧縮データＣＯＭＰ２は、Ｎ個のセグメントデータを含み、３個目の圧縮データＣＯＭＰ３は、Ｋ個のセグメントデータを含んでいる。各圧縮データＣＯＭＰの先頭アドレスが、アドレス情報ＡＤＲとしてメモリ３０４に記録される。
　図形データＳ５のサイズ（ピクセル数）は、５０ピクセル×５０ピクセルのように固定してもよいが、さらなる柔軟性を提供するために、複数の選択肢からユーザが選択可能としてもよい。たとえばタイミングコントローラ３００を、５０×５０ピクセル、１００×１００ピクセルの２つのサイズをサポートするように構成してもよい。この場合、セットアップ状態において、図形データＳ５とともに、サイズを指定するサイズデータＳＩＺＥを入力すればよい。このサイズデータＳＩＺＥは、図形データＳ５のＩＤと対応付けて、メモリ３０４に記録される。
　さらなる柔軟性を提供するために、図形データＳ５のサイズを、ユーザが自由に指定可能としてもよい。たとえばセットアップ状態において、図形データＳ５とともに、縦のピクセル数、横のピクセル数を指定するサイズデータＳＩＺＥを入力すればよい。このサイズデータは、図形データＳ５のＩＤと対応付けて、メモリ３０４に記録される。
　図５（ａ）～（ｃ）は、同色セグメントＳＥＧのデータ構造を示す図である。図５（ａ）は、第１のデータ構造を表す。ひとつの同色セグメントＳＥＧのデータ（セグメントデータ）は、カラーワードＣＷとランレングスワードＲＬＷのセットＳＥＴを、ひとつあるいは複数含む。
　ランレングスワードＲＬＷのビット数を３とした場合、連続回数（ランレングス値）にゼロがないものとすれば、ランレングスワードＲＬＷの<000>～<111>は、ランレングス値１～８を表すことができる。
　同色セグメントＳＥＧ２（ＳＥＧ３，ＳＥＧ４）のように、ランレングス値ＲＬが８以下の場合、図５（ａ）に示すように、その圧縮データは、１個のカラーワードＣＷと１個のランレングスワードＲＬＷを含む１セットＳＥＴ１で表される。
　ひとつの同色セグメントＳＥＧのランレングス値ＲＬが９以上の場合、ひとつの同色セグメントＳＥＧは、カラーデータＣＤの値を同一とする複数のセットを含む。たとえばランレングス値ＲＬが１７である同色セグメントＳＥＧ１は、連続回数値１６と１に分割される。つまり同色セグメントＳＥＧ１は、２セットＳＥＴ１，ＳＥＴ２で表される。２セットＳＥＴ１，ＳＥＴ２のカラーワードＣＷは同値であり、１個目のランレングスワードＲＬＷは<111>、２個目のランレングスワードＲＬＷは<011>となる。
　ランレングス値ＲＬが１７～２４の場合、８＋８＋ａ（ただし１≦ａ≦８）に分割することができ、同色セグメントＳＥＧは、３つのセットＳＥＴを含みうる。
　なお、ここでは理解の容易化のため、１ワード３ビットとしたがその限りではなく、４～６ビット程度としてもよい。１ワードの最適なビット数は、図形データの形状やサイズを考慮して、圧縮率が高くなるように決めればよい。
　図５（ｂ）は、第２のデータ構造を表す。第２のデータ構造では、ランレングス値ＲＬのフォーマット長を可変とする。
　カラーワードＣＷおよびランレングスワードＲＬＷの先頭には、同色セグメントＳＥＧの境界を表すセパレートビットが含まれる。図５（ｂ）の例では、セパレートビットは、同色セグメントの終端を示す終端ビットＴＢであり、値１が終端を表す。セパレートビットは終端に代えて、始点を表すようにしてもよい。
　ランレングス値ＲＬが１の同色セグメントは、終端ビットＴＢが１であるカラーワードＣＷのみを含み、ランレングスワードＲＬＷを含まないものとしてもよい。これにより、圧縮率をさらに高めることができる。この場合、４ビットのランレングスワードＲＬＷの<0000>～<1111>は、ランレングス値２～１７を表すことができる。
　たとえば図形データが文字を表す場合、滑らかなフォントを表示するために、アンチエイリアスが施される場合があり、文字の輪郭部分に、ランレングス値ＲＬが１の同色セグメントが発生しやすい。ランレングス値ＲＬ＝１をランレングスワードＲＬＷ無しで表すことにより、特に文字の圧縮率を高めることができる。
　終端ビットＴＢ＝１が、２個目のランレングスワードＲＬＷに付加されているとき、ランレングス値は、２ワード８ビットで表される。たとえば、１個目のランレングスワードＲＬＷを下位４ビットに、２個目のランレングスワードＲＬＷを上位４ビットに割り当ててもよいし、その逆であってもよい。２個のランレングスワードＲＬＷを結合して得られる８ビットのランレングス値ＲＬ<00000000>～<11111111>は、２～２５７を表す。
　なおランレングス値の下位ビットから順に、先行するランレングスワードＲＬＷから割り当てることにより、デコードする際に、後続のランレングスワードＲＬＷを読み出す前に、先行するランレングスワードＲＬＷが表すランレングス値ＲＬに相当するピクセル群をマーク（すなわちラスタライズ）することができる。
　終端ビットＴＢ＝１が、３個目のランレングスワードＲＬＷに付加されているとき、ランレングス値ＲＬは、３ワード１２ビットで表される。
　図５（ａ）の第１のデータ構造では、セットＳＥＴごとに同じ値のカラーワードＣＷが含まれるため冗長であり、圧縮率が低くなる場合がある。これに対して第２のデータ構造によれば、カラーワードＣＷの冗長性をなくせるため、圧縮率を高めることができる。
　図５（ｃ）は、第３のデータ構造を表す。第３のデータ構造は、第２のデータ構造と同様に、ランレングス値ＲＬのフォーマット長が可変となっている。第３のデータ構造においてセグメントデータは、ワード毎の終端ビットＴＢは含まず、ランレングス値ＲＬのワード数を指定するビット（ワード数指定ビット）ＷＢが挿入されている。ワード数指定ビットＷＢのビット数は特に限定されないが、ここでは例として２ビットとする。ランレングス値ＲＬが２～１７のとき、ワード数指定ビットＷＢは１（バイナリで<01>）であり、セグメントデータは、１個のランレングスワードＲＬＷを含む。ランレングス値ＲＬが２～２５７のとき、ワード数指定ビットＷＢは２（バイナリで<10>）であり、セグメントデータは、２個のランレングスワードＲＬＷを含む。先頭のランレングスワードＲＬＷはランレングス値ＲＬの下位４ビットを、２個目のランレングスワードＲＬＷはランレングス値ＲＬの上位４ビットを表してもよい。
　図５（ｂ）の第２のデータ構造では、ランレングス値のワード数が増加するに従い、終端ビットＴＢの総個数が増えていくため、圧縮率が低下する傾向にある。これに対して、第３のデータ構造では、ランレングス値のワード数が増加しても、ワード数ビットＷＢのビット数は一定であるため、圧縮率の低下を抑制できる。なお、第２のデータ構造と第３のデータ構造は、図形データの形状やサイズを考慮して、圧縮率が高くなるように選択すればよい。
　その他のデータ構造として、以下のものが考えられる。たとえば第２，第３のデータ構造において、第１のデータ構造と同様に、複数のランレングスワードＲＬＷそれぞれの値の合計をランレングス値ＲＬとしてもよい。たとえばセグメントデータに、値<0001>と<1111>の２個のランレングスワードＲＬＷが含まれるとき、ランレングス値ＲＬを３＋１７＝２０としてもよい。
　以上がタイミングコントローラ３００の構成である。続いてその動作を説明する。
１．　セットアップ状態
　タイミングコントローラ３００を備える機器あるいはシステムが起動すると、タイミングコントローラ３００がセットアップ状態となる。プロセッサ１１４は、図形データＳ５を、サイズデータＳＩＺＥとともに制御入力インタフェース３１０に送信する。エンコーダ３２２は受信した図形データＳ５を圧縮し、圧縮データＳ６をメモリ３０４に格納する。図形データＳ５が複数ある場合、複数の図形データそれぞれが順に圧縮される。
２．　通常状態
　グラフィックコントローラ１１０は、第１ライン１１２を介してビデオ入力インタフェース３０２に入力画像データＳ１を送信する。タイミングコントローラ３００は、入力画像データＳ１を処理し、ゲートドライバ１０４およびソースドライバ１０６を制御し、ディスプレイパネルに画像を表示させる。
　プロセッサ１１４は、ディスプレイパネルにＯＳＤ機能を用いて図形を表示したいときに、入力画像データＳ１とは別系統で、指示信号Ｓ８を送信する。指示信号Ｓ８は、セットアップ状態においてタイミングコントローラ３００に送信した複数の図形データＳ５のうちひとつを指定するＩＤ情報、表示位置を指示する位置情報ＰＯＳを含む。
　デコーダ３２４は、ＩＤ情報に対応するアドレス情報Ｓ７を参照し、それに対応する圧縮データＳ６にアクセスする。そしてサイズデータＳＩＺＥにもとづいて圧縮データＳ６をデコードしてビットマップ形式の図形データＳ９に展開する。マルチプレクサ３３０は、図形データＳ９を、位置情報ＰＯＳが指定する位置に表示させる。図７は、２個の図形データＳ９１，Ｓ９２が表示されたディスプレイパネル１０２を示す図である。
　マルチプレクサ３３０は、図形データＳ９が配置される領域のフレームデータＳ１０の輝度値を、図形データＳ９の輝度値に置換してもよい。
　以上がタイミングコントローラ３００の動作である。続いてその利点を説明する。
　ＯＳＤ用の図形データのエンコーダ、デコーダをタイミングコントローラ３００に内蔵し、タイミングコントローラ３００のセットアップごとに図形データＳ５を与えることにより、様々な図形データの表示が可能となる。
　また図形データは、圧縮された形式でメモリ３０４に格納されるため、メモリ３０４の容量を小さくでき、コストを下げることができる。図６は、図５（ｂ）の第２のデータ構造を採用したときの同色セグメントの圧縮率を示す図である。ここではランレングスワードＲＬＷのビット幅を４ビットとする。ランレングス値ＲＬが大きくなるにしたがい、高圧縮率が得られている。ランレングス値が１あるいは２の場合、セグメントデータは、元のピクセルデータのデータ量より大きくなる。しかしながら、多くの文字、アイコン、図形において、ランレングス値が１あるいは２はアンチエイリアシング等に限られ、その出現確率は非常に低いため、図形データ全体としてみたときの圧縮率を十分に高めることができる。
　また図１では、ＯＳＤ用の図形データを格納するＲＯＭ１１１を、タイミングコントローラ２００Ｒ側に設ける必要があるが、図２のタイミングコントローラ３００では、図形データをＲＯＭに格納する必要はない。ＳＲＡＭなどのメモリ３０４は、ＲＯＭに比べて安価であるため、コストを削減できる。
　図１のシステムでは、ＲＯＭ１１１は、ＯＴＰ（ワンタイムプログラマブル）ＲＯＭが用いられる。したがってＯＳＤ用の図形データを変更あるいは追加したい場合、ＲＯＭ１１１を交換する必要があるが、多くの場合、ＲＯＭの交換は不可能であり、あるいはできたとしても膨大なコストがかかる。
　多くのシステムにおいて、プロセッサ１１４には、ワンタイムＲＯＭではなく、書き換え可能な不揮発性メモリ１１８、たとえばハードディスクやＳＳＤ（Solid State Drive）、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）、フラッシュメモリなどが接続される。したがって図２のタイミングコントローラ３００では、不揮発性メモリ１１８に格納される図形データを変更し、あるいは追加することにより、ＯＳＤ用の図形を変更、追加できる。
　続いてタイミングコントローラ３００の用途を説明する。図８（ａ）は、タイミングコントローラ３００を用いた車載用ディスプレイ装置６００を示す図である。車載用ディスプレイ装置６００は、コクピット正面のコンソール６０２に埋め込まれており、車両側のプロセッサから、スピードメータ６０４、エンジンの回転数を示すタコメータ６０６、燃料の残量６０８、ハイブリッド自動車や電気自動車にあってはバッテリの残量などを含む入力画像データＳ１を受け、それを表示する（図８（ａ））。
　従来では、図８（ｂ）に示すような、何らかの異常や、バッテリ上がりを示す表示灯や警告灯（以下、単に警告灯と総称する）は、ディスプレイパネルの外に、独立したＬＥＤを用いて表示していた。ディスプレイパネル上に警告灯を表示させない理由は以下の通りである。すなわちタイミングコントローラ３００とグラフィックコントローラ１１０の間は、差動シリアルインタフェースで接続され、システムの起動開始から、タイミングコントローラ３００とグラフィックコントローラ１１０の間のシリアルインタフェースのリンクが確立するまでの間、画像データの伝送ができず、したがってディスプレイパネル１０２に画像を表示できない。あるいは、一旦リンクが確立した後に、ノイズなどの影響でリンクが切断されると、再びリンクが確立するまでの間、ディスプレイパネル１０２に画像を表示できない。そのほか、ケーブルの抜け、断線が生じた場合、シリアルインタフェースやグラフィックコントローラ１１０の一部が故障した場合も同様である。これらのように、画像が表示できない状態を、「表示不能状態」と称する。
　警告灯は、ドライバに知らせるべき重要な情報を含んでいるため、表示不能状態であっても点灯可能であることが要求される。かかる事情から警告灯はディスプレイパネルの外部に設ける必要があった。
　これに対して、実施の形態に係るタイミングコントローラ３００を利用し、ＯＳＤ用の図形データＳ５として、警告灯を、ディスプレイパネル上に表示することが可能となる。ＯＳＤの表示には、差動シリアルインタフェースの通信を必要としないからである。これによりＬＥＤやその駆動回路が不要となるため、コストを下げることができる。またＩ２ＣなどのＥＣＵの標準機能を用いることができるため、さらにコストを下げることができる。
　また、車載用ディスプレイ装置６００において、入力画像データＳ１が表示できない状況（表示不能状態）が生ずると、ディスプレイパネル１０２がブラックアウトし、運転に支障をきたす。そこで数字やアルファベットなどを、ＯＳＤ用の図形データＳ５として用意しておいてもよい。図８（ｃ）に示すように、走行中に何らかの異常が発生し、スピードメータ６０４、やタコメータ６０６が表示不能となった場合に、ＯＳＤ機能を利用して、車速情報６１０やエンジンの回転数の情報６１２をリアルタイムで表示することができ、安全性を高めることができる。
　あるいは、自動車のイグニションオンに際して、車載用ディスプレイ装置６００が起動する際に、入力画像データＳ１が表示できるようになるまでの間、”PLEASE WAIT...”や、現在の時刻などの文字列を、ＯＳＤ機能を利用して表示することが可能となる。
　タイミングコントローラ３００は、医療用ディスプレイ装置に用いることもできる。医療用ディスプレイ装置は、診察、治療あるいは手術中に、医師や看護師が必要な情報を表示する。医療用ディスプレイ装置においては、入力画像データＳ１が表示できない状況においても、重要な情報（たとえば患者の心拍数、血圧など）をＯＳＤ機能を用いて表示することが可能となる。
　図９は、電子機器５００を示す斜視図である。図９の電子機器５００は、ラップトップコンピュータやタブレット端末、スマートホン、ポータブルゲーム機、オーディオプレイヤなどであり得る。電子機器５００は、筐体５０２に内蔵されたグラフィックコントローラ１１０、ディスプレイパネル１０２、ゲートドライバ１０４、ソースドライバ１０６を備える。タイミングコントローラ３００とグラフィックコントローラ１１０の間には、差動トランスミッタ、伝送路および差動レシーバを含む伝送装置１２０が設けられてもよい。
　第１の実施の形態に関連する変形例を説明する。
（第１変形例）
　実施の形態では、フレームデータＳ１０を背景としてＯＳＤ用の図形データＳ９を表示するものとしたが、その限りではなく、アルファブレンディングによって、ＯＳＤ用の図形を、透明あるいは半透明で表示してもよい。この場合、カラーデータＣＤを、透明度を表すα値としてもよい。これにより、図形データＳ９の背景を透明あるいは半透明として、フレームデータＳ１０に重ねて表示できる。
（第２変形例）
　エンコーダ３２２は、２４ビットのカラーデータＣＤを、カラーパレットを利用してさらに圧縮してもよい。たとえば圧縮データＳ６が１６色以下で構成されるとき、４ビットのカラーパレットが生成される。エンコーダ３２２は、新しいカラーのセグメントが現れるたびに、そのカラーをパレットに追加し、カラーデータＣＤとして、カラーパレットにおける識別子を保持する。すでにカラーパレットに含まれている色の同色セグメントが現れた場合、カラーデータＣＤとして、その色の識別子を保持する。これによりセグメントデータをさらに圧縮できる。
（第３変形例）
　制御入力インタフェース３１０の形式は、レジスタアクセス型には限定されない。たとえば第１ライン１１２と同様に、差動シリアル伝送を用いても良いし、任意のインタフェースで設計することができる。
（第４変形例）
　実施の形態では、セットアップ状態における図形データＳ５と、通常状態における指示信号Ｓ８を、共通の制御入力インタフェース３１０によって受信したが、それらは別々のインタフェースであってもよい。
（第５変形例）
　実施の形態では、実装の容易なランレングス圧縮を説明したが、その他の画像圧縮を用いてもよい。また図形データＳ５や指示信号Ｓ８などに、ＣＲＣ（Cyclic Redundancy Check）などの誤り検出を付加してもよい。ＣＲＣの他、パリティやチェックサムなどの誤り検出を付加してもよい。
（第２の実施の形態）
　図１０は、第２の実施の形態に係るタイミングコントローラ４００を備える画像表示システム１００のブロック図である。タイミングコントローラ４００は、図１の画像表示システム１００Ｒと同様に、グラフィックコントローラ１１０からの入力画像データＳ１を受け、ひとつまたは複数のソースドライバ１０６に出力画像データＳ２を供給し、ゲートドライバ１０４およびひとつまたは複数のソースドライバ１０６に制御／同期信号Ｓ３を出力する。タイミングコントローラ４００は、ひとつの半導体基板に集積化された機能ＩＣ（Integrated Circuit）であってもよい。
　タイミングコントローラ４００は、ビデオ入力インタフェース３０２、フレームメモリ３０３、画像処理回路３０６、出力インタフェース３０８、制御入力インタフェース３１０、異常検出器３４０、メモリ３４２を備える。
　ビデオ入力インタフェース３０２、フレームメモリ３０３、画像処理回路３０６、出力インタフェース３０８は、グラフィックコントローラ１１０からの画像データの表示に関する回路ブロックであり、従来のタイミングコントローラ２００Ｒに備わるものと同じでよい。ビデオ入力インタフェース３０２は、グラフィックコントローラ１１０と信号線１１２を介して接続され、入力画像データＳ１を受信する。ビデオ入力インタフェース３０２とグラフィックコントローラ１１０とのインタフェースには、ＬＶＤＳ（Low Voltage Differential Signaling）などの差動高速シリアルインタフェースを採用することができる。ビデオ入力インタフェース３０２が受信した入力画像データＳ１は、フレームデータＳ４としてフレームメモリ３０３に格納される。フレームメモリ３０３はその限りでないがＳＲＡＭ（Static Random Access Memory）であってもよい。なおフレームメモリ３０３は、１フレームの画像データを保持するフレームバッファであってもよいし、１ライン分、あるいは複数のライン分のデータを保持するラインバッファであってもよく、フレームデータＳ４はラインデータと読み替えてもよい。
　画像処理回路３０６は、フレームデータＳ４にさまざまな信号処理を施す。画像処理回路３０６の信号処理は特に限定されず、公知技術を用いればよいが、たとえば、γ（ガンマ）補正、ＦＲＣ（Frame Rate Control）処理、ＲＧＢマッピングなどが例示される。出力インタフェース３０８は、画像処理回路３０６の処理後の出力画像データＳ２を、ソースドライバ１０６に出力する。また画像処理回路３０６は、ゲートドライバ１０４やソースドライバ１０６に供給すべき制御／同期信号Ｓ３を生成する。
　異常検出器３４０およびメモリ３４２は、異常状態、特に表示不能状態の検出機能に関連して設けられる。
　メモリ３４２は、入力画像データＳ１に含まれうる所定図形を記述する基準図形データＳＲＥＦを保持する。メモリ３４２は、ＲＯＭ（Read Only Memory）であってもよいし、フラッシュメモリのような書き換え可能な不揮発性メモリであってもよい。あるいは図１３の実施例に関連して説明するように揮発性メモリであってもよい。
　異常検出器３４０は、入力画像データＳ１が表すフレームに所定図形が含まれるべきとき、入力画像データＳ４と基準図形データＳＲＥＦにもとづいて異常（すなわち表示不能状態）の有無を判定する。具体的には、入力画像データＳ４に、基準図形データＳＲＥＦが表す所定図形が正しく含まれているか否かを判定し、含まれていれば正常、含まれていなければ異常と判定する。
　プロセッサ１１４は、画像表示システム１００を統括的に制御するＣＰＵ（Central Processing Unit）やマイコンである。図１０では、プロセッサ１１４がグラフィックコントローラ１１０と別に設けられる構成を示すが、プロセッサ１１４の機能がグラフィックコントローラ１１０に統合されていてもよい。
　制御入力インタフェース３１０は、ビデオ入力インタフェース３０２とは別に設けられており、タイミングコントローラ４００はプロセッサ１１４と通信可能に構成され、プロセッサ１１４からさまざまな制御信号Ｓ１１を受信可能となっている。制御入力インタフェース３１０は、レジスタアクセス型のインタフェースを用いることができ、たとえばＳＰＩ（Serial Peripheral Interface）またはＩ２Ｃ（Inter-Integrated Circuit）インタフェースが好適であるがその限りでない。
　タイミングコントローラ４００は、異常検出器３４０により異常が検出されると、プロセッサ１１４に割り込みをかけてもよい。これによりプロセッサ１１４に、異常の発生（表示不能状態の発生）を通知できる。割り込みをかける手法は特に限定されないが、たとえばＩＲＱ（Interrupt Request）を利用してもよい。
　以上がタイミングコントローラ４００の構成である。続いてその動作を説明する。
　図１１は、所定図形の例を示す図である。その限りでないが、所定図形の一例はバッテリを表すアイコンである。メモリ３４２には、このような所定図形を表す基準図形データＳＲＥＦが格納されている。
　図１２（ａ）、（ｂ）は、タイミングコントローラ４００による異常検出を説明する図である。図１２（ａ）、（ｂ）には、ビデオ入力インタフェース３０２が受信した入力画像データＳ１にもとづくフレームデータＳ４が示される。ここでは理解の簡単のため、所定図形はすべてのフレームに、所定の位置に含まれているものとする。
　図１２（ａ）は、ビデオ入力インタフェース３０２が入力画像データＳ１を正常に受信したときのフレームデータＳ４ａを示す。フレームデータＳ４ａには、スピードメータやタコメータなど、さまざまな図形が含まれうる。図１２（ａ）のフレームデータＳ４ａには、図１１の所定図形が所定の位置に正しく含まれているため、異常検出器３４０は正常と判定する。
　図１２（ｂ）は、ビデオ入力インタフェース３０２が入力画像データＳ１を正しく受信できないときのフレームデータＳ４ｂを示す。この例では、通信エラーによりフレームデータＳ４ｂの下半分の情報が欠損しおり、フレームデータＳ４ｂには、図１１の所定図形の下側半分が正しく含まれていない。したがって異常検出器３４０は異常と判定する。
　このように、図１０のタイミングコントローラ４００によれば、入力画像データＳ１が正しく受信されているかを判定でき、ひいては異常状態を検出できる。
　以下、タイミングコントローラ４００のさらなる機能や特徴を説明する。
　好ましくは制御入力インタフェース３１０がプロセッサ１１４から受信する制御信号Ｓ１１には、現在のフレームが異常検出器に３４０よる判定対象か否かを示す情報Ｓ１１Ａを含んでもよい。これにより、たとえば全フレームに所定図形が含まれている場合に、異常判定を行う頻度（たとえば６０フレームに１回、１秒間に１回など）を制御することができる。
　この情報Ｓ１１Ａを利用することにより、所定の条件を満たしたときだけ表示されるような図形（文字）を、所定図形とすることも可能である。たとえばクラスターパネルに表示される各種警告灯が、このような図形に該当する。
　所定図形の表示位置を可変とすることもできる。この場合、制御入力インタフェース３１０がプロセッサ１１４から受信する制御信号Ｓ１１は、所定図形の表示位置を示す位置情報Ｓ１１Ｂを含んでもよい。これにより異常検出器３４０は、フレームデータＳ４の位置情報Ｓ１１Ｂが示す位置に、所定図形が正しく含まれているかを判定すればよい。
　所定図形は、ディスプレイパネル上の端部の、ユーザから見えない所定箇所に、固定的に配置されてもよい。これにより、全フレームを異常検出器３４０による判定対象とすることができる。
　所定図形はひとつに限らず、複数を用意してもよい。この場合、所定図形ごとに基準図形データＳＲＥＦを用意しておけばよい。
　本発明は、図１０のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例や変形例を説明する。
　図１３は、一実施例に係るタイミングコントローラ４００Ａを備える画像表示システム１００Ａのブロック図である。
　タイミングコントローラ４００Ａは、電源投入直後において、セットアップ状態となる。一例として、タイミングコントローラ４００Ａには、起動時に、ビデオ入力データを受信してパネルに出力する前段階として、γ補正やＲＧＢマッピングのパラメータ等をセッティングする期間（イニシャライズ期間）が存在する。このイニシャライズ期間の一部を、セットアップ状態としてもよい。
　あるいはタイミングコントローラ４００に対して外部からコマンドを与えることにより、セットアップ状態に設定できるようにしてもよい。たとえばタイミングコントローラ４００Ａの内部に、セットアップ状態と関連づけたレジスタを設け、外部（たとえばプロセッサ１１４）からそのレジスタへ１をライトすることにより、セットアップ状態に遷移させてもよい。この場合、タイミングコントローラ４００Ａの起動直後のみでなく、任意のタイミングでセットアップ状態に移行することができる。
　この実施例においてメモリ３４２はＳＲＡＭ（Static Random Access Memory）であってもよい。制御入力インタフェース３１０は、セットアップ状態において、プロセッサ１１４から所定図形を表す図形データＳ５を受信可能となっている。図形データＳ５は、不揮発性メモリ１１８に格納されており、プロセッサ１１４から制御入力インタフェース３１０に送信される。図形データＳ５は、その限りでないがモノクロ、あるいはカラーのビットマップデータであってもよい。また図形データＳ５が表す対象は、アイコン、図形、文字など任意である。図形データＳ５は複数であってよい。
　タイミングコントローラ４００Ａは、エンコーダ３２２およびデコーダ３２４をさらに備える。エンコーダ３２２は、セットアップ状態において制御入力インタフェース３１０が受信した図形データＳ５をエンコードし、基準図形データＳＲＥＦを生成し、メモリ３４２に格納する。デコーダ３２４は、通常状態において、メモリ３４２から読み出した基準図形データＳＲＥＦをデコードし、元の所定図形を再生する。
　以上がタイミングコントローラ４００Ａの構成である。続いて図形データＳ５の圧縮について説明する。図形データＳ５の圧縮には、ランレングス圧縮を用いることができる。ランレングス圧縮については図３～図５を参照して説明した通りである。
　　以上がタイミングコントローラ４００Ａの構成である。続いてその動作を説明する。
１．　セットアップ状態
　タイミングコントローラ４００Ａを備える機器あるいはシステムが起動すると、タイミングコントローラ４００がセットアップ状態となる。プロセッサ１１４は、図形データＳ５を、サイズデータＳＩＺＥとともに制御入力インタフェース３１０に送信する。エンコーダ３２２は受信した図形データＳ５を圧縮し、圧縮データＳ６を基準図形データＳＲＥＦとしてメモリ３４２に格納する。図形データＳ５が複数ある場合、複数の図形データそれぞれが順に圧縮される。
２．　通常状態
　グラフィックコントローラ１１０は、信号線１１２を介してビデオ入力インタフェース３０２に入力画像データＳ１を送信する。タイミングコントローラ４００は、入力画像データＳ１を処理し、ゲートドライバ１０４およびソースドライバ１０６を制御し、ディスプレイパネルに画像を表示させる。異常検出器３４０は、デコーダ３２４が再生した所定図形が、フレームデータＳ４に正しく含まれているか否かを判定する。
　以上がタイミングコントローラ４００Ａの動作である。続いてその利点を説明する。
　異常判定用の図形データのエンコーダ、デコーダをタイミングコントローラ４００Ａに内蔵し、タイミングコントローラ４００Ａのセットアップごとに図形データＳ５を与えることにより、様々な図形データを利用して、異常判定が可能となる。
　また図形データは、圧縮された形式でメモリ３４２に格納されるため、メモリ３４２の容量を小さくでき、コストを下げることができる。図６は、図５（ｂ）の第２のデータ構造を採用したときの同色セグメントの圧縮率を示す図である。ここではランレングスワードＲＬＷのビット幅を４ビットとする。ランレングス値ＲＬが大きくなるにしたがい、高圧縮率が得られている。ランレングス値が１あるいは２の場合、セグメントデータは、元のピクセルデータのデータ量より大きくなる。しかしながら、多くの文字、アイコン、図形において、ランレングス値が１あるいは２はアンチエイリアシング等に限られ、その出現確率は非常に低いため、図形データ全体としてみたときの圧縮率を十分に高めることができる。
　基準図形データＳＲＥＦを格納するメモリ３４２をＲＯＭとするとコストが高くなるが、図１３のタイミングコントローラ４００Ａでは、メモリ３４２としてＳＲＡＭなどの揮発性メモリを利用できるため、コストを削減できる。
　プロセッサ１１４に接続される不揮発性メモリ１１８として、ワンタイムＲＯＭではなく、書き換え可能な不揮発性メモリ１１８、たとえばハードディスクやＳＳＤ（Solid State Drive）、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）、フラッシュメモリなどを用いると、以下の利点を享受できる。すなわちメモリ３４２をワンタイムＲＯＭとして、ワンタイムＲＯＭに基準図形データＳＲＥＦを格納しておくと、所定図形の追加や変更ができなくなる。これに対してメモリ３４２を揮発性メモリとし、プロセッサ１１４を書き換え可能な不揮発性メモリとすれば、不揮発性メモリ１１８に格納される図形データを変更し、あるいは追加することにより、異常検出用の図形を容易に変更、追加できる。
　図１４は、一実施例に係るタイミングコントローラ４００Ｂを備える画像表示システム１００Ａのブロック図である。タイミングコントローラ４００Ｂは、ＯＳＤ機能を備える。メモリ３４２は、ＯＳＤ用図形データを格納している。好ましくは異常検出のための基準図形データＳＲＥＦは、ＯＳＤ用図形データと共用される。これにより、メモリ３４２の容量を節約できる。
　タイミングコントローラ４００Ｂは、ＯＳＤモードと異常検出モードが切り替え可能となっている。ＯＳＤモードと異常検出モードは、プロセッサ１１４からの制御信号Ｓ１１に応じて選択可能であってもよい。
　ＯＳＤモードと異常検出器による判定を行う判定モードとが、選択可能であってもよい。判定モードでは異常検出器３４０がアクティブとなり、デコーダ３２４が再生した図形データにもとづいて、異常判定が行われる。異常判定については上述した通りである。
　ＯＳＤモードでは異常検出器３４０が無効化され、画像処理回路３０６のＯＳＤ処理部３２０がアクティブとなる。ＯＳＤ処理部３２０は、デコーダ３２４が再生した図形データを、フレームデータＳ４と重ね合わせて、出力画像データＳ２を生成する。
　プロセッサ１１４は、ディスプレイパネルにＯＳＤ機能を用いて図形を表示したいときに、制御信号Ｓ１１によって、タイミングコントローラ４００ＢをＯＳＤモードにセットする。
　そしてプロセッサ１１４は、入力画像データＳ１とは別系統で、指示信号Ｓ８を送信する。指示信号Ｓ８は、セットアップ状態においてタイミングコントローラ４００に送信した複数の図形データＳ５のうちひとつを指定するＩＤ情報、表示位置を指示する位置情報ＰＯＳを含む。
　デコーダ３２４は、ＩＤ情報に対応するアドレス情報Ｓ７を参照し、それに対応する圧縮データＳ６にアクセスする。そしてサイズデータＳＩＺＥにもとづいて圧縮データＳ６をデコードしてビットマップ形式の図形データＳ９に展開する。ＯＳＤ処理部３２０は、図形データＳ９を、位置情報ＰＯＳが指定する位置に表示させる。図１５は、２個の図形データＳ９１，Ｓ９２が表示されたディスプレイパネル１０２を示す図である。
　このタイミングコントローラ４００Ｂによれば、ＯＳＤ機能と異常検出機能の両方を提供できる。ＯＳＤ用の図形データと、異常検出用の図形データを共通化することでメモリ３４２の容量を削減できる。
　このタイミングコントローラ４００Ｂによれば、あるプラットフォームではＯＳＤ機能を提供でき、別のプラットフォームでは、異常検出機能を提供できる。
　あるいは、ひとつのプラットフォームにおいて、ＯＳＤ機能と異常検出機能を適応的に選択する自由度を提供することができる。たとえばデフォルトで異常検出機能を有効にしておき、異常検出器３４０によって異常が検出された場合に、ＯＳＤ機能を使用してもよい。信号線１１２を介した画像データの伝送に異常が発生すると、プロセッサ１１４にタイミングコントローラ４００Ｂから割り込みがかかる。この割り込みを契機としてプロセッサ１１４は、タイミングコントローラ４００ＢをＯＳＤモードにセットする。そしてプロセッサ１１４は、指示信号Ｓ８を適切に発生することにより、ディスプレイに画像を表示することができる。
　より好ましくは、ＯＳＤモードと、異常検出モードにおいて、ＯＳＤ用の指示信号Ｓ８と、異常検出のための制御信号Ｓ１１を共通化してもよい。言い換えれば、ＯＳＤの制御のためのレジスタと、異常検出のためのレジスタを共通化してもよい。たとえばＯＳＤのための位置情報ＰＯＳが書き込まれるアドレスと、異常検出モードにおいて所定図形の位置情報Ｓ１１Ｂが書き込まれるアドレスは同一であってもよい。これによりレジスタの容量を削減できる。
　続いて第２の実施の形態に係るタイミングコントローラ４００の用途を説明する。タイミングコントローラ４００は、図８（ａ）の車載用ディスプレイ装置６００に用いることができる。車載用ディスプレイ装置６００は、コクピット正面のコンソール６０２に埋め込まれており、車両側のプロセッサから、スピードメータ６０４、エンジンの回転数を示すタコメータ６０６、燃料の残量６０８、ハイブリッド自動車や電気自動車にあってはバッテリの残量などを含む入力画像データＳ１を受け、それを表示する（図８（ａ））。
　従来では、図８（ｂ）に示すような、何らかの異常や、バッテリ上がりを示す表示灯や警告灯（以下、単に警告灯と総称する）は、ディスプレイパネルの外に、独立したＬＥＤを用いて表示していた。ディスプレイパネル上に警告灯を表示させない理由は以下の通りである。すなわちタイミングコントローラ４００とグラフィックコントローラ１１０の間は、差動シリアルインタフェースで接続され、システムの起動開始から、タイミングコントローラ４００とグラフィックコントローラ１１０の間のシリアルインタフェースのリンクが確立するまでの間、画像データの伝送ができず、したがってディスプレイパネル１０２に画像を表示できない。あるいは、一旦リンクが確立した後に、ノイズなどの影響でリンクが切断されると、再びリンクが確立するまでの間、ディスプレイパネル１０２に画像を表示できない。そのほか、ケーブルの抜け、断線が生じた場合、シリアルインタフェースやグラフィックコントローラ１１０の一部が故障した場合も同様である。これらのように、画像が表示できない状態を、「表示不能状態」と称する。
　警告灯は、ドライバに知らせるべき重要な情報を含んでいるため、表示不能状態であっても点灯可能であることが要求される。かかる事情から警告灯はディスプレイパネルの外部に設ける必要があった。
　これに対して、実施の形態に係るタイミングコントローラ４００を利用し、ＯＳＤ用の図形データＳ５として、警告灯を、ディスプレイパネル上に表示することが可能となる。ＯＳＤの表示には、差動シリアルインタフェースの通信を必要としないからである。これによりＬＥＤやその駆動回路が不要となるため、コストを下げることができる。またＩ２ＣなどのＥＣＵの標準機能を用いることができるため、さらにコストを下げることができる。
　また、車載用ディスプレイ装置６００において、入力画像データＳ１が表示できない状況（表示不能状態）が生ずると、ディスプレイパネル１０２がブラックアウトし、運転に支障をきたす。そこで数字やアルファベットなどを、ＯＳＤ用の図形データＳ５として用意しておいてもよい。走行中に何らかの異常が発生し、スピードメータ６０４、やタコメータ６０６が表示不能となった場合に、図８（ｃ）に示すように、ＯＳＤ機能を利用して、車速情報６１０やエンジンの回転数の情報６１２をリアルタイムで表示することができ、安全性を高めることができる。
　あるいは、自動車のイグニションオンに際して、車載用ディスプレイ装置６００が起動する際に、入力画像データＳ１が表示できるようになるまでの間、”PLEASE WAIT...”や、現在の時刻などの文字列を、ＯＳＤ機能を利用して表示することが可能となる。
　タイミングコントローラ４００は、医療用ディスプレイ装置に用いることもできる。医療用ディスプレイ装置は、診察、治療あるいは手術中に、医師や看護師が必要な情報を表示する。医療用ディスプレイ装置においては、入力画像データＳ１が表示できない状況においても、重要な情報（たとえば患者の心拍数、血圧など）をＯＳＤ機能を用いて表示することが可能となる。
　図９は、電子機器５００を示す斜視図である。図９の電子機器５００は、ラップトップコンピュータやタブレット端末、スマートホン、ポータブルゲーム機、オーディオプレイヤなどであり得る。電子機器５００は、筐体５０２に内蔵されたグラフィックコントローラ１１０、ディスプレイパネル１０２、ゲートドライバ１０４、ソースドライバ１０６を備える。タイミングコントローラ４００とグラフィックコントローラ１１０の間には、差動トランスミッタ、伝送路および差動レシーバを含む伝送装置１２０が設けられてもよい。
　実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
１００…画像表示システム、１０２…ディスプレイパネル、１０４…ゲートドライバ、１０６…ソースドライバ、１１０…グラフィックコントローラ、１１１…ＲＯＭ、１１４…プロセッサ、１１８…不揮発性メモリ、３００…タイミングコントローラ、４００…タイミングコントローラ、３０２…ビデオ入力インタフェース、３０３…メモリ、３０４…メモリ、３０６…メインロジック、３０８…出力インタフェース、３１０…制御入力インタフェース、３２０…ＯＳＤ処理部、３２２…エンコーダ、３２４…デコーダ、３３０…マルチプレクサ、３４０…異常検出器、３４２…メモリ、Ｓ１…入力画像データ、Ｓ２…出力画像データ、Ｓ３…制御／同期信号、Ｓ４…フレームデータ、Ｓ５…図形データ、Ｓ６…圧縮データ、Ｓ７…アドレス情報、Ｓ８…指示信号、Ｓ９…図形データ、Ｓ１０…フレームデータ、Ｓ１１…制御信号、５００…電子機器、６００…車載用ディスプレイ装置。
　本発明は、ディスプレイ装置に利用できる。

Claims (26)

  1. 　通常状態において入力画像データを受信するビデオ入力インタフェースと、
    　セットアップ状態において、ＯＳＤ（On Screen Display）用の図形データを受信する制御入力インタフェースと、
    　前記セットアップ状態において、前記図形データをエンコードし、エンコードされた圧縮データをメモリに格納するエンコーダと、
    　前記通常状態において、表示すべき前記図形データを指定する指示信号を受信し、前記メモリから前記指示信号に応じたひとつの圧縮データを読み出してデコードし、元の前記図形データを再生するデコーダと、
    　前記画像データに前記図形データを重ねて出力するマルチプレクサと、
    　を備えることを特徴とするタイミングコントローラ。
  2. 　前記エンコーダは、ランレングス圧縮により前記図形データを圧縮し、
    　前記圧縮データは、少なくともひとつのセグメントデータを含み、各セグメントデータは、同一色の連続するピクセルである同色セグメントを表すことを特徴とする請求項１に記載のタイミングコントローラ。
  3. 　前記セグメントデータは、色を表すカラーデータと、連続ピクセル数を表すランレングス値と、を含み、
    　前記ランレングス値のフォーマット長は可変であることを特徴とする請求項２に記載のタイミングコントローラ。
  4. 　前記セグメントデータは、セパレータビットおよび前記カラーデータを含むカラーワードと、それぞれがセパレータビットおよびランレングス値を含む少なくともひとつのランレングスワードと、を含むことを特徴とする請求項３に記載のタイミングコントローラ。
  5. 　前記セグメントデータは、前記カラーデータを含むカラーワードと、前記ランレングス値のワード数を表すワード数指定ビットと、前記ワード数分のランレングスワードと、を含むことを特徴とする請求項３に記載のタイミングコントローラ。
  6. 　前記制御入力インタフェースは、前記図形データのピクセルサイズを指定するサイズデータを受信し、前記圧縮データとともに前記メモリに格納することを特徴とする請求項１から５のいずれかに記載のタイミングコントローラ。
  7. 　前記指示信号は、前記図形データを表示すべき位置を指定する位置情報を含み、前記マルチプレクサは、前記位置情報に応じた位置に、前記図形データを表示することを特徴とする請求項１から６のいずれかに記載のタイミングコントローラ。
  8. 　前記制御入力インタフェースは、ＳＰＩ（Serial Peripheral Interface）またはＩ２Ｃ（Inter-Integrated Circuit）インタフェースであることを特徴とする請求項１から７のいずれかに記載のタイミングコントローラ。
  9. 　入力画像データを受信するビデオ入力インタフェースと、
    　前記入力画像データに含まれうる所定図形を記述する基準図形データを保持するメモリと、
    　前記入力画像データにもとづいて、ディスプレイパネルに表示すべき出力画像データを生成する画像処理回路と、
    　前記入力画像データと前記基準図形データにもとづいて異常の有無を判定する異常検出器と、
    　を備えることを特徴とするタイミングコントローラ。
  10. 　前記ビデオ入力インタフェースとは別に設けられた制御入力インタフェースをさらに備え、外部のプロセッサと通信可能に構成されることを特徴とする請求項９に記載のタイミングコントローラ。
  11. 　前記所定図形の表示位置は可変であり、
    　前記制御入力インタフェースが前記プロセッサから受信する制御信号は、前記所定図形の前記表示位置を示す位置情報を含むことを特徴とする請求項１０に記載のタイミングコントローラ。
  12. 　前記所定図形は、ユーザが識別不能な状態で所定箇所に固定的に配置されることを特徴とする請求項９に記載のタイミングコントローラ。
  13. 　前記制御入力インタフェースが前記プロセッサから受信する制御信号は、前記所定図形が前記異常検出器による判定対象か否かを示す情報、現在のフレームが前記異常検出器による判定対象か否かを示す情報、の少なくとも一方を含むことを特徴とする請求項１０または１１に記載のタイミングコントローラ。
  14. 　ＯＳＤ機能を備え、
    　前記メモリはＯＳＤ用図形データを格納しており、
    　前記画像処理回路はＯＳＤモードにおいて、前記入力画像データに前記ＯＳＤ用図形データを重ね合わせることを特徴とする請求項９から１３のいずれかに記載のタイミングコントローラ。
  15. 　前記基準図形データは、前記ＯＳＤ用図形データと共用されることを特徴とする請求項１４に記載のタイミングコントローラ。
  16. 　前記ＯＳＤモードと、前記異常検出器による判定を行う判定モードとが、選択可能であることを特徴とする請求項１４または１５に記載のタイミングコントローラ。
  17. 　前記メモリは不揮発性メモリであることを特徴とする請求項９から１６のいずれかに記載のタイミングコントローラ。
  18. 　前記メモリは揮発性メモリであり、
    　前記制御入力インタフェースは、セットアップ状態において、前記所定図形を示す画像データを受信可能であり、
    　前記タイミングコントローラは、
    　前記セットアップ状態において前記画像データをエンコードして圧縮データを生成し、前記圧縮データを前記基準図形データとして前記メモリに格納するエンコーダと、
    　通常状態において、前記基準図形データをデコードし、元の前記所定図形を再生するデコーダと、
    　をさらに備えることを特徴とする請求項１０に記載のタイミングコントローラ。
  19. 　前記エンコーダは、ランレングス圧縮により前記基準図形データを圧縮し、
    　前記圧縮データは、少なくともひとつのセグメントデータを含み、各セグメントデータは、同一色の連続するピクセルである同色セグメントを表すことを特徴とする請求項１８に記載のタイミングコントローラ。
  20. 　前記制御入力インタフェースは、ＳＰＩ（Serial Peripheral Interface）またはＩ２Ｃ（Inter-Integrated Circuit）インタフェースであることを特徴とする請求項１０に記載のタイミングコントローラ。
  21. 　前記異常検出器により異常が検出されると、前記プロセッサに割り込みをかけることを特徴とする請求項１０に記載のタイミングコントローラ。
  22. 　ひとつの半導体基板に一体集積化されたことを特徴とする請求項１から２０のいずれかに記載のタイミングコントローラ。
  23. 　請求項１から２２のいずれかに記載のタイミングコントローラを備えることを特徴とする車載用ディスプレイ装置。
  24. 　請求項１から２２のいずれかに記載のタイミングコントローラを備えることを特徴とする医療用ディスプレイ装置。
  25. 　請求項１から２２のいずれかに記載のタイミングコントローラを備えることを特徴とする電子機器。
  26. 　タイミングコントローラにおける異常検出方法であって、
    　メモリに、入力画像データに含まれうる所定図形を記述する基準図形データを予め格納しておくステップと、
    　前記入力画像データを受信するステップと、
    　前記入力画像データにもとづいて、ディスプレイパネルに表示すべき出力画像データを生成するステップと、
    　前記入力画像データと前記基準図形データにもとづいて異常の有無を判定するステップと、
    　を備えることを特徴とする方法。
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