JPWO2019146568A1 - ブリッジ回路、それを用いた電子機器、ディスプレイ装置 - Google Patents
ブリッジ回路、それを用いた電子機器、ディスプレイ装置 Download PDFInfo
- Publication number
- JPWO2019146568A1 JPWO2019146568A1 JP2019567073A JP2019567073A JPWO2019146568A1 JP WO2019146568 A1 JPWO2019146568 A1 JP WO2019146568A1 JP 2019567073 A JP2019567073 A JP 2019567073A JP 2019567073 A JP2019567073 A JP 2019567073A JP WO2019146568 A1 JPWO2019146568 A1 JP WO2019146568A1
- Authority
- JP
- Japan
- Prior art keywords
- data
- bridge circuit
- graphic
- graphic data
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/147—Digital output to display device ; Cooperation and interconnection of the display device with other functional units using display panels
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/38—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory with means for controlling the display position
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/12—Test circuits or failure detection circuits included in a display system, as permanent part thereof
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/02—Handling of images in compressed format, e.g. JPEG, MPEG
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/12—Overlay of images, i.e. displayed pixel being the result of switching between the corresponding input pixels
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/12—Overlay of images, i.e. displayed pixel being the result of switching between the corresponding input pixels
- G09G2340/125—Overlay of images, i.e. displayed pixel being the result of switching between the corresponding input pixels wherein one of the images is motion video
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2370/00—Aspects of data communication
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2380/00—Specific applications
- G09G2380/10—Automotive applications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/37—Details of the operation on graphic patterns
- G09G5/377—Details of the operation on graphic patterns for mixing or overlaying two or more graphic patterns
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Human Computer Interaction (AREA)
- General Engineering & Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
ビデオ入力インタフェース302は、通常状態においてビデオデータS1を受信する。制御入力インタフェース310は、セットアップ状態において、OSD(On Screen Display)用の図形データS5を受信する。エンコーダ322は、セットアップ状態において、図形データS5をエンコードし、エンコードされた圧縮画像データS6をメモリ304に格納する。デコーダ324は、通常状態において、メモリ304から指示信号S8に応じたひとつの圧縮画像データS6を読み出してデコードし、元の図形データを再生する。マルチプレクサ330は、フレームデータS10に図形データS9を重ねて出力する。
Description
本発明は、ブリッジ回路に関する。
図1は、画像表示システムのブロック図である。画像表示システム100Rは、液晶パネルや有機ELパネルなどのディスプレイパネル102と、ゲートドライバ104、ソースドライバ106、グラフィックコントローラ110およびタイミングコントローラ200Rを備える。グラフィックコントローラ110は、ディスプレイパネル102に表示すべき画像データを生成する。この画像データに含まれるピクセル(RGB)データは、シリアル形式で、タイミングコントローラ200Rに伝送される。
タイミングコントローラ200Rは、画像データを受け、各種の制御/同期信号を生成する。ゲートドライバ104は、タイミングコントローラ200Rからの信号と同期してディスプレイパネル102の走査線LSを順に選択する。またRGBデータは、ソースドライバ106に供給される。
タイミングコントローラ200Rは、受信回路202、送信回路204、ロジック回路210を備える。受信回路202は、グラフィックコントローラ110からシリアル形式で画像データを受信する。外付けのROM111には、ディスプレイパネル102のID(識別情報)、解像度やリフレッシュレートなどが格納されている。ロジック回路210は、受信回路202が受信した画像データにもとづいて、制御/同期信号を生成する。送信回路204は、制御信号や画像データを、ゲートドライバ104およびソースドライバ106に出力する。
タイミングコントローラ200Rには、受信回路202が受信する画像データとは別に、あらかじめ決められた文字、図形、アイコン(以下、単に図形と称する)などを表示するOSD(On Screen Display)機能が要求される場合がある。このためにロジック回路210は、OSD回路212を備える。
ROM111には、いくつかの文字やアイコンのビットマップデータが格納されている。タイミングコントローラ200Rは、画像データとは別に入力される制御信号に応じた図形のビットマップデータをROM111から読み出し、ディスプレイパネル102に表示させる。
課題1. 従来のタイミングコントローラ200Rでは、図形のビットマップデータをROM111に格納する必要があるところ、ROM111の容量には制限があるため、図形のピクセル数を大きくしにくいという問題がある。またタイミングコントローラ200Rは、ROM111に格納された図形しか表示することができないため、一旦、製品が出荷された後には、図形の修正や追加が困難である。このように従来のタイミングコントローラにおけるOSD機能は柔軟性に欠けるという問題があった。
課題2. 通常、タイミングコントローラ200Rとグラフィックコントローラ110の間は、差動シリアルインタフェースで接続される。画像表示システム100Rの起動開始から、タイミングコントローラ200Rとグラフィックコントローラ110の間のシリアルインタフェースのリンクが確立するまでの間、画像データの伝送ができず、したがってディスプレイパネル102に画像を表示できない。あるいは、一旦リンクが確立した後に、ノイズなどの影響でリンクが切断されると、再びリンクが確立するまでの間、ディスプレイパネル102に画像を表示できない。そのほか、ケーブルの抜け、断線が生じた場合、シリアルインタフェースやグラフィックコントローラ110の一部が故障した場合も同様である。本明細書において、これらのように、画像が表示できない状態を、「表示不能状態」と称する。
近年、自動車のパネルの液晶化が進められており、複数のメータや警告灯が、液晶パネル(クラスターパネルと称する)に置き換えられている。自動車のクラスターパネルと、グラフィックコントローラの間の通信に不具合が生じ、表示不能状態となると、運転車に必要な情報を提示できなくなる。このような表示不能状態を放置することは望ましくない。自動車に限らず、医療用など、高い信頼性の求められる用途においても同様である。
本発明のある態様は課題1に鑑みてなされたものであり、その例示的な目的のひとつは、画像表示システムに、柔軟性のあるOSD機能を追加可能なブリッジ回路の提供にある。また本発明の別の態様は課題2に鑑みてなされたものであり、その例示的な目的のひとつは、画像表示システムに、異常状態の検出機能を追加可能なブリッジ回路の提供にある。
本発明のある態様はブリッジ回路に関する。ブリッジ回路は、別の画像処理用半導体デバイスから入力ビデオデータを受信し、別の画像処理用半導体デバイスに中継する。ブリッジ回路は、通常状態において入力ビデオデータを受信するビデオ入力インタフェースと、セットアップ状態において、OSD(On Screen Display)用の複数の図形データを受信する制御入力インタフェースと、セットアップ状態において、複数の図形データをエンコードし、エンコード後の複数の圧縮画像データをメモリに格納するエンコーダと、通常状態において、複数の圧縮画像データのうち、指示信号に応じたひとつをメモリから読み出してデコードし、元の図形データを再生するデコーダと、入力ビデオデータに図形データを重ねて出力するマルチプレクサと、を備える。
本発明の別の態様も、ブリッジ回路に関する。ブリッジ回路は、入力ビデオデータを受信するビデオ入力インタフェースと、入力ビデオデータに含まれうる所定図形を記述する基準図形データを保持するメモリと、入力ビデオデータにもとづいて、ディスプレイパネルに表示すべき出力ビデオデータを生成する画像処理回路と、入力ビデオデータと基準図形データにもとづいて異常の有無を判定する異常検出器と、を備える。
本発明のある態様によれば、画像表示システムに柔軟なOSD機能を追加でき、あるいは、表示異常状態の検出機能を追加できる。
(実施の形態の概要)
1. 本明細書に開示される一実施の形態は、ブリッジ回路に関する。ブリッジ回路は、グラフィックコントローラからタイミングコントローラへのビデオデータの伝送経路上に設けられる。
1. 本明細書に開示される一実施の形態は、ブリッジ回路に関する。ブリッジ回路は、グラフィックコントローラからタイミングコントローラへのビデオデータの伝送経路上に設けられる。
ブリッジ回路は、通常状態において入力ビデオデータを受信するビデオ入力インタフェースと、セットアップ状態において、OSD(On Screen Display)用の複数の図形データを受信する制御入力インタフェースと、セットアップ状態において、複数の図形データをエンコードし、エンコード後の複数の圧縮画像データをメモリに格納するエンコーダと、通常状態において、複数の圧縮画像データのうち、指示信号に応じたひとつをメモリから読み出してデコードし、元の図形データを再生するデコーダと、入力ビデオデータに図形データを重ねて出力するマルチプレクサと、を備える。
OSD用の図形データのエンコーダ、デコーダを内蔵するブリッジ回路を、グラフィックプロセッサやタイミングコントローラを備える画像表示システムに追加し、ブリッジチップに対して、セットアップごとに図形データを与えることにより、様々な図形データの表示が可能となる。なお図形データは、図形、アイコン、文字、それらに任意の組み合わせを含みうる。
エンコーダは、ランレングス圧縮により図形データを圧縮してもよい。圧縮画像データは、少なくともひとつのセグメントデータを含み、各セグメントデータは、同一色の連続するピクセルである同色セグメントを表してもよい。これによりエンコーダの回路規模を小さくでき、またメモリの容量を小さくできる。
セグメントデータは、色を表すカラーデータと、連続ピクセル数を表すランレングス値と、を含んでもよい。ランレングス値のフォーマット長は可変であってもよい。これによりさらに圧縮率を高めることができる。
セグメントデータは、カラーワードと、少なくともひとつのランレングスワードとを含んでもよい。カラーワードは、セパレータビットおよびカラーデータを含み、ランレングスワードは、セパレータビットおよびランレングス値を含んでもよい。
セグメントデータは、カラーデータを含むカラーワードと、ランレングス値のワード数を表すワード数指定ビットと、ワード数分のランレングスワードと、を含んでもよい。
制御入力インタフェースは、図形データのピクセルサイズを指定するサイズデータを受信し、圧縮画像データとともにメモリに格納してもよい。これにより、さまざまな大きさの図形データを表示可能となる。
指示信号は、図形データを表示すべき位置を指定する位置情報を含んでもよい。マルチプレクサは、位置情報に応じた位置に、図形データを表示してもよい。これによりさらに柔軟なOSD機能が提供される。
制御入力インタフェースは、SPI(Serial Peripheral Interface)またはI2C(Inter-Integrated Circuit)インタフェースであってもよい。これらは広く一般に利用されるインタフェースであるため、実装が容易である。
2. 本明細書に開示される一実施の形態も、ブリッジ回路に関する。ブリッジ回路は、入力ビデオデータを受信するビデオ入力インタフェースと、入力ビデオデータに含まれうる所定図形を記述する基準図形データを保持するメモリと、入力ビデオデータにもとづいて、ディスプレイパネルに表示すべき出力ビデオデータを生成する画像処理回路と、入力ビデオデータと基準図形データにもとづいて、異常の有無を判定する異常検出器と、を備える。
このブリッジ回路を、画像表示システムに追加することにより、グラフィックプロセッサから入力ビデオデータが正常に送信されているかを判定でき、ひいては異常状態を検出できる。なお図形データは、図形、アイコン、文字、それらに任意の組み合わせを含みうる。
ブリッジ回路は、ビデオ入力インタフェースとは別に設けられた制御入力インタフェースをさらに備え、プロセッサと通信可能に構成されてもよい。
所定図形の表示位置は可変であってもよい。制御入力インタフェースがプロセッサから受信する制御信号は、所定図形の表示位置を示す位置情報を含んでもよい。
所定図形は、ユーザが識別不能な状態で所定箇所に固定的に配置されてもよい。異常検出器は、毎フレーム、判定処理を行ってもよい。所定図形は、ディスプレイパネル上の端部のユーザから見えない所定箇所に固定的に配置されてもよい。
制御入力インタフェースがプロセッサから受信する制御信号は、所定図形が異常検出器による判定対象か否かを示す情報を含んでもよい。また制御信号は、現在のフレームが異常検出器による判定対象か否かを示す情報を含んでもよい。
ブリッジ回路はOSD機能を備えてもよい。メモリは、OSD用図形データを格納しており、画像処理回路は、OSDモードにおいて、入力ビデオデータにOSD用図形データを重ね合わせてもよい。
基準図形データは、OSD用図形データと共用されてもよい。これにより、メモリの容量を節約できる。
タイミングコントローラは、OSDモードと異常検出器による判定を行う判定モードとが、選択可能であってもよい。
メモリは不揮発性メモリであってもよい。
メモリは揮発性メモリであってもよい。制御入力インタフェースは、セットアップ状態において、所定図形を示す図形データを受信可能であってもよい。ブリッジ回路は、セットアップ状態において図形データをエンコードして圧縮画像データを生成し、圧縮画像データを基準図形データとしてメモリに格納するエンコーダと、通常状態において、基準図形データをデコードし、元の所定図形を再生するデコーダと、を含んでもよい。これにより、様々な図形データの表示が可能となる。
エンコーダは、ランレングス圧縮により基準図形データを圧縮してもよい。圧縮画像データは、少なくともひとつのセグメントデータを含んでもよい。各セグメントデータは、同一色の連続するピクセルである同色セグメントを表してもよい。これによりエンコーダの回路規模を小さくでき、またメモリの容量を小さくできる。
制御入力インタフェースは、SPI(Serial Peripheral Interface)またはI2C(Inter-Integrated Circuit)インタフェースであってもよい。これらは広く一般に利用されるインタフェースであるため、実装が容易である。
ブリッジ回路は、異常検出器により異常が検出されると、プロセッサに割り込みをかけてもよい。これによりプロセッサに、表示不能状態が発生していることを通知できる。プロセッサは、表示不能状態の発生前はブリッジ回路を判定モードで動作させ、割り込みがかかると、ブリッジ回路をOSDモードで動作させ、制御入力インタフェースを使用して、OSDによって入力ビデオデータの欠損を補ってもよい。
(実施の形態)
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Aが、部材Bと接続された状態」とは、部材Aと部材Bが物理的に直接的に接続される場合のほか、部材Aと部材Bが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
(第1の実施の形態)
図2は、第1の実施の形態に係るブリッジ回路300を備える画像表示システム100のブロック図である。
図2は、第1の実施の形態に係るブリッジ回路300を備える画像表示システム100のブロック図である。
画像表示システム100は、ブリッジ回路300に加えて、ディスプレイパネル102、ゲートドライバ104、ソースドライバ106、グラフィックコントローラ110、プロセッサ114、タイミングコントローラ120を備える。
グラフィックコントローラ110は、GPU(Graphics Processing Unit)などであり、ビデオデータS1を生成する。グラフィックコントローラ110は、HDMI(登録商標)規格やDisplayPort規格あるいはDVI(Digital Visual Interface)規格に準拠したトランスミッタ(ビデオ出力インタフェース)を含み、ビデオ伝送ライン112を介してブリッジ回路300と接続される。ビデオデータS1を含むデジタルビデオ信号は、シリアル形式でブリッジ回路300に伝送される。ブリッジ回路300は、グラフィックコントローラ110からの入力ビデオデータS1を受け、タイミングコントローラ120に中継する。
マイクロコントローラ(プロセッサ)114は、画像表示システム100を統合的に制御する。プロセッサ114とブリッジ回路300とは、ビデオ伝送ライン112とは別系統の制御ライン116を介して接続される。制御ライン116には、I2CインタフェースやSPIを用いることができる。
タイミングコントローラ120は、ブリッジ回路300からの出力ビデオデータS2を受け、ひとつまたは複数のソースドライバ106およびゲートドライバ104を制御する。
ブリッジ回路300は、ビデオ入力インタフェース302、メモリ304、メインロジック306、ビデオ出力インタフェース308、制御入力インタフェース310、OSD処理部320、を備える。
ビデオ入力インタフェース302、メインロジック306、ビデオ出力インタフェース308は、グラフィックコントローラ110からタイミングコントローラ120へのビデオデータの中継に関する回路ブロックである。ビデオ入力インタフェース302は、グラフィックコントローラ110とビデオ伝送ライン112を介して接続され、入力ビデオデータS1を受信する。ビデオ入力インタフェース302とグラフィックコントローラ110とのインタフェースには、LVDS(Low Voltage Differential Signaling)などの差動高速シリアルインタフェースを採用することができる。ビデオ入力インタフェース302が受信した入力ビデオデータS1は、フレームデータS4としてメモリ304に格納される。メモリ304はその限りでないがSRAM(Static Random Access Memory)であってもよい。
メインロジック306は、フレームデータS4に必要な信号処理を施す。ビデオ出力インタフェース308は、メインロジック306の処理後の出力ビデオデータS2を、タイミングコントローラ120に出力する。
制御入力インタフェース310、OSD処理部320およびマルチプレクサ330は、OSD機能に関連して設けられる。
ブリッジ回路300は、電源投入直後において、セットアップ状態となる。一例として、ブリッジ回路300には、起動時に、ビデオ信号をディスプレイパネル102に表示する前段階として、ブリッジ回路300の動作に必要なパラメータ等をセッティングする期間(イニシャライズ期間)が存在する。このイニシャライズ期間の一部を、セットアップ状態としてもよい。
あるいはブリッジ回路300に対して外部からコマンドを与えることにより、セットアップ状態に設定できるようにしてもよい。たとえばブリッジ回路300の内部に、セットアップ状態と関連づけたレジスタを設け、外部(たとえばプロセッサ114)からそのレジスタへ1をライトすることにより、セットアップ状態に遷移させてもよい。この場合、ブリッジ回路300の起動直後のみでなく、任意のタイミングでセットアップ状態に移行することができる。
制御入力インタフェース310は、セットアップ状態において、プロセッサ114からOSD(On Screen Display)用の図形データS5を受信する。図形データS5は、不揮発性メモリ118に格納されており、プロセッサ114から制御入力インタフェース310に送信される。図形データS5は、その限りでないがモノクロ、あるいはカラーのビットマップデータであってもよい。また図形データS5が表す対象は、アイコン、図形、文字など任意である。制御入力インタフェース310は、レジスタアクセス型のインタフェースを用いることができ、たとえばSPI(Serial Peripheral Interface)またはI2C(Inter-Integrated Circuit)インタフェースが好適であるがその限りでない。図2では、プロセッサ114がグラフィックコントローラ110と別に設けられる構成を示すが、プロセッサ114の機能がグラフィックコントローラ110に統合されていてもよい。
OSD処理部320は、エンコーダ322およびデコーダ324を含む。エンコーダ322は、セットアップ状態において、図形データS5をエンコードし、エンコードされた圧縮画像データS6をメモリ304に格納する。また圧縮画像データS6を格納したアドレスを示すアドレス情報S7が、図形データS5と対応付けて保持される。
セットアップ状態において、複数の図形データS5を入力してもよい。この場合、図形データS5ごとにIDを付与し、IDを圧縮画像データS6およびアドレス情報S7と対応付けてメモリ304に格納すればよい。
制御入力インタフェース310は、通常状態において、表示すべき図形データを指定するIDを含む指示信号S8を受信する。デコーダ324は、IDに対応するアドレス情報S7を参照し、メモリ304からID情報に応じたひとつの圧縮画像データS6を読み出してデコードし、元の図形データS9を再生する。
マルチプレクサ330は、メインロジック306から出力されるフレームデータS10に、図形データS9を重ねて、ビデオ出力インタフェース308に出力する。
図形データS9の表示位置を制御可能とすることが望ましい。指示信号S8は、図形データS9を表示すべき位置を指定する位置情報POSを含んでもよい。マルチプレクサ330は、位置情報POSに応じた位置に、図形データS9を表示する。
以上がブリッジ回路300の全体構成である。続いて図形データS5の圧縮について説明する。図形データS5の圧縮には、ランレングス圧縮を用いることができる。
図3は、図形データS5のランレングス圧縮を説明する図である。図3では説明の簡易化のために7×6ピクセルの図形データが示されるが、実際の図形データは、50×50ピクセル、100×100ピクセル、あるいはその他のピクセル数で構成することができる。また縦のピクセル数と横のピクセル数は異なっていてもよい。
ランレングス圧縮では、同一色の連続するピクセル(同色セグメントという)を、カラーデータCDと、連続回数値を表すランレングス値RLに変換する。ランレングス圧縮は、上のラインから下のラインに向かって、各ラインでは左端のピクセルから右端のピクセルに向かって順に処理される。図3の矢印は、同色セグメントSEGを表している。
カラーデータCDは、RGB各8ビットの24ビットで表すことができる。
図3の図形データS5は、5個の同色セグメントSEG1〜SEG5に分割される。同色セグメントSEG1〜SEG5それぞれのランレングス値RLは17,2,5,2,16である。また同色セグメントSEG1,SEG3,SEG5は、第1の色を有し、同色セグメントSEG2,SEG4は、第2の色を有している。したがって、ひとつの図形データS5に対応する圧縮画像データS6は、ひとつまたは複数のセグメントデータSEGの組み合わせで表すことができる。
図4は、圧縮画像データCOMP(S6)がメモリ304に格納される様子を示す図である。1個目の圧縮画像データCOMP1は、M個の同色セグメントを表すM個のセグメントデータを含み、2個目の圧縮画像データCOMP2は、N個のセグメントデータを含み、3個目の圧縮画像データCOMP3は、K個のセグメントデータを含んでいる。各圧縮画像データCOMPの先頭アドレスが、アドレス情報ADRとしてメモリ304に記録される。
図形データS5のサイズ(ピクセル数)は、50ピクセル×50ピクセルのように固定してもよいが、さらなる柔軟性を提供するために、複数の選択肢からユーザが選択可能としてもよい。たとえばブリッジ回路300を、50×50ピクセル、100×100ピクセルの2つのサイズをサポートするように構成してもよい。この場合、セットアップ状態において、図形データS5とともに、サイズを指定するサイズデータSIZEを入力すればよい。このサイズデータSIZEは、図形データS5のIDと対応付けて、メモリ304に記録される。
さらなる柔軟性を提供するために、図形データS5のサイズを、ユーザが自由に指定可能としてもよい。たとえばセットアップ状態において、図形データS5とともに、縦のピクセル数、横のピクセル数を指定するサイズデータSIZEを入力すればよい。このサイズデータは、図形データS5のIDと対応付けて、メモリ304に記録される。
図5(a)〜(c)は、同色セグメントSEGのデータ構造を示す図である。図5(a)は、第1のデータ構造を表す。ひとつの同色セグメントSEGのデータ(セグメントデータ)は、カラーワードCWとランレングスワードRLWのセットSETを、ひとつあるいは複数含む。
ランレングスワードRLWのビット数を3とした場合、連続回数(ランレングス値)にゼロがないものとすれば、ランレングスワードRLWの<000>〜<111>は、ランレングス値1〜8を表すことができる。
同色セグメントSEG2(SEG3,SEG4)のように、ランレングス値RLが8以下の場合、図5(a)に示すように、その圧縮画像データは、1個のカラーワードCWと1個のランレングスワードRLWを含む1セットSET1で表される。
ひとつの同色セグメントSEGのランレングス値RLが9以上の場合、ひとつの同色セグメントSEGは、カラーデータCDの値を同一とする複数のセットを含む。たとえばランレングス値RLが17である同色セグメントSEG1は、連続回数値16と1に分割される。つまり同色セグメントSEG1は、2セットSET1,SET2で表される。2セットSET1,SET2のカラーワードCWは同値であり、1個目のランレングスワードRLWは<111>、2個目のランレングスワードRLWは<011>となる。
ランレングス値RLが17〜24の場合、8+8+a(ただし1≦a≦8)に分割することができ、同色セグメントSEGは、3つのセットSETを含みうる。
なお、ここでは理解の容易化のため、1ワード3ビットとしたがその限りではなく、4〜6ビット程度としてもよい。1ワードの最適なビット数は、図形データの形状やサイズを考慮して、圧縮率が高くなるように決めればよい。
図5(b)は、第2のデータ構造を表す。第2のデータ構造では、ランレングス値RLのフォーマット長を可変とする。
カラーワードCWおよびランレングスワードRLWの先頭には、同色セグメントSEGの境界を表すセパレートビットが含まれる。図5(b)の例では、セパレートビットは、同色セグメントの終端を示す終端ビットTBであり、値1が終端を表す。セパレートビットは終端に代えて、始点を表すようにしてもよい。
ランレングス値RLが1の同色セグメントは、終端ビットTBが1であるカラーワードCWのみを含み、ランレングスワードRLWを含まないものとしてもよい。これにより、圧縮率をさらに高めることができる。この場合、4ビットのランレングスワードRLWの<0000>〜<1111>は、ランレングス値2〜17を表すことができる。
たとえば図形データが文字を表す場合、滑らかなフォントを表示するために、アンチエイリアスが施される場合があり、文字の輪郭部分に、ランレングス値RLが1の同色セグメントが発生しやすい。ランレングス値RL=1をランレングスワードRLW無しで表すことにより、特に文字の圧縮率を高めることができる。
終端ビットTB=1が、2個目のランレングスワードRLWに付加されているとき、ランレングス値は、2ワード8ビットで表される。たとえば、1個目のランレングスワードRLWを下位4ビットに、2個目のランレングスワードRLWを上位4ビットに割り当ててもよいし、その逆であってもよい。2個のランレングスワードRLWを結合して得られる8ビットのランレングス値RL<00000000>〜<11111111>は、2〜257を表す。
なおランレングス値の下位ビットから順に、先行するランレングスワードRLWから割り当てることにより、デコードする際に、後続のランレングスワードRLWを読み出す前に、先行するランレングスワードRLWが表すランレングス値RLに相当するピクセル群をマーク(すなわちラスタライズ)することができる。
終端ビットTB=1が、3個目のランレングスワードRLWに付加されているとき、ランレングス値RLは、3ワード12ビットで表される。
図5(a)の第1のデータ構造では、セットSETごとに同じ値のカラーワードCWが含まれるため冗長であり、圧縮率が低くなる場合がある。これに対して第2のデータ構造によれば、カラーワードCWの冗長性をなくせるため、圧縮率を高めることができる。
図5(c)は、第3のデータ構造を表す。第3のデータ構造は、第2のデータ構造と同様に、ランレングス値RLのフォーマット長が可変となっている。第3のデータ構造においてセグメントデータは、ワード毎の終端ビットTBは含まず、ランレングス値RLのワード数を指定するビット(ワード数指定ビット)WBが挿入されている。ワード数指定ビットWBのビット数は特に限定されないが、ここでは例として2ビットとする。ランレングス値RLが2〜17のとき、ワード数指定ビットWBは1(バイナリで<01>)であり、セグメントデータは、1個のランレングスワードRLWを含む。ランレングス値RLが2〜257のとき、ワード数指定ビットWBは2(バイナリで<10>)であり、セグメントデータは、2個のランレングスワードRLWを含む。先頭のランレングスワードRLWはランレングス値RLの下位4ビットを、2個目のランレングスワードRLWはランレングス値RLの上位4ビットを表してもよい。
図5(b)の第2のデータ構造では、ランレングス値のワード数が増加するに従い、終端ビットTBの総個数が増えていくため、圧縮率が低下する傾向にある。これに対して、第3のデータ構造では、ランレングス値のワード数が増加しても、ワード数ビットWBのビット数は一定であるため、圧縮率の低下を抑制できる。なお、第2のデータ構造と第3のデータ構造は、図形データの形状やサイズを考慮して、圧縮率が高くなるように選択すればよい。
その他のデータ構造として、以下のものが考えられる。たとえば第2,第3のデータ構造において、第1のデータ構造と同様に、複数のランレングスワードRLWそれぞれの値の合計をランレングス値RLとしてもよい。たとえばセグメントデータに、値<0001>と<1111>の2個のランレングスワードRLWが含まれるとき、ランレングス値RLを3+17=20としてもよい。
以上がブリッジ回路300の構成である。続いてその動作を説明する。
1. セットアップ状態
ブリッジ回路300を備える機器あるいはシステムが起動すると、ブリッジ回路300がセットアップ状態となる。プロセッサ114は、図形データS5を、サイズデータSIZEとともに制御入力インタフェース310に送信する。エンコーダ322は受信した図形データS5を圧縮し、圧縮画像データS6をメモリ304に格納する。図形データS5が複数ある場合、複数の図形データが順に圧縮される。
ブリッジ回路300を備える機器あるいはシステムが起動すると、ブリッジ回路300がセットアップ状態となる。プロセッサ114は、図形データS5を、サイズデータSIZEとともに制御入力インタフェース310に送信する。エンコーダ322は受信した図形データS5を圧縮し、圧縮画像データS6をメモリ304に格納する。図形データS5が複数ある場合、複数の図形データが順に圧縮される。
2. 通常状態
グラフィックコントローラ110は、ビデオ伝送ライン112を介してビデオ入力インタフェース302にビデオデータS1を送信する。ブリッジ回路300は、ビデオデータS1を処理しタイミングコントローラ120に供給する。タイミングコントローラ120は、ゲートドライバ104およびソースドライバ106を制御し、ディスプレイパネル102に画像を表示させる。
グラフィックコントローラ110は、ビデオ伝送ライン112を介してビデオ入力インタフェース302にビデオデータS1を送信する。ブリッジ回路300は、ビデオデータS1を処理しタイミングコントローラ120に供給する。タイミングコントローラ120は、ゲートドライバ104およびソースドライバ106を制御し、ディスプレイパネル102に画像を表示させる。
プロセッサ114は、ディスプレイパネルにOSD機能を用いて図形を表示したいときに、ビデオデータS1とは別系統で、指示信号S8を送信する。指示信号S8は、セットアップ状態においてブリッジ回路300に送信した複数の図形データS5のうちひとつを指定するID情報、表示位置を指示する位置情報POSを含む。
デコーダ324は、ID情報に対応するアドレス情報S7を参照し、それに対応する圧縮画像データS6にアクセスする。そしてサイズデータSIZEにもとづいて圧縮画像データS6をデコードしてビットマップ形式の図形データS9に展開する。マルチプレクサ330は、図形データS9を、位置情報POSが指定する位置に表示させる。図7は、2個の図形データS91,S92が表示されたディスプレイパネル102を示す図である。
マルチプレクサ330は、図形データS9が配置される領域のフレームデータS10の輝度値を、図形データS9の輝度値に置換してもよい。
以上がブリッジ回路300の動作である。続いてその利点を説明する。
OSD用の図形データのエンコーダ、デコーダをブリッジ回路300に内蔵し、ブリッジ回路300のセットアップごとに図形データS5を与えることにより、様々な図形データの表示が可能となる。
また図形データは、圧縮された形式でメモリ304に格納されるため、メモリ304の容量を小さくでき、コストを下げることができる。図6は、図5(b)の第2のデータ構造を採用したときの同色セグメントの圧縮率を示す図である。ここではランレングスワードRLWのビット幅を4ビットとする。ランレングス値RLが大きくなるにしたがい、高圧縮率が得られている。ランレングス値が1あるいは2の場合、セグメントデータは、元のピクセルデータのデータ量より大きくなる。しかしながら、多くの文字、アイコン、図形において、ランレングス値が1あるいは2はアンチエイリアシング等に限られ、その出現確率は非常に低いため、図形データ全体としてみたときの圧縮率を十分に高めることができる。
また図1では、OSD用の図形データを格納するROM111を、タイミングコントローラ200R側に設ける必要があるが、図2の画像表示システム100では、図形データをROMに格納する必要はない。SRAMなどのメモリ304は、ROMに比べて安価であるため、コストを削減できる。
図1のシステムでは、ROM111は、OTP(ワンタイムプログラマブル)ROMが用いられる。したがってOSD用の図形データを変更あるいは追加したい場合、ROM111を交換する必要があるが、多くの場合、ROMの交換は不可能であり、あるいはできたとしても膨大なコストがかかる。
多くのシステムにおいて、プロセッサ114には、ワンタイムROMではなく、書き換え可能な不揮発性メモリ118、たとえばハードディスクやSSD(Solid State Drive)、EEPROM(Electrically Erasable Programmable Read-Only Memory)、フラッシュメモリなどが接続される。したがって図2の画像表示システム100では、不揮発性メモリ118に格納される図形データを変更し、あるいは追加することにより、OSD用の図形を変更、追加できる。
続いてブリッジ回路300の用途を説明する。図8(a)は、ブリッジ回路300を用いた車載用ディスプレイ装置600を示す図である。車載用ディスプレイ装置600は、コクピット正面のコンソール602に埋め込まれており、車両側のプロセッサから、スピードメータ604、エンジンの回転数を示すタコメータ606、燃料の残量608、ハイブリッド自動車や電気自動車にあってはバッテリの残量などを含むビデオデータS1を受け、それを表示する(図8(a))。
従来では、図8(b)に示すような、何らかの異常や、バッテリ上がりを示す表示灯や警告灯(以下、単に警告灯と総称する)は、ディスプレイパネルの外に、独立したLEDを用いて表示していた。ディスプレイパネル上に警告灯を表示させない理由は以下の通りである。すなわち従来(図1のシステム)のタイミングコントローラ200Rとグラフィックコントローラ110の間は、差動シリアルインタフェースで接続され、システムの起動開始から、タイミングコントローラ200Rとグラフィックコントローラ110の間のシリアルインタフェースのリンクが確立するまでの間、画像データの伝送ができず、したがってディスプレイパネル102に画像を表示できない。あるいは、一旦リンクが確立した後に、ノイズなどの影響でリンクが切断されると、再びリンクが確立するまでの間、ディスプレイパネル102に画像を表示できない。そのほか、ケーブルの抜け、断線が生じた場合、シリアルインタフェースやグラフィックコントローラ110の一部が故障した場合も同様である。これらのように、画像が表示できない状態を、「表示不能状態」と称する。
警告灯は、ドライバに知らせるべき重要な情報を含んでいるため、表示不能状態であっても点灯可能であることが要求される。かかる事情から警告灯はディスプレイパネルの外部に設ける必要があった。
これに対して、実施の形態に係るブリッジ回路300を従来の画像表示システム100Rに追加することで、OSD用の図形データS5として、警告灯を、ディスプレイパネル上に表示することが可能となる。OSDの表示には、差動シリアルインタフェースの通信を必要としないからである。これによりLEDやその駆動回路が不要となるため、コストを下げることができる。またI2CなどのECUの標準機能を用いることができるため、さらにコストを下げることができる。
また、車載用ディスプレイ装置600において、ビデオデータS1が表示できない状況(表示不能状態)が生ずると、ディスプレイパネル102がブラックアウトし、運転に支障をきたす。そこで数字やアルファベットなどを、OSD用の図形データS5として用意しておいてもよい。図8(c)に示すように、走行中に何らかの異常が発生し、スピードメータ604、やタコメータ606が表示不能となった場合に、OSD機能を利用して、車速情報610やエンジンの回転数の情報612をリアルタイムで表示することができ、安全性を高めることができる。
あるいは、自動車のイグニションオンに際して、車載用ディスプレイ装置600が起動する際に、ビデオデータS1が表示できるようになるまでの間、”PLEASE WAIT...”や、現在の時刻などの文字列を、OSD機能を利用して表示することが可能となる。
ブリッジ回路300は、医療用ディスプレイ装置に用いることもできる。医療用ディスプレイ装置は、診察、治療あるいは手術中に、医師や看護師が必要な情報を表示する。医療用ディスプレイ装置においては、ビデオデータS1が表示できない状況においても、重要な情報(たとえば患者の心拍数、血圧など)をOSD機能を用いて表示することが可能となる。
図9は、電子機器500を示す斜視図である。図9の電子機器500は、ラップトップコンピュータやタブレット端末、スマートホン、ポータブルゲーム機、オーディオプレイヤなどであり得る。電子機器500は、筐体502に内蔵されたグラフィックコントローラ110、ディスプレイパネル102、ゲートドライバ104、ソースドライバ106を備える。タイミングコントローラ120とグラフィックコントローラ110の間には、ブリッジ回路300A、伝送路380およびブリッジ回路300Bが設けられる。上述のOSD機能は、2つのブリッジ回路300A,300Bのいずれに実装してもよいが、プロセッサ114は、ブリッジ回路300Aと同じ筐体に実装されるため、ブリッジ回路300AにOSD機能を実装した方が、制御ライン116の長さを短くできるため好適である。
第1の実施の形態に関連する変形例を説明する。
(第1変形例)
実施の形態では、フレームデータS10を背景としてOSD用の図形データS9を表示するものとしたが、その限りではなく、アルファブレンディングによって、OSD用の図形を、透明あるいは半透明で表示してもよい。この場合、カラーデータCDを、透明度を表すα値としてもよい。これにより、図形データS9の背景を透明あるいは半透明として、フレームデータS10に重ねて表示できる。
実施の形態では、フレームデータS10を背景としてOSD用の図形データS9を表示するものとしたが、その限りではなく、アルファブレンディングによって、OSD用の図形を、透明あるいは半透明で表示してもよい。この場合、カラーデータCDを、透明度を表すα値としてもよい。これにより、図形データS9の背景を透明あるいは半透明として、フレームデータS10に重ねて表示できる。
(第2変形例)
エンコーダ322は、24ビットのカラーデータCDを、カラーパレットを利用してさらに圧縮してもよい。たとえば圧縮画像データS6が16色以下で構成されるとき、4ビットのカラーパレットが生成される。エンコーダ322は、新しいカラーのセグメントが現れるたびに、そのカラーをパレットに追加し、カラーデータCDとして、カラーパレットにおける識別子を保持する。すでにカラーパレットに含まれている色の同色セグメントが現れた場合、カラーデータCDとして、その色の識別子を保持する。これによりセグメントデータをさらに圧縮できる。
エンコーダ322は、24ビットのカラーデータCDを、カラーパレットを利用してさらに圧縮してもよい。たとえば圧縮画像データS6が16色以下で構成されるとき、4ビットのカラーパレットが生成される。エンコーダ322は、新しいカラーのセグメントが現れるたびに、そのカラーをパレットに追加し、カラーデータCDとして、カラーパレットにおける識別子を保持する。すでにカラーパレットに含まれている色の同色セグメントが現れた場合、カラーデータCDとして、その色の識別子を保持する。これによりセグメントデータをさらに圧縮できる。
(第3変形例)
制御入力インタフェース310の形式は、レジスタアクセス型には限定されない。たとえばビデオ伝送ライン112と同様に、差動シリアル伝送を用いても良いし、任意のインタフェースで設計することができる。
制御入力インタフェース310の形式は、レジスタアクセス型には限定されない。たとえばビデオ伝送ライン112と同様に、差動シリアル伝送を用いても良いし、任意のインタフェースで設計することができる。
(第4変形例)
実施の形態では、セットアップ状態における図形データS5と、通常状態における指示信号S8を、共通の制御入力インタフェース310によって受信したが、それらは別々のインタフェースであってもよい。
実施の形態では、セットアップ状態における図形データS5と、通常状態における指示信号S8を、共通の制御入力インタフェース310によって受信したが、それらは別々のインタフェースであってもよい。
(第5変形例)
実施の形態では、実装の容易なランレングス圧縮を説明したが、その他の画像圧縮を用いてもよい。また図形データS5や指示信号S8などに、CRC(Cyclic Redundancy Check)などの誤り検出を付加してもよい。CRCの他、パリティやチェックサムなどの誤り検出を付加してもよい。
実施の形態では、実装の容易なランレングス圧縮を説明したが、その他の画像圧縮を用いてもよい。また図形データS5や指示信号S8などに、CRC(Cyclic Redundancy Check)などの誤り検出を付加してもよい。CRCの他、パリティやチェックサムなどの誤り検出を付加してもよい。
(第2の実施の形態)
図10は、第2の実施の形態に係るブリッジ回路400を備える画像表示システム100のブロック図である。ブリッジ回路400の機能は説明した通りであり、別のデバイスから他のデバイスへとビデオデータを中継する機能を備える。
図10は、第2の実施の形態に係るブリッジ回路400を備える画像表示システム100のブロック図である。ブリッジ回路400の機能は説明した通りであり、別のデバイスから他のデバイスへとビデオデータを中継する機能を備える。
ブリッジ回路400は、ビデオ入力インタフェース302、フレームメモリ303、画像処理回路306、ビデオ出力インタフェース308、制御入力インタフェース310、異常検出器340、メモリ342を備える。
ビデオ入力インタフェース302、フレームメモリ303、画像処理回路306、ビデオ出力インタフェース308は、グラフィックコントローラ110からのビデオデータの伝送に関する回路ブロックである。ビデオ入力インタフェース302は、グラフィックコントローラ110とビデオ伝送ライン112を介して接続され、ビデオデータS1を受信する。ビデオ入力インタフェース302とグラフィックコントローラ110とのインタフェースには、LVDS(Low Voltage Differential Signaling)などの差動高速シリアルインタフェースを採用することができる。ビデオ入力インタフェース302が受信したビデオデータS1は、フレームデータS4としてフレームメモリ303に格納される。フレームメモリ303はその限りでないがSRAM(Static Random Access Memory)であってもよい。なおフレームメモリ303は、1フレームの画像データを保持するフレームバッファであってもよいし、1ライン分、あるいは複数のライン分のデータを保持するラインバッファであってもよく、フレームデータS4はラインデータと読み替えてもよい。
画像処理回路306は、フレームデータS4にさまざまな信号処理を施す。画像処理回路306の信号処理は特に限定されず、公知技術を用いればよいが、たとえば、γ(ガンマ)補正、FRC(Frame Rate Control)処理、RGBマッピングなどが例示される。ビデオ出力インタフェース308は、画像処理回路306の処理後の出力ビデオデータS2を、タイミングコントローラ120(あるいは別のブリッジ回路)へと出力する。
異常検出器340およびメモリ342は、異常状態、特に表示不能状態の検出機能に関連して設けられる。
メモリ342は、ビデオデータS1に含まれうる所定図形を記述する基準図形データSREFを保持する。メモリ342は、ROM(Read Only Memory)であってもよいし、フラッシュメモリのような書き換え可能な不揮発性メモリであってもよい。あるいは図13の実施例に関連して説明するように揮発性メモリであってもよい。
異常検出器340は、ビデオデータS1が表すフレームに所定図形が含まれるべきとき、ビデオデータS4と基準図形データSREFにもとづいて異常(すなわち表示不能状態)の有無を判定する。具体的には、ビデオデータS4に、基準図形データSREFが表す所定図形が正しく含まれているか否かを判定し、含まれていれば正常、含まれていなければ異常と判定する。
プロセッサ114は、画像表示システム100を統括的に制御するCPU(Central Processing Unit)やマイコンである。図10では、プロセッサ114がグラフィックコントローラ110と別に設けられる構成を示すが、プロセッサ114の機能がグラフィックコントローラ110に統合されていてもよい。
制御入力インタフェース310は、ビデオ入力インタフェース302とは別に設けられており、ブリッジ回路400はプロセッサ114と通信可能に構成され、プロセッサ114からさまざまな制御信号S11を受信可能となっている。制御入力インタフェース310は、レジスタアクセス型のインタフェースを用いることができ、たとえばSPI(Serial Peripheral Interface)またはI2C(Inter-Integrated Circuit)インタフェースが好適であるがその限りでない。
ブリッジ回路400は、異常検出器340により異常が検出されると、プロセッサ114に割り込みをかけてもよい。これによりプロセッサ114に、異常の発生(表示不能状態の発生)を通知できる。割り込みをかける手法は特に限定されないが、たとえばIRQ(Interrupt Request)を利用してもよい。
以上がブリッジ回路400の構成である。続いてその動作を説明する。
図11は、所定図形の例を示す図である。その限りでないが、所定図形の一例はバッテリを表すアイコンである。メモリ342には、このような所定図形を表す基準図形データSREFが格納されている。
図11は、所定図形の例を示す図である。その限りでないが、所定図形の一例はバッテリを表すアイコンである。メモリ342には、このような所定図形を表す基準図形データSREFが格納されている。
図12(a)、(b)は、ブリッジ回路400による異常検出を説明する図である。図12(a)、(b)には、ビデオ入力インタフェース302が受信したビデオデータS1にもとづくフレームデータS4が示される。ここでは理解の簡単のため、所定図形はすべてのフレームに、所定の位置に含まれているものとする。
図12(a)は、ビデオ入力インタフェース302がビデオデータS1を正常に受信したときのフレームデータS4aを示す。フレームデータS4aには、スピードメータやタコメータなど、さまざまな図形が含まれうる。図12(a)のフレームデータS4aには、図11の所定図形が所定の位置に正しく含まれているため、異常検出器340は正常と判定する。
図12(b)は、ビデオ入力インタフェース302がビデオデータS1を正しく受信できないときのフレームデータS4bを示す。この例では、通信エラーによりフレームデータS4bの下半分の情報が欠損しおり、フレームデータS4bには、図11の所定図形の下側半分が正しく含まれていない。したがって異常検出器340は異常と判定する。
このように、図10のブリッジ回路400によれば、ビデオデータS1がグラフィックコントローラ110から正しく送信されてるかを判定でき、ひいては異常状態を検出できる。
以下、ブリッジ回路400のさらなる機能や特徴を説明する。
好ましくは制御入力インタフェース310がプロセッサ114から受信する制御信号S11には、現在のフレームが異常検出器に340よる判定対象か否かを示す情報S11Aを含んでもよい。これにより、たとえば全フレームに所定図形が含まれている場合に、異常判定を行う頻度(たとえば60フレームに1回、1秒間に1回など)を制御することができる。
この情報S11Aを利用することにより、所定の条件を満たしたときだけ表示されるような図形(文字)を、所定図形とすることも可能である。たとえばクラスターパネルに表示される各種警告灯が、このような図形に該当する。
所定図形の表示位置を可変とすることもできる。この場合、制御入力インタフェース310がプロセッサ114から受信する制御信号S11は、所定図形の表示位置を示す位置情報S11Bを含んでもよい。これにより異常検出器340は、フレームデータS4の位置情報S11Bが示す位置に、所定図形が正しく含まれているかを判定すればよい。
所定図形は、ディスプレイパネル上の端部の、ユーザから見えない所定箇所に、固定的に配置されてもよい。これにより、全フレームを異常検出器340による判定対象とすることができる。
所定図形はひとつに限らず、複数を用意してもよい。この場合、所定図形ごとに基準図形データSREFを用意しておけばよい。
本発明は、図10のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例や変形例を説明する。
図13は、一実施例に係るブリッジ回路400Aを備える画像表示システム100Aのブロック図である。
ブリッジ回路400Aは、電源投入直後において、セットアップ状態となる。一例として、ブリッジ回路400Aには、起動時に、ビデオ入力データを受信してパネルに出力する前段階として、γ補正やRGBマッピングのパラメータ等をセッティングする期間(イニシャライズ期間)が存在する。このイニシャライズ期間の一部を、セットアップ状態としてもよい。
あるいはブリッジ回路400に対して外部からコマンドを与えることにより、セットアップ状態に設定できるようにしてもよい。たとえばブリッジ回路400Aの内部に、セットアップ状態と関連づけたレジスタを設け、外部(たとえばプロセッサ114)からそのレジスタへ1をライトすることにより、セットアップ状態に遷移させてもよい。この場合、ブリッジ回路400Aの起動直後のみでなく、任意のタイミングでセットアップ状態に移行することができる。
この実施例においてメモリ342はSRAM(Static Random Access Memory)であってもよい。制御入力インタフェース310は、セットアップ状態において、プロセッサ114から所定図形を表す図形データS5を受信可能となっている。図形データS5は、不揮発性メモリ118に格納されており、プロセッサ114から制御入力インタフェース310に送信される。図形データS5は、その限りでないがモノクロ、あるいはカラーのビットマップデータであってもよい。また図形データS5が表す対象は、アイコン、図形、文字など任意である。図形データS5は複数であってよい。
ブリッジ回路400Aは、エンコーダ322およびデコーダ324をさらに備える。エンコーダ322は、セットアップ状態において制御入力インタフェース310が受信した図形データS5をエンコードし、基準図形データSREFを生成し、メモリ342に格納する。デコーダ324は、通常状態において、メモリ342から読み出した基準図形データSREFをデコードし、元の所定図形を再生する。
以上がブリッジ回路400Aの構成である。続いて図形データS5の圧縮について説明する。図形データS5の圧縮には、ランレングス圧縮を用いることができる。ランレングス圧縮については図3〜図5を参照して説明した通りである。
以上がブリッジ回路400Aの構成である。続いてその動作を説明する。
1. セットアップ状態
ブリッジ回路400Aを備える機器あるいはシステムが起動すると、ブリッジ回路400がセットアップ状態となる。プロセッサ114は、図形データS5を、サイズデータSIZEとともに制御入力インタフェース310に送信する。エンコーダ322は受信した図形データS5を圧縮し、圧縮画像データS6を基準図形データSREFとしてメモリ342に格納する。図形データS5が複数ある場合、複数の図形データそれぞれが順に圧縮される。
ブリッジ回路400Aを備える機器あるいはシステムが起動すると、ブリッジ回路400がセットアップ状態となる。プロセッサ114は、図形データS5を、サイズデータSIZEとともに制御入力インタフェース310に送信する。エンコーダ322は受信した図形データS5を圧縮し、圧縮画像データS6を基準図形データSREFとしてメモリ342に格納する。図形データS5が複数ある場合、複数の図形データそれぞれが順に圧縮される。
2. 通常状態
グラフィックコントローラ110は、ビデオ伝送ライン112を介してビデオ入力インタフェース302にビデオデータS1を送信する。ブリッジ回路400は、ビデオデータS1を処理し、ゲートドライバ104およびソースドライバ106を制御し、ディスプレイパネルに画像を表示させる。異常検出器340は、デコーダ324が再生した所定図形が、フレームデータS4に正しく含まれているか否かを判定する。
グラフィックコントローラ110は、ビデオ伝送ライン112を介してビデオ入力インタフェース302にビデオデータS1を送信する。ブリッジ回路400は、ビデオデータS1を処理し、ゲートドライバ104およびソースドライバ106を制御し、ディスプレイパネルに画像を表示させる。異常検出器340は、デコーダ324が再生した所定図形が、フレームデータS4に正しく含まれているか否かを判定する。
以上がブリッジ回路400Aの動作である。続いてその利点を説明する。
異常判定用の図形データのエンコーダ、デコーダをブリッジ回路400Aに内蔵し、ブリッジ回路400Aのセットアップごとに図形データS5を与えることにより、様々な図形データを利用して、異常判定が可能となる。
また図形データは、圧縮された形式でメモリ342に格納されるため、メモリ342の容量を小さくでき、コストを下げることができる。図6は、図5(b)の第2のデータ構造を採用したときの同色セグメントの圧縮率を示す図である。ここではランレングスワードRLWのビット幅を4ビットとする。ランレングス値RLが大きくなるにしたがい、高圧縮率が得られている。ランレングス値が1あるいは2の場合、セグメントデータは、元のピクセルデータのデータ量より大きくなる。しかしながら、多くの文字、アイコン、図形において、ランレングス値が1あるいは2はアンチエイリアシング等に限られ、その出現確率は非常に低いため、図形データ全体としてみたときの圧縮率を十分に高めることができる。
基準図形データSREFを格納するメモリ342をROMとするとコストが高くなるが、図13のブリッジ回路400Aでは、メモリ342としてSRAMなどの揮発性メモリを利用できるため、コストを削減できる。
プロセッサ114に接続される不揮発性メモリ118として、ワンタイムROMではなく、書き換え可能な不揮発性メモリ118、たとえばハードディスクやSSD(Solid State Drive)、EEPROM(Electrically Erasable Programmable Read-Only Memory)、フラッシュメモリなどを用いると、以下の利点を享受できる。すなわちメモリ342をワンタイムROMとして、ワンタイムROMに基準図形データSREFを格納しておくと、所定図形の追加や変更ができなくなる。これに対してメモリ342を揮発性メモリとし、プロセッサ114を書き換え可能な不揮発性メモリとすれば、不揮発性メモリ118に格納される図形データを変更し、あるいは追加することにより、異常検出用の図形を容易に変更、追加できる。
図14は、一実施例に係るブリッジ回路400Bを備える画像表示システム100Aのブロック図である。ブリッジ回路400Bは、OSD機能を備える。メモリ342は、OSD用図形データを格納している。好ましくは異常検出のための基準図形データSREFは、OSD用図形データと共用される。これにより、メモリ342の容量を節約できる。
ブリッジ回路400Bは、OSDモードと異常検出モードが切り替え可能となっている。OSDモードと異常検出モードは、プロセッサ114からの制御信号S11に応じて選択可能であってもよい。
OSDモードと異常検出器による判定を行う判定モードとが、選択可能であってもよい。判定モードでは異常検出器340がアクティブとなり、デコーダ324が再生した図形データにもとづいて、異常判定が行われる。異常判定については上述した通りである。
OSDモードでは異常検出器340が無効化され、画像処理回路306のOSD処理部320がアクティブとなる。OSD処理部320は、デコーダ324が再生した図形データを、フレームデータS4と重ね合わせて、出力ビデオデータS2を生成する。
プロセッサ114は、ディスプレイパネルにOSD機能を用いて図形を表示したいときに、制御信号S11によって、ブリッジ回路400BをOSDモードにセットする。
そしてプロセッサ114は、ビデオデータS1とは別系統で、指示信号S8を送信する。指示信号S8は、セットアップ状態においてブリッジ回路400に送信した複数の図形データS5のうちひとつを指定するID情報、表示位置を指示する位置情報POSを含む。
デコーダ324は、ID情報に対応するアドレス情報S7を参照し、それに対応する圧縮画像データS6にアクセスする。そしてサイズデータSIZEにもとづいて圧縮画像データS6をデコードしてビットマップ形式の図形データS9に展開する。OSD処理部320は、図形データS9を、位置情報POSが指定する位置に表示させる。図15は、2個の図形データS91,S92が表示されたディスプレイパネル102を示す図である。
このブリッジ回路400Bによれば、OSD機能と異常検出機能の両方を提供できる。OSD用の図形データと、異常検出用の図形データを共通化することでメモリ342の容量を削減できる。
このブリッジ回路400Bによれば、あるプラットフォームではOSD機能を提供でき、別のプラットフォームでは、異常検出機能を提供できる。
あるいは、ひとつのプラットフォームにおいて、OSD機能と異常検出機能を適応的に選択する自由度を提供することができる。たとえばデフォルトで異常検出機能を有効にしておき、異常検出器340によって異常が検出された場合に、OSD機能を使用してもよい。ビデオ伝送ライン112を介した画像データの伝送に異常が発生すると、プロセッサ114にブリッジ回路400Bから割り込みがかかる。この割り込みを契機としてプロセッサ114は、ブリッジ回路400BをOSDモードにセットする。そしてプロセッサ114は、指示信号S8を適切に発生することにより、ディスプレイに画像を表示することができる。
より好ましくは、OSDモードと、異常検出モードにおいて、OSD用の指示信号S8と、異常検出のための制御信号S11を共通化してもよい。言い換えれば、OSDの制御のためのレジスタと、異常検出のためのレジスタを共通化してもよい。たとえばOSDのための位置情報POSが書き込まれるアドレスと、異常検出モードにおいて所定図形の位置情報S11Bが書き込まれるアドレスは同一であってもよい。これによりレジスタの容量を削減できる。
続いて第2の実施の形態に係るブリッジ回路400の用途を説明する。ブリッジ回路400は、図8(a)の車載用ディスプレイ装置600に用いることができる。車載用ディスプレイ装置600は、コクピット正面のコンソール602に埋め込まれており、車両側のプロセッサから、スピードメータ604、エンジンの回転数を示すタコメータ606、燃料の残量608、ハイブリッド自動車や電気自動車にあってはバッテリの残量などを含むビデオデータS1を受け、それを表示する(図8(a))。
従来では、図8(b)に示すような、何らかの異常や、バッテリ上がりを示す表示灯や警告灯(以下、単に警告灯と総称する)は、ディスプレイパネルの外に、独立したLEDを用いて表示していた。ディスプレイパネル上に警告灯を表示させない理由は以下の通りである。すなわちブリッジ回路400とグラフィックコントローラ110の間は、差動シリアルインタフェースで接続され、システムの起動開始から、ブリッジ回路400とグラフィックコントローラ110の間のシリアルインタフェースのリンクが確立するまでの間、画像データの伝送ができず、したがってディスプレイパネル102に画像を表示できない。あるいは、一旦リンクが確立した後に、ノイズなどの影響でリンクが切断されると、再びリンクが確立するまでの間、ディスプレイパネル102に画像を表示できない。そのほか、ケーブルの抜け、断線が生じた場合、シリアルインタフェースやグラフィックコントローラ110の一部が故障した場合も同様である。これらのように、画像が表示できない状態を、「表示不能状態」と称する。
警告灯は、ドライバに知らせるべき重要な情報を含んでいるため、表示不能状態であっても点灯可能であることが要求される。かかる事情から警告灯はディスプレイパネルの外部に設ける必要があった。
これに対して、実施の形態に係るブリッジ回路400を利用し、OSD用の図形データS5として、警告灯を、ディスプレイパネル上に表示することが可能となる。OSDの表示には、差動シリアルインタフェースの通信を必要としないからである。これによりLEDやその駆動回路が不要となるため、コストを下げることができる。またI2CなどのECUの標準機能を用いることができるため、さらにコストを下げることができる。
また、車載用ディスプレイ装置600において、ビデオデータS1が表示できない状況(表示不能状態)が生ずると、ディスプレイパネル102がブラックアウトし、運転に支障をきたす。そこで数字やアルファベットなどを、OSD用の図形データS5として用意しておいてもよい。走行中に何らかの異常が発生し、スピードメータ604、やタコメータ606が表示不能となった場合に、図8(c)に示すように、OSD機能を利用して、車速情報610やエンジンの回転数の情報612をリアルタイムで表示することができ、安全性を高めることができる。
あるいは、自動車のイグニションオンに際して、車載用ディスプレイ装置600が起動する際に、ビデオデータS1が表示できるようになるまでの間、”PLEASE WAIT...”や、現在の時刻などの文字列を、OSD機能を利用して表示することが可能となる。
ブリッジ回路400は、医療用ディスプレイ装置に用いることもできる。医療用ディスプレイ装置は、診察、治療あるいは手術中に、医師や看護師が必要な情報を表示する。医療用ディスプレイ装置においては、ビデオデータS1が表示できない状況においても、重要な情報(たとえば患者の心拍数、血圧など)をOSD機能を用いて表示することが可能となる。
またブリッジ回路400は、図9の電子機器500に搭載してもよい。
図16(a)〜(c)は、ブリッジ回路300(400)のアプリケーションを示すブロック図である。図16(a)では、ブリッジ回路300(400)は、グラフィックコントローラ110とタイミングコントローラ120の間に設けられる。
図16(b)は、図9の電子機器に採用されるアプリケーションであり、2つのブリッジ回路300(400)が、グラフィックコントローラ110とタイミングコントローラ120の間に直列に設けられる。OSD機能や異常検出機能は、前段または後段のブリッジ回路300に実装することができる。
図16(c)では、ブリッジ回路300(400)は、2系統の出力を有し、2系統のタイミングコントローラに、ビデオ信号を伝送する。
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
100…画像表示システム、102…ディスプレイパネル、104…ゲートドライバ、106…ソースドライバ、110…グラフィックコントローラ、111…ROM、114…プロセッサ、118…不揮発性メモリ、300…ブリッジ回路、400…ブリッジ回路、302…ビデオ入力インタフェース、303…メモリ、304…メモリ、306…メインロジック、308…出力インタフェース、310…制御入力インタフェース、320…OSD処理部、322…エンコーダ、324…デコーダ、330…マルチプレクサ、340…異常検出器、342…メモリ、S1…ビデオデータ、S2…出力ビデオデータ、S4…フレームデータ、S5…図形データ、S6…圧縮画像データ、S7…アドレス情報、S8…指示信号、S9…図形データ、S10…フレームデータ、S11…制御信号、500…電子機器、600…車載用ディスプレイ装置。
本発明は、ブリッジ回路に関する。
Claims (23)
- 通常状態において入力ビデオデータを受信するビデオ入力インタフェースと、
セットアップ状態において、OSD(On Screen Display)用の複数の図形データを受信する制御入力インタフェースと、
前記セットアップ状態において、前記複数の図形データをエンコードし、エンコード後の複数の圧縮画像データをメモリに格納するエンコーダと、
前記通常状態において、前記複数の圧縮画像データのうち、指示信号に応じたひとつを前記メモリから読み出してデコードし、元の前記図形データを再生するデコーダと、
前記入力ビデオデータに前記図形データを重ねて出力するマルチプレクサと、
を備えることを特徴とするブリッジ回路。 - 前記エンコーダは、ランレングス圧縮により前記図形データを圧縮し、
前記圧縮画像データは、少なくともひとつのセグメントデータを含み、各セグメントデータは、同一色の連続するピクセルである同色セグメントを表すことを特徴とする請求項1に記載のブリッジ回路。 - 前記セグメントデータは、色を表すカラーデータと、連続ピクセル数を表すランレングス値と、を含み、
前記ランレングス値のフォーマット長は可変であることを特徴とする請求項2に記載のブリッジ回路。 - 前記セグメントデータは、セパレータビットおよび前記カラーデータを含むカラーワードと、それぞれがセパレータビットおよびランレングス値を含む少なくともひとつのランレングスワードと、を含むことを特徴とする請求項3に記載のブリッジ回路。
- 前記セグメントデータは、前記カラーデータを含むカラーワードと、前記ランレングス値のワード数を表すワード数指定ビットと、前記ワード数分のランレングスワードと、を含むことを特徴とする請求項3に記載のブリッジ回路。
- 前記制御入力インタフェースは、前記図形データのピクセルサイズを指定するサイズデータを受信し、前記圧縮画像データとともに前記メモリに格納することを特徴とする請求項1から5のいずれかに記載のブリッジ回路。
- 前記指示信号は、前記図形データを表示すべき位置を指定する位置情報を含み、前記マルチプレクサは、前記位置情報に応じた位置に、前記図形データを表示することを特徴とする請求項1から6のいずれかに記載のブリッジ回路。
- 前記制御入力インタフェースは、SPI(Serial Peripheral Interface)またはI2C(Inter-Integrated Circuit)インタフェースであることを特徴とする請求項1から7のいずれかに記載のブリッジ回路。
- 入力ビデオデータを受信するビデオ入力インタフェースと、
前記入力ビデオデータに含まれうる所定図形を記述する基準図形データを保持するメモリと、
前記入力ビデオデータにもとづいて、ディスプレイパネルに表示すべき出力ビデオデータを生成する画像処理回路と、
前記入力ビデオデータと前記基準図形データにもとづいて異常の有無を判定する異常検出器と、
を備えることを特徴とするブリッジ回路。 - 前記ビデオ入力インタフェースとは別に設けられた制御入力インタフェースをさらに備え、外部のプロセッサと通信可能に構成されることを特徴とする請求項9に記載のブリッジ回路。
- 前記所定図形の表示位置は可変であり、
前記制御入力インタフェースが前記プロセッサから受信する制御信号は、前記所定図形の前記表示位置を示す位置情報を含むことを特徴とする請求項10に記載のブリッジ回路。 - 前記所定図形は、ユーザが識別不能な状態で所定箇所に固定的に配置されることを特徴とする請求項9に記載のブリッジ回路。
- 前記制御入力インタフェースが前記プロセッサから受信する制御信号は、前記所定図形が前記異常検出器による判定対象か否かを示す情報、現在のフレームが前記異常検出器による判定対象か否かを示す情報、の少なくとも一方を含むことを特徴とする請求項10または11に記載のブリッジ回路。
- OSD機能を備え、
前記メモリはOSD用図形データを格納しており、
前記画像処理回路はOSDモードにおいて、前記入力ビデオデータに前記OSD用図形データを重ね合わせることを特徴とする請求項9から13のいずれかに記載のブリッジ回路。 - 前記基準図形データは、前記OSD用図形データと共用されることを特徴とする請求項14に記載のブリッジ回路。
- 前記OSDモードと、前記異常検出器による判定を行う判定モードとが、選択可能であることを特徴とする請求項14または15に記載のブリッジ回路。
- 前記メモリは不揮発性メモリであることを特徴とする請求項9から16のいずれかに記載のブリッジ回路。
- 前記メモリは揮発性メモリであり、
前記制御入力インタフェースは、セットアップ状態において、前記所定図形を示す画像データを受信可能であり、
前記ブリッジ回路は、
前記セットアップ状態において前記入力ビデオデータをエンコードして圧縮画像データを生成し、前記圧縮画像データを前記基準図形データとして前記メモリに格納するエンコーダと、
通常状態において、前記基準図形データをデコードし、元の前記所定図形を再生するデコーダと、
をさらに備えることを特徴とする請求項10に記載のブリッジ回路。 - 前記エンコーダは、ランレングス圧縮により前記基準図形データを圧縮し、
前記圧縮画像データは、少なくともひとつのセグメントデータを含み、各セグメントデータは、同一色の連続するピクセルである同色セグメントを表すことを特徴とする請求項18に記載のブリッジ回路。 - 前記制御入力インタフェースは、SPI(Serial Peripheral Interface)またはI2C(Inter-Integrated Circuit)インタフェースであることを特徴とする請求項10に記載のブリッジ回路。
- 前記異常検出器により異常が検出されると、前記プロセッサに割り込みをかけることを特徴とする請求項10に記載のブリッジ回路。
- 請求項1から21のいずれかに記載のブリッジ回路を備えることを特徴とするディスプレイ装置。
- 請求項1から21のいずれかに記載のブリッジ回路を備えることを特徴とする電子機器。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018011770 | 2018-01-26 | ||
JP2018011770 | 2018-01-26 | ||
PCT/JP2019/001773 WO2019146568A1 (ja) | 2018-01-26 | 2019-01-22 | ブリッジ回路、それを用いた電子機器、ディスプレイ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2019146568A1 true JPWO2019146568A1 (ja) | 2021-01-14 |
Family
ID=67394600
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019567073A Pending JPWO2019146568A1 (ja) | 2018-01-26 | 2019-01-22 | ブリッジ回路、それを用いた電子機器、ディスプレイ装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US11361737B2 (ja) |
JP (1) | JPWO2019146568A1 (ja) |
CN (1) | CN111656431A (ja) |
DE (1) | DE112019000523T5 (ja) |
WO (1) | WO2019146568A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20220092257A (ko) * | 2020-12-24 | 2022-07-01 | 엘지디스플레이 주식회사 | 레벨 쉬프터, 게이트 구동 회로 및 표시 장치 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013195776A (ja) * | 2012-03-21 | 2013-09-30 | Renesas Electronics Corp | 半導体装置 |
JP2014186196A (ja) * | 2013-03-25 | 2014-10-02 | Toshiba Corp | 映像処理装置および映像表示システム |
US20150193062A1 (en) * | 2014-01-06 | 2015-07-09 | Nvidia Corporation | Method and apparatus for buffering sensor input in a low power system state |
JP2016116126A (ja) * | 2014-12-16 | 2016-06-23 | ローム株式会社 | クロックデータリカバリ回路、タイミングコントローラ、電子機器、クロックデータリカバリ方法 |
WO2018003669A1 (ja) * | 2016-06-27 | 2018-01-04 | ローム株式会社 | タイミングコントローラ、それを用いた電子機器、車載用ディスプレイ装置、医療用ディスプレイ装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06317782A (ja) | 1993-03-25 | 1994-11-15 | Toshiba Corp | 表示装置 |
JP2002169524A (ja) | 2000-12-01 | 2002-06-14 | Sony Corp | 通信方法および装置、ならびに、表示方法および装置 |
JP2006197524A (ja) * | 2005-01-17 | 2006-07-27 | Ricoh Co Ltd | 撮像装置 |
JPWO2007083597A1 (ja) * | 2006-01-17 | 2009-06-11 | パナソニック株式会社 | 信号処理装置および光ディスク装置 |
WO2010095381A1 (ja) * | 2009-02-20 | 2010-08-26 | パナソニック株式会社 | 記録媒体、再生装置、集積回路 |
JP5887081B2 (ja) * | 2011-07-26 | 2016-03-16 | ローム株式会社 | Ac/dcコンバータおよびそれを用いたac電源アダプタおよび電子機器 |
JP6698412B2 (ja) * | 2016-02-03 | 2020-05-27 | ローム株式会社 | タイミングコントローラ、それを用いた電子機器、車載用または医療用ディスプレイ装置 |
-
2019
- 2019-01-22 CN CN201980009982.1A patent/CN111656431A/zh not_active Withdrawn
- 2019-01-22 WO PCT/JP2019/001773 patent/WO2019146568A1/ja active Application Filing
- 2019-01-22 DE DE112019000523.5T patent/DE112019000523T5/de active Pending
- 2019-01-22 JP JP2019567073A patent/JPWO2019146568A1/ja active Pending
-
2020
- 2020-07-23 US US16/936,592 patent/US11361737B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013195776A (ja) * | 2012-03-21 | 2013-09-30 | Renesas Electronics Corp | 半導体装置 |
JP2014186196A (ja) * | 2013-03-25 | 2014-10-02 | Toshiba Corp | 映像処理装置および映像表示システム |
US20150193062A1 (en) * | 2014-01-06 | 2015-07-09 | Nvidia Corporation | Method and apparatus for buffering sensor input in a low power system state |
JP2016116126A (ja) * | 2014-12-16 | 2016-06-23 | ローム株式会社 | クロックデータリカバリ回路、タイミングコントローラ、電子機器、クロックデータリカバリ方法 |
WO2018003669A1 (ja) * | 2016-06-27 | 2018-01-04 | ローム株式会社 | タイミングコントローラ、それを用いた電子機器、車載用ディスプレイ装置、医療用ディスプレイ装置 |
Also Published As
Publication number | Publication date |
---|---|
DE112019000523T5 (de) | 2020-10-15 |
CN111656431A (zh) | 2020-09-11 |
WO2019146568A1 (ja) | 2019-08-01 |
US20200357365A1 (en) | 2020-11-12 |
US11361737B2 (en) | 2022-06-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6754429B2 (ja) | タイミングコントローラ、それを用いた電子機器、車載用ディスプレイ装置、医療用ディスプレイ装置 | |
KR101548337B1 (ko) | 와이드 컬러 개멋 디스플레이 시스템 | |
JP6698412B2 (ja) | タイミングコントローラ、それを用いた電子機器、車載用または医療用ディスプレイ装置 | |
US11367415B2 (en) | Semiconductor apparatus | |
US11186294B2 (en) | In-vehicle timing controller and vehicle using the same | |
JPWO2019146568A1 (ja) | ブリッジ回路、それを用いた電子機器、ディスプレイ装置 | |
US10235931B2 (en) | Timing controller | |
JP7097507B2 (ja) | 半導体装置、それを用いた車載用ディスプレイシステム、電子機器 | |
US11961434B2 (en) | Device and method for detecting screen freeze error of display of vehicle | |
US8194084B2 (en) | Display apparatus and image display method | |
JP7336325B2 (ja) | 半導体装置、それを用いた自動車、ディスプレイ装置 | |
US11715442B2 (en) | Semiconductor apparatus with OSD function | |
JP6184293B2 (ja) | 表示画像生成装置、表示画像生成方法 | |
US12062309B2 (en) | Device and method for detecting screen freeze error of display of vehicle | |
JP2010128292A (ja) | 画像表示システム | |
CN117097852A (zh) | 一种汽车电子仪表屏的图标显示方法及装置 | |
CN117097851A (zh) | 一种汽车电子仪表屏的图标显示方法及装置 | |
CN115151971A (zh) | 用于显示的动态伽玛曲线使用 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200618 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210406 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20211102 |