WO2017159536A1

WO2017159536A1 - 入力電圧制御装置

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Publication number: WO2017159536A1
Application number: PCT/JP2017/009476
Authority: WO
Inventors: 羽田　正二
Original assignee: Ntn株式会社
Priority date: 2016-03-18
Filing date: 2017-03-09
Publication date: 2017-09-21
Also published as: JP6641208B2; US10528072B2; EP3432435A1; JP2017175677A; EP3432435A4; KR20180124022A; EP3432435B1; US20190165574A1; CN109075570A

Abstract

【課題】ＤＣバスの電圧レベルに応じて負荷装置毎に電力の供給と遮断を制御する。【解決手段】電源ラインＬ１（端子Ｔ１）に例えば３００Ｖ～３８０Ｖ、電源ラインＬ２の一方の線（端子Ｔ２）に例えば０Ｖが印加される。電源ラインＬ１の電位と電源ラインＬ２の一方の線の電位との電位差である入力電圧Ｖｉｎは変動する。定電圧生成部２は、電源ラインＬ３に一定の電位（例えば２４Ｖ）を出力する。基準電位生成部３Ａは例えば１０Ｖの基準電位を出力する。比較電位生成部４Ａは、入力電圧Ｖｉｎに基づいて例えば０Ｖ～２４Ｖの範囲で比較電位を出力する。コンパレータ５は、基準電位と比較電位との比較に基づいて導通電位（例えば、２４Ｖ）または遮断電位（例えば０Ｖ）を出力する。コンパレータ５が導通電位を出力するときにＮＭＯＳトランジスタ６のソースとドレイン間は導通し、遮断電位を出力するときにソースとドレイン間は遮断される。

Description

入力電圧制御装置

　本発明は、直流電圧が供給されるバス（以下、ＤＣバスという。）に複数の負荷装置が接続されたシステムにおいて、ＤＣバスと各負荷装置との間にそれぞれ配設され、各負荷装置への入力電圧の供給を制御する入力電圧制御装置に関する。

　特許文献１は、出力電力が変動する複数の発電装置と複数の負荷装置とがＤＣバスに接続された分散電源システムを開示する。発電装置は、たとえば、太陽光発電装置や風力発電装置である。このシステムは、ＤＣバスの電圧が低下したときに、電圧レベルに応じて重要度の低い負荷装置を選択して段階的に給電を遮断する。

　また、スマートグリッドへの適用を目指して、３８０Ｖ程度の高電圧直流（ＨＶＤＣ：Ｈｉｇｈ　Ｖｏｌｔａｇｅ　Ｄｉｒｅｃｔ　Ｃｕｒｒｅｎｔ）送電の研究開発が進められている。このような大規模な送配電系統では、個々の負荷装置が自律的に自らへの入力電圧の供給を制御することが望ましい。
　例えば、特許文献２は、電圧変換回路への入力電圧が低下したことを検知すると、その電圧変換回路への入力電流を減じ、その電圧変換回路が負荷に供給する電力を減少させる電圧変換装置を開示する。

特開２００３－３３９１１８号公報特開２０１３－１２６２７７号公報

　特許文献１には、ＤＣバスの電圧レベルに応じて重要度の低い負荷装置を選択して段階的に給電を遮断すると記載されているのみであり、そのための具体的な手段については記載されていない。
　また、特許文献２に記載の電圧変換装置は、ＤＣバスの電圧レベルが低下すると、それに応じて負荷に供給する電力を減少させる。しかし、例えば、コンピュータのように、電力を漸減させることが望ましくない負荷装置がある。

　本発明の目的は、ＤＣバスと個々の負荷装置との間に配設され、負荷装置毎にＤＣバスの電圧レベルに応じて電力の供給と遮断を制御することができる入力電圧制御装置を提供することである。

　上記目的を達成するために、本発明の入力電圧制御装置は、
　第１の電位が印加される第１の電源ラインと、
　一方の線と他方の線に分割されており、当該一方の線に第２の電位が印加される第２の電源ラインと、
　第３の電源ラインと、
　前記第１の電源ラインから供給される第１の電位と前記第２の電源ラインの一方の線から供給される第２の電位とによって動作し、前記第２の電位との電位差が一定である第３の電位を前記第３の電源ラインに出力する定電圧生成部と、
　前記第３の電源ラインと前記第２の電源ラインの一方の線とに接続され、前記第３の電位と前記第２の電位とに基づいて基準電位を生成し、当該基準電位を出力する基準電位生成部と、
　前記第１の電源ラインと前記第２の電源ラインの一方の線に接続され、前記第１の電位と前記第２の電位に基づいて比較電位を生成し、当該比較電位を出力する比較電位生成部と、
　前記第３の電源ラインから供給される第３の電位と前記第２の電源ラインの一方の線から供給される第２の電位とによって動作し、前記基準電位と前記比較電位との比較に基づいて導通電位または遮断電位を出力するコンパレータと、
　電流路の一端が前記第２の電源ラインの一方の線に接続され、当該電流路の他端が前記第２の電源ラインの他方の線に接続され、制御端が前記コンパレータの出力端に接続されており、当該制御端に前記導通電位が入力されるときに当該電流路を導通させ、当該制御端に前記遮断電位が入力されるときに当該電流路を遮断する半導体素子と、
　を備えることを特徴とする。

　好ましくは、本発明の入力電圧制御装置は、
　前記基準電位生成部が、少なくとも１個の可変抵抗を含み、当該可変抵抗の抵抗値を変更することによって前記基準電位を変更することができることを特徴とする。

　好ましくは、本発明の入力電圧制御装置は、
　前記比較電位生成部が、少なくとも１個の可変抵抗を含み、当該可変抵抗の抵抗値を変更することによって前記比較電位を変更することができることを特徴とする。

　好ましくは、本発明の入力電圧制御装置は、
　前記比較電位生成部が、前記第１の電源ラインから供給される第１の電位と前記第２の電源ラインの一方の線から供給される第２の電位との電位差である電圧を降下させる電圧分担素子を含み、当該降下した電圧に基づいて前記比較電位を生成することを特徴とする。

　好ましくは、本発明の入力電圧制御装置は、
　前記半導体素子が、ＮＭＯＳトランジスタであり、
　前記コンパレータの非反転入力端と反転入力端に、それぞれ前記比較電位と前記基準電位が入力される、
　ことを特徴とする。

　本発明によれば、ＤＣバスの電圧レベルに応じて負荷装置毎に電力の供給と遮断を制御することができる。

本発明の第１の実施形態に係る入力電圧制御装置の構成の一例を示す図である。図１の入力電圧制御装置における入力電圧と基準電位と比較電位との関係の一例を示す図である。定電圧生成部の構成の一例を示す図である。本発明の第２の実施形態に係る入力電圧制御装置の構成の一例を示す図である。図４の入力電圧制御装置における入力電圧と基準電位と比較電位との関係の一例を示す図である。本発明の第３の実施形態に係る入力電圧制御装置の構成の一例を示す図である。図６の入力電圧制御装置における入力電圧と基準電位と比較電位との関係の一例を示す図である。

　以下、本発明の実施形態に係る入力電圧制御装置について図面を参照しながら詳細に説明する。なお、実施形態を説明する全図において、共通の構成要素には同一の符号を付し、繰り返しの説明を省略する。

　図１は、本発明の第１の実施形態に係る入力電圧制御装置１Ａの構成の一例を示す。
　入力電圧制御装置１Ａは、第１の電源ラインである電源ラインＬ１と、第２の電源ラインである電源ラインＬ２と、第３の電源ラインである電源ラインＬ３と、平滑用コンデンサＣ１と、定電圧生成部２と、基準電位生成部３Ａと、比較電位生成部４Ａと、コンパレータ５と、ヒステリシス用抵抗Ｒ５と、半導体素子であるＮＭＯＳトランジスタ６と、トランス７と、抵抗Ｒ６と、ダイオードＤ１とを有する。
　電源ラインＬ１は、端子Ｔ１と端子Ｔ３に接続されている。
　電源ラインＬ２は、一方の線と他方の線に分割されている。一方の線と他方の線の間にはＮＭＯＳトランジスタ６が配設されている。電源ラインＬ２の一方の線は端子Ｔ２とＮＭＯＳトランジスタ６のソースに接続されている。
　電源ラインＬ２の他方の線は、ＮＭＯＳトランジスタ６のドレインと端子Ｔ２に接続される。

　ただし、図１の入力電圧制御装置１Ａでは、電源ラインＬ２の他方の線の中間に並列接続されたトランス７とダイオードＤ１が配設されている。トランス７の一次コイルの一端とダイオードＤ１のアノードとがＮＭＯＳトランジスタ６のドレイン（Ｄ）に接続され、トランス７の一次コイルの他端とダイオードＤ１のカソードとが端子Ｔ４に接続されている。トランス７の二次コイルの一端と他端は抵抗Ｒ６を介してループ状に接続されている。
　この構成によれば、ダイオードＤ１により、ＮＭＯＳトランジスタ６がオフした時の逆起電圧を抑止することができる。また、トランス７により、ＮＭＯＳトランジスタ６がオンした時に相互誘導により抵抗Ｒ６で電流制限すると共に磁気飽和を抑圧することができる。抵抗Ｒ６は、負荷装置に対し、突入電流を抑止する度合いを決める。トランス７は、突入電流を抑制し終わった後は相互誘導が無くなり、巻線抵抗のみ（略０Ω）となるため、通常時は電力損失を生じない。

　端子Ｔ１と端子Ｔ２は、外部のＤＣバスに接続される。ＤＣバスは、例えば高電圧直流送配電系統の一部を構成する。端子Ｔ１には、第１の電位である電位Ｖ１が印加される。端子Ｔ２には、第２の電位である電位Ｖ２が印加される。電位Ｖ１と電位Ｖ２の電位差が入力電圧Ｖｉｎである。電位Ｖ１と電位Ｖ２は例えばそれぞれ３８０Ｖと０Ｖである。または、電位Ｖ１と電位Ｖ２は例えばそれぞれ１９０Ｖと－１９０Ｖであってもよい。ただし、端子Ｔ１と端子Ｔ２に印加される電位Ｖ１と電位Ｖ２（入力電圧Ｖｉｎ）は変動する。
　端子Ｔ３と端子Ｔ４には、通常照明、非常用照明、冷暖房機、コンピュータ、製造装置等の様々な負荷装置が接続される。
　平滑用コンデンサＣ１の一方の端子と他方の端子は、電源ラインＬ１と電源ラインＬ２の一方の線とにそれぞれ接続されている。平滑用コンデンサＣ１は、入力電圧Ｖｉｎの変動を平滑化する。

　定電圧生成部２は、電源ラインＬ１と電源ラインＬ２の一方の線から供給される電圧（入力電圧Ｖｉｎ）によって動作し、第３の電位である電位Ｖ３を出力端子Ｏｕｔから電源ラインＬ３に出力する。定電圧生成部２の出力、すなわち電位Ｖ３と電位Ｖ２との電位差（電圧、例えば２４Ｖ）は、一定であって安定している。定電圧生成部２の構成の一例について、図３を参照して後で詳細に説明する。
　基準電位生成部３Ａは、電源ラインＬ３と電源ラインＬ２の一方の線とに接続される。基準電位生成部３Ａは、可変抵抗ＶＲ１と可変抵抗ＶＲ２とを有する。可変抵抗ＶＲ１は、一端が電源ラインＬ３に接続されており、他端が可変抵抗ＶＲ２の一端に接続されている。可変抵抗ＶＲ２の他端は電源ラインＬ２に接続されている。基準電位生成部３Ａは、可変抵抗ＶＲ１と可変抵抗ＶＲ２によって電位Ｖ３と電位Ｖ２の電位差（電圧）を分圧して基準電位Ｖｒｅｆを生成し、それを出力する。

　比較電位生成部４Ａは、電源ラインＬ１と電源ラインＬ２の一方の線とに接続される。比較電位生成部４Ａは、抵抗Ｒ３と抵抗Ｒ４とを有する。抵抗Ｒ３は、一端が電源ラインＬ１に接続されており、他端が抵抗Ｒ４の一端に接続されている。抵抗Ｒ４の他端は電源ラインＬ２に接続されている。電位Ｖ１と電位Ｖ２との電位差（入力電圧Ｖｉｎ）は変動する。比較電位生成部４Ａは、抵抗Ｒ３と抵抗Ｒ４によって入力電圧Ｖｉｎを分圧して電位Ｖ３と電位Ｖ１の電位差の範囲（例えば、０Ｖ～２４Ｖの範囲）で比較電位Ｖｃｍｐを生成し、それを出力する。

　コンパレータ５は、電源ラインＬ３と電源ラインＬ２の一方の線とから供給される電圧（電位Ｖ３と電位Ｖ２の電位差、例えば２４Ｖ）によって動作する。コンパレータ５の反転入力端には基準電位生成部３Ａの出力である基準電位Ｖｒｅｆが入力される。コンパレータ５の非反転入力端には比較電位生成部４Ａの出力である比較電位Ｖｃｍｐが入力される。コンパレータ５は、比較電位Ｖｃｍｐと基準電位Ｖｒｅｆとの比較に基づいて導通電位（例えば２４Ｖ）または遮断電位（例えば０Ｖ）を出力する。
　コンパレータ５の出力端と非反転入力端には、ヒステリシス用抵抗Ｒ５の一方の端子と他方の端子がそれぞれ接続されている。ヒステリシス用抵抗Ｒ５は、コンパレータ５の出力にヒステリシスを付与する。ヒステリシス用抵抗Ｒ５が無い場合、コンパレータ５は、比較電位Ｖｃｍｐが基準電位Ｖｒｅｆより大きいときに導通電位を出力し、比較電位Ｖｃｍｐが基準電位Ｖｒｅｆより小さいときに遮断電位を出力する。ただし、ヒステリシスがあるため、基準電位Ｖｒｅｆより高かった比較電位Ｖｃｍｐが徐々に低下していき、比較電位Ｖｃｍｐが基準電位Ｖｒｅｆより所定の電位だけ下がったときに、コンパレータ５はその出力を導通電位から遮断電位に変える。また、基準電位Ｖｒｅｆより低かった比較電位Ｖｃｍｐが徐々に上がっていき、比較電位Ｖｃｍｐが基準電位Ｖｒｅｆより所定の電位だけ高くなったときに、コンパレータ５はその出力を遮断電位から導通電位に変える。

　上述したように、ＮＭＯＳトランジスタ６のソースは電源ラインＬ２の一方の線に接続され、ドレインは電源ラインＬ２の他方の線に接続されている。そして、ＮＭＯＳトランジスタ６のゲートはコンパレータ５の出力端に接続されている。ＮＭＯＳトランジスタ６は、ゲートに導通電位（例えば２４Ｖ）が入力されるときにソース－ドレイン間の電流路を導通させる。このとき、端子Ｔ３と端子Ｔ４に接続されている負荷装置に電力が供給される。また、ＮＭＯＳトランジスタ６は、ゲートに遮断電位（例えば０Ｖ）が入力されるときに電流路を遮断する。このとき、負荷装置への電力の供給は遮断される。

　図２は、図１の入力電圧制御装置１Ａにおける入力電圧Ｖｉｎと基準電位Ｖｒｅｆと比較電位Ｖｃｍｐとの関係の一例を示す。
　可変抵抗ＶＲ１と可変抵抗ＶＲ２の抵抗値をそれぞれｖｒ１とｖｒ２とすると、基準電位Ｖｒｅｆは次の（１）式により生成される。

　また、抵抗Ｒ３と抵抗Ｒ４の抵抗値をそれぞれｒ３とｒ４とすると、次の（２）式に示すように比較電位Ｖｃｍｐは入力電圧Ｖｉｎを分圧することよって生成される。（３）式に示すようにその分圧比をａとすると、比較電位Ｖｃｍｐは（４）式で表される。

　図２に示すように、比較電位Ｖｃｍｐは、傾きａの直線である。一方、基準電位Ｖｒｅｆは傾きのない直線である。ただし、基準電位Ｖｒｅｆは、抵抗値ｖｒ１と抵抗値ｖｒ２を変化させることにより、変化させることができる。
　ヒステリシス用抵抗Ｒ５がないと仮定すると、コンパレータ５の出力は比較電位Ｖｃｍｐと基準電位Ｖｒｅｆの交点で導通電位から遮断電位へ、またはその逆に変化する。例えば、抵抗値ｖｒ１と抵抗値ｖｒ２を調整することによって基準電位Ｖｒｅｆが高い値に設定されている場合、入力電圧ＶｉｎがＶｈｉｇｈであるときにコンパレータ５の出力は導通電位から遮断電位へ、またはその逆に変化する。一方、基準電位Ｖｒｅｆが低い値に設定されている場合、入力電圧ＶｉｎがＶｌｏｗであるときにコンパレータ５の出力は導通電位から遮断電位へ、またはその逆に変化する。
　このように、第１の実施形態に係る入力電圧制御装置１Ａは、基準電位生成部３Ａに含まれる可変抵抗ＶＲ１と可変抵抗ＶＲ２の抵抗値を調整することにより、負荷装置毎に入力電圧Ｖｉｎに応じて電力の供給と遮断を制御することができる。
　なお、上記説明では基準電位生成部３Ａが可変抵抗ＶＲ１と可変抵抗ＶＲ２を含むとしたが、いずれか一方は抵抗値が固定の抵抗であってもよい。

　図３は、定電圧生成部２の構成の一例を示す。
　定電圧生成部２は、チェナーダイオードＺ２０と、チェナーダイオードＺ２１と、ＮＰＮトランジスタＴｒ２０と、ＮＰＮトランジスタＴｒ２１と、抵抗Ｒ２０と、抵抗Ｒ２１と、抵抗Ｒ２２と、コンデンサＣ２０とを有する。
　チェナーダイオードＺ２０は、アノードが電源ラインＬ２に接続されており、カソードが抵抗Ｒ２１の一端に接続されている。抵抗Ｒ２１の他端は電源ラインＬ１に接続されている。
　ＮＰＮトランジスタＴｒ２０とＮＰＮトランジスタＴｒ２１はダーリントン接続されている。
　ＮＰＮトランジスタＴｒ２０のベースは、チェナーダイオードＺ２０のカソードと抵抗Ｒ２１の一端とに接続されている。ＮＰＮトランジスタＴｒ２０のエミッタは抵抗Ｒ２２を介して出力端子Ｏｕｔに接続されている。ＮＰＮトランジスタＴｒ２１のエミッタは出力端子Ｏｕｔに接続されている。
　ＮＰＮトランジスタＴｒ２０のコレクタとＮＰＮトランジスタＴｒ２１のコレクタは、抵抗Ｒ２０の一端に接続されている。抵抗Ｒ２０の他端は電源ラインＬ１に接続されている。なお、抵抗２０は、放熱のために入力電圧制御装置１Ａに外付けされる。
　チェナーダイオードＺ２１は、アノードが出力端子Ｏｕｔに接続されており、カソードがチェナーダイオードＺ２０のカソードと抵抗Ｒ２１の一端に接続されている。
　コンデンサＣ２０の一端と他端は、それぞれ電源ラインＬ２と出力端子Ｏｕｔに接続されている。
　定電圧生成部２は、出力端子Ｏｕｔから一定の安定した電圧（例えば２４Ｖ）を出力する。

　図４は、本発明の第２の実施形態に係る入力電圧制御装置１Ｂの構成の一例を示す。
　入力電圧制御装置１Ｂは、第１の電源ラインである電源ラインＬ１と、第２の電源ラインである電源ラインＬ２と、第３の電源ラインである電源ラインＬ３と、平滑用コンデンサＣ１と、定電圧生成部２と、基準電位生成部３Ｂと、比較電位生成部４Ｂと、コンパレータ５と、ヒステリシス用抵抗Ｒ５と、半導体素子であるＮＭＯＳトランジスタ６と、トランス７と、抵抗Ｒ６と、ダイオードＤ１とを有する。
　入力電圧制御装置１Ｂは、基準電位生成部３Ｂおよび比較電位生成部４Ｂの構成が第１の実施形態に係る入力電圧制御装置１Ａの基準電位生成部３Ａおよび比較電位生成部４Ａと異なる。他の構成は、入力電圧制御装置１Ａと同一である。

　基準電位生成部３Ｂは、電源ラインＬ３と電源ラインＬ２の一方の線に接続される。基準電位生成部３Ｂは、抵抗Ｒ１と抵抗Ｒ２とを有する。抵抗Ｒ１は、一端が電源ラインＬ３に接続されており、他端が抵抗Ｒ２の一端に接続されている。抵抗Ｒ２の他端は電源ラインＬ２に接続されている。基準電位生成部３Ｂは、抵抗Ｒ１と抵抗Ｒ２によって電位Ｖ３と電位Ｖ２の電位差（電圧）を分圧して基準電位Ｖｒｅｆを生成し、それを出力する。
　比較電位生成部４Ｂは、電源ラインＬ１と電源ラインＬ２に接続される。比較電位生成部４Ｂは、可変抵抗ＶＲ３と可変抵抗ＶＲ４とを有する。可変抵抗ＶＲ３は、一端が電源ラインＬ１に接続されており、他端が可変抵抗ＶＲ４の一端に接続されている。可変抵抗ＶＲ４の他端は電源ラインＬ２に接続されている。電位Ｖ１と電位Ｖ２との電位差（入力電圧Ｖｉｎ）は変動する。比較電位生成部４Ｂは、可変抵抗ＶＲ３と可変抵抗ＶＲ４によって入力電圧Ｖｉｎを分圧して電位Ｖ３と電位Ｖ１の電位差の範囲（例えば、０Ｖ～２４Ｖの範囲）で比較電位Ｖｃｍｐを生成し、それを出力する。

　図５は、図４の入力電圧制御装置１Ｂにおける入力電圧Ｖｉｎと基準電位Ｖｒｅｆと比較電位Ｖｃｍｐとの関係の一例を示す。
　抵抗Ｒ１と抵抗Ｒ２の抵抗値をそれぞれｒ１とｒ２とすると、基準電位Ｖｒｅｆは次の（５）式により生成される。

　また、可変抵抗ＶＲ３と可変抵抗ＶＲ４の抵抗値をそれぞれｖｒ３とｖｒ４とすると、次の（６）式に示すように比較電位Ｖｃｍｐは入力電圧Ｖｉｎを分圧することよって生成される。（７）式に示すようにその分圧比をＡとすると、比較電位Ｖｃｍｐ１は（８）式で表される。そして、可変抵抗ＶＲ３と可変抵抗ＶＲ４の抵抗値をそれぞれｖｒ３’とｖｒ４’に変更し、（９）式に示すようにその分圧比をＢとすると、比較電位Ｖｃｍｐ２は（１０）式で表される。

　図５に示すように、比較電位Ｖｃｍｐ１と比較電位Ｖｃｍｐ２は、それぞれ傾きＡと傾きＢの直線である。ただし、傾きＡは傾きＢより大きい。一方、基準電位Ｖｒｅｆは傾きのない直線である。
　ヒステリシス用抵抗Ｒ５がないと仮定すると、コンパレータ５の出力は比較電位Ｖｃｍｐ１または比較電位Ｖｃｍｐ２と基準電位Ｖｒｅｆの交点で導通電位から遮断電位へ、またはその逆に変化する。比較電位Ｖｃｍｐ１は、傾きが比較電位Ｖｃｍｐ２より大きいため、入力電圧ＶｉｎがＶｌｏｗであるときに基準電位Ｖｒｅｆと交差し、コンパレータ５の出力が導通電位から遮断電位へ、またはその逆に変化する。一方、比較電位Ｖｃｍｐ２は、入力電圧ＶｉｎがＶｈｉｇｈであるときに基準電位Ｖｒｅｆと交差し、コンパレータ５の出力が導通電位から遮断電位へ、またはその逆に変化する。
　このように、第２の実施形態に係る入力電圧制御装置１Ｂは、比較電位生成部４Ｂに含まれる可変抵抗ＶＲ３と可変抵抗ＶＲ４の抵抗値を調整することにより、負荷装置毎に入力電圧Ｖｉｎに応じて電力の供給と遮断を制御することができる。
　なお、上記説明では比較電位生成部４Ｂが可変抵抗ＶＲ３と可変抵抗ＶＲ４を含むとしたが、いずれか一方は抵抗値が固定の抵抗であってもよい。

　図６は、本発明の第３の実施形態に係る入力電圧制御装置１Ｃの構成の一例を示す。
　入力電圧制御装置１Ｃは、第１の電源ラインである電源ラインＬ１と、第２の電源ラインである電源ラインＬ２と、第３の電源ラインである電源ラインＬ３と、平滑用コンデンサＣ１と、定電圧生成部２と、基準電位生成部３Ｂと、比較電位生成部４Ｃと、コンパレータ５と、ヒステリシス用抵抗Ｒ５と、半導体素子であるＮＭＯＳトランジスタ６と、トランス７と、抵抗Ｒ６と、ダイオードＤ１とを有する。
　入力電圧制御装置１Ｃは、比較電位生成部４Ｃの構成が第２の実施形態に係る入力電圧制御装置１Ｂの比較電位生成部４Ｂと異なる。他の構成は、入力電圧制御装置１Ｂと同一である。

　比較電位生成部４Ｃは、電源ラインＬ１と電源ラインＬ２に接続される。比較電位生成部４Ｃは、抵抗Ｒ３とチェナーダイオードＺＤと抵抗Ｒ４とを有する。抵抗Ｒ３は、一端が電源ラインＬ１に接続されており、他端がチェナーダイオードＺＤのカソードに接続されている。チェナーダイオードＺＤのアノードは抵抗Ｒ４の一端に接続されている。抵抗Ｒ４の他端は電源ラインＬ２に接続されている。電位Ｖ１と電位Ｖ２との電位差（入力電圧Ｖｉｎ）は変動する。
　チェナーダイオードＺＤはそのチェナー電圧（降伏電圧）だけ電圧を分担する電圧分担素子である。チェナーダイオードＺＤはそのチェナー電圧だけ入力電圧Ｖｉｎを降下させる。抵抗Ｒ３と抵抗Ｒ４は降下した電圧を分圧して電位Ｖ３と電位Ｖ１の電位差の範囲（例えば、０Ｖ～２４Ｖの範囲）で比較電位Ｖｃｍｐを生成する。比較電位生成部４Ｃは、比較電位Ｖｃｍｐを出力する。

　図７は、図６の入力電圧制御装置１Ｃにおける入力電圧Ｖｉｎと基準電位Ｖｒｅｆと比較電位Ｖｃｍｐとの関係の一例を示す。
　基準電位Ｖｒｅｆは上述した（５）式により生成される。
　また、抵抗Ｒ３と抵抗Ｒ４の抵抗値をそれぞれｒ３とｒ４とすると、チェナーダイオードＺＤが無い場合、上述した（２）式に示すように比較電位Ｖｃｍｐは入力電圧Ｖｉｎを分圧することよって生成される。上述した（３）式に示すようにその分圧比をａとすると、チェナーダイオードＺＤが無い場合の比較電位Ｖｃｍｐ３は上述した（４）式と同様に次の（１１）式で表される。チェナーダイオードＺＤのチェナー電圧をＶｚｄとすると、チェナーダイオードＺＤがある場合の比較電位Ｖｃｍｐ４は次の（１２）式となる。

　図７に示すように、比較電位Ｖｃｍｐ３と比較電位Ｖｃｍｐ４は、同一の傾きａの直線である。ただし、比較電位Ｖｃｍｐ４はチェナー電圧Ｖｚｄだけ入力電圧Ｖｉｎの高い側に平行移動している。一方、基準電位Ｖｒｅｆは傾きのない直線である。
　ヒステリシス用抵抗Ｒ５がないと仮定すると、コンパレータ５の出力は比較電位Ｖｃｍｐ３または比較電位Ｖｃｍｐ４と基準電位Ｖｒｅｆの交点で導通電位から遮断電位へ、またはその逆に変化する。比較電位Ｖｃｍｐ３は、入力電圧ＶｉｎがＶｌｏｗであるときに基準電位Ｖｒｅｆと交差し、コンパレータ５の出力が導通電位から遮断電位へ、またはその逆に変化する。一方、比較電位Ｖｃｍｐ４は、入力電圧ＶｉｎがＶｈｉｇｈであるときに基準電位Ｖｒｅｆと交差し、コンパレータ５の出力が導通電位から遮断電位へ、またはその逆に変化する。
　第３の実施形態に係る入力電圧制御装置１Ｃは、比較電位生成部４Ｃに含まれるチェナーダイオードＺＤのチェナー電圧Ｖｚｄを調整することにより、負荷装置毎に入力電圧Ｖｉｎに応じて電力の供給と遮断を制御することができる。
　なお、チェナーダイオードを複数個直列に接続することにより、チェナーダイオードにより大きな電圧を分担させることができる。例えばチェナーダイオードのチェナー電圧が１００Ｖである場合にはチェナーダイオードを２個直列に接続することにより、２個のチェナーダイオードに２００Ｖを分担させることができる。また、電圧分担素子としてチェナーダイオードの代わりにシャントレギュレータを用い、電圧分担素子の分担する電圧を変更可能な構成とすることもできる。

　なお、上述した実施形態では、電源ラインＬ２の一方の線と他方の線の間にＮＭＯＳトランジスタ６を配設する例を示したが、電源ラインＬ１を一方の線と他方の線に分割し、その間にＰＭＯＳトランジスタを配設する構成としてもよい。
　ただし、この場合には、ＰＭＯＳトランジスタの電流路（ソースードレイン間）を導通させるときにはゲートに電源ラインＬ１の電位より所定の電圧（例えば、２４Ｖ）だけ低い電位を入力し、電流路を遮断するときにはゲートに電源ラインＬ１の電位と同一の電位を入力する。
　また、この場合には、電源ラインＬ２が本発明の第１の電源ラインであり、電源ラインＬ１が本発明の第２の電源ラインである。

　また、電源ラインＬ１の電位Ｖ１と電源ラインＬ２の一方の線の電位Ｖ２との電位差（入力電圧Ｖｉｎ）をＡ／Ｄ変換してディジタル信号に変換し、基準電圧生成部３Ａ，３Ｂと比較電圧生成部４Ａ，４Ｂ，４Ｃとコンパレータ５とヒステリシス用抵抗Ｒ５とを含む回路の処理をＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）とその制御プログラムで実現することもできる。

　以上説明したように、本発明によれば、ＤＣバスの電圧レベルに応じて負荷装置毎に電力の供給と遮断を制御することができる。
　例えば、本発明の入力電圧制御装置は、通常照明のような優先度の低い負荷装置に接続されている場合、ＤＣバスの電圧が３８０Ｖ以上であるときにその負荷装置に電力を供給し、ＤＣバスの電圧が３８０Ｖより下がるとその負荷装置への電力供給を遮断することができる。一方、本発明の入力電圧制御装置は、コンピュータのような優先度の高い負荷装置に接続されている場合、ＤＣバスの電圧が３００Ｖ以上であるときにその負荷装置に電力を供給し、ＤＣバスの電圧が３００Ｖより下がるとその負荷装置への電力供給を遮断することができる。

　以上、本発明の実施形態について説明したが、設計上の都合やその他の要因によって必要となる様々な修正や組み合わせは、請求項に記載されている発明や発明の実施形態に記載されている具体例に対応する発明の範囲に含まれる。

１Ａ，１Ｂ，１Ｃ…入力電圧制御装置、２…定電圧生成部、３Ａ，３Ｂ…基準電位生成部、４Ａ，４Ｂ，４Ｃ…比較電位生成部、５…コンパレータ、６…ＮＭＯＳトランジスタ、７…トランス、Ｌ１，Ｌ２，Ｌ３…電源ライン、Ｃ１…平滑用コンデンサ、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ６…抵抗、Ｒ５…ヒステリシス用抵抗、ＶＲ１，ＶＲ２，ＶＲ３，ＶＲ４…可変抵抗、ＺＤ…チェナーダイオード、Ｄ１…ダイオード

Claims

　第１の電位が印加される第１の電源ラインと、
　一方の線と他方の線に分割されており、当該一方の線に第２の電位が印加される第２の電源ラインと、
　第３の電源ラインと、
　前記第１の電源ラインから供給される第１の電位と前記第２の電源ラインの一方の線から供給される第２の電位とによって動作し、前記第２の電位との電位差が一定である第３の電位を前記第３の電源ラインに出力する定電圧生成部と、
　前記第３の電源ラインと前記第２の電源ラインの一方の線とに接続され、前記第３の電位と前記第２の電位とに基づいて基準電位を生成し、当該基準電位を出力する基準電位生成部と、
　前記第１の電源ラインと前記第２の電源ラインの一方の線に接続され、前記第１の電位と前記第２の電位に基づいて比較電位を生成し、当該比較電位を出力する比較電位生成部と、
　前記第３の電源ラインから供給される第３の電位と前記第２の電源ラインの一方の線から供給される第２の電位とによって動作し、前記基準電位と前記比較電位との比較に基づいて導通電位または遮断電位を出力するコンパレータと、
　電流路の一端が前記第２の電源ラインの一方の線に接続され、当該電流路の他端が前記第２の電源ラインの他方の線に接続され、制御端が前記コンパレータの出力端に接続されており、当該制御端に前記導通電位が入力されるときに当該電流路を導通させ、当該制御端に前記遮断電位が入力されるときに当該電流路を遮断する半導体素子と、
　を備えることを特徴とする入力電圧制御装置。
　前記基準電位生成部が、少なくとも１個の可変抵抗を含み、当該可変抵抗の抵抗値を変更することによって前記基準電位を変更することができることを特徴とする請求項１に記載の入力電圧制御装置。
　前記比較電位生成部が、少なくとも１個の可変抵抗を含み、当該可変抵抗の抵抗値を変更することによって前記比較電位を変更することができることを特徴とする請求項１に記載の入力電圧制御装置。
　前記比較電位生成部が、前記第１の電源ラインから供給される第１の電位と前記第２の電源ラインの一方の線から供給される第２の電位との電位差である電圧を降下させる電圧分担素子を含み、当該降下した電圧に基づいて前記比較電位を生成することを特徴とする請求項１に記載の入力電圧制御装置。
　前記半導体素子が、ＮＭＯＳトランジスタであり、
　前記コンパレータの非反転入力端と反転入力端に、それぞれ前記比較電位と前記基準電位が入力される、
　ことを特徴とする請求項１ないし４のいずれか１項に記載の入力電圧制御装置。