WO2017134761A1 - キャパシタ内蔵多層配線基板及びその製造方法 - Google Patents

キャパシタ内蔵多層配線基板及びその製造方法 Download PDF

Info

Publication number
WO2017134761A1
WO2017134761A1 PCT/JP2016/053155 JP2016053155W WO2017134761A1 WO 2017134761 A1 WO2017134761 A1 WO 2017134761A1 JP 2016053155 W JP2016053155 W JP 2016053155W WO 2017134761 A1 WO2017134761 A1 WO 2017134761A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal line
capacitor
layer
wiring board
conductor
Prior art date
Application number
PCT/JP2016/053155
Other languages
English (en)
French (fr)
Inventor
赤星知幸
水谷大輔
Original Assignee
富士通株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士通株式会社 filed Critical 富士通株式会社
Priority to JP2017565012A priority Critical patent/JP6614246B2/ja
Priority to PCT/JP2016/053155 priority patent/WO2017134761A1/ja
Publication of WO2017134761A1 publication Critical patent/WO2017134761A1/ja
Priority to US16/043,603 priority patent/US10362677B2/en
Priority to US16/434,218 priority patent/US10701808B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/018—Dielectrics
    • H01G4/06—Solid dielectrics
    • H01G4/08—Inorganic dielectrics
    • H01G4/12—Ceramic dielectrics
    • H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
    • H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
    • H01G4/1227—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates based on alkaline earth titanates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/33—Thin- or thick-film capacitors 
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/024—Dielectric details, e.g. changing the dielectric material around a transmission line
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/422—Plated through-holes or plated via connections characterised by electroless plating method; pretreatment therefor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/0929—Conductive planes
    • H05K2201/093—Layout of power planes, ground planes or power supply conductors, e.g. having special clearance holes therein
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/072—Electroless plating, e.g. finish plating or initial plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0723—Electroplating, e.g. finish plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/10—Using electric, magnetic and electromagnetic fields; Using laser light
    • H05K2203/107—Using laser light

Definitions

  • the present invention relates to a multilayer wiring board with a built-in capacitor and a method for manufacturing the same.
  • a general method for reducing impedance is a method in which a chip capacitor, which is one of passive components, is mounted on the front and back surfaces of a package substrate and the power supply line and the GND wiring of the substrate are connected.
  • a power line layer and a GND wiring layer are arranged above and below the thin film capacitor layer and connected to a power terminal and a GND terminal of the IC chip. Since the area of the thin film capacitor layer sandwiched between the power supply line and the GND wiring is proportional to the capacitor value obtained from the thin film capacitor layer, it is desirable that the sandwiched area is large in order to increase the capacitance.
  • a capacitor film 70 is prepared in which copper foils 72 and 73 having a thickness of 20 ⁇ m are provided on both surfaces of a capacitor dielectric film 71 mainly composed of BaTiO 3 having a thickness of 2 ⁇ m.
  • the copper foil 72 is etched into a predetermined shape to form the upper electrode 74, and the copper foil 73 is etched to form the lower electrode 25.
  • FIG. 26A a capacitor film 70 is prepared in which copper foils 72 and 73 having a thickness of 20 ⁇ m are provided on both surfaces of a capacitor dielectric film 71 mainly composed of BaTiO 3 having a thickness of 2 ⁇ m.
  • a base substrate 80 provided with the second insulating layer 87 is prepared.
  • the capacitor substrate in which the upper electrode 74 and the lower electrode 75 are formed on the base substrate 80 is pressed so that the lower electrode 75 faces the base substrate 80, and heated and pressed. Integrate.
  • the laser beam 88 is irradiated beam spot size from an opening portion provided on the upper electrode 74 by using a CO 2 laser of 100 [mu] m, reaches the second conductor layer 86, 86 1 A via hole 39 is formed.
  • Mekkifuremu having a pattern for forming a third conductive layer 90, 90 1 (not shown) using Then, Cu electrolytic plating is performed to form a power line via 83 1 , a ground line via 84 1 , a signal line via 85 1, and third conductor layers 90 and 90 1 .
  • the upper electrode 74 is integrated with the third conductive layer 90, 90 1 are not shown.
  • the third conductive layer 90 1 connected to the signal line via 85 1 is adapted to connect the conductor pattern for connecting the vias to each other.
  • the third insulating layer 91 is formed of a 20 ⁇ m-thick insulating film mainly composed of an epoxy-based material using a build-up method.
  • a laser beam 92 is irradiated to a position facing the power line via 83 1 , the ground line via 84 1 and the signal line via 85 1 to form a via hole 93.
  • Cu electroplating is performed using a plating frame (not shown) provided with a pattern for forming the fourth conductor layer 94, and the power source line vias 83 2, ground line vias 84 2, by forming the signal line via 85 2 and the fourth conductor layer 94, the basic configuration of the capacitor-embedded multi-layer wiring board is completed.
  • the ceramic material such as BaTiO 3 that becomes the dielectric film of the capacitor is difficult to perform the patterning process for laying only in the region of the through power supply line after sintering, and the capacitor dielectric film 71 is formed on the entire surface of the base substrate 80. I have to.
  • the capacitor dielectric film 71 is connected to the capacitor film between the third conductor layer 90 1 integrated with the upper electrode connected to the signal line via 85 1 and the second conductor layer 86 connected to the ground line via 84 1. Parasitic capacitance is formed.
  • the capacitor dielectric film 71 formed of a ceramic material such as BaTiO 3 has a high dielectric constant, and the C value of the parasitic capacitance is unnecessarily increased. Therefore, a mismatch (mismatch) of the characteristic impedance Z 0 occurs, and this mismatch causes signal transmission. Deteriorates.
  • the multilayer wiring board with a built-in capacitor includes a signal line laminated via, a ground line laminated via, and a power line laminated via, the signal line laminated via, the ground line laminated via, and the power line laminated.
  • a plurality of first conductor layer groups formed at first wiring layer levels that are individually electrically connected to vias, and at least second wiring layer levels that are individually electrically connected to at least the power line laminated vias.
  • a method of manufacturing a multilayer wiring board with a built-in capacitor includes at least a first power line via, a first ground line via, a first signal line via, the first power line via, A first conductor layer group formed at a first wiring layer level electrically connected independently to the first ground line via and the first signal line via; and on the first conductor layer group
  • the base substrate having the first insulating layer provided on the capacitor and the capacitor substrate having the second conductor pattern provided on one surface of the second insulating layer and the third conductor pattern provided on the other surface are laminated and integrated.
  • the second conductor pattern formed at the second wiring layer level as a second conductor layer, a second power supply line via connected to the first conductor layer group, and a second ground line Via, second signal line via, the second power line via, the second ground line via, and the second signal line via.
  • the through opening is formed so as to reach a conductor pattern provided under the second insulating layer.
  • the multilayer wiring board with a built-in capacitor and the manufacturing method thereof when the sintered ceramic material is laid on the entire surface of the substrate as a thin film capacitor film, the signal transmission deterioration caused by the thin film capacitor film is improved. It becomes possible.
  • FIG. 1 is an explanatory view of a multilayer wiring board with a built-in capacitor according to an embodiment of the present invention
  • FIG. 1 (a) is a cross-sectional view of the main part
  • FIG. 1 (b) is an AA in FIG.
  • FIG. 1C is a perspective view at the third wiring layer level indicated by the one-dot chain line connecting BB ′ in FIG. 1A.
  • the multilayer wiring board with a built-in capacitor has signal line laminated vias (1, 8), ground line laminated vias (2, 9), and power line laminated vias (3, 10). Is provided.
  • the first conductor layer group 4 is electrically connected individually.
  • the second conductor layer 6 formed at the second wiring layer level that is the center of the lower electrode of the capacitor is individually electrically connected to the power supply line via (10).
  • a plurality of third conductor layer groups 11 formed at the third wiring layer level at the center of the signal line laminated via (8), the ground line laminated via (9) and the power supply line laminated via (10). Are electrically connected individually.
  • a first insulating layer 5 is provided between the first wiring layer level and the second wiring layer level, and a capacitor dielectric film is provided between the second wiring layer level and the third wiring layer level.
  • the second insulating layer 7 is provided.
  • the second insulating layer 7 is provided with a through opening 12 in the vicinity of the signal line laminated vias (1, 8).
  • the through opening 12 reaches the conductor pattern 13, and the second insulating layer 7 It is embedded with a third insulating layer 14 having a smaller dielectric constant.
  • a capacitor 15 is formed by sandwiching a second insulating layer 7 serving as a film.
  • the conductor pattern 13 may be an electrically insulated conductor pattern formed at the second wiring layer level or an electrically insulated conductor pattern formed at the first wiring layer level. Alternatively, the conductor pattern 13 may be an overhang portion of the first conductor layer 4 formed at the first wiring layer level that is electrically connected to the ground line laminated via (2). In the case of FIG. 1A, there is an electrically insulated conductor pattern formed at the second wiring layer level together with the lower electrode of the capacitor.
  • the through-opening 12 is typically a frame-shaped through-opening that surrounds the signal line laminated vias (1, 8), particularly an annular through-opening. It is not limited to the opening.
  • the conductor pattern 13 may be a plurality of dot-like conductor patterns provided at least between the signal line laminated vias (1, 8) and the ground line laminated vias (2, 9). As the through opening 12, a plurality of dot-like through openings may be provided at positions corresponding to the conductor pattern.
  • the conductor pattern 13 is at least larger than the diameter of the signal line laminated via (1, 8) provided between the signal line laminated via (1, 8) and the ground line laminated via (2, 9).
  • a rectangular conductor pattern of a size may be used.
  • a rectangular through opening having a size larger than the diameter of the signal line laminated via (1, 8) may be provided at a position corresponding to the conductor pattern 13.
  • the conductor pattern 13 is an overhang portion of the first conductor layer 4 formed at the first wiring layer level electrically connected to the ground line multilayer via (2)
  • at least the signal line multilayer via ( 1, 8) and a plurality of dot-like through openings may be provided between the ground line laminated vias (2, 9).
  • the through-opening 12 has a diameter of at least the signal line laminated via (1, 8) provided between the signal line laminated via (1, 8) and the ground line laminated via (2, 9).
  • a large size rectangular opening may be used.
  • a base substrate provided with one insulating layer 5 is prepared.
  • a capacitor substrate having a second conductor pattern provided on one surface of the second insulating layer 7 and a third conductor pattern provided on the other surface is laminated and integrated on the base substrate, and the second conductor pattern is integrated with the second conductor layer. 6.
  • a third conductor layer group 11 is formed which is electrically connected to the ground line via 9 and the second signal line via 8 independently.
  • the third conductor layer group 11 is integrated with a third conductor pattern provided on the capacitor substrate.
  • a through opening 12 is formed in the second insulating layer 7 so as to reach the conductor pattern 13 provided below the second insulating layer 7 in the vicinity of the second signal line via 8.
  • a relative dielectric constant is embedded in the third insulating layer 14 which is smaller than the second insulating layer 7.
  • the through-opening 12 is typically formed by laser processing using a CO 2 laser or an ultraviolet laser having a beam spot diameter of 50 ⁇ m to 100 ⁇ m.
  • the conductor pattern 13 is provided in the lower part, the base substrate is There is no damage.
  • the bottom surface of the through opening 12 is in contact with the insulating layer on the surface of the base substrate (the first insulating layer 5 in the case of FIG. 1).
  • the second conductor pattern and the third conductor pattern provided on the capacitor substrate are typically selected from aluminum, nickel, copper, etc., and have a thickness of 15 ⁇ m to 30 ⁇ m.
  • the second insulating film 7 is typically a sintered thin film having a thickness of 1 ⁇ m to 3 ⁇ m mainly composed of BaTiO 3 or SrTiO 3 .
  • the diameters of the signal line laminated vias (1, 8), the ground line laminated vias (2, 9), and the power supply line laminated vias (3, 10) are 50 ⁇ m to 100 ⁇ m.
  • the third insulating layer 14 an epoxy resin having a relative dielectric constant smaller than that of the second insulating layer 7 is used, and its thickness is set to 20 ⁇ m to 30 ⁇ m. Since the through opening 12 is filled with an epoxy resin having a small relative dielectric constant, the effective dielectric constant of the capacitor film of the parasitic capacitor is lowered, and the parasitic capacitance in the vicinity of the signal line is reduced.
  • FIGS. 2 and 3 are explanatory diagrams of the multilayer wiring board with a built-in capacitor according to the first embodiment of the present invention
  • FIG. 2 (a) is a cross-sectional view of an essential part
  • FIG. FIG. 3C is a plan view when the second conductor layer is formed along the alternate long and short dash line connecting ⁇ A ′
  • FIG. 3C is a diagram of the lower electrode along the alternate long and short dash line connecting BB ′ in FIG.
  • 3D is a plan view at the position of the third conductor layer immediately after forming the third insulating layer along the alternate long and short dash line connecting CC ′ in FIG. .
  • the capacitor dielectric film is formed between the third conductor layer 40 integrated with the upper wiring connected to the ground line via 34 and the lower electrode 25 connected to the power supply line via 33. 21 is sandwiched to form a capacitor.
  • the second conductive layer 36 to be connected to a power supply line supplying via 33 and ground line vias 34 are solid pattern, the second conductive layer 36 1 connected to the signal line via 35
  • the connection conductor pattern for connecting vias is circular in the figure.
  • the lower electrode 25 to be connected to the power supply line vias 33 1 is solid pattern, utilizing a copper foil (reference numeral 23 in FIG. 4 to be described later (a)) of forming the lower electrode 25 forming an annular isolation conductive layer 26 to surround the vias 35 1 signal line.
  • third conductor layers 40 connected to the power supply line vias 33 1 and ground line vias 34 1 is solid pattern, a dielectric layer separating the position corresponding to the isolated conductive layer 26 A groove 42 is provided, and the capacitor dielectric film 21 is divided.
  • the third conductive layer 40 1 connected to the signal line via 35 1 is adapted to connect the conductor pattern for connecting the vias to each other.
  • FIG. 4A a capacitor film 20 having 20 ⁇ m thick copper foils 22 and 23 provided on both sides of a capacitor dielectric film 21 mainly composed of 2 ⁇ m thick BaTiO 3 is prepared.
  • FIG. 4B the copper foil 22 is etched into a predetermined shape to form the upper electrode 24, and the copper foil 23 is etched to form the lower electrode 25 having the pattern shown in FIG. And the isolated conductor layer 26 is formed.
  • FIG. 4A a capacitor film 20 having 20 ⁇ m thick copper foils 22 and 23 provided on both sides of a capacitor dielectric film 21 mainly composed of 2 ⁇ m thick BaTiO 3 is prepared.
  • FIG. 4B the copper foil 22 is etched into a predetermined shape to form the upper electrode 24, and the copper foil 23 is etched to form the lower electrode 25 having the pattern shown in FIG.
  • the isolated conductor layer 26 is formed.
  • the first conductor layer 31, the first insulating layer 32, the power supply line vias 33, ground line vias 34, the signal line via 35, the second conductor layer 36, 36 1 The base substrate 30 provided with the second insulating layer 37 is prepared. Note that the second conductive layer 36 1 is a pattern shown in FIG. 2 (b).
  • the capacitor substrate in which the upper electrode 24, the lower electrode 25, and the isolated conductor layer 26 are formed on the base substrate 30 is pressed so that the lower electrode 25 faces the base substrate 30 and heated. And press to integrate.
  • the laser beam 38 is irradiated beam spot size from an opening portion provided on the upper electrode 24 by using a CO 2 laser of 100 [mu] m, reaches the second conductor layer 36, 36 1 A via hole 39 is formed.
  • Mekkifuremu having a pattern for forming a third conductive layer 40, 40 1 (not shown) using Then, Cu electrolytic plating is applied to form a power line via 33 1 , a ground line via 34 1 , a signal line via 35 1, and third conductor layers 40 and 40 1 .
  • the third upper electrode 24 that is integral with the conductor layer 40, 40 1 (and so on) which is not shown.
  • the third conductive layer 40 1 connected to the signal line via 35 1 is adapted to connect the conductor pattern for connecting the vias to each other.
  • the laser beam 41 is irradiated to the position facing the isolated conductor layer 26, and the circle shown in FIG. 3 (d) is obtained.
  • An annular dielectric film separation groove 42 is formed.
  • the isolated conductor layer 26 is disposed below the laser irradiation portion, the surface of the base substrate (30) is not damaged.
  • the third insulating layer 43 is formed of a 20 ⁇ m-thick insulating film mainly composed of an epoxy-based material using a build-up method.
  • a laser beam is formed at a position facing the power line via 33 1 , the ground line via 34 1, and the signal line via 35 1 using a CO 2 laser having a beam spot diameter of 100 ⁇ m. 44 is irradiated to form a via hole 45.
  • the dielectric film isolation grooves 42 Is embedded with an epoxy resin having a relative dielectric constant smaller than that of the capacitor dielectric film 21. Therefore, the parasitic capacitance of the parasitic capacitor can be reduced as compared with the case where the dielectric film isolation trench 42 is not formed.
  • the annular isolated conductor layer 26 is formed using the copper foil 23 for forming the lower electrode 25, the dielectric film separation groove 42 is formed. The surface of the base substrate 30 is not damaged by the laser irradiation.
  • FIGS. 7 and 8 are explanatory views of a multilayer wiring board with a built-in capacitor according to a second embodiment of the present invention
  • FIG. 7 (a) is a cross-sectional view of the main part
  • FIG. FIG. 7C is a plan view when the second conductor layer is formed along the alternate long and short dash line connecting ⁇ A ′
  • FIG. 7C is a dielectric film along the alternate long and short dash line connecting BB ′ in FIG.
  • FIG. 7D is a plan view before forming the separation groove
  • FIG. 7 (a) is a cross-sectional view of the main part
  • FIG. 7C is a plan view when the second conductor layer is formed along the alternate long and short dash line connecting ⁇ A ′
  • FIG. 7C is a dielectric film along the alternate long and short dash line connecting BB ′ in FIG.
  • FIG. 7D is a plan view before forming the separation groove
  • FIG. 7D shows the position of the third conductor layer immediately after forming the third insulating layer along the alternate long and short dash line connecting CC ′ in FIG. FIG.
  • the third conductor layer 40 integrated with the upper wiring connected to the ground line via 34, and the lower electrode 25 connected to the power line via 33, A capacitor dielectric film 21 is sandwiched between them to form a capacitor.
  • the second conductive layer 36 to be connected to a power supply line supplying via 33 and ground line vias 34 are solid pattern, the second conductive layer 36 1 connected to the signal line via 35
  • the connection conductor pattern is used for connecting vias. Forming an annular isolation conductive layer 47 surrounding the signal line vias 35 1 at the time of forming the second conductive layer 36.
  • the lower electrode 25 to be connected to the power supply line vias 33 1 is solid pattern.
  • third conductor layers 40 connected to the power supply line vias 33 1 and ground line vias 34 1 is solid pattern, a dielectric layer separating the position corresponding to the isolated conductive layer 47 A groove 42 is provided, and the capacitor dielectric film 21 is divided.
  • the third conductive layer 40 1 connected to the signal line via 35 1 is adapted to connect the conductor pattern for connecting the vias to each other.
  • a capacitor film 20 is prepared in which copper foils 22 and 23 having a thickness of 20 ⁇ m are provided on both surfaces of a capacitor dielectric film 21 mainly composed of BaTiO 3 having a thickness of 2 ⁇ m.
  • the copper foil 22 is etched into a predetermined shape to form the upper electrode 24, and the copper foil 23 is etched to form the lower electrode 25 having the pattern shown in FIG. 8C. Form.
  • no isolated conductor layer is formed on the capacitor film side.
  • the first conductor layer 31, the first insulating layer 32, the power supply line vias 33, ground line vias 34, the signal line via 35, the second conductor layer 36, 36 1 The base substrate 30 provided with the second insulating layer 37 is prepared. At this time, when forming the second conductive layer 36 and 36 1, as shown in FIG. 7 (b), to form an annular isolation conductive layer 47 surrounding the signal line via 35.
  • the capacitor substrate in which the upper electrode 24 and the lower electrode are formed on the base substrate 30 is pressed so that the lower electrode 25 faces the base substrate 30, and is heated and pressed to be integrated. Turn into.
  • the laser beam 38 is irradiated beam spot size from an opening portion provided on the upper electrode 24 by using a CO 2 laser of 100 [mu] m, reaches the second conductor layer 36, 36 1 A via hole 39 is formed.
  • Mekkifuremu having a pattern for forming a third conductive layer 40, 40 1 (not shown) using Then, Cu electrolytic plating is applied to form a power line via 33 1 , a ground line via 34 1 , a signal line via 35 1, and third conductor layers 40 and 40 1 .
  • the upper electrode 24 which is integral with the third conductive layer 40 and 40 1 are not shown.
  • the laser beam 41 is irradiated to the position facing the isolated conductor layer 47, and the circle shown in FIG. 8 (d) is obtained.
  • An annular dielectric film separation groove 42 is formed.
  • the isolated conductor layer 47 is disposed below the laser irradiation portion, the surface of the base substrate (30) is not damaged.
  • the third insulating layer 43 is formed of a 20 ⁇ m-thick insulating film mainly composed of an epoxy-based material using a build-up method.
  • a laser beam is formed at a position facing the power line via 33 1 , the ground line via 34 1, and the signal line via 35 1 using a CO 2 laser having a beam spot diameter of 100 ⁇ m. 44 is irradiated to form a via hole 45.
  • the dielectric film isolation grooves 42 are embedded with an epoxy resin having a dielectric constant smaller than that of the capacitor dielectric film 21. Therefore, the parasitic capacitance of the parasitic capacitor can be reduced as compared with the case where the dielectric film isolation trench 42 is not formed. Further, since the annular isolated conductor layer 47 is formed simultaneously with the second conductor layer 36, the surface of the base substrate 30 is not damaged by the laser irradiation when forming the dielectric film separation groove 42. .
  • FIGS. 12 and 13 are explanatory views of a multilayer wiring board with a built-in capacitor according to a third embodiment of the present invention.
  • FIG. 12 (a) is a cross-sectional view of the main part
  • FIG. FIG. 12C is a plan view when the second conductor layer is formed along the alternate long and short dash line connecting A ′
  • FIG. 12 (a) is a cross-sectional view of the main part
  • FIG. FIG. 12C is a plan view when the second conductor layer is formed along the alternate long and short dash line connecting A ′
  • FIG. 12C is a diagram illustrating dielectric film separation along the alternate long and short dashed line connecting BB ′ in FIG.
  • FIG. 12D is a plan view of the position of the lower electrode before forming the groove
  • FIG. 12D is a diagram showing the third conductor immediately after forming the third insulating layer along the alternate long and short dash line connecting CC ′ in FIG. It is a top view in the position of a layer.
  • the third conductor layer 40 integrated with the upper wiring connected to the ground line via 34, and the lower electrode 25 connected to the power line via 33, A capacitor dielectric film 21 is sandwiched between them to form a capacitor.
  • the second conductive layer 36 to be connected to a power supply line supplying via 33 and ground line vias 34 are solid pattern, the second conductive layer 36 1 connected to the signal line via 35
  • the connection conductor pattern is used for connecting vias.
  • Overhanging portion 48 of the second conductor layer 36 surrounds the signal line vias 35 1.
  • the lower electrode 25 to be connected to the power supply line vias 33 1 is solid pattern.
  • third conductor layers 40 connected to the power supply line vias 33 1 and ground line vias 34 1 is solid pattern, a dielectric film at a position overhanging portion 48 extends An isolation groove 42 is provided, and the capacitor dielectric film 21 is divided.
  • the third conductive layer 40 1 connected to the signal line via 35 1 is adapted to connect the conductor pattern for connecting the vias to each other.
  • Example 3 of the present invention by removing a portion in the vicinity of the capacitor dielectric film 21 of the signal line vias 35 1 in a ring shape to form a dielectric film isolation grooves 42, the dielectric film isolation grooves 42 Are embedded with an epoxy resin having a dielectric constant smaller than that of the capacitor dielectric film 21. Therefore, the parasitic capacitance of the parasitic capacitor can be reduced as compared with the case where the dielectric film isolation trench 42 is not formed.
  • the overhanging portion 48 of the second conductor layer 36 is formed toward the signal line via 35, the laser irradiation when forming the dielectric film isolation groove 42 is performed. The surface of the base substrate 30 is not damaged.
  • FIGS. 14 to 15 are explanatory diagrams of a multilayer wiring board with a built-in capacitor according to a fourth embodiment of the present invention.
  • FIG. 14 (a) is a cross-sectional view of the main part
  • FIG. FIG. 14C is a plan view when the second conductor layer is formed along the alternate long and short dash line connecting ⁇ A ′
  • FIG. 14 (a) is a cross-sectional view of the main part
  • FIG. FIG. 14C is a plan view when the second conductor layer is formed along the alternate long and short dash line connecting ⁇ A ′
  • FIG. 14C is a diagram of the lower electrode along the alternate long and short dash line connecting BB ′ in FIG.
  • FIG. 14D is a plan view at the position of the third conductor layer immediately after forming the third insulating layer along the alternate long and short dash line connecting CC ′ in FIG. 14A.
  • the capacitor dielectric film is formed between the third conductor layer 40 integrated with the upper wiring connected to the ground line via 34 and the lower electrode 25 connected to the power line via 33. 21 is sandwiched to form a capacitor.
  • the second conductive layer 36 to be connected to a power supply line supplying via 33 and ground line vias 34 are solid pattern, the second conductive layer 36 1 connected to the signal line via 35
  • the connection conductor pattern is used for connecting vias.
  • the lower electrode 25 to be connected to the power supply line vias 33 1 is solid pattern, a via 35 1 signal line by using a copper foil (23) forming the lower electrode 25
  • a plurality of dispersed isolated conductor layers 49 are formed so as to surround them.
  • dispersed isolated conductor layer 49 of the grounding wire via 34 1 of the signal line vias 35 1 three each on other side the number is arbitrary, in the figure, via signal line 35
  • the dispersed isolated conductor layer 49 may be provided so as to surround the upper and lower sides of 1 .
  • third conductor layers 40 connected to the power supply line vias 33 1 and ground line vias 34 1 is solid pattern, the opening 50 at a position corresponding to the variance isolated conductive layer 49
  • the capacitor dielectric film 21 is missing in the opening 50.
  • Example 4 of the present invention a plurality of openings 50 formed on the capacitor dielectric film 21 in the vicinity of the signal line vias 35 1, small epoxy resin dielectric constant than the opening 50 a capacitor dielectric film 21 It is embedded with. Therefore, the parasitic capacitance of the parasitic capacitor can be reduced as compared with the case where the opening 50 is not formed.
  • the opening 50 is formed. The surface of the base substrate 30 is not damaged by the laser irradiation.
  • FIGS. 16 to 17 are explanatory views of a multilayer wiring board with a built-in capacitor according to a fifth embodiment of the present invention.
  • FIG. 16 (a) is a cross-sectional view of an essential part
  • FIG. FIG. 16C is a plan view when the second conductor layer is formed along the alternate long and short dash line connecting ⁇ A ′
  • FIG. 16 (a) is a cross-sectional view of an essential part
  • FIG. FIG. 16C is a plan view when the second conductor layer is formed along the alternate long and short dash line connecting ⁇ A ′
  • FIG. 16C is the dielectric film along the alternate long and short dash line connecting BB ′ in FIG.
  • FIG. 16D is a plan view before forming the separation groove, and FIG. 16D shows the position of the third conductor layer immediately after forming the third insulating layer along the alternate long and short dash line connecting CC ′ in FIG. FIG.
  • FIG. 16A shows that as shown in FIG. 16A, as in the fifth embodiment, the third conductor layer 40 integrated with the upper wiring connected to the ground line via 34, and the lower electrode 25 connected to the power line via 33, A capacitor dielectric film 21 is sandwiched between them to form a capacitor.
  • the second conductive layer 36 to be connected to a power supply line supplying via 33 and ground line vias 34 are solid pattern, the second conductive layer 36 1 connected to the signal line via 35
  • the connection conductor pattern is used for connecting vias.
  • the distributed isolated conductor layer 51 may be provided so as to surround the upper and lower sides of 1 .
  • the lower electrode 25 to be connected to the power supply line vias 33 1 is solid pattern.
  • third conductive layer 40 connected to the power supply line vias 33 1 and ground line vias 34 1 is solid pattern, the opening 52 at a position corresponding to the variance isolated conductive layer 49 The capacitor dielectric film 21 is missing in the opening 52.
  • Example 5 of the present invention a plurality of openings 52 formed on the capacitor dielectric film 21 in the vicinity of the signal line vias 35 1, small epoxy resin dielectric constant than the opening 52 a capacitor dielectric film 21
  • the third insulating layer 43 is formed by embedding in FIG. Therefore, the parasitic capacitance of the parasitic capacitor can be reduced as compared with the case where the opening 52 is not formed.
  • a laser for forming the opening 52 in forming the second conductor layer 36, 36 1, so to form a plurality of circular distributed isolated conductor layer 51, a laser for forming the opening 52 The surface of the base substrate 30 is not damaged by the irradiation.
  • Example 6 is the same as Example 2 except that an overhang 48 is provided in place of the annular isolated conductor layer 57 and a rectangular opening is provided in place of the annular dielectric film separation groove. Since the process is exactly the same, only the structure will be described.
  • 18 and 19 are explanatory views of a multilayer wiring board with a built-in capacitor according to a sixth embodiment of the present invention.
  • FIG. 18 (a) is a cross-sectional view of an essential part
  • FIG. FIG. 18C is a plan view when the second conductor layer is formed along the alternate long and short dash line connecting ⁇ A ′
  • FIG. 18C is a dielectric film along the alternate long and short dash line connecting BB ′ in FIG.
  • FIG. 18D is a plan view before forming the separation groove, and FIG. 18D shows the position of the third conductor layer immediately after forming the third insulating layer along the alternate long and short dash line connecting CC ′ in FIG. FIG.
  • FIG. 18A shows that as in the third embodiment, the third conductor layer 40 integrated with the upper wiring connected to the ground line via 34, and the lower electrode 25 connected to the power line via 33, A capacitor dielectric film 21 is sandwiched between them to form a capacitor.
  • the second conductive layer 36 to be connected to a power supply line supplying via 33 and ground line vias 34 are solid pattern, the second conductive layer 36 1 connected to the signal line via 35
  • the connection conductor pattern is used for connecting vias.
  • Overhanging portion 48 of the second conductor layer 36 surrounds the signal line vias 35 1.
  • the lower electrode 25 to be connected to the power supply line vias 33 1 is solid pattern.
  • third conductor layers 40 connected to the power supply line vias 33 1 and ground line vias 34 1 is solid pattern, a plurality of openings in a position overhanging portion 48 extends A portion 53 is formed.
  • an opening 53 of the ground line vias 34 1 of the signal line vias 35 1 three each on other side the number is arbitrary, in the figure, signal lines via 35 1 You may provide the opening part 53 so that upper and lower sides may also be enclosed.
  • Example 6 of the present invention a plurality of openings 53 formed on the capacitor dielectric film 21 in the vicinity of the signal line vias 35 1, small epoxy resin dielectric constant than the opening 53 a capacitor dielectric film 21
  • the fourth insulating layer 46 is embedded. Therefore, the parasitic capacitance of the parasitic capacitor can be reduced as compared with the case where the opening 53 is not formed.
  • the base substrate since the protruding portion 48 of the second conductor layer 36 is formed toward the signal line via 35, the base substrate is formed by laser irradiation when forming the opening 53. The surface of 30 is not damaged.
  • FIGS. 20 to 21 are explanatory views of a multilayer wiring board with a built-in capacitor according to a seventh embodiment of the present invention.
  • FIG. 20 (a) is a cross-sectional view of the main part
  • FIG. FIG. 20C is a plan view when the second conductor layer is formed along the alternate long and short dash line connecting ⁇ A ′
  • FIG. 20 (a) is a cross-sectional view of the main part
  • FIG. FIG. 20C is a plan view when the second conductor layer is formed along the alternate long and short dash line connecting ⁇ A ′
  • FIG. 20C is a diagram of the lower electrode along the alternate long and short dashed line connecting BB ′ in FIG.
  • FIG. 20D is a plan view at the position of the third conductor layer immediately after forming the third insulating layer along the alternate long and short dash line connecting CC ′ in FIG. .
  • a capacitor dielectric film is formed between the third conductor layer 40 integrated with the upper wiring connected to the ground line via 34 and the lower electrode 25 connected to the power line via 33. 21 is sandwiched to form a capacitor.
  • the second conductive layer 36 to be connected to a power supply line supplying via 33 and ground line vias 34 are solid pattern, the second conductive layer 36 1 connected to the signal line via 35
  • the connection conductor pattern is used for connecting vias.
  • the lower electrode 25 to be connected to the power supply line vias 33 1 is solid pattern, a copper foil (23) a signal line vias 35 1 utilizes to form the lower electrode 25
  • a rectangular isolated conductor layer 55 is formed on both sides.
  • a pair of isolated conductive layer 55 to a ground line vias 34 1 of the signal line vias 35 1 to the far side in the figure, also the vertical motion of the via 35 1 signal line isolated conductive layer 55 May be provided.
  • third conductor layers 40 connected to the power supply line vias 33 1 and ground line vias 34 1 is solid pattern, an opening 56 at a position corresponding to the isolated conductive layer 55
  • the capacitor dielectric film 21 is missing in the opening 56.
  • Example 7 of the present invention forms a pair of openings 56 corresponding to the isolated conductive layer 55 on the capacitor dielectric film 21 in the vicinity of the signal line vias 35 1, the opening 56 a capacitor dielectric film 21
  • the fourth insulating layer 46 is formed by being embedded with an epoxy resin having a smaller dielectric constant. Therefore, the parasitic capacitance of the parasitic capacitor can be reduced as compared with the case where the opening 56 is not formed.
  • the pair of isolated conductor layers 55 is formed using the copper foil 23 for forming the lower electrode 25, the laser irradiation is performed when the opening 56 is formed. The surface of the base substrate 30 is not damaged.
  • FIGS. 22 to 23 are explanatory views of a multilayer wiring board with a built-in capacitor according to an eighth embodiment of the present invention.
  • FIG. 22 (a) is a cross-sectional view of the main part
  • FIG. FIG. 22C is a plan view when a second conductor layer is formed along the alternate long and short dash line connecting -A ′
  • FIG. 22C is a dielectric film along the alternate long and short dash line connecting BB ′ in FIG.
  • FIG. 20D is a plan view before forming the separation groove
  • FIG. 20D is the position of the third conductor layer immediately after forming the third insulating layer along the alternate long and short dash line connecting CC ′ in FIG. FIG.
  • the third conductor layer 40 integrated with the upper wiring connected to the ground line via 34, and the lower electrode 25 connected to the power line via 33, A capacitor dielectric film 21 is sandwiched between them to form a capacitor.
  • the second conductive layer 36 to be connected to a power supply line supplying via 33 and ground line vias 34 are solid pattern, the second conductive layer 36 1 connected to the signal line via 35
  • the connection conductor pattern is used for connecting vias.
  • the lower electrode 25 to be connected to the power supply line vias 33 1 is solid pattern.
  • third conductor layers 40 connected to the power supply line vias 33 1 and ground line vias 34 1 is solid pattern, opening at a position corresponding to the pair of isolated conductive layer 57 58 is provided, and the capacitor dielectric film 21 is missing in the opening 58.
  • Example 8 of the present invention to form a pair of openings 58 on the capacitor dielectric film 21 in the vicinity of the signal line vias 35 1, small epoxy resin dielectric constant than the opening 58 a capacitor dielectric film 21 The fourth insulating layer 46 is embedded. Therefore, the parasitic capacitance of the parasitic capacitor can be reduced as compared with the case where the opening 58 is not formed.
  • Example 8 of the present invention in forming the second conductor layer 36, 36 1, so to form a pair of isolated conductive layer 57 by laser irradiation at the time of forming the opening 58, The surface of the base substrate 30 is not damaged.
  • Example 9 is the same as Example 2 except that an overhang 48 is provided instead of the annular isolated conductor layer 57 and a rectangular opening is provided instead of the annular dielectric film separation groove. Since the process is exactly the same, only the structure will be described.
  • 24 and 25 are explanatory diagrams of a multilayer wiring board with a built-in capacitor according to a ninth embodiment of the present invention.
  • FIG. 24 (a) is a cross-sectional view of the main part
  • FIG. FIG. 24C is a plan view when the second conductor layer is formed along the alternate long and short dash line connecting ⁇ A ′
  • FIG. 24C is a dielectric film along the alternate long and short dash line connecting BB ′ in FIG.
  • FIG. 24D is a plan view before forming the separation groove, and FIG. 24D shows the position of the third conductor layer immediately after forming the third insulating layer along the alternate long and short dash line connecting CC ′ in FIG. FIG.
  • FIG. 24A shows that as in the third embodiment, the third conductor layer 40 integrated with the upper wiring connected to the ground line via 34, and the lower electrode 25 connected to the power line via 33, A capacitor dielectric film 21 is sandwiched between them to form a capacitor.
  • the second conductive layer 36 to be connected to a power supply line supplying via 33 and ground line vias 34 are solid pattern, the second conductive layer 36 1 connected to the signal line via 35
  • the connection conductor pattern is used for connecting vias.
  • Overhanging portion 48 of the second conductor layer 36 surrounds the signal line vias 35 1.
  • the lower electrode 25 to be connected to the power supply line vias 33 1 is solid pattern.
  • Figure 25 (d) the third conductive layer 40 connected to the power supply line vias 33 1 and ground line vias 34 1 is solid pattern, a pair of rectangular position overhanging portion 48 extends A shaped opening 59 is formed.
  • an opening 59 provided in the upper and lower signal line via 35 1 May be.
  • Example 9 of the present invention a plurality of openings 59 formed on the capacitor dielectric film 21 in the vicinity of the signal line vias 35 1, small epoxy resin dielectric constant than the opening 59 a capacitor dielectric film 21
  • the fourth insulating layer 46 is embedded. Therefore, the parasitic capacitance of the parasitic capacitor can be reduced as compared with the case where the opening 59 is not formed.
  • the base substrate since the overhanging portion 48 of the second conductor layer 36 is formed toward the signal line via 35, the base substrate is formed by laser irradiation when forming the opening 59. The surface of 30 is not damaged.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Abstract

キャパシタ内蔵多層配線基板及びその製造方法に関し、基板にダメージを与えることなく、キャパシタ誘電体膜の寄生容量による信号伝送の劣化を低減するために、信号線用ビアの近傍の下層導体パターンを設けた領域においてキャパシタ誘電体膜を除去して貫通開口部を形成する。

Description

キャパシタ内蔵多層配線基板及びその製造方法
　本発明は、キャパシタ内蔵多層配線基板及びその製造方法に関するものである。
　近年、電子機器における半導体装置の性能向上に伴い、信号伝送の高速化や消費電力の増大が課題になってきている。また、半導体集積回路チップ（ＩＣチップ）の電源を安定して供給するために、パッケージ基板には電源インピーダンスの低減が強く求められている。
　インピーダンス低減のための一般的な手法は、受動部品の一つであるチップコンデンサをパッケージ基板の表裏面に実装して基板の電源線とＧＮＤ配線との間を接続する手法である。
　また、ＩＣチップとコンデンサまでの配線長を短くした方が配線のインダクタンス成分が抑えられて電気特性は良くなるため、パッケージ基板の内部にチップコンデンサを内蔵させる構造や、薄膜キャパシタ層をパッケージ基板の一部に内蔵させる構造が提案されている。
　薄膜キャパシタ層をパッケージ基板に内蔵する場合、薄膜キャパシタ層の上下に電源線層とＧＮＤ配線層を配置し、ＩＣチップの電源端子及びＧＮＤ端子と接続する。電源線とＧＮＤ配線で挟み込む薄膜キャパシタ層の面積と、薄膜キャパシタ層から得られるキャパシタ値は比例関係にあるため、容量を増やするためには挟み込む面積が大きい方が望ましい。
　しかしながら、信号線を設ける領域においては、薄膜キャパシタ層が信号線との間で不要な容量結合を誘発して伝送特性を劣化させてしまうという弊害が生じる。したがって、電源線が敷設されている領域にのみ薄膜キャパシタ層が存在していることが望ましい。そのため、フォトリソプロセスでパターニングできる有機材料や、グリーンシートと呼ばれる焼結前のセラミック材料で薄膜キャパシタ層を形成し、それをパターニング後に焼結するキャパシタ内蔵パッケージ基板構造が提案されている（例えば、特許文献１或いは特許文献２参照）。
　ここで、図２６及び図２７を参照して従来のキャパシタ内蔵多層配線基板の製造工程を説明する。まず、図２６（ａ）に示すように、厚さが２μｍのＢａＴｉＯ３を主成分とするキャパシタ誘電体膜７１の両面に２０μｍ厚の銅箔７２，７３を設けたキャパシタフィルム７０を用意する。次いで、図２６（ｂ）に示すように、銅箔７２を所定形状にエッチングして上部電極７４を形成するとともに、銅箔７３をエッチングして下部電極２５を形成する。一方、図２６（ｃ）に示すように、第１導体層８１、第１絶縁層８２、電源線用ビア８３、接地線用ビア８４、信号線用ビア８５、第２導体層８６，８６１及び第２絶縁層８７を設けたベース基板８０を用意する。
　次いで、図２６（ｄ）に示すように、ベース基板８０に上部電極７４及び下部電極７５を形成したキャパシタ基板を下部電極７５がベース基板８０に対向するように押圧し、加熱して圧着して一体化する。
　次いで、図２７（ｅ）に示すように、上部電極７４に設けた開口部からビームスポット径が１００μｍのＣＯ２レーザを用いてレーザ光８８を照射し、第２導体層８６，８６１に達するビアホール３９を形成する。次いで、図２７（ｆ）に示すように、ビアホール８９の壁面に無電解メッキを施した後、第３導体層９０，９０１を形成するためのパターンを設けたメッキフーレム（図示は省略）を用いてＣｕ電解メッキを施して電源線用ビア８３１、接地線用ビア８４１、信号線用ビア８５１及び第３導体層９０，９０１を形成する。なお、ここでは、図示を簡略にするために、第３導体層９０，９０１と一体化している上部電極７４は図示を省略している。また、信号線用ビア８５１に接続する第３導体層９０１は、ビア同士を接続するための接続導体パターンになっている。
　次いで、図２７（ｇ）に示すように、ビルドアップ工法を用いてエポキシ系材料を主成分とする２０μｍ厚の絶縁フィルムにより第３絶縁層９１を形成する。次いでビームスポット径が１００μｍのＣＯ２レーザを用いて電源線用ビア８３１、接地線用ビア８４１及び信号線用ビア８５１対向する位置にレーザ光９２を照射してビアホール９３を形成する。
　次いで、図２７（ｈ）に示すように、無電解メッキを施した後、第４導体層９４を形成するためのパターンを設けたメッキフーレム（図示は省略）を用いてＣｕ電解メッキを施して電源線用ビア８３２、接地線用ビア８４２、信号線用ビア８５２及び第４導体層９４を形成することで、キャパシタ内蔵多層配線基板の基本構成が完成する。
特開２００１－２６７７５１号公報 特開２００６－２６１６５８号公報
　しかし、キャパシタの誘電体膜となるＢａＴｉＯ３等のセラミック材料は、焼結後に貫通電源線の領域のみに敷設するためのパターニング処理が難しく、ベース基板８０の表面全面にキャパシタ誘電体膜７１を形成せざるを得ない。信号線用ビア８５１に接続する上部電極と一体化した第３導体層９０１と、接地線用ビア８４１に接続する第２導体層８６との間でキャパシタ誘電体膜７１をキャパシタ膜とする寄生容量が形成される。
　ＢａＴｉＯ３等のセラミック材料で形成されるキャパシタ誘電体膜７１の誘電率が高く寄生容量のＣ値が不必要に増大するため特性インピーダンスＺ０のミスマッチ（不整合）が生じ、このミスマッチにより信号伝送が劣化する。
　したがって、焼結後のセラミック材料を薄膜キャパシタ層として基板全面に敷設したキャパシタ内蔵多層配線基板及びその製造方法において、信号線用ビアの近傍のキャパシタ誘電体膜に起因する寄生容量による信号伝送の劣化を低減することを目的とする。
　一つの態様では、キャパシタ内蔵多層配線基板は、信号線用積層ビア、接地線用積層ビア及び電源線用積層ビアと、前記信号線用積層ビア、前記接地線用積層ビア及び前記電源線用積層ビアに個別に電気的に接続する第１配線層準位に形成された複数の第１導体層群と、少なくとも前記電源線用積層ビアに個別に電気的に接続する第２配線層準位に形成された第２導体層と、前記信号線用積層ビア、前記接地線用積層ビア及び前記電源線用積層ビアに個別に電気的に接続する第３配線層準位に形成された複数の第３導体層群と、前記第１配線層準位と前記第２配線層準位との間に形成された第１絶縁層と、前記第２配線層準位と前記第３配線層準位との間に形成された第２絶縁層とを有し、前記第２絶縁層は前記信号線用ビアの近傍において第３絶縁層で埋め込まれた貫通開口部を有し、前記第２絶縁層の比誘電率が、前記第１絶縁層及び前記第３絶縁層の比誘電率より高く、前記貫通開口部が導体パターンに達している。
　他の態様では、キャパシタ内蔵多層配線基板の製造方法は、少なくとも第１の電源線用ビア、第１の接地線用ビア及び第１の信号線用ビアと、前記第１の電源線用ビア、前記第１の接地線用ビア及び前記第１の信号線用ビアに独立して電気的に接続する第１配線層準位に形成された第１導体層群と、前記第１導体層群上に設けられた第１絶縁層を備えたベース基板と、第２絶縁層の一方の面に第２導体パターンを設け、他方の面に第３導体パターンを設けたキャパシタ基板とを積層して一体化して、第２配線層準位に形成された前記第２導体パターンを第２導体層とする工程と、前記第１導体層群に接続する第２の電源線用ビア、第２の接地線用ビア及び第２の信号線用ビアと、前記第２の電源線用ビア、第２の接地線用ビア及び第２の信号線用ビアに独立して電気的に接続し、前記第３導体パターンと一体化した第３配線層準位に形成された第３導体層群を形成する工程と、前記第２の信号線用ビアの近傍において前記第２絶縁層に貫通開口部を形成する工程と、前記貫通開口部を前記第２絶縁層の比誘電率より小さい第３絶縁層で埋め込む工程とを有し、前記第２の信号線用ビアの近傍において前記第２絶縁層に貫通開口部を形成する工程において、前記第２絶縁層の下部に設けた導体パターンに達するように前記貫通開口部を形成する。
　一つの側面としてキャパシタ内蔵多層配線基板及びその製造方法によれば、焼結後のセラミック材料を薄膜キャパシタ膜として基板全面に敷設した場合に、薄膜キャパシタ膜に起因する信号伝送の劣化を改善するが可能になる。
本発明の実施の形態のキャパシタ内蔵多層配線基板の説明図である。 本発明の実施例１のキャパシタ内蔵多層配線基板の説明図（１）である。 本発明の実施例１のキャパシタ内蔵多層配線基板の説明図（２）である。 本発明の実施例１のキャパシタ内蔵多層配線基板の製造工程の途中までの説明図である。 本発明の実施例１のキャパシタ内蔵多層配線基板の製造工程の図４以降の途中までの説明図である。 本発明の実施例１のキャパシタ内蔵多層配線基板の製造工程の図５以降の説明図である。 本発明の実施例２のキャパシタ内蔵多層配線基板の説明図（１）である。 本発明の実施例２のキャパシタ内蔵多層配線基板の説明図（２）である。 本発明の実施例２のキャパシタ内蔵多層配線基板の製造工程の途中までの説明図である。 本発明の実施例２のキャパシタ内蔵多層配線基板の製造工程の図９以降の途中までの説明図である。 本発明の実施例２のキャパシタ内蔵多層配線基板の製造工程の図１０以降の説明図である。 本発明の実施例３のキャパシタ内蔵多層配線基板の説明図（１）である。 本発明の実施例３のキャパシタ内蔵多層配線基板の説明図（２）である。 本発明の実施例４のキャパシタ内蔵多層配線基板の説明図（１）である。 本発明の実施例４のキャパシタ内蔵多層配線基板の説明図（２）である。 本発明の実施例５のキャパシタ内蔵多層配線基板の説明図（１）である。 本発明の実施例５のキャパシタ内蔵多層配線基板の説明図（２）である。 本発明の実施例６のキャパシタ内蔵多層配線基板の説明図（１）である。 本発明の実施例６のキャパシタ内蔵多層配線基板の説明図（２）である。 本発明の実施例７のキャパシタ内蔵多層配線基板の説明図（１）である。 本発明の実施例７のキャパシタ内蔵多層配線基板の説明図（２）である。 本発明の実施例８のキャパシタ内蔵多層配線基板の説明図（１）である。 本発明の実施例８のキャパシタ内蔵多層配線基板の説明図（２）である。 本発明の実施例９のキャパシタ内蔵多層配線基板の説明図（１）である。 本発明の実施例９のキャパシタ内蔵多層配線基板の説明図（２）である。 従来のキャパシタ内蔵多層配線基板の製造工程の途中までの説明図である。 従来のキャパシタ内蔵多層配線基板の製造工程の図２６以降の説明図である。
　ここで、図１を参照して、本発明の実施の形態のキャパシタ内蔵多層配線基板を説明する。図１は、本発明の実施の形態のキャパシタ内蔵多層配線基板の説明図であり、図１（ａ）は要部断面図であり、図１（ｂ）は図１（ａ）おけるＡ－Ａ′を結ぶ一点鎖線で示す第２配線層準位における平面図であり、図１（ｃ）は図１（ａ）おけるＢ－Ｂ′を結ぶ一点鎖線で示す第３配線層準位における透視平面図である。図１（ａ）示すように、キャパシタ内蔵多層配線基板には、信号線用積層ビア（１，８）、接地線用積層ビア（２,９）及び電源線用積層ビア（３，１０）が設けられている。この信号線用積層ビア（１，８）、接地線用積層ビア（２,９）及び電源線用積層ビア（３，１０）の中心には、第１配線層準位に形成された複数の第１導体層群４が個別に電気的に接続している。
　また、キャパシタの下部電極の中心となる第２配線層準位に形成された第２導体層６が電源線用積層ビア（１０）に個別に電気的に接続している。また、信号線用積層ビア（８）、接地線用積層ビア（９）及び電源線用積層ビア（１０）の中心には第３配線層準位に形成された複数の第３導体層群１１が個別に電気的に接続されている。
　第１配線層準位と第２配線層準位との間には、第１絶縁層５が設けられ、第２配線層準位と第３配線層準位との間にはキャパシタ誘電体膜となる第２絶縁層７が設けられている。第２絶縁層７は信号線用積層ビア（１，８）の近傍において貫通開口部１２が設けられており、この貫通開口部１２は導体パターン１３に達しているとともに、第２絶縁層７の比誘電率より小さな第３絶縁層１４で埋め込まれている。接地線用ビア（２，９）に接続する上部配線と一体化した第３導体層群１１と、電源線用ビア（３，１０）に接続する第２導体層６との間にキャパシタ誘電体膜となる第２絶縁層７が挟まれてキャパシタ１５を形成している。
　なお、導体パターン１３は、第２配線層準位に形成された電気的に絶縁されている導体パターンや第１配線層準位に形成された電気的に絶縁されている導体パターンでも良い。或いは、導体パターン１３は接地線用積層ビア（２）に電気的に接続する第１配線層準位に形成された第１導体層４の張出部でも良い。なお、図１（ａ）の場合は、キャパシタの下部電極とともに第２配線層準位に形成された電気的に絶縁されている導体パターンある。
　貫通開口部１２は、信号線用積層ビア（１，８）を取り囲む枠状の貫通開口部、特に、円環状の貫通開口部が典型的なものであるが、このような、枠状の貫通開口部に限られるものではない。例えば、導体パターン１３が、少なくとも信号線用積層ビア（１，８）と接地線用積層ビア（２，９）との間に設けられた複数のドット状の導体パターンでも良く、その場合には、貫通開口部１２として、導体パターンに対応する位置に複数のドット状の貫通開口部を設ければ良い。
　或いは、導体パターン１３が、少なくとも信号線用積層ビア（１，８）と接地線用積層ビア（２，９）との間に設けられた信号線用積層ビア（１,８）の直径より大きなサイズの矩形状の導体パターンでも良い。この場合には、貫通開口部１２として、導体パターン１３に対応する位置に信号線用積層ビア（１，８）の直径より大きなサイズの矩形状の貫通開口部を設ければ良い。
　また、導体パターン１３が接地線用積層ビア（２）に電気的に接続する第１配線層準位に形成された第１導体層４の張出部の場合には少なくとも信号線用積層ビア（１，８）と接地線用積層ビア（２，９）との間に複数のドット状の貫通開口部を設ければ良い。或いは、貫通開口部１２は、少なくとも信号線用積層ビア（１，８）と接地線用積層ビア（２，９）との間に設けられた信号線用積層ビア（１，８）の直径より大きなサイズの矩形状の貫通開口部でも良い。
　このような、キャパシタ内蔵多層配線基板を形成するためには、少なくとも第１の電源線用ビア３、第１の接地線用ビア２及び第１の信号線用ビア１と、第１の電源線用ビア３、第１の接地線用ビア２及び第１の信号線用ビア１に独立して電気的に接続する第１導体層群４と、第１導体層群４上に設けられた第１絶縁層５を備えたベース基板を用意する。第２絶縁層７の一方の面に第２導体パターンを設け、他方の面に第３導体パターンを設けたキャパシタ基板をベース基板に積層して一体化して、第２導体パターンを第２導体層６とする。
　次いで、第１導体層群４に接続する第２の電源線用ビア１０、第２の接地線用ビア９及び第２の信号線用ビア８と、第２の電源線用ビア１０、第２の接地線用ビア９及び第２の信号線用ビア８に独立して電気的に接続した第３導体層群１１を形成する。なお、第３導体層群１１は、キャパシタ基板に設けた第３導体パターンと一体化している。
　次いで、第２の信号線用ビア８の近傍において第２絶縁層７の下部に設けた導体パターン１３に達するように第２絶縁層７に貫通開口部１２を形成し、この貫通開口部１２を比誘電率が第２絶縁層７より小さい第３絶縁層１４で埋め込む。
　貫通開口部１２は、典型的には、ビームスポット径が５０μｍ～１００μｍ径のＣＯ２レーザや紫外線レーザを用いたレーザ加工により形成するが、下部に導体パターン１３を設けているので、ベース基板がダメージを受けることがない。なお、レーザ加工の際のレーザ照射を精密に制御する場合には、貫通開口部１２の底面が、ベース基板の表面の絶縁層（図１の場合には、第１絶縁層５）と接するようにしても良い。
　キャパ基板に設ける第２導体パターン及び第３導体パターンは、典型的にはアルミニウム、ニッケル、銅等から選択され、１５μｍ～３０μｍ厚とする。また、第２絶縁膜７は、典型的にはＢａＴｉＯ３やＳｒＴｉＯ３等を主成分とする１μｍ～３μｍ厚の焼結薄膜とする。また、信号線用積層ビア（１，８）、接地線用積層ビア（２,９）及び電源線用積層ビア（３，１０）の直径は、５０μｍ～１００μｍとする。
　第３絶縁層１４としては、第２絶縁層７より比誘電率が小さいエポキシ樹脂等を用い、その厚さは２０μｍ～３０μｍとする。貫通開口部１２は比誘電率の小さなエポキシ樹脂等で埋め込まれるため、寄生キャパシタのキャパシタ膜の実効的誘電率が低下し、信号線の近傍の寄生容量は低減する。
　このように、本発明の実施の形態においては、信号線と接地線との間においてキャパシタ膜となる第２絶縁層の一部を除去しているので、不必要な寄生容量の増大を回避している。それによって、特性インピーダンスの整合がとれた良質な信号伝送が可能になる。また、第２絶縁層の一部を除去する際に、除去部の底部に導体パターンを設けているので、ベース基板がダメージを受けることがない。
　次に、図２乃至図６を参照して、本発明の実施例１のキャパシタ内蔵多層配線基板を説明する。図２及び図３は本発明の実施例１のキャパシタ内蔵多層配線基板の説明図であり、図２（ａ）は要部断面図であり、図２（ｂ）は図２（ａ）におけるＡ－Ａ′を結ぶ一点鎖線に沿った第２導体層を形成した時点の平面図であり、図３（ｃ）は図２（ａ）におけるＢ－Ｂ′を結ぶ一点鎖線に沿った下部電極の位置の平面図であり、図３（ｄ）は図２（ａ）におけるＣ-Ｃ′を結ぶ一点鎖線に沿った第３絶縁層を形成した直後の第３導体層の位置における平面図である。図２（ａ）に示すように、接地線用ビア３４に接続する上部配線と一体化した第３導体層４０と、電源線用ビア３３に接続する下部電極２５との間にキャパシタ誘電体膜２１が挟まれてキャパシタを形成している。
　図２（ｂ）に示すように、電源線用ビア３３及び接地線用ビア３４に接続する第２導体層３６はベタパターンであり、信号線用ビア３５に接続する第２導体層３６１は、ビア同士を接続するための接続導体パターンになっており、図においては円形にしている。図３（ｃ）に示すように、電源線用ビア３３１に接続する下部電極２５はベタパターンであり、下部電極２５を形成する銅箔（後述する図４（ａ）における符号２３）を利用して信号線用ビア３５１を取り囲む円環状の孤立導体層２６を形成している。
　図３（ｄ）に示すように、電源線用ビア３３１及び接地線用ビア３４１に接続する第３導体層４０はベタパターンであり、孤立導体層２６に対応する位置に誘電体膜分離溝４２が設けられており、キャパシタ誘電体膜２１は分断されている。なお、信号線用ビア３５１に接続する第３導体層４０１は、ビア同士を接続するための接続導体パターンになっている。
　次に、図４乃至図６を参照して、本発明の実施例１のキャパシタ内蔵多層配線基板の製造工程を説明する。まず、図４（ａ）に示すように、厚さが２μｍのＢａＴｉＯ３を主成分とするキャパシタ誘電体膜２１の両面に２０μｍ厚の銅箔２２，２３を設けたキャパシタフィルム２０を用意する。次いで、図４（ｂ）に示すように、銅箔２２を所定形状にエッチングして上部電極２４を形成するとともに、銅箔２３をエッチングして図３（ｃ）に示したパターンの下部電極２５及び孤立導体層２６を形成する。一方、図４（ｃ）に示すように、第１導体層３１、第１絶縁層３２、電源線用ビア３３、接地線用ビア３４、信号線用ビア３５、第２導体層３６，３６１及び第２絶縁層３７を設けたベース基板３０を用意する。なお、第２導体層３６，３６１は、図２（ｂ）に示したパターンである。
　次いで、図４（ｄ）に示すように、ベース基板３０に上部電極２４、下部電極２５及び孤立導体層２６を形成したキャパシタ基板を下部電極２５がベース基板３０に対向するように押圧し、加熱して圧着して一体化する。
　次いで、図５（ｅ）に示すように、上部電極２４に設けた開口部からビームスポット径が１００μｍのＣＯ２レーザを用いてレーザ光３８を照射し、第２導体層３６，３６１に達するビアホール３９を形成する。次いで、図５（ｆ）に示すように、ビアホール３９の壁面に無電解メッキを施した後、第３導体層４０，４０１を形成するためのパターンを設けたメッキフーレム（図示は省略）を用いてＣｕ電解メッキを施して電源線用ビア３３１、接地線用ビア３４１、信号線用ビア３５１及び第３導体層４０，４０１を形成する。なお、ここでは、図示を簡略にするために、第３導体層４０，４０１と一体化している上部電極２４は図示を省略している（以下同様である）。なお、信号線用ビア３５１に接続する第３導体層４０１は、ビア同士を接続するための接続導体パターンになっている。
　次いで、図５（ｇ）に示すように、再び、ビームスポット径が１００μｍのＣＯ２レーザを用いて孤立導体層２６に対向する位置にレーザ光４１を照射して図３（ｄ）に示す円環状の誘電体膜分離溝４２を形成する。この時、レーザ照射部の下部には孤立導体層２６が配置されているので、ベース基板（３０）の表面がダメージを受けることがない。
　以降は再び従来例と同様に、図６（ｈ）に示すように、ビルドアップ工法を用いてエポキシ系材料を主成分とする２０μｍ厚の絶縁フィルムにより第３絶縁層４３を形成する。次いで、図６（ｉ）に示すように、ビームスポット径が１００μｍのＣＯ２レーザを用いて電源線用ビア３３１、接地線用ビア３４１及び信号線用ビア３５１対向する位置にレーザ光４４を照射してビアホール４５を形成する。
　次いで、図６（ｊ）に示すように、無電解メッキを施した後、第４導体層４６を形成するためのパターンを設けたメッキフーレム（図示は省略）を用いてＣｕ電解メッキを施して電源線用ビア３３２、接地線用ビア３４２、信号線用ビア３５２及び第４導体層４６を形成することで、キャパシタ内蔵多層配線基板の基本構成が完成する。
　本発明の実施例１においては、信号線用ビア３５１の近傍のキャパシタ誘電体膜２１の一部を円環状に除去して誘電体膜分離溝４２を形成し、この誘電体膜分離溝４２をキャパシタ誘電体膜２１より比誘電率の小さなエポキシ樹脂で埋め込んでいる。したがって、誘電体膜分離溝４２を形成しない場合に比べて、寄生キャパシタの寄生容量を低減することができる。また、本発明の実施例１においては、下部電極２５を形成するための銅箔２３を利用して円環状の孤立導体層２６を形成しているので、誘電体膜分離溝４２を形成する際のレーザ照射により、ベース基板３０の表面がダメージを受けることがない。
　次に、図７乃至図１１を参照して、本発明の実施例２のキャパシタ内蔵多層配線基板を説明する。図７及び図８は本発明の実施例２のキャパシタ内蔵多層配線基板の説明図であり、図７（ａ）は要部断面図であり、図７（ｂ）は図７（ａ）におけるＡ－Ａ′を結ぶ一点鎖線に沿った第２導体層を形成した時点の平面図であり、図７（ｃ）は図７（ａ）におけるＢ－Ｂ′を結ぶ一点鎖線に沿った誘電体膜分離溝を形成する前の平面図であり、図７（ｄ）は図７（ａ）におけるＣ-Ｃ′を結ぶ一点鎖線に沿った第３絶縁層を形成した直後の第３導体層の位置における平面図である。図７（ａ）に示すように、実施例１と同様に、接地線用ビア３４に接続する上部配線と一体化した第３導体層４０と、電源線用ビア３３に接続する下部電極２５との間にキャパシタ誘電体膜２１が挟まれてキャパシタを形成している。
　図７（ｂ）に示すように、電源線用ビア３３及び接地線用ビア３４に接続する第２導体層３６はベタパターンであり、信号線用ビア３５に接続する第２導体層３６１は、ビア同士を接続するための接続導体パターンになっている。第２導体層３６を形成する際に信号線用ビア３５１を取り囲む円環状の孤立導体層４７を形成している。
　図８（ｃ）に示すように、電源線用ビア３３１に接続する下部電極２５はベタパターンである。図８（ｄ）に示すように、電源線用ビア３３１及び接地線用ビア３４１に接続する第３導体層４０はベタパターンであり、孤立導体層４７に対応する位置に誘電体膜分離溝４２が設けられており、キャパシタ誘電体膜２１は分断されている。なお、信号線用ビア３５１に接続する第３導体層４０１は、ビア同士を接続するための接続導体パターンになっている。
　次に、図９乃至図１１を参照して、本発明の実施例２のキャパシタ内蔵多層配線基板の製造工程を説明する。まず、図９（ａ）に示すように、厚さが２μｍのＢａＴｉＯ３を主成分とするキャパシタ誘電体膜２１の両面に２０μｍ厚の銅箔２２，２３を設けたキャパシタフィルム２０を用意する。次いで、図９（ｂ）に示すように、銅箔２２を所定形状にエッチングして上部電極２４を形成するとともに、銅箔２３をエッチングして図８（ｃ）に示したパターンの下部電極２５を形成する。実施例２の場合には、キャパシタフィルム側に孤立導体層は形成しない。
　一方、図９（ｃ）に示すように、第１導体層３１、第１絶縁層３２、電源線用ビア３３、接地線用ビア３４、信号線用ビア３５、第２導体層３６，３６１及び第２絶縁層３７を設けたベース基板３０を用意する。この時、第２導体層３６，３６１を形成する際に、図７（ｂ）に示すように、信号線用ビア３５を囲む円環状の孤立導体層４７を形成する。
　次いで、図９（ｄ）に示すように、ベース基板３０に上部電極２４及び下部電極を形成したキャパシタ基板を下部電極２５がベース基板３０に対向するように押圧し、加熱して圧着して一体化する。
　次いで、図１０（ｅ）に示すように、上部電極２４に設けた開口部からビームスポット径が１００μｍのＣＯ２レーザを用いてレーザ光３８を照射し、第２導体層３６，３６１に達するビアホール３９を形成する。次いで、図１０（ｆ）に示すように、ビアホール３９の壁面に無電解メッキを施した後、第３導体層４０，４０１を形成するためのパターンを設けたメッキフーレム（図示は省略）を用いてＣｕ電解メッキを施して電源線用ビア３３１、接地線用ビア３４１、信号線用ビア３５１及び第３導体層４０，４０１を形成する。なお、ここでは、図示を簡略にするために、第３導体層４０，４０１と一体化している上部電極２４は図示を省略している。
　次いで、図１０（ｇ）に示すように、再び、ビームスポット径が１００μｍのＣＯ２レーザを用いて孤立導体層４７に対向する位置にレーザ光４１を照射して図８（ｄ）に示す円環状の誘電体膜分離溝４２を形成する。この時、レーザ照射部の下部には孤立導体層４７が配置されているので、ベース基板（３０）の表面がダメージを受けることがない。
　以降は再び従来例と同様に、図１１（ｈ）に示すように、ビルドアップ工法を用いてエポキシ系材料を主成分とする２０μｍ厚の絶縁フィルムにより第３絶縁層４３を形成する。次いで、図１１（ｉ）に示すように、ビームスポット径が１００μｍのＣＯ２レーザを用いて電源線用ビア３３１、接地線用ビア３４１及び信号線用ビア３５１対向する位置にレーザ光４４を照射してビアホール４５を形成する。
　次いで、図１１（ｊ）に示すように、無電解メッキを施した後、第４導体層４６を形成するためのパターンを設けたメッキフーレム（図示は省略）を用いてＣｕ電解メッキを施して電源線用ビア３３２、接地線用ビア３４２、信号線用ビア３５２及び第４導体層４６を形成することで、キャパシタ内蔵多層配線基板の基本構成が完成する。
　本発明の実施例２においても、信号線用ビア３５１の近傍のキャパシタ誘電体膜２１の一部を円環状に除去して誘電体膜分離溝４２を形成し、この誘電体膜分離溝４２をキャパシタ誘電体膜２１より誘電率の小さなエポキシ樹脂で埋め込んでいる。したがって、誘電体膜分離溝４２を形成しない場合に比べて、寄生キャパシタの寄生容量を低減することができる。また、第２導体層３６と同時に円環状の孤立導体層４７を形成しているので、誘電体膜分離溝４２を形成する際のレーザ照射により、ベース基板３０の表面がダメージを受けることがない。
　次に、図１２及び図１３を参照して、本発明の実施例３のキャパシタ内蔵多層配線基板を説明するが、孤立導体層４７を設ける代わりに張出部４８を設けた以外は上記の実施例２と製造工程は全く同様であるので、構造のみ説明する。図１２及び図１３は本発明の実施例３のキャパシタ内蔵多層配線基板の説明図であり、図１２（ａ）は要部断面図であり、図１２（ｂ）図１２（ａ）におけるＡ－Ａ′を結ぶ一点鎖線に沿った第２導体層を形成した時点の平面図であり、図１２（ｃ）は図１２（ａ）におけるＢ－Ｂ′を結ぶ一点鎖線に沿った誘電体膜分離溝を形成する前の下部電極位置の平面図であり、図１２（ｄ）は図１２（ａ）におけるＣ-Ｃ′を結ぶ一点鎖線に沿った第３絶縁層を形成した直後の第３導体層の位置における平面図である。図１２（ａ）に示すように、実施例２と同様に、接地線用ビア３４に接続する上部配線と一体化した第３導体層４０と、電源線用ビア３３に接続する下部電極２５との間にキャパシタ誘電体膜２１が挟まれてキャパシタを形成している。
　図１２（ｂ）に示すように、電源線用ビア３３及び接地線用ビア３４に接続する第２導体層３６はベタパターンであり、信号線用ビア３５に接続する第２導体層３６１は、ビア同士を接続するための接続導体パターンになっている。第２導体層３６の張出部４８が信号線用ビア３５１を取り囲んでいる。
　図１３（ｃ）に示すように、電源線用ビア３３１に接続する下部電極２５はベタパターンである。図１３（ｄ）に示すように、電源線用ビア３３１及び接地線用ビア３４１に接続する第３導体層４０はベタパターンであり、張出部４８が延在する位置に誘電体膜分離溝４２が設けられており、キャパシタ誘電体膜２１は分断されている。なお、信号線用ビア３５１に接続する第３導体層４０１は、ビア同士を接続するための接続導体パターンになっている。
　本発明の実施例３においては、信号線用ビア３５１の近傍のキャパシタ誘電体膜２１の一部をリング状に除去して誘電体膜分離溝４２を形成し、この誘電体膜分離溝４２をキャパシタ誘電体膜２１より誘電率の小さなエポキシ樹脂で埋め込んでいる。したがって、誘電体膜分離溝４２を形成しない場合に比べて、寄生キャパシタの寄生容量を低減することができる。また、本発明の実施例３においては、信号線用ビア３５に向かって第２導体層３６の張出部４８を形成しているので、誘電体膜分離溝４２を形成する際のレーザ照射により、ベース基板３０の表面がダメージを受けることがない。
　次に、図１４乃至図１５を参照して、本発明の実施例４のキャパシタ内蔵多層配線基板を説明するが、孤立導体層を分散孤立導体層とする以外は上記の実施例１と製造工程は全く同様であるので、構造のみ説明する。図１４及び図１５は本発明の実施例４のキャパシタ内蔵多層配線基板の説明図であり、図１４（ａ）は要部断面図であり、図１４（ｂ）は図１４（ａ）におけるＡ－Ａ′を結ぶ一点鎖線に沿った第２導体層を形成した時点の平面図であり、図１４（ｃ）は図１４（ａ）におけるＢ－Ｂ′を結ぶ一点鎖線に沿った下部電極の位置における平面図であり、図１４（ｄ）は図１４（ａ）におけるＣ-Ｃ′を結ぶ一点鎖線に沿った第３絶縁層を形成した直後の第３導体層の位置における平面図である。図１４（ａ）に示すように、接地線用ビア３４に接続する上部配線と一体化した第３導体層４０と、電源線用ビア３３に接続する下部電極２５との間にキャパシタ誘電体膜２１が挟まれてキャパシタを形成している。
　図１４（ｂ）に示すように、電源線用ビア３３及び接地線用ビア３４に接続する第２導体層３６はベタパターンであり、信号線用ビア３５に接続する第２導体層３６１は、ビア同士を接続するための接続導体パターンになっている。図１５（ｃ）に示すように、電源線用ビア３３１に接続する下部電極２５はベタパターンであり、下部電極２５を形成する銅箔（２３）を利用して信号線用ビア３５１を取り囲むように複数の分散孤立導体層４９を形成している。なお、ここでは、信号線用ビア３５１の接地線用ビア３４１に向う側に３個ずつの分散孤立導体層４９を設けているが、個数は任意であり、図において、信号線用ビア３５１の上下も囲むように分散孤立導体層４９を設けても良い。
　図１５（ｄ）に示すように、電源線用ビア３３１及び接地線用ビア３４１に接続する第３導体層４０はベタパターンであり、分散孤立導体層４９に対応する位置に開口部５０が設けられており、キャパシタ誘電体膜２１は開口部５０において欠落している。
　本発明の実施例４においては、信号線用ビア３５１の近傍のキャパシタ誘電体膜２１に複数の開口部５０を形成し、この開口部５０をキャパシタ誘電体膜２１より誘電率の小さなエポキシ樹脂で埋め込んでいる。したがって、開口部５０を形成しない場合に比べて、寄生キャパシタの寄生容量を低減することができる。また、本発明の実施例４においては、下部電極２５を形成するための銅箔２３を利用して複数の円形の分散孤立導体層４９を形成しているので、開口部５０を形成する際のレーザ照射により、ベース基板３０の表面がダメージを受けることがない。
　次に、図１６乃至図１７を参照して、本発明の実施例５のキャパシタ内蔵多層配線基板を説明するが、孤立導体層を分散孤立導体層とする以外は上記の実施例２と製造工程は全く同様であるので、構造のみ説明する。図１６及び図１７は本発明の実施例５のキャパシタ内蔵多層配線基板の説明図であり、図１６（ａ）は要部断面図であり、図１６（ｂ）は図１６（ａ）におけるＡ－Ａ′を結ぶ一点鎖線に沿った第２導体層を形成した時点の平面図であり、図１６（ｃ）は図１６（ａ）におけるＢ－Ｂ′を結ぶ一点鎖線に沿った誘電体膜分離溝を形成する前の平面図であり、図１６（ｄ）は図１６（ａ）におけるＣ-Ｃ′を結ぶ一点鎖線に沿った第３絶縁層を形成した直後の第３導体層の位置における平面図である。図１６（ａ）に示すように、実施例５と同様に、接地線用ビア３４に接続する上部配線と一体化した第３導体層４０と、電源線用ビア３３に接続する下部電極２５との間にキャパシタ誘電体膜２１が挟まれてキャパシタを形成している。
　図１６（ｂ）に示すように、電源線用ビア３３及び接地線用ビア３４に接続する第２導体層３６はベタパターンであり、信号線用ビア３５に接続する第２導体層３６１は、ビア同士を接続するための接続導体パターンになっている。第２導体層３６，３６１を形成する際に信号線用ビア３５１を取り囲むように複数の分散孤立導体層５１を形成している。なお、ここでは、信号線用ビア３５１の接地線用ビア３４１に向う側に３個ずつの分散孤立導体層５１を設けているが、個数は任意であり、図において、信号線用ビア３５１の上下も囲むように分散孤立導体層５１を設けても良い。
　図１７（ｃ）に示すように、電源線用ビア３３１に接続する下部電極２５はベタパターンである。図１７（ｄ）に示すように、電源線用ビア３３１及び接地線用ビア３４１に接続する第３導体層４０はベタパターンであり、分散孤立導体層４９に対応する位置に開口部５２が設けられており、キャパシタ誘電体膜２１は開口部５２において欠落している。
　本発明の実施例５においては、信号線用ビア３５１の近傍のキャパシタ誘電体膜２１に複数の開口部５２を形成し、この開口部５２をキャパシタ誘電体膜２１より誘電率の小さなエポキシ樹脂で埋め込んで第３絶縁層４３にしている。したがって、開口部５２を形成しない場合に比べて、寄生キャパシタの寄生容量を低減することができる。また、本発明の実施例５においては、第２導体層３６，３６１を形成する際に、複数の円形の分散孤立導体層５１を形成しているので、開口部５２を形成する際のレーザ照射により、ベース基板３０の表面がダメージを受けることがない。
　次に、図１８及び図１９を参照して、本発明の実施例６のキャパシタ内蔵多層配線基板を説明する。実施例６は、円環状の孤立導体層５７の代わりに張出部４８を設け、円環状の誘電体膜分離溝の代わりに矩形状の開口部を設けた以外は上記の実施例２と製造工程は全く同様であるので構造のみ説明する。図１８及び図１９は本発明の実施例６のキャパシタ内蔵多層配線基板の説明図であり、図１８（ａ）は要部断面図であり、図１８（ｂ）は図１８（ａ）におけるＡ－Ａ′を結ぶ一点鎖線に沿った第２導体層を形成した時点の平面図であり、図１８（ｃ）は図１８（ａ）におけるＢ－Ｂ′を結ぶ一点鎖線に沿った誘電体膜分離溝を形成する前の平面図であり、図１８（ｄ）は図１８（ａ）におけるＣ-Ｃ′を結ぶ一点鎖線に沿った第３絶縁層を形成した直後の第３導体層の位置における平面図である。図１８（ａ）に示すように、実施例３と同様に、接地線用ビア３４に接続する上部配線と一体化した第３導体層４０と、電源線用ビア３３に接続する下部電極２５との間にキャパシタ誘電体膜２１が挟まれてキャパシタを形成している。
　図１８（ｂ）に示すように、電源線用ビア３３及び接地線用ビア３４に接続する第２導体層３６はベタパターンであり、信号線用ビア３５に接続する第２導体層３６１は、ビア同士を接続するための接続導体パターンになっている。第２導体層３６の張出部４８が信号線用ビア３５１を取り囲んでいる。
　図１９（ｃ）に示すように、電源線用ビア３３１に接続する下部電極２５はベタパターンである。図１９（ｄ）に示すように、電源線用ビア３３１及び接地線用ビア３４１に接続する第３導体層４０はベタパターンであり、張出部４８が延在する位置に複数の開口部５３を形成している。なお、ここでは、信号線用ビア３５１の接地線用ビア３４１に向う側に３個ずつの開口部５３を設けているが、個数は任意であり、図において、信号線用ビア３５１の上下も囲むように開口部５３を設けても良い。
　本発明の実施例６においては、信号線用ビア３５１の近傍のキャパシタ誘電体膜２１に複数の開口部５３を形成し、この開口部５３をキャパシタ誘電体膜２１より誘電率の小さなエポキシ樹脂で埋め込んで第４絶縁層４６にしている。したがって、開口部５３を形成しない場合に比べて、寄生キャパシタの寄生容量を低減することができる。また、本発明の実施例６においては、信号線用ビア３５に向かって第２導体層３６の張出部４８を形成しているので、開口部５３を形成する際のレーザ照射により、ベース基板３０の表面がダメージを受けることがない。
　次に、図２０乃至図２１を参照して、本発明の実施例７のキャパシタ内蔵多層配線基板を説明するが、円環状の孤立導体層を矩形状の孤立導体層とする以外は上記の実施例１と製造工程は全く同様であるので、構造のみ説明する。図２０及び図２１は本発明の実施例７のキャパシタ内蔵多層配線基板の説明図であり、図２０（ａ）は要部断面図であり、図２０（ｂ）は図２０（ａ）におけるＡ－Ａ′を結ぶ一点鎖線に沿った第２導体層を形成した時点の平面図であり、図２０（ｃ）は図２０（ａ）におけるＢ－Ｂ′を結ぶ一点鎖線に沿った下部電極の位置における平面図であり、図２０（ｄ）は図２０（ａ）におけるＣ-Ｃ′を結ぶ一点鎖線に沿った第３絶縁層を形成した直後の第３導体層の位置における平面図である。図２１（ａ）に示すように、接地線用ビア３４に接続する上部配線と一体化した第３導体層４０と、電源線用ビア３３に接続する下部電極２５との間にキャパシタ誘電体膜２１が挟まれてキャパシタを形成している。
　図２０（ｂ）に示すように、電源線用ビア３３及び接地線用ビア３４に接続する第２導体層３６はベタパターンであり、信号線用ビア３５に接続する第２導体層３６１は、ビア同士を接続するための接続導体パターンになっている。図２１（ｃ）に示すように、電源線用ビア３３１に接続する下部電極２５はベタパターンであり、下部電極２５を形成する銅箔（２３）を利用して信号線用ビア３５１の両側に長方形状の孤立導体層５５を形成している。なお、ここでは、信号線用ビア３５１の接地線用ビア３４１に向う側に一対の孤立導体層５５を設けているが、図において、信号線用ビア３５１の上下にも孤立導体層５５を設けても良い。
　図２１（ｄ）に示すように、電源線用ビア３３１及び接地線用ビア３４１に接続する第３導体層４０はベタパターンであり、孤立導体層５５に対応する位置に開口部５６が設けられており、キャパシタ誘電体膜２１は開口部５６において欠落している。
　本発明の実施例７においては、信号線用ビア３５１の近傍のキャパシタ誘電体膜２１に孤立導体層５５に対応する一対の開口部５６を形成し、この開口部５６をキャパシタ誘電体膜２１より誘電率の小さなエポキシ樹脂で埋め込んで第４絶縁層４６を形成している。したがって、開口部５６を形成しない場合に比べて、寄生キャパシタの寄生容量を低減することができる。また、本発明の実施例７においては、下部電極２５を形成するための銅箔２３を利用して一対の孤立導体層５５を形成しているので、開口部５６を形成する際のレーザ照射により、ベース基板３０の表面がダメージを受けることがない。
　次に、図２２乃至図２３を参照して、本発明の実施例８のキャパシタ内蔵多層配線基板を説明するが円環状の孤立導体層を矩形の孤立導体層とする以外は上記の実施例２と製造工程は全く同様であるので、構造のみ説明する。図２２及び図２３は本発明の実施例８のキャパシタ内蔵多層配線基板の説明図であり、図２２（ａ）は要部断面図であり、図２２（ｂ）は図２２（ａ）におけるＡ－Ａ′を結ぶ一点鎖線に沿った第２導体層を形成した時点の平面図であり、図２２（ｃ）は図２２（ａ）におけるＢ－Ｂ′を結ぶ一点鎖線に沿った誘電体膜分離溝を形成する前の平面図であり、図２０（ｄ）は図２０（ａ）におけるＣ-Ｃ′を結ぶ一点鎖線に沿った第３絶縁層を形成した直後の第３導体層の位置における平面図である。図２２（ａ）に示すように、実施例８と同様に、接地線用ビア３４に接続する上部配線と一体化した第３導体層４０と、電源線用ビア３３に接続する下部電極２５との間にキャパシタ誘電体膜２１が挟まれてキャパシタを形成している。
　図２２（ｂ）に示すように、電源線用ビア３３及び接地線用ビア３４に接続する第２導体層３６はベタパターンであり、信号線用ビア３５に接続する第２導体層３６１は、ビア同士を接続するための接続導体パターンになっている。第２導体層３６，３６１を形成する際に信号線用ビア３５１の両側に長方形状の孤立導体層５７を形成している。なお、ここでは、信号線用ビア３５１の接地線用ビア３４１に向う側に１対の孤立導体層５７を設けているが、図において、信号線用ビア３５１の上下にも孤立導体層５７を設けても良い。
　図２３（ｃ）に示すように、電源線用ビア３３１に接続する下部電極２５はベタパターンである。図２３（ｄ）に示すように、電源線用ビア３３１及び接地線用ビア３４１に接続する第３導体層４０はベタパターンであり、一対の孤立導体層５７に対応する位置に開口部５８が設けられており、キャパシタ誘電体膜２１は開口部５８において欠落している。
　本発明の実施例８においては、信号線用ビア３５１の近傍のキャパシタ誘電体膜２１に一対の開口部５８を形成し、この開口部５８をキャパシタ誘電体膜２１より誘電率の小さなエポキシ樹脂で埋め込んで第４絶縁層４６にしている。したがって、開口部５８を形成しない場合に比べて、寄生キャパシタの寄生容量を低減することができる。また、本発明の実施例８においては、第２導体層３６，３６１を形成する際に、一対の孤立導体層５７を形成しているので、開口部５８を形成する際のレーザ照射により、ベース基板３０の表面がダメージを受けることがない。
　次に、図２４及び図２５を参照して、本発明の実施例９のキャパシタ内蔵多層配線基板を説明する。実施例９は、円環状の孤立導体層５７の代わりに張出部４８を設け、円環状の誘電体膜分離溝の代わりに矩形状の開口部を設けた以外は上記の実施例２と製造工程は全く同様であるので構造のみ説明する。図２４及び図２５は本発明の実施例９のキャパシタ内蔵多層配線基板の説明図であり、図２４（ａ）は要部断面図であり、図２４（ｂ）は図２４（ａ）におけるＡ－Ａ′を結ぶ一点鎖線に沿った第２導体層を形成した時点の平面図であり、図２４（ｃ）は図２４（ａ）におけるＢ－Ｂ′を結ぶ一点鎖線に沿った誘電体膜分離溝を形成する前の平面図であり、図２４（ｄ）は図２４（ａ）におけるＣ-Ｃ′を結ぶ一点鎖線に沿った第３絶縁層を形成した直後の第３導体層の位置における平面図である。図２４（ａ）に示すように、実施例３と同様に、接地線用ビア３４に接続する上部配線と一体化した第３導体層４０と、電源線用ビア３３に接続する下部電極２５との間にキャパシタ誘電体膜２１が挟まれてキャパシタを形成している。
　図２４（ｂ）に示すように、電源線用ビア３３及び接地線用ビア３４に接続する第２導体層３６はベタパターンであり、信号線用ビア３５に接続する第２導体層３６１は、ビア同士を接続するための接続導体パターンになっている。第２導体層３６の張出部４８が信号線用ビア３５１を取り囲んでいる。
　図２５（ｃ）に示すように、電源線用ビア３３１に接続する下部電極２５はベタパターンである。図２５（ｄ）に示すように、電源線用ビア３３１及び接地線用ビア３４１に接続する第３導体層４０はベタパターンであり、張出部４８が延在する位置に一対の長方形状の開口部５９を形成している。なお、ここでは、信号線用ビア３５１の接地線用ビア３４１に向う側に１対の開口部５９を設けているが図において、信号線用ビア３５１の上下にも開口部５９を設けても良い。
　本発明の実施例９においては、信号線用ビア３５１の近傍のキャパシタ誘電体膜２１に複数の開口部５９を形成し、この開口部５９をキャパシタ誘電体膜２１より誘電率の小さなエポキシ樹脂で埋め込んで第４絶縁層４６にしている。したがって、開口部５９を形成しない場合に比べて、寄生キャパシタの寄生容量を低減することができる。また、本発明の実施例９においては、信号線用ビア３５に向かって第２導体層３６の張出部４８を形成しているので、開口部５９を形成する際のレーザ照射により、ベース基板３０の表面がダメージを受けることがない。
１　第１の信号線用ビア
２　第１の接地線用ビア
３　第１の電源線用ビア
４　第１導体層群
５　第１絶縁層
６　第２導体層
７　第２絶縁層
８　第２の信号線用ビア
９　第２の接地線用ビア
１０　第２の電源線用ビア
１１　第３導体層群
１２　貫通開口部
１３　導体パターン
１４　第３絶縁層
１５　キャパシタ
２１，７１　キャパシタ誘電体膜
２２，２３，７２，７３　銅箔
２４，７４　上部電極
２５，７５　下部電極
２６　孤立導体層
３０，８０　ベース基板
３１，８１　第１導体層
３２，８２　第１絶縁層
３３，３３１，３３２，８３，８３１，８３２　電源線用ビア
３４，３４１，３４２，８４，８４１，８４２　接地線用ビア
３５，３５１，３５２，８５，８５１，８５２　信号線用ビア
３６，３６１，８６　第２導体層
３７，８７　第２絶縁層
３８，８８　レーザ光
３９，８９　ビアホール
４０，４０１，９０，９０１　第３導体層
４１　レーザ光
４２　誘電体膜分離溝
４３，９１　第３絶縁層
４４，９２　レーザ光
４５，９３　ビアホール
４６，９４　第４導体層
４７　孤立導体層
４８　張出部
４９，５１，５５　分散孤立導体層
５０，５２，５３，５６，５８，５９　開口部
５７　孤立導体層
９５　キャパシタ

Claims (14)

  1. 　信号線用積層ビア、接地線用積層ビア及び電源線用積層ビアと、
    　前記信号線用積層ビア、前記接地線用積層ビア及び前記電源線用積層ビアに個別に電気的に接続する第１配線層準位に形成された複数の第１導体層群と、
    　少なくとも前記電源線用積層ビアに個別に電気的に接続する第２配線層準位に形成された第２導体層と、
    　前記信号線用積層ビア、前記接地線用積層ビア及び前記電源線用積層ビアに個別に電気的に接続する第３配線層準位に形成された複数の第３導体層群と、
    　前記第１配線層準位と前記第２配線層準位との間に形成された第１絶縁層と、
    　前記第２配線層準位と前記第３配線層準位との間に形成された第２絶縁層と
    を有し、
    　前記第２絶縁層は前記信号線用積層ビアの近傍において第３絶縁層で埋め込まれた貫通開口部を有し、
    　前記第２絶縁層の比誘電率が、前記第１絶縁層及び前記第３絶縁層の比誘電率より高く、
    　前記貫通開口部が導体パターンに達しているキャパシタ内蔵多層配線基板。
  2. 　前記導体パターンが、前記第２配線層準位に形成され、他部分と電気的に絶縁されている導体パターンである請求項１に記載のキャパシタ内蔵多層配線基板。
  3. 　前記導体パターンが、前記第１配線層準位に形成され、他部分と電気的に絶縁されている導体パターンである請求項１に記載のキャパシタ内蔵多層配線基板。
  4. 　前記導体パターンが、前記第１配線層準位に形成された前記接地線用積層ビアに電気的に接続する第１配線層準位に形成された第１導体層の張出部である請求項１に記載のキャパシタ内蔵多層配線基板。
  5. 　前記貫通開口部が、前記信号線用積層ビアを取り囲む枠状の貫通開口部である請求項１に記載のキャパシタ内蔵多層配線基板。
  6. 　前記枠状の貫通開口部が、円環状の貫通開口部である請求項５に記載のキャパシタ内蔵多層配線基板。
  7. 　前記導体パターンが、少なくとも前記信号線用積層ビアと前記接地線用積層ビアとの間に設けられた複数のドット状の導体パターンであり、前記貫通開口部が、少なくとも前記信号線用積層ビアと前記接地線用積層ビアとの間に設けられた複数のドット状の貫通開口部である請求項１に記載のキャパシタ内蔵多層配線基板。
  8. 　前記導体パターンが、少なくとも前記信号線用積層ビアと前記接地線用積層ビアとの間に設けられた前記信号線用積層ビアの直径より大きな長辺辺長を有する矩形状の導体パターンであり、前記貫通開口部が、少なくとも前記信号線用積層ビアと前記接地線用積層ビアとの間に設けられた前記信号線用積層ビアの直径より大きな長辺辺長を有する矩形状の貫通開口部である請求項１に記載のキャパシタ内蔵多層配線基板。
  9. 　前記貫通開口部が、少なくとも前記信号線用積層ビアと前記接地線用積層ビアとの間に設けられた複数のドット状の貫通開口部である請求項４に記載のキャパシタ内蔵多層配線基板。
  10. 　前記貫通開口部が、少なくとも前記信号線用積層ビアと前記接地線用積層ビアとの間に設けられた前記信号線用積層ビアの直径より大きな長辺辺長を有する矩形状の貫通開口部である請求項４に記載のキャパシタ内蔵多層配線基板。
  11. 　少なくとも第１の電源線用ビア、第１の接地線用ビア及び第１の信号線用ビアと、前記第１の電源線用ビア、前記第１の接地線用ビア及び前記第１の信号線用ビアに独立して電気的に接続する第１配線層準位に形成された第１導体層群と、前記第１導体層群上に設けられた第１絶縁層を備えたベース基板と、第２絶縁層の一方の面に第２導体パターンを設け、他方の面に第３導体パターンを設けたキャパシタ基板とを積層して一体化して、第２配線層準位に形成された前記第２導体パターンを第２導体層とする工程と、
    　前記第１導体層群に接続する第２の電源線用ビア、第２の接地線用ビア及び第２の信号線用ビアと、前記第２の電源線用ビア、第２の接地線用ビア及び第２の信号線用ビアに独立して電気的に接続し、前記第３導体パターンと一体化した第３配線層準位に形成された第３導体層群を形成する工程と、
    　前記第２の信号線用ビアの近傍において前記第２絶縁層に貫通開口部を形成する工程と、
    　前記貫通開口部を前記第２絶縁層の比誘電率より小さい第３絶縁層で埋め込む工程と
    を有し、
    　前記第２の信号線用ビアの近傍において前記第２絶縁層に貫通開口部を形成する工程において、前記第２絶縁層の下部に設けた導体パターンに達するように前記貫通開口部を形成するキャパシタ内蔵多層配線基板の製造方法。
  12. 　前記導体パターンが、前記第２配線層準位に形成され、他部分と電気的に絶縁されている導体パターンである請求項１１に記載のキャパシタ内蔵多層配線基板の製造方法。
  13. 　前記導体パターンが、前記第１配線層準位に形成され、他部分と電気的に絶縁されている導体パターンである請求項１１に記載のキャパシタ内蔵多層配線基板の製造方法。
  14. 　前記導体パターンが、前記第１配線層準位に形成された前記第１の接地線用ビアに電気的に接続する第１配線層準位に形成された第１導体層の張出部である請求項１１に記載のキャパシタ内蔵多層配線基板の製造方法。
PCT/JP2016/053155 2016-02-03 2016-02-03 キャパシタ内蔵多層配線基板及びその製造方法 WO2017134761A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2017565012A JP6614246B2 (ja) 2016-02-03 2016-02-03 キャパシタ内蔵多層配線基板及びその製造方法
PCT/JP2016/053155 WO2017134761A1 (ja) 2016-02-03 2016-02-03 キャパシタ内蔵多層配線基板及びその製造方法
US16/043,603 US10362677B2 (en) 2016-02-03 2018-07-24 Capacitor built-in multilayer wiring substrate and manufacturing method thereof
US16/434,218 US10701808B2 (en) 2016-02-03 2019-06-07 Capacitor built-in multilayer wiring substrate and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2016/053155 WO2017134761A1 (ja) 2016-02-03 2016-02-03 キャパシタ内蔵多層配線基板及びその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US16/043,603 Continuation US10362677B2 (en) 2016-02-03 2018-07-24 Capacitor built-in multilayer wiring substrate and manufacturing method thereof

Publications (1)

Publication Number Publication Date
WO2017134761A1 true WO2017134761A1 (ja) 2017-08-10

Family

ID=59500201

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2016/053155 WO2017134761A1 (ja) 2016-02-03 2016-02-03 キャパシタ内蔵多層配線基板及びその製造方法

Country Status (3)

Country Link
US (2) US10362677B2 (ja)
JP (1) JP6614246B2 (ja)
WO (1) WO2017134761A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230025849A (ko) * 2017-10-18 2023-02-23 엘지이노텍 주식회사 인쇄회로기판 및 이를 포함하는 패키지 기판
JP7427966B2 (ja) 2020-01-16 2024-02-06 Tdk株式会社 電子部品

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10923443B2 (en) * 2019-03-29 2021-02-16 Intel Corporation Electronic device package including a capacitor
CN114128410B (zh) * 2019-11-27 2024-04-02 庆鼎精密电子（淮安）有限公司 高频传输电路板及其制作方法
US11205696B2 (en) * 2019-12-24 2021-12-21 Skyworks Solutions, Inc. High dielectric constant material at locations of high fields
US11302645B2 (en) * 2020-06-30 2022-04-12 Western Digital Technologies, Inc. Printed circuit board compensation structure for high bandwidth and high die-count memory stacks
CN113066799B (zh) * 2021-03-16 2022-08-19 泉芯集成电路制造(济南)有限公司 半导体器件及其制作方法
US11626366B2 (en) 2021-06-22 2023-04-11 Silicon Laboratories Inc. Shielding using layers with staggered trenches
US20240088015A1 (en) * 2022-09-08 2024-03-14 Samsung Electronics Co., Ltd. Integrated circuit devices including via capacitors

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01166599A (ja) * 1987-12-22 1989-06-30 Narumi China Corp 積層セラミック基板の製造方法
JPH11204946A (ja) * 1998-01-19 1999-07-30 Nippon Avionics Co Ltd 部品内蔵形セラミック回路基板
WO2006134914A1 (ja) * 2005-06-13 2006-12-21 Ibiden Co., Ltd. プリント配線板
JP2015053350A (ja) * 2013-09-06 2015-03-19 パナソニック株式会社 キャパシタ内蔵基板及びその製造方法、キャパシタ内蔵基板を用いた半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58158996A (ja) 1982-03-16 1983-09-21 日本電気株式会社 多層印刷配線板
JP3732927B2 (ja) * 1997-07-31 2006-01-11 京セラ株式会社 多層配線基板
US6072690A (en) * 1998-01-15 2000-06-06 International Business Machines Corporation High k dielectric capacitor with low k sheathed signal vias
JP2001267751A (ja) 2000-03-22 2001-09-28 Matsushita Electric Ind Co Ltd コンデンサ内蔵基板およびその製造方法
US6847527B2 (en) * 2001-08-24 2005-01-25 3M Innovative Properties Company Interconnect module with reduced power distribution impedance
US7164197B2 (en) * 2003-06-19 2007-01-16 3M Innovative Properties Company Dielectric composite material
JP4377617B2 (ja) * 2003-06-20 2009-12-02 日本特殊陶業株式会社 コンデンサ、コンデンサ付き半導体素子、コンデンサ付き配線基板、および、半導体素子とコンデンサと配線基板とを備える電子ユニット
US6875921B1 (en) * 2003-10-31 2005-04-05 Xilinx, Inc. Capacitive interposer
US7233061B1 (en) * 2003-10-31 2007-06-19 Xilinx, Inc Interposer for impedance matching
US7566960B1 (en) * 2003-10-31 2009-07-28 Xilinx, Inc. Interposing structure
JP2006261658A (ja) 2005-02-16 2006-09-28 Ngk Spark Plug Co Ltd 配線基板の製造方法及び配線基板
US20070004844A1 (en) * 2005-06-30 2007-01-04 Clough Robert S Dielectric material
JP4830539B2 (ja) 2006-02-28 2011-12-07 日本電気株式会社 多層プリント回路基板
US7336501B2 (en) * 2006-06-26 2008-02-26 Ibiden Co., Ltd. Wiring board with built-in capacitor
JP2010087499A (ja) * 2008-09-30 2010-04-15 Ibiden Co Ltd コンデンサ装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01166599A (ja) * 1987-12-22 1989-06-30 Narumi China Corp 積層セラミック基板の製造方法
JPH11204946A (ja) * 1998-01-19 1999-07-30 Nippon Avionics Co Ltd 部品内蔵形セラミック回路基板
WO2006134914A1 (ja) * 2005-06-13 2006-12-21 Ibiden Co., Ltd. プリント配線板
JP2015053350A (ja) * 2013-09-06 2015-03-19 パナソニック株式会社 キャパシタ内蔵基板及びその製造方法、キャパシタ内蔵基板を用いた半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230025849A (ko) * 2017-10-18 2023-02-23 엘지이노텍 주식회사 인쇄회로기판 및 이를 포함하는 패키지 기판
KR102669579B1 (ko) * 2017-10-18 2024-05-28 엘지이노텍 주식회사 인쇄회로기판 및 이를 포함하는 패키지 기판
JP7427966B2 (ja) 2020-01-16 2024-02-06 Tdk株式会社 電子部品

Also Published As

Publication number Publication date
US20180332707A1 (en) 2018-11-15
US10701808B2 (en) 2020-06-30
US20190289718A1 (en) 2019-09-19
JPWO2017134761A1 (ja) 2018-11-22
JP6614246B2 (ja) 2019-12-04
US10362677B2 (en) 2019-07-23

Similar Documents

Publication Publication Date Title
JP6614246B2 (ja) キャパシタ内蔵多層配線基板及びその製造方法
US7338892B2 (en) Circuit carrier and manufacturing process thereof
US20180261578A1 (en) Package structure and method of manufacturing the same
KR101883046B1 (ko) 코일 전자 부품
KR20160066311A (ko) 반도체 패키지 및 반도체 패키지의 제조방법
US7393720B2 (en) Method for fabricating electrical interconnect structure
WO2014162478A1 (ja) 部品内蔵基板及びその製造方法
JP7294584B2 (ja) インダクタ及びその製造方法
TWI678952B (zh) 線路板結構及其製作方法
TWI558285B (zh) 柔性電路板及其製作方法、電子裝置
CN110087392B (zh) 线路板结构及其制作方法
US20140201992A1 (en) Circuit board structure having embedded electronic element and fabrication method thereof
TWI615075B (zh) 一種柔性線路板及其製作方法
TW201933961A (zh) 線路板結構及其製作方法
JP2009004457A (ja) コンデンサ内蔵多層基板
TWI580331B (zh) 具有凹槽的多層線路板與其製作方法
US7102874B2 (en) Capacitive apparatus and manufacturing method for a built-in capacitor with a non-symmetrical electrode
US6969912B2 (en) Embedded microelectronic capacitor incorporating ground shielding layers and method for fabrication
KR100653247B1 (ko) 내장된 전기소자를 구비한 인쇄회로기판 및 그 제작방법
US20090021887A1 (en) Multi-layer capacitor and wiring board having a built-in capacitor
US9461607B2 (en) Balance filter
JP2010171348A (ja) 配線基板及び積層セラミックコンデンサ
CN110463358B (zh) 布线基板以及电子模块
JP2009129933A (ja) 多層プリント配線板及び多層プリント配線板の製造方法
JP2005183646A (ja) 多層基板インダクタおよびその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16889251

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2017565012

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 16889251

Country of ref document: EP

Kind code of ref document: A1