WO2016189817A1 - パワートランジスタ駆動装置 - Google Patents

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WO2016189817A1
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transistor
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PCT/JP2016/002331
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拓生 長瀬
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株式会社デンソー
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Definitions

  • the present disclosure relates to a power transistor drive device that drives an insulated gate bipolar transistor and a field effect transistor connected in parallel.
  • Patent Document 1 shows a configuration in which an insulated gate bipolar transistor (hereinafter, IGBT) and a field effect transistor (hereinafter, FET) are connected in parallel.
  • IGBT insulated gate bipolar transistor
  • FET field effect transistor
  • the entire current flows on the IGBT side in the transient state at the time of switching. Specifically, at the time of turn-on, the IGBT is turned on first, and then the FET is turned on. Further, at the time of turn-off, the IGBT is turned off after the FET is turned off.
  • Cited Document 1 describes several methods for shifting the on-timing and off-timing of the IGBT and FET as described above.
  • the first method is to set the threshold voltage of the IGBT to be lower than the threshold voltage of the FET. Note that the threshold voltage is set by the amount of channel implantation impurities at the time of manufacture.
  • the second method is to set the resistance value of the gate connection resistance of the FET to be larger than the resistance value of the gate connection resistance of the IGBT and to connect a diode in antiparallel to the gate connection resistance of the FET.
  • the third method is to individually connect the IGBT and the MOSFET to the gate control circuit and to generate a time difference between the gate control signal applied to the IGBT and the gate control signal applied to the FET.
  • This disclosure is intended to provide a power transistor drive device capable of turning on a field effect transistor at an early stage after the insulated gate bipolar transistor is turned on.
  • a power transistor drive device is configured to turn on a field effect transistor, an insulated gate bipolar transistor connected in parallel to the field effect transistor, and the insulated gate bipolar transistor.
  • a first driving circuit for generating a first gate voltage applied to the gate of the insulated gate bipolar transistor and a second gate voltage applied to the gate of the field effect transistor are adjusted to turn on the field effect transistor.
  • the second driving circuit generates a second gate voltage for turning on the field effect transistor on condition that the detection circuit detects that the insulated gate bipolar transistor is turned on.
  • the field effect transistor can be turned on as early as possible.
  • the second drive circuit does not generate a gate voltage for turning on the field effect transistor. Therefore, it is possible to reliably prevent the field effect transistor from being turned on when the insulated gate bipolar transistor is not turned on.
  • FIG. 1 is a configuration diagram showing the configuration of the power transistor drive device of the first embodiment.
  • FIG. 2 is a graph showing the relationship between the IGBT emitter-collector voltage, the FET source-drain voltage, the IGBT collector current, and the FET drain current.
  • FIG. 3 is a waveform diagram for explaining the operation of each part when the power transistor is turned on and turned off.
  • FIG. 4 is a configuration diagram showing the configuration of the power transistor drive device of the third embodiment.
  • FIG. 5 is a configuration diagram showing the configuration of the power transistor drive device of the fourth embodiment, and
  • FIG. 6 is a configuration diagram showing the configuration of the power transistor drive device of the fifth embodiment.
  • a power transistor driven by a paratransistor driving device can be used under a high voltage and a large current.
  • a power transistor driven by a paratransistor driving device can be used under a high voltage and a large current.
  • a power conversion device Suitable for use as a switching element.
  • an insulated gate bipolar transistor (hereinafter, IGBT) 20 and a field effect transistor (hereinafter, FET) 30 connected in parallel to the IGBT 20 are used as power transistors.
  • IGBT insulated gate bipolar transistor
  • FET field effect transistor
  • the emitter of the IGBT 20 and the source of the FET 30 are connected, and the collector of the IGBT 20 and the drain of the FET 30 are connected to each other.
  • the FET 30 for example, a MOSFET, JFET, HEMT, or the like can be used.
  • An IGBT gate drive circuit 11 that generates a voltage to be applied to the gate of the IGBT 20 is connected to the gate of the IGBT 20 in order to turn on or off the IGBT 20 in accordance with a drive signal given from the outside.
  • the gate of the FET 30 is turned on or off by adjusting the gate voltage applied to the gate of the FET 30 based on the above drive signal and an ON permission signal output from the IGBT gate voltage monitoring circuit 12 described later.
  • An FET gate drive circuit 13 is connected.
  • the power transistor drive device 1 in the present embodiment includes an IGBT gate voltage monitoring circuit 12 that monitors the gate voltage applied to the gate of the IGBT 20.
  • the IGBT gate voltage monitoring circuit 12 turns on the IGBT 20 when a voltage higher than a predetermined voltage is applied to the gate of the IGBT 20 by the voltage generated by the IGBT gate drive circuit 11, that is, the IGBT 20 is in a steady state (saturated state).
  • an ON permission signal is output to the FET gate drive circuit 13.
  • the predetermined voltage is set to a value higher than the ON threshold voltage of the IGBT 20.
  • the IGBT gate voltage monitoring circuit 12 monitors the voltage applied to the gate of the IGBT 20, and detects that the IGBT 20 is turned on when the applied voltage becomes equal to or higher than a predetermined voltage. Therefore, the IGBT gate voltage monitoring circuit 12 can reliably detect whether the IGBT 20 is on.
  • the basic structure of the IGBT 20 is obtained by adding a p + layer to the drain side of an n-channel MOSFET, for example. For this reason, when it is turned on, conductivity modulation occurs in which holes are injected from the additional p + layer to the n ⁇ layer (drift layer), and the resistance of the n ⁇ layer is reduced. As a result, the IGBT 20 can conduct a large current and can reduce conduction loss and chip size.
  • the FET 30 is a MOSFET, JFET, or HEMT configured using a wide bandgap semiconductor such as SiC or GaN, the conduction loss of the FET 30 itself can be suppressed, so that the loss can be further reduced. It becomes possible.
  • the FET 30 is unipolar drive, it is necessary to increase the chip size to increase the current equivalent to that of the IGBT 20. In that case, the size of the power transistor including the IGBT 20 and the FET 30 becomes large. Therefore, in this embodiment, as shown in FIG. 2, the current flowing through the FET 30 is set to a value smaller than the rated current of the IGBT 20 so that the chip size of the FET 30 does not need to be increased.
  • FIG. 2 shows the relationship between the emitter-collector voltage of the IGBT 20 and the source-drain voltage of the FET 30, the collector current of the IGBT 20, and the drain current of the FET 30.
  • the FET 30 when the energizable current of the FET 30 is set to be smaller than the rated current of the IGBT 20 as described above, the FET 30 is turned on even slightly earlier than the IGBT 20 when the power transistor is turned on or turned off. If the turning-off of the IGBT 20 is delayed from the turning-off of the IGBT 20, an excessive current flows through the FET 30, and the FET 30 may be damaged.
  • the FET 30 is turned on in consideration of variations in the characteristics of the IGBT 20, the FET 30, and the respective gate connection resistances. It is necessary to provide a margin for the timing to turn on and / or to turn off. Accordingly, the timing for turning on the FET 30 is delayed or the timing for turning off the FET 30 is advanced, so that the on time of the FET 30 is shortened and it is difficult to sufficiently obtain the effect of reducing the loss by the FET 30. .
  • the IGBT gate voltage monitoring circuit 12 is provided so that it can be detected that the IGBT 20 is turned on based on the voltage applied to the gate of the IGBT 20. Further, the IGBT gate voltage monitoring circuit 12 is configured to output an ON permission signal to the FET gate drive circuit 13 when it is detected that the IGBT 20 is turned on.
  • the FET gate drive circuit 13 does not generate a gate voltage for turning on the FET 30 only by a drive signal for instructing to turn on the power transistor. In addition to the drive signal for instructing to turn on the power transistor, the FET gate drive circuit 13 On the condition that the ON permission signal is input from 12, a gate voltage for turning on the FET 30 is output.
  • the power transistor drive device 1 of the present embodiment it is possible to turn on the FET 30 as soon as possible after confirming that the IGBT 20 is turned on. Therefore, the FET 30 can be turned on for a long time, and the effect of reducing the loss by the FET 30 can be sufficiently exhibited.
  • the FET gate drive circuit 13 does not generate a gate voltage for turning on the FET 30, so that only the FET 30 is turned on. Can be reliably prevented.
  • the FET gate drive circuit 13 causes the gate to the FET 30 when the drive signal instructs the power transistor to be turned off or when the IGBT gate voltage monitoring circuit 12 finishes outputting the on permission signal. Ends voltage output. Therefore, the FET 30 can be turned off at an appropriate timing before the IGBT 20 is turned off.
  • the IGBT gate drive circuit 11 starts outputting the gate voltage to the IGBT 20.
  • the gate voltage applied to the gate of the IGBT 20 rises to the ON threshold voltage of the IGBT 20
  • a current collector current
  • the gate-emitter capacitance of the IGBT 20 is also charged.
  • the IGBT gate voltage continues to rise after that.
  • the FET ON determination threshold voltage Vth is exceeded, the IGBT gate voltage monitoring circuit 12 outputs an ON permission signal to the FET gate drive circuit 13.
  • the FET ON determination threshold voltage Vth is set higher than the ON threshold voltage of the IGBT 20 and further increased after the IGBT 20 shifts to the saturation region.
  • the FET gate drive circuit 13 starts outputting a gate voltage for turning on the FET 30 as shown in FIG. 3 in response to receiving the on permission signal.
  • the mirror period (period in which the gate voltage is constant) does not occur. Therefore, when the gate voltage is output from the FET gate drive circuit 13, the FET 30 is turned on in a very short time, and a current (drain current) starts to flow between the source and drain of the FET 30. Therefore, after time t3, both the IGBT 20 and the FET 30 are substantially turned on, and the power transistor can be reduced in loss.
  • the FET gate drive circuit 13 finishes outputting the gate voltage to the FET 30. As a result, the FET 30 quickly shifts to the off state in response to the power transistor off instruction.
  • the IGBT gate drive circuit 11 in response to the power transistor turn-off instruction at time t4, the IGBT gate drive circuit 11 also starts decreasing the gate voltage output to the IGBT 20.
  • the IGBT 20 When the IGBT 20 is on, a large current flows through the IGBT 20. For this reason, if the IGBT 20 is turned off at high speed, there is a risk of causing adverse effects such as generation of ringing noise. Therefore, the IGBT gate drive circuit 11 does not instantaneously reduce the gate voltage, but gradually reduces the gate voltage over a predetermined time.
  • the IGBT gate voltage monitoring circuit 12 ends the output of the ON permission signal.
  • the FET gate drive circuit 13 ends the output of the gate voltage at time t4, and outputs the gate voltage by the end of the output of the ON permission signal from the IGBT gate voltage monitoring circuit 12. It doesn't end.
  • the FET gate drive circuit 13 may end the output of the gate voltage to the FET 30 based on the end of the output of the ON permission signal from the IGBT gate voltage monitoring circuit 12. Even in this case, the FET 30 can be turned off sufficiently earlier than the IGBT 20.
  • the IGBT gate voltage monitoring circuit 12 detects that the IGBT 20 is turned on based on the gate voltage applied to the gate of the IGBT 20.
  • the on-threshold voltage and on-resistance of the IGBT 20 slightly change depending on the ambient temperature. Therefore, in order to detect that the IGBT 20 is turned on more precisely based on the gate voltage of the IGBT 20, a temperature detection element (for example, a temperature sensitive diode) that detects the temperature of the IGBT 20 may be provided.
  • the IGBT gate voltage monitoring circuit 12 may change the FET ON determination threshold voltage Vth in consideration of the ON threshold voltage of the IGBT 20 and the temperature characteristics of the ON resistance based on the temperature detected by the temperature detection element.
  • FIG. 4 shows the configuration of the power transistor drive device 1 of the present embodiment.
  • the configuration of the power transistor drive device 1 according to the present embodiment has many overlapping portions with the configuration of the power transistor drive device 1 of the first embodiment. Therefore, hereinafter, different configurations will be mainly described, and description of overlapping configurations will be omitted.
  • the IGBT 20 has a configuration in which a plurality of cells are connected in parallel, and the plurality of cells are divided into a large number of main cells 21 and a small number of sense cells 22. ing. The ratio between the main cell 21 and the sense cell 22 is determined in advance. For this reason, when the IGBT 20 is turned on, most of the current flowing between the emitter and collector of the IGBT 20 flows through the main cell 21, but a certain percentage of the current flows through the sense cell 22.
  • the sense resistor 23 is connected to the current path of the current flowing through the sense cell 22.
  • an overcurrent detection circuit 14 is provided in the present embodiment.
  • the overcurrent detection circuit 14 receives the terminal voltage of the sense resistor 23 and detects the current flowing through the sense cell 22. That is, the resistance value of the sense resistor 23 is known, and thus the overcurrent detection circuit 14 can detect the sense current from the terminal voltage of the sense resistor 23. Further, the overcurrent detection circuit 14 compares the sense current with a predetermined overcurrent determination threshold value, and determines whether or not an overcurrent exceeding the rated current is supplied between the emitter and collector of the IGBT 20.
  • a predetermined overcurrent determination threshold is defined for the sense current, so that an overcurrent is passed through the IGBT 20. It can be determined whether or not.
  • the overcurrent detection circuit 14 obtains the total current flowing through the IGBT 20 from the sense current, and compares this total current with a separately set overcurrent determination threshold value to determine whether or not the overcurrent is energized. May be.
  • the overcurrent detection circuit 14 If it is determined that an overcurrent is being supplied to the IGBT 20, the overcurrent detection circuit 14 outputs an off signal to the IGBT gate drive circuit 11. Then, the IGBT gate drive circuit 11 starts decreasing the gate voltage output to the IGBT 20 in the same manner as when the drive signal described with reference to FIG. As a result, the IGBT 20 is eventually turned off, so that the IGBT 20 can be protected from overcurrent.
  • the overcurrent detection circuit 14 outputs an off signal to the FET gate drive circuit 13 simultaneously with outputting an off signal to the IGBT gate drive circuit 11.
  • the FET gate drive circuit 13 ends the output of the gate voltage to the FET 30 in the same manner as when the drive signal falls.
  • the FET 30 quickly shifts to the off state.
  • the overcurrent detection circuit 14 also outputs an off signal to the FET gate drive circuit 13
  • the FET 30 can be reliably turned off prior to the IGBT 20 being turned off. Further, it is possible to eliminate the need for providing an overcurrent protection configuration independently for the FET 30.
  • the gate voltage of the IGBT 20 falls below the FET ON determination threshold voltage Vth before the IGBT 20 is turned off.
  • the IGBT gate voltage monitoring circuit 12 finishes outputting the ON permission signal to the FET gate drive circuit 13. Therefore, the FET 30 can be turned off before the IGBT 20 without directly outputting the off signal from the overcurrent detection circuit 14 to the FET gate driving circuit 13.
  • the power transistor drive device 1 controls energization / non-energization of a large current using a power transistor. Therefore, noise due to current change when the power transistor is switched tends to affect the operation of other circuits.
  • the driving IC 10 and the power transistor are mounted at positions separated from each other as described above.
  • Noise is likely to be superimposed on the gate wiring between the driving IC 10 and the power transistor. If noise is superimposed on the gate wiring, the circuit in the driving IC 10 and the power transistor may malfunction.
  • a circuit such as the IGBT gate drive circuit 11, the IGBT gate voltage monitoring circuit 12, the FET gate drive circuit 13, and the overcurrent detection circuit 14 is integrated on the same IC chip to form the drive IC 10.
  • the driving IC 10, the IGBT 20, and the FET 30 are mounted on the same substrate and sealed in the same package.
  • a P terminal 2 and an N terminal 3 indicate a power supply terminal and a ground terminal connected to the power supply and the ground, respectively.
  • the drive IC 10 can be disposed close to the IGBT 20 and FET 30. Therefore, noise generated by switching of the power transistor is difficult to be superimposed on the gate wiring, and malfunction of the circuit in the driving IC 10 and the power transistor can be suppressed.
  • the IGBT gate voltage monitoring circuit 12 monitors the voltage applied to the gate of the IGBT 20, and when the applied voltage becomes equal to or higher than the FET ON determination threshold voltage Vth, the IGBT 20 Detected that it was turned on.
  • the method of detecting that the IGBT 20 is turned on is not limited only to monitoring the gate voltage.
  • the current flowing through the IGBT 20 may be monitored, and it may be detected that the IGBT 20 has been turned on in response to detecting that a current greater than or equal to a predetermined current has flowed through the IGBT 20.
  • FIG. 6 shows a configuration for detecting that the IGBT 20 is turned on from the magnitude of the current flowing through the IGBT 20 as the power transistor drive device 1 of the fifth embodiment.
  • the power transistor drive device 1 of the fifth embodiment includes an IGBT current monitoring circuit 15.
  • the IGBT current monitoring circuit 15 receives the terminal voltage of the sense resistor 23 of the third embodiment described above and detects the sense current. Further, the IGBT current monitoring circuit 15 compares the detected sense current with a predetermined FET ON determination threshold current Ith. In this comparison, if the detected sense current is greater than or equal to the FET on determination threshold current Ith, the IGBT current monitoring circuit 15 detects that the IGBT 20 is turned on and outputs an on permission signal to the FET gate drive circuit 13. .
  • the current flowing through the IGBT 20 is greatly increased during the period in which the gate voltage is charged by the gate voltage and the gate voltage is constant. This period is a period in which the IGBT 20 shifts from the active region to the saturated region, and the IGBT 20 is not completely turned on yet.
  • the FET on determination threshold current Ith is set to a sufficiently large value, it is possible to determine a state in which a large current has already flowed through the IGBT 20, so that even if the FET 30 is turned on at that timing, the FET 30 is excessively large. Current is not applied.
  • the FET 30 may be turned on after a predetermined delay time determined according to the FET on determination threshold current Ith.
  • the IGBT current monitoring circuit 15 may output an ON permission signal after a predetermined delay time has elapsed since it has detected that a current greater than or equal to the FET ON determination threshold current Ith has flowed through the IGBT 20.
  • the FET gate drive circuit 13 may start outputting the gate voltage to the FET 30 after a predetermined delay time has elapsed since the reception of the ON permission signal.

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Abstract

パワートランジスタ駆動装置は、電界効果型トランジスタ（３０）と、前記電界効果型トランジスタに対して、並列接続された絶縁ゲート型バイポーラトランジスタ（２０）と、前記絶縁ゲート型バイポーラトランジスタをオンするため、前記絶縁ゲート型バイポーラトランジスタのゲートに印加する第一ゲート電圧を発生する第１駆動回路（１１）と、前記電界効果型トランジスタのゲートに印加する第二ゲート電圧を調整して、前記電界効果型トランジスタをオン、またはオフする第２駆動回路（１３）と、前記第１駆動回路が第一ゲート電圧を発生したとき、前記絶縁ゲート型バイポーラトランジスタがオンしたか否かを検出する検出回路（１２、１５）と、を備える。前記第２駆動回路は、前記検出回路が、前記絶縁ゲート型バイポーラトランジスタがオンしたことを検出したことを条件として、前記電界効果型トランジスタをオンするための第二ゲート電圧を発生する。

Description

パワートランジスタ駆動装置 関連出願の相互参照
　本出願は、２０１５年５月２２日に出願された日本出願番号２０１５－１０４６２３号に基づくもので、ここにその記載内容を援用する。
　本開示は、並列接続された絶縁ゲート型バイポーラトランジスタと電界効果型トランジスタとを駆動するパワートランジスタ駆動装置に関する。
　例えば、特許文献１には、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴ）と電界効果型トランジスタ（以下、ＦＥＴ）とを並列に接続した構成が示されている。この特許文献１の発明では、ＦＥＴを小型化し、ひいては装置全体を小型化するために、スイッチング時の過渡状態においてはＩＧＢＴ側に全電流が流れるようにしている。具体的には、ターンオン時には、先にＩＧＢＴがオンし、その後、ＦＥＴがオンするようにしている。また、ターンオフ時には、ＦＥＴがオフしてから、ＩＧＢＴがオフするようにしている。
　引用文献１には、このようにＩＧＢＴとＦＥＴとのオンタイミングやオフタイミングをずらすためのいくつかの手法が記載されている。第１の手法は、ＩＧＢＴの閾値電圧をＦＥＴの閾値電圧よりも低く設定することである。なお、閾値電圧の設定は、製造時のチャネル注入の不純物量によりなされる。第２の手法は、ＦＥＴのゲート接続抵抗の抵抗値をＩＧＢＴのゲート接続抵抗の抵抗値よりも大きく設定するとともに、ＦＥＴのゲート接続抵抗に逆並列にダイオードを接続することである。第３の手法は、ＩＧＢＴとＭＯＳＦＥＴとを個別にゲート制御回路に接続するとともに、ＩＧＢＴに与えるゲート制御信号とＦＥＴに与えるゲート制御信号とに時間差を生じさせることである。
　しかしながら、特許文献１に記載されたいずれの手法であっても、ＦＥＴのオン時間を十分に長く取ることは困難であり、ＦＥＴによる低損失化の効果が薄れてしまうという問題がある。例えば、上述した第２の手法の場合、ＩＧＢＴとＦＥＴとのオンタイミングのずれは、それぞれのゲート容量のばらつき、ゲート接続抵抗の抵抗値のばらつきの影響を受ける。これらのばらつきにより、ＩＧＢＴのオンタイミングと、ＦＥＴのオンタイミングとが最も接近した場合であっても、ＩＧＢＴが定常状態（飽和状態）となった後に、ＦＥＴがオンされるようにマージンを取る必要がある。そのため、マージンの分だけＦＥＴをオンするタイミングを遅くせざるを得ず、その結果、ＦＥＴのオン時間が短くなってしまう。
特開２０１３－１２５８０６号公報
　本開示は、絶縁ゲート型バイポーラトランジスタがオンされた後、早期に電界効果型トランジスタをオンすることが可能なパワートランジスタ駆動装置を提供することを目的とする。
　本開示の一態様に係るパワートランジスタ駆動装置は、電界効果型トランジスタと、前記電界効果型トランジスタに対して、並列接続された絶縁ゲート型バイポーラトランジスタと、前記絶縁ゲート型バイポーラトランジスタをオンするため、前記絶縁ゲート型バイポーラトランジスタのゲートに印加する第一ゲート電圧を発生する第１駆動回路と、前記電界効果型トランジスタのゲートに印加する第二ゲート電圧を調整して、前記電界効果型トランジスタをオン、またはオフする第２駆動回路と、前記第１駆動回路が第一ゲート電圧を発生したときに、前記絶縁ゲート型バイポーラトランジスタがオンしたか否かを検出する検出回路と、を備える。また、前記第２駆動回路は、前記検出回路が、前記絶縁ゲート型バイポーラトランジスタがオンしたことを検出したことを条件として、前記電界効果型トランジスタをオンするための第二ゲート電圧を発生する。
　このため、絶縁ゲート型バイポーラトランジスタがオンした後、極力、早期に電界効果型トランジスタをオンすることが可能になる。その一方で、絶縁ゲート型バイポーラトランジスタがオフされているとき、あるいは絶縁ゲート型バイポーラトランジスタが完全にオンされていないときには、第２駆動回路は電界効果型トランジスタをオンするためのゲート電圧を発生しないので、絶縁ゲート型バイポーラトランジスタがオンしていないときに、電界効果型トランジスタがオンされることを確実に防止することができる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図１は、第１実施形態のパワートランジスタ駆動装置の構成を示す構成図であり、 図２は、ＩＧＢＴのエミッタ－コレクタ間電圧、及びＦＥＴのソース－ドレイン間電圧と、ＩＧＢＴのコレクタ電流及びＦＥＴのドレイン電流との関係を示したグラフであり、 図３は、パワートランジスタのターンオン時及びターンオフ時の各部の動作を説明するための波形図であり、 図４は、第３実施形態のパワートランジスタ駆動装置の構成を示す構成図であり、 図５は、第４実施形態のパワートランジスタ駆動装置の構成を示す構成図であり、及び、 図６は、第５実施形態のパワートランジスタ駆動装置の構成を示す構成図である。
　以下、本開示に係るパワートランジスタ駆動装置の実施形態について、図面を参照しつつ詳細に説明する。なお、以下に説明する各実施形態において、パラートランジスタ駆動装置により駆動されるパワートランジスタは、高電圧・大電流の下で使用され得るもので、例えば電力変換装置としてのインバータ、コンバータ、チョッパなどにおけるスイッチング素子として用いるのに適している。
　（第１実施形態）
　まず、図１～図３を参照して、第１実施形態に係るパワートランジスタ駆動装置１について説明する。本実施形態では、図１に示すように、パワートランジスタとして、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴ）２０と、このＩＧＢＴ２０に対して並列に接続した電界効果型トランジスタ（以下、ＦＥＴ）３０とを有している。すなわち、ＩＧＢＴ２０のエミッタとＦＥＴ３０のソースとが接続され、ＩＧＢＴ２０のコレクタとＦＥＴ３０のドレインとが、それぞれ接続されている。なお、ＦＥＴ３０として、例えばＭＯＳＦＥＴ、ＪＦＥＴ、ＨＥＭＴなどを用いることができる。
　ＩＧＢＴ２０のゲートには、外部から与えられる駆動信号に従って、ＩＧＢＴ２０をオン又はオフするため、ＩＧＢＴ２０のゲートに印加する電圧を発生するＩＧＢＴゲート駆動回路１１が接続されている。
　また、ＦＥＴ３０のゲートには、上記の駆動信号及び後述するＩＧＢＴゲート電圧監視回路１２から出力されるオン許可信号に基づき、ＦＥＴ３０のゲートに印加するゲート電圧を調整して、ＦＥＴ３０をオン又はオフするＦＥＴゲート駆動回路１３が接続されている。
　さらに、本実施形態におけるパワートランジスタ駆動装置１は、ＩＧＢＴ２０のゲートに印加されるゲート電圧を監視するＩＧＢＴゲート電圧監視回路１２を備えている。ＩＧＢＴゲート電圧監視回路１２は、ＩＧＢＴゲート駆動回路１１が発生した電圧により、所定電圧以上の電圧がＩＧＢＴ２０のゲートに印加されたとき、ＩＧＢＴ２０がオンした、すなわち、ＩＧＢＴ２０が定常状態（飽和状態）になったとみなして、ＦＥＴゲート駆動回路１３にオン許可信号を出力する。そのため、所定電圧は、ＩＧＢＴ２０のオン閾値電圧よりも高い値に設定される。
　このように、ＩＧＢＴゲート電圧監視回路１２は、ＩＧＢＴ２０のゲートへの印加電圧を監視し、その印加電圧が所定電圧以上となったときにＩＧＢＴ２０がオンされたことを検出する。このため、ＩＧＢＴゲート電圧監視回路１２により、ＩＧＢＴ２０がオンしているか否かを確実に検出することができる。
　ここで、ＩＧＢＴ２０の基本構造は、周知のように、例えばｎチャネルＭＯＳＦＥＴのドレイン側にｐ＋層を追加したものである。このため、オンしたとき、追加のｐ＋層からｎ－層（ドリフト層）へ正孔が注入される伝導度変調が生じ、ｎ－層の抵抗が減少する。この結果、ＩＧＢＴ２０では、大電流が通電可能になるとともに、導通損失の低減やチップサイズの縮小を図ることが可能になる。
　そして、上述したように、ＦＥＴ３０をＩＧＢＴ２０に対して並列に接続して、ともにオンするようにすることにより、ＦＥＴ３０とＩＧＢＴ２０とで電流を分担することができ、パワートランジスタとして、一層の導通損失の低減を図ることができる。特に、ＦＥＴ３０を、ＳｉＣやＧａＮなどのワイドバンドギャップ半導体を用いて構成したＭＯＳＦＥＴ、ＪＦＥＴ、ＨＥＭＴとすることにより、ＦＥＴ３０自体の導通損失を抑えることができるため、更なる損失の低減を図ることが可能となる。
　しかし、ＦＥＴ３０は、ユニポーラ駆動であるため、ＩＧＢＴ２０と同等の大電流化を図ろうとすると、チップサイズを大きくせざるを得ない。その場合、ＩＧＢＴ２０とＦＥＴ３０とを含むパワートランジスタの体格が大きくなってしまう。そのため、本実施形態では、図２に示すように、ＦＥＴ３０を流れる電流をＩＧＢＴ２０の定格電流よりも小さい値に設定して、ＦＥＴ３０のチップサイズを大型化せずに済むようにしている。なお、図２は、ＩＧＢＴ２０のエミッタ－コレクタ間電圧、及びＦＥＴ３０のソース－ドレイン間電圧と、ＩＧＢＴ２０のコレクタ電流及びＦＥＴ３０のドレイン電流との関係を示している。
　ただし、このように、ＦＥＴ３０の通電可能電流をＩＧＢＴ２０の定格電流よりも小さく設定した場合、パワートランジスタのターンオン時やターンオフ時の過渡時に、ＦＥＴ３０がＩＧＢＴ２０よりも僅かでも早くオンしてしまったり、ＦＥＴ３０のオフがＩＧＢＴ２０のオフよりも遅れてしまったりすると、ＦＥＴ３０に過剰な電流が流れ、ＦＥＴ３０を損傷させてしまう虞がある。
　この問題解決のために、背景技術に記載したような手法を採用することも考えられるが、その場合、ＩＧＢＴ２０、ＦＥＴ３０、及びそれぞれのゲート接続抵抗の特性のばらつきなどを考慮して、ＦＥＴ３０をオンするタイミング及び／又はオフするタイミングにマージンを設ける必要が生じる。従って、ＦＥＴ３０をオンするタイミングが遅くなったり、ＦＥＴ３０をオフするタイミングが早くなったりして、ＦＥＴ３０のオン時間が短くなってしまい、ＦＥＴ３０による低損失化の効果を十分に得ることが困難になる。
　そのため、本実施形態では、上述したように、ＩＧＢＴゲート電圧監視回路１２を設け、ＩＧＢＴ２０のゲートへの印加電圧に基づいて、ＩＧＢＴ２０がオンされたことを検出できるようにした。さらに、ＩＧＢＴ２０がオンされたことを検出したとき、ＩＧＢＴゲート電圧監視回路１２は、ＦＥＴゲート駆動回路１３にオン許可信号を出力するように構成した。
　ＦＥＴゲート駆動回路１３は、パワートランジスタのオンを指示する駆動信号だけでは、ＦＥＴ３０をオンするためのゲート電圧を発生せず、パワートランジスタのオンを指示する駆動信号に加えて、ＩＧＢＴゲート電圧監視回路１２からオン許可信号が入力されたことを条件として、ＦＥＴ３０をオンするためのゲート電圧を出力する。
　このため、本実施形態のパワートランジスタ駆動装置１によれば、ＩＧＢＴ２０がオンしたことを確認した後、極力、早期にＦＥＴ３０をオンすることが可能になる。従って、ＦＥＴ３０をオンする時間を長く取ることができ、ＦＥＴ３０による低損失化の効果を十分に発揮させることが可能になる。その一方で、ＩＧＢＴ２０がオフされているとき、あるいはＩＧＢＴ２０が完全にオンされていないときには、ＦＥＴゲート駆動回路１３はＦＥＴ３０をオンするためのゲート電圧を発生しないので、ＦＥＴ３０だけがオンされた状態となることを確実に防止することができる。
　また、パワートランジスタのターンオフ時には、ＦＥＴゲート駆動回路１３は、駆動信号がパワートランジスタのオフを指示したとき、あるいは、ＩＧＢＴゲート電圧監視回路１２がオン許可信号の出力を終了したときに、ＦＥＴ３０に対するゲート電圧の出力を終了する。そのため、ＩＧＢＴ２０がオフされる前の適切なタイミングで、ＦＥＴ３０をオフすることができる。
　次に、図３の波形図を参照して、パワートランジスタのターンオン時及びターンオフ時の各部の動作をより詳細に説明する。
　時刻ｔ１において、駆動信号が立ち上がって、パワートランジスタのオンが指示されると、ＩＧＢＴゲート駆動回路１１は、ＩＧＢＴ２０に対するゲート電圧の出力を開始する。時刻ｔ２において、ＩＧＢＴ２０のゲートに印加されるゲート電圧が、ＩＧＢＴ２０のオン閾値電圧まで上昇すると、ＩＧＢＴ２０のエミッタ－コレクタ間に電流（コレクタ電流）が流れ始める。また、ＩＧＢＴ２０のゲート－エミッタ容量の充電も行われる。
　なお、図３に示すように、時刻ｔ２後に、ＩＧＢＴ２０のゲート電圧がほぼ一定となる期間があるが、これは、ゲート電圧によってＩＧＢＴ２０のゲート－コレクタ容量を充電しているためである。ゲート－コレクタ容量の充電が完了すると、ゲート電圧は再び上昇を開始する。ＩＧＢＴ２０のゲート－コレクタ容量の充電完了により、ＩＧＢＴ２０は飽和領域に移行し、完全にオン状態になる。
　ＩＧＢＴゲート電圧は、その後も上昇を継続する。そして、時刻ｔ３において、ＦＥＴオン判定閾値電圧Ｖｔｈを上回ると、ＩＧＢＴゲート電圧監視回路１２は、ＦＥＴゲート駆動回路１３に対してオン許可信号を出力する。このように、ＦＥＴオン判定閾値電圧Ｖｔｈは、ＩＧＢＴ２０のオン閾値電圧よりも高く、さらに、ＩＧＢＴ２０が飽和領域に移行した後に上回る値に設定されている。
　ＦＥＴゲート駆動回路１３は、オン許可信号の受信に応じて、図３に示すように、ＦＥＴ３０をオンするためのゲート電圧の出力を開始する。この場合、すでにＩＧＢＴ２０がオンしており、ＦＥＴ３０のソース－ドレイン間電圧が十分に低下しているため、ミラー期間（ゲート電圧が一定となる期間）が発生しない。そのため、ＦＥＴ３０は、ＦＥＴゲート駆動回路１３からゲート電圧が出力されると、極めて短時間でオンして、ＦＥＴ３０のソース－ドレイン間に電流（ドレイン電流）が流れ始める。従って、時刻ｔ３以後は、実質的に、ＩＧＢＴ２０とＦＥＴ３０とがともにオンした状態となり、パワートランジスタの低損失化を図ることが可能になる。
　時刻ｔ４において、駆動信号が立ち下がって、パワートランジスタのオフが指示されると、ＦＥＴゲート駆動回路１３は、ＦＥＴ３０に対するゲート電圧の出力を終了する。これにより、ＦＥＴ３０は、パワートランジスタのオフ指示に応じて、速やかにオフ状態に移行する。
　また、時刻ｔ４におけるパワートランジスタのオフ指示に応じて、ＩＧＢＴゲート駆動回路１１も、ＩＧＢＴ２０に対して出力しているゲート電圧の減少を開始する。なお、ＩＧＢＴ２０がオンしているとき、ＩＧＢＴ２０には大電流が流れている。そのため、ＩＧＢＴ２０を高速にオフさせると、リンギングノイズの発生等の弊害を招く虞がある。そこで、ＩＧＢＴゲート駆動回路１１は、瞬時にゲート電圧を低下させるのではなく、所定の時間をかけて徐々にゲート電圧を低下させる。
　そして、時刻ｔ５において、ＩＧＢＴ２０のゲートに印加されるゲート電圧が、ＦＥＴオン判定閾値電圧Ｖｔｈを下回ると、ＩＧＢＴゲート電圧監視回路１２は、オン許可信号の出力を終了する。ただし、上述したように、ＦＥＴゲート駆動回路１３は、時刻ｔ４において、ゲート電圧の出力を終了しており、ＩＧＢＴゲート電圧監視回路１２からのオン許可信号の出力の終了によって、ゲート電圧の出力を終了する訳ではない。しかしながら、ＦＥＴゲート駆動回路１３は、ＩＧＢＴゲート電圧監視回路１２からのオン許可信号の出力の終了に基づき、ＦＥＴ３０に対するゲート電圧の出力を終了するようにしても良い。この場合であっても、ＩＧＢＴ２０よりも十分に早くＦＥＴ３０をオフさせることができる。
　その後、ＩＧＢＴ２０のゲートに印加されるゲート電圧がさらに低下し、時刻ｔ６において、ＩＧＢＴ２０のオン閾値電圧に達すると、ＩＧＢＴ２０のエミッタ－コレクタ間に電流が流れなくなり、その後、時刻ｔ７において、ＩＧＢＴ２０のゲートに印加されるゲート電圧がゼロになる。以上によって、パワートランジスタのターンオフが完了する。このパワートランジスタのターンオフ動作では、上述したように、ＦＥＴ３０が、ＩＧＢＴ２０よりも先にオフされる。このため、ＦＥＴ３０に過剰な電流が流れて、ＦＥＴ３０が損傷することを確実に防止することができる。
　（第２実施形態）
　次に、第２実施形態に係るパワートランジスタ駆動装置１について説明する。
　上述した第１実施形態のパワートランジスタ駆動装置１では、ＩＧＢＴゲート電圧監視回路１２が、ＩＧＢＴ２０のゲートに印加されるゲート電圧に基づいて、ＩＧＢＴ２０がオンされたことを検出した。
　ここで、周囲温度により、ＩＧＢＴ２０のオン閾値電圧やオン抵抗が多少変化する。そのため、ＩＧＢＴ２０のゲート電圧に基づき、より精密にＩＧＢＴ２０がオンしたことを検出するために、ＩＧＢＴ２０の温度を検出する温度検出素子（例えば、感温ダイオード）を設けても良い。そして、ＩＧＢＴゲート電圧監視回路１２は、温度検出素子によって検出された温度に基づき、ＩＧＢＴ２０のオン閾値電圧やオン抵抗の温度特性を考慮して、ＦＥＴオン判定閾値電圧Ｖｔｈを変化させても良い。
　（第３実施形態）
　次に、第３実施形態に係るパワートランジスタ駆動装置１について説明する。図４は、本実施形態のパワートランジスタ駆動装置１の構成を示している。
　本実施形態に係るパワートランジスタ駆動装置１の構成は、第１実施形態のパワートランジスタ駆動装置１の構成と重複している部分が多い。そのため、以下、相違する構成について重点的に説明し、重複する構成については説明を省略する。
　まず、第１の相違点として、本実施形態では、ＩＧＢＴ２０が、複数のセルを並列接続した構成を有し、その複数のセルが、多数のメインセル２１と、少数のセンスセル２２とに区分けされている。このメインセル２１とセンスセル２２との比率は、予め定められている。このため、ＩＧＢＴ２０がオンしたとき、ＩＧＢＴ２０のエミッタ－コレクタ間を流れる電流の内、大部分はメインセル２１を流れるが、一定割合の電流はセンスセル２２を流れる。
　また、第２の相違点として、本実施形態では、センスセル２２を流れる電流の電流経路に、センス抵抗２３が接続されている。
　さらに、第３の相違点として、本実施形態では、過電流検出回路１４が設けられている。過電流検出回路１４は、センス抵抗２３の端子電圧を入力し、センスセル２２を流れる電流を検出する。つまり、センス抵抗２３の抵抗値は既知であり、このため、過電流検出回路１４は、センス抵抗２３の端子電圧からセンス電流を検出することができる。さらに、過電流検出回路１４は、センス電流と所定の過電流判定閾値とを比較することにより、ＩＧＢＴ２０のエミッタ－コレクタ間に定格電流を超えた過電流が通電されているか否かを判定する。
　上述したように、ＩＧＢＴ２０のエミッタ－コレクタ間を流れる電流の一定割合の電流がセンス電流であるため、このセンス電流に対して、所定の過電流判定閾値を定めることにより、ＩＧＢＴ２０に過電流が通電されているか否かを判定することができる。なお、過電流検出回路１４において、センス電流からＩＧＢＴ２０に流れる全電流を求め、この全電流と、別途設定した過電流判定閾値とを比較して、過電流が通電されているか否かを判定しても良い。
　そして、ＩＧＢＴ２０に過電流が通電されていると判定すると、過電流検出回路１４は、ＩＧＢＴゲート駆動回路１１に対して、オフ信号を出力する。すると、ＩＧＢＴゲート駆動回路１１は、図３において説明した駆動信号が立ち下がったときと同様にして、ＩＧＢＴ２０に対して出力しているゲート電圧の減少を開始する。これにより、やがて、ＩＧＢＴ２０がオフされるので、ＩＧＢＴ２０を過電流から保護することができる。
　さらに、過電流検出回路１４は、ＩＧＢＴゲート駆動回路１１にオフ信号を出力するのと同時に、ＦＥＴゲート駆動回路１３にもオフ信号を出力する。これにより、ＦＥＴゲート駆動回路１３は、駆動信号が立ち下がったときと同様に、ＦＥＴ３０に対するゲート電圧の出力を終了する。その結果、ＦＥＴ３０は、速やかにオフ状態に移行する。
　このように、過電流検出回路１４は、ＦＥＴゲート駆動回路１３にもオフ信号を出力するので、ＩＧＢＴ２０のオフに先駆けて、ＦＥＴ３０を確実にオフさせることができる。また、ＦＥＴ３０に対し、独立して、過電流保護のための構成を設けることを不要とすることができる。
　ただし、第１実施形態において説明したように、ＩＧＢＴゲート駆動回路１１がゲート電圧の減少を開始すると、ＩＧＢＴ２０がオフされる前に、ＩＧＢＴ２０のゲート電圧がＦＥＴオン判定閾値電圧Ｖｔｈを下回る。これにより、ＩＧＢＴゲート電圧監視回路１２は、ＦＥＴゲート駆動回路１３に対するオン許可信号の出力を終了する。従って、過電流検出回路１４からＦＥＴゲート駆動回路１３へ直接、オフ信号を出力しなくとも、ＦＥＴ３０をＩＧＢＴ２０よりも先にオフさせることは可能となっている。
　（第４実施形態）
　次に、第４実施形態に係るパワートランジスタ駆動装置１について説明する。
　上述した第１実施形態～第３実施形態のパワートランジスタ駆動装置１は、パワートランジスタを用いて大電流の通電、非通電を制御するものである。そのため、パワートランジスタをスイッチングしたときの電流変化によるノイズが、他の回路の動作に影響を及ぼしやすい。
　例えば、図４において、破線で囲まれた各種の回路１１～１４を駆動ＩＣ１０としてＩＣ化したとき、その駆動ＩＣ１０とパワートランジスタ（ＩＧＢＴ２０及びＦＥＴ３０）とが離れた位置に実装された場合、上述したノイズが、駆動ＩＣ１０とパワートランジスタとの間のゲート配線に重畳しやすくなる。もし、ゲート配線にノイズが重畳すると、駆動ＩＣ１０内の回路やパワートランジスタが誤動作する虞がある。
　そのため、本実施形態では、まず、ＩＧＢＴゲート駆動回路１１、ＩＧＢＴゲート電圧監視回路１２、ＦＥＴゲート駆動回路１３、及び過電流検出回路１４などの回路を同一のＩＣチップに集積化して駆動ＩＣ１０として形成する。さらに、図５に示すように、駆動ＩＣ１０、ＩＧＢＴ２０、及びＦＥＴ３０を同一の基板に実装して、同一パッケージ内に封止するように構成する。なお、図５において、Ｐ端子２及びＮ端子３は、それぞれ電源及びグランドに接続される電源端子、グランド端子を示している。
　このように、駆動ＩＣ１０、ＩＧＢＴ２０、及びＦＥＴ３０を同一の基板に実装してパッケージ化することにより、駆動ＩＣ１０をＩＧＢＴ２０及びＦＥＴ３０に近接して配置することが可能になる。そのため、パワートランジスタのスイッチングによって発生するノイズが、ゲート配線に重畳し難くなり、駆動ＩＣ１０内の回路やパワートランジスタの誤動作を抑制することが可能となる。
　（第５実施形態）
　次に、第５実施形態に係るパワートランジスタ駆動装置１について説明する。
　上述した第１実施形態のパワートランジスタ駆動装置１では、ＩＧＢＴゲート電圧監視回路１２によってＩＧＢＴ２０のゲートへの印加電圧を監視し、その印加電圧がＦＥＴオン判定閾値電圧Ｖｔｈ以上となったときにＩＧＢＴ２０がオンしたことを検出した。しかしながら、ＩＧＢＴ２０がオンしたことを検出する手法は、ゲート電圧の監視だけに制限される訳ではない。例えば、ＩＧＢＴ２０に流れる電流を監視し、ＩＧＢＴ２０に所定電流以上の電流が流れたことを検出したことに応じて、ＩＧＢＴ２０がオンしたことを検出するようにしても良い。
　図６は、第５実施形態のパワートランジスタ駆動装置１として、ＩＧＢＴ２０に流れる電流の大きさからＩＧＢＴ２０がオンしたことを検出するための構成を示している。
　図６に示すように、第５実施形態のパワートランジスタ駆動装置１は、ＩＧＢＴ電流監視回路１５を備えている。ＩＧＢＴ電流監視回路１５は、上述した第３実施形態のセンス抵抗２３の端子電圧を入力し、センス電流を検出する。さらに、ＩＧＢＴ電流監視回路１５は、検出したセンス電流と、所定のＦＥＴオン判定閾値電流Ｉｔｈとを比較する。この比較において、検出したセンス電流がＦＥＴオン判定閾値電流Ｉｔｈ以上であれば、ＩＧＢＴ電流監視回路１５は、ＩＧＢＴ２０がオンしたことを検出し、ＦＥＴゲート駆動回路１３に対してオン許可信号を出力する。
　なお、図３の波形図を参照すると、ＩＧＢＴ２０に流れる電流は、ゲート電圧によってＩＧＢＴ２０のゲート－コレクタ容量を充電している、ゲート電圧が一定となっている期間に、大きく上昇している。この期間は、ＩＧＢＴ２０が活性領域から飽和領域に移行する期間であり、ＩＧＢＴ２０はまだ完全にオンしていない状態である。
　ただし、ＦＥＴオン判定閾値電流Ｉｔｈを十分に大きな値に設定すれば、既にＩＧＢＴ２０には大電流が流れている状態を判定することができるので、そのタイミングでＦＥＴ３０をオンしても、ＦＥＴ３０に過大な電流が通電されることはない。
　また、ＩＧＢＴ２０の状態が飽和領域に移行し、定常状態となった後にＦＥＴ３０をオンさせようとする場合には、例えば、ＩＧＢＴ２０にＦＥＴオン判定閾値電流Ｉｔｈ以上の電流が流れたことが検出されてから、そのＦＥＴオン判定閾値電流Ｉｔｈに応じて定められる所定の遅れ時間経過後に、ＦＥＴ３０をオンするようにしても良い。これを実現するには、例えば、ＩＧＢＴ電流監視回路１５が、ＩＧＢＴ２０にＦＥＴオン判定閾値電流Ｉｔｈ以上の電流が流れたことを検出してから所定の遅れ時間経過後にオン許可信号を出力すれば良い。あるいは、ＦＥＴゲート駆動回路１３が、オン許可信号の受信から所定の遅れ時間経過後に、ＦＥＴ３０に対してゲート電圧の出力を開始するようにしても良い。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
 

Claims (10)

  1. 　電界効果型トランジスタ（３０）と、
    　前記電界効果型トランジスタに対して、並列接続された絶縁ゲート型バイポーラトランジスタ（２０）と、
    　前記絶縁ゲート型バイポーラトランジスタをオンするため、前記絶縁ゲート型バイポーラトランジスタのゲートに印加する第一ゲート電圧を発生する第１駆動回路（１１）と、
    　前記電界効果型トランジスタのゲートに印加する第二ゲート電圧を調整して、前記電界効果型トランジスタをオン、またはオフする第２駆動回路（１３）と、
    　前記第１駆動回路が前記第一ゲート電圧を発生したときに、前記絶縁ゲート型バイポーラトランジスタがオンしたか否かを検出する検出回路（１２、１５）と、を備え、
    　前記第２駆動回路は、前記検出回路が、前記絶縁ゲート型バイポーラトランジスタがオンしたことを検出したことを条件として、前記電界効果型トランジスタをオンするための前記第二ゲート電圧を発生するパワートランジスタ駆動装置。
  2. 　前記検出回路は、前記絶縁ゲート型バイポーラトランジスタのゲートに印加される前記第一ゲート電圧を監視する電圧監視回路（１２）であり、前記電圧監視回路は、所定電圧以上の前記第一ゲート電圧がゲートに印加されたとき、前記絶縁ゲート型バイポーラトランジスタがオンしたことを検出する請求項１に記載のパワートランジスタ駆動装置。
  3. 　前記所定電圧は、前記絶縁ゲート型バイポーラトランジスタの状態が飽和領域に移行した後に、前記第二ゲート電圧として達する値に設定される請求項２に記載のパワートランジスタ駆動装置。
  4. 　前記絶縁ゲート型バイポーラトランジスタの温度を検出する温度検出装置をさらに備え、
    　前記電圧監視回路は、前記温度検出装置によって検出された温度に基づき、前記絶縁ゲート型バイポーラトランジスタの温度特性を考慮して、前記所定電圧を変化させる請求項２又は３に記載のパワートランジスタ駆動装置。
  5. 　前記検出回路は、前記絶縁ゲート型バイポーラトランジスタを流れる電流を監視する電流監視回路（１５）であり、
    　前記電流監視回路は、前記絶縁ゲート型バイポーラトランジスタに所定電流以上の電流が流れたことを検出したことに応じて、前記絶縁ゲート型バイポーラトランジスタがオンしたことを検出する請求項１に記載のパワートランジスタ駆動装置。
  6. 　前記第２駆動回路は、前記絶縁ゲート型バイポーラトランジスタに所定電流値以上の電流が流れたことが検出されてから、所定の遅れ時間経過後に、前記電界効果型トランジスタをオンするための前記第二ゲート電圧を発生する請求項５に記載のパワートランジスタ駆動装置。
  7. 　前記電界効果型トランジスタは、ワイドバンドギャップ半導体を用いて構成される請求項１乃至６のいずれか１項に記載のパワートランジスタ駆動装置。
  8. 　前記絶縁ゲート型バイポーラトランジスタを流れる電流に基づいて、過電流検出を行う過電流検出回路（１４）をさらに備え、
    　前記過電流検出回路によって過電流が検出されると、前記第１駆動回路は前記絶縁ゲート型バイポーラトランジスタをオフさせる請求項１乃至７のいずれか１項に記載のパワートランジスタ駆動装置。
  9. 　前記過電流検出回路によって過電流が検出されたことに基づいて、前記第２駆動回路は前記電界効果型トランジスタをオフさせる請求項８に記載のパワートランジスタ駆動装置。
  10. 　前記第１駆動回路、前記第２駆動回路、及び、前記検出回路は、同一のチップ内に集積化して設けられ、
    　前記チップ、前記電界効果型トランジスタ、及び、前記絶縁ゲート型バイポーラトランジスタが同一の基板（４０）に実装される請求項１乃至９のいずれか１項に記載のパワートランジスタ駆動装置。
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