WO2016019642A1 - 一种防止电流反灌的装置 - Google Patents

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WO2016019642A1
WO2016019642A1 PCT/CN2014/090191 CN2014090191W WO2016019642A1 WO 2016019642 A1 WO2016019642 A1 WO 2016019642A1 CN 2014090191 W CN2014090191 W CN 2014090191W WO 2016019642 A1 WO2016019642 A1 WO 2016019642A1
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mos transistor
capacitor
resistor
circuit
drain
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PCT/CN2014/090191
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English (en)
French (fr)
Inventor
宗节保
曹青
欧阳艳红
彭轶
黄建华
张金涛
刘飞云
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中兴通讯股份有限公司
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J1/00—Circuit arrangements for dc mains or dc distribution networks
    • H02J1/10—Parallel operation of dc sources
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
    • H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
    • H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac

Definitions

  • the present invention relates to the field of power electronics, and more particularly to an apparatus for preventing current backflow.
  • the existing switching power supply In order to achieve the goal of high conversion efficiency, the existing switching power supply generally adopts synchronous rectification technology, but the problem also arises.
  • the switching power supply when the input is quickly powered down, the output reverses the energy to the input, and the output inductor generates a continuously accumulated negative current. At this time, the synchronous rectifier is turned off, and the reverse current on the inductor is not freewheeling.
  • the circuit directly charges the parasitic capacitance of the FET MOS tube. When the backflow energy is large enough, the MOS tube will be avalanche breakdown and damaged.
  • the problem is that the switching power supply input undervoltage protection has a slow response to the input fast power failure, and the inductor accumulates the reverse energy without the bleeder circuit, thereby damaging the synchronous rectifier.
  • embodiments of the present invention are intended to provide an apparatus for preventing current backflow.
  • An apparatus for preventing current backflow includes: a sampling circuit connected to a power input end of the isolated power supply circuit, a comparison circuit connected to the sampling circuit, An isolation circuit connected to the comparison circuit and a drive circuit connected to the isolation circuit;
  • the sampling circuit is configured to sample the power input voltage of the isolated power supply circuit in real time, and output the sampled voltage signal to the comparison circuit, wherein the isolated power supply circuit has a plurality of synchronous rectifier MOS tubes;
  • the comparison circuit is configured to compare the voltage signal with a preset reference voltage, and output a control signal according to the comparison result;
  • the isolation circuit is configured to receive a control signal of the comparison circuit and transmit the control signal to the drive circuit;
  • the driving circuit is configured to control turn-on or turn-off of the plurality of synchronous rectification MOS transistors of the isolated power supply circuit according to the control signal, and the driving circuit is further connected to the isolated power supply circuit.
  • the power input voltage of the isolated power supply circuit is collected by the input end of the sampling circuit, the output voltage signal of the output end is output to the input end of the comparison circuit, and the other input end of the comparison circuit inputs the reference voltage, and the output end is based on
  • the comparison result outputs a control signal, and the control signal is transmitted from the primary side to the secondary side through the isolation circuit, and the synchronous rectifier MOS tube of the isolated power supply circuit is controlled to be turned on and off by the driving circuit.
  • the sampling circuit can sample the input voltage of the isolated power supply circuit in real time, and can quickly react when the input voltage is quickly powered down, and the comparison circuit output control signal quickly turns off the secondary synchronous rectifier MOS tube of the isolated power supply circuit, thereby preventing the inductance from accumulating. Reverse current causes MOS tube avalanche breakdown damage.
  • FIG. 1 is a schematic diagram of an anti-backflow circuit under the input fast power-down according to the present invention
  • Figure 2 is a circuit schematic diagram of a first embodiment of the present invention
  • Figure 3 is a circuit schematic diagram of a second embodiment of the present invention.
  • Figure 4 is a circuit schematic diagram of a third embodiment of the present invention.
  • Figure 5 is a circuit schematic diagram of a fourth embodiment of the present invention.
  • Figure 6 is a circuit schematic diagram of a fifth embodiment of the present invention.
  • Figure 7 is a circuit schematic diagram of a sixth embodiment of the present invention.
  • 1-sampling circuit 2-comparing circuit, 3-isolated circuit, 4-drive circuit, 5-isolated power supply circuit.
  • the invention is directed to the prior art, the switching power supply input undervoltage protection has a slow response to the input fast power failure, and the inductor cumulative reverse energy has no bleed circuit to damage the synchronous rectifier tube, and provides a device for preventing current backflow, through the sampling circuit Real-time sampling of the input voltage of the isolated power supply circuit, when the input voltage is quickly powered down, it can react quickly, and the comparison circuit output control signal turns off the secondary synchronous MOS transistor of the isolated power supply circuit, which not only prevents the inductor from accumulating reverse current to cause MOS Tube avalanche breakdown damage, and it helps to improve the reliability of the product, thereby increasing the competitiveness and attractiveness of the product.
  • the apparatus for preventing current backflow includes: a sampling circuit 1 connected to a power input end of the isolated power supply circuit 5, a comparison circuit 2 connected to the sampling circuit 1, and An isolation circuit 3 connected to the comparison circuit 2 and a drive circuit 4 connected to the isolation circuit 3;
  • the sampling circuit 1 is configured to sample the power input voltage of the isolated power supply circuit 5 in real time, and output the sampled voltage signal to the comparison circuit 2, wherein the isolated power supply circuit 5 has a plurality of synchronous rectifier MOS tubes ;
  • the comparison circuit 2 is configured to compare the voltage signal with a preset reference voltage, and output a control signal according to the comparison result;
  • the device used in the comparison circuit 2 may be a comparator, an operational amplifier or a fast operational amplifier, but is not limited to a comparator, an operational amplifier or a fast operational amplifier, and any input voltage that can be sampled can be realized.
  • the circuit for comparing Vin with the preset reference voltage Vref is within the protection scope of the present invention, and is not exemplified herein.
  • the preset reference voltage Vref is determined by debugging, and the inductor voltage does not generate a continuous reverse current or a reverse current as small as possible.
  • the isolation circuit 3 is configured to receive the control signal of the comparison circuit 2 and pass it to the drive circuit 4;
  • the driving circuit 4 is configured to control turn-on or turn-off of the plurality of synchronous rectification MOS transistors of the isolated power supply circuit 5 according to the control signal, and the driving circuit 4 is further connected to the isolated power supply circuit 5.
  • the device used in the above isolation circuit 3 may be an optical coupler, or may be an isolator, but is not limited to an optocoupler and an isolator, and any device that can transmit a control signal from the primary side of the isolation circuit 3 to the secondary side. All of them belong to the protection scope of the present invention, and are not exemplified herein.
  • the isolated power supply circuit 5 includes a synchronous rectification MOS transistor having a primary side circuit and a synchronous rectification MOS transistor having a secondary side circuit.
  • the real-time sampling circuit 1 of the input voltage can sample the input voltage Vin in real time through the resistor division, the capacitor is filtered and input to one of the input terminals of the comparison circuit 2, the other input terminal is the preset reference voltage Vref, and the comparison circuit 2 can sample the voltage.
  • the input input voltage Vin is compared with the preset reference voltage Vref, and the output signal is transmitted from the primary side to the secondary side through the isolation circuit 3, and the secondary side synchronous rectification MOS transistor of the isolated power supply circuit 5 is controlled to be turned on and off by the drive circuit 4.
  • the sampling circuit 1 includes:
  • the one end of the second resistor R3 is connected to the input end of the isolated power supply circuit 5
  • One end of the first resistor R2 is connected to one end of the first capacitor C2
  • the other end of the second resistor R3 is connected to one end of the first resistor R2
  • the other end of the second resistor R3 is further Connected to an input of the sampling circuit 1.
  • the other end of the first resistor R2 is grounded to the other end of the first capacitor C2.
  • the comparison circuit 2 includes: a comparator D1 having a positive input terminal, a negative input terminal, and an output terminal, and the second resistor R3 The other end is connected to the negative input terminal of the comparator D1, the preset reference voltage is input to the positive input terminal of the comparator D1, and the output terminal of the comparator D1 is connected to the isolation circuit 3, and outputs one.
  • the control signal is generated by the comparator D1 having a positive input terminal, a negative input terminal, and an output terminal, and the second resistor R3 The other end is connected to the negative input terminal of the comparator D1, the preset reference voltage is input to the positive input terminal of the comparator D1, and the output terminal of the comparator D1 is connected to the isolation circuit 3, and outputs one.
  • the control signal is: a comparator D1 having a positive input terminal, a negative input terminal, and an output terminal, and the second resistor R3 The other end is connected to the negative input terminal of the comparator D1, the preset reference voltage is input to the positive input terminal of
  • the isolation circuit 3 includes: an optical coupler having a first primary side and a first secondary side, and a first one of the optical coupler a first primary side circuit connected to the primary side and a first secondary side circuit connected to the first secondary side of the optical coupler;
  • the photocoupler may be that the first primary side is a light emitting diode and the first secondary side of the optical coupler is a phototransistor; or the first primary side may be a light emitting diode and the optical coupling
  • the first secondary side of the device is a photodiode.
  • the above is merely an example. Any device that can realize the transmission of the control signal from the primary side to the secondary side of the isolation circuit 3 is within the protection scope of the present invention. I will not give examples here.
  • the first primary side of the optical coupler is a light emitting diode and the first secondary side of the optical coupler is a phototransistor.
  • the first primary side circuit includes: a third resistor R4, a first diode VD1, a fourth resistor R5, a second capacitor C3, a first MOS transistor VT9, a fifth resistor R6, and a sixth resistor R7;
  • one end of the third resistor R4 is connected to an output end of the comparator D1, and the other end of the third resistor R4 is connected to an input end of the first diode VD1;
  • One end of the fourth resistor R5 is connected to one end of the second capacitor C3, the output end of the first diode VD1 is connected to one end of the fourth resistor R5, and the other end of the fourth resistor R5 One end is grounded to the other end of the second capacitor C3;
  • One end of the fourth resistor R5 is also connected to the gate of the first MOS transistor VT9;
  • the source of the first MOS transistor VT9 is grounded to the other end of the second capacitor C3;
  • the drain of the first MOS transistor VT9 is connected to the output end of the first primary side of the optical coupler
  • One end of the fifth resistor R6 is connected to one end of the sixth resistor R7, and one end of the fifth resistor R6 is also connected to the internal power supply voltage VCC, and the other end of the fifth resistor R6 is different from the sixth resistor R7.
  • One end is connected, and the other end of the fifth resistor R6 is further connected to an input end of the first primary side of the optical coupler;
  • the first secondary circuit includes: a seventh resistor R8, an eighth resistor R9, a ninth resistor R10, a third capacitor C4, a first transistor VT10, a fourth capacitor C5, and a tenth resistor R11;
  • the one end of the seventh resistor R8 is connected to the power supply voltage VDD, and the other end of the seventh resistor R8 is connected to the input end of the first secondary side of the optical coupler;
  • One end of the eighth resistor R9 is connected to an output end of the first secondary side of the optical coupler
  • One end of the third capacitor C4 is also connected to an output end of the first secondary side of the optical coupler
  • the other end of the ninth resistor R10 is connected to one end of the ninth resistor R10, and the other end of the ninth resistor R10 is grounded to the other end of the third capacitor C4;
  • the other end of the eighth resistor R9 is further connected to the base of the first transistor VT10, and the emitter of the first transistor VT10 is connected to the ground;
  • the fourth capacitor C5 and the tenth resistor R11 are connected in parallel between the collector of the first transistor VT10 and the ground, and one end of the fourth capacitor C5 is connected to one end of the tenth resistor R11.
  • the collector of the first transistor VT10 is connected to one end of the fourth capacitor C5, and the other end of the fourth capacitor C5 is connected to the other end of the tenth resistor R11;
  • the collector of the first transistor VT10 is also connected to a control signal of the driver circuit Number input;
  • the driving signal output end of the driver D3 is connected to the isolated power supply circuit 5, and outputs a driving signal through at least one driving signal output end, wherein the driver may have a driving signal output end of each of the multiple driving signal output ends.
  • the circuit that needs to be driven can be controlled.
  • the driving signal output end includes a first driving end and a second driving end
  • the secondary side of the isolated power supply circuit 5 is four MOS transistors, and
  • the four MOS transistors are divided into two groups of conduction, and one of the MOS transistors is connected to any one of the first driving end or the second driving end; the other group of MOS transistors, and the remaining one
  • the drive signal output is connected to complete the circuit connection of the drive control.
  • the driving circuit 4 includes: a driver ENABLE D3 having a control signal input end and a driving signal output end, wherein the driving signal output end is connected to the
  • the isolated power supply circuit 5 includes the first driving end DRIVE1 and the second driving end DRIVE2.
  • the isolated power supply circuit 5 includes: a transformer having a second primary side and a second secondary side;
  • a second primary side circuit connected to the second primary side, and the power input end of the second primary side circuit is connected to the sampling circuit 1;
  • a second secondary circuit connected to the second secondary side, and a gate of the plurality of synchronously rectified MOS transistor circuits of the second secondary circuit is connected to the drive signal output end of the driver.
  • the second primary side circuit includes: the second primary side circuit includes: a second MOS transistor VT21, a third MOS transistor VT22, fourth MOS transistor VT23 and fifth MOS transistor VT24;
  • the second MOS transistor VT21, the third MOS transistor VT22, the fourth MOS transistor VT23, and the fifth MOS transistor VT24 form a full bridge topology.
  • a gate of the second MOS transistor VT21 and a gate of the fifth MOS transistor VT24 are both connected to one terminal of an external driving chip;
  • a gate of the third MOS transistor VT22 and the fourth MOS transistor The gate of the VT23 is connected to the other terminal of the external driving chip;
  • the drain of the second MOS transistor VT21 is connected to the anode of the power input voltage
  • a source of the second MOS transistor VT21 is connected to a drain of the fourth MOS transistor VT23;
  • the drain of the fourth MOS transistor VT23 is also connected to one end of the second primary side of the first transformer T21;
  • a source of the fourth MOS transistor VT23 is connected to a cathode of the power input voltage
  • the source of the fourth MOS transistor VT23 is also connected to the source of the fifth MOS transistor VT24;
  • the drain of the fifth MOS transistor VT24 is connected to the other end of the second primary side of the first transformer T21;
  • the drain of the fifth MOS transistor VT24 is also connected to the source of the third MOS transistor VT22;
  • the drain of the third MOS transistor VT22 is connected to the drain of the second MOS transistor VT21;
  • the second secondary circuit includes:
  • a sixth MOS transistor VT25 a seventh MOS transistor VT26, an eighth MOS transistor VT27, a ninth MOS transistor VT28, an eleventh resistor R21, a first inductor L21 and a fifth capacitor C21;
  • the sixth MOS transistor VT25, the seventh MOS transistor VT26, the eighth MOS transistor VT27, and the ninth MOS transistor VT28 constitute a full bridge topology, and the gate and the gate of the sixth MOS transistor VT25
  • the gate of the ninth MOS transistor VT28 is selected from the first driving end DRIVE1 or the second driving end DRIVE2 of the driver a driving signal output terminal is connected; a gate of the eighth MOS transistor VT27 and a gate of the seventh MOS transistor VT26 are connected to another driving signal output end of the driver;
  • the drain of the seventh MOS transistor VT26 is connected to the source of the sixth MOS transistor VT25;
  • the drain of the sixth MOS transistor VT25 is connected to the drain of the eighth MOS transistor VT27, and the drain of the eighth MOS transistor VT27 is also connected to one end of the first inductor L21;
  • the other end of the first inductor L21 is connected to one end of the fifth capacitor C21, the fifth capacitor C21 is connected in parallel with the eleventh resistor R21, and one end of the fifth capacitor C21 is opposite to the eleventh One end of the resistor R21 is connected, the other end of the eleventh resistor R21 is connected to the other end of the fifth capacitor C21, and the other end of the fifth capacitor C21 is also connected to the source of the ninth MOS transistor VT28. a pole, the output voltage of the eleventh resistor R21 is outputted at both ends;
  • the drain of the ninth MOS transistor VT28 is connected to the source of the eighth MOS transistor VT27;
  • the drain of the ninth MOS transistor VT28 is further connected to one end of the second secondary side of the first transformer T21; the source of the ninth MOS transistor VT28 is connected to the source of the seventh MOS transistor VT26 ;
  • the drain of the seventh MOS transistor VT26 is also connected to the other end of the second secondary side of the first transformer T21.
  • the circuit of FIG. 2 is an anti-backflow irrigation circuit of the invention with fast input power-down according to FIG. 1 applied to an isolated power supply of a primary-side full-bridge topology secondary full-bridge synchronous rectification, including a synchronous rectifier (sixth MOS)
  • the specific working principle is to take the circuit working principle of the preferred embodiment of the present invention by taking FIG. 2 as an example.
  • the real-time sampling circuit 1 divides and collects the input voltage Vin through the first resistor R2 and the second resistor R3.
  • the operational amplifier D1 operates to output a high level.
  • the signal FS is input to the gate of the first MOS transistor VT9 through the third resistor R4 and the first diode VD1, and then the first MOS transistor VT9 is turned on, thereby isolating the optocoupler D2 to be turned on, and outputting high power.
  • the flat signal SHUT is connected to the base of the first transistor VT10, and the first transistor VT10 is turned on, pulling down the enable end signal ENABLE of the driver D3, causing the driving output to the secondary side of the driving signal of the first driving end DRIVE1 and
  • the second driving terminal DRIVE2 is turned off, and the sixth MOS transistor VT25, the seventh MOS transistor VT26, the eighth MOS transistor VT27, and the ninth MOS transistor VT28 of the secondary synchronous rectification MOS transistor are turned off, and the first driving terminal DRIVE1 of the driving signal is turned off.
  • the second driving terminal DRIVE2 terminal is connected to the sixth MOS transistor VT25 and the ninth MOS transistor VT28 of the rectifying MOS transistor, and the other driving signal output terminal is connected to the seventh MOS transistor VT26 and the eighth MOS transistor VT27. . Since the point set by the turn-off is to turn off the synchronous rectification MOS transistor when the inductor does not generate an additional negative current or the negative current is small, the smaller reverse current energy of the inductor is weak, and the synchronous rectification MOS is not caused. The tube stress exceeds the standard, thereby achieving the purpose of protecting the synchronous rectification MOS tube under the condition of input power failure, and improving the reliability of the power supply.
  • the second primary side circuit includes: a tenth MOS transistor VT31, an eleventh MOS transistor VT32, and a first Six capacitor C31 and seventh capacitor C32;
  • the tenth MOS transistor VT31, the eleventh MOS transistor VT32, the sixth capacitor C31, and the seventh capacitor C32 form a half bridge topology, and the gate of the tenth MOS transistor VT31 and the outside world a terminal of the driving chip is connected, and a gate of the eleventh MOS transistor VT32 is connected to another terminal of the external driving chip;
  • One end of the sixth capacitor C31 is connected to one end of the seventh capacitor C32, and one end of the sixth capacitor C31 is further connected to one end of the second primary side of the second transformer T31, and the other end of the sixth capacitor C31 is Connected to the positive pole of the power input voltage, the other end of the seventh capacitor C32 is connected to the negative pole of the power input voltage;
  • a drain of the tenth MOS transistor VT31 is connected to one end of the sixth capacitor C31, and a source of the tenth MOS transistor VT31 is connected to a drain of the eleventh MOS transistor VT32, the eleventh MOS
  • the drain of the transistor VT32 is also connected to the other end of the second primary side of the second transformer T31, and the source of the eleventh MOS transistor VT32 is connected to the other end of the seventh capacitor C32;
  • the second secondary circuit includes: a twelfth MOS transistor VT33, a thirteenth MOS transistor VT34, an eighth capacitor C33, a twelfth resistor R31 and a second inductor L31;
  • the gate of the thirteenth MOS transistor VT34 is connected to the first driving end DRIVE1 of the driver or the second driving end DRIVE2 is connected to a driving signal output end;
  • a gate of the twelfth MOS transistor VT33 is connected to another driving signal output end of the driver;
  • the source of the twelfth MOS transistor VT33 is connected to the source of the thirteenth MOS transistor VT34, and the drain of the twelfth MOS transistor VT33 is connected to one end of the second sub side of the second transformer T31. ;
  • the drain of the thirteenth MOS transistor VT34 is connected to the second transformer T31
  • the other end of the second side, the source of the thirteenth MOS transistor VT34 is connected to one end of the eighth capacitor C33, and one end of the eighth capacitor C33 is further connected to one end of the twelfth resistor R31.
  • the twelfth resistor R31 and the eighth capacitor C33 are connected in parallel, and the other end of the eighth capacitor C33 and the other end of the twelfth resistor R31 are connected to one end of the second inductor L31;
  • the other end of the second inductor L31 is connected to the second secondary side of the second transformer T31.
  • the second embodiment is applied to an isolated power supply in which the primary side is a full-wave synchronous rectification for the secondary side of the half bridge topology, and the working process is similar to that of the first embodiment.
  • the second primary side circuit includes:
  • the fourteenth MOS transistor VT41, the fifteenth MOS transistor VT42, the ninth capacitor C41, and the tenth capacitor C42 constitute an active clamp topology, and the fourteenth MOS transistor VT41 The gate is connected to one terminal of the external driving chip, and the gate of the fifteenth MOS transistor VT42 is connected to the other terminal of the external driving chip;
  • One end of the ninth capacitor C41 is connected to the anode of the power input voltage, and is connected to one end of the second primary side of the third transformer T41;
  • the other end of the ninth capacitor C41 is connected to a negative pole of the power input voltage
  • the other end of the ninth capacitor C41 is further connected to the source of the fourteenth MOS transistor VT41;
  • the drain of the fourteenth MOS transistor VT41 is connected to one end of the tenth capacitor C42, and the other end of the tenth capacitor C42 is connected to the other end of the second primary side of the third transformer T41;
  • the drain of the fifteenth MOS transistor VT42 is also connected to the third transformer T41 The other end of the second primary side;
  • the source of the fifteenth MOS transistor VT42 is also connected to the source of the fourteenth MOS transistor VT41;
  • the second secondary circuit includes: a sixteenth MOS transistor VT43, a seventeenth MOS transistor VT44, an eleventh capacitor C43, a thirteenth resistor R41 and a third inductor L41;
  • the first driving terminal DRIVE1 or the second driving terminal DRIVE2 of the driving signal output end of the driver is connected to the driving signal output terminal;
  • the gate of the seventeenth MOS transistor VT44 is connected to another driving signal output end of the driver;
  • a source of the sixteenth MOS transistor VT43 is connected to one end of the second secondary side of the third transformer T41, and a drain of the sixteenth MOS transistor VT43 is connected to one end of the third inductor L41;
  • the other end of the third inductor L41 is connected to one end of the thirteenth resistor R41, the thirteenth resistor R41 is connected in parallel with the eleventh capacitor C43, and the thirteenth resistor R41 is also connected at one end.
  • One end of the eleventh capacitor C43 is connected, the other end of the thirteenth resistor R41 is further connected to the other end of the eleventh capacitor C43, and the other end of the eleventh capacitor C43 is connected to the first a source of the seventeenth MOS transistor VT44, the output voltage of the thirteenth resistor R41;
  • the source of the seventeenth MOS transistor VT44 is connected to the other end of the second secondary side of the third transformer T41, and the drain of the seventeenth MOS transistor VT44 is also connected to one end of the third inductor L41. .
  • the third embodiment is applied to an isolated power supply in which the primary side is a synchronous clamped active side of the active clamp topology.
  • the The two primary circuits include: an eighteenth MOS transistor VT51, a nineteenth MOS transistor VT52, a twelfth capacitor C51 and a thirteenth capacitor C52;
  • the eighteenth MOS transistor VT51, the nineteenth MOS transistor VT52, the twelfth capacitor C51 and the thirteenth capacitor C52 constitute an active clamp circuit, and the eighteenth MOS transistor VT51 a gate is connected to a terminal of the external driving chip, and a gate of the nineteenth MOS transistor VT52 is connected to another terminal of the external driving chip;
  • One end of the twelfth capacitor C51 is connected to the anode of the power input voltage
  • the other end of the twelfth capacitor C51 is connected to a negative pole of the power input voltage
  • One end of the thirteenth capacitor C52 is connected to one end of the twelfth capacitor C51, and one end of the thirteenth capacitor C52 is further connected to one end of the second primary side of the fourth transformer T51;
  • the other end of the thirteenth capacitor C52 is connected to the drain of the eighteenth MOS transistor VT51;
  • the source of the eighteenth MOS transistor VT51 is connected to the other end of the second primary side of the fourth transformer T51;
  • a source of the eighteenth MOS transistor (VT51) is further connected to a drain of the nineteenth MOS transistor VT52;
  • the source of the nineteenth MOS transistor VT52 is connected to the other end of the twelfth capacitor C51;
  • the second secondary circuit includes: a twentieth MOS transistor VT53, a twenty-first MOS transistor VT54, a fourteenth capacitor C53, a fourteenth resistor R51 and a fourth inductor L51;
  • the gate of the twentieth MOS transistor VT53 is connected to the first driving end DRIVE1 of the driving signal output end of the driver or the second driving end DRIVE2 is connected with a driving signal output end;
  • the gate of the twenty-first MOS transistor VT54 is connected to another driving signal output end of the driver;
  • a source of the twentieth MOS transistor VT53 is connected to one end of the second secondary side of the fourth transformer T51, and a drain of the twentieth MOS transistor VT53 is connected to one end of the fourth inductor L51;
  • the other end of one end of the fourth inductor L51 is connected to one end of the fourteenth resistor R51, the fourteenth resistor R51 and the fourteenth capacitor C53 are connected in parallel, and one end of the fourteenth resistor R51 is further One end of the fourteenth capacitor C53 is connected, the other end of the fourteenth resistor R51 is further connected to the other end of the fourteenth capacitor C53, and the other end of the fourteenth capacitor C53 is connected to the The source of the twenty-first MOS transistor VT54 outputs a voltage across the fourteenth resistor R51;
  • the source of the 21st MOS transistor VT54 is connected to the other end of the second secondary side of the fourth transformer T51, and the drain of the 21st MOS transistor VT54 is also connected to the fourth inductor L51. One end.
  • clamp capacitance of the fourth embodiment is a flyback clamp
  • clamp capacitance of the third embodiment is a boost clamp
  • both primary sides are active clamp topologies, and vice
  • the side circuits are all synchronous rectification.
  • the second primary side circuit and the second secondary side circuit of the isolated power supply circuit 5 As shown in FIG. 6, in the apparatus for preventing current backflow according to the fifth embodiment of the present invention, the second primary side circuit and the second secondary side circuit of the isolated power supply circuit 5;
  • the second primary side circuit includes: a twenty-second MOS transistor VT61, a twenty-third MOS transistor VT62, a fifteenth capacitor C61 and a sixteenth capacitor C62;
  • the twenty-second MOS transistor VT61, the twenty-third MOS transistor VT62, the fifteenth capacitor C61, and the sixteenth capacitor C62 form a half bridge topology, and the twenty-second MOS transistor
  • the gate of the VT61 is connected to one terminal of the external driving chip, and the gate of the twenty-third MOS transistor VT62 is connected to the other terminal of the external driving chip;
  • the fifteenth capacitor C61 is connected to the positive pole of the power input voltage, the other end of the fifteenth capacitor C61 is connected to one end of the second primary side of the fifth transformer T61, and the fifteenth electric The other end of the capacitor C61 is connected to one end of the sixteenth capacitor C62, and the other end of the sixteenth capacitor C62 is connected to the cathode of the power input voltage;
  • the drain of the twenty-second MOS transistor VT61 is connected to one end of the fifteenth capacitor C61, and the source of the second twelve MOS transistor VT61 is connected to the drain of the twenty-third MOS transistor VT62.
  • the drain of the 23rd MOS transistor VT62 is further connected to the other end of the second primary side of the fifth transformer T61, and the source of the 23rd MOS transistor VT62 is connected to the 16th The other end of the capacitor C62;
  • the second secondary circuit includes: a twenty-fourth MOS transistor VT63, a twenty-fifth MOS transistor VT64, a twenty-sixth MOS transistor VT65, a twenty-seventh MOS transistor VT66, a fifteenth resistor R61, and a fifth inductor L61 and seventeenth capacitor C63;
  • the twenty-fourth MOS transistor VT63, the twenty-fifth MOS transistor VT64, the twenty-sixth MOS transistor VT65, and the twenty-seventh MOS transistor VT66 form a full bridge topology, and the second a gate of the MOS transistor VT63 and a gate of the 27th MOS transistor VT66 are connected to the first driving terminal DRIVE1 or the second driving terminal DRIVE2 of the driver; a gate of the twenty-sixth MOS transistor VT65 and a gate of the twenty-fifth MOS transistor VT64 are connected to another driving signal output end of the driver;
  • a drain of the twenty-fifth MOS transistor VT64 is connected to a source of the twenty-fourth MOS transistor VT63;
  • the drain of the twenty-fourth MOS transistor VT63 is connected to the drain of the second sixteen MOS transistor VT65, and the drain of the second sixteen MOS transistor VT65 is further connected to one end of the fifth inductor L61. on;
  • the other end of the fifth inductor L61 is connected to one end of the seventeenth capacitor C63, the seventeenth capacitor C63 is connected in parallel with the fifteenth resistor R61, and one end of the seventeenth capacitor C63 is also One end of the fifteenth resistor R61 is connected, and the other end of the seventeenth capacitor C63 is The other end of the fifteenth resistor R61 is connected, and the other end of the seventeenth capacitor C63 is further connected to the source of the twenty-seventh MOS transistor VT66 at both ends of the fifteenth resistor R61.
  • a drain of the twenty-seventh MOS transistor VT66 is connected to a source of the second sixteen MOS transistor VT65;
  • the drain of the twenty-seventh MOS transistor VT66 is further connected to one end of the second secondary side of the fifth transformer T61;
  • a source of the twenty-seventh MOS transistor VT66 is connected to a source of the twenty-fifth MOS transistor VT64;
  • the drain of the twenty-fifth MOS transistor VT64 is also connected to the other end of the second secondary side of the fifth transformer T61.
  • the difference from the circuit schematic of the second embodiment is that the secondary side of the second embodiment uses full-wave synchronous rectification, and the secondary side of the fifth embodiment uses full-bridge synchronous rectification, both of which have a half-bridge topology.
  • the second primary side circuit and the second secondary side circuit of the isolated power supply circuit 5 includes: a twenty-eighth MOS transistor VT71, a twenty-ninth MOS transistor VT72, a thirtieth MOS transistor VT73 and a thirty-first MOS transistor VT74;
  • the twenty-eighth MOS transistor VT71, the twenty-ninth MOS transistor VT72, the thirtieth MOS transistor VT73, and the thirty-first MOS transistor VT74 constitute a full bridge topology, and the gate of the twenty-eighth MOS transistor VT71 and The gate of the thirty-first MOS transistor VT74 is connected to one terminal of the external driving chip; the gate of the twenty-ninth MOS transistor VT72 and the gate of the thirtieth MOS transistor VT73 are both Connected to another terminal of the external driving chip;
  • a drain of the twenty-eighth MOS transistor VT71 is connected to a positive pole of the power input voltage
  • a source of the twenty-eighth MOS transistor VT71 is connected to a drain of the thirtieth MOS transistor VT73;
  • the drain of the thirtieth MOS transistor VT73 is further connected to one end of the second primary side of the sixth transformer T71;
  • a source of the thirtieth MOS transistor VT73 is connected to a negative pole of the power input voltage
  • the source of the thirtieth MOS transistor VT73 is also connected to the source of the thirty-first MOS transistor VT74;
  • the drain of the 31st MOS transistor VT74 is connected to the other end of the second primary side of the sixth transformer T71;
  • the drain of the thirty-first MOS transistor VT74 is also connected to the source of the twenty-ninth MOS transistor VT72;
  • the drain of the twenty-ninth MOS transistor VT72 is connected to the drain of the twenty-eighth MOS transistor VT71;
  • the second secondary circuit includes: a thirty-second MOS transistor VT75, a thirty-third MOS transistor VT76, an eighteenth capacitor C71, a sixteenth resistor R71 and a sixth inductor L71;
  • the gate of the thirty-three MOS transistor VT76 is connected to the first driving end DRIVE1 of the driver or the second driving end DRIVE2 is connected with a driving signal output end;
  • the gate of the thirty-second MOS transistor VT75 is connected to another driving signal output end of the driver;
  • the source of the thirty-second MOS transistor VT75 is connected to the source of the thirty-third MOS transistor VT76, and the drain of the thirty-second MOS transistor VT75 is connected to the sixth transformer T71 One end of the second side;
  • a drain of the thirty-third MOS transistor VT76 is connected to the sixth transformer T71
  • the other end of the second secondary side, the source of the thirteenth MOS transistor VT76 is connected to one end of the eighteenth capacitor C71, and one end of the eighteenth capacitor C71 is further connected to the tenth One end of the six resistor R71, outputting a voltage across the sixteenth resistor R71;
  • the sixteenth resistor R71 and the eighteenth capacitor C71 are connected in parallel, and the other end of the eighteenth capacitor C71 and the other end of the sixteenth resistor R71 are connected to one end of the sixth inductor L71;
  • the other end of the sixth inductor L71 is connected to the second secondary side of the sixth transformer T71.
  • the difference from the circuit schematic of the first embodiment is that the secondary side of the first embodiment uses full-bridge synchronous rectification, and the secondary side of the sixth embodiment uses full-wave synchronous rectification, both of which have a full-bridge topology.
  • the device for preventing current backflow can quickly react when the input voltage is powered off, and the comparison circuit 2 outputs a control signal to quickly turn off the secondary side synchronous rectification MOS tube of the isolated power supply circuit 5, so that It prevents the inductor from accumulating reverse current and causes avalanche breakdown damage of the MOS tube, and helps to improve the reliability of the product, thereby increasing the competitiveness and attractiveness of the product.

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Abstract

一种防止电流反灌的装置，包括：采样电路（1）、比较电路（2）、隔离电路（3）以及驱动电路（4）；其中采样电路采样隔离电源电路的电源输入电压，并将采样得到的电压信号输出给比较电路，其中隔离电源电路具有多个同步整流MOS管，比较电路比较电压信号与预设参考电压，并根据比较结果输出控制信号；隔离电路接收该控制信号，并传递给驱动电路，驱动电路根据控制信号控制隔离电源电路的多个同步整流MOS管的开通或者关断，该装置能有效保护同步整流MOS管。

Description

一种防止电流反灌的装置 技术领域
本发明涉及电力电子技术领域，尤其涉及一种防止电流反灌的装置。
背景技术
随着计算机、通信和集成电路等技术的发展，对开关电源的要求也越来越高，高功率密度、小尺寸和高效率是目前发展趋势。为了达到高转换效率这一目标，现有开关电源普遍采用同步整流技术，然而问题也随之产生。在开关电源中，当输入快速掉电时，输出端往输入端反灌能量，输出电感上产生持续累加的负向电流，此时同步整流管关断，电感上的反向电流由于没有续流回路，直接对场效应管MOS管的寄生电容进行充电，当反灌能量足够大的时候，MOS管会发生雪崩击穿而损坏。目前，很多开关电源利用输入欠压保护技术来解决这一问题，但是该方法响应速度慢，反灌持续时间较长导致电感反向电流大，从而损坏同步整流管。在开关电源中，电源的异常开关机，以及雷击、浪涌等都有可能造成开关电源输入快速掉电。
综上所述，存在的问题是开关电源输入欠压保护对于输入快速掉电响应慢，电感累积反向能量无泄放回路，从而损坏同步整流管。
发明内容
为解决存在的技术问题，本发明实施例期望提供一种防止电流反灌的装置。
本发明实施例提供的一种防止电流反灌的装置，其中，包括：与隔离电源电路的电源输入端连接的采样电路、与所述采样电路连接的比较电路、 与所述比较电路连接的隔离电路以及与所述隔离电路连接的驱动电路；其中
所述采样电路，配置为实时采样所述隔离电源电路的电源输入电压，并将采样得到的电压信号输出给所述比较电路，其中所述隔离电源电路具有多个同步整流MOS管；
所述比较电路，配置为比较所述电压信号与预设参考电压，并根据比较结果输出一控制信号；
所述隔离电路，配置为接收所述比较电路的控制信号，并传递给所述驱动电路；
所述驱动电路，配置为根据所述控制信号控制所述隔离电源电路的所述多个同步整流MOS管的开通或者关断，所述驱动电路还连接于所述隔离电源电路。
本发明的上述技术方案的有益效果如下：
本发明实施例的方案中，通过采样电路输入端实时采集隔离电源电路的电源输入电压，输出端输出电压信号至比较电路的输入端，比较电路的另一输入端输入参考电压，输出端则根据比较结果输出控制信号，控制信号通过隔离电路从原边传递到副边，通过驱动电路控制隔离电源电路的同步整流MOS管的开通和关断。这样采样电路对隔离电源电路的输入电压实时采样，当输入电压快速掉电时，能够迅速反应，比较电路输出控制信号快速的关断隔离电源电路的副边同步整流MOS管，从而防止了电感累积反向电流致MOS管雪崩击穿损坏。
附图说明
图1为本发明的输入快速掉电下防反灌电路示意图；
图2为本发明的第一实施例的电路原理图；
图3为本发明的第二实施例的电路原理图；
图4为本发明的第三实施例的电路原理图；
图5为本发明的第四实施例的电路原理图；
图6为本发明的第五实施例的电路原理图；
图7为本发明的第六实施例的电路原理图。
附图标记说明：
1-采样电路，2-比较电路，3-隔离电路，4-驱动电路，5-隔离电源电路。
具体实施方式
为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。
本发明针对现有技术中开关电源输入欠压保护对于输入快速掉电响应慢，电感累积反向能量无泄放回路损坏同步整流管的问题，提供一种防止电流反灌的装置，通过采样电路对隔离电源电路的输入电压实时采样，当输入电压快速掉电时，能够迅速反应，比较电路输出控制信号关断隔离电源电路的副边同步整流MOS管，不仅防止了电感累积反向电流致MOS管雪崩击穿损坏，而且利于提高产品的可靠性，从而增加产品的竞争力和吸引力。
如图1所示的本发明实施例的防止电流反灌的装置，其中，包括：与隔离电源电路5的电源输入端连接的采样电路1、与所述采样电路1连接的比较电路2、与所述比较电路2连接的隔离电路3以及与所述隔离电路3连接的驱动电路4；其中
所述采样电路1，配置为实时采样所述隔离电源电路5的电源输入电压，并将采样得到的电压信号输出给所述比较电路2，其中所述隔离电源电路5具有多个同步整流MOS管；
所述比较电路2，配置为比较所述电压信号与预设参考电压，并根据比较结果输出一控制信号；
其中上述比较电路2所采用的器件可以是比较器、也可以是运算放大器或者也可以是快速运算放大器，但不仅限于比较器、运算放大器或者是快速运算放大器，任何可以实现将采样到的输入电压Vin和预设参考电压Vref进行比较的电路均属于本发明的保护范围，在此不一一举例。
其中上述预设参考电压Vref是指通过调试来确定，以电感不产生连续反向电流或尽量小的反向电流为目的电压值。
所述隔离电路3，配置为接收所述比较电路2的控制信号，并传递给所述驱动电路4；
所述驱动电路4，配置为根据所述控制信号控制所述隔离电源电路5的所述多个同步整流MOS管的开通或者关断，所述驱动电路4还连接于所述隔离电源电路5。
其中上述隔离电路3所采用器件可以是光耦合器，或者也可以是隔离器，但不限于光耦合器和隔离器，任何可以实现将控制信号从隔离电路3的原边传递到副边的器件，均属于本发明的保护范围，在此不一一举例。
其中上述隔离电源电路5包括具有原边电路的同步整流MOS晶体管和副边电路的同步整流MOS晶体管。
输入电压的实时采样电路1可以通过电阻分压对输入电压Vin实时采样，电容滤波后输入至比较电路2其中的一个输入端，另一输入端为预设参考电压Vref，比较电路2可以对采样到的输入电压Vin和预设参考电压Vref进行比较，输出信号通过隔离电路3从原边传递到副边，通过驱动电路4控制隔离电源电路5的副边同步整流MOS管的开通和关断。
如图2所示，本发明实施例的所述的防止电流反灌的装置中，所述采样电路1包括：
第一电阻R2、第二电阻R3及第一电容C2；
其中，所述第二电阻R3的一端连接于所述隔离电源电路5的输入端， 所述第一电阻R2的一端与所述第一电容C2的一端连接，所述第二电阻R3的另一端连接于所述第一电阻R2的一端，且所述第二电阻R3的另一端还连接于所述采样电路1的一个输入端。
所述第一电阻R2的另一端与所述第一电容C2的另一端接地连接。
如图2所示，本发明实施例的所述的防止电流反灌的装置中，所述比较电路2包括：具有正输入端、负输入端以及输出端的比较器D1，所述第二电阻R3的另一端连接于所述比较器D1的负输入端，所述预设参考电压输入所述比较器D1的正输入端，所述比较器D1的输出端连接于所述隔离电路3，输出一所述控制信号。
如图2所示，本发明实施例的防止电流反灌的装置中，所述隔离电路3包括：具有第一原边和第一副边的光耦合器、与所述光耦合器的第一原边连接的第一原边电路和与所述光耦合器的第一副边连接的第一副边电路；
其中上述光耦合器可以是所述第一原边为发光二极管及所述光耦合器的所述第一副边为光敏三极管；也可以是所述第一原边为发光二极管及所述光耦合器的所述第一副边为光敏二极管，当然以上仅仅是举例说明，任何可以实现任何可以实现将控制信号从隔离电路3的原边传递到副边的器件，均属于本发明的保护范围，在此不一一举例。本发明实施例优选的所述光耦合器的所述第一原边为发光二极管及所述光耦合器的所述第一副边为光敏三极管。
其中所述第一原边电路包括：第三电阻R4、第一二极管VD1、第四电阻R5、第二电容C3、第一MOS晶体管VT9、第五电阻R6及第六电阻R7；
其中，所述第三电阻R4的一端与所述比较器D1的输出端连接，所述第三电阻R4的另一端与所述第一二极管VD1的输入端连接；
所述第四电阻R5的一端和所述第二电容C3的一端连接，所述第一二极管VD1的输出端连接于所述第四电阻R5的一端，所述第四电阻R5的另 一端与所述第二电容C3的另一端接地连接；
所述第四电阻R5的一端还连接于所述第一MOS晶体管VT9的栅极；
所述第一MOS晶体管VT9的源极接地连接于所述第二电容C3的另一端；
所述第一MOS晶体管VT9的漏极连接于所述光耦合器的第一原边的输出端；
所述第五电阻R6的一端与第六电阻R7的一端连接，且所述第五电阻R6的一端还连接于内部电源电压VCC，所述第五电阻R6的另一端与第六电阻R7的另一端连接，且所述第五电阻R6的另一端还连接于所述光耦合器的第一原边的输入端；
其中所述第一副边电路包括：第七电阻R8、第八电阻R9、第九电阻R10、第三电容C4、第一三极管VT10、第四电容C5、第十电阻R11；
其中，所述第七电阻R8的一端接电源电压VDD，所述第七电阻R8的另一端与所述光耦合器的第一副边的输入端连接；
所述第八电阻R9的一端连接于所述光耦合器的第一副边的输出端；
所述第三电容C4的一端也连接于所述光耦合器的第一副边的输出端；
所述第八电阻R9的另一端与所述第九电阻R10的一端连接，所述第九电阻R10的另一端与所述第三电容C4的另一端接地连接；
所述第八电阻R9的另一端还连接于所述第一三极管VT10的基极，所述第一三极管VT10的发射极接地连接；
所述第四电容C5和所述第十电阻R11并联于所述第一三极管VT10的集电极与地之间，所述第四电容C5的一端与所述第十电阻R11的一端连接，所述第一三极管VT10的集电极连接于所述第四电容C5的一端，所述第四电容C5的另一端和所述第十电阻R11的另一端接地连接；
所述第一三极管VT10的集电极还连接于所述驱动器电路的的控制信 号输入端；
其中上述驱动器D3输出的驱动信号输出端连接于所述隔离电源电路5，并通过至少一路驱动信号输出端输出驱动信号，其中所述驱动器可以具有多路驱动信号输出端中每一个驱动信号输出端都可以控制所需要驱动的电路，例如图2所示，所述驱动信号输出端包括第一驱动端与第二驱动端，所述隔离电源电路5的副边上是四个MOS晶体管，且所述四个MOS晶体管分为两组导通，则将其中一组MOS晶体管，与第一驱动端或者第二驱动端中任一驱动信号输出端连接；另一组MOS晶体管，与剩余的另一驱动信号输出端连接，完成驱动控制的电路连接。
如图2所示，本发明实施例的防止电流反灌的装置中，所述驱动电路4包括：具有控制信号输入端及驱动信号输出端的驱动器ENABLE D3，其中所述驱动信号输出端连接于所述隔离电源电路5，所述驱动信号输出端包括：第一驱动端DRIVE1及第二驱动端DRIVE2。
本发明实施例的所述的防止电流反灌的装置中，所述隔离电源电路5包括：具有第二原边和第二副边的变压器；
与所述第二原边连接的第二原边电路，且所述第二原边电路的所述电源输入端连接于所述采样电路1；
与所述第二副边连接的第二副边电路，且所述第二副边电路的同步整流的多个MOS管电路的栅极，与所述驱动器的所述驱动信号输出端相连接。
如图2所示，本发明的第一实施例的防止电流反灌的装置中，所述第二原边电路包括：所述第二原边电路包括：第二MOS晶体管VT21、第三MOS晶体管VT22、第四MOS晶体管VT23及第五MOS晶体管VT24；
其中所述第二MOS晶体管VT21、所述第三MOS晶体管VT22、所述第四MOS晶体管VT23及所述第五MOS晶体管VT24构成全桥拓扑结构， 所述第二MOS晶体管VT21的栅极和所述第五MOS晶体管VT24的栅极，均与外界的驱动芯片的一端子连接；所述第三MOS晶体管VT22的栅极和所述第四MOS晶体管VT23的栅极，均与外界的驱动芯片的另一端子连接；
所述第二MOS晶体管VT21的漏极连接于所述电源输入电压的正极；
所述第二MOS晶体管VT21的源极连接于所述第四MOS晶体管VT23的漏极；
所述第四MOS晶体管VT23的漏极还连接于第一变压器T21的第二原边的一端；
所述第四MOS晶体管VT23的源极连接于所述电源输入电压的负极；
所述第四MOS晶体管VT23的源极还连接于所述第五MOS晶体管VT24的源极上；
所述第五MOS晶体管VT24的漏极连接于所述第一变压器T21的第二原边的另一端；
所述第五MOS晶体管VT24的漏极还连接于所述第三MOS晶体管VT22的源极；
所述第三MOS晶体管VT22的漏极连接于所述第二MOS晶体管VT21的漏极；
所述第二副边电路包括：
第六MOS晶体管VT25、第七MOS晶体管VT26、第八MOS晶体管VT27、第九MOS晶体管VT28、第十一电阻R21、第一电感L21及第五电容C21；
其中所述第六MOS晶体管VT25、所述第七MOS晶体管VT26、所述第八MOS晶体管VT27及所述第九MOS晶体管VT28构成全桥拓扑结构，所述第六MOS晶体管VT25的栅极和所述第九MOS晶体管VT28的栅极与所述驱动器的所述第一驱动端DRIVE1或者所述第二驱动端DRIVE2择 一驱动信号输出端连接；所述第八MOS晶体管VT27的栅极及所述第七MOS晶体管VT26的栅极与所述驱动器的另一驱动信号输出端连接；
所述第七MOS晶体管VT26的漏极连接于所述第六MOS晶体管VT25的源极上；
所述第六MOS晶体管VT25的漏极连接于所述第八MOS晶体管VT27的漏极，所述第八MOS晶体管VT27的漏极还连接于所述第一电感L21的一端上；
所述第一电感L21的另一端连接于所述第五电容C21的一端，所述第五电容C21与所述第十一电阻R21并联，所述第五电容C21的一端与所述第十一电阻R21的一端连接，所述第十一电阻R21的另一端与所述第五电容C21的另一端连接，且所述第五电容C21的另一端还连接于所述第九MOS晶体管VT28的源极上，所述第十一电阻R21的两端输出电压；
所述第九MOS晶体管VT28的漏极连接于所述第八MOS晶体管VT27的源极；
所述第九MOS晶体管VT28的漏极还连接于所述第一变压器T21的第二副边的一端；所述第九MOS晶体管VT28的源极连接于所述第七MOS晶体管VT26的源极上；
所述第七MOS晶体管VT26的漏极还连接于所述第一变压器T21的第二副边的另一端。
图2的电路是将图1所述本发明输入快速掉电下的防反灌电路，应用于原边全桥拓扑结构副边全桥同步整流的隔离电源中，包括同步整流管(第六MOS晶体管VT25、第七MOS晶体管VT26、第八MOS晶体管VT27及第九MOS晶体管VT28)、第十一电阻R21、第一电感L21及第五电容C21以及防反灌电路。
具体工作原理为以图2为例对本发明优先实施例的电路工作原理进行 详细描述：
当输入电压Vin掉电时，尤其是带大容性负载，负载输出空载条件下，控制芯片占空比没办法张开来补偿下跌的电压，或者占空比已经达到芯片的最大占空比，此时输出电感两端的电压在MOS管续流阶段产生的负向电流(图2中箭头所示)，在原边开通情况下也没办法励磁到正向电流，从而导致下一个续流阶段时，电感上的负向电流值增加，同时随着输入电压下降得更多，这种情况会更加恶劣，累加下去，电感上的负向电流会越来越大。为了抑制这种情况，本实施例中实时采样电路1通过第一电阻R2和第二电阻R3分压采集输入电压Vin，当低于预设参考电压Vref时，运算放大器D1动作，输出高电平信号FS，该信号通过第三电阻R4和第一二极管VD1后输入到第一MOS晶体管VT9的栅极，则第一MOS晶体管VT9导通，从而隔离光耦器D2导通，输出高电平信号SHUT至第一三极管VT10的基极，第一三极管VT10导通，拉低驱动器D3的使能端信号ENABLE，导致该驱动输出至副边的驱动信号第一驱动端DRIVE1和第二驱动端DRIVE2被关断，副边同步整流MOS管的第六MOS晶体管VT25、第七MOS晶体管VT26、第八MOS晶体管VT27、第九MOS晶体管VT28关断，驱动信号的第一驱动端DRIVE1或者第二驱动端DRIVE2端子择一驱动信号输出端与整流MOS管的第六MOS晶体管VT25和第九MOS晶体管VT28连接，另一驱动信号输出端与第七MOS晶体管VT26和第八MOS晶体管VT27连接。由于关断设定的点是在电感不产生附加的负向电流或负向电流较小时就关断同步整流MOS管，此时电感上较小的反向电流能量弱，不至于导致同步整流MOS管应力超标，从而达到了在输入掉电情况下，保护同步整流MOS管的目的，提高了电源的可靠性。
如图3所示，本发明的第二实施例的防止电流反灌的装置中，所述第二原边电路包括：第十MOS晶体管VT31、第十一MOS晶体管VT32、第 六电容C31及第七电容C32；
其中所述第十MOS晶体管VT31、所述第十一MOS晶体管VT32、所述第六电容C31及所述第七电容C32构成半桥拓扑结构，所述第十MOS晶体管VT31的栅极与外界的驱动芯片的一端子连接，所述第十一MOS晶体管VT32的栅极与外界的驱动芯片的另一端子连接；
所述第六电容C31一端和所述第七电容C32的一端连接，且所述第六电容C31一端还连接于第二变压器T31的第二原边的一端，所述第六电容C31的另一端连接于所述电源输入电压的正极，所述第七电容C32的另一端连接于所述电源输入电压的负极；
所述第十MOS晶体管VT31的漏极连接于所述第六电容C31一端，所述第十MOS晶体管VT31的源极连接于所述第十一MOS晶体管VT32的漏极，所述第十一MOS晶体管VT32的漏极还连接于所述第二变压器T31的第二原边的另一端，所述第十一MOS晶体管VT32的源极连接于所述第七电容C32的另一端；
所述第二副边电路包括：第十二MOS晶体管VT33、第十三MOS晶体管VT34、第八电容C33，第十二电阻R31及第二电感L31；
其中，所述第十三MOS晶体管VT34的栅极连接于所述驱动器的所述第一驱动端DRIVE1或者所述第二驱动端DRIVE2择一驱动信号输出端连接；
所述第十二MOS晶体管VT33的栅极连接于所述驱动器的另一驱动信号输出端；
所述第十二MOS晶体管VT33的源极连接于所述第十三MOS晶体管VT34的源极上，所述第十二MOS晶体管VT33的漏极连接于第二变压器T31的第二副边的一端；
所述第十三MOS晶体管VT34的漏极连接于所述第二变压器T31的第 二副边的另一端，所述第十三MOS晶体管VT34的源极连接于所述第八电容C33一端，所述第八电容C33一端还连接于所述第十二电阻R31一端，在所述第十二电阻R31的两端输出电压；
所述第十二电阻R31和所述第八电容C33并联，所述第八电容C33的另一端和所述第十二电阻R31的另一端连接于所述第二电感L31的一端；
所述第二电感L31的另一端连接于所述第二变压器T31的第二副边上。
与第一实施例的区别是：第二实施例应用于原边为半桥拓扑结构副边采用全波同步整流的隔离电源中，工作过程和第一实施例的工作过程类似。
如图4所示，本发明的第三实施例的防止电流反灌的装置中，所述第二原边电路包括：
第十四MOS晶体管VT41、第十五MOS晶体管VT42、第九电容C41及第十电容C42；
其中，所述第十四MOS晶体管VT41、所述第十五MOS晶体管VT42、所述第九电容C41及所述第十电容C42构成有源钳位拓扑结构，所述第十四MOS晶体管VT41的栅极与外界的驱动芯片的一端子连接，所述第十五MOS晶体管VT42的栅极与外界的驱动芯片的另一端子连接；
所述第九电容C41的一端连接于所述电源输入电压的正极，且连接于第三变压器T41的第二原边的一端；
所述第九电容C41另一端连接于所述电源输入电压的负极；
所述第九电容C41的另一端还连接于所述第十四MOS晶体管VT41的源极；
所述第十四MOS晶体管VT41的漏极连接于所述第十电容C42的一端，所述第十电容C42的另一端连接于所述第三变压器T41的第二原边的另一端；
所述第十五MOS晶体管VT42的漏极也连接于所述第三变压器T41的 第二原边的另一端；
所述第十五MOS晶体管VT42的源极还连接于所述第十四MOS晶体管VT41的源极上；
所述第二副边电路包括：第十六MOS晶体管VT43、第十七MOS晶体管VT44、第十一电容C43，第十三电阻R41及第三电感L41；
所述第十六MOS晶体管VT43的栅极连接于所述驱动器的所述驱动信号输出端的所述第一驱动端DRIVE1或者所述第二驱动端DRIVE2择一驱动信号输出端连接；
所述第十七MOS晶体管VT44的栅极连接于所述驱动器的另一驱动信号输出端；
所述第十六MOS晶体管VT43的源极连接于所述第三变压器T41的第二副边的一端，所述第十六MOS晶体管VT43的漏极连接于所述第三电感L41的一端；
所述第三电感L41的另一端和所述第十三电阻R41的一端相连接，所述第十三电阻R41和所述第十一电容C43并联，所述第十三电阻R41一端还与所述第十一电容C43的一端连接，所述第十三电阻R41的另一端还与所述第十一电容C43的另一端连接，且所述第十一电容C43的另一端连接于所述第十七MOS晶体管VT44的源极上，所述第十三电阻R41的两端输出电压；
所述第十七MOS晶体管VT44的源极连接于所述第三变压器T41的第二副边的另一端，所述第十七MOS晶体管VT44的漏极也连接于所述第三电感L41的一端。
与第一实施例的区别是：第三实施例应用于原边为有源钳位拓扑副边采用同步整流的隔离电源中。
如图5所示，本发明的第四实施例的防止电流反灌的装置中，所述第 二原边电路包括：第十八MOS晶体管VT51、第十九MOS晶体管VT52、第十二电容C51及第十三电容C52；
其中，所述第十八MOS晶体管VT51、所述第十九MOS晶体管VT52、所述第十二电容C51及所述第十三电容C52构成有源钳位电路，所述第十八MOS晶体管VT51的栅极与外界的驱动芯片的一端子连接，所述第十九MOS晶体管VT52的栅极与外界的驱动芯片的另一端子连接；
所述第十二电容C51一端连接于所述电源输入电压的正极；
所述第十二电容C51的另一端连接于所述电源输入电压的负极；
所述第十三电容C52的一端连接于所述第十二电容C51的一端，且所述第十三电容C52的一端还连接于第四变压器T51的第二原边的一端；
所述第十三电容C52的另一端连接于所述第十八MOS晶体管VT51的漏极；
所述第十八MOS晶体管VT51的源极连接于第四变压器T51的第二原边的另一端；
所述第十八MOS晶体管(VT51)的源极还连接所述第十九MOS晶体管VT52的漏极；
所述第十九MOS晶体管VT52的源极连接于所述第十二电容C51另一端上；
所述第二副边电路包括：第二十MOS晶体管VT53、第二十一MOS晶体管VT54、第十四电容C53、第十四电阻R51及第四电感L51；
所述第二十MOS晶体管VT53的栅极连接于所述驱动器的所述驱动信号输出端的所述第一驱动端DRIVE1或者所述第二驱动端DRIVE2择一驱动信号输出端连接；
所述第二十一MOS晶体管VT54的栅极连接于所述驱动器的另一驱动信号输出端；
所述第二十MOS晶体管VT53的源极连接于所述第四变压器T51的第二副边的一端，所述第二十MOS晶体管VT53的漏极连接于所述第四电感L51的一端；
所述第四电感L51的一端的另一端和所述第十四电阻R51一端相连接，所述第十四电阻R51和所述第十四电容C53并联，所述第十四电阻R51一端还与所述第十四电容C53的一端连接，所述第十四电阻R51的另一端还与所述第十四电容C53的另一端连接，且所述第十四电容C53的另一端连接于所述第二十一MOS晶体管VT54的源极上，所述第十四电阻R51的两端输出电压；
所述第二十一MOS晶体管VT54的源极连接于所述第四变压器T51的第二副边的另一端，所述第二十一MOS晶体管VT54的漏极也连接于所述第四电感L51的一端。
与第三实施例电路原理图的区别是：第四实施例钳位电容为flyback钳位，而第三实施例钳位电容为boost钳位，两者原边皆为有源钳位拓扑，副边电路皆为同步整流。
如图6所示，本发明的第五实施例的防止电流反灌的装置中，所述隔离电源电路5的第二原边电路和第二副边电路；
所述第二原边电路包括：第二十二MOS晶体管VT61、第二十三MOS晶体管VT62、第十五电容C61及第十六电容C62；
其中所述第二十二MOS晶体管VT61、所述第二十三MOS晶体管VT62、所述第十五电容C61及所述第十六电容C62构成半桥拓扑结构，所述第二十二MOS晶体管VT61的栅极与外界的驱动芯片的一端子连接，所述第二十三MOS晶体管VT62的栅极与外界的驱动芯片的另一端子连接；
所述第十五电容C61连接于所述电源输入电压的正极，所述第十五电容C61另一端连接于第五变压器T61的第二原边的一端，且所述第十五电 容C61的另一端和所述第十六电容C62的一端连接，所述第十六电容C62的另一端连接于所述电源输入电压的负极；
所述第二十二MOS晶体管VT61的漏极连接于所述第十五电容C61的一端，所述第二十二MOS晶体管VT61的源极连接于所述第二十三MOS晶体管VT62的漏极，所述第二十三MOS晶体管VT62的漏极还连接于所述第五变压器T61的第二原边的另一端，所述第二十三MOS晶体管VT62的源极连接于所述第十六电容C62的另一端；
所述第二副边电路包括：第二十四MOS晶体管VT63、第二十五MOS晶体管VT64、第二十六MOS晶体管VT65、第二十七MOS晶体管VT66、第十五电阻R61、第五电感L61及第十七电容C63；
其中所述第二十四MOS晶体管VT63、所述第二十五MOS晶体管VT64、所述第二十六MOS晶体管VT65及所述第二十七MOS晶体管VT66构成全桥拓扑结构，所述第二十四MOS晶体管VT63的栅极和所述第二十七MOS晶体管VT66的栅极与所述驱动器的所述第一驱动端DRIVE1或者所述第二驱动端DRIVE2择一驱动信号输出端连接；所述第二十六MOS晶体管VT65的栅极及所述第二十五MOS晶体管VT64的栅极与所述驱动器的另一驱动信号输出端连接；
所述第二十五MOS晶体管VT64的漏极连接于所述第二十四MOS晶体管VT63的源极上；
所述第二十四MOS晶体管VT63的漏极连接于所述第二十六MOS晶体管VT65的漏极，所述第二十六MOS晶体管VT65的漏极还连接于所述第五电感L61的一端上；
所述第五电感L61的另一端连接于所述第十七电容C63的一端，所述第十七电容C63与所述第十五电阻R61并联，所述第十七电容C63的一端还与所述第十五电阻R61的一端连接，所述第十七电容C63的另一端与所 述第十五电阻R61的另一端连接，且所述第十七电容C63的另一端还连接于所述第二十七MOS晶体管VT66的源极上，在所述第十五电阻R61的两端输出电压；
所述第二十七MOS晶体管VT66的漏极连接于所述第二十六MOS晶体管VT65的源极；
所述第二十七MOS晶体管VT66的漏极还连接于所述第五变压器T61的第二副边的一端；
所述第二十七MOS晶体管VT66的源极连接于所述第二十五MOS晶体管VT64的源极上；
所述第二十五MOS晶体管VT64的漏极还连接于所述第五变压器T61的所述第二副边的另一端。
与第二实施例电路原理图的区别是：第二实施例副边采用全波同步整流，而第五实施例副边采用全桥同步整流，两者原边皆为半桥拓扑结构。
如图7所示，本发明的第六实施例的防止电流反灌的装置中，所述隔离电源电路5的第二原边电路和第二副边电路，所述第二原边电路包括：第二十八MOS晶体管VT71、第二十九MOS晶体管VT72、第三十MOS晶体管VT73及第三十一MOS晶体管VT74；
其中第二十八MOS晶体管VT71、第二十九MOS晶体管VT72、第三十MOS晶体管VT73及第三十一MOS晶体管VT74构成全桥拓扑结构，所述第二十八MOS晶体管VT71的栅极和所述第三十一MOS晶体管VT74的栅极，均与外界的驱动芯片的一端子连接；所述第二十九MOS晶体管VT72的栅极和所述第三十MOS晶体管VT73的栅极，均与外界的驱动芯片的另一端子连接；
所述第二十八MOS晶体管VT71的漏极连接于所述电源输入电压的正极；
所述第二十八MOS晶体管VT71的源极连接于所述第三十MOS晶体管VT73的漏极；
所述第三十MOS晶体管VT73的漏极还连接于第六变压器T71的第二原边的一端；
所述第三十MOS晶体管VT73的源极连接于所述电源输入电压的负极；
所述第三十MOS晶体管VT73的源极还连接于所述第三十一MOS晶体管VT74的源极上；
所述第三十一MOS晶体管VT74的漏极连接于所述第六变压器T71的第二原边的另一端；
所述第三十一MOS晶体管VT74的漏极还连接于所述第二十九MOS晶体管VT72的源极；
所述第二十九MOS晶体管VT72的漏极连接于所述第二十八MOS晶体管VT71的漏极；
所述第二副边电路包括：第三十二MOS晶体管VT75、第三十三MOS晶体管VT76、第十八电容C71，第十六电阻R71及第六电感L71；
其中，所述三十三MOS晶体管VT76的栅极连接于所述驱动器的所述第一驱动端DRIVE1或者所述第二驱动端DRIVE2择一驱动信号输出端连接；
所述第三十二MOS晶体管VT75的栅极连接于所述驱动器的另一驱动信号输出端；
所述第三十二MOS晶体管VT75的源极连接于所述第三十三MOS晶体管VT76的源极上，所述第三十二MOS晶体管VT75的漏极连接于所述第六变压器T71的第二副边的一端；
所述第三十三MOS晶体管VT76的漏极连接于所述第六变压器T71的 所述第二副边的另一端，所述第三十三MOS晶体管VT76的源极连接于所述第十八电容C71的一端，所述第十八电容C71的一端还连接于所述第十六电阻R71一端，在所述第十六电阻R71的两端输出电压；
所述第十六电阻R71和所述第十八电容C71并联，所述第十八电容C71的另一端和所述第十六电阻R71的另一端连接于所述第六电感L71的一端；
所述第六电感L71的另一端连接于所述第六变压器T71的第二副边上。
与第一实施例电路原理图的区别是：第一实施例副边采用全桥同步整流，而第六实施例副边采用全波同步整流，两者原边皆为全桥拓扑结构。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
工业实用性
鉴于此，本发明实施例的防止电流反灌的装置，当输入电压掉电时，能够迅速反应，比较电路2输出控制信号快速的关断隔离电源电路5的副边同步整流MOS管，这样不仅防止了电感累积反向电流致MOS管雪崩击穿损坏，而且有利于提高产品的可靠性，从而增加了产品的竞争力和吸引力。

Claims (11)

  1. 一种防止电流反灌的装置，所述装置包括：与隔离电源电路的电源输入端连接的采样电路、与所述采样电路连接的比较电路、与所述比较电路连接的隔离电路以及与所述隔离电路连接的驱动电路；其中
    所述采样电路，配置为实时采样所述隔离电源电路的电源输入电压，并将采样得到的电压信号输出给所述比较电路，其中所述隔离电源电路具有多个同步整流MOS管；
    所述比较电路，配置为比较所述电压信号与预设参考电压，并根据比较结果输出一控制信号；
    所述隔离电路，配置为接收所述比较电路的控制信号，并传递给所述驱动电路；
    所述驱动电路，配置为根据所述控制信号控制所述隔离电源电路的所述多个同步整流MOS管的开通或者关断，所述驱动电路还连接于所述隔离电源电路。
  2. 根据权利要求1所述的防止电流反灌的装置，其中，所述采样电路包括：
    第一电阻(R2)、第二电阻(R3)及第一电容(C2)；
    其中，所述第二电阻(R3)的一端连接于所述隔离电源电路的输入端，所述第一电阻(R2)的一端与所述第一电容(C2)的一端连接，所述第二电阻(R3)的另一端连接于所述第一电阻(R2)的一端，且所述第二电阻(R3)的另一端还连接于所述采样电路的一个输入端；
    所述第一电阻(R2)的另一端与所述第一电容(C2)的另一端接地连接。
  3. 根据权利要求2所述的防止电流反灌的装置，其中，所述比较电路包括：具有正输入端、负输入端以及输出端的比较器(D1)，所述第二电阻 (R3)的另一端连接于所述比较器(D1)的负输入端，所述预设参考电压输入所述比较器(D1)的正输入端，所述比较器(D1)的输出端连接于所述隔离电路，输出一所述控制信号。
  4. 根据权利要求3所述的防止电流反灌的装置，其中，所述隔离电路包括：具有第一原边和第一副边的光耦合器、与所述光耦合器的第一原边连接的第一原边电路和与所述光耦合器的第一副边连接的第一副边电路；
    其中所述第一原边电路包括：第三电阻(R4)、第一二极管(VD1)、第四电阻(R5)、第二电容(C3)、第一MOS晶体管(VT9)、第五电阻(R6)及第六电阻(R7)；
    其中，所述第三电阻(R4)的一端与所述比较器(D1)的输出端连接，所述第三电阻(R4)的另一端与所述第一二极管(VD1)的输入端连接；
    所述第四电阻(R5)的一端和所述第二电容(C3)的一端连接，所述第一二极管(VD1)的输出端连接于所述第四电阻(R5)的一端，所述第四电阻(R5)的另一端与所述第二电容(C3)的另一端接地连接；
    所述第四电阻(R5)的一端还连接于所述第一MOS晶体管(VT9)的栅极；
    所述第一MOS晶体管(VT9)的源极接地连接于所述第二电容(C3)的另一端；
    所述第一MOS晶体管(VT9)的漏极连接于所述光耦合器的第一原边的输出端；
    所述第五电阻(R6)的一端与第六电阻(R7)的一端连接，且所述第五电阻(R6)的一端还连接于内部电源电压(VCC)，所述第五电阻(R6)的另一端与第六电阻(R7)的另一端连接，且所述第五电阻(R6)的另一端还连接于所述光耦合器的第一原边的输入端；
    其中所述第一副边电路包括：第七电阻(R8)、第八电阻(R9)、第九 电阻(R10)、第三电容(C4)、第一三极管(VT10)、第四电容(C5)、第十电阻(R11)；
    其中，所述第七电阻(R8)的一端接电源电压(VDD)，所述第七电阻(R8)的另一端与所述光耦合器的第一副边的输入端连接；
    所述第八电阻(R9)的一端连接于所述光耦合器的第一副边的输出端；
    所述第三电容(C4)的一端也连接于所述光耦合器的第一副边的输出端；
    所述第八电阻(R9)的另一端与所述第九电阻(R10)的一端连接，所述第九电阻(R10)的另一端与所述第三电容(C4)的另一端接地连接；
    所述第八电阻(R9)的另一端还连接于所述第一三极管(VT10)的基极，所述第一三极管(VT10)的发射极接地连接；
    所述第四电容(C5)和所述第十电阻(R11)并联于所述第一三极管(VT10)的集电极与地之间，所述第四电容(C5)的一端与所述第十电阻(R11)的一端连接，所述第一三极管(VT10)的集电极连接于所述第四电容(C5)的一端，所述第四电容(C5)的另一端和所述第十电阻(R11)的另一端接地连接；
    所述第一三极管(VT10)的集电极还连接于所述驱动器电路的控制信号输入端。
  5. 根据权利要求4所述的防止电流反灌的装置，其中，所述光耦合器的所述第一原边为发光二极管及所述光耦合器的所述第一副边为光敏三极管。
  6. 根据权利要求4所述的防止电流反灌的装置，其中，所述驱动电路包括：具有控制信号输入端及驱动信号输出端的驱动器(D3)，其中所述驱动信号输出端连接于所述隔离电源电路，所述驱动信号输出端包括：第一驱动端(DRIVE1)及第二驱动端(DRIVE2)。
  7. 根据权利要求6所述的防止电流反灌的装置，其中，所述隔离电源电路包括：具有第二原边和第二副边的变压器；
    与所述第二原边连接的第二原边电路，且所述第二原边电路的所述电源输入端连接于所述采样电路；
    与所述第二副边连接的第二副边电路，且所述第二副边电路的同步整流MOS管的栅极，与所述驱动器的所述驱动信号输出端相连接。
  8. 根据权利要求7所述的防止电流反灌的装置，其中，所述第二原边电路包括：第二MOS晶体管(VT21)、第三MOS晶体管(VT22)、第四MOS晶体管(VT23)及第五MOS晶体管(VT24)；
    其中所述第二MOS晶体管(VT21)、所述第三MOS晶体管(VT22)、所述第四MOS晶体管(VT23)及所述第五MOS晶体管(VT24)构成全桥拓扑结构，所述第二MOS晶体管(VT21)的栅极和所述第五MOS晶体管(VT24)的栅极，均与外界的驱动芯片的一端子连接；所述第三MOS晶体管(VT22)的栅极和所述第四MOS晶体管(VT23)的栅极，均与外界的驱动芯片的另一端子连接；
    所述第二MOS晶体管(VT21)的漏极连接于所述电源输入电压的正极；
    所述第二MOS晶体管(VT21)的源极连接于所述第四MOS晶体管(VT23)的漏极；
    所述第四MOS晶体管(VT23)的漏极还连接于第一变压器(T21)的第二原边的一端；
    所述第四MOS晶体管(VT23)的源极连接于所述电源输入电压的负极；
    所述第四MOS晶体管(VT23)的源极还连接于所述第五MOS晶体管(VT24)的源极上；
    所述第五MOS晶体管(VT24)的漏极连接于所述第一变压器(T21)的第二原边的另一端；
    所述第五MOS晶体管(VT24)的漏极还连接于所述第三MOS晶体管(VT22)的源极；
    所述第三MOS晶体管(VT22)的漏极连接于所述第二MOS晶体管(VT21)的漏极；
    所述第二副边电路包括：
    第六MOS晶体管(VT25)、第七MOS晶体管(VT26)、第八MOS晶体管(VT27)、第九MOS晶体管(VT28)、第十一电阻(R21)、第一电感(L21)及第五电容(C21)；
    其中所述第六MOS晶体管(VT25)、所述第七MOS晶体管(VT26)、所述第八MOS晶体管(VT27)及所述第九MOS晶体管(VT28)构成全桥拓扑结构，所述第六MOS晶体管(VT25)的栅极和所述第九MOS晶体管(VT28)的栅极与所述驱动器的所述第一驱动端(DRIVE1)或者所述第二驱动端(DRIVE2)择一驱动信号输出端连接；所述第八MOS晶体管(VT27)的栅极及所述第七MOS晶体管(VT26)的栅极与所述驱动器的另一驱动信号输出端连接；
    所述第七MOS晶体管(VT26)的漏极连接于所述第六MOS晶体管(VT25)的源极上；
    所述第六MOS晶体管(VT25)的漏极连接于所述第八MOS晶体管(VT27)的漏极，所述第八MOS晶体管(VT27)的漏极还连接于所述第一电感(L21)的一端上；
    所述第一电感(L21)的另一端连接于所述第五电容(C21)的一端，所述第五电容(C21)与所述第十一电阻(R21)并联，所述第五电容(C21)的一端与所述第十一电阻(R21)的一端连接，所述第十一电阻(R21)的 另一端与所述第五电容(C21)的另一端连接，且所述第五电容(C21)的另一端还连接于所述第九MOS晶体管(VT28)的源极上，所述第十一电阻(R21)的两端输出电压；
    所述第九MOS晶体管(VT28)的漏极连接于所述第八MOS晶体管(VT27)的源极；
    所述第九MOS晶体管(VT28)的漏极还连接于所述第一变压器(T21)的第二副边的一端；
    所述第九MOS晶体管(VT28)的源极连接于所述第七MOS晶体管(VT26)的源极上；
    所述第七MOS晶体管(VT26)的漏极还连接于所述第一变压器(T21)的第二副边的另一端。
  9. 根据权利要求7所述的防止电流反灌的装置，其中，所述第二原边电路包括：第十MOS晶体管(VT31)、第十一MOS晶体管(VT32)、第六电容(C31)及第七电容(C32)；
    其中所述第十MOS晶体管(VT31)、所述第十一MOS晶体管(VT32)、所述第六电容(C31)及所述第七电容(C32)构成半桥拓扑结构，所述第十MOS晶体管(VT31)的栅极与外界的驱动芯片的一端子连接，所述第十一MOS晶体管(VT32)的栅极与外界的驱动芯片的另一端子连接；
    所述第六电容(C31)一端和所述第七电容(C32)的一端连接，且所述第六电容(C31)一端还连接于第二变压器(T31)的第二原边的一端，所述第六电容(C31)的另一端连接于所述电源输入电压的正极，所述第七电容(C32)的另一端连接于所述电源输入电压的负极；
    所述第十MOS晶体管(VT31)的漏极连接于所述第六电容(C31)一端，所述第十MOS晶体管(VT31)的源极连接于所述第十一MOS晶体管(VT32)的漏极，所述第十一MOS晶体管(VT32)的漏极还连接于所述 第二变压器(T31)的第二原边的另一端，所述第十一MOS晶体管(VT32)的源极连接于所述第七电容(C32)的另一端；
    所述第二副边电路包括：第十二MOS晶体管(VT33)、第十三MOS晶体管(VT34)、第八电容(C33)，第十二电阻(R31)及第二电感(L31)；
    其中，所述第十三MOS晶体管(VT34)的栅极连接于所述驱动器的所述第一驱动端(DRIVE1)或者所述第二驱动端(DRIVE2)择一驱动信号输出端连接；
    所述第十二MOS晶体管(VT33)的栅极连接于所述驱动器的另一驱动信号输出端；
    所述第十二MOS晶体管(VT33)的源极连接于所述第十三MOS晶体管(VT34)的源极上，所述第十二MOS晶体管(VT33)的漏极连接于第二变压器(T31)的第二副边的一端；
    所述第十三MOS晶体管(VT34)的漏极连接于所述第二变压器(T31)的第二副边的另一端，所述第十三MOS晶体管(VT34)的源极连接于所述第八电容(C33)一端，所述第八电容(C33)一端还连接于所述第十二电阻(R31)一端，在所述第十二电阻(R31)的两端输出电压；
    所述第十二电阻(R31)和所述第八电容(C33)并联，所述第八电容(C33)的另一端和所述第十二电阻(R31)的另一端连接于所述第二电感(L31)的一端；
    所述第二电感(L31)的另一端连接于所述第二变压器(T31)的第二副边上。
  10. 根据权利要求7所述的防止电流反灌的装置，其中，所述第二原边电路包括：
    第十四MOS晶体管(VT41)、第十五MOS晶体管(VT42)、第九电容(C41)及第十电容(C42)；
    其中，所述第十四MOS晶体管(VT41)、所述第十五MOS晶体管(VT42)、所述第九电容(C41)及所述第十电容(C42)构成有源钳位拓扑结构，所述第十四MOS晶体管(VT41)的栅极与外界的驱动芯片的一端子连接，所述第十五MOS晶体管(VT42)的栅极与外界的驱动芯片的另一端子连接；所述第九电容(C41)的一端连接于所述电源输入电压的正极，且连接于第三变压器(T41)的第二原边的一端；
    所述第九电容(C41)另一端连接于所述电源输入电压的负极；
    所述第九电容(C41)的另一端还连接于所述第十四MOS晶体管(VT41)的源极；
    所述第十四MOS晶体管(VT41)的漏极连接于所述第十电容(C42)的一端，所述第十电容(C42)的另一端连接于所述第三变压器(T41)的第二原边的另一端；
    所述第十五MOS晶体管(VT42)的漏极也连接于所述第三变压器(T41)的第二原边的另一端；
    所述第十五MOS晶体管(VT42)的源极还连接于所述第十四MOS晶体管(VT41)的源极上；
    所述第二副边电路包括：第十六MOS晶体管(VT43)、第十七MOS晶体管(VT44)、第十一电容(C43)，第十三电阻(R41)及第三电感(L41)；
    所述第十六MOS晶体管(VT43)的栅极连接于所述驱动器的所述驱动信号输出端的所述第一驱动端(DRIVE1)或者所述第二驱动端(DRIVE2)择一驱动信号输出端连接；
    所述第十七MOS晶体管(VT44)的栅极连接于所述驱动器的另一驱动信号输出端；
    所述第十六MOS晶体管(VT43)的源极连接于所述第三变压器(T41)的第二副边的一端，所述第十六MOS晶体管(VT43)的漏极连接于所述 第三电感(L41)的一端；
    所述第三电感(L41)的另一端和所述第十三电阻(R41)的一端相连接，所述第十三电阻(R41)和所述第十一电容(C43)并联，所述第十三电阻(R41)一端还与所述第十一电容(C43)的一端连接，所述第十三电阻(R41)的另一端还与所述第十一电容(C43)的另一端连接，且所述第十一电容(C43)的另一端连接于所述第十七MOS晶体管(VT44)的源极上，所述第十三电阻(R41)的两端输出电压；
    所述第十七MOS晶体管(VT44)的源极连接于所述第三变压器(T41)的第二副边的另一端，所述第十七MOS晶体管(VT44)的漏极也连接于所述第三电感(L41)的一端。
  11. 根据权利要求7所述的防止电流反灌的装置，其中，所述第二原边电路包括：第十八MOS晶体管(VT51)、第十九MOS晶体管(VT52)、第十二电容(C51)及第十三电容(C52)；
    其中，所述第十八MOS晶体管(VT51)、所述第十九MOS晶体管(VT52)、所述第十二电容(C51)及所述第十三电容(C52)构成有源钳位电路，所述第十八MOS晶体管(VT51)的栅极与外界的驱动芯片的一端子连接，所述第十九MOS晶体管(VT52)的栅极与外界的驱动芯片的另一端子连接；
    所述第十二电容(C51)一端连接于所述电源输入电压的正极；
    所述第十二电容(C51)的另一端连接于所述电源输入电压的负极；
    所述第十三电容(C52)的一端连接于所述第十二电容(C51)的一端，且所述第十三电容(C52)的一端还连接于第四变压器(T51)的第二原边的一端；
    所述第十三电容(C52)的另一端连接于所述第十八MOS晶体管(VT51)的漏极；
    所述第十八MOS晶体管(VT51)的源极连接于第四变压器(T51)的第二原边的另一端；
    所述第十八MOS晶体管(VT51)的源极还连接所述第十九MOS晶体管(VT52)的漏极；
    所述第十九MOS晶体管(VT52)的源极连接于所述第十二电容(C51)另一端上；
    所述第二副边电路包括：第二十MOS晶体管(VT53)、第二十一MOS晶体管(VT54)、第十四电容(C53)，第十四电阻(R51)及第四电感(L51)；
    所述第二十MOS晶体管(VT53)的栅极连接于所述驱动器的所述驱动信号输出端的所述第一驱动端(DRIVE1)或者所述第二驱动端(DRIVE2)择一驱动信号输出端连接；
    所述第二十一MOS晶体管(VT54)的栅极连接于所述驱动器的另一驱动信号输出端；
    所述第二十MOS晶体管(VT53)的源极连接于所述第四变压器(T51)的第二副边的一端，所述第二十MOS晶体管(VT53)的漏极连接于所述第四电感(L51)的一端；
    所述第四电感(L51)的另一端和所述第十四电阻(R51)的一端相连接，所述第十四电阻(R51)和所述第十四电容(C53)并联，所述第十四电阻(R51)一端还与所述第十四电容(C53)的一端连接，所述第十四电阻(R51)的另一端还与所述第十四电容(C53)的另一端连接，且所述第十四电容(C53)的另一端连接于所述第二十一MOS晶体管(VT54)的源极上，所述第十四电阻(R51)的两端输出电压；
    所述第二十一MOS晶体管(VT54)的源极连接于所述第四变压器(T51)的第二副边的另一端，所述第二十一MOS晶体管(VT54)的漏极也连接于所述第四电感(L51)的一端。
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