CN116248094B - 一种共模瞬态抑制电路及非光隔离直流固态继电器 - Google Patents

一种共模瞬态抑制电路及非光隔离直流固态继电器 Download PDF

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Abstract

本文提供了一种共模瞬态抑制电路及非光隔离直流固态继电器，包括：电流镜模块，包括若干电流镜MOS管和第一比较MOS管；信号控制模块；分流模块；第二比较MOS管；通过接收第一输入信号和第二输入信号的信号控制模块以及分流模块，可以将电流镜模块中的电流按比例分配到第一比较MOS管和第二比较MOS管中，令第一比较MOS管和第二比较MOS管中存在一个处于线性区，使得第二比较MOS管的漏极出现随着第一输入信号和第二输入信号的变化而变化的电位，因此可以防止出现共模干扰令后续电路接收到异常的信号，进而造成误触发。

Description

一种共模瞬态抑制电路及非光隔离直流固态继电器
技术领域
本发明涉及固态继电器技术领域，尤其是一种共模瞬态抑制电路及非光隔离直流固态继电器。
背景技术
在数控装置、测试仪器、计算机终端等领域得到广泛应用的非光隔离直流固态继电器(SSR，Solid State Rely)是一种四端口器件，其中两个端口为输入控制端与微处理器、数字信号处理器(DSP，Digital Signal Processing)等连接，用于输入信号；另外两个端口为输出受控端，用于控制功率负载。输入控制端与输出负载端使用隔离器进行电气隔离，通过输入端的微小输入信号，实现直接驱动大电流负载的目的。非光隔离直流固态继电器既可以放大驱动信号，又有隔离作用，因此很适合驱动大功率开关管。与电磁继电器相比，非光隔离直流固态继电器的可靠性更高、无触点、寿命长、速度快且对外界的干扰也很小。
但是，当前非光隔离直流固态继电器的输入端口通常与微处理器(MCU，Microcontroller Unit)、逻辑器件等连接，当出现共模瞬态干扰事件时，共模信号干扰会导致高压侧功率管的误开启。
发明内容
针对现有技术的上述问题，本文的目的在于，提供一种共模瞬态抑制电路及非光隔离直流固态继电器，以解决现有技术中非光隔离直流固态继电器当出现共模瞬态干扰事件时，共模信号干扰会导致高压侧功率管的误开启的问题。
为了解决上述技术问题，本文的具体技术方案如下：
一方面，本文提供一种共模瞬态抑制电路，包括：
电流镜模块，包括若干电流镜MOS管和第一比较MOS管；信号控制模块，包括若干控制MOS管，所述若干控制MOS管的漏极形成两个等效漏极输出；分流模块，包括两个分流MOS管组，且每一分流MOS管组均设有一个电流接收端；第二比较MOS管；
所述电流镜MOS管和所述第一比较MOS管均与供能电源相连并耦合生成镜电流，通过所述电流镜MOS管将所述镜电流分别发送至所述若干控制MOS管的源极；
所述若干控制MOS管的栅极分别接收第一输入信号或第二输入信号，所述两个等效漏极输出分别与每一分流MOS管组的电流接收端相连；
所述分流MOS管组根据长宽比将所述镜电流分配后耦合至所述第二比较MOS管；
所述第二比较MOS管的漏极与所述第一比较MOS管的漏极相连，以使所述第一输入信号和所述第二输入信号之间的电位差超出阈值范围时，令所述第一比较MOS管工作在线性区且打开，所述第二比较MOS管的漏极输出高电平；所述第一输入信号和所述第二输入信号之间的电位差在所述阈值范围内时，令所述第二比较MOS管工作在线性区且打开，所述第二比较MOS管的漏极输出低电平。
作为本文的一个实施例，所述电流镜模块还包括第一电阻；所述电流镜MOS管包括第一PMOS管、第三PMOS管、第四PMOS管；
所述第一PMOS管、所述第三PMOS管、所述第四PMOS管、所述第一比较MOS管的源极均与所述供能电源相连；
所述第一PMOS管的栅极与漏极相连，所述第一PMOS管的栅极还与所述第三PMOS管的栅极、所述第四PMOS管的栅极以及所述第一比较MOS管的栅极相连，所述第一PMOS管的漏极与所述第一电阻的一端相连，所述第一电阻的另一端接地；
所述第三PMOS管和所述第四PMOS管的漏极均与所述控制MOS管的源极相连。
作为本文的一个实施例，所述若干控制MOS管包括第七PMOS管、第八PMOS管、第九PMOS管和第十PMOS管；
所述第七PMOS管和所述第九PMOS管的源极均与所述第三PMOS管的漏极相连；
所述第七PMOS管和所述第十PMOS管的栅极均与所述第一输入信号相连；
所述第八PMOS管和所述第十PMOS管的源极均与所述第四PMOS管的漏极相连；
所述第八PMOS管和所述第九PMOS管的栅极均与所述第二输入信号相连；
所述第七PMOS管和所述第八PMOS管的漏极形成所述等效漏极输出，且所述等效漏极输出与一个分流MOS管组的电流接收端相连；
所述第九PMOS管和所述第十PMOS管的漏极形成所述等效漏极输出，且所述等效漏极输出与一个分流MOS管组的电流接收端相连。
作为本文的一个实施例，所述分流模块包括第一分流MOS管组和第二分流MOS管组；
所述第一分流MOS管组包括第四NMOS管，所述第四NMOS管漏极为所述电流接收端；所述第二分流MOS管组包括第六NMOS管和第七NMOS管，所述第六NMOS管和所述第七NMOS管的漏极共同形成所述电流接收端；
所述第四NMOS管的漏极与所述第七PMOS管的漏极和所述第八PMOS管的漏极相连，所述第四NMOS管的栅极与漏极相连，所述第四NMOS管的栅极还与所述第六NMOS管的栅极相连，所述第四NMOS管的源极接地；
所述第六NMOS管的漏极与所述第七NMOS管的漏极相连，所述第六NMOS管的源极接地；
所述第七NMOS管的漏极分别与所述第九PMOS管的漏极和所述第十PMOS管的漏极相连，所述第七NMOS管的栅极与漏极相连，所述第七NMOS管的源极接地，所述第七NMOS管的栅极与所述第二比较MOS管的栅极相连，所述第二比较MOS管的源极接地。
作为本文的一个实施例，还包括：
保护模块，用于保护栅极与所述第一输入信号和所述第二输入信号连接的MOS管；
所述保护模块包括第二电阻和第三电阻；
所述第二电阻设置于所述第一输入信号与所述第七PMOS管的栅极之间，所述第一输入信号通过所述第二电阻分别与所述第七PMOS管的栅极以及所述第十PMOS管的栅极相连；
所述第三电阻设置于所述第二输入信号与所述第八PMOS管的栅极之间，所述第二输入信号通过所述第三电阻分别与所述第八PMOS管的栅极以及所述第九PMOS管的栅极相连。
作为本文的一个实施例，还包括：
稳压模块，用于稳定所述第一输入信号和所述第二输入信号的电压；
所述稳压模块包括第二NMOS管和第三NMOS管；
所述第二NMOS管的漏极与所述第七PMOS管的栅极相连，所述第二NMOS管的栅极与源极均接地；
所述第三NMOS管的漏极与所述第八PMOS管的栅极相连，所述第三NMOS管的栅极与源极均接地。
作为本文的一个实施例，还包括：
使能模块，用于通过使能信号，令所述共模瞬态抑制电路开启/关闭；
所述使能模块包括第一NMOS管、第二PMOS管、第五NMOS管、第八NMOS管和第六PMOS管；
所述第一NMOS管的漏极与所述第一电阻的另一端相连，所述第一NMOS管的源极接地，所述第一NMOS管的栅极与第三使能信号相连；
所述第二PMOS管的源极与所述供能电源相连，所述第二PMOS管的漏极与所述第三PMOS管栅极相连，所述第二PMOS管的栅极与所述第三使能信号相连；
所述第五NMOS管的漏极与所述第四NMOS管的栅极相连，所述第五NMOS管的源极接地，所述第五NMOS管的栅极与第二使能信号相连；
所述第八NMOS管的漏极与所述第二比较MOS管的栅极相连，所述第八NMOS管的源极接地，所述第八NMOS管的栅极与所述第二使能信号相连；
所述第六PMOS管的源极与所述供能电源相连，所述第六PMOS管的漏极与所述第二比较MOS管漏极相连，所述第六PMOS管的栅极与所述第三使能信号相连。
作为本文的一个实施例，还包括：
使能信号生成模块，用于接收第一使能信号并分别生成所述第二使能信号和所述第三使能信号；
所述使能信号生成模块包括第五反向器和第六反向器，所述第五反向器的输出端与所述第六反向器的输入端相连；
所述第五反向器的输入端接收所述第一使能信号，所述第五反向器的输出端生成所述第二使能信号；
所述第六反向器的输入端接收所述第二使能信号，所述第六反向器的输出端生成所述第三使能信号。
作为本文的一个实施例，还包括：模数转换模块，用于将所述第二比较MOS管的漏极输出的高或低电平转换为第一输出信号和第二输出信号；
所述模数转换模块包括第一施密特触发器、第一反向器、第二反向器、第三反向器和第四反向器；
所述第一施密特触发器的输入端与所述第二比较MOS管的漏极相连，所述第一施密特触发器的输出端与所述第一反向器的输入端相连；
所述第一反向器的输出端分别与所述第二反向器的输入端和所述第四反向器的输入端相连；
所述第四反向器的输出端输出所述第一输出信号，所述第二反向器的输出端与所述第三反向器的输入端相连，所述第三反向器的输出端输出所述第二输出信号。
另一方面，本文还包括一种非光隔离直流固态继电器，设置有任意一项所述的共模瞬态抑制电路。
作为本文的一个实施例，包括：低压侧、耦合传输模块、高压侧和功率管；
所述低压侧设置有第一共模瞬态抑制电路；
所述低压侧，用于接收第一输入信号和第二输入信号，且所述第一共模瞬态抑制电路检测所述第一输入信号和所述第二输入信号之间的电位差是否在阈值范围内，若在，则所述第一共模瞬态抑制电路令所述低压侧截止，若超出，则所述低压侧将所述第一输入信号和所述第二输入信号转换为编码信号并传输至所述耦合传输模块；
所述耦合传输模块，用于将所述编码信号隔离传输至所述高压侧；
所述高压侧，用于接收所述编码信号并转换为解码信号，且在所述编码信号为高电平时，根据所述解码信号输出导通信号至所述功率管；
所述功率管，与高压信号相连，且在接收到所述导通信号时导通。
作为本文的一个实施例，包括：低压侧、耦合传输模块、高压侧和功率管；
所述高压侧设置有第二共模瞬态抑制电路；
所述低压侧，用于接收第一输入信号和第二输入信号，且在所述第一输入信号为高电平时将所述第一输入信号和所述第二输入信号转换为编码信号并传输至所述耦合传输模块；
所述耦合传输模块，用于将所述编码信号隔离传输至所述高压侧；
所述高压侧，用于接收所述编码信号并转换为解码信号，且所述第二共模瞬态抑制电路检测所述编码信号的两端之间是否在阈值范围内，若在，则所述第二共模瞬态抑制电路令所述高压侧截止，若超出，则所述高压侧根据所述解码信号输出导通信号至所述功率管；
所述功率管，与高压信号相连，且在接收到所述导通信号时导通。
作为本文的一个实施例，包括：低压侧、耦合传输模块、高压侧和功率管；
所述低压侧设置有第一共模瞬态抑制电路，所述高压侧设置有第二共模瞬态抑制电路；
所述低压侧，用于接收第一输入信号和第二输入信号，且所述第一共模瞬态抑制电路检测所述第一输入信号和所述第二输入信号之间的电位差是否在阈值范围内，若在，则所述第一共模瞬态抑制电路令所述低压侧截止，若超出，则所述低压侧将所述第一输入信号和所述第二输入信号转换为编码信号并传输至所述耦合传输模块；
所述耦合传输模块，用于将所述编码信号隔离传输至所述高压侧；
所述高压侧，用于接收所述编码信号并转换为解码信号，且所述第二共模瞬态抑制电路检测所述编码信号两端是否在阈值范围内，若在，则所述第二共模瞬态抑制电路令所述高压侧截止，若超出，则所述高压侧根据所述编码信号输出导通信号至所述功率管；
所述功率管，与高压信号相连，且在接收到所述导通信号时导通。
作为本文的一个实施例，所述低压侧还包括ESD保护电路、双向整流电路、限流电路、整流电容、振荡器和第一欠压闭锁电路；
供能电源包括第一供能电源；
所述ESD保护电路，一端与所述第一输入信号的输入端相连，另一端与所述第二输入信号的输入端相连，用于防止所述低压侧的所述第一输入信号的输入端和第二输入信号的输入端由ESD现象造成的失效；
所述双向整流电路，用于接收所述ESD保护电路处理后所述第一输入信号以及所述第二输入信号，还用于防止异常电流倒灌至所述第一输入信号的输入端，并将第一输入信号和第二输入信号电位较高的信号取出并输出至振荡器；
所述限流电路，与所述双向整流电路相连，用于钳位所述低压侧的工作电流；
所述整流电容，与所述限流电路相连；
所述振荡器，用于接收第一输入信号、第二输入信号以及第二输出信号，当所述第二输出信号为低电平时将所述第一输入信号和所述第二输入信号转换为所述编码信号；
所述第一欠压闭锁电路，用于检测所述第一供能电源，并在所述第一供能电源低于第一电压阈值时关断所述低压侧。
作为本文的一个实施例，所述振荡器包括第二十六PMOS管、第二十七PMOS管、第二十八PMOS管、第二十九PMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第三电容、第二电容和电感；
所述第二十六PMOS管的源极与所述第二十七PMOS管的源极相连，所述第二十六PMOS管的栅极与所述第二十七PMOS管的栅极相连，所述第二十六PMOS管的漏极与所述第二十七PMOS管的漏极相连；
所述第二十七PMOS管的源极与所述第一输入信号或第二输入信号所述第二十七PMOS管的栅极与所述第二输出信号相连；
所述第二十八PMOS管的源极与所述第二十六PMOS管的漏极相连，所述第二十八PMOS管的栅极与所述第二十九PMOS管的漏极相连，所述第二十八PMOS管的漏极与所述第二十九PMOS管的栅极相连，所述第二十九PMOS管的源极与所述第二十七PMOS管的漏极相连；
所述第二十八PMOS管的漏极与所述电感的一端相连，所述第二十九PMOS管的漏极与所述电感的另一端相连；
所述第九NMOS管的漏极分别与所述第三电容的一端、所述电感的一端、所述第十NMOS管的栅极以及所述第十一NMOS管的漏极相连，所述第九NMOS管的栅极与所述第二电容的一端相连，所述第十NMOS管的漏极相连，所述第十NMOS管的源极与所述第九NMOS管的源极相连；所述第九NMOS管的源极接地；
所述第十NMOS管的漏极分别与所述第三电容的另一端、所述电感的另一端、所述第九NMOS管的栅极以及所述第十二NMOS管的漏极相连；所述电感两端输出所述编码信号；
所述第二电容的另一端接地；
所述第十一NMOS管的栅极与所述第十二NMOS管的栅极相连，所述第十一NMOS管的栅极与所述第二输出信号相连；所述第十一NMOS管的源极与所述第十二NMOS管的源极均接地。
作为本文的一个实施例，供能电源包括第二供能电源；
所述高压侧还包括：
整流滤波电路，用于将所述编码信号解码得到所述解码信号；
栅极控制模块，用于接收所述第二共模瞬态抑制电路生成的高电平或低电平，当接收到高电平时，将所述解码信号耦合并输出所述导通信号；
第二欠压闭锁电路，用于检测所述第二供能电源，并在所述第二供能电源低于第二电压阈值时关断所述高压侧。
作为本文的一个实施例，所述栅极控制模块包括第十六电阻、第十七电阻、第十八PMOS管、第十九PMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管和第二十五NMOS管；
所述第十六电阻的一端以及所述第十八PMOS管的源极与所述解码信号连接，所述第十六电阻的另一端分别与所述第十八PMOS管的栅极和所述第二十二NMOS管的栅极相连，所述第十八PMOS管的漏极和所述第二十二NMOS管的漏极相连；
所述第二十二NMOS管的源极与所述高压侧参考地相连；所述第二十二NMOS管的栅极接收第一输出信号；
所述第十九PMOS管的源极与所述第十八PMOS管的漏极相连，所述第十九PMOS管的栅极与所述第二欠压闭锁电路相连，所述第十九PMOS管的漏极与所述高压侧参考地相连；
所述第十七电阻的一端与所述第十九PMOS管的源极相连，所述第十七电阻的另一端与所述第十九PMOS管的漏极相连；
所述第二十三NMOS管的漏极与栅极相连，所述第二十三NMOS管的源极与所述第二十四NMOS管的漏极相连；所述第二十三NMOS管的漏极输出驱动信号，所述驱动信号用于驱动所述功率管导通或截止；
所述第二十四NMOS管的漏极与栅极相连，所述第二十四NMOS管的源极与所述第二十五NMOS管的漏极相连；
所述第二十五NMOS管的漏极与栅极相连，所述第二十五NMOS管的源极与所述第十七电阻的另一端相连。
作为本文的一个实施例，所述功率管包括第一功率管和第二功率管；
所述第一功率管的栅极和所述第二功率管的栅极均与所述栅极控制模块相连，并接收所述驱动信号，所述第一功率管的源极与所述第二功率管的源极相连，所述第二功率管的源极接所述高压侧的模拟地。
作为本文的一个实施例，所述功率管设于所述高压侧对应芯片的封装外部或内部。
采用上述技术方案，通过接收第一输入信号和第二输入信号的信号控制模块以及分流模块，可以将电流镜模块中的电流按比例分配到第一比较MOS管和第二比较MOS管中，令第一比较MOS管和第二比较MOS管中存在一个处于线性区，进而将第二比较MOS管的漏极的电位拉至地、或供能电源，令第二比较MOS管的漏极出现随着第一输入信号和第二输入信号的变化而变化的电位，因此可以防止出现共模干扰令后续电路接收到异常的信号，防止误触发。
为让本文的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
为了更清楚地说明本文实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本文的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本文实施例一种共模瞬态抑制电路示意图；
图2示出了本文实施例第一种类型示意图；
图3示出了本文实施例第二种类型示意图；
图4示出了本文实施例第三种类型示意图；
图5示出了本文实施例双向整流电路示意图；
图6示出了本文实施例振荡器示意图；
图7示出了本文实施例第二欠压闭锁电路和栅极控制模块示意图；
图8示出了本文实施例单功率管具有双向整流的继电器示意图；
图9示出了本文实施例双功率管具有双向整流的继电器示意图；
图10示出了本文实施例含功率管封装的具有双向整流的继电器示意图；
图11示出了本文实施例单功率管不具有双向整流的继电器示意图；
图12示出了本文实施例双功率管不具有双向整流的继电器示意图。附图符号说明：
11、电流镜模块；
12、信号控制模块；
13、分流模块；
14、第二比较MOS管；
15、保护模块；
16、稳压模块；
17、使能模块；
18、使能信号生成模块；
101、第一PMOS管；
102、第二PMOS管；
103、第三PMOS管；
104、第四PMOS管；
105、第一比较MOS管；
106、第六PMOS管；
107、第七PMOS管；
108、第八PMOS管；
109、第九PMOS管；
110、第十PMOS管；
117、第十七PMOS管；
118、第十八PMOS管；
119、第十九PMOS管；
125、第二十五PMOS管；
126、第二十六PMOS管；
127、第二十七PMOS管；
128、第二十八PMOS管；
129、第二十九PMOS管；
201、第一NMOS管；
202、第二NMOS管；
203、第三NMOS管；
204、第四NMOS管；
205、第五NMOS管；
206、第六NMOS管；
207、第七NMOS管；
208、第八NMOS管；
209、第九NMOS管；
210、第十NMOS管；
211、第十一NMOS管；
212、第十二NMOS管；
221、第二十一NMOS管；
222、第二十二NMOS管；
223、第二十三NMOS管；
224、第二十四NMOS管；
225、第二十五NMOS管；
301、第一电阻；
302、第二电阻；
303、第三电阻；
312、第十二电阻；
313、第十三电阻；
314、第十四电阻；
315、第十五电阻；
316、第十六电阻；
317、第十七电阻；
401、第一反向器；
402、第二反向器；
403、第三反向器；
404、第四反向器；
405、第五反向器；
406、第六反向器；
501、第一施密特触发器；
601、第一二极管；
602、第二二极管；
603、第三二极管；
604、第四二极管；
609、第九二极管；
610、第十二极管；
701、第一电容；
702、第二电容；
704、第四电容；
801、电感；
21、低压侧；
22、ESD保护电路；
23、整流电容；
24、双向整流电路；
25、限流电路；
26、第一欠压闭锁电路；
27、第一共模瞬态抑制电路；
28、振荡器；
32、耦合传输模块；
33、整流滤波电路；
41、高压侧；
42、第二欠压闭锁电路；
43、第二共模瞬态抑制电路；
44、栅极控制模块；
51、功率管。
具体实施方式
下面将结合本文实施例中的附图，对本文实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本文一部分实施例，而不是全部的实施例。基于本文中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本文保护的范围。
需要说明的是，本文的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本文的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、装置、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
如图1所示的一种共模瞬态抑制电路示意图，包括：
电流镜模块11，包括若干电流镜MOS管和第一比较MOS管105；信号控制模块12，包括若干控制MOS管，所述若干控制MOS管的漏极形成两个等效漏极输出；分流模块13，包括两个分流MOS管组，且每一分流MOS管组均设有一个电流接收端；第二比较MOS管14；
所述电流镜MOS管和所述第一比较MOS管105均与供能电源相连并耦合生成镜电流，通过所述电流镜MOS管将所述镜电流分别发送至所述若干控制MOS管的源极；
所述若干控制MOS管的栅极分别接收第一输入信号或第二输入信号，所述两个等效漏极输出分别与每一分流MOS管组的电流接收端相连；
所述分流MOS管组根据长宽比将所述镜电流分配后耦合至所述第二比较MOS管14；
所述第二比较MOS管14的漏极与所述第一比较MOS管105的漏极相连，以使所述第一输入信号和所述第二输入信号之间的电位差超出阈值范围时，令所述第一比较MOS管105工作在线性区且打开，所述第二比较MOS管14的漏极输出高电平；所述第一输入信号和所述第二输入信号之间的电位差在所述阈值范围内时，令所述第二比较MOS管14工作在线性区且打开，所述第二比较MOS管14的漏极输出低电平。
采用上述技术方案，通过接收第一输入信号和第二输入信号的信号控制模块12以及分流模块13，可以将电流镜模块11中的电流按比例分配到第一比较MOS管105和第二比较MOS管14中，令第一比较MOS管105和第二比较MOS管14中存在一个处于线性区，进而将第二比较MOS管14的漏极的电位拉至地或供能电源，进而令第二比较MOS管14的漏极出现随着第一输入信号和第二输入信号的变化而变化的电位，因此可以防止出现共模干扰令后续电路接收到异常的信号，进而误触发。
在本文中，具体的所述电流镜模块11还包括第一电阻301；所述电流镜MOS管包括第一PMOS管101、第三PMOS管103、第四PMOS管104；
所述第一PMOS管101、所述第三PMOS管103、所述第四PMOS管104、所述第一比较MOS管105的源极均与所述供能电源相连；
所述第一PMOS管101的栅极与漏极相连，所述第一PMOS管101的栅极还与所述第三PMOS管103的栅极、所述第四PMOS管104的栅极以及所述第一比较MOS管105的栅极相连，所述第一PMOS管101的漏极与所述第一电阻301的一端相连，所述第一电阻301的另一端接地；
所述第三PMOS管103和所述第四PMOS管104的漏极均与所述控制MOS管的源极相连。
所述若干控制MOS管包括第七PMOS管107、第八PMOS管108、第九PMOS管109和第十PMOS管110；
所述第七PMOS管107和所述第九PMOS管109的源极均与所述第三PMOS管103的漏极相连；
所述第七PMOS管107和所述第十PMOS管110的栅极均与所述第一输入信号相连；
所述第八PMOS管108和所述第十PMOS管110的源极均与所述第四PMOS管104的漏极相连；
所述第八PMOS管108和所述第九PMOS管109的栅极均与所述第二输入信号相连；
所述第七PMOS管107和所述第八PMOS管108的漏极形成所述等效漏极输出，且所述等效漏极输出与一个分流MOS管组的电流接收端相连；
所述第九PMOS管109和所述第十PMOS管110的漏极形成所述等效漏极输出，且所述等效漏极输出与一个分流MOS管组的电流接收端相连。
所述分流模块13包括第一分流MOS管组和第二分流MOS管组；
所述第一分流MOS管组包括第四NMOS管204，所述第四NMOS管204漏极为所述电流接收端；所述第二分流MOS管组包括第六NMOS管206和第七NMOS管207，所述第六NMOS管206和所述第七NMOS管207的漏极共同形成所述电流接收端；
所述第四NMOS管204的漏极与所述第七PMOS管107的漏极和所述第八PMOS管108的漏极相连，所述第四NMOS管204的栅极与漏极相连，所述第四NMOS管204的栅极还与所述第六NMOS管206的栅极相连，所述第四NMOS管204的源极接地；
所述第六NMOS管206的漏极与所述第七NMOS管207的漏极相连，所述第六NMOS管206的源极接地；
所述第七NMOS管207的漏极分别与所述第九PMOS管109的漏极和所述第十PMOS管110的漏极相连，所述第七NMOS管207的栅极与漏极相连，所述第七NMOS管207的源极接地，所述第七NMOS管207的栅极与所述第二比较MOS管14的栅极相连，所述第二比较MOS管14的源极接地。
在本文中，为了保护栅极与所述第一输入信号和所述第二输入信号连接的MOS管，本文还提供保护模块15，
所述保护模块15包括第二电阻302和第三电阻303；
所述第二电阻302设置于所述第一输入信号与所述第七PMOS管107的栅极之间，所述第一输入信号通过所述第二电阻302分别与所述第七PMOS管107的栅极以及所述第十PMOS管110的栅极相连；
所述第三电阻303设置于所述第二输入信号与所述第八PMOS管108的栅极之间，所述第二输入信号通过所述第三电阻303分别与所述第八PMOS管108的栅极以及所述第九PMOS管109的栅极相连。
在接入第一输入信号和第二输入信号后，为了保证信号稳定，本文还提供了稳压模块16，用于稳定所述第一输入信号和所述第二输入信号的电压；
所述稳压模块16包括第二NMOS管202和第三NMOS管203；
所述第二NMOS管202的漏极与所述第七PMOS管107的栅极相连，所述第二NMOS管202的栅极与源极均接地；
所述第三NMOS管203的漏极与所述第八PMOS管108的栅极相连，所述第三NMOS管203的栅极与源极均接地。
为了保证瞬态抑制电路使用时可以进行关断或者导通操作，本文还提供了使能模块17，用于通过使能信号，令所述共模瞬态抑制电路开启/关闭；
所述使能模块17包括第一NMOS管201、第二PMOS管102、第五NMOS管205、第八NMOS管208和第六PMOS管106；
所述第一NMOS管201的漏极与所述第一电阻301的另一端相连，所述第一NMOS管201的源极接地，所述第一NMOS管201的栅极与第三输入信号相连；
所述第二PMOS管102的源极与所述供能电源相连，所述第二PMOS管102的漏极与所述第三PMOS管103栅极相连，所述第二PMOS管102的栅极与所述第三输入信号相连；
所述第五NMOS管205的漏极与所述第四NMOS管204的栅极相连，所述第五NMOS管205的源极接地，所述第五NMOS管205的栅极与第二输入信号相连；
所述第八NMOS管208的漏极与所述第二比较MOS管14的栅极相连，所述第八NMOS管208的源极接地，所述第八NMOS管208的栅极与所述第二输入信号相连；
所述第六PMOS管106的源极与所述供能电源相连，所述第六PMOS管106的漏极与所述第二比较MOS管14漏极相连，所述第六PMOS管106的栅极与所述第三输入信号相连。
在本文中，使能信号通过特定的模块生成，可以为使能信号生成模块18，用于接收第一使能信号并分别生成所述第二使能信号和所述第三使能信号；
所述使能信号生成模块18包括第五反向器和第六反向器，所述第五反向器的输出端与所述第六反向器的输入端相连；
所述第五反向器的输入端接收所述第一使能信号，所述第五反向器的输出端生成所述第二使能信号；
所述第六反向器的输入端接收所述第二使能信号，所述第六反向器的输出端生成所述第三使能信号。
为了保证可以本文的瞬态抑制电路可以稳定的输出信号，本文给出了一种模数转换模块，用于将所述第二比较MOS管14的漏极输出的高或低电平转换为第一输出信号和第二输出信号；
所述模数转换模块包括第一施密特触发器501、第一反向器401、第二反向器402、第三反向器403和第四反向器404；
所述第一施密特触发器501的输入端与所述第二比较MOS管14的漏极相连，所述第一施密特触发器501的输出端与所述第一反向器401的输入端相连；
所述第一反向器401的输出端分别与所述第二反向器402的输入端和所述第四反向器404的输入端相连；
所述第四反向器404的输出端输出所述第一输出信号，所述第二反向器402的输出端与所述第三反向器403的输入端相连，所述第三反向器403的输出端输出所述第二输出信号。
在本文中供能电源可以包括第一供能电源和第二供能电源，当共模瞬态抑制电路设置于低压侧时，其供能电源为第一供能电源，当共模瞬态抑制电路设置于高压侧时，其供能电源为第二供能电源。
另一方面，本文还提供一种非光隔离直流固态继电器，设置有所述的共模瞬态抑制电路。
本文中的非光隔离直流固态继电器包括三种类型，第一种类型在低压侧21设有共模瞬态抑制电路，高压侧41无共模瞬态抑制电路。第二种类型为无共模瞬态抑制电路，高压侧41设有共模瞬态抑制电路，第三种类型为低压侧21设有共模瞬态抑制电路，高压侧41也设有共模瞬态抑制电路。
在本文中，高压信号可以为5V或15V更高，其独立对功率管进行供电。
如图2所示第一种类型示意图，包括：低压侧21、耦合传输模块32、高压侧41和功率管51；
所述低压侧21设置有第一共模瞬态抑制电路27；
所述低压侧21，用于接收第一输入信号和第二输入信号，且所述第一共模瞬态抑制电路27检测所述第一输入信号和所述第二输入信号之间的电位差是否在阈值范围内，若在，则所述第一共模瞬态抑制电路27令所述低压侧21截止，若超出，则所述低压侧21将所述第一输入信号和所述第二输入信号转换为编码信号并传输至所述耦合传输模块32；
所述耦合传输模块32，用于将所述编码信号隔离传输至所述高压侧41；
所述高压侧41，用于接收所述编码信号并转换为解码信号，且在所述解码信号为高电平时，根据所述解码信号输出导通信号至所述功率管51；
所述功率管51，与高压信号相连，且在接收到所述导通信号时导通。
如图3所示第二种类型示意图，包括低压侧21、耦合传输模块32、高压侧41和功率管51；
所述高压侧41设置有第二共模瞬态抑制电路43；
所述低压侧21，用于接收第一输入信号和第二输入信号，且在所述第一输入信号为高电平时将所述第一输入信号和所述第二输入信号转换为编码信号并传输至所述耦合传输模块32；
所述耦合传输模块32，用于将所述编码信号隔离传输至所述高压侧41；
所述高压侧41，用于接收所述编码信号并转换为解码信号，且所述第二共模瞬态抑制电路43检测所述编码信号的两端之间是否在阈值范围内，若在，则所述第二共模瞬态抑制电路43令所述高压侧截止，若超出，则所述高压侧41根据所述解码信号输出导通信号至所述功率管51；
所述功率管51，与高压信号相连，且在接收到所述导通信号时导通。
如图4所示第三种类型示意图，包括：低压侧21、耦合传输模块32、高压侧41和功率管51；
所述低压侧21设置有第一共模瞬态抑制电路27，所述高压侧41设置有第二共模瞬态抑制电路43；
所述低压侧21，用于接收第一输入信号、第二输入信号和低压电源，且所述第一共模瞬态抑制电路27检测所述第一输入信号和所述第二输入信号之间的电位差是否在阈值范围内，若在，则所述第一共模瞬态抑制电路27令所述低压侧21截止，若超出，则所述低压侧21将所述第一输入信号和所述第二输入信号转换为编码信号并传输至所述耦合传输模块32；
所述耦合传输模块32，用于将所述编码信号隔离传输至所述高压侧41；
所述高压侧41，用于接收所述编码信号并转换为解码信号，且所述第二共模瞬态抑制电路43检测所述编码信号的两端之间是否在阈值范围内，若在，则所述第二共模瞬态抑制电路43令所述高压侧截止，若超出，则所述高压侧41根据所述解码信号输出导通信号至所述功率管51；
所述功率管51，与高压信号相连，且在接收到所述导通信号时导通。
在本文中低压侧21还包括ESD保护电路22、双向整流电路24、限流电路25、整流电容23和振荡器28；
所述ESD保护电路22，一端与所述第一输入信号的输入端相连，另一端与所述第二输入信号的输入端相连，所述用于防止所述低压侧21的所述第一输入信号的输入端，所述低压侧21的所述第二输入信号输入端由ESD现象造成的失效；
所述双向整流电路24，用于接收所述ESD保护电路22处理后所述第一输入信号以及所述第二输入信号，还用于防止异常电流倒灌至所述第一输入信号的输入端，并将低于地的电位翻转为高电位；
所述限流电路25，与所述双向整流电路24相连，用于钳位所述低压侧21的工作电流；
所述整流电容23，与所述限流电路25相连；
所述振荡器28，用于接收第一输入信号、第二输入信号和第二输出信号，当第二输出信号为低电平时，并将所述第一输入信号和所述第二输入信号转换为所述编码信号。
下面将所有的电路进行详细说明，如图5所示的双向整流电路示意图，包括第一二极管601、第二二极管602、第三二极管603和第四二极管604；
所述第一二极管601的阳极与所述第一输入信号相连，所述第一二极管601的阴极与所述第三二极管603的阴极相连；
所述第三二极管603的阳极分别与所述第二输入信号以及所述第四二极管604的阴极相连；
所述第四二极管604的阳极与所述第二二极管602的阳极相连；
所述第二二极管602的阴极与所述第一二极管601的阳极相连。
如图6所示的振荡器示意图，所述振荡器28包括第二十六PMOS管126、第二十七PMOS管127、第二十八PMOS管128、第二十九PMOS管129、第九NMOS管209、第十NMOS管210、第十一NMOS管211、第十二NMOS管212、第三电容703、第二电容702和电感801；
所述第二十六PMOS管126的源极与所述第二十七PMOS管127的源极相连，所述第二十六PMOS管126的栅极与所述第二十七PMOS管127的栅极相连，所述第二十六PMOS管126的漏极与所述第二十七PMOS管127的漏极相连；
所述第二十七PMOS管127的栅极与所述第二输出信号相连；
所述第二十八PMOS管128的源极与所述第二十六PMOS管126的漏极相连，所述第二十八PMOS管128的栅极与所述第二十九PMOS管129的漏极相连，所述第二十八PMOS管128的漏极与所述第二十九PMOS管129的栅极相连，所述第二十九PMOS管129的源极与所述第二十七PMOS管127的漏极相连；
所述第二十八PMOS管128的漏极与所述电感801的一端相连，所述第二十九PMOS管129的漏极与所述电感801的另一端相连；
所述第九NMOS管209的漏极分别与所述第三电容703的一端、所述电感801的一端、所述第十NMOS管210的栅极以及所述第十一NMOS管211的漏极相连，所述第九NMOS管209的栅极与所述第二电容702的一端相连，所述第十NMOS管210的漏极相连，所述第九NMOS管209的源极与所述第十NMOS管210的源极相连；所述第十NMOS管210的源极接地；
所述第十NMOS管210的漏极分别与所述第三电容703的另一端、所述电感801的另一端、所述第九NMOS管209的栅极以及所述第十二NMOS管212的漏极相连；所述电感801两端输出所述编码信号；
所述第二电容702的另一端与地相连；
所述第十一NMOS管211的栅极与所述第十二NMOS管212的栅极相连，所述第十一NMOS管211的栅极与第二输出信号相连；所述第十一NMOS管211的源极与所述第十二NMOS管212的源极均接地。
所述低压侧21还包括：第一欠压闭锁电路26，用于检测所述低压电源，并在所述低压电源低于第一电压阈值时关断所述低压侧21。
在本文中，所述耦合传输模块32包括耦合传输模块32；
所述耦合传输模块32用于将所述编码信号隔离并发送至所述高压侧41。
所述高压侧41还包括：
整流滤波电路33，用于将所述编码信号整流得到所述解码信号；
栅极控制模块44，用于接收所述解码信号，当所述解码信号与高压侧41模拟地之间的电位差值大于阈值范围时，输出所述导通信号；
第二欠压闭锁电路42，用于检测所述高压电源，并在所述高压电源低于第二电压阈值时关断所述高压侧41。
如图7所示的第二欠压闭锁电路和栅极控制模块示意图，所述第二欠压闭锁电路42包括：第十二电阻312、第十三电阻313、第十四电阻314、第十五电阻315、第九二极管609、第十二极管610、第二十一NMOS管221、第十七PMOS管117、第四电容704；
所述第九二极管609的阳极和所述第十二极管610的阳极相连，所述第十二极管610的阳极接收所述第二供能电源，所述第十二极管610的阴极与所述第十五电阻315的一端相连；
所述第十五电阻315的另一端与所述第二十一NMOS管221的漏极相连，所述第二十一NMOS管221的漏极输出第二反馈信号，所述第二反馈信号用于指示所述高压侧41关断/开启，第二反馈信号在本文中可以作为高压侧的使能信号；
所述第二十一NMOS管221的栅极分别与所述第十四电阻314的一端以及所述第四电容704的一端相连，所述第四电容704的另一端与所述第二十一NMOS管221的源极相连；
所述第十四电阻314的另一端分别与所述第十七PMOS管117的漏极以及第十三电阻313的一端相连，所述第十三电阻313的另一端与所述第四电容704的另一端相连；
所述第十七PMOS管117的栅极分别与所述第十三电阻313的另一端以及所述第十二电阻312的一端相连；
所述第十二电阻312的另一端与所述第九二极管609的阴极相连；
所述栅极控制模块44包括第十六电阻316、第十七电阻317、第十八PMOS管118、第十九PMOS管119、第二十二NMOS管222、第二十三NMOS管223、第二十四NMOS管224和第二十五NMOS管225；
所述第十六电阻316的一端以及所述第十八PMOS管118的源极与整流滤波后的解码信号相连，所述第十六电阻316的另一端分别与所述第十八PMOS管118的栅极和所述第二十二NMOS管222的栅极相连，所述第十八PMOS管118的漏极和所述第二十二NMOS管222的漏极相连；
所述第二十二NMOS管222的源极与所述高压侧41参考地相连；所述第二十二NMOS管222的栅极接收第一输出信号；
所述第十九PMOS管119的源极与所述第十八PMOS管118的漏极相连，所述第十九PMOS管119的栅极与所述第十七PMOS管117的源极相连，所述第十九PMOS管119的漏极与所述高压侧41参考地相连；
所述第十七电阻317的一端与所述第十九PMOS管119的源极相连，所述第十七电阻317的另一端与所述第十九PMOS管119的漏极相连；
所述第二十三NMOS管223的漏极与栅极相连，所述第二十三NMOS管223的源极与所述第二十四NMOS管224的漏极相连；所述第二十三NMOS管223的漏极输出驱动信号，其中所述驱动信号用于驱动所述功率管51导通或截止；
所述第二十四NMOS管224的漏极与栅极相连，所述第二十四NMOS管224的源极与所述第二十五NMOS管225的漏极相连；
所述第二十五NMOS管225的漏极与栅极相连，所述第二十五NMOS管225的源极与所述第十七电阻317的另一端相连。
上述内容中，在一些场景中，功率管51封装于高压侧41内部，当然，在一些场景中，可以将功率管51移出高压侧41，作为高压侧41的***电路，因此可以得到图8所示的单功率管具有双向整流的继电器示意图。
同样，还可以将功率管51增加为两个，具体的所述功率管51包括第一功率管和第二功率管；
所述第一功率管的栅极和所述第二功率管的栅极均与所述栅极控制模块44相连，并接收所述驱动信号，所述第一功率管的源极与所述第二功率管的源极相连，所述第二功率管的源极接所述高压侧41的模拟地。因此，可以得到如图9所示的双功率管具有双向整流的继电器示意图。
此外，在一些情况中为了降低产品的体积，可以将双向整流电路24替换为二极管，进而对应得到图10所示的含功率管封装的具有双向整流的继电器示意图，图11所示的单功率管不具有双向整流的继电器示意图，以及图12所示的双功率管不具有双向整流的继电器示意图。
应理解，在本文的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本文实施例的实施过程构成任何限定。
还应理解，在本文实施例中，术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系。例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本文的范围。
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述描述的***、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本文所提供的几个实施例中，应该理解到，所揭露的***、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个***，或一些特征可以忽略，或不执行。另外，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口、装置或单元的间接耦合或通信连接，也可以是电的，机械的或其它的形式连接。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本文实施例方案的目的。
另外，在本文各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以是两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本文的技术方案本质上或者说对现有技术做出贡献的部分，或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本文各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
本文中应用了具体实施例对本文的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本文的方法及其核心思想；同时，对于本领域的一般技术人员，依据本文的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本文的限制。

Claims (18)

1.一种共模瞬态抑制电路，其特征在于，包括：
电流镜模块还包括第一电阻；所述电流镜MOS管包括第一PMOS管、第三PMOS管、第四PMOS管；
所述第一PMOS管、所述第三PMOS管、所述第四PMOS管、第一比较MOS管的源极均与供能电源相连；
所述第一PMOS管的栅极与漏极相连，所述第一PMOS管的栅极还与所述第三PMOS管的栅极、所述第四PMOS管的栅极以及所述第一比较MOS管的栅极相连，所述第一PMOS管的漏极与所述第一电阻的一端相连，所述第一电阻的另一端接地；
所述第三PMOS管和所述第四PMOS管的漏极均与控制MOS管的源极相连；信号控制模块，包括若干控制MOS管，所述若干控制MOS管的漏极形成两个等效漏极输出；分流模块，包括两个分流MOS管组，且每一分流MOS管组均设有一个电流接收端；第二比较MOS管；
所述电流镜MOS管和所述第一比较MOS管均与供能电源相连并耦合生成镜电流，通过所述电流镜MOS管将所述镜电流分别发送至所述若干控制MOS管的源极；
所述若干控制MOS管的栅极分别接收第一输入信号或第二输入信号，所述两个等效漏极输出分别与每一分流MOS管组的电流接收端相连；
所述分流MOS管组根据长宽比将所述镜电流分配后耦合至所述第二比较MOS管；
所述第二比较MOS管的漏极与所述第一比较MOS管的漏极相连，以使所述第一输入信号和所述第二输入信号之间的电位差超出阈值范围时，令所述第一比较MOS管工作在线性区且打开，所述第二比较MOS管的漏极输出高电平；所述第一输入信号和所述第二输入信号之间的电位差在所述阈值范围内时，令所述第二比较MOS管工作在线性区且打开，所述第二比较MOS管的漏极输出低电平。
2.根据权利要求1所述的共模瞬态抑制电路，其特征在于，所述若干控制MOS管包括第七PMOS管、第八PMOS管、第九PMOS管和第十PMOS管；
所述第七PMOS管和所述第九PMOS管的源极均与所述第三PMOS管的漏极相连；
所述第七PMOS管和所述第十PMOS管的栅极均与所述第一输入信号相连；
所述第八PMOS管和所述第十PMOS管的源极均与所述第四PMOS管的漏极相连；
所述第八PMOS管和所述第九PMOS管的栅极均与所述第二输入信号相连；
所述第七PMOS管和所述第八PMOS管的漏极形成所述等效漏极输出，且所述等效漏极输出与一个分流MOS管组的电流接收端相连；
所述第九PMOS管和所述第十PMOS管的漏极形成所述等效漏极输出，且所述等效漏极输出与一个分流MOS管组的电流接收端相连。
3.根据权利要求2所述的共模瞬态抑制电路，其特征在于，所述分流模块包括第一分流MOS管组和第二分流MOS管组；
所述第一分流MOS管组包括第四NMOS管，所述第四NMOS管漏极为所述电流接收端；所述第二分流MOS管组包括第六NMOS管和第七NMOS管，所述第六NMOS管和所述第七NMOS管的漏极共同形成所述电流接收端；
所述第四NMOS管的漏极与所述第七PMOS管的漏极和所述第八PMOS管的漏极相连，所述第四NMOS管的栅极与漏极相连，所述第四NMOS管的栅极还与所述第六NMOS管的栅极相连，所述第四NMOS管的源极接地；
所述第六NMOS管的漏极与所述第七NMOS管的漏极相连，所述第六NMOS管的源极接地；
所述第七NMOS管的漏极分别与所述第九PMOS管的漏极和所述第十PMOS管的漏极相连，所述第七NMOS管的栅极与漏极相连，所述第七NMOS管的源极接地，所述第七NMOS管的栅极与所述第二比较MOS管的栅极相连，所述第二比较MOS管的源极接地。
4.根据权利要求2所述的共模瞬态抑制电路，其特征在于，还包括：
保护模块，用于保护栅极与所述第一输入信号和所述第二输入信号连接的MOS管；
所述保护模块包括第二电阻和第三电阻；
所述第二电阻设置于所述第一输入信号与所述第七PMOS管的栅极之间，所述第一输入信号通过所述第二电阻分别与所述第七PMOS管的栅极以及所述第十PMOS管的栅极相连；
所述第三电阻设置于所述第二输入信号与所述第八PMOS管的栅极之间，所述第二输入信号通过所述第三电阻分别与所述第八PMOS管的栅极以及所述第九PMOS管的栅极相连。
5.根据权利要求2所述的共模瞬态抑制电路，其特征在于，还包括：
稳压模块，用于稳定所述第一输入信号和所述第二输入信号的电压；
所述稳压模块包括第二NMOS管和第三NMOS管；
所述第二NMOS管的漏极与所述第七PMOS管的栅极相连，所述第二NMOS管的栅极与源极均接地；
所述第三NMOS管的漏极与所述第八PMOS管的栅极相连，所述第三NMOS管的栅极与源极均接地。
6.根据权利要求3所述的共模瞬态抑制电路，其特征在于，还包括：
使能模块，用于通过使能信号，令所述共模瞬态抑制电路开启/关闭；
所述使能模块包括第一NMOS管、第二PMOS管、第五NMOS管、第八NMOS管和第六PMOS管；
所述第一NMOS管的漏极与所述第一电阻的另一端相连，所述第一NMOS管的源极接地，所述第一NMOS管的栅极与第三使能信号相连；
所述第二PMOS管的源极与所述供能电源相连，所述第二PMOS管的漏极与所述第三PMOS管栅极相连，所述第二PMOS管的栅极与所述第三使能信号相连；
所述第五NMOS管的漏极与所述第四NMOS管的栅极相连，所述第五NMOS管的源极接地，所述第五NMOS管的栅极与第二使能信号相连；
所述第八NMOS管的漏极与所述第二比较MOS管的栅极相连，所述第八NMOS管的源极接地，所述第八NMOS管的栅极与所述第二使能信号相连；
所述第六PMOS管的源极与所述供能电源相连，所述第六PMOS管的漏极与所述第二比较MOS管漏极相连，所述第六PMOS管的栅极与所述第三使能信号相连。
7.根据权利要求6所述的共模瞬态抑制电路，其特征在于，还包括：
使能信号生成模块，用于接收第一使能信号并分别生成所述第二使能信号和所述第三使能信号；
所述使能信号生成模块包括第五反向器和第六反向器，所述第五反向器的输出端与所述第六反向器的输入端相连；
所述第五反向器的输入端接收所述第一使能信号，所述第五反向器的输出端生成所述第二使能信号；
所述第六反向器的输入端接收所述第二使能信号，所述第六反向器的输出端生成所述第三使能信号。
8.根据权利要求1所述的共模瞬态抑制电路，其特征在于，还包括：模数转换模块，用于将所述第二比较MOS管的漏极输出的高或低电平转换为第一输出信号和第二输出信号；
所述模数转换模块包括第一施密特触发器、第一反向器、第二反向器、第三反向器和第四反向器；
所述第一施密特触发器的输入端与所述第二比较MOS管的漏极相连，所述第一施密特触发器的输出端与所述第一反向器的输入端相连；
所述第一反向器的输出端分别与所述第二反向器的输入端和所述第四反向器的输入端相连；
所述第四反向器的输出端输出所述第一输出信号，所述第二反向器的输出端与所述第三反向器的输入端相连，所述第三反向器的输出端输出所述第二输出信号。
9.一种非光隔离直流固态继电器，其特征在于，设置有如权利要求1-8任意一项所述的共模瞬态抑制电路。
10.根据权利要求9所述的非光隔离直流固态继电器，其特征在于，包括：低压侧、耦合传输模块、高压侧和功率管；
所述低压侧设置有第一共模瞬态抑制电路；
所述低压侧，用于接收第一输入信号和第二输入信号，且所述第一共模瞬态抑制电路检测所述第一输入信号和所述第二输入信号之间的电位差是否在阈值范围内，若在，则所述第一共模瞬态抑制电路令所述低压侧截止，若超出，则所述低压侧将所述第一输入信号和所述第二输入信号转换为编码信号并传输至所述耦合传输模块；
所述耦合传输模块，用于将所述编码信号隔离传输至所述高压侧；
所述高压侧，用于接收所述编码信号并转换为解码信号，且在所述编码信号为高电平时，根据所述解码信号输出导通信号至所述功率管；
所述功率管，与高压信号相连，且在接收到所述导通信号时导通。
11.根据权利要求9所述的非光隔离直流固态继电器，其特征在于，包括：低压侧、耦合传输模块、高压侧和功率管；
所述高压侧设置有第二共模瞬态抑制电路；
所述低压侧，用于接收第一输入信号和第二输入信号，且在所述第一输入信号为高电平时将所述第一输入信号和所述第二输入信号转换为编码信号并传输至所述耦合传输模块；
所述耦合传输模块，用于将所述编码信号隔离传输至所述高压侧；
所述高压侧，用于接收所述编码信号并转换为解码信号，且所述第二共模瞬态抑制电路检测所述编码信号的两端之间是否在阈值范围内，若在，则所述第二共模瞬态抑制电路令所述高压侧截止，若超出，则所述高压侧根据所述解码信号输出导通信号至所述功率管；
所述功率管，与高压信号相连，且在接收到所述导通信号时导通。
12.根据权利要求9所述的非光隔离直流固态继电器，其特征在于，包括：低压侧、耦合传输模块、高压侧和功率管；
所述低压侧设置有第一共模瞬态抑制电路，所述高压侧设置有第二共模瞬态抑制电路；
所述低压侧，用于接收第一输入信号和第二输入信号，且所述第一共模瞬态抑制电路检测所述第一输入信号和所述第二输入信号之间的电位差是否在阈值范围内，若在，则所述第一共模瞬态抑制电路令所述低压侧截止，若超出，则所述低压侧将所述第一输入信号和所述第二输入信号转换为编码信号并传输至所述耦合传输模块；
所述耦合传输模块，用于将所述编码信号隔离传输至所述高压侧；
所述高压侧，用于接收所述编码信号并转换为解码信号，且所述第二共模瞬态抑制电路检测所述编码信号两端是否在阈值范围内，若在，则所述第二共模瞬态抑制电路令所述高压侧截止，若超出，则所述高压侧根据所述编码信号输出导通信号至所述功率管；
所述功率管，与高压信号相连，且在接收到所述导通信号时导通。
13.根据权利要求10-12任一项所述的非光隔离直流固态继电器，其特征在于，所述低压侧还包括ESD保护电路、双向整流电路、限流电路、整流电容、振荡器和第一欠压闭锁电路；
供能电源包括第一供能电源；
所述ESD保护电路，一端与所述第一输入信号的输入端相连，另一端与所述第二输入信号的输入端相连，用于防止所述低压侧的所述第一输入信号的输入端和第二输入信号的输入端由ESD现象造成的失效；
所述双向整流电路，用于接收所述ESD保护电路处理后所述第一输入信号以及所述第二输入信号，还用于防止异常电流倒灌至所述第一输入信号的输入端，并将第一输入信号和第二输入信号电位较高的信号输出至振荡器；
所述限流电路，与所述双向整流电路相连，用于钳位所述低压侧的工作电流；
所述整流电容，与所述限流电路相连；
所述振荡器，用于接收第一输入信号、第二输入信号以及第二输出信号，当所述第二输出信号为低电平时将所述第一输入信号和所述第二输入信号转换为所述编码信号；
所述第一欠压闭锁电路，用于检测所述第一供能电源，并在所述第一供能电源低于第一电压阈值时关断所述低压侧。
14.根据权利要求13所述的非光隔离直流固态继电器，其特征在于，所述振荡器包括第二十六PMOS管、第二十七PMOS管、第二十八PMOS管、第二十九PMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第三电容、第二电容和电感；
所述第二十六PMOS管的源极与所述第二十七PMOS管的源极相连，所述第二十六PMOS管的栅极与所述第二十七PMOS管的栅极相连，所述第二十六PMOS管的漏极与所述第二十七PMOS管的漏极相连；
所述第二十七PMOS管的源极与所述第一输入信号或第二输入信号中的高电平相连；
所述第二十七PMOS管的栅极与第二输出信号相连；
所述第二十八PMOS管的源极与所述第二十六PMOS管的漏极相连，所述第二十八PMOS管的栅极与所述第二十九PMOS管的漏极相连，所述第二十八PMOS管的漏极与所述第二十九PMOS管的栅极相连，所述第二十九PMOS管的源极与所述第二十七PMOS管的漏极相连；
所述第二十八PMOS管的漏极与所述电感的一端相连，所述第二十九PMOS管的漏极与所述电感的另一端相连；
所述第九NMOS管的漏极分别与所述第三电容的一端、所述电感的一端、所述第十NMOS管的栅极以及所述第十一NMOS管的漏极相连，所述第九NMOS管的栅极与所述第二电容的一端相连，所述第十NMOS管的漏极相连，所述第十NMOS管的源极与所述第九NMOS管的源极相连；所述第九NMOS管的源极接地；
所述第十NMOS管的漏极分别与所述第三电容的另一端、所述电感的另一端、所述第九NMOS管的栅极以及所述第十二NMOS管的漏极相连；所述电感两端输出所述编码信号；
所述第二电容的另一端接地；
所述第十一NMOS管的栅极与所述第十二NMOS管的栅极相连，所述第十一NMOS管的栅极与所述第二输出信号相连；所述第十一NMOS管的源极与所述第十二NMOS管的源极均接地。
15.根据权利要求10-12任一项所述的非光隔离直流固态继电器，其特征在于，供能电源包括第二供能电源；
所述高压侧还包括：
整流滤波电路，用于将所述编码信号解码得到所述解码信号；
栅极控制模块，用于接收所述第二共模瞬态抑制电路生成的高电平或低电平，当接收到高电平时，将所述解码信号耦合并输出所述导通信号；
第二欠压闭锁电路，用于检测所述第二供能电源，并在所述第二供能电源低于第二电压阈值时关断所述高压侧。
16.根据权利要求15所述的非光隔离直流固态继电器，其特征在于，所述栅极控制模块包括第十六电阻、第十七电阻、第十八PMOS管、第十九PMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管和第二十五NMOS管；
所述第十六电阻的一端以及所述第十八PMOS管的源极与所述解码信号连接，所述第十六电阻的另一端分别与所述第十八PMOS管的栅极和所述第二十二NMOS管的栅极相连，所述第十八PMOS管的漏极和所述第二十二NMOS管的漏极相连；
所述第二十二NMOS管的源极与所述高压侧参考地相连；所述第二十二NMOS管的栅极接收第一输出信号；
所述第十九PMOS管的源极与所述第十八PMOS管的漏极相连，所述第十九PMOS管的栅极与所述第二欠压闭锁电路相连，所述第十九PMOS管的漏极与所述高压侧参考地相连；
所述第十七电阻的一端与所述第十九PMOS管的源极相连，所述第十七电阻的另一端与所述第十九PMOS管的漏极相连；
所述第二十三NMOS管的漏极与栅极相连，所述第二十三NMOS管的源极与所述第二十四NMOS管的漏极相连；所述第二十三NMOS管的漏极输出驱动信号，所述驱动信号用于驱动所述功率管导通或截止；
所述第二十四NMOS管的漏极与栅极相连，所述第二十四NMOS管的源极与所述第二十五NMOS管的漏极相连；
所述第二十五NMOS管的漏极与栅极相连，所述第二十五NMOS管的源极与所述第十七电阻的另一端相连。
17.根据权利要求16所述的非光隔离直流固态继电器，其特征在于，所述功率管包括第一功率管和第二功率管；
所述第一功率管的栅极和所述第二功率管的栅极均与所述栅极控制模块相连，并接收所述驱动信号，所述第一功率管的源极与所述第二功率管的源极相连，所述第二功率管的源极接所述高压侧的模拟地。
18.根据权利要求17所述的非光隔离直流固态继电器，其特征在于，所述功率管设于所述高压侧对应芯片的封装外部或内部。
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