WO2014109175A1 - 半導体不揮発性メモリおよびその製造方法 - Google Patents

半導体不揮発性メモリおよびその製造方法 Download PDF

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智光 理崎
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セイコーインスツル株式会社
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation

Definitions

  • the present invention relates to an electrically rewritable semiconductor nonvolatile memory.
  • FIG. 5 is a cross-sectional view of a conventional semiconductor nonvolatile memory according to manufacturing process.
  • the left half in the figure shows an alignment key area in which an alignment key serving as a mask alignment reference is arranged.
  • the right half of the figure shows a memory area in which a semiconductor nonvolatile memory is arranged.
  • an oxide film 32 is formed on the semiconductor substrate 31, and then a nitride film 33 is formed on the oxide film 32.
  • the oxide film 32 and the nitride film 33 are patterned into a desired shape by a lithography method and an etching method.
  • the semiconductor substrate 31 is thermally oxidized using the patterned nitride film 33 as a mask to form a LOCOS (Local Oxidation of Silicon) oxide film 34.
  • LOCOS Local Oxidation of Silicon
  • an alignment key using a step between the oxide film 32 and the LOCOS 34 is formed.
  • an active region under the floating gate in the semiconductor nonvolatile memory is formed.
  • the oxide film 32 may be newly formed after the LOCOS oxide film 34 is formed.
  • the drain region 35 of the semiconductor nonvolatile memory is formed on the surface of the semiconductor substrate 31.
  • a tunnel window 36 of a semiconductor nonvolatile memory is formed in the oxide film 32 (see, for example, Patent Document 1).
  • the drain region 35 and the tunnel window 36 are formed with their positions determined using an alignment key. Therefore, the positional relationship between the drain region 35 and the tunnel window 36 is an indirect relationship via the alignment key. . For this reason, misalignment between the drain region 35 and the tunnel window 36 may occur.
  • the chip size is shrunk by forming the drain area 35 to have a small planar area. Then, since the protrusion amount 37 of the drain region 35 with respect to the tunnel window 36 is reduced, there is a high risk that the tunnel window 36 is detached from the drain region 35 due to the above-described misalignment. If even a part of the tunnel window 36 is separated from the drain region 35, the amount of charge injected into the floating gate and the amount of charge extracted from the floating gate change, and the rewrite characteristics of the semiconductor nonvolatile memory become unstable.
  • the present invention has been made in view of the above problems, and provides a semiconductor nonvolatile memory capable of achieving both chip size shrinkage and stable rewrite characteristics.
  • the present invention provides a source region and a drain side tunnel drain region which are provided at intervals on the surface of a semiconductor substrate, and the source region and the drain side tunnel drain region on the surface of the semiconductor substrate.
  • a second tunnel drain region provided so as to overlap the drain-side tunnel drain region, and a tunnel window located on the second tunnel drain region and functioning as an ion implantation mask for the second tunnel drain region.
  • a floating gate insulating film provided on the semiconductor substrate, a tunnel insulating film provided on the semiconductor substrate exposed at the tunnel window, and provided on the floating gate insulating film and the tunnel insulating film.
  • Floating gate and the floaty A control gate insulating film provided on the Gugeto, and semiconductor nonvolatile memories, characterized in that it comprises a control gate provided on the control gate insulating film.
  • the tunnel window functions as an ion implantation mask for the second tunnel drain region even if a part or all of the tunnel window is removed from the drain side tunnel drain region due to misalignment. Misalignment with the drain region does not occur (referred to as self-alignment or self-alignment), and the tunnel window does not deviate from the second tunnel drain region.
  • the tunnel window does not deviate from the second tunnel drain region.
  • the characteristic does not become unstable.
  • the semiconductor nonvolatile memory is compatible with chip size shrink and stable rewriting characteristics.
  • FIG. 1 to 3 are cross-sectional views showing the manufacturing process of the semiconductor nonvolatile memory according to the first embodiment.
  • a P-type semiconductor substrate 10 is prepared.
  • the drain side tunnel drain region 11 and the source side are formed on the surface of the semiconductor substrate 10 at a position sandwiching the channel region of the semiconductor nonvolatile memory by photolithography and ion implantation.
  • a tunnel drain region 12 is formed.
  • a floating gate insulating film 13 is formed on the semiconductor substrate 10 by thermal oxidation or CVD (Chemical Vapor Deposition) method.
  • the second tunnel drain region 15 is formed on the surface of the semiconductor substrate 10 below the tunnel window 14 by ion implantation using the tunnel window 14 as a mask so as to be self-aligned. To do. At this time, the second tunnel drain region 15 and the drain side tunnel drain region 11 overlap.
  • the second tunnel drain region 15 is preferably formed to have a higher impurity concentration than the drain side tunnel drain region 11.
  • a tunnel insulating film 16 is formed on the semiconductor substrate 10 exposed at the tunnel window 14 by thermal oxidation or CVD.
  • a floating gate 17 covering the tunnel insulating film 16 and the floating gate insulating film 13 is provided, and subsequently, a control gate insulating film 18 is provided around the floating gate 17, and further the control gate is provided.
  • a control gate 19 is sequentially provided on the floating gate 17 via the insulating film 18.
  • drain regions 20 and source regions 21 are formed on the surface of the semiconductor substrate 10 on both sides of the channel region of the control gate 19 by ion implantation using the control gate 19 as a mask. To do.
  • the source region 21 and the drain region 20 are arranged on the surface of the semiconductor substrate 10 with a space therebetween, and the source-side tunnel drain region 12.
  • the drain side tunnel drain region 11 is provided on the surface of the semiconductor substrate 10 at intervals.
  • the source side tunnel drain region 12 and the drain side tunnel drain region 11 are in contact with the channel region side of the source region 21 and the drain region 20, respectively.
  • Both the source-side tunnel drain region 12 and the source region 21 are source regions of the semiconductor nonvolatile memory.
  • the second tunnel drain region 15 is provided on the surface of the semiconductor substrate 10 on the channel region side of the drain side tunnel drain region 11 so as to at least partially overlap the drain side tunnel drain region 11.
  • the floating gate insulating film 13 is located on the second tunnel drain region 15, has a tunnel window 14 that functions as an ion implantation mask for the second tunnel drain region 15, and is provided on the semiconductor substrate 10.
  • the tunnel insulating film 16 is provided on the semiconductor substrate 10 exposed at the tunnel window 14.
  • the floating gate 17 is provided on the floating gate insulating film 13 and the tunnel insulating film 16.
  • the control gate insulating film 18 is provided on the floating gate 17.
  • the control gate 19 is provided on the control gate insulating film 18.
  • the voltage difference between the voltage of the control gate 19 and the drain region 20 is controlled to be, for example, about 15 volts.
  • a tunnel current flows between the floating gate 17 capacitively coupled to the control gate 19 and the second tunnel drain region 15.
  • writing in which charges are injected into the floating gate 17 through the tunnel insulating film 16 of the tunnel window 14 and erasing in which charges are extracted from the floating gate 17 are performed.
  • the charge amount of the floating gate 17 changes in this way, the floating gate 17 exists on the channel region of the semiconductor nonvolatile memory and determines its potential, so that the conductance of the channel region apparently changes and the semiconductor nonvolatile memory The threshold voltage will change.
  • the floating gate 17 Since the floating gate 17 is electrically insulated from its surroundings, it is possible to store electric charges therein for a long time. That is, the threshold voltage of the semiconductor nonvolatile memory is maintained for a long time. Therefore, the semiconductor nonvolatile memory can store the threshold voltage (the magnitude) in a nonvolatile manner as information.
  • the entire tunnel window 14 may overlap the drain side tunnel drain region 11a on a plane.
  • the drain side tunnel drain region 11 is given its name by contributing to the tunnel current.
  • the source-side tunnel drain region 12 does not contribute to the tunnel current, but is named by being formed using the same ion implantation mask as the drain-side tunnel drain region 11.
  • the present invention is not limited to a semiconductor nonvolatile memory in which the drain side tunnel drain region 11 and the source side tunnel drain region 12 are formed using the same ion implantation mask.
  • the source region of the semiconductor nonvolatile memory is composed of both the source-side tunnel drain region 12 and the source region 21, but the source region 21 can be omitted as appropriate.
  • a contact region for wiring connection may be provided directly in the source-side tunnel drain region 12, and the implementation is easy.
  • FIG. 6 shows a second embodiment, which shows a semiconductor nonvolatile memory in which a source region 23 is formed by one diffusion region.
  • the source region 23 is formed simultaneously with the drain region 20.
  • the floating date and the control gate are overlapped and etched at a time so that a vertical cross section of the floating date and the control gate appears on the source side.
  • the source region 23 can be formed on the floating date and the control gate in a self-aligned manner. By doing so, it is possible to reduce the length of the semiconductor nonvolatile memory in the direction along the channel length, and the effect is that the area of the cell can be reduced.
  • Other portions have the same configuration as in FIG.
  • FIG. 7 shows a third embodiment in which the control gate 19 covers the floating gate 17 on both the drain side and the source side, but the semiconductor in which the source region 22 is formed on the floating gate 17 and self-alignment.
  • a non-volatile memory is shown.
  • the source region 22 cannot be formed at the same time as the drain-side tunnel drain region 11, and it is necessary to form the source region 22 individually after forming the floating gate 17.
  • the floating gate 17 and the self-alignment are required. Since the source region 22 is formed in this case, it is not necessary to allow for the positional deviation.
  • Other portions have the same configuration as in FIG.
  • FIG. 8 shows a fourth embodiment, which shows a semiconductor nonvolatile memory in which not only the source region 23 but also the drain region 20 is in contact with the ends of the floating gate 17 and the control gate 19 and is self-aligned.
  • the length L FGD in the channel length direction of the floating gate 17 on the drain side, which becomes the base of the tunnel window 14 for forming the tunnel insulating film 16, is made sufficiently small within the allowable range.
  • the region 20 and the second tunnel drain region 15 can be brought close to each other. However, since the end of the floating gate on the drain side protrudes in an eaves shape, the drain region 20 and the second tunnel drain region 15 are not normally in direct contact with each other.
  • the drain side tunnel drain region 11 is arranged so that the drain region 20 and the second tunnel drain region 15 are reliably connected. With such a configuration, the length of the semiconductor nonvolatile memory in the direction along the channel length can be further reduced, and the cell area can be reduced.
  • the drain region 20 and the second tunnel drain region 15 may be in direct contact and have an overlap.
  • the drain side tunnel drain region 11 can be omitted. FIG. 9 shows this state.
  • FIG. 9 shows a fifth embodiment.
  • the drain region 20 and the second tunnel drain region 15 are in direct contact with each other, and thus have an overlap.
  • the drain side tunnel drain region 11 is not provided.

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Abstract

チップサイズシュリンクと安定した書き換え特性とを両立できる半導体不揮発性メモリを提供するために、半導体基板１０の表面に間隔をおいて設けられたソース側トンネルドレイン領域１２及びドレイン側トンネルドレイン領域１１と、ソース側トンネルドレイン領域１２とドレイン側トンネルドレイン領域１１との間で、ドレイン側トンネルドレイン領域１１と重なるよう設けられたセカンドトンネルドレイン領域１５と、セカンドトンネルドレイン領域１５の上に位置してセカンドトンネルドレイン領域１５のイオン注入用マスクとして機能するトンネル窓１４を有するフローティングゲート絶縁膜１３とを備える半導体不揮発性メモリとする。

Description

半導体不揮発性メモリおよびその製造方法
　本発明は、電気的書き換え可能な半導体不揮発性メモリに関する。
　従来の半導体不揮発性メモリについて図５を用いて説明する。図５は従来の半導体不揮発性メモリの製造工程別断面図である。ここで、図中左半分は、マスク合わせの基準になるアライメントキーが配置されるアライメントキー領域を示す。図中右半分は、半導体不揮発性メモリが配置されるメモリ領域を示す。
　まず、図５の（Ａ）に示すように、半導体基板３１の上に酸化膜３２が形成され、その後、酸化膜３２の上に窒化膜３３が形成される。次に、図５の（Ｂ）に示すように、リソグラフィー法及びエッチング法により、酸化膜３２及び窒化膜３３はパターニングされ、所望の形状となる。次に、図５の（Ｃ）に示すように、パターニングされた窒化膜３３をマスクとして、半導体基板３１を熱酸化し、ＬＯＣＯＳ（Local　Oxidation　of　Silicon）酸化膜３４が形成される。次に、図５の（Ｄ）に示すように、窒化膜３３が除去される。このとき、アライメントキー領域では、酸化膜３２とＬＯＣＯＳ３４との段差を利用するアライメントキーが形成される。また、メモリ領域では、半導体不揮発性メモリにおけるフローティングゲートの下のアクティブ領域が形成される。なお、酸化膜３２はＬＯＣＯＳ酸化膜３４の形成後に、新たに、形成されることもある。
　次に、図５の（Ｅ）に示すように、アライメントキーを用いたマスク合わせの後、半導体不揮発性メモリのドレイン領域３５が半導体基板３１の表面に形成される。次に、図５の（Ｆ）に示すように、アライメントキーを用いたマスク合わせの後、半導体不揮発性メモリのトンネル窓３６が酸化膜３２に形成される（例えば、特許文献１参照）。
特開２００５－３４０６５４号公報（図３～図４）
　従来の技術では、ドレイン領域３５及びトンネル窓３６はそれぞれアライメントキーを用いて位置が決定され形成されるので、ドレイン領域３５とトンネル窓３６との配置関係はアライメントキーを介する間接的な関係である。そのため、ドレイン領域３５とトンネル窓３６とのアライメントずれが発生する可能性がある。
　ここで、半導体不揮発性メモリのチップサイズを縮めるには、ドレイン領域３５の平面的な面積を小さく形成することにより、チップサイズをシュリンクする。すると、トンネル窓３６に対するドレイン領域３５の食み出し量３７が少なくなるので、前述のアライメントずれにより、トンネル窓３６がドレイン領域３５から外れてしまう危険性が高くなる。トンネル窓３６の一部でもドレイン領域３５から外れると、フローティングゲートへの電荷の注入量やフローティングゲートからの電荷の引き抜き量が変わり、半導体不揮発性メモリの書き換え特性が不安定になってしまう。
　本発明は、上記課題に鑑みてなされ、チップサイズのシュリンク（縮小）と安定した書き換え特性とが両立できる半導体不揮発性メモリを提供する。
　本発明は、上記課題を解決するため、半導体基板の表面に、間隔をおいて設けられるソース領域及びドレイン側トンネルドレイン領域と、前記半導体基板の表面に、前記ソース領域と前記ドレイン側トンネルドレイン領域との間で、前記ドレイン側トンネルドレイン領域と重なるよう設けられるセカンドトンネルドレイン領域と、前記セカンドトンネルドレイン領域の上に位置して前記セカンドトンネルドレイン領域のイオン注入用マスクとして機能するトンネル窓を有し、前記半導体基板の上に設けられるフローティングゲート絶縁膜と、前記トンネル窓で露出する前記半導体基板の上に設けられるトンネル絶縁膜と、前記フローティングゲート絶縁膜及び前記トンネル絶縁膜の上に設けられるフローティングゲートと、前記フローティングゲートの上に設けられるコントロールゲート絶縁膜と、前記コントロールゲート絶縁膜の上に設けられるコントロールゲートと、を備えることを特徴とする半導体不揮発性メモリとする。
　本発明によれば、アライメントずれにより、トンネル窓の一部もしくは全部がドレイン側トンネルドレイン領域から外れても、トンネル窓がセカンドトンネルドレイン領域のイオン注入用マスクとして機能するので、トンネル窓とセカンドトンネルドレイン領域とのアライメントずれは発生せず（セルフアラインあるいは自己整合的と言う）、トンネル窓はセカンドトンネルドレイン領域から外れない。
　つまり、チップサイズのシュリンクのためにトンネル窓に対するドレイン側トンネルドレイン領域の食み出し量が少なく形成されても、トンネル窓はセカンドトンネルドレイン領域から外れることはないため、半導体不揮発性メモリの書き換特性が不安定になることはない。
　よって、半導体不揮発性メモリは、チップサイズシュリンクおよび安定した書き換え特性と両立できる。
第１の実施例に係る半導体不揮発性メモリの製造工程別断面図である。 第１の実施例に係る半導体不揮発性メモリの製造工程別断面図である。 第１の実施例に係る半導体不揮発性メモリの製造工程別断面図である。 第１の実施例に係る半導体不揮発性メモリの断面図である。 従来の半導体不揮発性メモリの製造工程別断面図である。 第２の実施例に係る半導体不揮発性メモリの断面図である。 第３の実施例に係る半導体不揮発性メモリの断面図である。 第４の実施例に係る半導体不揮発性メモリの断面図である。 第５の実施例に係る半導体不揮発性メモリの断面図である。
　以下、本発明に係る半導体不揮発性メモリの実施形態について、図面を参照して説明する。図１～３は、第１の実施例に係る半導体不揮発性メモリの製造工程別断面図である。
　まず、図１の（Ａ）に示すように、Ｐ型の半導体基板１０を用意する。続いて、図１の（Ｂ）に示すように、フォトリソグラフィ法及びイオン注入により、半導体基板１０の表面に、半導体不揮発性メモリのチャネル領域を挟む位置に、ドレイン側トンネルドレイン領域１１及びソース側トンネルドレイン領域１２を形成する。そして、図１の（Ｃ）に示すように、熱酸化あるいはＣＶＤ（Chemical Vapor Deposition）法により、半導体基板１０の上にフローティングゲート絶縁膜１３を成膜する。
　次に、図２の（Ｄ）に示すように、フォトリソグラフィ法及びエッチングにより、フローティングゲート絶縁膜１３の一部を除去し、トンネル窓１４をフローティングゲート絶縁膜１３に形成する。この時、ドレイン側トンネルドレイン領域１１と半導体基板１０のチャネル領域との境目が、トンネル窓１４から露出している。こうしておいて、図２の（Ｅ）に示すように、トンネル窓１４をマスクとするイオン注入により、セカンドトンネルドレイン領域１５をセルフアラインとなるようトンネル窓１４の下の半導体基板１０の表面に形成する。この時、セカンドトンネルドレイン領域１５とドレイン側トンネルドレイン領域１１とは、重なっている。セカンドトンネルドレイン領域１５は、ドレイン側トンネルドレイン領域１１に比べ、高い不純物濃度を有するように形成することが好ましい。こうすることで、セカンドトンネルドレイン領域１５とドレイン側トンネルドレイン領域１１との重なり方がばらついても、セカンドトンネルドレイン領域１５の不純物濃度が支配的となり、電荷注入時のトンネル絶縁膜直下のセカンドトンネルドレイン領域に形成される空乏層の幅が均一となり、セカンドトンネルドレイン領域１５上のトンネル窓１４に形成されるトンネル絶縁膜を介して流れるトンネル電流のばらつきを抑えることが可能となる。この結果メモリセル間のばらつきを抑えることが可能となる。この後、図２の（Ｆ）に示すように、熱酸化やＣＶＤ法により、トンネル絶縁膜１６をトンネル窓１４で露出する半導体基板１０の上に成膜する。
　さらに、図３の（Ｇ）に示すように、トンネル絶縁膜１６およびフローティングゲート絶縁膜１３を覆うフローティングゲート１７を設け、続いてフローティングゲート１７の周囲にコントロールゲート絶縁膜１８を設け、さらにコントロールゲート絶縁膜１８を介してフローティングゲート１７の上に重なるコントロールゲート１９を順次設ける。そして、図３の（Ｈ）に示すように、コントロールゲート１９をマスクとするイオン注入により、コントロールゲート１９のチャネル領域を挟む両側にドレイン領域２０及びソース領域２１を半導体基板１０の表面にそれぞれ形成する。
　このように、半導体不揮発性メモリにおいて、図３の（Ｈ）に示すように、ソース領域２１及びドレイン領域２０は、半導体基板１０の表面に、間隔をおいて配置され、ソース側トンネルドレイン領域１２及びドレイン側トンネルドレイン領域１１は、半導体基板１０の表面に、間隔をおいて設けられる。ソース側トンネルドレイン領域１２及びドレイン側トンネルドレイン領域１１は、それぞれソース領域２１及びドレイン領域２０のチャネル領域側に接する。ソース側トンネルドレイン領域１２及びソース領域２１の両方が、半導体不揮発性メモリのソース領域となっている。セカンドトンネルドレイン領域１５は、半導体基板１０の表面であって、ドレイン側トンネルドレイン領域１１のチャネル領域側に、ドレイン側トンネルドレイン領域１１と少なくとも一部が重なるよう設けられる。フローティングゲート絶縁膜１３は、セカンドトンネルドレイン領域１５の上に位置しており、セカンドトンネルドレイン領域１５のイオン注入用マスクとして機能するトンネル窓１４を有し、半導体基板１０の上に設けられる。トンネル絶縁膜１６は、トンネル窓１４で露出する半導体基板１０の上に設けられる。フローティングゲート１７は、フローティングゲート絶縁膜１３及びトンネル絶縁膜１６の上に設けられる。コントロールゲート絶縁膜１８は、フローティングゲート１７の上に設けられる。コントロールゲート１９は、コントロールゲート絶縁膜１８の上に設けられる。
　ここで、コントロールゲート１９の電圧とドレイン領域２０の電圧との電圧差が、例えば、約１５ボルトになるように制御する。すると、コントロールゲート１９と容量結合するフローティングゲート１７とセカンドトンネルドレイン領域１５との間で、トンネル電流が流れる。このトンネル電流により、トンネル窓１４のトンネル絶縁膜１６を介し、電荷がフローティングゲート１７へ注入される書き込み、および電荷がフローティングゲート１７から引き抜かれる消去を行うことになる。こうしてフローティングゲート１７の電荷量が変化すると、フローティングゲート１７は半導体不揮発性メモリのチャネル領域の上に存在し、その電位を決定するので、見かけ上チャネル領域のコンダクタンスが変化し、半導体不揮発性メモリの閾値電圧が変化することになる。
　フローティングゲート１７は、その周囲から電気的に絶縁されているので、その内部に電荷を長時間に渡って蓄えることができる。つまり、半導体不揮発性メモリの閾値電圧は、長時間に渡って維持される。従って、半導体不揮発性メモリは、閾値電圧（の大小）を情報として不揮発性で記憶することができる。
　なお、上記の説明では、トンネル窓１４の一部が、平面上、ドレイン側トンネルドレイン領域１１と重なっていた。しかし、図４に示すように、トンネル窓１４の全部が、平面上、ドレイン側トンネルドレイン領域１１ａと重なっても良い。
　上記の記載において、ドレイン側トンネルドレイン領域１１は、トンネル電流に寄与することにより、その名を付した。一方、ソース側トンネルドレイン領域１２は、トンネル電流には寄与しないが、ドレイン側トンネルドレイン領域１１と同じイオン注入用マスクを用いて形成されることにより、その名を付している。なお、本発明は、ドレイン側トンネルドレイン領域１１とソース側トンネルドレイン領域１２とが同じイオン注入用マスクを用いて形成される半導体不揮発性メモリに、限定されるものではない。
　また、実施例では半導体不揮発性メモリのソース領域はソース側トンネルドレイン領域１２及びソース領域２１の両方から構成されているが、ソース領域２１を適宜省くことが可能である。この場合ソース側トンネルドレイン領域１２に配線接続のためのコンタクト領域を直接設ければ良く、実施は容易である。
　他方ソース側トンネルドレイン領域１２を省くことも可能であるが、若干の工夫が必要であり、第２の実施例として以下で説明する。
　図６は第２の実施例であり、ひとつの拡散領域によりソース領域２３が形成された半導体不揮発メモリを示している。本実施例ではソース領域２３はドレイン領域２０と同時に形成する。このためにはフローティングゲート１７の端に接するようにソース領域２３を形成する必要がある。本実施例ではフローティングデートとコントロールゲートを重ねて一度にエッチングすることで、ソース側にフローティングデートとコントロールゲートの垂直な断面が出るようにしている。このようにしておけば、ソース領域２３をフローティングデートおよびコントロールゲートにセルフアラインに形成することが可能となる。こうすることでチャネル長に沿う方向の半導体不揮発メモリの長さを縮めることが可能となり、セルの面積を少なくできるという効果を有する。その他の部分については図３の（Ｈ）と同じ構成を有している。
　図７は第３の実施例であり、コントロールゲート１９がフローティングゲート１７をドレイン側とソース側の両方で覆う形状になっているが、フローティングゲート１７とセルフアラインにソース領域２２が形成された半導体不揮発メモリを示している。この形状とするにはソース領域２２はドレイン側トンネルドレイン領域１１とは同時に形成することはできず、フローティングゲート１７を形成した後で、ソース領域２２を個別に形成する必要がある。こうすることで、第１の実施例においてはソース側トンネルドレイン領域１２とフローティングゲート電極１７とが確実に重なるように位置ずれを見込む必要が生じるが、本実施例においてはフローティングゲート１７とセルフアラインにソース領域２２が形成されるので、位置ずれを見込む必要は生じない。その他の部分については図３の（Ｈ）と同じ構成を有している。
　図８は第４の実施例であり、ソース領域２３だけでなくドレイン領域２０もフローティングゲート１７およびコントロールゲート１９の端に接してセルフアラインに形成された半導体不揮発メモリを示している。本実施例においては、トンネル絶縁膜１６を形成するためのトンネル窓１４の淵となるドレイン側のフローティングゲート１７のチャネル長方向の長さＬＦＧＤを許される範囲で十分に小さくすることで、ドレイン領域２０とセカンドトンネルドレイン領域１５とを接近させることが可能となる。しかし、フローティングゲートのドレイン側の端部がひさし状にせり出しているので、通常はドレイン領域２０とセカンドトンネルドレイン領域１５とは直接に接触しない。そこで、ドレイン側トンネルドレイン領域１１をドレイン領域２０とセカンドトンネルドレイン領域１５とが確実につながるように配置してある。このような構成とすることで、チャネル長に沿う方向の半導体不揮発メモリの長さをさらに縮めることが可能となり、セルの面積を少なくできるという効果を奏する。
　一方、ドレイン領域２０あるいはセカンドトンネルドレイン領域１５を形成する際の不純物をイオン注入により拡散する場合の条件によっては、ドレイン領域２０とセカンドトンネルドレイン領域１５とは直接に接触し、重なりを有することでドレイン側トンネルドレイン領域１１を省くことが可能となる。この状態を示したのが図９である。
　図９は第５の実施例であり、図８に示した第４の実施例と比べると、ドレイン領域２０とセカンドトンネルドレイン領域１５とが直接に接しており、重なりを有しているので、ドレイン側トンネルドレイン領域１１を有していない。ドレイン側トンネルドレイン領域１１を有していなくても、ドレイン領域２０とセカンドトンネルドレイン領域１５とを直接に接触させるための方法として、例えば、これらの不純物領域を形成する際のイオン注入において注入時の仰角を小さくした斜めイオン注入を用いることが可能である。斜めイオン注入では半導体基板の表面に沿う横方向の拡散長が大きくなるので、ドレイン領域２０とセカンドトンネルドレイン領域１５とを直接に接触させることが可能となる。このような構造とすることで、半導体不揮発メモリのチャネル長方向の大きさを一層縮小することが可能となり、高集積の不揮発性メモリを含む半導体装置を構成する場合に有利となる。その他の部分に関しては図８に示した第４の実施例と同じ構成としてある。
１０　半導体基板
１１　ドレイン側トンネルドレイン領域
１２　ソース側トンネルドレイン領域
１３　フローティングゲート絶縁膜
１４　トンネル窓
１５　セカンドトンネルドレイン領域
１６　トンネル絶縁膜
１７　フローティングゲート
１８　コントロールゲート絶縁膜
１９　コントロールゲート
２０　ドレイン領域
２１、２２、２３　ソース領域

Claims (6)

  1. 　半導体基板と、
    　前記半導体基板の表面に、間隔をおいて設けられたソース領域及びドレイン側トンネルドレイン領域と、
    　前記半導体基板の表面に、前記ソース領域と前記ドレイン側トンネルドレイン領域との間で、前記ドレイン側トンネルドレイン領域と重なるよう設けられたセカンドトンネルドレイン領域と、
    　前記セカンドトンネルドレイン領域の上に位置して前記セカンドトンネルドレイン領域を自己整合的に定めているトンネル窓を有する、前記半導体基板の上に設けられたフローティングゲート絶縁膜と、
    　前記トンネル窓において露出する前記半導体基板の上に設けられたトンネル絶縁膜と、
    　前記フローティングゲート絶縁膜及び前記トンネル絶縁膜の上に設けられたフローティングゲートと、
    　前記フローティングゲートの上に設けられたコントロールゲート絶縁膜と、
    　前記コントロールゲート絶縁膜の上に設けられたコントロールゲートと、
    を備えることを特徴とする半導体不揮発性メモリ。
  2. 　前記トンネル窓の一部が、平面上、前記ドレイン側トンネルドレイン領域と重なっていることを特徴とする請求項１記載の半導体不揮発性メモリ。
  3. 　前記トンネル窓の全部が、平面上、前記ドレイン側トンネルドレイン領域と重なっておることを特徴とする請求項１記載の半導体不揮発性メモリ。
  4. 　前記セカンドトンネルドレイン領域の不純物濃度は前記ドレイン側トンネルドレイン領域の不純物濃度よりも高いことを特徴とする請求項１乃至３のいずれか１項に記載の半導体不揮発性メモリ。
  5. 　半導体基板と、
    　前記半導体基板の表面に、間隔をおいて設けられたソース領域及びドレイン領域と、
    　前記ドレイン領域と前記ソース領域の間に設けられた、前記ドレイン領域と直接に接して重なりを有するセカンドトンネルドレイン領域と、
    　前記セカンドトンネルドレイン領域の上に位置して前記セカンドトンネルドレイン領域を自己整合的に定めているトンネル窓を有する、前記半導体基板の上に設けられたフローティングゲート絶縁膜と、
    　前記トンネル窓において露出する前記半導体基板の上に設けられたトンネル絶縁膜と、
    　前記フローティングゲート絶縁膜及び前記トンネル絶縁膜の上に設けられたフローティングゲートと、
    　前記フローティングゲートの上に設けられたコントロールゲート絶縁膜と、
    　前記コントロールゲート絶縁膜の上に設けられたコントロールゲートと、
    を備え、
    　前記ソース領域および前記ドレイン領域は、共に前記フローティングゲートに対し、自己整合的に設けられていることを特徴とする半導体不揮発性メモリ。
  6. 　半導体基板を用意する工程と、
    　用意された前記半導体基板の表面にドレイン側トンネルドレイン領域を形成する工程と、
    　前記ドレイン側トンネルドレイン領域の表面および前記半導体基板の表面にフローティングゲート絶縁膜を形成する工程と、
    　前記フローティングゲート絶縁膜のうち、前記ドレイン側トンネルドレイン領域と前記半導体基板のチャネル領域との境目の上に位置している部分に、前記境目が露出するようにトンネル窓を形成する工程と、
    　前記トンネル窓をマスクとして不純物を導入し、前記トンネル窓の下の前記半導体基板の表面にセカンドトンネルドレイン領域を形成する工程と、
    　前記セカンドトンネルドレイン領域の表面にトンネル絶縁膜を形成する工程と、
    　前記トンネル絶縁膜および前記チャネル領域の上の前記フローティングゲート絶縁膜の上にフローティングゲートを設ける工程と、
    　前記フローティングゲートの周囲にコントロールゲート絶縁膜を形成する工程と、
    　前記コントロールゲート絶縁膜を介して、前記フローティングゲートの上にコントロールゲートを設ける工程と、
    　前記コントロールゲートをマスクとして、前記コントロールゲートの両側にドレイン領域およびソース領域を形成する工程と、
    を有する半導体不揮発性メモリの製造方法。
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