JPH0536988A - 不揮発性半導体メモリ素子の製造方法 - Google Patents
不揮発性半導体メモリ素子の製造方法Info
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- JPH0536988A JPH0536988A JP20715991A JP20715991A JPH0536988A JP H0536988 A JPH0536988 A JP H0536988A JP 20715991 A JP20715991 A JP 20715991A JP 20715991 A JP20715991 A JP 20715991A JP H0536988 A JPH0536988 A JP H0536988A
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Abstract
(57)【要約】
【目的】 フローティングゲートとアクティブ領域とを
セルフアラインで形成し、合わせ余裕を不要とし、素子
面積の縮小化を図る。 【構成】 半導体基板上の全面にゲート形成用膜を形成
し、その上にアクティブ領域部を覆うようにマスクパタ
ーンを形成し、そのマスクパターンと同一パターンに前
記ゲート形成用膜をパターニングした後、前記マスクパ
ターンをマスクとして基板を選択酸化する。
セルフアラインで形成し、合わせ余裕を不要とし、素子
面積の縮小化を図る。 【構成】 半導体基板上の全面にゲート形成用膜を形成
し、その上にアクティブ領域部を覆うようにマスクパタ
ーンを形成し、そのマスクパターンと同一パターンに前
記ゲート形成用膜をパターニングした後、前記マスクパ
ターンをマスクとして基板を選択酸化する。
Description
【０００１】
【産業上の利用分野】この発明は、フローティングゲー
トを有する不揮発性半導体メモリ素子の製造方法に関す
るものである。
トを有する不揮発性半導体メモリ素子の製造方法に関す
るものである。
【０００２】
【従来の技術】この種の不揮発性半導体メモリ素子の従
来の製造方法を図５，図６を参照して説明する。まずＰ
型の高比抵抗シリコン半導体基板１上に熱酸化膜２を形
成し、その上に窒化膜３を形成し、更にその上にアクテ
ィブ領域となる部分を覆うようにレジスト４を形成する
（図５（ａ））。その後、レジスト４をマスクとして窒
化膜３と熱酸化膜２をパターニングしてそれらをアクテ
ィブ領域となる部分にのみ残し、それらの膜が除去され
た基板部分（フィールド領域部分）にチャンネルストッ
プ層形成用の不純物イオン注入５を行う（図５
（ｂ））。
来の製造方法を図５，図６を参照して説明する。まずＰ
型の高比抵抗シリコン半導体基板１上に熱酸化膜２を形
成し、その上に窒化膜３を形成し、更にその上にアクテ
ィブ領域となる部分を覆うようにレジスト４を形成する
（図５（ａ））。その後、レジスト４をマスクとして窒
化膜３と熱酸化膜２をパターニングしてそれらをアクテ
ィブ領域となる部分にのみ残し、それらの膜が除去され
た基板部分（フィールド領域部分）にチャンネルストッ
プ層形成用の不純物イオン注入５を行う（図５
（ｂ））。
【０００３】その後、窒化膜３をマスクとして選択酸化
を行い、基板１のフィールド領域部分に素子分離用の厚
い酸化膜、すなわちフィールド酸化膜６を形成する（図
５（ｃ））。この時同時にフィールド酸化膜６下にチャ
ンネルストップ層７が形成される。その後、窒化膜３と
熱酸化膜２を除去し、アクティブ領域８を形成する（図
５（ｄ））。
を行い、基板１のフィールド領域部分に素子分離用の厚
い酸化膜、すなわちフィールド酸化膜６を形成する（図
５（ｃ））。この時同時にフィールド酸化膜６下にチャ
ンネルストップ層７が形成される。その後、窒化膜３と
熱酸化膜２を除去し、アクティブ領域８を形成する（図
５（ｄ））。
【０００４】その後、アクティブ領域の基板表面にゲー
ト絶縁膜９を形成し（図５（ｅ））、さらに図６（ｃ）
に示すところの電子のトンネリングのための拡散層１０
を基板内に形成する。図６（ｃ）は図５（ａ）〜（ｅ）
および図６（ａ），（ｂ）と断面方向が９０°異なる。
図５（ａ）〜（ｅ）および図６（ａ），（ｂ）は図７の
平面図のＸ−Ｘ線に沿う断面図、図６（ｃ）は平面図の
Ｙ−Ｙ線に沿う断面図である。その後、ゲート絶縁膜９
の一部を図６（ｃ）に示す薄いトンネル酸化膜１１とし
た後、ゲート絶縁膜９上に、不純物を含む多結晶シリコ
ンをパターニングしてフローティングゲート１２を形成
する（図５（ｅ））。この時同時に図６（ｃ）に示すセ
レクトゲート１３も前記多結晶シリコンにより形成す
る。
ト絶縁膜９を形成し（図５（ｅ））、さらに図６（ｃ）
に示すところの電子のトンネリングのための拡散層１０
を基板内に形成する。図６（ｃ）は図５（ａ）〜（ｅ）
および図６（ａ），（ｂ）と断面方向が９０°異なる。
図５（ａ）〜（ｅ）および図６（ａ），（ｂ）は図７の
平面図のＸ−Ｘ線に沿う断面図、図６（ｃ）は平面図の
Ｙ−Ｙ線に沿う断面図である。その後、ゲート絶縁膜９
の一部を図６（ｃ）に示す薄いトンネル酸化膜１１とし
た後、ゲート絶縁膜９上に、不純物を含む多結晶シリコ
ンをパターニングしてフローティングゲート１２を形成
する（図５（ｅ））。この時同時に図６（ｃ）に示すセ
レクトゲート１３も前記多結晶シリコンにより形成す
る。
【０００５】その後、フローティングゲート１２上に層
間絶縁膜１４を形成し、さらにその上にコントロールゲ
ート１５を形成する（図６（ａ））。さらにイオン注入
によって図６（ｃ）に示すソース・ドレインとしての拡
散層１６を基板内に形成する。
間絶縁膜１４を形成し、さらにその上にコントロールゲ
ート１５を形成する（図６（ａ））。さらにイオン注入
によって図６（ｃ）に示すソース・ドレインとしての拡
散層１６を基板内に形成する。
【０００６】その後は図６（ｂ），（ｃ）（断面方向が
９０°異なる）に示すように全面に中間絶縁膜１７を例
えばＣＶＤ法により形成し、コンタクトホール１８を開
け、Al配線１９を形成し、保護膜２０を例えばＣＶＤ法
で生成させることによりメモリ素子を完成させる。
９０°異なる）に示すように全面に中間絶縁膜１７を例
えばＣＶＤ法により形成し、コンタクトホール１８を開
け、Al配線１９を形成し、保護膜２０を例えばＣＶＤ法
で生成させることによりメモリ素子を完成させる。
【０００７】
【発明が解決しようとする課題】しかるに、上記のよう
な従来の製造方法では、図５（ｄ），（ｅ）に示すよう
に、アクティブ領域８を形成した後、フローティングゲ
ート１２をパターン形成しているため、図７の平面図に
示すようにアクティブ領域幅Ｗ1 とフローティングゲー
ト幅Ｗ2 の間に合わせ余裕（１μｍ程度）が必要であ
り、素子面積の縮小化が困難であるという問題点があっ
た。
な従来の製造方法では、図５（ｄ），（ｅ）に示すよう
に、アクティブ領域８を形成した後、フローティングゲ
ート１２をパターン形成しているため、図７の平面図に
示すようにアクティブ領域幅Ｗ1 とフローティングゲー
ト幅Ｗ2 の間に合わせ余裕（１μｍ程度）が必要であ
り、素子面積の縮小化が困難であるという問題点があっ
た。
【０００８】この発明は上記の点に鑑みなされたもの
で、フローティングゲートとアクティブ領域とをセルフ
アラインで形成することにより、両者間の合わせ余裕を
不要とし、素子面積の縮小化を図れる不揮発性半導体メ
モリ素子の製造方法を提供することを目的とする。
で、フローティングゲートとアクティブ領域とをセルフ
アラインで形成することにより、両者間の合わせ余裕を
不要とし、素子面積の縮小化を図れる不揮発性半導体メ
モリ素子の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】この発明は、フローティ
ングゲートを有する不揮発性半導体メモリ素子の製造方
法において、ゲート形成用膜を半導体基板上の全面に形
成し、その上にアクティブ領域部を覆うようにマスクパ
ターンを形成し、このマスクパターンと同一パターンに
前記ゲート形成用膜をパターニングし、さらに前記マス
クパターンをマスクとして基板を選択酸化し、該基板を
アクティブ領域とフィールド領域に分けるようにしたも
のである。
ングゲートを有する不揮発性半導体メモリ素子の製造方
法において、ゲート形成用膜を半導体基板上の全面に形
成し、その上にアクティブ領域部を覆うようにマスクパ
ターンを形成し、このマスクパターンと同一パターンに
前記ゲート形成用膜をパターニングし、さらに前記マス
クパターンをマスクとして基板を選択酸化し、該基板を
アクティブ領域とフィールド領域に分けるようにしたも
のである。
【００１０】
【作用】上記この発明においては、ゲート形成用膜上の
アクティブ領域部のマスクパターンと同一パターンに前
記ゲート形成用膜をパターニングした後、前記マスクパ
ターンをマスクとして基板を選択酸化するようにしたの
で、アクティブ領域とゲート形成用膜パターン（フロー
ティングゲート）がセルフアラインで形成され、相互の
合わせ余裕は不要となる。
アクティブ領域部のマスクパターンと同一パターンに前
記ゲート形成用膜をパターニングした後、前記マスクパ
ターンをマスクとして基板を選択酸化するようにしたの
で、アクティブ領域とゲート形成用膜パターン（フロー
ティングゲート）がセルフアラインで形成され、相互の
合わせ余裕は不要となる。
【００１１】なお、後述する実施例から明らかなよう
に、ゲート形成用膜パターンは更にアクティブ領域（帯
状）の長さ方向でパターニングされてフローティングゲ
ートとなる。この時同時にセレクトゲートがゲート形成
用膜パターンのフローティングゲート形成部分以外の部
分により形成される。
に、ゲート形成用膜パターンは更にアクティブ領域（帯
状）の長さ方向でパターニングされてフローティングゲ
ートとなる。この時同時にセレクトゲートがゲート形成
用膜パターンのフローティングゲート形成部分以外の部
分により形成される。
【００１２】
【実施例】以下この発明の一実施例を図面を参照して説
明する。図１および図２はこの発明の一実施例を工程順
に示す断面図、図３および図４はこの発明の一実施例を
工程順に示す平面図であり、図３（ａ）は図１（ａ）
に、図３（ｂ）は図１（ｃ）に、図４（ａ）は図２
（ａ）に、図４（ｂ）は図２（ｂ），（ｃ）に対応す
る。また、図１，図２の断面図において、図１（ａ）は
図３，図４の平面図のＸ１−Ｘ１線断面図、図１（ｂ）
〜図１（ｄ）および図２（ｂ）は平面図のＸ２−Ｘ２線
断面図、図２（ａ）および図２（ｃ）は平面図のＹ−Ｙ
線断面図である。
明する。図１および図２はこの発明の一実施例を工程順
に示す断面図、図３および図４はこの発明の一実施例を
工程順に示す平面図であり、図３（ａ）は図１（ａ）
に、図３（ｂ）は図１（ｃ）に、図４（ａ）は図２
（ａ）に、図４（ｂ）は図２（ｂ），（ｃ）に対応す
る。また、図１，図２の断面図において、図１（ａ）は
図３，図４の平面図のＸ１−Ｘ１線断面図、図１（ｂ）
〜図１（ｄ）および図２（ｂ）は平面図のＸ２−Ｘ２線
断面図、図２（ａ）および図２（ｃ）は平面図のＹ−Ｙ
線断面図である。
【００１３】これらの図を参照してこの発明の一実施例
を説明すると、まず図１（ａ）および図３（ａ）に示す
ようにＰ型シリコン半導体基板３１の表面にゲート酸化
膜３２を形成した後、該基板３１のアクティブ領域とな
る部分の一部に電子のトンネリングのための拡散層３３
をイオン注入により形成し、その上のゲート酸化膜３２
にホトリソエッチングで穴を開け、その部分に薄いトン
ネル酸化膜３４を形成する。次に、ゲート酸化膜３２お
よびトンネル酸化膜３４を挾んで基板３１上の全面に第
１ポリシリコン３５，酸化膜３６，窒化膜３７を順次成
長させ、窒化膜３７上に、基板３１のアクティブ領域部
を覆うようにレジストパターン３８を形成する。
を説明すると、まず図１（ａ）および図３（ａ）に示す
ようにＰ型シリコン半導体基板３１の表面にゲート酸化
膜３２を形成した後、該基板３１のアクティブ領域とな
る部分の一部に電子のトンネリングのための拡散層３３
をイオン注入により形成し、その上のゲート酸化膜３２
にホトリソエッチングで穴を開け、その部分に薄いトン
ネル酸化膜３４を形成する。次に、ゲート酸化膜３２お
よびトンネル酸化膜３４を挾んで基板３１上の全面に第
１ポリシリコン３５，酸化膜３６，窒化膜３７を順次成
長させ、窒化膜３７上に、基板３１のアクティブ領域部
を覆うようにレジストパターン３８を形成する。
【００１４】次にレジストパターン３８をマスクとして
図１（ｂ）に示すように窒化膜３７，酸化膜３６および
第１ポリシリコン３５を順次エッチングする。これによ
り、基板３１のアクティブ領域部に対応する耐酸化性マ
スクとしての窒化膜パターン３７ａが形成され、これと
同一パターンに第１ポリシリコン３５がパターニングさ
れる。その第１ポリシリコンパターンに符号３５ａを付
す。その後、窒化膜３７，酸化膜３６，第１ポリシリコ
ン３５が除去された部分（フィールド領域部分）の基板
３１にチャンネルストップ層形成用のボロンのイオン注
入３９を行う。
図１（ｂ）に示すように窒化膜３７，酸化膜３６および
第１ポリシリコン３５を順次エッチングする。これによ
り、基板３１のアクティブ領域部に対応する耐酸化性マ
スクとしての窒化膜パターン３７ａが形成され、これと
同一パターンに第１ポリシリコン３５がパターニングさ
れる。その第１ポリシリコンパターンに符号３５ａを付
す。その後、窒化膜３７，酸化膜３６，第１ポリシリコ
ン３５が除去された部分（フィールド領域部分）の基板
３１にチャンネルストップ層形成用のボロンのイオン注
入３９を行う。
【００１５】その後、レジストパターン３８を除去した
後、窒化膜パターン３７ａをマスクとして基板３１を選
択酸化することにより図１（ｃ）および図３（ｂ）に示
すように厚いフィールド酸化膜４０を形成し、基板３１
をフィールド領域とアクティブ領域４１に分ける。この
時、アクティブ領域４１は、窒化膜パターン３７ａおよ
び第１ポリシリコンパターン３５ａ下に、第１ポリシリ
コンパターン３５ａとセルフアラインで形成される。ま
たこの時同時に厚いフィールド酸化膜４０下にはチャン
ネルストップ層４２が形成され、窒化膜パターン３７ａ
表面には熱酸化膜４３が形成される。その後、全面に対
するレジスト４４の形成、該レジスト４４に対する窓開
け、エッチングを行うことにより、将来セレクトゲート
となる部分の第１のポリシリコンパターン３５ａ上の窒
化膜パターン３７ａおよび酸化膜３６，４３にコンタク
トホール４５を開ける。
後、窒化膜パターン３７ａをマスクとして基板３１を選
択酸化することにより図１（ｃ）および図３（ｂ）に示
すように厚いフィールド酸化膜４０を形成し、基板３１
をフィールド領域とアクティブ領域４１に分ける。この
時、アクティブ領域４１は、窒化膜パターン３７ａおよ
び第１ポリシリコンパターン３５ａ下に、第１ポリシリ
コンパターン３５ａとセルフアラインで形成される。ま
たこの時同時に厚いフィールド酸化膜４０下にはチャン
ネルストップ層４２が形成され、窒化膜パターン３７ａ
表面には熱酸化膜４３が形成される。その後、全面に対
するレジスト４４の形成、該レジスト４４に対する窓開
け、エッチングを行うことにより、将来セレクトゲート
となる部分の第１のポリシリコンパターン３５ａ上の窒
化膜パターン３７ａおよび酸化膜３６，４３にコンタク
トホール４５を開ける。
【００１６】その後、レジスト４４を除去した後、全面
に図１（ｄ）に示すように第２ポリシリコン４６を成長
させる。そして、この第２ポリシリコン４６と前記第１
ポリシリコンパターン３５ａおよび、相互間の酸化膜４
３，３６と窒化膜パターン３７ａを図２（ａ）および図
４（ａ）に示すようにアクティブ領域４１（帯状）の長
さ方向でパターニングすることにより、同図に示すよう
にコントロールゲート４６ａ（第２のポリシリコン４６
の残存部）とフローティングゲート３５ｂ（第１のポリ
シリコンパターン３５ａの残存部）を間に絶縁膜（酸化
膜４３，３６と窒化膜パターン３７ａの残存部）を挾ん
で形成し、同時にセレクトゲートの引出し電極４６ｂ
（第２ポリシリコン４６の残存部）とセレクトゲート３
５ｃ（第１ポリシリコンパターン３５ａの残存部）をコ
ンタクトホール４５で電気的に接続して形成する。その
後、アクティブ領域４１のソース・ドレイン形成部分に
該ソース・ドレイン形成用のイオン注入４７を行う。
に図１（ｄ）に示すように第２ポリシリコン４６を成長
させる。そして、この第２ポリシリコン４６と前記第１
ポリシリコンパターン３５ａおよび、相互間の酸化膜４
３，３６と窒化膜パターン３７ａを図２（ａ）および図
４（ａ）に示すようにアクティブ領域４１（帯状）の長
さ方向でパターニングすることにより、同図に示すよう
にコントロールゲート４６ａ（第２のポリシリコン４６
の残存部）とフローティングゲート３５ｂ（第１のポリ
シリコンパターン３５ａの残存部）を間に絶縁膜（酸化
膜４３，３６と窒化膜パターン３７ａの残存部）を挾ん
で形成し、同時にセレクトゲートの引出し電極４６ｂ
（第２ポリシリコン４６の残存部）とセレクトゲート３
５ｃ（第１ポリシリコンパターン３５ａの残存部）をコ
ンタクトホール４５で電気的に接続して形成する。その
後、アクティブ領域４１のソース・ドレイン形成部分に
該ソース・ドレイン形成用のイオン注入４７を行う。
【００１７】その後は図２（ｂ），（ｃ）（断面方向が
９０°異なる）と図４（ｂ）（平面図）に示すように全
面に中間絶縁膜４８を例えばＣＶＤ法により形成し、コ
ンタクトホール４９を開け、Al配線５０を形成し、保護
膜５１を例えばＣＶＤ法で生成させることによりメモリ
素子を完成させる。なお、図２（ｃ）において５２は、
不純物の活性化により形成されたソース・ドレイン拡散
層である。
９０°異なる）と図４（ｂ）（平面図）に示すように全
面に中間絶縁膜４８を例えばＣＶＤ法により形成し、コ
ンタクトホール４９を開け、Al配線５０を形成し、保護
膜５１を例えばＣＶＤ法で生成させることによりメモリ
素子を完成させる。なお、図２（ｃ）において５２は、
不純物の活性化により形成されたソース・ドレイン拡散
層である。
【００１８】
【発明の効果】以上詳細に説明したようにこの発明の方
法によれば、半導体基板上の全面にゲート形成用膜を形
成し、その上にアクティブ領域部を覆うようにマスクパ
ターンを形成し、そのマスクパターンと同一パターンに
前記ゲート形成用膜をパターニングした後、前記マスク
パターンをマスクとして基板を選択酸化したので、ゲー
ト形成用膜パターン（フローティングゲート）とアクテ
ィブ領域とをセルフアラインで形成でき、相互の合わせ
余裕が不要になるから、素子面積の縮小化を図ることが
できる。
法によれば、半導体基板上の全面にゲート形成用膜を形
成し、その上にアクティブ領域部を覆うようにマスクパ
ターンを形成し、そのマスクパターンと同一パターンに
前記ゲート形成用膜をパターニングした後、前記マスク
パターンをマスクとして基板を選択酸化したので、ゲー
ト形成用膜パターン（フローティングゲート）とアクテ
ィブ領域とをセルフアラインで形成でき、相互の合わせ
余裕が不要になるから、素子面積の縮小化を図ることが
できる。
【００１９】また実施例で明らかなように上記ゲート形
成用膜パターンでフローティングゲートとともにセレク
トゲートを同時に形成するが、すると、セレクトゲート
もアクティブ領域幅で形成されて、外部に引出すことが
できなくなるが、実施例のようにコントロールゲートを
形成する第２ポリシリコンで同時にセレクトゲートの引
出し電極も形成することにより、セルフアライン化した
方法において、大幅な工程追加を伴うことなくセレクト
ゲートを外部に引出し、電圧を印加し、セレクトゲート
として機能させることができる。
成用膜パターンでフローティングゲートとともにセレク
トゲートを同時に形成するが、すると、セレクトゲート
もアクティブ領域幅で形成されて、外部に引出すことが
できなくなるが、実施例のようにコントロールゲートを
形成する第２ポリシリコンで同時にセレクトゲートの引
出し電極も形成することにより、セルフアライン化した
方法において、大幅な工程追加を伴うことなくセレクト
ゲートを外部に引出し、電圧を印加し、セレクトゲート
として機能させることができる。
【図１】この発明の一実施例の一部を示す断面図であ
る。
る。
【図２】この発明の一実施例の一部を示す断面図であ
る。
る。
【図３】この発明の一実施例の一部を示す平面図であ
る。
る。
【図４】この発明の一実施例の一部を示す平面図であ
る。
る。
【図５】従来の方法の一部を示す断面図である。
【図６】従来の方法の一部を示す断面図である。
【図７】従来の方法による素子の平面図である。
【符号の説明】 ３１ Ｐ型シリコン半導体基板 ３５ 第１ポリシリコン ３５ａ 第１ポリシリコンパターン ３５ｂ フローティングゲート ３７ａ 窒化膜パターン ４０ フィールド酸化膜
Claims (1)
- 【特許請求の範囲】 【請求項１】 フローティングゲートを有する不揮発性
半導体メモリ素子の製造方法において、 ゲート形成用膜を半導体基板上の全面に形成し、その上
にアクティブ領域部を覆うようにマスクパターンを形成
し、このマスクパターンと同一パターンに前記ゲート形
成用膜をパターニングし、さらに前記マスクパターンを
マスクとして基板を選択酸化し、該基板をアクティブ領
域とフィールド領域に分けることを特徴とする不揮発性
半導体メモリ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20715991A JPH0536988A (ja) | 1991-07-25 | 1991-07-25 | 不揮発性半導体メモリ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20715991A JPH0536988A (ja) | 1991-07-25 | 1991-07-25 | 不揮発性半導体メモリ素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536988A true JPH0536988A (ja) | 1993-02-12 |
Family
ID=16535206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20715991A Pending JPH0536988A (ja) | 1991-07-25 | 1991-07-25 | 不揮発性半導体メモリ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536988A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014109175A1 (ja) * | 2013-01-10 | 2014-07-17 | セイコーインスツル株式会社 | 半導体不揮発性メモリおよびその製造方法 |
-
1991
- 1991-07-25 JP JP20715991A patent/JPH0536988A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014109175A1 (ja) * | 2013-01-10 | 2014-07-17 | セイコーインスツル株式会社 | 半導体不揮発性メモリおよびその製造方法 |
| JP2014150241A (ja) * | 2013-01-10 | 2014-08-21 | Seiko Instruments Inc | 半導体不揮発性メモリおよびその製造方法 |
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| Date | Code | Title | Description |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000613 |