JP5109648B2

JP5109648B2 - 層状炭素構造体の製造方法および半導体装置の製造方法

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Publication number: JP5109648B2
Application number: JP2007335941A
Authority: JP
Inventors: 信太郎佐藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2007-12-27
Filing date: 2007-12-27
Publication date: 2012-12-26
Anticipated expiration: 2027-12-27
Also published as: JP2009155168A

Description

本発明は層状炭素構造体の製造方法および半導体装置の製造方法に関し、特に、オフ基板上に形成される層状炭素構造体および、層状炭素構造体を用いた半導体装置の製造方法に関する。

半導体技術はムーア（Moore）の法則に則って微細化が進められ性能向上が図られている。しかし、半導体技術の微細化は限界が見えてきており、更なる微細化を進めるために、トランジスタにおけるシリコン（Ｓｉ）や配線に用いられる銅（Ｃｕ）などの代替材料の探求や研究が行われている。

代替材料の１つとして、カーボンナノチューブ（ＣＮＴ：Carbon NanoTube）を構成するグラフェン（Graphene）の利用が提案されている。グラフェンは、層状の結晶であるグラファイト（Graphite）の１層であって、炭素（Ｃ）原子が六角形に結合した理想的な２次元結晶である。グラフェンが自然界に安定的に存在するのかは長い間未知であったが、近年それが確認された。そして、グラフェンは非常に高い移動度（例えば、非特許文献１参照）とともに、高い熱伝導性を有する。

例えば、グラファイト結晶から剥離したグラフェンを基板に貼り付けてチャネルとしたトランジスタの動作が実際に確認されている。また、基板上に直接グラフェンを作製する他の方法として、ニッケル（Ｎｉ）などの金属薄膜を成膜した基板を加熱しながら炭化水素系のガスを導入してグラフェンを作製する方法や、炭化シリコン（ＳｉＣ）を加熱し、Ｓｉを昇華させてグラフェンを作製する方法などが提案されている。
K. S. Novoselov, et al., "Electric Field Effect in Atomically Thin Carbon Films", Science, 306, 2004, P.666

しかし、上述のようにグラファイトからグラフェンを剥離して、それを基板に貼り合わせる方法を実際のトランジスタの製造プロセスに組み込むことは困難であるという問題点があった。

また、金属薄膜を成膜した基板を加熱しながらグラフェンを作製する方法は、グラフェン生成後に、金属薄膜の除去方法が確立していないという問題点があった。
また、ＳｉＣの加熱によりグラフェンを作製する方法は、作製されるグラフェンの結晶サイズが小さく、分布も疎らであるという問題点があった。

本発明はこのような点に鑑みてなされたものであり、結晶性や形状、作製場所が制御された層状炭素構造体の製造方法を提供することを目的とする。
また、本発明は、層状炭素構造体の結晶性や形状、作製場所が制御された半導体装置の製造方法を提供することを目的とする。

本発明では上記課題を解決するために、図１に示すように、階段状に加工された、炭化シリコンであるオフ基板１１に、５０ｎｍ〜２０００ｎｍの間隔でマスク膜１２を形成し、マスク膜１２が形成されたオフ基板１１を加熱し、オフ基板１１上に層状炭素構造体１３であるグラフェンを形成することを特徴とする層状炭素構造体１３の製造方法が提供される。

このような層状炭素構造体の製造方法によれば、階段状に加工された、炭化シリコンであるオフ基板に、５０ｎｍ〜２０００ｎｍの間隔でマスク膜が形成されて、マスク膜が形成されたオフ基板が加熱されて、オフ基板上に層状炭素構造体であるグラフェンが形成されるようになる。
また、上記課題を解決するために、階段状に加工された、炭化シリコンであるオフ基板に、５０ｎｍ〜２０００ｎｍの間隔でマスク膜を形成する工程と、マスク膜が形成された前記オフ基板を加熱し、前記オフ基板上に層状炭素構造体であるグラフェンを形成する工程と、前記層状炭素構造体の両側にソース・ドレイン電極部を形成する工程と、層状炭素構造体上にゲート電極部を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。

このような半導体装置の製造方法によれば、階段状に加工された、炭化シリコンであるオフ基板に、５０ｎｍ〜２０００ｎｍの間隔でマスク膜が形成されて、マスク膜が形成されたオフ基板が加熱されて、オフ基板上に層状炭素構造体であるグラフェンが形成され、層状炭素構造体の両側にソース・ドレイン電極部が形成され、層状炭素構造体上にゲート電極部が形成されて、半導体装置が製造されるようになる。

本発明では、階段状に加工された、炭化シリコンであるオフ基板に、５０ｎｍ〜２０００ｎｍの間隔でマスク膜を形成して、マスク膜が形成されたオフ基板を加熱して、オフ基板上に層状炭素構造体であるグラフェンを形成するようにした。これにより、層状炭素構造体の結晶性や形状、作製場所を制御することができるようになる。

以下、実施の形態の概要を説明し、その後に、その概要を踏まえた実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されるものではない。
まず、実施の形態の概要について説明する。

図１は、実施の形態の概要を説明するものであって、（Ａ）はオフ基板の平面模式図、（Ｂ）はマスク膜が成膜されたオフ基板の平面模式図、（Ｃ）は層状炭素構造体が作製されたオフ基板の平面模式図である。

それでは、層状炭素構造体１３の製造方法について、図１の各図に従って説明する。
まず、オフ基板１１の作製について、図１（Ａ）を参照しながら説明する。
例えば、六方晶のＳｉＣから［０００１］方向に対して数度の角度（オフ角）をつけてＳｉＣ層（図示を省略）を切り出す。続いて、切り出したＳｉＣ層の表面を階段状に加工して、階段状の平面部に相当するテラス部１１ａと階段状の高さに相当するステップ部１１ｂとを形成して階段状のオフ基板１１が構成される。以上、図１（Ａ）に示す構成が得られる。

次いで、オフ基板１１上での層状炭素構造体１３の作製について説明する。
テラス部１１ａおよびステップ部１１ｂが加工されたオフ基板１１を加熱すると、各テラス部１１ａ上に帯状の層状炭素構造体として例えばグラフェンの作製が期待される。ところが、上述のように、作製されるグラフェンは結晶サイズが制御できず、分布も疎らで、ステップ部１１ｂに垂直な方向にランダムにグレイン境界が生成されてしまう。

そこで、以下のような方法によってオフ基板１１上に層状炭素構造体１３を作製する。
まず、図１（Ｂ）を参照しながら説明する。テラス部１１ａとステップ部１１ｂとが形成されたオフ基板１１に、マスク膜１２を、互いに間隔を開けて形成する。したがって、マスク膜１２間にはオフ基板１１が露出する。以上、図１（Ｂ）に示す構成が得られる。

最後に、図１（Ｃ）を参照しながら説明する。マスク膜１２が形成されたオフ基板１１を加熱する。すると、露出したオフ基板１１のＳｉ原子が昇華して、ステップ部１１ｂとマスク膜１２とで囲まれたテラス部１１ａに層状炭素構造体１３が作製される。以上、図１（Ｃ）に示すように、オフ基板１１上に層状炭素構造体１３を作製することができる。

このように、オフ角をつけて切り出し、テラス部１１ａとステップ部１１ｂとが形成されたオフ基板１１に、マスク膜１２を形成して、加熱することによって、ステップ部１１ｂとマスク膜１２とで囲まれるテラス部１１ａに層状炭素構造体１３を作製することができる。このように作製した層状炭素構造体１３は領域が限定されているため単結晶になりやすく、グレイン境界をランダムに持つ膜に比較して高い移動度を持つ。

この層状炭素構造体１３およびオフ基板１１から、必要に応じて切り出した層状炭素構造体１３に対して、例えば、ソース・ドレイン電極部（図示を省略）およびゲート電極部（図示を省略）を形成することによって、チャネルに層状炭素構造体１３が用いられた半導体装置（図示を省略）を作製することができる。そして、層状炭素構造体１３がチャネルに用いられることによって、半導体装置の動作を高速化することが可能となる。

次に、実施の形態について説明する。
実施の形態では、上記概要を踏まえた半導体装置の製造方法について説明する。
まず、層状炭素構造体としてグラフェンの作製について図面を参照しながら説明する。

図２は、実施の形態におけるオフ基板であって、（Ａ）は平面模式図、（Ｂ）は側面模式図である。以下、図２を参照しながら説明する。
まず、六方晶のＳｉＣにおいて、［０００１］方向から、例えば、［０１−１０］方向に対して約０．６度のオフ角をつけたＳｉＣ層（図示を省略）を切り出す。続いて、このＳｉＣ層に対して、アセトン、メタノールなどの有機溶媒で超音波クリーニングを行う。続いて、超音波クリーニング後、例えば、５０％のフッ酸（ＨＦ）溶液で、ＳｉＣ層の表面の酸化膜を除去する。続いて、ＳｉＣ層をコールドウォールの反応炉に入れて、水素（Ｈ）希釈の塩化水素（ＨＣｌ）（０．３％）ガスで処理する。例えば、この時のＳｉＣ層の温度を約１３００℃、圧力を大気圧、処理時間を約１０分とする。そして、図２に示すように、切り出したＳｉＣ層の表面に、高さが約５０ｎｍ以下、好ましくは、約１．０ｎｍ〜約２．０ｎｍのステップ２２、ステップ２２間の幅が約２０００ｎｍ以下、好ましくは、約１００ｎｍ〜約２００ｎｍのテラス２１が加工された階段状のオフ基板２０が形成される。なお、本実施の形態におけるオフ基板２０は、片側にオフ角がつけられた場合を例に挙げて説明しているが、その他、例えば、両側にオフ角をつけた形状など、オフ角を有し、ステップ２２とテラス２１とが形成された様々な形状が考えられる。また、ステップ２２の高さやテラス２１の幅は、オフ角や処理温度で異なり、上述の値に限定されるわけではない。

図３は、実施の形態におけるマスク膜およびレジスト膜が形成されたオフ基板の平面模式図である。以下、図３を参照しながら説明する。
テラス２１およびステップ２２が加工されたオフ基板２０に対して、シラン（Ｈ_４Ｓｉ）およびアンモニア（ＮＨ_３）を原料として、プラズマＣＶＤ（Chemical Vapor Deposition）法によって、厚さが約３００ｎｍの窒化シリコン（ＳｉＮ）膜２４を成膜する。続いて、図３に示すような、通常に行われる公知のフォトリソグラフィによってパターニングしたレジスト膜２３を形成する。なお、レジスト膜２３の間隔はここでは約５０ｎｍ〜約２０００ｎｍとするが、その値に限定されるわけではない。

図４は、実施の形態におけるグラフェンが作製されたオフ基板の平面模式図である。以下、図４を参照しながら説明する。
図３に続いて、ＨＦ系のガスを利用したプラズマエッチングおよびレジスト膜２３の除去によって、マスク膜としてＳｉＮ膜２４ａがオフ基板２０上に形成される。したがって、ＳｉＮ膜２４ａとステップ２２とで囲まれるオフ基板２０が露出する。なお、ＳｉＮ膜２４ａの幅は数百ｎｍとなる。続いて、ＳｉＮ膜２４ａが形成されたオフ基板２０をコールドウォールの反応炉に再び入れる。反応炉内の圧力が約１．０×１０^−４Ｔｏｒｒになるまで排気して、基板温度を約１３５０℃として、約３分間、加熱する。図４に示すように、この加熱によって、露出されたオフ基板２０のＳｉが昇華し、昇華した部分に単結晶のグラフェン２５が選択的に形成される。

最後に、グラフェン２５をレジスト膜（図示を省略）で覆って、ＳｉＮ膜２４ａおよびレジスト膜をそれぞれ順に除去して、オフ基板２０上に単結晶のグラフェン２５のみが作製される。

なお、上述のようなグラフェン２５の作製方法の他に、以下のような方法も考えられる。すなわち、図４に示すように、ＳｉＮ膜２４ａとステップ２２とで囲まれた領域にグラフェン２５が作製された後、全面に絶縁膜（図示を省略）を成膜する。続いて、絶縁膜のグラフェン２５の領域にレジスト膜（図示を省略）を成膜する。続いて、ＳｉＮ膜２４ａおよび絶縁膜を同時に除去して、その後に、グラフェン２５の領域のレジスト膜を除去する。このような方法によって、グラフェン２５を作製すると、グラフェン２５とレジスト膜とが直接触れることがないために、グラフェン２５の劣化を防ぐことができる。また、グラフェン２５上に成膜した絶縁膜は、後に半導体装置を製造する際のゲート絶縁膜として利用することができる。

以上のようにして作製したグラフェン２５のサイズは、約１００ｎｍ〜約２００ｎｍ×約１００ｎｍ〜約２０００ｎｍの大きさであるために、半導体装置のチャネルとして利用するには十分な大きさである。したがって、このグラフェン２５を利用した半導体装置について以下に説明する。
＜実施例１＞
実施例１では、トップゲート型の半導体装置を例に挙げて説明する。

図５は、実施の形態におけるトップゲート型の半導体装置であって、（Ａ）は斜視模式図、（Ｂ）は断面模式図である。
図５に示すように、トップゲート型の半導体装置３０は、グラフェン２５が作製されたオフ基板２０およびグラフェン２５ａと、グラフェン２５ａの両側に形成されたチタン（Ｔｉ）膜３１ａおよび金（Ａｕ）膜３１ｂから構成されるソース・ドレイン電極３１と、グラフェン２５ａとソース・ドレイン電極３１とに形成されたゲート絶縁膜３２と、ゲート絶縁膜３２上に形成されたＴｉ膜３３ａおよびＡｕ膜３３ｂから構成されるゲート電極３３とから構成されている。なお、これら電極材料は電導性が上記材料に限定されるわけではなく、その他の金属や、さらにはグラフェン、グラファイト、またはそれらの複合材料から形成することが可能である。

以下、チャネルにグラフェン２５ａを用いた半導体装置３０の製造方法について説明する。
図６は、実施の形態におけるトップゲート型の半導体装置の製造方法であって、（Ａ）はチャネルの、（Ｂ）はソース・ドレイン電極の、（Ｃ）は絶縁膜の製造工程の断面模式図である。

まず、図６（Ａ）を参照しながら説明する。グラフェン２５が作製されたオフ基板２０にフォトレジストを塗布およびパターニングして、残したいグラフェン２５ａの領域のみにレジスト膜（図示を省略）を形成する。続いて、酸素（Ｏ）プラズマエッチングなどにより、レジスト膜が形成されずに露出されたグラフェン２５ａを除去して、図６（Ａ）に示すような構成が得られる。なお、上述のグラフェン２５の作製時のＳｉＮ膜２４ａを形成する際に、所望の形状のグラフェン２５が得られるようにＳｉＮ膜２４ａを形成するようにしてもよい。例えば、より幅が狭いグラフェン２５が必要であれば、ＳｉＮ膜２４ａの間隔を狭くするなどすればよい。

次に、図６（Ｂ）を参照しながら説明する。再び、フォトリソグラフィによりパターニングして、ソース・ドレイン電極の形成予定領域のレジスト膜（図示を省略）を開口する。続いて、開口した部分に電極として金属を、例えば、Ｔｉ膜およびＡｕ膜のそれぞれの厚さが約５ｎｍおよび約５０ｎｍになるように成膜する。続いて、リフトオフにより不要な部分のＴｉ膜およびＡｕ膜を除去して、図６（Ｂ）に示すように、Ｔｉ膜３１ａおよびＡｕ膜３１ｂから構成されるソース・ドレイン電極３１が形成される。

次に、図６（Ｃ）を参照しながら説明する。ソース・ドレイン電極３１の形成後、ソース・ドレイン電極３１およびグラフェン２５ａ上に、ＡＬＤ（Atomic Layer Deposition：原子層堆積）法により、図６（Ｃ）に示すように、膜厚が約５ｎｍの絶縁膜３２ａを成膜する。なお、絶縁膜３２ａの構成材料としては、例えば、ＳｉＮ膜、酸化シリコン（ＳｉＯ_２）、酸化ハフニウム（ＨｆＯ_２）または酸化アルミニウム（ＡｌＯ_２）、などが挙げられる。

最後に、再び図５を参照しながら説明する。絶縁膜３２ａを成膜した後、ソース・ドレイン電極３１と同様にして、絶縁膜３２ａを介したグラフェン２５ａ上にＴｉ膜３３ａおよびＡｕ膜３３ｂを成膜し、Ｔｉ膜３３ａおよびＡｕ膜３３ｂから構成されるゲート電極３３を形成する。続いて、ＨＦによって、ソース・ドレイン電極３１上の絶縁膜３２ａを除去する。グラフェン２５ａ上に残った絶縁膜３２ａはゲート絶縁膜３２として機能する。

このような方法によって、チャネルにグラフェン２５ａが用いられたトップゲート型の半導体装置３０を作製することができる。
＜実施例２＞
実施例２では、バッグゲート型の半導体装置を例に挙げて説明する。

図７は、実施の形態におけるバッグゲート型の半導体装置であって、（Ａ）は斜視模式図、（Ｂ）は断面模式図である。なお、図７に示すバックゲート型の半導体装置３０ａの構成で図５の半導体装置３０と同じ構成は同じ符号を付している。

バックゲート型の半導体装置３０ａも、実施例１と同様にグラフェン２５が作製されたオフ基板２０が用いられている。すなわち、半導体装置３０ａは、Ｓｉ基板４０ａ上に、ゲート絶縁膜３２を介して形成したグラフェン２５ａと、グラフェン２５ａの両側に形成されたＴｉ膜３１ａおよびＡｕ膜３１ｂからなるソース・ドレイン電極３１と、グラフェン２５ａ上に絶縁膜３２ａと、Ｓｉ基板４０ａの裏面（グラフェン２５ａの形成面の反対面）に形成されたＴｉ膜３３ａおよびＡｕ膜３３ｂからなるゲート電極３３とから構成されている。

このように、実施例１と同様に、チャネルにグラフェン２５ａを用いて、バッグゲート型の半導体装置３０ａが実現される。
また、図示はしていないが、上述の半導体装置３０，３０ａと同様に、埋め込みゲート構造の半導体装置などにも、グラフェン２５ａをチャネルに用いることができる。

このように、階段状に加工されたオフ基板を加熱することによって、オフ基板上にグラフェンを作製することができる。このような作製方法によって、結晶性や形状、作製場所が制御されたグラフェンを作製することが可能となる。そして、このようにして作製したグラフェンとオフ基板とを、実施の形態のようにチャネルとして利用することができる。なお、実施の形態は、オフ基板上に作製したグラフェンを利用した実施例にすぎず、その他、電気または熱の伝導体として利用することも可能である。

上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成および応用例に限定されるものではなく、対応するすべての変形例および均等物は、添付の請求項およびその均等物による本発明の範囲とみなされる。

実施の形態の概要を説明するものであって、（Ａ）はオフ基板の平面模式図、（Ｂ）はマスク膜が成膜されたオフ基板の平面模式図、（Ｃ）は層状炭素構造体が作製されたオフ基板の平面模式図である。実施の形態におけるオフ基板であって、（Ａ）は平面模式図、（Ｂ）は側面模式図である。実施の形態におけるマスク膜およびレジスト膜が形成されたオフ基板の平面模式図である。実施の形態におけるグラフェンが作製されたオフ基板の平面模式図である。実施の形態におけるトップゲート型の半導体装置であって、（Ａ）は斜視模式図、（Ｂ）は断面模式図である。実施の形態におけるトップゲート型の半導体装置の製造方法であって、（Ａ）はチャネルの、（Ｂ）はソース・ドレイン電極の、（Ｃ）は絶縁膜の製造工程の断面模式図である。実施の形態におけるバッグゲート型の半導体装置であって、（Ａ）は斜視模式図、（Ｂ）は断面模式図である。

符号の説明

１１オフ基板
１１ａテラス部
１１ｂステップ部
１２マスク膜
１３層状炭素構造体

Claims

階段状に加工された、炭化シリコンであるオフ基板に、５０ｎｍ〜２０００ｎｍの間隔でマスク膜を形成し、
前記マスク膜が形成された前記オフ基板を加熱し、前記オフ基板上に層状炭素構造体であるグラフェンを形成することを特徴とする層状炭素構造体の製造方法。
前記オフ基板は、［０００１］方向に対してオフ角を有することを特徴とする請求項１記載の層状炭素構造体の製造方法。
階段状に加工された、炭化シリコンであるオフ基板に、５０ｎｍ〜２０００ｎｍの間隔でマスク膜を形成する工程と、
前記マスク膜が形成された前記オフ基板を加熱し、前記オフ基板上に層状炭素構造体であるグラフェンを形成する工程と、
前記層状炭素構造体の両側にソース・ドレイン電極部を形成する工程と、
前記層状炭素構造体上にゲート電極部を形成する工程と、
を有することを特徴とする半導体装置の製造方法。