WO2013175840A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents
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Definitions
- the present invention relates to a silicon carbide semiconductor device that uses silicon carbide, which is one of wide band gap materials, as a semiconductor to control high withstand voltage and large current, and a method for manufacturing the same.
- a silicon (Si) single crystal has been used as a material for a power semiconductor element that controls a high breakdown voltage and a large current.
- power semiconductor elements There are several types of power semiconductor elements, and they are properly used according to the application.
- bipolar transistors and IGBTs insulated gate bipolar transistors
- IGBTs insulated gate bipolar transistors
- their use limit is a frequency of several kHz for bipolar transistors and 20 kHz for IGBTs.
- a power MOSFET cannot be used with a large current, but can be used at a high speed of several MHz.
- IGBTs and power MOSFETs there is a strong demand for power devices that have both high current and high speed in the market, and efforts are being made to improve IGBTs and power MOSFETs. At present, development has progressed almost to the limit of materials. It was.
- FIG. 12 is a cross-sectional view of a general MOSFET.
- An n ⁇ drift layer 102 is stacked on the n + substrate 101, a p base layer 103 is formed on the n ⁇ drift layer 102, and an n + source layer 104 is selectively formed on the surface layer of the p base layer 103. Is forming.
- a gate electrode 107 is formed on the n ⁇ drift layer 102, the p base layer 103, and the n + source layer 104 with a gate insulating film 106 interposed therebetween.
- SiC silicon carbide
- This SiC is a chemically very stable material, has a wide band gap of 3 eV, and can be used extremely stably as a semiconductor even at high temperatures.
- the maximum electric field strength is one digit or more larger than silicon. Since SiC is likely to exceed the material limit in silicon, future growth in power semiconductor applications such as MOSFETs is greatly expected. Due to the small on-resistance, a vertical SiC-MOSFET having a further low on-resistance while maintaining high breakdown voltage characteristics is expected.
- the cross-sectional structure of a general SiC-MOSFET is the same as that of silicon (FIG. 12).
- the n - surface layer of the p base layer 103 which is stacked on the drift layer 102, to form a selectively n + source layer 104, n - drift layer 102 and the p base layer 103 and n + source layer 104,
- a gate electrode 107 is formed thereon via a gate insulating film 106, and a drain electrode 108 is formed on the back surface of the substrate 101.
- the SiC-MOSFET formed in this way is an element capable of high-speed switching with a low on-resistance as a switching device.
- it is expected to be used in power conversion devices such as an inverter for motor control and an uninterruptible power supply (UPS).
- UPS uninterruptible power supply
- SiC is a wide band gap semiconductor material, as described above, the breakdown electric field strength is about 10 times higher than that of silicon, and the on-resistance is expected to be sufficiently small.
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- SiC has a breakdown electric field strength of a semiconductor 10 times higher than that of a silicon device
- the load of an electric field on an oxide film when a high voltage is applied is particularly larger than that of a silicon device.
- the silicon power device does not become a problem because the breakdown electric field strength of silicon is reached before a large electric field is applied to the oxide film. That is, the problem with SiC is that the oxide film is destroyed by applying a large electric field.
- a large electric field strength is applied to the gate oxide film 106 of the SiC-MOSFET shown in FIG. 12, and if the gate oxide film 106 is destroyed, a serious problem arises in reliability. The same applies to not only SiC-MOSFETs but also SiC-IGBTs.
- the present invention provides a silicon carbide semiconductor device having a low on-resistance and a reliability without a gate oxide film being destroyed even when a high voltage is applied, and a method for manufacturing the same. Objective.
- a silicon carbide semiconductor device has the following characteristics.
- a semiconductor device structure is formed inside a semiconductor substrate, and includes an electrode for making electrical contact with the semiconductor device structure, and an electrode pad for making electrical contact with the electrode from the outside, and a lower portion of the electrode pad
- the semiconductor device structure is also formed on the semiconductor substrate.
- the semiconductor device structure includes a first conductivity type semiconductor substrate, a first conductivity type semiconductor layer having a low impurity concentration is formed on the semiconductor substrate, and a high impurity concentration first layer is formed on the semiconductor layer of the first conductivity type.
- a two-conductivity type semiconductor layer is selectively formed.
- a second conductivity type base layer having a low impurity concentration is formed on the surface of the second conductivity type semiconductor layer, and a first conductivity type source region is selectively formed on the surface layer of the base layer.
- a well region of the first conductivity type is formed so as to penetrate the base layer from the surface and reach the semiconductor layer of the first conductivity type.
- a control electrode is formed on the surface of the base layer sandwiched between the source region and the well region via a gate insulating film.
- a part of the second conductivity type semiconductor layer of each of the different cells is coupled to each other in a region below the well region.
- the electrode pad is a gate pad.
- the crystallographic plane index of the semiconductor substrate of the first conductivity type is a plane parallel to the (000-1) plane or a plane tilted within 10 degrees.
- the crystallographic plane index of the first conductivity type semiconductor substrate is a plane parallel to the (0001) plane or a plane tilted within 10 degrees.
- the source region of the gate pad portion is electrically coupled to the source region of the semiconductor device structure other than the gate pad portion by the well region.
- the source region is sandwiched between second conductivity type regions.
- the source region of the gate pad portion is formed in a straight line.
- the source region of the gate pad portion is formed in a polygonal mesh shape.
- the method for manufacturing a silicon carbide semiconductor device has the following characteristics.
- the silicon carbide semiconductor device includes a first conductivity type semiconductor substrate, a first conductivity type semiconductor layer having a low impurity concentration is formed on the semiconductor substrate, and a high impurity concentration first layer is formed on the semiconductor layer of the first conductivity type.
- a two-conductivity type semiconductor layer is selectively formed.
- a second conductivity type base layer having a low impurity concentration is formed on the surface of the second conductivity type semiconductor layer, and a first conductivity type source region is selectively formed on the surface layer of the base layer.
- a well region of the first conductivity type is formed so as to penetrate the base layer from the surface and reach the semiconductor layer of the first conductivity type, and on the surface of the base layer sandwiched between the source region and the well region
- a control electrode is formed through the gate insulating film.
- a part of the second conductivity type semiconductor layer of each of the different cells is coupled to each other in a region below the well region.
- the semiconductor layer of the first conductivity type is formed on the semiconductor substrate by epitaxial growth.
- the second conductivity type semiconductor layer is selectively formed on the surface of the first conductivity type semiconductor layer by an ion implantation method, and the first conductivity type semiconductor layer and the second conductivity type semiconductor layer are formed.
- the base layer is formed on the substrate by an epitaxial growth method.
- the source region and the well region reaching the first conductivity type semiconductor layer from the surface through the base layer are selectively formed on the surface layer of the base layer by ion implantation.
- the gate oxide film is not destroyed, and there is an effect that the on-resistance can be reduced with reliability.
- FIG. 1 is a cross-sectional view showing a manufacturing process of the SiC-MOSFET of Example 1 of the present invention.
- FIG. 2 is a plan view showing the arrangement of the p + layer and the cell of the SiC-MOSFET according to the first embodiment of the present invention.
- FIG. 3 is a chart showing the measurement results of the electrical characteristics of the SiC-MOSFET prepared by each example of the present invention.
- FIG. 4 is a table showing the actual measurement results of the device breakdown voltage when the device breakdown voltage and the width of the n-type striking layer are changed between Example 1 and the comparative example.
- FIG. 5 is a table showing the measurement results of the load short-circuit withstand capability of the SiC-MOSFET of Example 1.
- FIG. 1 is a cross-sectional view showing a manufacturing process of the SiC-MOSFET of Example 1 of the present invention.
- FIG. 2 is a plan view showing the arrangement of the p + layer and the cell of the SiC-MOSFET according to the first
- FIG. 6 is a table showing the evaluation results of the turn-off breakdown resistance of the SiC-MOSFET of Example 1.
- FIG. 7 is a diagram showing a device structure under the gate pad of the SiC-MOSFET of the first embodiment.
- FIG. 8 is a diagram showing another device structure under the gate pad of the SiC-MOSFET of the first embodiment.
- FIG. 9 is a diagram showing the arrangement of the p + layer and the cell of the SiC-MOSFET according to the third embodiment of the present invention.
- FIG. 10 is a chart showing turn-off switching waveforms of the SiC-MOSFETs of the respective examples.
- FIG. 11 is a chart showing the turn-on switching waveform of the SiC-MOSFET of each example.
- FIG. 12 is a cross-sectional view of a general MOSFET.
- FIG. 13 shows a cross-sectional structure of a conventional silicon superjunction MOSFET.
- FIG. 14 shows a cross-sectional structure of a conventional silicon superjunction MOSFET. (Multi-epi method)
- FIG. 15 shows a cross-sectional structure of a conventional silicon superjunction MOSFET. (Trench filling method)
- FIG. 1 is a cross-sectional view showing a manufacturing process of the SiC-MOSFET of Example 1 of the present invention.
- A) of FIG. 1 is a sectional view of a portion p + layer is not bound,
- (b) are cross-sectional views of a portion p + layer is bonded.
- a vertical planar gate MOSFET a silicon carbide (SiC) is used as a semiconductor material, and a MOSFET having an element withstand voltage of 1200 V is shown.
- SiC silicon carbide
- MOSFET having an element withstand voltage of 1200 V is shown.
- an n + type (first conductivity type) SiC semiconductor substrate 1 is prepared.
- a p + type semiconductor substrate 1 is used.
- a low-resistance SiC semiconductor substrate 1 containing about 2 ⁇ 10 19 cm ⁇ 3 of nitrogen as an impurity is used.
- This n + -type semiconductor substrate 1 has an n ⁇ -type containing about 1.8 ⁇ 10 16 cm ⁇ 3 of nitrogen on a plane whose crystallographic plane index is inclined by 4 degrees with respect to the (000-1) plane.
- a SiC layer 2 of the first conductivity type is stacked by epitaxial growth of about 10 ⁇ m.
- a second conductivity type p + layer 3 having a width of 13 ⁇ m and a depth of 0.5 ⁇ m is formed on the SiC layer 2 by ion implantation.
- aluminum is used as the ions at that time.
- the dose was set so that the impurity concentration was 1.0 ⁇ 10 18 cm ⁇ 3 .
- a part of the p + layer 3 is coupled to another cell 20 under the n-type napping layer 6 of the first conductivity type described later (see (4) in FIG. 1B).
- a second conductivity type p base layer 4 is formed on the p + layer 3 and the n ⁇ type SiC layer 2 to a thickness of 0.5 ⁇ m by epitaxial growth.
- the impurity at that time was aluminum, and the impurity concentration was set to 2.0 ⁇ 10 16 cm ⁇ 3 .
- nitrogen ions are selectively implanted so as to be 5.0 ⁇ 10 16 cm ⁇ 3 , a depth of 1.5 ⁇ m, and a width of 2.0 ⁇ m.
- the first conductivity type n + source layer 7 and the second conductivity type p + contact layer 8 are selectively formed in the p base layer 4.
- a gate oxide film is formed by thermal oxidation with a thickness of 100 nm, and annealed in the vicinity of 1000 ° C. in a hydrogen atmosphere. Then, a polycrystalline silicon layer doped with phosphorus is formed as a gate electrode 9 on the gate oxide film and patterned.
- a phosphorous glass film having a thickness of 1.0 ⁇ m is formed as the interlayer insulating film 10 and patterned, followed by heat treatment. Further, a surface electrode (source electrode) 11 is formed by depositing aluminum containing 1% silicon on the surface with a thickness of 5 ⁇ m by sputtering. A nickel film was formed on the back surface of the device, and after heat treatment at 970 ° C., a back electrode 12 made of titanium, nickel, and gold was formed. Thereafter, a protective film is added to the surface to complete the device.
- FIG. 2 is a plan view showing the arrangement of the p + layer and the cell of the SiC-MOSFET according to the first embodiment of the present invention.
- the n + layers 6 are coupled to each other from the corners of the p + layer 3 toward the corners of the other cells 20 by the coupling portions 3 a.
- each cell 20 is created with a hexagonal cell pattern. Not only this but each cell 20 is good also as a square cell.
- FIG. 3 is a chart showing the measurement results of the electrical characteristics of the SiC-MOSFET prepared by each example of the present invention.
- the chip size of the embodiment of the present invention is 3 mm square, the active area is 5.27 mm 2 , and the rated current is 25A.
- the on-resistance (RonA) is a sufficiently low value of 2.8 m ⁇ cm 2, and the initial device breakdown voltage is 1450 V, indicating sufficiently good characteristics as a 1200 V device.
- FIG. 4 is a table showing the actual measurement results of the device breakdown voltage when the device breakdown voltage and the width of the n-type striking layer are changed between Example 1 and the comparative example.
- the comparative example is a SiC-MOSFET in which the p + layer 3 is not coupled between cells at all.
- the concentration thickness of each layer of the element is as described above.
- Example 1 of the present invention achieves a high breakdown voltage characteristic of 1400 V or higher, which is a sufficient breakdown voltage characteristic for a 1200 V device.
- the on-resistance is the same in both Example 1 and Comparative Example, and it has been found that forming a cell under the gate pad as in Example 1 is effective in reducing the on-resistance.
- the distance between the p + layers 3 is set to 1.0 ⁇ m or less, and the napping layer 6 has a bounce concentration. It has been found that it must be reduced to one fifth.
- the on-resistance in the comparative example under this condition showed an extremely high value of 10.8 m ⁇ cm 2 . Thereby, the present invention has a smaller on-resistance than that of the comparative example, and can simultaneously improve the element withstand voltage characteristic.
- FIG. 5 is a chart showing the measurement results of the load short-circuit withstand capability of the SiC-MOSFET of Example 1.
- FIG. 6 is a chart showing the evaluation results of the turn-off breakdown resistance of the SiC-MOSFET of Example 1.
- the source-drain voltage was clamped at 1630 V (Vds clamp in FIG. 6), and it was confirmed that 100 A (four times the rated current) could be turned off at 150 ° C. without destruction. From this, it can be seen that Example 1 is an element that achieves a low on-resistance and has extremely large load short-circuit withstand capability and turn-off capability.
- the withstand voltage of the SiC-MOSFET of the comparative example was evaluated, so that the load short circuit withstand capability and the turn-off withstand capability were significantly inferior to those of the device of Example 1 (see FIG. 3).
- the crystallographic plane index of the n-type semiconductor substrate 1 is similarly formed on the surfaces inclined by 0 °, 2 °, 8 °, and 10 ° with respect to the (000-1) plane. Even in the fabricated element, there was almost no change in characteristics and it was good.
- FIG. 7 is a view showing a device structure under the gate pad of the SiC-MOSFET of the first embodiment.
- 7A is a plan view
- FIG. 7B is a sectional view taken along the line AA in FIG. 7A
- FIG. 7C is a sectional view taken along the line BB in FIG. 7A, omitting the gate electrode and the oxide film. It is.
- the n-type semiconductor is electrically connected from the source region 71 under the source pad under the gate pad.
- the source region 70 is formed.
- This n-type semiconductor source region 70 must be separated from the n-type semiconductor region 73 to be a well by a p-type semiconductor region 72.
- the source region 70 under the gate pad is in a straight line, and a p layer (second conductivity type region) 74 for protecting the gate oxide film is provided orthogonal to the source region 70.
- FIG. 8 is a view showing another device structure under the gate pad of the SiC-MOSFET of the first embodiment.
- 8A is a plan view
- FIG. 8B is a cross-sectional view taken along the line CC of FIG. 8A.
- the gate electrode and the oxide film are omitted.
- a source region 71 under the gate pad is formed in a hexagonal mesh pattern.
- a p layer 74 for protecting the gate oxide film is floating in the center of the hexagonal source region 70.
- the shape of the source region 71 is not limited to a hexagon and can be a polygon.
- the device utilization area within the same device area can be increased, and the on-resistance can be reduced.
- Example 2 In Example 2 of the present invention, a 1200 V, 25 A SiC-MOSFET was fabricated by the same manufacturing process as in Example 1.
- the crystallographic plane index of the n-type semiconductor substrate 1 is an n-type SiC layer containing about 1.8 ⁇ 10 16 cm ⁇ 3 of nitrogen on a plane inclined by 4 degrees with respect to the (0001) plane. 2 is epitaxially grown by about 10 ⁇ m.
- Other processes and the cell structure are the same as those in the first embodiment.
- the electrical characteristic evaluation result of the element of Example 2 is shown in FIG. 3 above, and the on-resistance increases by about 55% compared to Example 1, but it is sufficiently low for normal SiC-MOSFET. It can be seen that the resistance characteristic is exhibited.
- the n-type SiC layer 2 is similarly formed on a surface inclined by 0 °, 2 °, 8 °, and 10 ° with respect to the (0001) plane of the crystallographic plane index of the n-type semiconductor substrate 1.
- Example 3 In Example 3 of the present invention, a 1200 V, 25 A SiC-MOSFET was manufactured by the same manufacturing process as in Example 1.
- the crystallographic plane index of the n-type semiconductor substrate 1 is about 10 ⁇ m of an n-type SiC layer 2 containing about 1.8 ⁇ 10 16 cm ⁇ 3 of nitrogen on a plane inclined by 4 degrees with respect to the (000-1) plane. Epitaxial growth.
- FIG. 9 is a diagram showing the arrangement of the p + layer and the cell of the SiC-MOSFET according to the third embodiment of the present invention.
- the cells are formed in a stripe pattern. Therefore, the arrangement of the p + layer 3 is coupled by the coupling portion 3a of the p + layer 3 between the cells 20, 20.
- Other steps are the same as those in the first embodiment.
- the electrical property evaluation results of the fabricated device are shown in FIG. 3 and the on-resistance increases by about 10% compared to Example 1, but the on-resistance characteristics are sufficiently low for a normal SiC-MOSFET. It can be seen that high breakdown voltage characteristics are exhibited.
- Example 4 A manufacturing method of Example 4 of the present invention will be described. First, an n-type SiC semiconductor substrate 1 is prepared. A low resistance SiC semiconductor substrate 1 containing about 2 ⁇ 10 19 cm ⁇ 3 of nitrogen as an impurity was used. Next, the crystallographic plane index of the n-type semiconductor substrate 1 is an n-type SiC layer 2 containing about 1.8 ⁇ 10 16 cm ⁇ 3 of nitrogen on a plane inclined by 4 degrees with respect to the (000-1) plane. Is grown about 10 ⁇ m epitaxially. Next, a p + layer 3 having a width of 13 ⁇ m and a thickness of 0.5 ⁇ m is formed on the n-type SiC layer 2 by an epitaxial method.
- Aluminum was used as impurity ions at that time.
- the dose was set so that the impurity concentration was 1.0 ⁇ 10 18 cm ⁇ 3 .
- a part of the p + layer 3 is coupled to each other under the n-turnback layer 6 (see FIG. 2).
- a hexagonal cell pattern is used, but there is no problem even with a quadrangular cell.
- the distance between the p + layer 3 of a portion not bonded in between the p + layer 3 was set to 2 [mu] m.
- the p base layer 4 is formed on the p + layer 3 and the n-type SiC layer 2 to a thickness of 0.5 ⁇ m by an epitaxial growth method.
- the impurity at that time was aluminum, and the impurity concentration was set to 2.0 ⁇ 10 16 cm ⁇ 3 .
- nitrogen ions are selectively implanted as the n-back layer 6 to selectively form the n + source layer 7 and the p + contact layer 8 in the p base layer 4.
- the concentration, thickness, and width of the n-turnback layer 6 are the same as those in the first embodiment.
- activation annealing is performed.
- the heat treatment temperature and time during activation annealing are 1620 ° C. and 2 minutes, respectively.
- a gate oxide film having a thickness of 100 nm is formed by thermal oxidation, and annealed in the vicinity of 1000 ° C. in a hydrogen atmosphere.
- a film was formed with a thickness of 5 ⁇ m by sputtering.
- a nickel film was formed on the back surface of the device, and after heat treatment at 970 ° C., a back electrode 12 made of titanium, nickel, and gold was formed. Then, a protective film is added to the surface to complete the device.
- FIG. 3 shows the measurement results of the electrical characteristics of the SiC-MOSFET of Example 4 created in this way.
- the chip size is 3 mm square, the active area is 5.27 mm 2 , and the rated current is 25A.
- the on-resistance (RonA) is a sufficiently low value of 2.85 m ⁇ cm 2, and the initial device breakdown voltage is 1455 V, which is sufficiently good for a 1200 V device.
- the crystallographic plane index of the n-type semiconductor substrate 1 was similarly formed on a plane inclined at 0 °, 2 °, 8 °, and 10 ° with respect to the (000-1) plane. As a result of evaluation, there was almost no change in characteristics, and it was good.
- Example 5 In Example 5, a 1200 V, 25 A SiC-MOSFET was manufactured by the same manufacturing process as in Example 4. However, in Example 5, the crystallographic plane index of the n-type semiconductor substrate 1 is n-type SiC containing about 1.8 ⁇ 10 16 cm ⁇ 3 of nitrogen on a plane inclined by 4 degrees with respect to the (0001) plane. Layer 2 was epitaxially grown by about 10 ⁇ m. The other steps are exactly the same as in Example 4.
- FIG. 4 shows the result of evaluating the electrical characteristics of the manufactured element. Although the on-resistance increases by about 50% with respect to Example 4, it can be seen that the on-resistance characteristics are sufficiently low for a normal SiC-MOSFET.
- the crystallographic plane index of the n-type semiconductor substrate 1 was similarly formed on a plane inclined at 0 °, 2 °, 8 °, and 10 ° with respect to the (0001) plane. As a result, there was almost no change in characteristics and it was good.
- FIG. 10 is a chart showing the turn-off switching waveform of the SiC-MOSFET in each embodiment
- FIG. 11 is a chart showing the turn-on switching waveform of the SiC-MOSFET in each embodiment.
- 7 shows the switching loss evaluation of SiC-MOSFETs produced in Examples 1 to 5.
- (A) is a measurement result at room temperature (RT)
- (b) is a measurement result at a temperature of 200 degrees.
- Turn-on loss and turn-off loss could be reduced, and good waveforms were obtained for both turn-on and turn-off switching.
- both turn-on and turn-off losses can be reduced by 60% or more with respect to the same rated Si-IGBT (1200 V, 25 A).
- the impurity concentration in the n-type semiconductor layer and the n-type semiconductor well region is greatly increased to sufficiently reduce the on-resistance, or the distance between the p-type semiconductor layer and the base layer is increased.
- the on-resistance is sufficiently lowered or a high voltage is applied between the source and the drain (the source is 0 V and the + voltage is applied to the drain)
- the gate oxide film on the n-type semiconductor well region is applied. A large electric field is not applied and a sufficient element breakdown voltage can be maintained. This is because the depletion layer tends to spread laterally along the p + contact layer.
- the depletion layer is likely to spread even if the impurity concentration of the n-type semiconductor layer and the n-type semiconductor well region is set higher than that of the conventional Si-MOSFET.
- the on-resistance can be reduced while maintaining a sufficient device breakdown voltage.
- the p-type base layer when the p-type base layer is formed by the epitaxial growth method, it can be flattened to the extent that there is almost no surface roughness, so that the mobility of the MOSFET portion on the surface becomes extremely high, and as a result, the on-resistance can be further reduced. it can.
- the crystallographic plane index of the n-type semiconductor substrate is a plane parallel to the (000-1) plane or within 10 degrees, or the crystallographic plane of the n-type semiconductor substrate.
- the effective element area can be increased and the on-resistance can be reduced without requiring a complicated hierarchical electrode structure. become able to.
- the MOSFET is described as an example of the silicon carbide semiconductor device of the present invention, but the present invention is not limited to this.
- the present invention can be similarly applied to an IGBT, and even when a high voltage is applied, the gate oxide film is not destroyed and has reliability and low on-resistance.
- power devices such as MOSFETs and IGBTs that have a low on-resistance, a large breakdown resistance, and a high-speed switching characteristic while maintaining a sufficient element breakdown voltage characteristic regardless of the crystal plane orientation of the substrate. It becomes possible to provide.
- the present invention can be applied to all power devices using a SiC substrate, and is useful for manufacturing MOSFETs and IGBTs.
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Abstract
炭化珪素半導体装置は、第1導電型の半導体基板(1)上に形成された低不純物濃度の第1導電型の半導体層(2)と、第1導電型の半導体層(2)に選択的に形成された高不純物濃度の第2導電型の半導体層(3)と、第2導電型の半導体層(3)の表面に形成された低不純物濃度の第2導電型のベース層(4)と、ベース層(4)の表面層に選択的に形成された第1導電型のソース領域(7)と、表面からベース層(4)を貫通して第1導電型の半導体層(2)に達する第1導電型のウェル領域(6)と、ソース領域(7)とウェル領域(6)とに挟まれたベース層(4)の表面にゲート絶縁膜を介して形成されたゲート電極(9)とを有する。異なるセルのそれぞれの第2導電型の半導体層(3)の一部同士を、ウェル領域(6)の下の領域で互いに結合部(3a)により結合させることで、高電圧印加時においても、ゲート酸化膜が破壊されずに信頼性を有し、低オン抵抗化できる。
Description
本発明は、ワイドバンドギャップ材料のひとつである炭化珪素を半導体として用い高耐圧大電流を制御する炭化珪素半導体装置およびその製造方法に関する。
高耐圧、大電流を制御するパワー半導体素子の材料として、従来はシリコン(Si)単結晶が用いられていた。パワー半導体素子はいくつかの種類があり、用途に合わせてそれらが使い分けられている。例えば、バイポーラトランジスタやIGBT(絶縁ゲート型バイポーラトランジスタ)は、電流密度は多く取れるものの高速でのスイッチングができず、バイポーラトランジスタでは、数kHz、IGBTでは20kHz程度の周波数がその使用限界である。一方、パワーMOSFETは、大電流は取れないものの、数MHzと高速に使用できる。しかしながら、市場では大電流と高速性を兼ね備えたパワーデバイスへの要求が強く、IGBTやパワーMOSFETの改良に力が注がれてきており、現在では、ほぼ材料限界に近いところまで開発が進んできた。
図12は、一般的なMOSFETの断面図である。n+基板101上にn-ドリフト層102を積層形成し、このn-ドリフト層102上に、pベース層103を形成し、このpベース層103の表面層に選択的にn+ソース層104を形成している。そして、n-ドリフト層102と、pベース層103、ならびにn+ソース層104の上に、ゲート絶縁膜106を介してゲート電極107が形成されている。
さらに、近年では超接合型MOSFETが注目を浴びている。図13~15に代表的な素子の断面構造を示す。超接合型MOSFETとしては、例えば下記非特許文献1が開示され、CoolMOSFETとして下記非特許文献2が開示されている。これらの技術では、n-ドリフト層に縦方向にp層110を柱状構造に形成することで、ソース・ドレイン間の耐圧特性を劣化させることなく、オン抵抗を格段に向上できる。
また、パワー半導体素子の観点からの材料検討も行われ、下記非特許文献3に開示されているように、炭化珪素(SiC)が次世代のパワー半導体素子として、低オン電圧、高速・高温特性に優れた素子として最近注目を集めている。このSiCは、化学的に非常に安定な材料であり、バンドギャップが3eVと広く、高温でも半導体として極めて安定的に使用できる。また、最大電界強度もシリコンより1桁以上大きい。SiCは、シリコンにおける材料限界を超える可能性が大きいことから、パワー半導体用途、例えば、MOSFETにおける今後の伸長が大きく期待される。そして、そのオン抵抗が小さいことにより、高耐圧特性を維持したまま、より一層の低オン抵抗を有する縦型SiC-MOSFETが期待されている。
一般的なSiC-MOSFETの断面構造についても、シリコンと同様(図12)に示すものである。n-ドリフト層102の上に積層されたpベース層103の表面層に、選択的にn+ソース層104を形成し、n-ドリフト層102とpベース層103、ならびにn+ソース層104の上に、ゲート絶縁膜106を介してゲート電極107が形成されて、基板101の裏面にドレイン電極108が形成される。
このように形成されたSiC-MOSFETは、スイッチングデバイスとして、低オン抵抗で高速スイッチングが可能な素子である。例えば、モータコントロール用インバータや無停電電源装置(UPS)などの電力変換装置に活用されることが期待されている。SiCは、ワイドバンドギャップ半導体材料であるために、上述したように、破壊電界強度がシリコンの約10倍と高く、オン抵抗が十分小さくなることが期待される。
また、さらなる低オン抵抗化についての施策について、有効素子面積を広げる上でゲートパッド下の領域にも素子構造を作り込む方法が開示されている(例えば、下記特許文献1~5参照。)。
Fujihira et al,JJAP vol.36 part1 no.10,pp.6254,1997
Deboy et al,IEEE IEDM 1998,pp.683
IEEE Transaction on Electron Devices Vol.36,p.1811,1989
しかしながら、SiCは、半導体の破壊電界強度がシリコン素子に比べて10倍高くなることから、特に、高電圧印加時の酸化膜への電界の負荷もシリコン素子に比べて大きくなる。このため、シリコンパワーデバイスでは酸化膜に大きな電界が加わる前にシリコンの破壊電界強度に達するために問題にならなかったことがSiCでは新たに生じる。すなわち、SiCでは大きな電界が加わることにより、酸化膜が破壊されることが問題となる。図12に示すSiC-MOSFETのゲート酸化膜106に大きな電界強度が印加されることとなり、ゲート酸化膜106が破壊されると信頼性に大きな問題が生じる。これは、SiC-MOSFETだけでなく、SiC-IGBTでも同様である。
また、上述したゲートパッド下の素子は、ゲートパッドと素子外部を接続する際に損傷を受けやすいことから、低オン抵抗化のための構造は具体化されていない。
本発明は、上記課題に鑑み、高電圧印加時においても、ゲート酸化膜が破壊されることがなく信頼性を有し、低オン抵抗を有する炭化珪素半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、本発明にかかる炭化珪素半導体装置は、次の特徴を有する。半導体基板内部に半導体装置構造が作り込まれ、前記半導体装置構造に電気的接触をとるための電極と、外部から前記電極と電気的接触をとるための電極パッドとを備え、前記電極パッドの下部の前記半導体基板にも前記半導体装置構造が作成されている。前記半導体装置構造は、第1導電型の半導体基板を備え、前記半導体基板上に低不純物濃度の第1導電型の半導体層が形成され、前記第1導電型の半導体層に高不純物濃度の第2導電型の半導体層が選択的に形成されている。前記第2導電型の半導体層の表面に低不純物濃度の第2導電型のベース層が形成され、前記ベース層の表面層に第1導電型のソース領域が選択的に形成されている。表面から前記ベース層を貫通して前記第1導電型の半導体層に達するように第1導電型のウェル領域が形成されている。前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面にゲート絶縁膜を介して制御電極が形成されている。そして、異なるセルのそれぞれの前記第2導電型の半導体層の一部同士が、前記ウェル領域の下の領域で互いに結合されている。
また、前記電極パッドがゲートパッドであることを特徴とする。
また、前記第1導電型の半導体基板の結晶学的面指数は(000-1)面に対して平行な面もしくは10度以内に傾いた面であることを特徴とする。
また、前記第1導電型の半導体基板の結晶学的面指数は(0001)面に対して平行な面もしくは10度以内に傾いた面であることを特徴とする。
また、前記ゲートパッド部分の前記ソース領域が前記ウェル領域によって、前記ゲートパッドの部分以外の前記半導体装置構造のソース領域と電気的に結合されていることを特徴とする。
また、前記ソース領域が第2導電型領域に挟まれてなることを特徴とする。
また、前記ゲートパッド部分の前記ソース領域が直線状に形成されたことを特徴とする。
また、前記ゲートパッド部分の前記ソース領域が多角形の網の目状に形成されたことを特徴とする。
また、本発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。炭化珪素半導体装置は、第1導電型の半導体基板を備え、前記半導体基板上に低不純物濃度の第1導電型の半導体層が形成され、前記第1導電型の半導体層に高不純物濃度の第2導電型の半導体層が選択的に形成されている。前記第2導電型の半導体層の表面に低不純物濃度の第2導電型のベース層が形成され、前記ベース層の表面層に第1導電型のソース領域が選択的に形成されている。表面から前記ベース層を貫通して前記第1導電型の半導体層に達するように第1導電型のウェル領域が形成され、前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面にゲート絶縁膜を介して制御電極が形成されている。そして、異なるセルのそれぞれの前記第2導電型の半導体層の一部同士が、前記ウェル領域の下の領域で互いに結合されている。このような炭化珪素半導体装置を製造する製造方法であって、前記半導体基板上に前記第1導電型の半導体層をエピタキシャル成長により形成する。続いて、前記第1導電型の半導体層の表面に前記第2導電型の半導体層をイオン注入法により選択的に形成し、前記第1導電型の半導体層と前記第2導電型の半導体層の上に、前記ベース層をエピタキシャル成長法により形成する。さらに、前記ベース層の表面層に前記ソース領域と、表面から前記ベース層を貫通して前記第1導電型の半導体層に達する前記ウェル領域とをイオン注入法により選択的に形成する。
上記構成によれば、ソース・ドレイン間に高電圧を印加しても、n型半導体ウェル領域の上のゲート酸化膜に大きな電界がかからず十分な素子耐圧を保持することができる。同様に、n型半導体層ならびにn型半導体ウェル領域の不純物濃度を大きく上げて、オン抵抗を十分下げた場合でも十分な素子耐圧を保持することができる。
本発明によれば、高電圧印加時においても、ゲート酸化膜が破壊されることがなく信頼性を有し、低オン抵抗化できるという効果を奏する。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置およびその製造方法の好適な実施例を詳細に説明する。
(実施例1)
図1は、本発明の実施例1のSiC-MOSFETの製造工程を示す断面図である。図1の(a)はp+層が結合していない部分の断面図、(b)は、p+層が結合している部分の断面図である。
図1は、本発明の実施例1のSiC-MOSFETの製造工程を示す断面図である。図1の(a)はp+層が結合していない部分の断面図、(b)は、p+層が結合している部分の断面図である。
本実施例では、縦型プレーナーゲートMOSFETとして、半導体材料として炭化珪素(SiC)を用い、素子耐圧1200VのMOSFETを示している。はじめに、(1)に示すように、n+型(第1導電型)のSiC半導体基板1を用意する。IGBTの場合には、p+型の半導体基板1を用いる。ここでは、不純物として窒素を2×1019cm-3程度含む低抵抗のSiC半導体基板1とした。このn+型半導体基板1の結晶学的面指数が(000-1)面に対して、4度傾いた面の上に、窒素を1.8×1016cm-3程度含むn-型(第1導電型)のSiC層2を10μm程度エピタキシャル成長により積層する。
次に、(2)に示すように、SiC層2の上に幅13μmで深さ0.5μmの第2導電型のp+層3をイオン注入法により形成する。その際のイオンは、例えばアルミニウムを用いる。また、不純物濃度は、1.0×1018cm-3となるようにドーズ量を設定した。その際、後述する第1導電型のn打ち返し層6の下でp+層3の一部を他のセル20との間で互いに結合するようにする(図1(b)の(4)参照、および平面図は図2参照)。また、p+層3間において結合していない箇所の距離は2μmとした。
その後、(3)に示すように、第2導電型のpベース層4をエピタキシャル成長法により0.5μm厚で前記p+層3ならびにn-型のSiC層2上に形成する。その際の不純物は、アルミニウムとし、不純物濃度は2.0×1016cm-3となるようにした。
その後、(4)に示すように、n打ち返し層6として、窒素イオンが5.0×1016cm-3、深さ1.5μm、幅2.0μmになるように選択的に注入する。そして、(5)に示すように、pベース層4内に第1導電型のn+ソース層7と、第2導電型のp+コンタクト層8を選択的に形成する。
その後、活性化アニールを実施する。熱処理温度・時間は1620℃・2分である。これにより、(6)に示すように、ゲート酸化膜を100nmの厚さで熱酸化により形成し、水素雰囲気中にて1000℃付近でアニールする。そして、リンがドープされた多結晶シリコン層をゲート酸化膜上にゲート電極9として形成し、パターニングする。
この後、(7)に示すように、層間絶縁膜10としてリンガラスを1.0μm厚で成膜後、パターニングしてから熱処理する。また、1%シリコンを含んだアルミニウムを表面にスパッタ法にて厚さ5μmで成膜し、表面電極(ソース電極)11を形成する。素子裏面にはニッケルを成膜し970℃で熱処理後、チタン、ニッケル、金からなる裏面電極12を成膜した。この後、保護膜を表面に付加して素子は完成する。
図2は、本発明の実施例1のSiC-MOSFETのp+層とセルの配置を表す平面図である。図2の例では、n打ち返し層6の下でp+層3の各角部から他のセル20の角部に向けて互いに結合部3aにより結合している。図2の例では、各セル20を6角形セルパターンにて作成した。これに限らず、各セル20を4角形セルとしてもよい。
図3は、本発明の各実施例により作成したSiC-MOSFETの電気特性の測定結果を示す図表である。本発明の実施例のチップサイズは3mm角であり、活性面積は5.27mm2であり、定格電流は25Aである。オン抵抗(RonA)は2.8mΩcm2と十分低い値を示し、初期の素子耐圧も1450Vとなり、1200V素子として十分良好な特性を示している。
また、比較例(従来技術)として、p+層3同士をまったく結合させないようにして作成したSiC-MOSFETを測定した。この比較例の場合、オン抵抗は、同等の2.8mΩcm2と十分低い値を示したが、ソース・ドレイン間に880Vを印加したところで、ゲート酸化膜が破壊した。このことから、本発明は十分な素子耐圧を維持しながら、極めて小さいオン抵抗を示していることが分かる。
図4は、実施例1と比較例の素子耐圧およびn打ち返し層の幅を変えた時の素子耐圧の実測結果を示す図表である。比較例は、上述したように、p+層3をセル間で全く結合させないSiC-MOSFETである。素子の各層の濃度厚さは上述のとおりである。その結果、本発明の実施例1の方が、1200Vデバイスとして十分な耐圧特性である1400V以上の高耐圧特性を実現していることが分かる。なお、オン抵抗は実施例1および比較例共に同一であり、実施例1のようにゲートパッド下にセルを作り込むことは、オン抵抗低減に効果があることが分かった。
比較例のSiC-MOSFETで本実施例1と同等の1400V以上の高耐圧特性を満足させるには、p+層3の間の距離を1.0μm以下にし、かつn打ち返し層6の打ち返し濃度を5分の1まで低減させなくてはならないことが分かった。また、この条件の比較例におけるオン抵抗は10.8mΩcm2と極めて高い値を示した。これにより、本発明は、比較例に比してオン抵抗が小さく、同時に素子耐圧特性を高めることができる。
図5は、実施例1のSiC-MOSFETの負荷短絡耐量の測定結果を示す図表である。負荷短絡耐量試験では、電源電圧を直接ソース・ドレイン間に印加し、その状態でゲート電極にVg=20Vの電圧を印加し、何μsecの期間、ゲート酸化膜の破壊が生じないかを評価する。測定時の条件は、電源電圧Vcc=800Vとし、また測定温度(Tj)は175℃とした。図5の測定波形に示すように、最大電流が素子定格の5倍である125Aを導通させても破壊せず、さらに15μsecでも破壊しないという十分な特性を示した。
図6は、実施例1のSiC-MOSFETのターンオフ破壊耐量の評価結果を示す図表である。ターンオフ耐量を評価したところ、ソース・ドレイン間電圧は1630Vにクランプされ(図6中のVds clamp)、破壊することなく100A(定格電流の4倍)を150℃にてオフできることを確認した。このことから、実施例1では低オン抵抗を実現し、かつ負荷短絡耐量、ターンオフ耐量が極めて大きい素子であるということがわかる。比較例のSiC-MOSFETの耐量を評価したところ、素子耐圧が十分でないために負荷短絡耐量、ターンオフ耐量とも本実施例1の素子に大きく劣る結果となった(図3参照)。
なお、前記n型半導体基板1の結晶学的面指数は(000-1)面に対し、SiC層2を0度、2度、8度、10度傾いた面上にそれぞれ同様に成膜し、作成した素子であっても特性の変化はほとんどなく良好であった。
図7は、実施例1のSiC-MOSFETのゲートパッド下の装置構造を示す図である。図7の(a)は平面図、(b)は(a)のA-A線断面図、(c)は(a)のB-B線断面図であり、ゲート電極及び酸化膜は省略してある。実施例1の構成において、さらに、オン抵抗を低抵抗化するには、図7に示すように、ゲートパッド下に、ソースパッド下のソース領域71からn型半導体を用いて電気的に接続されたソース領域70を形成する。このn型半導体のソース領域70はp型半導体領域72によってウェルとなるn型半導体領域73から分離されていなければならない。図7では、ゲートパッド下のソース領域70が一直線状になっており、ゲート酸化膜保護のためのp層(第2導電型領域)74をこのソース領域70に直交して設けている。
図8は、実施例1のSiC-MOSFETのゲートパッド下の他の装置構造を示す図である。図8の(a)は平面図、(b)は(a)のC-C線断面図であり、ゲート電極及び酸化膜は省略してある。ゲートパッド下のソース領域71を6角形の網の目状に形成している。そして、ゲート酸化膜保護のためのp層74が6角形のソース領域70の中心に浮遊しているものである。ソース領域71の形状は6角形に限らず多角形にできる。
これら図7、図8のように、ゲートパッド下にも素子を作製することにより、同一装置の面積内での素子利用面積を増やすことができ、オン抵抗を低減できるようになる。
(実施例2)
本発明の実施例2では、実施例1と同様の製造工程にて1200V、25AのSiC-MOSFETを作成した。この実施例2ではn型半導体基板1の結晶学的面指数は(0001)面に対して4度傾いた面の上に、窒素を1.8×1016cm-3程度含むn型SiC層2を10μm程度エピタキシャル成長させている。その他の工程、およびセル構造は実施例1と全く同一である。実施例2の素子の電気特性評価結果は、上記図3に示されており、オン抵抗は、実施例1に対し、55%ほど増加するが、通常のSiC-MOSFETに対しては十分低いオン抵抗特性を示していることがわかる。なお、n型半導体基板1の結晶学的面指数は(0001)面に対して0度、2度、8度、10度傾いた面上に、n型SiC層2を同様に成膜し、作成した素子についても素子評価を行ったところ、特性の変化はほとんどなく良好であった。
本発明の実施例2では、実施例1と同様の製造工程にて1200V、25AのSiC-MOSFETを作成した。この実施例2ではn型半導体基板1の結晶学的面指数は(0001)面に対して4度傾いた面の上に、窒素を1.8×1016cm-3程度含むn型SiC層2を10μm程度エピタキシャル成長させている。その他の工程、およびセル構造は実施例1と全く同一である。実施例2の素子の電気特性評価結果は、上記図3に示されており、オン抵抗は、実施例1に対し、55%ほど増加するが、通常のSiC-MOSFETに対しては十分低いオン抵抗特性を示していることがわかる。なお、n型半導体基板1の結晶学的面指数は(0001)面に対して0度、2度、8度、10度傾いた面上に、n型SiC層2を同様に成膜し、作成した素子についても素子評価を行ったところ、特性の変化はほとんどなく良好であった。
(実施例3)
本発明の実施例3では、実施例1と同様の製造工程にて1200V、25AのSiC-MOSFETを作製した。n型半導体基板1の結晶学的面指数は(000-1)面に対して4度傾いた面の上に窒素を1.8×1016cm-3程度含むn型SiC層2を10μm程度エピタキシャル成長させている。
本発明の実施例3では、実施例1と同様の製造工程にて1200V、25AのSiC-MOSFETを作製した。n型半導体基板1の結晶学的面指数は(000-1)面に対して4度傾いた面の上に窒素を1.8×1016cm-3程度含むn型SiC層2を10μm程度エピタキシャル成長させている。
図9は、本発明の実施例3のSiC-MOSFETのp+層とセルの配置を表す図である。図9に示すように、セルはストライプパターンで形成している。そのため、p+層3の配置は、セル20,20間のp+層3を結合部3aにより結合させている。その他の工程は実施例1と同一である。作成した素子の電気特性評価結果は、上記図3に示されており、オン抵抗は実施例1に対し、10%ほど増加するものの、通常のSiC-MOSFETに対しては十分低いオン抵抗特性と高耐圧特性を示していることがわかる。
(実施例4)
本発明の実施例4の製造方法について説明する。まず、n型のSiC半導体基板1を用意する。不純物として窒素を2×1019cm-3程度含む低抵抗のSiC半導体基板1を用いた。次に、n型半導体基板1の結晶学的面指数は(000-1)面に対して4度傾いた面の上に窒素を1.8×1016cm-3程度含むn型SiC層2を10μm程度エピタキシャル成長させる。つぎに、n型SiC層2の上に幅13μm、厚さ0.5μmのp+層3をエピタキシャル法で形成する。その際の不純物イオンにアルミニウムを用いた。また、不純物濃度は、1.0×1018cm-3となるようにドーズ量を設定した。その際、実施例1と同様、n打ち返し層6の下でp+層3の一部を互いに結合するようにする(図2参照)。実施例4では、6角形セルパターンにて作成したが、4角形セルなどでも問題ない。また、p+層3間において結合していない箇所のp+層3間の距離は2μmとした。
本発明の実施例4の製造方法について説明する。まず、n型のSiC半導体基板1を用意する。不純物として窒素を2×1019cm-3程度含む低抵抗のSiC半導体基板1を用いた。次に、n型半導体基板1の結晶学的面指数は(000-1)面に対して4度傾いた面の上に窒素を1.8×1016cm-3程度含むn型SiC層2を10μm程度エピタキシャル成長させる。つぎに、n型SiC層2の上に幅13μm、厚さ0.5μmのp+層3をエピタキシャル法で形成する。その際の不純物イオンにアルミニウムを用いた。また、不純物濃度は、1.0×1018cm-3となるようにドーズ量を設定した。その際、実施例1と同様、n打ち返し層6の下でp+層3の一部を互いに結合するようにする(図2参照)。実施例4では、6角形セルパターンにて作成したが、4角形セルなどでも問題ない。また、p+層3間において結合していない箇所のp+層3間の距離は2μmとした。
その後、pベース層4をエピタキシャル成長法により0.5μm厚でp+層3ならびにn型SiC層2上に形成する。その際の不純物はアルミニウムとし、不純物濃度は2.0×1016cm-3となるようにした。その後、n打ち返し層6として窒素イオンを選択的に注入し、n+ソース層7、p+コンタクト層8をpベース層4内に選択的に形成する。n打ち返し層6の濃度、厚さ、幅は実施例1と同じである。
その後活性化アニールを実施する。活性化アニール時の熱処理温度と時間は、それぞれ1620℃、2分である。その後、ゲート酸化膜100nmの厚さを熱酸化で形成し、水素雰囲気中にて1000℃付近でアニールする。リンがドープされた多結晶シリコン層をゲート電極として形成、パターニング後、層間絶縁膜10としてリンガラスを1.0μm厚で成膜およびパターニングして熱処理し、1%シリコンを含んだアルミニウムを表面にスパッタ法にて厚さ5μmで成膜した。素子裏面にはニッケルを成膜し970℃で熱処理後、チタン、ニッケル、金からなる裏面電極12を成膜した。そして保護膜を表面に付加して素子は完成する。
このようにして作成した実施例4のSiC-MOSFETの電気特性の測定結果を図3に示す。チップサイズは3mm角であり、活性面積は5.27mm2であり、定格電流は25Aである。オン抵抗(RonA)は2.85mΩcm2と十分低い値を示し、初期の素子耐圧も1455Vと、1200V素子として十分良好な特性を示している。なお、n型半導体基板1の結晶学的面指数は(000-1)面に対して0度、2度、8度、10度傾いた面上同様に成膜し、作成した素子についても素子評価を行ったところ、特性の変化はほとんどなく良好であった。
(実施例5)
実施例5では、実施例4と同様の製造工程にて1200V、25AのSiC-MOSFETを作製した。ただし、実施例5では、n型半導体基板1の結晶学的面指数は(0001)面に対して4度傾いた面の上に窒素を1.8×1016cm-3程度含むn型SiC層2を10μm程度エピタキシャル成長させた。その他の工程は実施例4と全く同一である。作製した素子の電気特性評価結果を図4に示す。オン抵抗は、実施例4に対し、50%ほど増加するものの、通常のSiC-MOSFETに対しては十分低いオン抵抗特性を示していることがわかる。なお、n型半導体基板1の結晶学的面指数は(0001)面に対して0度、2度、8度、10度傾いた面上同様に成膜し、作成した素子についても素子評価を行ったところ、特性の変化はほとんどなく良好であった。
実施例5では、実施例4と同様の製造工程にて1200V、25AのSiC-MOSFETを作製した。ただし、実施例5では、n型半導体基板1の結晶学的面指数は(0001)面に対して4度傾いた面の上に窒素を1.8×1016cm-3程度含むn型SiC層2を10μm程度エピタキシャル成長させた。その他の工程は実施例4と全く同一である。作製した素子の電気特性評価結果を図4に示す。オン抵抗は、実施例4に対し、50%ほど増加するものの、通常のSiC-MOSFETに対しては十分低いオン抵抗特性を示していることがわかる。なお、n型半導体基板1の結晶学的面指数は(0001)面に対して0度、2度、8度、10度傾いた面上同様に成膜し、作成した素子についても素子評価を行ったところ、特性の変化はほとんどなく良好であった。
図10は、各実施例のSiC-MOSFETのターンオフスイッチング波形を示す図表、図11は、各実施例のSiC-MOSFETのターンオンスイッチング波形を示す図表である。実施例1~5により作成したSiC-MOSFETのスイッチング損失評価を示している。それぞれ(a)は室温(RT)、(b)は温度200度の測定結果である。ターンオン損失およびターンオフ損失を低減でき、ターンオンおよびターンオフのスイッチングともに良好な波形が得られた。本発明のSiC-MOSFETによれば、図3に示すように、ターンオン、ターンオフ損失とも、同一定格のSi-IGBT(1200V、25A)に対し、60%以上もの低減を図ることができる。
上記構成によれば、n型半導体層ならびにn型半導体ウェル領域の不純物濃度を大きく上げて、オン抵抗を十分下げた場合、またはp型半導体層の間、およびベース層の間の距離を広げてオン抵抗を十分下げた場合、またはソース・ドレイン間に高電圧を印加した場合(ソースが0V、ドレインに+電圧を印加)、のいずれにおいても、n型半導体ウェル領域の上のゲート酸化膜に大きな電界がかからず十分な素子耐圧を保持することができる。これは空乏層がp+コンタクト層に沿って横方向に広がりやすくなるためである。その結果、n型半導体層ならびにn型半導体ウェル領域の不純物濃度を従来のSi-MOSFETよりも高く設定しても空乏層が広がりやすい設計であるため、p型のコンタクト層の間、ならびにp型のベース層の間の距離を広げて素子耐圧を十分保ちつつオン抵抗を小さくできる。
また、p型のベース層をエピタキシャル成長法によって形成した場合、表面荒れがほとんどない程度に平坦にできるため、表面のMOSFET部分の移動度が極めて大きくなり、その結果、オン抵抗をさらに小さくすることができる。
さらに、半導体材料に炭化珪素も用いる場合、n型半導体基板の結晶学的面指数は、(000-1)面に対して平行な面もしくは10度以内、またはn型半導体基板の結晶学的面指数は(0001)面に対して平行な面もしくは10度以内に設定することにより、ゲート酸化膜と半導体界面の界面準位密度を低減でき、MOSFET部分の移動度をさらに向上させることができる。その結果、オン抵抗を極めて小さくすることができる。
そして、ゲートパッド下にもソース領域を形成し、素子構造を作り込む構造とすることによって、複雑な階層状の電極構造を必要とせずとも有効素子面積を増大し、オン抵抗を小さくすることができるようになる。
上記の実施例では、本発明の炭化珪素半導体装置として、MOSFETを例に説明したが、これに限るものではない。例えば、IGBTにも同様に適用でき、高電圧印加時においても、ゲート酸化膜が破壊されることがなく信頼性を有し、低オン抵抗を有することができる。
そして、本発明によれば、基板の結晶面方位によらず十分な素子耐圧特性を保持したまま、低オン抵抗で破壊耐量が大きく、さらに高速スイッチング特性が可能なMOSFETならびにIGBT等のパワーデバイスを提供することが可能になる。
以上のように、本発明は、SiC基板を用いたパワーデバイス全般に適用することができ、MOSFETやIGBTの製造に有用である。
1 SiC半導体基板
2 SiC層
3 p+層
4 ベース層
6 n打ち返し層
7 ソース層
8 コンタクト層
11 ソース電極
12 裏面電極
20 セル
2 SiC層
3 p+層
4 ベース層
6 n打ち返し層
7 ソース層
8 コンタクト層
11 ソース電極
12 裏面電極
20 セル
Claims (9)
- 半導体基板内部に半導体装置構造が作り込まれ、前記半導体装置構造に電気的接触をとるための電極と、外部から前記電極と電気的接触をとるための電極パッドとを備え、前記電極パッドの下部の前記半導体基板にも前記半導体装置構造が作成された炭化珪素半導体装置であって、
前記半導体装置構造は、
第1導電型の半導体基板と、前記半導体基板上に形成された低不純物濃度の第1導電型の半導体層と、前記第1導電型の半導体層に選択的に形成された高不純物濃度の第2導電型の半導体層と、前記第2導電型の半導体層の表面に形成された低不純物濃度の第2導電型のベース層と、前記ベース層の表面層に選択的に形成された第1導電型のソース領域と、表面から前記ベース層を貫通して前記第1導電型の半導体層に達するように形成された第1導電型のウェル領域と、前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面にゲート絶縁膜を介して形成された制御電極とを具備し、
異なるセルのそれぞれの前記第2導電型の半導体層の一部同士が、前記ウェル領域の下の領域で互いに結合されていることを特徴とする炭化珪素半導体装置。 - 前記電極パッドがゲートパッドであることを特徴とする請求項1に記載の炭化珪素半導体装置。
- 前記第1導電型の半導体基板の結晶学的面指数は(000-1)面に対して平行な面もしくは10度以内に傾いた面であることを特徴とする請求項1に記載の炭化珪素半導体装置。
- 前記第1導電型の半導体基板の結晶学的面指数は(0001)面に対して平行な面もしくは10度以内に傾いた面であることを特徴とする請求項1に記載の炭化珪素半導体装置。
- 前記ゲートパッド部分の前記ソース領域が前記ウェル領域によって、前記ゲートパッドの部分以外の前記半導体装置構造のソース領域と電気的に結合されていることを特徴とする請求項2に記載の炭化珪素半導体装置。
- 前記ソース領域が第2導電型領域に挟まれてなることを特徴とする請求項5に記載の炭化珪素半導体装置。
- 前記ゲートパッド部分の前記ソース領域が直線状に形成されたことを特徴とする請求項5に記載の炭化珪素半導体装置。
- 前記ゲートパッド部分の前記ソース領域が多角形の網の目状に形成されたことを特徴とする請求項5に記載の炭化珪素半導体装置。
- 第1導電型の半導体基板と、前記半導体基板上に形成された低不純物濃度の第1導電型の半導体層と、前記第1導電型の半導体層に選択的に形成された高不純物濃度の第2導電型の半導体層と、前記第2導電型の半導体層の表面に形成された低不純物濃度の第2導電型のベース層と、前記ベース層の表面層に選択的に形成された第1導電型のソース領域と、表面から前記ベース層を貫通して前記第1導電型の半導体層に達するように形成された第1導電型のウェル領域と、前記ソース領域と前記ウェル領域とに挟まれた前記ベース層の表面にゲート絶縁膜を介して形成された制御電極と、を具備し、異なるセルのそれぞれの前記第2導電型の半導体層の一部同士が、前記ウェル領域の下の領域で互いに結合された炭化珪素半導体装置の製造方法であって、
前記半導体基板上に前記第1導電型の半導体層をエピタキシャル成長により形成し、
前記第1導電型の半導体層の表面に前記第2導電型の半導体層をイオン注入法により選択的に形成し、
前記第1導電型の半導体層と前記第2導電型の半導体層の上に、前記ベース層をエピタキシャル成長法により形成し、
前記ベース層の表面層に前記ソース領域と、表面から前記ベース層を貫通して前記第1導電型の半導体層に達する前記ウェル領域とをイオン注入法により選択的に形成した
ことを特徴とする炭化珪素半導体装置の製造方法。
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