JP6241958B2 - 高耐圧半導体装置およびその製造方法 - Google Patents
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Description
以下に添付図面を参照して、この発明にかかる高耐圧半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。また、ミラー指数の表記において、"−"はその直後の指数につくバーを意味しており、指数の前に"−"を付けることで負の指数を表している。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
以下、本発明の実施例1について、図面を参照して説明する。図1〜図7は、本発明の実施例1にかかるSiC−MOSFET製造工程の断面図である。各図において、(a)は、p+層3が結合していない部分の断面図、(b)は、p+層3が結合している部分の断面図である。この実施例1では、縦型プレーナーゲートMOSFETとして、半導体材料として炭化ケイ素を用い、素子耐圧1200VのMOSFETを示した。
図13は、本発明の実施例2にかかるSiC−MOSFETの断面図である。上述した実施例1と同様の製造工程にて1200V、25AのMOSFETを作製した。ただし、本実施例2ではp+層31の形成法を、pベース層4表面からトレンチをp+層3を貫通するまで掘り、その後、トレンチの底面におけるn-型SiC層2にアルミニウムをイオン注入させて形成した。その後、トレンチは金属電極ニッケルならびにアルミニウムで埋め込むように形成した。作製した素子の電気特性評価結果を図9に示す。オン抵抗、負荷短絡耐量とも実施例1と同等の特性を示しており良好であることがわかる。
実施例3は、実施例1と同様の製造工程にて1200V、25AのMOSFETを作製した。本実施例3では、p+層3に代えて、n-型SiC層2の表面層にpベース層4を選択的に形成し、さらにこのpベース層4およびn-型SiC層2上にpベース層4を堆積する。または、p+層3に代えて、n-型SiC層2の表面層にpベース層4を形成する。そして、pベース層4に、pベース層4を貫通しない深さでn打ち返し層6を形成する。
実施例4は、実施例2と同様の製造工程にて1200V、25AのMOSFETを作製した。本実施例4においても実施例3同様に、p+層3に代えて、n-型SiC層2の表面層にpベース層4を選択的に形成し、さらにこのpベース層4およびn-型SiC層2上にpベース層4を堆積する。または、p+層3に代えて、n-型SiC層2の表面層にpベース層4を形成する。そして、pベース層4に、pベース層4を貫通しない深さでn打ち返し層6を形成する。
実施例5では、上記の実施例1〜4に対し、不純物の導電型を変えたpチャネルMOSFETを作製しその特性を評価した。実施例5は、実施例1のp型とn型とを反転させたものであり、実施例1と同じ符号を付して説明する。まず、p+型SiC半導体基板1を用意する。ここでは、不純物としてアルミニウムを2×1019cm-3程度含む低抵抗のp+型SiC半導体基板1とした。前記p+型SiC半導体基板1の結晶学的面指数は(0001)に対して4°ほど傾いた面の上にアルミニウムを1.0×1016cm-3程度含むp-型SiC層2を10μm程度エピタキシャル成長させる。このp-型SiC層2の表面層に幅2μmで深さ0.3μmのn+層31をイオン注入法で形成する。その後加速エネルギーを減少させて、幅13μmで深さ0.5μmのn+層3をイオン注入法で形成する。その際のイオンはリンを用いた。またn+層31はn+層3の中心に配置するようにした。
実施例6は、実施例5と同様の製造工程にて1200V、25AのMOSFETを作製した。ただし本実施例6ではn+層31の形成法を、nベース層4表面からトレンチをn+層3を貫通するまで掘り、トレンチの底面におけるp-型SiC層2に窒素またはリンをイオン注入させて形成した。その後、トレンチは金属電極(ニッケルならびにアルミニウム)で埋め込むように形成した。断面構造図は図13と同じで、不純物の導電型が逆転した構造となる。作製した素子の電気特性評価結果を図9に示す。オン抵抗、負荷短絡耐量とも実施例5とほぼ同等の特性を示しており良好であることがわかった。
実施例7は、実施例5と同様の製造工程にて1200V、25AのMOSFETを作製した。ただし本実施例7においても、実施例3同様に、n+層3を形成せず、nベース層4をイオン注入法で形成する。その他の工程、セル構造は実施例5と同一である。作製した素子の電気特性評価結果を図9に示す。オン抵抗は実施例5に対し、15%ほど増加しているが通常のSiC−MOSFETに対しては十分良好な抵抗特性を示していることがわかる。
実施例8は、実施例6と同様の製造工程にて1200V、25AのMOSFETを作製した。この本実施例8においても、実施例3同様に、n+層3を形成せず、nベース層4をイオン注入法で形成する。その他の工程、セル構造は実施例6と同一である。作製した素子の電気特性評価結果を図9に示す。オン抵抗は実施例5に対し、15%ほど増加しているが通常のSiC−MOSFETに対しては十分良好な抵抗特性を示していることがわかる。
図14は、本発明の実施例9にかかるSiC−MOSFETのp+層とセルの配置を表す平面図である。実施例9は、実施例1、2と同様の製造工程にて1200V、25AのMOSFETを作製した。本実施例9ではストライプセルパターンで設計した。そのため、p+層3の配置は図14に示す構造でp+層3同士を結合させている。その他の工程は実施例1、2と同一である。作製した素子の電気特性評価結果を図9に示す。オン抵抗は実施例1に対し、10%ほど増加するものの、他の特性はほとんど劣化せず通常のSiC−MOSFETに対しては十分低いオン抵抗特性と高耐圧特性を示していることがわかる。
実施例10は、実施例5、6と同様の製造工程にて1200V、25AのMOSFETを作製した。本実施例10ではストライプセルパターンで設計した。そのため、n+層3の配置は、図14同様の構造によりn+層3同士を結合させている。その他の工程は実施例5,6と同一である。作製した素子の電気特性評価結果を図9に示す。オン抵抗は実施例5,6に対し、20%ほど増加するものの、他の特性はほとんど劣化せず通常のSiC−MOSFETに対しては十分低いオン抵抗特性と高耐圧特性を示していることがわかる。
2 第1導電型半導体層
3 第2導電型高濃度半導体層
4 第2導電型低濃度半導体層
5 第1導電型ソース領域
6 第1導電型ウェル領域
8 ゲート電極層
10 ソース電極
11 ドレイン電極
13 結合部
31 第2導電型領域
Claims (7)
- 第1導電型半導体基板と、
前記第1導電型半導体基板上に形成され、前記第1導電型半導体基板よりも低濃度な第1導電型半導体層と、
前記第1導電型半導体層の表面に選択的に形成された高濃度の第2導電型高濃度半導体層と、
前記第1導電型半導体層ならびに前記第2導電型高濃度半導体層の上に形成された前記第2導電型高濃度半導体層よりも低濃度の第2導電型低濃度半導体層と、
前記第2導電型低濃度半導体層の表面層に選択的に形成された第1導電型ソース領域と、
前記第2導電型低濃度半導体層の表面から前記第2導電型低濃度半導体層を貫通して前記第1導電型半導体層に達するように形成された第1導電型ウェル領域と、
前記第1導電型ソース領域と前記第1導電型ウェル領域とに挟まれた前記第2導電型低濃度半導体層の表面露出部上にゲート絶縁膜を介して設けられたゲート電極層と、
前記第1導電型ソース領域と前記第2導電型低濃度半導体層とに接触するソース電極と、
前記第1導電型半導体基板の裏面に設けられたドレイン電極を有する縦型の高耐圧半導体装置において、
前記第2導電型低濃度半導体層の前記ドレイン電極側の全面下に前記第2導電型高濃度半導体層が設けられ、前記第2導電型高濃度半導体層の前記ドレイン電極側の一部にさらに第2導電型高濃度領域が設けられ、当該第2導電型高濃度半導体層は、隣に配置される前記第2導電型高濃度半導体層と、前記第1導電型ウェル領域の前記ドレイン電極側の領域で部分的に結合されていることを特徴とする高耐圧半導体装置。 - 第1導電型半導体基板と、
前記第1導電型半導体基板上に形成され、前記第1導電型半導体基板よりも低濃度な第1導電型半導体層と、
前記第1導電型半導体層の表面に選択的に形成された高濃度の第2導電型高濃度半導体層と、
前記第1導電型半導体層ならびに前記第2導電型高濃度半導体層の上に形成された前記第2導電型高濃度半導体層よりも低濃度の第2導電型低濃度半導体層と、
前記第2導電型低濃度半導体層の表面層に選択的に形成された第1導電型ソース領域と、
前記第2導電型低濃度半導体層の表面から前記第2導電型低濃度半導体層を貫通して前記第1導電型半導体層に達するように形成された第1導電型ウェル領域と、
前記第1導電型ソース領域と前記第1導電型ウェル領域とに挟まれた前記第2導電型低濃度半導体層の表面露出部上にゲート絶縁膜を介して設けられたゲート電極層と、
前記第1導電型ソース領域と前記第2導電型低濃度半導体層とに接触するソース電極と、
前記第1導電型半導体基板の裏面に設けられたドレイン電極を有する縦型の高耐圧半導体装置において、
前記第2導電型低濃度半導体層の前記ドレイン電極側の全面下に前記第2導電型高濃度半導体層が設けられ、前記第2導電型高濃度半導体層の前記ドレイン電極側の一部にさらに第2導電型高濃度領域が設けられ、当該第2導電型高濃度半導体層は、隣に配置される前記第2導電型高濃度半導体層と、前記第1導電型ウェル領域の前記ドレイン電極側の領域で部分的に結合されており、
おもて面側から前記第2導電型低濃度半導体層および前記第2導電型高濃度半導体層を貫通して前記第2導電型高濃度領域に達するトレンチをさらに備え、
前記ソース電極は、前記トレンチの内部に埋め込まれるように設けられていることを特徴とする高耐圧半導体装置。 - 前記第1導電型半導体基板の材料が炭化ケイ素であることを特徴とする請求項1または2に記載の高耐圧半導体装置。
- 前記第1導電型半導体基板の結晶学的面指数は(000−1)に対して平行な面もしくは10度以内に傾いた面であることを特徴とする請求項1〜3のいずれか一つに記載の高耐圧半導体装置。
- 前記第1導電型半導体基板の結晶学的面指数は(0001)に対して平行な面もしくは10度以内に傾いた面であることを特徴とする請求項1〜3のいずれか一つに記載の高耐圧半導体装置。
- 第1導電型半導体基板上に、前記第1導電型半導体基板よりも低濃度な第1導電型半導体層をエピタキシャル成長させる第1の工程と、
イオン注入法により、前記第1導電型半導体層の表面層に第2導電型高濃度領域を選択的に形成する第2の工程と、
イオン注入法により、前記第1導電型半導体層の表面層に第2導電型高濃度領域よりも浅い深さで、かつ第2導電型高濃度領域に接するように第2導電型高濃度半導体層を形成する第3の工程と、
前記第1導電型半導体層ならびに前記第2導電型高濃度半導体層の上に、第2導電型低濃度半導体層をエピタキシャル成長法により形成する第4の工程と、
前記第2導電型低濃度半導体層の表面層に選択的に第1導電型ソース領域と、おもて面側から前記第2導電型低濃度半導体層を貫通して前記第1導電型半導体層に達する第1導電型ウェル領域とをイオン注入法により形成する第5の工程と、
を有し、
前記第3の工程では、前記第2導電型高濃度半導体層の一部が前記第1導電型ウェル領域の下の領域で部分的に結合されるように前記第2導電型高濃度半導体層を形成することを特徴とする高耐圧半導体装置の製造方法。 - 第1導電型半導体基板上に、前記第1導電型半導体基板よりも低濃度な第1導電型半導体層をエピタキシャル成長させる第1の工程と、
イオン注入法により、前記第1導電型半導体層の表面層に第2導電型高濃度領域を選択的に形成する第2の工程と、
イオン注入法により、前記第1導電型半導体層の表面層に第2導電型高濃度領域よりも浅い深さで、かつ第2導電型高濃度領域に接するように第2導電型高濃度半導体層を形成する第3の工程と、
前記第1導電型半導体層ならびに前記第2導電型高濃度半導体層の上に、第2導電型低濃度半導体層をエピタキシャル成長法により形成する第4の工程と、
前記第2導電型低濃度半導体層の表面層に選択的に第1導電型ソース領域と、おもて面側から前記第2導電型低濃度半導体層を貫通して前記第1導電型半導体層に達する第1導電型ウェル領域とをイオン注入法により形成する第5の工程と、
前記第1導電型半導体層の表面から前記第2導電型高濃度半導体層を貫通するトレンチ溝を形成し、当該トレンチ溝の底面に前記第2導電型高濃度領域をイオン注入法により形成し、前記トレンチを金属電極で埋め込む第6の工程と、を有し、
前記第3の工程では、前記第2導電型高濃度半導体層の一部が前記第1導電型ウェル領域の下の領域で部分的に結合されるように前記第2導電型高濃度半導体層を形成することを特徴とする高耐圧半導体装置の製造方法。
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