JP4623259B2 - ショットキバリアを有する半導体装置 - Google Patents

Description

本発明は、ショットキバリアダイオ−ド等のショットキバリアを有する半導体装置に関する。

従来のショットキバリアダイオードは、図１に示すように、Ｎ⁺型半導体領域１と、その一方の主面に形成されたＮ型半導体領域２と、Ｎ型半導体領域２内に形成されたＰ型半導体領域から成るガードリング領域３とを有している。半導体基板の一方の主面には絶縁膜４が形成されており、Ｎ型半導体領域２の上面は絶縁膜４の中央側に設けられた開口から露出している。絶縁膜４の開口内に形成されたアノード電極５はＮ型半導体領域２の一方の主面に接触し、その界面にショットキ障壁を形成する。また、半導体基板の他方の主面にはカソード電極６が形成されており、Ｎ⁺型半導体領域１の他方の主面に低抵抗接触（オーミック接触）している。この種のショットキバリアは、例えば特開２００３−１７７１３号で公知である。

ガードリング領域３を有さない典型的なショットキバリアダイオードは、ＰＮ接合を用いた高速リカバリーダイオード等に比較して順方向電圧降下が低く、また、多数キャリアデバイスであるため逆回復時間ｔrrを極めて小さくできるという利点を有する。この反面、ショットキバリアダイオードは、ＰＮ接合ダイオードに比較して高耐圧化が難しく、また、絶縁膜とアノード電極との界面での電界集中により、逆方向電流が増大しやすいという欠点を有する。
このため、図１に示すように、絶縁膜４とアノード電極５との境界を含むようにガードリング領域３を形成し、ショットキバリアの周辺耐圧の向上、逆方向電流の抑制を図っている。
しかし、このようなガードリング領域３を形成したショットキバリアダイオードでは、ガードリング領域３から延びる空乏層がＮ⁺型半導体領域１に到達することで耐圧が決定される。即ち、空乏層の広がりがＮ⁺型半導体領域１で制限され、耐圧向上も制限される。このため、高耐圧化を図るためには、Ｎ型半導体領域２の比抵抗を高くし、且つＮ型半導体領域２の厚みを大きくする必要がある。
ところで、高耐圧化を図るためにＮ型半導体領域２の比抵抗を高くし、またＮ型半導体領域２の厚みを大きくすると、ショットキバリアダイオードの利点である高周波特性（スイッチング特性）と順方向特性が著しく損なわれる。
特開２００３−１７７１３号公報

そこで、本発明が解決しようとする課題は、順方向特性及び耐圧特性の両方を良くすることができるショットキバリアを有する半導体装置を得ることが困難なことである。

上記課題を解決するための本発明は、半導体基板と第１及び第２の電極とを備え、
前記基板は、
該基板の一方の主面に露出する部分を有するように配置された第１導電型の第１の半導体領域と、
前記第１の半導体領域と前記基板の他方の主面との間に配置され且つ前記第１の半導体領域よりも高い不純物濃度を有している第１導電型の第２の半導体領域と、
断面形状において、前記基板の一方の主面から前記第１の半導体領域の中に延びており且つ所定の相互間隔を有している複数の領域又は複数の部分から成る第２導電型の第３の半導体領域と、
平面的に見て前記第３の半導体領域の外側を前記第１の半導体領域を介して連続的又は断続的に囲むように配置され且つ前記基板の一方の主面から前記第１の半導体領域の中に延びている第２導電型の第４の半導体領域と、
前記第３の半導体領域の複数の領域の相互間又は前記第３の半導体領域の前記複数の部分の相互間の少なくとも一部を埋めるように配置され且つ前記第１の半導体領域よりも高い不純物濃度を有している第１導電型の第５の半導体領域と
を有し、
前記第４の半導体領域は、前記第３の半導体領域から前記基板の外側に向かって順に配置された複数の外側半導体領域を有し、前記複数の外側半導体領域は前記基板の一方の主面から前記第１の半導体領域の中に延びており、
前記複数の外側半導体領域の相互間隔は前記第３の半導体領域の複数の領域の相互間隔又は前記第３の半導体領域の複数の部分の相互間隔よりも小さく、且つ前記複数の外側半導体領域の相互間には前記第５の半導体領域が形成されておらず、
前記第１の電極は、前記基板の一方の主面上に配置されて前記第１の半導体領域及び前記第５の半導体領域にショットキ接触し且つ前記第３の半導体領域にオーミック接触し、
前記第２の電極は、前記第２の半導体領域に電気的に接続され、
前記第３の半導体領域の不純物濃度及び幅は、前記第１及び第２の電極間に定格の逆方向電圧又は許容最大逆方向電圧が印加された時に前記第３の半導体領域の内部の全体に空乏層が広がるように決定され、
前記第３の半導体領域の複数の領域の相互間又は前記第３の半導体領域の複数の部分の相互間の幅は、前記第１及び第２の電極間に定格の逆方向電圧又は許容最大逆方向電圧が印加された時に前記相互間の全部に空乏層が広がるように決定されていることを特徴とするショットキバリアを有する半導体装置に係わるものである。

なお、請求項２に示すように、前記第４の半導体領域が１つのときは、前記第１の電極に前記第４の半導体領域を接触させないことが望ましい。
また、請求項３に示すように、前記第１の電極は、前記第４の半導体領域としての前記複数の外側半導体領域の内の内周側に配置された外側半導体領域に接触し、外周側に配置された外側半導体領域に接触していないことが望ましい。
また、請求項４に示すように、前記第５の半導体領域は前記第３の半導体領域の深さと同一又はこれよりも浅く形成されていることが望ましい。
また、請求項５に示すように、前記第３及び第５の半導体領域の深さは、前記第１の半導体領域の厚みの１／６以上であること望ましい。

本願の各請求項の発明によれば、前記第３の半導体領域の不純物濃度及び幅は、前記第１及び第２の電極間に定格の逆方向電圧又は許容最大逆方向電圧が印加された時に前記第３の半導体領域の内部の全体に空乏層が広がるように決定され、且つ前記第３の半導体領域の複数の領域の相互間又は前記第３の半導体領域の複数の部分の相互間の幅は、前記第１及び第２の電極間に定格の逆方向電圧又は許容最大逆方向電圧が印加された時に前記相互間の全部に空乏層が広がるように決定されているので、前記第３の半導体領域を空乏層の広がり部分として利用できる。このため、所望の厚さの空乏層を得る時に、前記第３の半導体領域から前記第２の半導体領域側に延ばす空乏層の厚みを抑えることができ、前記第１の半導体領域の厚さを薄くすることが可能になる。これにより、前記第１の半導体領域における順方向電圧の降下を小さくすることができる。また、空乏層の平坦性が改善され、高耐圧化が可能になる。
また、第３の半導体領域の相互間の第５の半導体領域に、逆方向電圧印加時に空乏層が良好に広がり、空乏層の平坦性が改善され、高耐圧化が向上する。また、順方向電圧印加時のショットキバリア即ちショットキ障壁を通って流れる多数キャリアの通路となる第５の半導体領域は第１の半導体領域よりも不純物濃度が高く且つ抵抗率が低いので、多数キャリアの通路の順方向電圧降下が小さくなる。
また、前記第４の半導体領域は、前記第３の半導体領域から前記基板の外側に向かって順に配置された複数の外側半導体領域を有し、前記複数の外側半導体領域の相互間隔は前記第３の半導体領域の複数の領域の相互間隔又は前記第３の半導体領域複数の複数の部分の相互間隔よりも小さく且つ前記複数の外側半導体領域の相互間隔には前記第５の半導体領域が形成されていないので、過渡的にパルス状の逆方向電圧が印加された場合でも、連続して一体化した空乏層を確実に得ることができ、この領域での電界集中を安定して緩和できる。このため、サージ耐量が向上する。また、第３の半導体領域の相互間隔が相対的に大きくなっているため、ショットキ接触の面積が比較的大きく取れ、順方向性を犠牲にすることなく、耐圧を向上できる。
また、請求項２の発明によれば、第４の半導体領域が第１の電極に接続されていないので、逆方向電圧印加時における第４の半導体領域と第１の半導体領域との間のＰＮ接合及びこの近傍での電界強度の変化が図１の従来構造の場合よりも緩やかになり、耐圧特性が良くなる。

次に、図２〜図９を参照して本発明の実施形態を説明する。

本発明の実施例１に従う半導体装置としてのショットキバリアを有するダイオードは図２に示すように、シリコン又は３−５族化合物半導体等の半導体基板１０と第１及び第２の電極１１、１２と、絶縁膜１３とから成る。
半導体基板１０は、第１の半導体領域としてのＮ型半導体領域１４と、第２の半導体領域としてのカソード側Ｎ⁺⁺型半導体領域１５と、第３の半導体領域としての内側Ｐ型半導体領域１６と、第４の半導体領域又はガードリング領域としての第１、第２及び第３の外側Ｐ型半導体領域１７ａ，17b、１７ｃと、第５の半導体領域としてのアノード側Ｎ⁺型半導体領域１８とから成り、例えば２７０〜２９０μｍの厚さH3を有する。

Ｎ型半導体領域１４は、カソード側Ｎ⁺⁺型半導体領域１５の上面に周知のエピタキシャル成長により形成されたものである。Ｎ型半導体領域１４の不純物濃度は７×１０¹⁴cm^-3〜２×１０¹⁵cm^-3であることが望ましく、この実施例だは９×１０¹⁴cm^-3であり、この比抵抗は２〜２．５Ωｃｍであり、従来のＪＢＳ構造のダイオード、即ちショットキ接合とＰＮ接合とが交互に配置されたダイオードのＮ型半導体領域の比抵抗（例えば４．５Ωｃｍ）よりも小さくなっている。これは、図２のダイオードは、従来のダイオードのようにガードリングから延びる空乏層がＮ⁺⁺型半導体領域１５に到達することで耐圧が決定される構造ではなく、後述のように半導体基板１０の一方の主面１９側に形成された内側Ｐ型半導体領域１６とＮ⁺型半導体領域１８を埋めるように形成される空乏層によって耐圧が負担される構造であり、アノード側Ｎ⁺型半導体領域１８及びＮ型半導体領域１４の比抵抗を相対的に小さく設定できるからである。
また、図２では、Ｎ型半導体領域１４の基板１０の一方の主面１９からの厚みH2が比較的薄い１６μｍに決定されている。これは、図２のダイオードでは図１の従来のダイオードのようにガードリング領域３から延びる空乏層がＮ⁺型半導体領域１に到達することによって耐圧が決定される構造でないためである。

カソード側Ｎ⁺⁺型半導体領域１５は、Ｎ型半導体領域１４よりも高い不純物濃度４×１０¹⁸ｃｍ^-3〜７×１０¹⁹ｃｍ^-3であることが望ましく、この実施例では２×１０¹⁹ｃｍ^-3であり且つ低い抵抗率を有し、Ｎ型半導体領域１４と基板１０の他方の主面２０との間に配置されている。

内側Ｐ型半導体領域１６は、図３に示すように平面的に見て分散配置された複数（２５個）の領域から成る。なお、図示を簡単にするために図３の内側Ｐ型半導体領域１６の数は、図２のその数よりも少なく示されている。各内側Ｐ型半導体領域１６は、図３の平面形状において所定の相互間隔Ｗ1 、例えば２．９４μｍを有して５行５列に規則正しく配置されている。また、図２の断面形状においても、内側Ｐ型半導体領域１６は基板１０の内側領域３１内に所定の相互間隔を有して並置されている。各内側Ｐ型半導体領域１６の深さは基板１０の一方の主面１９からのＮ型半導体領域１４の厚みＨ２の１／６以上且つＨｚ未満に設定されている。即ち、Ｐ型半導体領域１６はカソード側Ｎ⁺⁺型半導体領域１５に到達しない例えば３μｍの深さを有する。内側Ｐ型半導体領域１６の好ましい深さは第１の半導体領域１４の厚みＨ２の１／６〜１／２、より好ましい深さはＨ２の１／５〜１／３である。各内側Ｐ型半導体領域１６の相互間隔W1は３〜５μmであり、この幅Wpは３〜７であることが望ましく、これらのピッチは８〜１０μｍであることが望ましい。

外側Ｐ型半導体領域１７ａ、１７ｂ、１７ｃは、ガードリング領域及びFLR即ちフィールドリミッテングリングとして機能させるために、基板１０の内側領域３１即ちＮ⁺型半導体領域１８を囲む外側領域３２の中に環状に配置されている。外側Ｐ型半導体領域１７ａ、１７ｂ、１７ｃは内側Ｐ型半導体領域１６と実質的に同一の深さ、同一の不純物濃度に形成されている。第３の外側Ｐ型半導体領域１７ｃの表面は絶縁膜１３で覆われ、第１の電極１１に接続されていない。
第１、第２及び第３の外側Ｐ型半導体領域１７ａ、１７ｂ、１７ｃの相互間隔幅W２は０．１〜５μmであり、これらの幅は５〜６μmであり、これらのピッチは、内側Ｐ型半導体領域１６のピッチよりも狭く、例えば５〜１０μmである。
内側及び外側Ｐ型半導体領域１６、１７ａ、１７ｂ、１７ｃを同時に形成する時には、周知のフォトリソグラフィ技術によって形成したシリコン酸化膜等から成る拡散マスクを使用し、Ｎ型半導体領域１４即ち基板１０の一方の主面１９からＰ型不純物を選択的にイオン注入し、これを熱拡散（ドライブン）する。内側及び外側Ｐ型半導体領域１６、１７ａ、１７ｂ、１７ｃのＰ型不純物濃度はＮ型半導体領域１４のN型不純物濃度よりも高く、１×１０¹⁶ｃｍ^-3 〜１×１０¹⁷ｃｍ^-3であることが望ましく、この実施例では５×１０¹⁶ｃｍ^-3である。

アノード側Ｎ⁺型半導体領域１８は、内周側Ｐ型半導体領域１６の相互間及び内側Ｐ型半導体領域１６の最外周と第１の外側Ｐ型半導体領域１７ａとの間に配置され、図３の平面形状において網目状又は格子状パターンに形成されている。アノード側Ｎ⁺型半導体領域１８のＮ型不純物濃度はＮ型半導体領域１４のＮ型不純物濃度よりも高く且つ内側Ｐ型半導体領域１６のＰ型不純物濃度よりも少し低く、２×１０¹⁵ｃｍ^-3〜１×１０¹⁶ｃｍ^-3であることが望ましく、この実施例では１．６×１０¹⁵ｃｍ^-3である。
図２においてアノード側Ｎ⁺型半導体領域１８の基板１０の一方の主面１９からの深さは、２．９μｍであって、Ｐ型半導体領域１６の深さよりも若干浅い。アノード側Ｎ⁺型半導体領域１８の好ましい深さはＨ２の１／６〜１／２、より好ましい深さはＨ２の１／５〜１／３である。また、アノード側Ｎ⁺型半導体領域１８の幅はＰ型半導体領域１６の相互間隔Ｗ1 と同一の２．９４μｍである。
なお、アノード側Ｎ⁺型半導体領域１８の幅をＰ型半導体領域１６の相互間隔Ｗ1 よりも少し狭くすることができる。この場合には、Ｐ型半導体領域１６の相互間にＮ⁺型半導体領域１８とＮ型半導体領域１４との両方が配置される。

アノード側Ｎ⁺型半導体領域１８を形成する時には、Ｐ型半導体領域１６、１７ａ、１７ｂ、１７ｃの形成と同様に、Ｎ型半導体領域１４の主面即ち基板１０の一方の主面１９に、周知のフォトリソ技術によってシリコン酸化膜等から成る拡散マスクを形成し、このマスクを使用してＮ型不純物を選択的にイオン注入し、これを熱拡散（ドライブイン）する。

アノード電極即ち第１の電極１１は、Ｎ型半導体領域１４及びＮ⁺型半導体領域１８に対してショットキ障壁（バリア）を生成することができる金属（例えばチタンとアルミニウム）から成る。この第１の電極１１は、図２及び図３から明らかなように、基板１０の一方の主面１９に配置され、Ｎ⁺型半導体領域１８及びＮ型半導体領域１４にショットキ接触し、内側Ｐ型半導体領域１６と第１及び第２の外側Ｐ型半導体領域１７ａ、１７ｂに低抵抗接触している。しかし、第１の電極１１は第３の外側Ｐ型半導体領域１７ｃには接続されていない。また、第１の電極１１のパターンずれによる特性変動を抑えるために第１の電極１１の外縁が第２の外側Ｐ型半導体領域１７ｂの中間に位置している。第１の電極１１が形成されていない外側Ｐ型半導体領域１７ｂ、１７ｃの表面及びＮ型半導体領域１４の基板１０の一方の主面１９への露出面は例えば、シリコン酸化膜から成る絶縁膜１３で被覆されている。
なお、図２では第１の電極１１の外周端が第２の外側Ｐ型半導体領域１７ｂの上に配置されているが、絶縁膜１３の上にフィールドプレートとして延在させることができる。

カソード電極即ち第２の電極１２は、基板１０の他方の主面２０に配置され且つＮ⁺⁺型半導体領域１５に低抵抗接触即ち電気的に接続されている。

本実施例で重要なことは、第１及び第２の電極１１、１２間に定格の逆方向電圧又は許容最大逆方向電圧を印加した時に、空乏層がN⁺型半導体領域１８の全部及び内側P型半導体領域１６及び第１及び第２の外側P型半導体領域１７a、１７bの外側のみでなく、これ等の内部全体にも広がるようにP型半導体領域１６、１７a、１７b、１７cとN⁺型半導体領域１８とN型半導体領域１４の不純物濃度、及びこれ等の幅及び外側P型半導体領域１７a、１７b、１７cの相互間隔が決定されていることである。

図２のショットキバリアダイオードに順方向電圧、即ち第１の電極１１の電位が第２の電極１２の電位よりも高くなる電圧を第１及び第２の電極１１、１２間に印加すると、第１の電極１１とアノード側Ｎ⁺型半導体領域１８とＮ型半導体領域１４とカソード側Ｎ⁺⁺型半導体領域１５と第２の電極１２とから成る経路でショットキ障壁を通る多数キャリアに基づく電流が流れ、且つ第１の電極１１と内側Ｐ型半導体領域１６とＮ型半導体領域１４とカソード側Ｎ⁺⁺型半導体領域１５と第２の電極１２から成る通路でＰＮ接合を通る電流が流れる。

第１の電極１１の電位が第２の電極１２の電位よりも低くなる逆方向電圧を第１及び第２の電極１１、１２間に印加すると、内側Ｐ型半導体領域１６とＮ⁺型半導体領域１８との界面に形成されるＰＮ接合、内側Ｐ型半導体領域１６とＮ型半導体領域１４との界面に形成されるＰＮ接合、及び第１の電極１１とＮ⁺型半導体領域１８との界面に形成されるショットキ接合、及び外側Ｐ型半導体領域１７ａ、１７ｂ、１７ｃとＮ型半導体領域１４との間のＰＮ接合からそれぞれ空乏層が広がる。定格の逆方向電圧又は許容最大逆方向電圧が第１及び第２の電極１１、１２間に印加されると、図２で点線２１で示すように上記各接合から広がる空乏層の端面が連続して一体化される。内側Ｐ型半導体領域１６の内部の全体及びアノード側Ｎ⁺型半導体領域１８の全部に空乏層が広がる。また、最外周の内側Ｐ型半導体領域１６と第１の外側Ｐ型半導体領域１７ａとの間のＮ⁺型半導体領域１８も空乏層で埋められる。また、第１、第２及び第３の外側Ｐ型半導体領域１７ａ、１７ｂ、１７ｃの相互間が空乏層で埋められる。第３の外側Ｐ型半導体領域１７ｃは第１の電極１１に接続されていないが、周知のＦＬＲとして機能し、第１及び第２の電極１１、１２間の電圧を抵抗で分割した電位が第３の外側Ｐ型半導体領域１７ｃに与えられ、この第３の外側Ｐ型半導体領域１７ｃの囲りのＮ型半導体領域１４にも空乏層が広がる。図２では点線２１による空乏層がＮ型半導体領域１４内のみに延びているが、逆方向電圧が大きい時にはカソード側Ｎ⁺⁺型半導体領域１５に達する又は侵入するように空乏層が広がることもある。

本実施形態によれば次の効果が得られる。
（１） ガードリング領域及びFLRとして機能する第１、第２及び第３の外側Ｐ型半導体領域１７ａ、１７ｂ、１７ｃのみでなく、第１の電極１１に接続された複数の内側Ｐ型半導体領域１６を設けたので、基板１０の中央部分で平坦性が良く、基板１０の周辺部でなだらかに徐々に狭くなる空乏層を得ることができ、安定的に高耐圧化を達成することができる。
即ち、図１の従来のショットキバリアダイオードでは、Ｐ⁺型ガードリング領域３から延びる空乏層とショットキ接合から延びる空乏層との連続性が悪く、Ｐ型ガードリング領域３から延びる空乏層に逆方向電圧が集中的に加わり、この領域でピンポイント的にブレークダウンを発生することがあった。このため、ショットキバリアダイオードの高耐圧化が困難であり且つ量産時における耐圧のバラツキが大きくなった。これに対して、本発明に従う図２のショットキバリアダイオードでは、逆方向電圧印加時に、点線２１で示す空乏層を局所的電界集中を防ぐことができる理想又はこれに近い状態に形成することができ、高耐圧化が達成され且つ量産時における耐圧のバラツキが少なくなる。なお、基板１０の外周側でのブレークダウンの防止は、第３の外側Ｐ型半導体領域１７ｃを第１の電極１１に接続しないことによって達成されている。即ち、内側Ｐ型半導体領域１６とＮ型半導体領域１４との間のＰＮ接合には第１及び第２の電極１１、１２間の電圧が直接に印加され、空乏層が比較的大きく広がるが、第３の外側Ｐ型半導体領域１７ｃには第１及び第２の電極１１、１２間の電圧が分割して印加されるために第３の外側Ｐ型半導体領域１７ｃとＮ型半導体領域１４との間のＰＮ接合からの空乏層の広がりは内側Ｐ⁺型半導体領域１６からの空乏層の広がりよりも小さくなり、基板１０の周辺に向って徐々に狭くなる空乏層を得ることができ、耐圧特性が良くなる。
（２） 耐圧が図１の従来と同一で良い場合には、Ｎ型半導体領域１４の厚さを図１よりも薄く（例えば１／４）して順方向耐圧降下を小さくすることができる。
（３） 内側Ｐ型半導体領域１６を設けて耐圧向上を図っているにも拘らず、内側Ｐ型半導体領域１６の相互間にＮ型半導体領域１４よりも抵抗率の低いＮ⁺型半導体領域１８が配置されているので順方向電圧降下を小さくすることができる。
（４） ダイオードのスイッチング特性が比較的良好になる。即ち、図２のダイオードでは、電界緩和を良好に達成する空乏層を形成するＰＮ接合を得るための内側Ｐ型半導体領域１６の間に、Ｎ型半導体領域１４よりも相対的に不純物濃度の高いＮ⁺型半導体領域１８が形成されている。このため、図１の従来のガードリング領域３を備えたショットキバリアダイオードに比較してＰ型半導体領域１６、１７ａ、１７ｂ、１７ｃの面積は増大しているが、内側Ｐ型半導体領域１６の大部分は比較的不純物濃度の高いＮ⁺型半導体領域１８に接触しているので、内側Ｐ型半導体領域１６からの少数キャリアの注入量が抑制され且つ伝導度変調が抑制される。この結果、順方向電圧印加の終了時即ち逆方向電圧印加の開始時におけるＮ⁺型半導体領域１８における少数キャリアの蓄積量が少なくなり、アノード側Ｎ⁺型半導体領域１８を設けない場合に比べて逆回復時間が短くなり、スイッチング速度が速くなる。
（５） Ｎ型半導体領域１４の不純物濃度が従来のＪＢＳ構造のそれよりも低く決定され且つこの厚みＷ２も１６μｍと小さいので、内側Ｐ型半導体領域１６からＮ型半導体領域１４への少数キャリアの注入が従来のＪＢＳ構造の場合よりも少なくなり、逆回復時間が短くなり、スイッチング速度が速くなる。また、順方向電圧降下も従来のＪＢＳ構造のものよりも小さくなる。
（６）基板１０の第１の電極１１の周辺における絶縁膜１３の下に空乏層が形成されるので、逆方向電圧印加時の漏れ電流を小さくすることができる。
（７）内側Ｐ型半導体領域１６の不純物濃度及び幅は、第１及び第２の電極１１、１２間に定格の逆方向電圧又は許容最大逆方向電圧が印加された時に内側Ｐ型半導体領域１６の内部の全体に空乏層が広がるように決定され、且つ複数の内側Ｐ型半導体領域１６の相互間の幅は、第１及び第２の電極１１、１２間に定格の逆方向電圧又は許容最大逆方向電圧が印加された時に前記相互間の全部に空乏層が広がるように決定されているので、内側Ｐ型半導体領域１６を空乏層の広がり部分として利用できる。このため、所望の厚さの空乏層２１を得る時に、内側Ｐ型半導体領域１６からＮ⁺⁺型半導体領域１５側に延ばす空乏層を抑えることができ、耐圧が従来と同一でよい場合には、Ｎ型半導体領域１４の厚さを薄くすること又はＮ型半導体領域１４の不純物濃度を高くすることが可能になる。これにより、Ｎ型半導体領域１４における順方向電圧の降下を小さくすることができる。また、空乏層２１の平坦性が改善され、高耐圧化が可能になる。なお、もし、内側Ｐ型半導体領域１６の内部の全体に空乏層が広がらず且つ複数の内側Ｐ型半導体領域１６の相互間の全部に空乏層が広がらない場合は、空乏層２１の平坦性が悪くなり、耐圧改善の程度が悪くなる。
（８）複数の外側Ｐ型半導体領域１７ａ，１７ｂ，１７ｃの相互間隔は複数の内側Ｐ型半導体領域１６の相互間隔よりも小さく且つ複数の外側Ｐ型半導体領域１７ａ，１７ｂ，１７ｃの相互間隔にはＮ⁺型半導体領域１８が形成されていないので、過渡的にパルス状の逆方向電圧が印加された場合でも、連続して一体化した空乏層２１を確実に得ることができ、この領域での電界集中を安定して緩和できる。このため、サージ耐量が向上する。また、内側Ｐ型半導体領域１６の相互間隔が相対的に大きくなっているため、ショットキ接触の面積が比較的大きく取れ、順方向性を犠牲にすることなく、耐圧を向上できる。なお、複数の外側Ｐ型半導体領域１７ａ，１７ｂ，１７ｃの相互間隔を複数の内側Ｐ型半導体領域１６の相互間隔と同一にすると、連続して一体化した空乏層２１を確実に得ることが困難になる。
（９）第３の外側Ｐ型半導体領域１７ｃの内部の全体には空乏層が広がらないが、周知のＦＬＲの機能を有するので、第３の外側Ｐ型半導体領域１７ｃは耐圧向上に寄与する。

次に、図４を参照して実施例２のショットキバリアダイオードを説明する。但し、図４及び後述する図５〜９において、図２及び図３と実質的に同一の部分には同一の符号を付し、その説明を省略する。

図４は、実施例２に従うショットキバリアダイオードの約半分を示す。図４のショットキバリアダイオードは、図２のショットキバリアダイオードの第１、第２及び第３の外側P型半導体領域１７a、１７b、１７cの代りに、主としてガードリングとしての機能を有する５個の外側P型半導体領域１７と主としてFLR としての機能を有する４個の外側P型半導体領域１７´を設け、且つ第１の電極１１の外周部分を絶縁膜１３上に延在させ、且つ基板１０の外側表面にN⁺型半導体領域３０を設けた点で図２と相違している。図４における第１の外側領域３２の５個の外側P型半導体領域１７は図２の第１、第２及び第３の半導体領域１７a、１７b、１７cと同様な形状及びピッチに形成されている。即ち、第１の外側領域３２の外側P 型半導体領域１７の相互間隔は０．１〜２μm、これ等の幅は５〜６μm、これ等のピッチは５〜７μmに設定される。第１の外側領域３２よりも外周側の第２の外側領域３３の外側P型半導体領域１７´も第１の外側領域３２の外側P型半導体領域１７と同様に形成されている。即ち、第２の外側領域３３の外側P 型半導体領域１７´の相互間隔は１〜５μm、これ等の幅は５〜６μm、これ等のピッチは７〜１０μmに設定されている。図４のL1〜L7で示す部分の寸法をμmで例示すると、L1＝３０、L2＝４０、L３=４０、L4＝４０、L5＝５０、L6＝５０、L7＝６０である。
また、図４では第１の電極１１がバリア金属から成る第１の層１１aとAlからなり第２の層１１bで示されている。

図４の実施例２のショットキバリアダイオードの基本構造は図２と同一であるので、実施例２によっても実施例１と同一の効果を得ることができる。

図５及び図６に示す実施例３のショットキバリアダイオードは、図２の３個の外側P型半導体領域１７a、１７b、１７cの代りに１個の外側P型半導体領域１７を設け、この他は図２と実質的に同一に構成したものである。図５、図６の内側P型半導体領域１６及びN⁺型半導体領域１８は図２と同様に構成され、且つ外側P型半導体領域１７は図２の第３の外側半導体領域１７cと同様に構成されているので、図５の実施例３によっても図２の実施例１と同様な効果を得ることができる。なお、図５で点線で示すように第１の電極１１を絶縁膜１３の上に延在させることができる。

図７の実施例４のショットキバリアダイオードは、図５及び図６の外側Ｐ型半導体領域１７を１７ａ'に変形し、この他は図５及び図６と同一に構成したものである。図７の外側Ｐ型半導体領域１７ａ'は、複数個（２４個）設けられている。図７の複数個の外側Ｐ型半導体領域１７ａ'は、図６の外側Ｐ型半導体領域１７と同一の位置に分散配置されている。即ち、外側Ｐ型半導体領域１７ａ'は、定格の逆方向電圧印加時に、これ等の相互間のＮ型半導体領域１４が空乏層で埋まるような間隔Ｗ1 を有して断続的に配列されている。

図７のように外側Ｐ型半導体領域１７ａ'を形成しても逆方向電圧印加時には図５と同様な空乏層を得ることができる。従って、実施例４によっても実施例２と同一の効果を得ることができる。なお、図２及び図４の外側Ｐ型半導体領域１７ａ、１７ｂ、１７ｃ、１７、１７'も図７の外側Ｐ型半導体領域１７ａ'と同様なパターンとすることができる。

本発明は上述の実施形態に限定されるものでなく、例えば次の変形が可能なものである。
（１） 図８に示すように、内側Ｐ型半導体領域１６及びアノード側Ｎ⁺型半導体領域１８を環状に形成することができる。この場合にも、複数のＰ型半導体領域１６の相互間隔を空乏層で埋まるように設定する。これにより、実施例１〜４と同一の効果が得られる。
（２）図３、図６及び図７の内側Ｐ型半導体領域１６を図9に示すように櫛歯状に形成し、所定の相互間隔を有して並置された複数の部分を有するパターンとすることができる。また、内側Ｐ型半導体領域１６を格子状又は網目状又は複数の帯状体に形成することができる。内側Ｐ型半導体領域１６が櫛歯状又は格子状又は網目状又は複数の帯状体の場合も、これ等の複数の部分の相互間にアノード側Ｎ⁺型半導体領域１８を配置することが望ましい。
（３） カソード側Ｎ⁺型半導体領域１５の延長部を基板１０の一方の主面１９に導出し、ここに第２の電極１２を接続することができる。
（４） Ｐ型半導体領域１６、１７、１７'、１７ａ、１７ｂ、１７ｃの深さ及びＮ⁺型半導体領域１８の深さを任意に変えることができる。しかし、半導体基板１０の一方の主面１９に形成されるＰ型半導体領域１６、１７、１７'、１７ａ、１７ｂ、１７ｃとＮ⁺型半導体領域１８の深さは、半導体基板１０の一方の主面側に電界集中を良好に緩和できる空乏層を形成するために、Ｎ型半導体領域１４の厚みの１／６以上、好ましくは１／５以上に設定するのが望ましい。一方、Ｐ型半導体領域１６、１７、１７'、１７ａ、１７ｂ、１７ｃとＮ⁺型半導体領域１８があまり深すぎると、空乏層がポイント的にカソード側Ｎ⁺型半導体領域１５に到達し、高耐圧化が安定して得られない。従って、Ｎ型半導体領域１４の厚みの１／２以下、好ましく１／３以下に設定するのが望ましい。
（５） 各領域の不純物濃度を任意に変えることができる。しかし、所定の逆方向電圧が印加された時に、図２で点線２１で示すような連続した空乏層を得るために、Ｐ型半導体領域１６、１７、１７'、１７ａ、１７ｂ、１７ｃ及びアノード側Ｎ⁺型半導体領域１８の不純物濃度は、好ましくは、Ｎ型半導体領域１４の不純物濃度の５〜１００倍に設定する。

従来のショットキバリアダイオードの断面図である。 本発明の実施例１のショットキバリアダイオードを示す断面図である。 図２の半導体基板の表面を示す平面図である。 実施例２のショットキバリアダイオードの一部を図２と同様に示す断面図である。 実施例３のショットキバリアダイオードを図６のA-A線に相当する部分で示す断面図である。 図５の半導体基板の表面を示す平面図である。 実施例４のショットキバリアダイオードの半導体基板の表面を示す平面図である。 変形例のショットキバリアダイオードの半導体基板の表面の一部を示す平面図である。 別の変形例のショットキバリアダイオードの内側Ｐ型半導体領域を示す平面図である。

符号の説明

１０ 基板
１１、１２ 第１及び第２の電極
１４ Ｎ型半導体領域
１５ カソード側Ｎ⁺型半導体領域
１６ 内側Ｐ型半導体領域
１７、１７'、１７ａ、１７ｂ、１７ｃ 外側Ｐ型半導体領域
１８ アノード側Ｎ⁺型半導体領域

Claims (5)

1. 半導体基板と第１及び第２の電極とを備え、
   前記基板は、
   該基板の一方の主面に露出する部分を有するように配置された第１導電型の第１の半導体領域と、
   前記第１の半導体領域と前記基板の他方の主面との間に配置され且つ前記第１の半導体領域よりも高い不純物濃度を有している第１導電型の第２の半導体領域と、
   断面形状において、前記基板の一方の主面から前記第１の半導体領域の中に延びており且つ所定の相互間隔を有している複数の領域又は複数の部分から成る第２導電型の第３の半導体領域と、
   平面的に見て前記第３の半導体領域の外側を前記第１の半導体領域を介して連続的又は断続的に囲むように配置され且つ前記基板の一方の主面から前記第１の半導体領域の中に延びている第２導電型の第４の半導体領域と、
   前記第３の半導体領域の複数の領域の相互間又は前記第３の半導体領域の前記複数の部分の相互間の少なくとも一部を埋めるように配置され且つ前記第１の半導体領域よりも高い不純物濃度を有している第１導電型の第５の半導体領域と
   を有し、
   前記第４の半導体領域は、前記第３の半導体領域から前記基板の外側に向かって順に配置された複数の外側半導体領域を有し、前記複数の外側半導体領域は前記基板の一方の主面から前記第１の半導体領域の中に延びており、
   前記複数の外側半導体領域の相互間隔は前記第３の半導体領域の複数の領域の相互間隔又は前記第３の半導体領域の複数の部分の相互間隔よりも小さく、且つ前記複数の外側半導体領域の相互間には前記第５の半導体領域が形成されておらず、
   前記第１の電極は、前記基板の一方の主面上に配置されて前記第１の半導体領域及び前記第５の半導体領域にショットキ接触し且つ前記第３の半導体領域にオーミック接触し、
   前記第２の電極は、前記第２の半導体領域に電気的に接続され、
   前記第３の半導体領域の不純物濃度及び幅は、前記第１及び第２の電極間に定格の逆方向電圧又は許容最大逆方向電圧が印加された時に前記第３の半導体領域の内部の全体に空乏層が広がるように決定され、
   前記第３の半導体領域の複数の領域の相互間又は前記第３の半導体領域の複数の部分の相互間の幅は、前記第１及び第２の電極間に定格の逆方向電圧又は許容最大逆方向電圧が印加された時に前記相互間の全部に空乏層が広がるように決定されていることを特徴とするショットキバリアを有する半導体装置。
2. 前記第１の電極は、前記第４の半導体領域に接触していないことを特徴とする請求項１記載の半導体装置。
3. 前記第１の電極は、前記第４の半導体領域としての前記複数の外側半導体領域の内の内周側に配置された外側半導体領域に接触し、外周側に配置された外側半導体領域に接触していないことを特徴とする請求項１記載の半導体装置。
4. 前記第５の半導体領域は前記第３の半導体領域の深さと同一又はこれよりも浅く形成されていることを特徴とする請求項１記載の半導体装置。
5. 前記第３及び第５の半導体領域の深さは、前記第１の半導体領域の厚みの１／６以上であることを特徴とする請求項１記載の半導体装置。

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