WO2010116593A1 - 補正信号生成装置およびa/d変換装置 - Google Patents
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Definitions
- the present invention relates to a correction signal generation apparatus that outputs a correction signal for correcting linearity of an A / D conversion apparatus, and an A / D conversion apparatus that corrects linearity using the correction signal.
- the pulse delay circuit 81 has a configuration in which a plurality of delay units (NAND1, BUF1,..., BUF15) each consisting of various gate circuits are connected in a ring shape, As a power supply voltage of each delay unit, an analog input signal (voltage) Vin to be subjected to A / D conversion is supplied.
- NAND1, BUF1,..., BUF15 delay units
- the circulation pulse SP When the circulation pulse SP is input to the pulse delay circuit 81, the circulation pulse SP sequentially passes through each delay unit with a delay time corresponding to the power supply voltage, and circulates in the pulse delay circuit 81.
- the number of delay units through which the circulation pulse SP passes is determined by the delay time of the delay unit, that is, the analog input signal Vin supplied as the power supply voltage.
- the pulse passage stage number detection circuit 82 detects the number of stages (and the number of turns).
- the latch & encoder 83 captures the detection result of the pulse passage stage number detection circuit 82 at the timing when the latch pulse LP is input after the A / D conversion sampling time has elapsed after the input of the circulation pulse SP has started, and at that time A value obtained by encoding the number of passing stages of the circulation pulse SP is output as a digital value Cout after A / D conversion.
- the relationship between the delay time of the delay unit and the power supply voltage cannot be expressed by a linear function
- the input / output characteristic indicating a curve becomes a curve. Therefore, as a method of bringing the input / output characteristics close to an ideal straight line, the voltage range of the analog input signal that is the object of A / D conversion is divided into a plurality of regions in advance to obtain the result of A / D conversion. Then, an approximate expression obtained by connecting the values of the obtained A / D conversion results with straight lines is obtained, and the digital value actually A / D converted from the coordinate point obtained from the approximate expression is corrected.
- Has been proposed see Patent Document 2.
- the present invention has been made on the basis of the above problem recognition, and by actually generating a correction signal for correcting input / output characteristics of an A / D converter, a number of reference voltages are actually A / D converted.
- An object of the present invention is to provide a correction signal generation device that can easily correct input / output characteristics of an A / D conversion device. It is another object of the present invention to provide an A / D converter that can obtain input / output characteristics close to an ideal straight line by correcting a digital value after A / D conversion using this correction signal.
- a correction signal generation device is a correction signal generation device that generates a correction signal for correcting a digital signal obtained from an analog input voltage, and has a delay time corresponding to the magnitude of the analog input voltage.
- a first pulse delay circuit in which a plurality of delay units for delaying one pulse signal are connected, and a first number for detecting the number of stages in which the first pulse signal has passed through the delay unit in the first pulse delay circuit.
- a first stage number detection circuit having a pulse passage stage number detection circuit; a level shift circuit that outputs an analog voltage obtained by shifting a voltage level of the analog input voltage; and an analog voltage whose voltage level is shifted by the level shift circuit.
- a second pulse delay circuit in which a plurality of delay units for delaying the second pulse signal with a delay time according to the magnitude of
- a second stage number detection circuit having a second pulse passage stage number detection circuit for detecting the number of stages that the second pulse signal has passed through the delay unit in the second pulse delay circuit; and a predetermined voltage value
- a third pulse delay circuit in which a plurality of delay units for delaying the third pulse signal with a delay time corresponding to the magnitude of a certain analog reference voltage are connected; and the third pulse signal is the third pulse delay circuit.
- a third stage detection circuit having a third pulse passage stage number detection circuit for detecting the number of stages that have passed through the delay unit, and the second stage detection circuit detected by the first stage number detection circuit and the second stage number detection circuit.
- the difference in number of stages between the number of passing stages of the delay unit detected by the first stage number detecting circuit and the number of passing stages of the delay unit detected by the second stage number detecting circuit is determined in advance. You may hold
- the A / D converter of the present invention is an A / D converter for converting an analog input voltage into a digital signal, and delays the fourth pulse signal by a delay time corresponding to the magnitude of the analog input voltage.
- a fourth pulse delay circuit in which a plurality of delay units to be connected are connected, and a fourth pulse passing stage number for detecting the number of stages in which the fourth pulse signal has passed through the delay unit in the fourth pulse delay circuit in a predetermined time
- the digital signal output from the output circuit is corrected based on the output circuit that outputs the number of passing stages of the delay unit as a digital signal, the correction signal generation device, and the correction signal output from the correction signal generation device. And a correction circuit for outputting the corrected digital signal.
- the correction circuit of the present invention may average the correction signal output from the correction signal generation device and the digital signal output from the output circuit, and output the digital signal obtained by the average addition. .
- the second analog reference voltage and the analog reference voltage may be the same.
- a delay unit detected by the fifth stage number detection circuit is provided.
- a timer circuit for setting the predetermined time so that the number of passage stages is substantially the same as the number of stages of the third stage number detection circuit held by the correction signal output circuit.
- a correction signal generation device that generates a correction signal for correcting a curve (nonlinearity) of input / output characteristics of an A / D conversion device.
- FIG. 1 is a block diagram showing the configuration of the correction signal generation apparatus according to the present embodiment.
- the correction signal generation device 100 includes a stage number detection circuit 1, a level shift circuit 2, a stage number detection circuit 3, a correction signal output circuit 4, and a stage number detection circuit 5.
- the stage number detection circuit 1 includes a pulse delay circuit 11 and a pulse passage stage number detection circuit 12.
- the stage number detection circuit 3 includes a pulse delay circuit 31 and a pulse passage stage number detection circuit 32.
- the correction signal output circuit 4 includes an output stage number comparison circuit 41, a latch & encoder 42, a reference signal output circuit 43, and an output circuit 44.
- the stage number detection circuit 5 includes a pulse delay circuit 51 and a pulse passage stage number detection circuit 52.
- the stage number detection circuit 1 outputs a signal indicating the delay time of the circulation pulse SP corresponding to the voltage level (voltage value) of the analog input voltage Vin.
- the pulse delay circuit 11 has a configuration in which a 16-stage gate circuit (hereinafter referred to as a “delay unit”) having a delay amount corresponding to a power supply voltage is connected in a ring shape. This is a ring delay line (RDL).
- the first-stage delay unit NAND1 inputs the circular pulse SP to one input terminal and the output of the 16th delay unit BUF15 to the other input terminal.
- the gate circuit (for example, NAND circuit: NAND gate) that always inverts the output of the 16th stage delay unit BUF15.
- the delay unit BUF15 from the second stage delay unit BUF1 to the 16th stage delay unit BUF15 outputs a value input to the input terminal to the output terminal (for example, a negative circuit: a buffer circuit in which NOT gates are connected in two stages). It consists of
- the analog input voltage Vin is applied as a power supply voltage to the delay units (NAND1, BUF1,... BUF15).
- Each delay unit outputs the circulation pulse SP input from the preceding delay unit to the subsequent delay unit with a delay time corresponding to the voltage level of the power supply voltage (analog input voltage Vin).
- the delay units connected in a ring shape operate in the same manner, and the circulating pulse SP is sequentially transmitted from the preceding stage to the subsequent delay unit, so that the circulating pulse SP circulates in the pulse delay circuit 11.
- the process in which the circulating pulse SP circulates in the pulse delay circuit 11 will be specifically described as follows.
- the round pulse SP is not input to one input terminal of the first delay unit NAND1 (when the round pulse SP is at "L" level)
- the output terminal of the delay unit NAND1 depends on the input of the other input terminal. Instead, it becomes “H” level, and the output terminals of the delay units after the second delay unit BUF1 also become “H” level.
- the output terminal of the delay unit NAND1 is connected to the other input terminal at the final delay unit BUF15. Since the “H” level output from is input, it is switched to the “L” level with a delay time corresponding to the voltage level of the power supply voltage (analog input voltage Vin) by the input of the circulation pulse SP. Thereafter, the output terminals of the delay units after the second-stage delay unit BUF1 are also sequentially switched to the “L” level with a delay time corresponding to the voltage level of the power supply voltage (analog input voltage Vin).
- the output terminal of the last-stage delay unit BUF15 When the output terminal of the last-stage delay unit BUF15 is switched to the “L” level, the output terminal of the first-stage delay unit NAND1 receives the power supply voltage (analogue) because the output of the last-stage delay unit BUF15 is input to the input terminal. It switches to the “H” level with a delay time corresponding to the voltage level of the input voltage Vin). Thereafter, the output terminals of the delay units after the second-stage delay unit BUF1 are also sequentially switched to the “H” level with a delay time corresponding to the voltage level of the power supply voltage (analog input voltage Vin).
- the output terminal of the last-stage delay unit BUF15 When the output terminal of the last-stage delay unit BUF15 is switched to the “H” level, the output terminal of the first-stage delay unit NAND1 is switched to the “L” level in the next round. Thereafter, the output terminals of the delay units after the second delay unit BUF1 are also sequentially switched to the “L” level. Thereafter, while the circulation pulse SP is being input, the output terminal of the delay unit (BUF1,. The operation of switching to the output level is repeated, and as a result, the circulation pulse SP continues to circulate in the pulse delay circuit 11.
- the pulse delay is within a predetermined time.
- the number of stages of the delay unit through which the circulation pulse SP that circulates in the circuit 11 passes depends on the analog input voltage Vin.
- the pulse passage stage number detection circuit 12 is a circuit that detects the number of stages that the circulation pulse SP has passed through the delay unit in the pulse delay circuit 11. An output signal of each delay unit of the pulse delay circuit 11 is input to the pulse passage stage number detection circuit 12.
- the pulse passing stage number detection circuit 12 counts the number of times that the output terminal of the 16th delay unit BUF15 in the pulse delay circuit 11 is switched from "H" level to "L” level or from "L" level to “H” level. Is output as an 8-bit count value, and 16-bit data representing each state of the “H” level or “L” level input from each of the 16 delay units of the pulse delay circuit 11 is output. Output.
- the above 8-bit count value and 16-bit data output from the pulse passing stage number detection circuit 12 indicate how many rounds the circulation pulse SP has circulated in the pulse delay circuit 11 and to which delay unit has advanced. Is shown. For example, if the count value is 4 times, the output of the delay unit BUF4 at the fifth stage is “L” level, and the output of the delay unit BUF5 at the sixth stage is “H” level, the delay unit has passed.
- the stage number detection circuit 1 determines the number of stages through which the circulation pulse SP has passed through the delay unit in the pulse delay circuit 11 having the analog input voltage Vin as the power supply voltage, as 8-bit + 16-bit digital data (hereinafter referred to as “first” Output as “1 pass stage number data”).
- the level shift circuit 2 outputs a level shift voltage (Vin ⁇ Vin) obtained by shifting the level of the analog input voltage Vin by a predetermined minute voltage value ( ⁇ Vin).
- This level shift voltage becomes the power supply voltage of the delay unit in the stage number detection circuit 3.
- the level shift voltage is set to a voltage that is smaller than the analog input voltage Vin by a predetermined minute voltage value ⁇ Vin.
- the level shift voltage is set to be higher than the analog input voltage Vin.
- a voltage (Vin + ⁇ Vin) that is larger by a certain minute voltage value ⁇ Vin may be used.
- the stage number detection circuit 3 determines the number of passing stages of the delay unit in which the circulation pulse SP circulates according to the voltage level of the level shift voltage Vin ⁇ Vin from the level shift circuit 2, as digital data (hereinafter referred to as “first” 2 ”) and output the data.
- the stage number detection circuit 3 has the same configuration as the stage number detection circuit 1 except that the power supply voltage of the pulse delay circuit 31 is the level shift voltage Vin ⁇ Vin, and operates in the same manner. Accordingly, the first passing stage number data output from the stage number detecting circuit 1 and the second passing stage number data output from the stage number detecting circuit 3 are determined by a predetermined minute voltage value ( ⁇ Vin) of the delay unit. Only the value corresponding to the number of passing stages is different.
- the stage number detection circuit 5 determines the passing stage number of the delay unit in which the circulation pulse SP circulates according to the voltage level of the analog reference voltage Vref, which is a predetermined constant voltage level, by using 8-bit + 16-bit digital data (hereinafter, referred to as “digital data”). And output as “third passage stage number data”).
- the stage number detection circuit 5 has the same configuration as the stage number detection circuit 1 and the stage number detection circuit 3 except that the power supply voltage of the pulse delay circuit 51 is the analog reference voltage Vref, and performs the same operation.
- the correction signal output circuit 4 receives the first pass stage number data and the third pass stage number data at a timing when the difference between the first pass stage number data and the second pass stage number data becomes a predetermined value. The difference is output as a correction signal.
- the output stage number comparison circuit 41 compares the difference between the first passage stage number data output from the stage number detection circuit 1 and the second passage stage number data output from the stage number detection circuit 3, When the difference becomes a predetermined difference (difference in the number of passing stages of the delay unit), the latch pulse LP is output.
- the latch pulse LP represents the timing at which the latch & encoder 42 holds (latches) the first passing stage number data and the reference signal output circuit 43 holds the third passing stage number data.
- the latch & encoder 42 latches the first passage stage number data at the timing of the latch pulse LP input from the output stage number comparison circuit 41, and encodes the latched first passage stage number data into a 12-bit digital signal. And output as a detection signal.
- the reference signal output circuit 43 latches the third passing stage number data at the timing of the latch pulse LP input from the output stage number comparing circuit 41, and encodes the latched third passing stage number data into a 12-bit digital signal. Later, it is output as a reference signal.
- the reference signal output circuit 43 has the same configuration as the latch & encoder 42 except that the digital signal to be latched is the third passage stage number data, and performs the same operation.
- the output circuit 44 subtracts the reference signal output from the reference signal output circuit 43 from the detection signal output from the latch & encoder 42, and outputs the subtracted signal as a correction signal.
- the voltage level (constant voltage value) of the analog reference voltage Vref is not particularly limited, but is the same as the minimum voltage value in the input voltage range of the analog input voltage Vin.
- the origin of the correction signal the point where the output data becomes “0” when the analog input voltage Vin is at the same voltage level as the analog reference voltage Vref: the origin of the graphs in FIGS.
- FIG. 2 is a flowchart showing a processing procedure in the correction signal generation device 100 according to the present embodiment.
- step S1 the analog input voltage Vin is input to the pulse delay circuit 11 and the level shift circuit 2.
- the level shift voltage Vin ⁇ Vin is input to the pulse delay circuit 31.
- the analog reference voltage Vref is input to the pulse delay circuit 51.
- step S 2 the circulating pulse SP is input to the pulse delay circuit 11, the pulse delay circuit 31, and the pulse delay circuit 51.
- the circulation pulse SP has different delay times in the pulse delay circuit 11, the pulse delay circuit 31, and the pulse delay circuit 51 (the pulse delay circuit 11 has a delay time and a pulse delay corresponding to the voltage level of the analog input voltage Vin).
- the circuit 31 circulates each delay unit with a delay time according to the voltage level of the level shift voltage Vin ⁇ Vin, and the pulse delay circuit 51 with a delay time according to the voltage level of the analog reference voltage Vref).
- the pulse passage stage number detection circuit 12 the pulse passage stage number detection circuit 32, and the pulse passage stage number detection circuit 52 detect the number of stages that the circulation pulse SP passes through the respective delay units, respectively, and the first passage stage number data, It outputs as 2nd passage stage number data and 3rd passage stage number data.
- step S3 the output stage number comparison circuit 41 compares the difference between the first passage stage number data and the second passage stage number data output from the pulse passage stage number detection circuit 12 and the pulse passage stage number detection circuit 32 (delay unit). Are compared, and it is determined whether or not the difference has reached a preset value (set value).
- set value a preset value
- step S4 the latch & encoder 42 latches the first passing stage number data
- the reference signal output circuit 43 latches the third passing stage number data.
- the output stage number comparison circuit 41 outputs LP. If the difference in the passing stage number data is not the set value, step S3 is repeated.
- step S5 the latch & encoder 42 latches the first passage stage number data in accordance with the latch pulse LP input from the output stage number comparison circuit 41, encodes it into a 12-bit digital signal, and uses it as a detection signal. Output.
- step S5 the reference signal output circuit 43 latches the third passing stage number data in accordance with the latch pulse LP input from the output stage number comparison circuit 41, encodes it into a 12-bit reference signal, and outputs it.
- step S6 the output circuit 44 outputs a correction signal obtained by subtracting the reference signal output from the reference signal output circuit 43 from the detection signal output from the latch & encoder 42, thereby completing the process.
- FIG. 3 is a graph showing an example of input / output characteristics of the correction signal generation device 100 according to the present embodiment, together with an example of input / output characteristics of the conventional A / D conversion device 300 before correction shown in FIG.
- the X axis represents the analog input voltage Vin
- the Y axis represents a digital signal output from the correction signal generation device 100 and the conventional A / D conversion device 300.
- the A1 curve represents the input / output characteristics (correction signal) of the correction signal generation apparatus 100
- the B1 curve represents the input / output characteristics (digital value Cout in FIG. 9) of the conventional A / D conversion apparatus 300.
- the C1 straight line shown in FIG. 3 represents data obtained by averaging the correction signal of the A1 curve and the digital value Cout of the B1 curve.
- the input / output characteristic of the conventional A / D converter 300 is not a straight line corresponding to the analog input voltage Vin but a curve as shown by a B1 curve. This is because the change in the number of delay units through which the circulating pulse SP that circulates in the pulse delay circuit 81 in a certain time with respect to the change in the voltage level of the analog input voltage Vin is reduced, and thus the output digital value Cout It is because the change of becomes small.
- the input / output characteristics of the correction signal generation device 100 is a characteristic in which the turning direction is opposite to the input / output characteristics of the conventional A / D converter 300 as shown by the A1 curve.
- the delay unit through which the circulation pulse SP that circulates in the pulse delay circuit 11 with respect to a constant voltage level ( ⁇ Vin) that is the difference between the analog input voltage Vin and the level shift voltage Vin ⁇ Vin passes.
- the slope in the minute voltage range with respect to the input voltage is made constant, and the conventional A / D conversion device This is because the timing at which the latch pulse LP is output is delayed (sampling time is increased) as the slope of the input / output characteristic B1 of 300 becomes smaller.
- a straight line D represents a constant gradient a_D ( ⁇ Cout / ⁇ Vin).
- the input / output characteristics of the correction signal generation apparatus 100 are based on the input / output characteristics of the conventional A / D converter 300 as the origin, and the sampling time is set to a time that varies depending on the magnitude of the input voltage.
- the bending direction is opposite to the input / output characteristics of the conventional A / D converter 300.
- the input / output characteristics of the conventional A / D converter 300 indicated by the B1 curve are corrected using the input / output characteristics (correction signal) output by the correction signal generating apparatus 100 indicated by the A1 curve (in FIG. 3).
- the analog input voltage is converted into digital data using the pulse delay circuit that delays the circulation pulse with a delay time corresponding to the magnitude of the analog input voltage. It is possible to generate a correction signal having an input / output characteristic that is opposite to the input / output characteristic of the conventional A / D converter. By using the generated correction signal, digital data output from the A / D converter can be easily corrected, and an A / D converter having input / output characteristics with good linearity can be realized. .
- the conventional A / D converter it is necessary to determine the time (sampling time) from the input of the circulation pulse SP to the input of the latch pulse LP input from the outside with high accuracy.
- this correction signal generation device since the latch pulse LP is automatically generated, it is not necessary to input a high-precision pulse signal from the outside, and a high-precision A / D conversion device can be easily realized. .
- FIG. 5 is a block diagram showing the configuration of the A / D converter according to the present embodiment.
- the A / D conversion apparatus 200 includes a stage number detection circuit 8, a stage number detection circuit 9, an output circuit 10, a correction signal generation apparatus 100, a correction circuit 11, and a timer circuit 12.
- the correction signal generation device 100 is the correction signal generation device 100 shown in the first embodiment described above.
- the stage number detection circuit 8 includes a pulse delay circuit 81, a pulse passage stage number detection circuit 82, and a latch & encoder 83.
- the stage number detection circuit 9 includes a pulse delay circuit 91, a pulse passage stage number detection circuit 92, and a latch & encoder 93.
- the analog reference voltage Vref in the A / D conversion device 200 of the present embodiment is the same voltage level in all circuits to which the analog reference voltage Vref is input, and the voltage value is the input of the analog input voltage Vin. In the following description, the minimum voltage value in the voltage range is assumed. Similarly, the analog input voltage Vin is assumed to be the same in all circuits to which the analog input voltage Vin is input.
- the stage number detection circuit 8 converts 12-bit digital data (hereinafter referred to as “fourth passage stage number data”) representing the number of passage stages of the delay unit that the circulation pulse SP circulates according to the voltage level of the analog input voltage Vin.
- the digital signal is encoded and output as the first output signal Cout1.
- the pulse delay circuit 81, the pulse passing stage number detecting circuit 82, and the latch & encoder 83 of the stage number detecting circuit 8 are respectively the pulse delay circuit 11, the pulse passing stage number detecting circuit 12, the latch & encoder 42 shown in FIG.
- the configuration is the same, and the same operation is performed except that the pulse passing stage number detection circuit 82 latches the passing stage number of the delay unit in the pulse delay circuit 81 at the timing of the latch pulse LP2.
- the latch pulse LP2 is a pulse signal that does not depend on the analog input voltage Vin and is output after a predetermined time from the input of the circulation pulse SP.
- the stage number detection circuit 8 has the same function as that of the conventional A / D converter 300 shown in FIG. 9, and the first output signal Cout1 is a digital value digitally converted by the conventional A / D converter 300. It is the same value as Cout.
- the stage number detection circuit 9 converts 12-bit digital data (hereinafter referred to as “fifth passage stage number data”) representing the number of passing stages of the delay unit that the circulation pulse SP circulates according to the voltage level of the analog reference voltage Vref.
- the signal is encoded and output as a second reference signal.
- the stage number detection circuit 9 has the same configuration as the stage number detection circuit 8 except that the power supply voltage of the pulse delay circuit 81 is the analog reference voltage Vref, and operates in the same manner.
- the timer circuit 12 outputs the latch pulse LP2 after a predetermined time from the input of the circulation pulse SP.
- the timer circuit 12 includes, for example, a level shift circuit 121, a pulse delay circuit 122, a pulse passage stage number detection circuit 123, a pulse delay circuit 124, a pulse passage stage number detection circuit 125, and an output stage number comparison circuit 126, as shown in FIG. Is done.
- digital data representing the number of passing stages of the delay unit detected by the pulse passing stage number detection circuit 123 is referred to as “sixth passing stage number data”.
- the digital data indicating the number of passing stages of the delay unit detected by the pulse passing stage number detection circuit 125 is referred to as “seventh passing stage number data”.
- the level shift circuit 121, the pulse delay circuit 122, the pulse passage stage number detection circuit 123, the pulse delay circuit 124, the pulse passage stage number detection circuit 125, and the output stage number comparison circuit 126 are the level shift circuit 2 shown in FIG.
- the pulse delay circuit 31, the pulse passage stage number detection circuit 32, the pulse delay circuit 11, the pulse passage stage number detection circuit 12, and the output stage number comparison circuit 41, and the voltage input to the level shift circuit 121 and the pulse delay circuit 124. Are the same except that they are the analog reference voltage Vref.
- the latch pulse LP2 output from the output stage number comparison circuit 126 has the same value as the difference in the number of passing stages of the delay unit set in the output stage number comparison circuit 41 for a certain time after the circulation pulse SP is input.
- the pulse signal is output after a certain period of time.
- the output circuit 10 subtracts the second reference signal output from the stage number detection circuit 9 from the first output signal Cout1 output from the stage number detection circuit 8, and the A / D conversion of this embodiment is performed on the subtracted output signal.
- the device 200 outputs the second output signal converted according to the analog input voltage Vin. Similar to the description of the output circuit 44 in the first embodiment, the second output signal output from the output circuit 10 is 12 bits using the first output signal Cout1 output from the stage number detection circuit 8 as the origin reference. Output signal. Further, it can be said that the second output signal output from the output circuit 10 is a digital value based on the digital value Cout digitally converted in the conventional A / D conversion device 300 shown in FIG.
- the correction circuit 11 adds and averages the correction signal output from the correction signal generation device 100 and the second output signal output from the output circuit 10, and outputs the averaged output signal as the A / D of this embodiment.
- a final 12-bit digital value (A / D conversion output signal) digitally converted by the converter 200 is output.
- FIG. 6 is a flowchart showing a processing procedure in the A / D conversion apparatus 200 according to the present embodiment.
- a correction signal is output from the correction signal generation device 100.
- the processing procedure in the correction signal generation device 100 is the same as that in the first embodiment. Since the processing procedure described with reference to FIG. 2 is the same, the description in this embodiment is omitted.
- step S 10 the analog input voltage Vin is input to the pulse delay circuit 81.
- the analog reference voltage Vref is input to the pulse delay circuit 91 and the timer circuit 12.
- the analog reference voltage Vref is input to the pulse delay circuit 124 and the level shift circuit 121.
- step S20 the circulation pulse SP is input to the pulse delay circuit 81, the pulse delay circuit 91, the pulse delay circuit 122, and the pulse delay circuit 124.
- the circulation pulse SP has different delay times in the pulse delay circuit 81, the pulse delay circuit 91, the pulse delay circuit 122, and the pulse delay circuit 124 (the pulse delay circuit 81 has a voltage level of the analog input voltage Vin).
- the delay time according to the voltage level, the pulse delay circuit 91 and the pulse delay circuit 124 are the delay time according to the voltage level of the analog reference voltage Vref, and the pulse delay circuit 122 is the delay time according to the voltage level of the level shift reference voltage Vref ⁇ Vref) And go around each delay unit.
- the pulse passage stage number detection circuit 82, the pulse passage stage number detection circuit 92, the pulse passage stage number detection circuit 123, and the pulse passage stage number detection circuit 125 detect the number of stages that the circulating pulse SP passes through the respective delay units, respectively. Output as fourth passing stage number data, fifth passing stage number data, sixth passing stage number data, and seventh passing stage number data.
- step S30 the output stage number comparison circuit 126 compares the difference between the sixth passage stage number data and the seventh passage stage number data output from the pulse passage stage number detection circuit 123 and the pulse passage stage number detection circuit 125 (delay unit). Are compared, and it is determined whether or not the difference has reached a preset value (set value).
- set value for example, the same value as the difference in the pass stage number of the delay unit set in the output stage number comparison circuit 41
- step S40 the latch & encoder 83 sets the fourth pass stage number.
- the output stage number comparison circuit 126 outputs a latch pulse LP2 for the latch & encoder 93 to latch the fifth passage stage number data. If the difference in passage stage number data is not the set value, step S30 is repeated.
- step S50 the latch & encoder 83 latches the fourth passing stage number data in accordance with the latch pulse LP2 input from the output stage number comparison circuit 126, and encodes it to the 12-bit first output signal Cout1. Output. Further, in step S50, the latch & encoder 93 latches the fifth passing stage number data in accordance with the latch pulse LP2 inputted from the output stage number comparing circuit 126, encodes it into a 12-bit second reference signal, and outputs it. To do.
- step S60 the output circuit 10 subtracts the second reference signal output from the latch & encoder 93 from the first output signal Cout1 output from the latch & encoder 83. Output the output signal.
- step S70 the correction circuit 11 adds and averages the second output signal output from the output circuit 10 and the correction signal output from the correction signal generation device 100, and the A / D conversion device 200 performs the averaging.
- the final 12-bit A / D conversion output signal after digital conversion is output to complete the processing.
- FIG. 7 is a graph showing an example of input / output characteristics of the A / D converter 200 according to the present embodiment, together with an example of input / output characteristics of the conventional A / D converter 300 before correction shown in FIG. .
- the X axis represents the analog input voltage Vin
- the Y axis represents the digital value output from the A / D conversion device 200.
- the A2 curve represents the input / output characteristic (correction signal) of the correction signal generation device 100
- the B2 curve represents the output characteristic (second output signal) of the output circuit 10 with respect to the analog input voltage Vin.
- 7 represents the output characteristic of the correction circuit 11 with respect to the analog input voltage Vin, that is, the input / output characteristic of the A / D converter 200 according to the present embodiment.
- the B2 curve is the same as the digital value based on the digital value Cout digitally converted in the conventional A / D conversion apparatus 300 shown in FIG. 9, for the following reason. Since the analog reference voltage Vref is constant and the voltage level difference ( ⁇ Vref) between the analog reference voltage Vref and the level shift reference voltage Vref ⁇ Vref is also constant, the circuit circulates in the pulse delay circuit 124 and the pulse delay circuit 122. The timing at which the difference in the number of stages of the delay units through which the circulating pulse SP passes becomes a predetermined value is constant. As a result, the latch pulse LP2 is output at a constant timing in the conventional A / D converter 300, similarly to the latch pulse LP input at a constant timing.
- the change in the slope of the curve indicating the output characteristics of the stage number detection circuit 8 with respect to the analog input voltage Vin is the same as the change in the slope of the curve indicating the input / output characteristics of the conventional A / D converter 300. Therefore, the output characteristics of the output circuit 10 with respect to the analog input voltage Vin are characteristics based on the input / output characteristics of the conventional A / D converter 300 as the origin.
- a straight line D represents a constant gradient a_D ( ⁇ Cout / ⁇ Vin).
- the B2_Vin2 curve shows the second output signal
- the A / D conversion device 200 has the second output signal based on the input / output characteristics of the conventional A / D conversion device 300 as the origin and the direction of bending with respect to the second output signal is reversed.
- input / output characteristics with good linearity can be obtained.
- the analog reference voltage Vref is the same voltage level in all circuits. Accordingly, the analog reference voltage Vref input to the pulse delay circuit 91 in the stage number detection circuit 9 and the analog reference voltage Vref input to the pulse delay circuit 51 in the correction signal generation device 100 have the same voltage level. Become. As a result, as shown in FIG. 7, the B2 curve indicating the second output signal output from the output circuit 10 and the A2 curve indicating the correction signal output from the correction signal generation device 100 are the analog input voltage Vin. Are crossed at the origin where the output data becomes “0” when the voltage level is the same as the analog reference voltage Vref.
- the C2 straight line obtained by averaging the A2 curve and the B2 curve shown in FIG. 7 also has input / output characteristics passing through the origin. It can be said that the C2 straight line indicates the digital signal output value after A / D conversion with respect to the analog input voltage Vin as an absolute value.
- the input / output characteristic that does not pass through the origin is, for example, a case where the digital value Cout output from the conventional A / D conversion device 300 is corrected using the correction signal output from the correction signal generation device 100 as an example.
- Input / output characteristics such as the C1 straight line shown in FIG. That is, since there is no reference value for the input signal in the C1 straight line, the relationship between one specific digital signal output value and another digital signal output value is the relationship between these two digital signal output values. Only the relative result of the difference can represent the digital signal output value.
- the digital signal output value can be specified as an absolute value with reference to the voltage level of the analog reference voltage Vref.
- the output stage number comparison circuit 41 in the correction signal generation device 100 When the voltage level of the analog input voltage Vin and the voltage level of the analog reference voltage Vref are the same voltage level (the origin in FIG. 7), the output stage number comparison circuit 41 in the correction signal generation device 100 outputs.
- the timing at which the latch pulse LP is output and the timing at which the latch pulse LP2 output from the output stage number comparison circuit 126 in the timer circuit 12 is output are the same timing. This is because a voltage ( ⁇ Vin) level-shifted by the level shift circuit 2 in the correction signal generation device 100 and a voltage ( ⁇ Vref) level-shifted by the level shift circuit 121 in the timer circuit 12 are determined in advance. This is because they have the same voltage value and the circuits that output the respective latch pulses are the same circuit.
- the detection signal output from the correction signal generation device 100 and the first output signal Cout1 are digital signals having the same value.
- the circuit including the stage number detection circuit 5 that outputs the reference signal and the reference signal output circuit 43 in the correction signal generation apparatus 100 is the same circuit as the stage number detection circuit 9, and the input analog reference voltage Vref is also the same. Therefore, the reference signal in the correction signal generation device 100 and the second reference signal are digital signals having the same value.
- the correction signal output from the correction signal generation device 100 (A2 curve shown in FIG. 7).
- the second output signal output from the output circuit 10 (B2 curve shown in FIG.
- the analog input voltage is converted into digital data by using the pulse delay circuit that delays the circulation pulse by the delay time corresponding to the magnitude of the analog input voltage.
- the output digital signal output value after A / D conversion can be corrected by the correction signal, and an A / D conversion apparatus having input / output characteristics with good linearity can be realized.
- this correction signal generation device into an A / D conversion device and correcting the digital signal output value after A / D conversion based on the generated correction signal, input / output characteristics close to an ideal straight line can be obtained. It is possible to provide an A / D conversion device.
- a circuit that overlaps with the correction signal generation device of the first embodiment for example, the stage number detection circuit 1 in the correction signal generation device 100, and the A / D conversion.
- a circuit combining the pulse delay circuit 81 and the pulse passing stage number detection circuit 82 in the apparatus 200 for example, the stage number detection circuit 5 in the correction signal generation apparatus 100, and the pulse delay circuit 91 in the A / D conversion apparatus 200.
- the circuit configuration in which the circuit combining the pulse number detection stage 92 and the pulse passing stage detection circuit 92 is not shared is described, the circuit scale of the A / D conversion device 200 can be reduced by using overlapping circuits in common. it can.
- overlapping circuits in the circuit configuration in the A / D converter of the second embodiment for example, a circuit combining the pulse delay circuit 91 and the pulse passing stage number detection circuit 92, a pulse delay circuit 124 and a seventh pulse.
- the circuit scale of the A / D conversion device 200 can be further reduced by using the overlapping circuits in common. .
- the present invention makes it possible to provide a correction signal generation device that generates a correction signal for correcting the bending (nonlinearity) of the input / output characteristics of the A / D conversion device.
- a / D Conversion Device 1 Stage Number Detection Circuit (First Stage Number Detection Circuit) 11 Pulse delay circuit (first pulse delay circuit) 12 Pulse passage stage number detection circuit (first pulse passage stage number detection circuit) 2 level shift circuit 3 stage number detection circuit (second stage number detection circuit) 31 Pulse delay circuit (second pulse delay circuit) 32 Pulse passing stage number detection circuit (second pulse passing stage number detection circuit) 4 Correction signal output circuit 41 Output stage number comparison circuit (correction signal output circuit) 42 Latch & Encoder (Correction signal output circuit) 43 Reference signal output circuit (correction signal output circuit) 44 Output circuit (correction signal output circuit) 5 Stage number detection circuit (Third stage number detection circuit) 51 Pulse delay circuit (third pulse delay circuit) 52 Pulse Passing Stage Number Detection Circuit (Third Pulse Passing Stage Number Detection Circuit) 8 stage number detection circuit (fourth stage number detection circuit) 81 Pulse delay circuit (fourth pulse delay circuit) 82 Puls
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Abstract
補正信号生成装置は、アナログ入力電圧から得られるデジタル信号を補正するための補正信号を生成する。補正信号生成装置は、第1の段数検出回路が検出した遅延ユニットの通過段数と第2の段数検出回路が検出した遅延ユニットの通過段数との段数差に応じたタイミングで、前記第1の段数検出回路と第3の段数検出回路が検出した遅延ユニットの通過段数を保持し、保持された前記第1の段数検出回路の段数と前記第3の段数検出回路の段数の差を補正信号として出力する補正信号出力回路を有する。
Description
本発明は、A/D変換装置の直線性を補正するための補正信号を出力する補正信号生成装置、および該補正信号を用いて直線性を補正するA/D変換装置に関する。
本願は、2009年3月30日に日本国に出願された特願2009-083483号に基づき優先権を主張し、その内容をここに援用する。
本願は、2009年3月30日に日本国に出願された特願2009-083483号に基づき優先権を主張し、その内容をここに援用する。
従来、簡単な構成で高分解能のデジタル値が得られるA/D変換装置として、図9に示す構成のものが知られている(特許文献1参照)。
図9のA/D変換装置300において、パルス遅延回路81は、それぞれが各種ゲート回路からなる複数の遅延ユニット(NAND1,BUF1,・・・,BUF15)をリング状に接続した構成を有し、この各遅延ユニットの電源電圧として、A/D変換の対象となるアナログ入力信号(電圧)Vinが供給される。
このパルス遅延回路81に周回パルスSPを入力すると、周回パルスSPは各遅延ユニットを上記電源電圧に応じた遅延時間を持って順次通過し、パルス遅延回路81内を周回する。
周回パルスSPが通過した遅延ユニットの段数は、遅延ユニットの遅延時間、すなわち、電源電圧として供給されたアナログ入力信号Vinによって決まる。パルス通過段数検出回路82は、この段数(および周回数)を検出する。
ラッチ&エンコーダ83は、周回パルスSPの入力が開始してからA/D変換のサンプリング時間が経過した後にラッチパルスLPが入力されるタイミングでパルス通過段数検出回路82の検出結果を取り込み、その時の周回パルスSPの通過段数をエンコードした値を、A/D変換後のデジタル値Coutとして出力する。
図9のA/D変換装置300において、パルス遅延回路81は、それぞれが各種ゲート回路からなる複数の遅延ユニット(NAND1,BUF1,・・・,BUF15)をリング状に接続した構成を有し、この各遅延ユニットの電源電圧として、A/D変換の対象となるアナログ入力信号(電圧)Vinが供給される。
このパルス遅延回路81に周回パルスSPを入力すると、周回パルスSPは各遅延ユニットを上記電源電圧に応じた遅延時間を持って順次通過し、パルス遅延回路81内を周回する。
周回パルスSPが通過した遅延ユニットの段数は、遅延ユニットの遅延時間、すなわち、電源電圧として供給されたアナログ入力信号Vinによって決まる。パルス通過段数検出回路82は、この段数(および周回数)を検出する。
ラッチ&エンコーダ83は、周回パルスSPの入力が開始してからA/D変換のサンプリング時間が経過した後にラッチパルスLPが入力されるタイミングでパルス通過段数検出回路82の検出結果を取り込み、その時の周回パルスSPの通過段数をエンコードした値を、A/D変換後のデジタル値Coutとして出力する。
ここで、上記のA/D変換装置300では、遅延ユニットの遅延時間と電源電圧の関係が一次関数で表せないため、アナログ入力信号VinとA/D変換の結果であるデジタル値Coutとの関係を示す入出力特性が曲線になってしまう。そこで、入出力特性を理想的な直線に近づける方法として、予めA/D変換の対象であるアナログ入力信号の電圧範囲を複数の領域に分割してA/D変換の結果を得ておく。そして、得られたA/D変換結果の値同士を直線で結んだ近似式を求めておき、この近似式より得られる座標点から実際にA/D変換してられたデジタル値を補正することが提案されている(特許文献2参照)。
しかしながら、A/D変換後のデータを近似補正するための変換式を求めるためには、多数の基準電圧を実際にA/D変換し、各基準電圧に対応した座標点でのA/D変換データを求め、求められた多数のA/D変換データを用いて変換式を設定する必要があったため、変換式を設定するのが煩雑であるという問題がある。
本発明は、上記の課題認識に基づいてなされたものであり、A/D変換装置の入出力特性を補正する補正信号を生成することによって、多数の基準電圧を実際にA/D変換することなく、容易にA/D変換装置の入出力特性を補正することができる補正信号生成装置を提供することを目的としている。
また、この補正信号を用いてA/D変換後のデジタル値を補正することによって、理想的な直線に近い入出力特性が得られるA/D変換装置を提供することを目的としている。
また、この補正信号を用いてA/D変換後のデジタル値を補正することによって、理想的な直線に近い入出力特性が得られるA/D変換装置を提供することを目的としている。
本発明に係る補正信号生成装置は、アナログ入力電圧から得られるデジタル信号を補正するための補正信号を生成する補正信号生成装置であって、前記アナログ入力電圧の大きさに応じた遅延時間で第1のパルス信号を遅延させる遅延ユニットを複数段接続した第1のパルス遅延回路と、前記第1のパルス信号が前記第1のパルス遅延回路内の遅延ユニットを通過した段数を検出する第1のパルス通過段数検出回路とを有する第1の段数検出回路と、前記アナログ入力電圧の電圧レベルをシフトさせたアナログ電圧を出力するレベルシフト回路と、前記レベルシフト回路によって電圧レベルがシフトされたアナログ電圧の大きさに応じた遅延時間で第2のパルス信号を遅延させる遅延ユニットを複数段接続した第2のパルス遅延回路と、前記第2のパルス信号が前記第2のパルス遅延回路内の遅延ユニットを通過した段数を検出する第2のパルス通過段数検出回路とを有する第2の段数検出回路と、予め定められた電圧値であるアナログ基準電圧の大きさに応じた遅延時間で第3のパルス信号を遅延させる遅延ユニットを複数段接続した第3のパルス遅延回路と、前記第3のパルス信号が前記第3のパルス遅延回路内の遅延ユニットを通過した段数を検出する第3のパルス通過段数検出回路とを有する第3の段数検出回路と、前記第1の段数検出回路が検出した遅延ユニットの通過段数と前記第2の段数検出回路が検出した遅延ユニットの通過段数との段数差に応じたタイミングで、前記第1の段数検出回路と前記第3の段数検出回路が検出した遅延ユニットの通過段数を保持し、保持された前記第1の段数検出回路の段数と前記第3の段数検出回路の段数の差を補正信号として出力する補正信号出力回路と、を有する。
また、本発明の前記補正信号出力回路は、前記第1の段数検出回路が検出した遅延ユニットの通過段数と前記第2の段数検出回路が検出した遅延ユニットの通過段数との段数差が、予め定められた段数差となるタイミングで、前記第1の段数検出回路が検出した遅延ユニットの通過段数を保持してもよい。
また、本発明のA/D変換装置は、アナログ入力電圧をデジタル信号に変換するA/D変換装置であって、前記アナログ入力電圧の大きさに応じた遅延時間で第4のパルス信号を遅延させる遅延ユニットを複数段接続した第4のパルス遅延回路と、前記第4のパルス信号が前記第4のパルス遅延回路内の遅延ユニットを所定時間に通過した段数を検出する第4のパルス通過段数検出回路とを有する第4の段数検出回路と、予め定められた第2の電圧値である第2のアナログ基準電圧の大きさに応じた遅延時間で第5のパルス信号を遅延させる遅延ユニットを複数段接続した第5のパルス遅延回路と、前記第5のパルス信号が前記第5のパルス遅延回路内の遅延ユニットを前記所定時間に通過した段数を検出する第5のパルス通過段数検出回路とを有する第5の段数検出回路と、前記第4の段数検出回路が検出した遅延ユニットの通過段数から、前記第5の段数検出回路が検出した遅延ユニットの通過段数を減算し、該減算した遅延ユニットの通過段数を、デジタル信号として出力する出力回路と、前記補正信号生成装置と、前記補正信号生成装置から出力された補正信号に基づいて、前記出力回路から出力されたデジタル信号を補正し、該補正したデジタル信号を出力する補正回路と、を有する。
また、本発明の前記補正回路は、前記補正信号生成装置から出力された補正信号と、前記出力回路から出力されたデジタル信号とを加算平均し、該加算平均したデジタル信号を出力してもよい。
また、本発明のA/D変換装置は、前記第2のアナログ基準電圧と前記アナログ基準電圧とが同一であってもよい。
また、本発明のA/D変換装置は、前記第2のアナログ基準電圧と前記アナログ基準電圧と前記アナログ入力電圧とが同一である場合に、前記第5の段数検出回路が検出する遅延ユニットの通過段数が、前記補正信号出力回路で保持された前記第3の段数検出回路の段数と、略同一になるように前記所定時間を設定するタイマー回路、を更に有してもよい。
本発明によれば、A/D変換装置の入出力特性の曲がり(非直線性)を補正するための補正信号を生成する補正信号生成装置を提供することができ、この補正信号に基づいてA/D変換後のデジタル信号出力値を補正することによって、従来のA/D変換装置の入出力特性を理想的な直線に近い特性に容易に変換することができる。
以下、図面を参照しつつ、本発明の好適な実施形態について説明する。ただし、本発明は以下の各実施形態に限定されるものではなく、例えばこれら実施形態の構成要素同士を適宜組み合わせてもよい。
<第1実施形態>
図1は、本実施形態による補正信号生成装置の構成を示したブロック図である。図1において、補正信号生成装置100は、段数検出回路1、レベルシフト回路2、段数検出回路3、補正信号出力回路4、段数検出回路5から構成される。また、段数検出回路1は、パルス遅延回路11、パルス通過段数検出回路12から構成される。段数検出回路3は、パルス遅延回路31、パルス通過段数検出回路32から構成される。補正信号出力回路4は、出力段数比較回路41、ラッチ&エンコーダ42、基準信号出力回路43、出力回路44から構成される。段数検出回路5は、パルス遅延回路51、パルス通過段数検出回路52から構成される。
図1は、本実施形態による補正信号生成装置の構成を示したブロック図である。図1において、補正信号生成装置100は、段数検出回路1、レベルシフト回路2、段数検出回路3、補正信号出力回路4、段数検出回路5から構成される。また、段数検出回路1は、パルス遅延回路11、パルス通過段数検出回路12から構成される。段数検出回路3は、パルス遅延回路31、パルス通過段数検出回路32から構成される。補正信号出力回路4は、出力段数比較回路41、ラッチ&エンコーダ42、基準信号出力回路43、出力回路44から構成される。段数検出回路5は、パルス遅延回路51、パルス通過段数検出回路52から構成される。
段数検出回路1は、アナログ入力電圧Vinの電圧レベル(電圧値)に応じた周回パルスSPの遅延時間を表す信号を出力する。
パルス遅延回路11は、電源電圧に応じた遅延量を持った16段のゲート回路(以下、「遅延ユニット」という)がリング状に接続された構成を有し、この構成により周回パルスSPを周回させるリングディレイライン(RDL)である。
初段の遅延ユニットNAND1は、一方の入力端子に周回パルスSPを入力し、もう一方の入力端子に16段目の遅延ユニットBUF15の出力を入力して、パルス遅延回路11が動作している時は常に16段目の遅延ユニットBUF15の出力を論理反転するゲート回路(例えば、否定論理積回路:NANDゲート)で構成されている。
また、2段目の遅延ユニットBUF1から16段目の遅延ユニットBUF15は、入力端子に入力された値を出力端子に出力するゲート回路(例えば、否定回路:NOTゲートを2段接続したバッファ回路)で構成されている。
パルス遅延回路11は、電源電圧に応じた遅延量を持った16段のゲート回路(以下、「遅延ユニット」という)がリング状に接続された構成を有し、この構成により周回パルスSPを周回させるリングディレイライン(RDL)である。
初段の遅延ユニットNAND1は、一方の入力端子に周回パルスSPを入力し、もう一方の入力端子に16段目の遅延ユニットBUF15の出力を入力して、パルス遅延回路11が動作している時は常に16段目の遅延ユニットBUF15の出力を論理反転するゲート回路(例えば、否定論理積回路:NANDゲート)で構成されている。
また、2段目の遅延ユニットBUF1から16段目の遅延ユニットBUF15は、入力端子に入力された値を出力端子に出力するゲート回路(例えば、否定回路:NOTゲートを2段接続したバッファ回路)で構成されている。
遅延ユニット(NAND1,BUF1,・・・,BUF15)には、アナログ入力電圧Vinが電源電圧として印加される。各遅延ユニットは、それぞれ前段の遅延ユニットから入力された周回パルスSPを電源電圧(アナログ入力電圧Vin)の電圧レベルに応じた遅延時間をもって次段の遅延ユニットに出力する。リング状に接続された各遅延ユニットが同様に動作し、周回パルスSPが前段から後段の遅延ユニットへ順次伝達されることにより、周回パルスSPがパルス遅延回路11内を周回する。
周回パルスSPがパルス遅延回路11内を周回する過程を具体的に説明すると次の通りである。
周回パルスSPが初段の遅延ユニットNAND1の一方の入力端子に入力されていない時(周回パルスSPが“L”レベルの時)、遅延ユニットNAND1の出力端子は、もう一方の入力端子の入力によらず、“H”レベルになり、2段目の遅延ユニットBUF1以降の各遅延ユニットの出力端子も“H”レベルになる。
周回パルスSPが初段の遅延ユニットNAND1の一方の入力端子に入力されていない時(周回パルスSPが“L”レベルの時)、遅延ユニットNAND1の出力端子は、もう一方の入力端子の入力によらず、“H”レベルになり、2段目の遅延ユニットBUF1以降の各遅延ユニットの出力端子も“H”レベルになる。
周回パルスSPが遅延ユニットNAND1の一方の入力端子に入力される(周回パルスSPが“H”レベルになる)と、遅延ユニットNAND1の出力端子は、もう一方の入力端子に最終段の遅延ユニットBUF15から出力された“H”レベルが入力されているため、周回パルスSPの入力によって電源電圧(アナログ入力電圧Vin)の電圧レベルに応じた遅延時間をもって“L”レベルに切り替わる。その後、2段目の遅延ユニットBUF1以降の各遅延ユニットの出力端子も電源電圧(アナログ入力電圧Vin)の電圧レベルに応じた遅延時間をもって順次“L”レベルに切り替わる。
最終段の遅延ユニットBUF15の出力端子が“L”レベルに切り替わると、初段の遅延ユニットNAND1の出力端子は、入力端子に最終段の遅延ユニットBUF15の出力が入力されているため、電源電圧(アナログ入力電圧Vin)の電圧レベルに応じた遅延時間をもって“H”レベルに切り替わる。その後、2段目の遅延ユニットBUF1以降の各遅延ユニットの出力端子も電源電圧(アナログ入力電圧Vin)の電圧レベルに応じた遅延時間をもって順次“H”レベルに切り替わる。
最終段の遅延ユニットBUF15の出力端子が“H”レベルに切り替わると、次の周回で初段の遅延ユニットNAND1の出力端子が“L”レベルに切り替わる。その後、2段目の遅延ユニットBUF1以降の各遅延ユニットの出力端子も順次“L”レベルに切り替わる。
以降、周回パルスSPが入力されている間、最終段の遅延ユニットBUF15の出力端子の切り替わりで初段の遅延ユニットNAND1から、遅延ユニット(BUF1,・・・,BUF15)の出力端子が、順次逆の出力レベルに切り替わるという動作が繰り返し行われ、その結果、周回パルスSPがパルス遅延回路11内を周回し続けることとなる。
以降、周回パルスSPが入力されている間、最終段の遅延ユニットBUF15の出力端子の切り替わりで初段の遅延ユニットNAND1から、遅延ユニット(BUF1,・・・,BUF15)の出力端子が、順次逆の出力レベルに切り替わるという動作が繰り返し行われ、その結果、周回パルスSPがパルス遅延回路11内を周回し続けることとなる。
各遅延ユニットの入力端子レベルが切り替わってから出力端子レベルが切り替わるまでの遅延時間は、各遅延ユニットの電源電圧であるアナログ入力電圧Vinに応じた時間であるため、ある所定の時間内にパルス遅延回路11内を周回する周回パルスSPが通過する遅延ユニットの段数は、アナログ入力電圧Vinに依存することとなる。
パルス通過段数検出回路12は、周回パルスSPがパルス遅延回路11内の遅延ユニットを通過した段数を検出する回路である。
パルス通過段数検出回路12には、パルス遅延回路11の各遅延ユニットの出力信号が入力される。
パルス通過段数検出回路12は、パルス遅延回路11内の16段目の遅延ユニットBUF15の出力端子が“H”レベルから“L”レベル、または“L”レベルから“H”レベルに切り替わる回数をカウンタがカウントした結果を8ビットのカウント値として出力するとともに、パルス遅延回路11の16段の各遅延ユニットから入力された“H”レベルまたは“L”レベルのそれぞれの状態を表す16ビットのデータを出力する。
パルス通過段数検出回路12には、パルス遅延回路11の各遅延ユニットの出力信号が入力される。
パルス通過段数検出回路12は、パルス遅延回路11内の16段目の遅延ユニットBUF15の出力端子が“H”レベルから“L”レベル、または“L”レベルから“H”レベルに切り替わる回数をカウンタがカウントした結果を8ビットのカウント値として出力するとともに、パルス遅延回路11の16段の各遅延ユニットから入力された“H”レベルまたは“L”レベルのそれぞれの状態を表す16ビットのデータを出力する。
ここでパルス通過段数検出回路12から出力される上記の8ビットのカウント値と16ビットのデータは、周回パルスSPがパルス遅延回路11内を何周周回して何段目の遅延ユニットまで進んだかを示している。
例えば、上記カウント値が4回であり、5段目の遅延ユニットBUF4の出力が“L”レベル、6段目の遅延ユニットBUF5の出力が“H”レベルであった場合、遅延ユニットを通過した段数は、16段×4回+5段=69段となる。
このように、段数検出回路1は、周回パルスSPが、アナログ入力電圧Vinを電源電圧とするパルス遅延回路11内の遅延ユニットを通過した段数を、8ビット+16ビットのデジタルデータ(以下、「第1の通過段数データ」という)として出力する。
例えば、上記カウント値が4回であり、5段目の遅延ユニットBUF4の出力が“L”レベル、6段目の遅延ユニットBUF5の出力が“H”レベルであった場合、遅延ユニットを通過した段数は、16段×4回+5段=69段となる。
このように、段数検出回路1は、周回パルスSPが、アナログ入力電圧Vinを電源電圧とするパルス遅延回路11内の遅延ユニットを通過した段数を、8ビット+16ビットのデジタルデータ(以下、「第1の通過段数データ」という)として出力する。
レベルシフト回路2は、アナログ入力電圧Vinを予め定められた一定の微少な電圧値(ΔVin)だけレベルシフトさせたレベルシフト電圧(Vin-ΔVin)を出力する。このレベルシフト電圧は、段数検出回路3における遅延ユニットの電源電圧となる。
なお、本実施形態では、レベルシフト電圧を、アナログ入力電圧Vinよりも予め定められた一定の微少な電圧値ΔVinだけ小さい電圧としているが、レベルシフト電圧を、アナログ入力電圧Vinよりも予め定められた一定の微少な電圧値ΔVinだけ大きい電圧(Vin+ΔVin)としてもよい。
なお、本実施形態では、レベルシフト電圧を、アナログ入力電圧Vinよりも予め定められた一定の微少な電圧値ΔVinだけ小さい電圧としているが、レベルシフト電圧を、アナログ入力電圧Vinよりも予め定められた一定の微少な電圧値ΔVinだけ大きい電圧(Vin+ΔVin)としてもよい。
段数検出回路3は、レベルシフト回路2からのレベルシフト電圧Vin-ΔVinの電圧レベルに応じて、周回パルスSPが周回する遅延ユニットの通過段数を、8ビット+16ビットのデジタルデータ(以下、「第2の通過段数データ」という)として出力する。
なお、段数検出回路3は、パルス遅延回路31の電源電圧がレベルシフト電圧Vin-ΔVinとなっている以外は、段数検出回路1と同じ構成であり、同様の動作をする。
従って、段数検出回路1が出力する第1の通過段数データと、段数検出回路3が出力する第2の通過段数データとは、予め定められた一定の微少な電圧値(ΔVin)による遅延ユニットの通過段数に相当する値だけ異なる。
なお、段数検出回路3は、パルス遅延回路31の電源電圧がレベルシフト電圧Vin-ΔVinとなっている以外は、段数検出回路1と同じ構成であり、同様の動作をする。
従って、段数検出回路1が出力する第1の通過段数データと、段数検出回路3が出力する第2の通過段数データとは、予め定められた一定の微少な電圧値(ΔVin)による遅延ユニットの通過段数に相当する値だけ異なる。
段数検出回路5は、予め定められた一定の電圧レベルであるアナログ基準電圧Vrefの電圧レベルに応じて、周回パルスSPが周回する遅延ユニットの通過段数を、8ビット+16ビットのデジタルデータ(以下、「第3の通過段数データ」という)として出力する。なお、段数検出回路5は、パルス遅延回路51の電源電圧がアナログ基準電圧Vrefとなっている以外は、段数検出回路1および段数検出回路3と同じ構成であり、同様の動作をする。
補正信号出力回路4は、第1の通過段数データと、第2の通過段数データとの差が予め定められた値となったタイミングで、第1の通過段数データと第3の通過段数データの差を補正信号として出力する。
具体的に説明すると、出力段数比較回路41は、段数検出回路1から出力される第1の通過段数データと、段数検出回路3から出力される第2の通過段数データとの差を比較し、その差が予め定められた差(遅延ユニットの通過段数の差)となったときに、ラッチパルスLPを出力する。このラッチパルスLPは、ラッチ&エンコーダ42が第1の通過段数データを、基準信号出力回路43が第3の通過段数データをそれぞれ保持(ラッチ)するタイミングを表す。
具体的に説明すると、出力段数比較回路41は、段数検出回路1から出力される第1の通過段数データと、段数検出回路3から出力される第2の通過段数データとの差を比較し、その差が予め定められた差(遅延ユニットの通過段数の差)となったときに、ラッチパルスLPを出力する。このラッチパルスLPは、ラッチ&エンコーダ42が第1の通過段数データを、基準信号出力回路43が第3の通過段数データをそれぞれ保持(ラッチ)するタイミングを表す。
ラッチ&エンコーダ42は、出力段数比較回路41から入力されたラッチパルスLPのタイミングで第1の通過段数データをラッチし、このラッチした第1の通過段数データを12ビットのデジタル信号にエンコードした後に、検出信号として出力する。
基準信号出力回路43は、出力段数比較回路41から入力されたラッチパルスLPのタイミングで第3の通過段数データをラッチし、このラッチした第3の通過段数データを12ビットのデジタル信号にエンコードした後に、基準信号として出力する。なお、基準信号出力回路43は、ラッチするデジタル信号が第3の通過段数データとなっている以外は、ラッチ&エンコーダ42と同じ構成であり、同様の動作をする。
出力回路44は、ラッチ&エンコーダ42が出力した検出信号から、基準信号出力回路43が出力した基準信号を減算し、この減算した信号を補正信号として出力する。
なお、本実施形態の補正信号生成装置100において、アナログ基準電圧Vrefの電圧レベル(一定の電圧値)には特別な制限はないが、アナログ入力電圧Vinの入力電圧範囲の最小電圧値と同一、または近い電圧レベルにアナログ基準電圧Vrefを設定することが望ましい。何故なら、このアナログ基準電圧Vrefの電圧レベルは、本実施形態の補正信号生成装置100がアナログ入力電圧Vinに応じて出力する補正信号の基準となる電圧であり、このアナログ基準電圧Vrefの電圧レベルによって、補正信号の原点(アナログ入力電圧Vinがアナログ基準電圧Vrefと同じ電圧レベルであるときの出力データが“0”となる点:後述する図3および図7におけるグラフの原点)を決定することができ、このアナログ基準電圧Vrefの電圧レベルをアナログ入力電圧Vinの入力電圧範囲の最小電圧値に近づけるほどアナログ入力電圧Vinの入力電圧範囲を広く確保できるからである。尚、以降の説明においては、アナログ基準電圧Vrefの電圧レベルが、アナログ入力電圧Vinの入力電圧範囲の最小電圧値であるとして説明する。また、以降の説明においては、「アナログ基準電圧Vrefの電圧レベルを基準とする」ことを、「原点基準とする」ということとする。
次に、補正信号生成装置の処理手順について説明する。図2は、本実施形態による補正信号生成装置100における処理手順を示したフローチャートである。
まず、ステップS1において、パルス遅延回路11およびレベルシフト回路2にアナログ入力電圧Vinが入力される。このことにより、パルス遅延回路31にはレベルシフト電圧Vin-ΔVinが入力される。また、パルス遅延回路51には、アナログ基準電圧Vrefが入力される。
続いて、ステップS2において、パルス遅延回路11、パルス遅延回路31、およびパルス遅延回路51に周回パルスSPが入力される。このことにより、周回パルスSPは、パルス遅延回路11とパルス遅延回路31とパルス遅延回路51とでそれぞれ異なる遅延時間(パルス遅延回路11はアナログ入力電圧Vinの電圧レベルに応じた遅延時間、パルス遅延回路31はレベルシフト電圧Vin-ΔVinの電圧レベルに応じた遅延時間、パルス遅延回路51はアナログ基準電圧Vrefの電圧レベルに応じた遅延時間)で、それぞれの遅延ユニットを周回する。そして、パルス通過段数検出回路12、パルス通過段数検出回路32、およびパルス通過段数検出回路52は、周回パルスSPがそれぞれの遅延ユニットを通過する段数を検出し、それぞれ、第1の通過段数データ、第2の通過段数データ、および第3の通過段数データとして出力する。
続いて、出力段数比較回路41は、ステップS3において、パルス通過段数検出回路12とパルス通過段数検出回路32から出力された第1の通過段数データと第2の通過段数データとの差(遅延ユニットの通過段数の差)を比較し、その差が予め設定された値(設定値)となったか否かを判断する。通過段数データの差が設定値となった場合は、ステップS4において、ラッチ&エンコーダ42が第1の通過段数データを、基準信号出力回路43が第3の通過段数データをラッチするためのラッチパルスLPを出力段数比較回路41が出力する。また、通過段数データの差が設定値となっていない場合は、ステップS3を繰り返す。
続いて、ステップS5において、ラッチ&エンコーダ42は、出力段数比較回路41から入力されたラッチパルスLPに従って、第1の通過段数データをラッチして、12ビットのデジタル信号にエンコードし、検出信号として出力する。また、ステップS5において、基準信号出力回路43は、出力段数比較回路41から入力されたラッチパルスLPに従って、第3の通過段数データをラッチして、12ビットの基準信号にエンコードして出力する。
続いて、ステップS6において、出力回路44は、ラッチ&エンコーダ42から出力された検出信号から、基準信号出力回路43から出力された基準信号を減算した補正信号を出力して、処理を完了する。
次に、上述した構成による補正信号生成装置の入出力特性について説明する。図3は、本実施形態による補正信号生成装置100の入出力特性の一例を、図9に示した従来の補正前のA/D変換装置300の入出力特性の一例と共に示したグラフである。図3において、X軸はアナログ入力電圧Vinを示し、Y軸は補正信号生成装置100および従来のA/D変換装置300から出力されるデジタル信号を示す。また、図3において、A1曲線は、補正信号生成装置100の入出力特性(補正信号)、B1曲線は、従来のA/D変換装置300の入出力特性(図9におけるデジタル値Cout)を表している。また、図3に示したC1直線は、A1曲線の補正信号とB1曲線のデジタル値Coutを加算平均したデータを表している。
図3に示すように、従来のA/D変換装置300の入出力特性は、アナログ入力電圧Vinに応じた直線ではなく、B1曲線に示すような曲線である。これは、アナログ入力電圧Vinの電圧レベルの変化に対して、一定時間にパルス遅延回路81内を周回する周回パルスSPが通過する遅延ユニットの段数の変化が少なくなるため、出力されるデジタル値Coutの変化が小さくなるからである。
また、本実施形態による補正信号生成装置100の入出力特性は、A1曲線に示すように従来のA/D変換装置300の入出力特性に対して、曲がる方向が逆の特性となっている。これは、補正信号生成装置100では、アナログ入力電圧Vinとレベルシフト電圧Vin-ΔVinとの差である一定の電圧レベル(ΔVin)に対するパルス遅延回路11内を周回する周回パルスSPが通過する遅延ユニットの段数の差(ΔCout)を一定にすることによって、入力電圧に対する微小な電圧範囲における傾き(レベルシフト電圧Vin-ΔVinからアナログ入力電圧Vinにかけての傾き)を一定にし、従来のA/D変換装置300の入出力特性B1の傾きが小さくなる程、ラッチパルスLPを出力するタイミングを遅く(サンプリング時間を長く)しているからである。
ここで、補正信号生成装置100の入出力特性について、図4を用いて更に詳しく説明する。図4において、D直線は、一定の傾きa_D(ΔCout/ΔVin)を表している。また、B1_Vin4曲線は、従来のA/D変換装置300において、サンプリング時間を、アナログ入力電圧Vin=Vin4のときに傾きがa_Dになる時間としたときの入出力特性を原点基準とした曲線である。同様にB1_Vin3曲線は、従来のA/D変換装置300において、サンプリング時間を、アナログ入力電圧Vin=Vin3のときに傾きがa_Dになる時間としたときの入出力特性を原点基準とした曲線、B1_Vin2曲線は、従来のA/D変換装置300において、サンプリング時間を、アナログ入力電圧Vin=Vin2のときに傾きがa_Dになる時間としたときの入出力特性を原点基準とした曲線、B1_Vin1曲線は、従来のA/D変換装置300において、サンプリング時間を、アナログ入力電圧Vin=Vin1のときに傾きがa_Dになる時間としたときの入出力特性を原点基準とした曲線である。
つまり、補正信号生成装置100の入出力特性は、原点、B1_Vin1曲線においてアナログ入力電圧Vin=Vin1となる点a1、B1_Vin2曲線においてアナログ入力電圧Vin=Vin2となる点a2、B1_Vin3曲線においてアナログ入力電圧Vin=Vin3となる点a3、B1_Vin4曲線においてアナログ入力電圧Vin=Vin4となる点a4、を通過したA1曲線に示すような曲線となる。
このように、補正信号生成装置100の入出力特性は、従来のA/D変換装置300の入出力特性を原点基準とし、更に、そのサンプリング時間を、入力電圧の大きさによって異なる時間とすることにより、従来のA/D変換装置300の入出力特性に対して、曲がる方向が逆の特性となる。
このように、補正信号生成装置100の入出力特性は、従来のA/D変換装置300の入出力特性を原点基準とし、更に、そのサンプリング時間を、入力電圧の大きさによって異なる時間とすることにより、従来のA/D変換装置300の入出力特性に対して、曲がる方向が逆の特性となる。
その結果、B1曲線に示した従来のA/D変換装置300の入出力特性を、A1曲線に示した補正信号生成装置100が出力する入出力特性(補正信号)を用いて補正(図3においては、加算平均)することにより、図3のC1直線に示すようなA/D変換装置に求められる理想的な直線に近い入出力特性の結果を得ることができる。
上記に述べたとおり、本実施形態の補正信号生成装置によれば、アナログ入力電圧の大きさに応じた遅延時間で周回パルスを遅延させるパルス遅延回路を用いてアナログ入力電圧をデジタルデータに変換する従来のA/D変換装置の入出力特性に対して、曲がる方向が逆の入出力特性である補正信号を生成することができる。この生成した補正信号を用いることによって、A/D変換装置が出力するデジタルデータを容易に補正することができ、直線性の良い入出力特性をもったA/D変換装置を実現することができる。
また、従来のA/D変換装置では、周回パルスSPが入力されてから外部から入力するラッチパルスLPを入力するまでの時間(サンプリング時間)を高精度に定める必要があったが、本実施形態の補正信号生成装置では、ラッチパルスLPが自動で生成されるため、外部から高精度なパルス信号を入力する必要がなく、容易に高精度なA/D変換装置を実現することが可能となる。
<第2実施形態>
以下、本発明の第2の実施形態について、図面を参照して説明する。図5は、本実施形態によるA/D変換装置の構成を示したブロック図である。図5において、A/D変換装置200は、段数検出回路8、段数検出回路9、出力回路10、補正信号生成装置100、補正回路11、タイマー回路12から構成される。なお、補正信号生成装置100は、上述した第1実施形態に示した補正信号生成装置100である。また、段数検出回路8は、パルス遅延回路81、パルス通過段数検出回路82、ラッチ&エンコーダ83から構成される。段数検出回路9は、パルス遅延回路91、パルス通過段数検出回路92、ラッチ&エンコーダ93から構成される。
なお、本実施形態のA/D変換装置200におけるアナログ基準電圧Vrefは、このアナログ基準電圧Vrefが入力されている全ての回路で同じ電圧レベルであり、その電圧値は、アナログ入力電圧Vinの入力電圧範囲の最小電圧値であるとして説明する。また、同様にアナログ入力電圧Vinも、このアナログ入力電圧Vinが入力されている全ての回路で同じであるとして説明する。
以下、本発明の第2の実施形態について、図面を参照して説明する。図5は、本実施形態によるA/D変換装置の構成を示したブロック図である。図5において、A/D変換装置200は、段数検出回路8、段数検出回路9、出力回路10、補正信号生成装置100、補正回路11、タイマー回路12から構成される。なお、補正信号生成装置100は、上述した第1実施形態に示した補正信号生成装置100である。また、段数検出回路8は、パルス遅延回路81、パルス通過段数検出回路82、ラッチ&エンコーダ83から構成される。段数検出回路9は、パルス遅延回路91、パルス通過段数検出回路92、ラッチ&エンコーダ93から構成される。
なお、本実施形態のA/D変換装置200におけるアナログ基準電圧Vrefは、このアナログ基準電圧Vrefが入力されている全ての回路で同じ電圧レベルであり、その電圧値は、アナログ入力電圧Vinの入力電圧範囲の最小電圧値であるとして説明する。また、同様にアナログ入力電圧Vinも、このアナログ入力電圧Vinが入力されている全ての回路で同じであるとして説明する。
段数検出回路8は、アナログ入力電圧Vinの電圧レベルに応じて、周回パルスSPが周回する遅延ユニットの通過段数を表すデジタルデータ(以下、「第4の通過段数データ」という)を、12ビットのデジタル信号にエンコードし、第1の出力信号Cout1として出力する。なお、段数検出回路8のパルス遅延回路81とパルス通過段数検出回路82とラッチ&エンコーダ83とは、それぞれ、図1に示したパルス遅延回路11とパルス通過段数検出回路12とラッチ&エンコーダ42と同じ構成であり、パルス通過段数検出回路82がパルス遅延回路81内の遅延ユニットの通過段数をラッチパルスLP2のタイミングでラッチする以外は、同じ動作をする。ここで、ラッチパルスLP2は、アナログ入力電圧Vinに依存せず、周回パルスSPが入力されてから一定時間後に出力されるパルス信号である。
なお、段数検出回路8は、図9に示した従来のA/D変換装置300と同じ機能であり、第1の出力信号Cout1は、従来のA/D変換装置300においてデジタル変換されたデジタル値Coutと同じ値である。
なお、段数検出回路8は、図9に示した従来のA/D変換装置300と同じ機能であり、第1の出力信号Cout1は、従来のA/D変換装置300においてデジタル変換されたデジタル値Coutと同じ値である。
段数検出回路9は、アナログ基準電圧Vrefの電圧レベルに応じて、周回パルスSPが周回する遅延ユニットの通過段数を表すデジタルデータ(以下、「第5の通過段数データ」という)を12ビットのデジタル信号にエンコードし、第2の基準信号として出力する。なお、段数検出回路9は、パルス遅延回路81の電源電圧がアナログ基準電圧Vrefとなっている以外は、段数検出回路8と同じ構成であり、同様の動作をする。
タイマー回路12は、周回パルスSPが入力されてから一定時間後にラッチパルスLP2を出力する。
タイマー回路12は、例えば、図5に示すように、レベルシフト回路121、パルス遅延回路122、パルス通過段数検出回路123、パルス遅延回路124、パルス通過段数検出回路125、出力段数比較回路126から構成される。以下、パルス通過段数検出回路123が検出した遅延ユニットの通過段数を表すデジタルデータを「第6の通過段数データ」という。また、パルス通過段数検出回路125が検出した遅延ユニットの通過段数を表すデジタルデータを「第7の通過段数データ」という。この場合、レベルシフト回路121とパルス遅延回路122とパルス通過段数検出回路123とパルス遅延回路124とパルス通過段数検出回路125と出力段数比較回路126は、それぞれ、図1に示したレベルシフト回路2とパルス遅延回路31とパルス通過段数検出回路32とパルス遅延回路11とパルス通過段数検出回路12と出力段数比較回路41と同じ構成であり、レベルシフト回路121とパルス遅延回路124に入力される電圧が、アナログ基準電圧Vrefであること以外は、同じ動作をする。
レベルシフト回路121は、アナログ基準電圧Vrefを予め定められた一定の微少な電圧値(ΔVref:ただし、ΔVref=ΔVin)だけレベルシフトさせたレベルシフト基準電圧(Vref-ΔVref)を出力する。すなわち、アナログ基準電圧Vrefは一定の電圧レベルであるため、レベルシフト基準電圧Vref-ΔVrefも一定の電圧レベルとなる。
従って、パルス通過段数検出回路123が出力する第6の通過段数データと、パルス通過段数検出回路125が出力する第7の通過段数データとは、予め定められた一定の微少な電圧値(ΔVref)による遅延ユニットの通過段数に相当する一定の値だけ異なることとなる。
このことにより、出力段数比較回路126から出力されるラッチパルスLP2は、周回パルスSPが入力されてから一定時間(例えば、出力段数比較回路41に設定した遅延ユニットの通過段数の差と同じ値となる時間)後に出力されるパルス信号となる。
従って、パルス通過段数検出回路123が出力する第6の通過段数データと、パルス通過段数検出回路125が出力する第7の通過段数データとは、予め定められた一定の微少な電圧値(ΔVref)による遅延ユニットの通過段数に相当する一定の値だけ異なることとなる。
このことにより、出力段数比較回路126から出力されるラッチパルスLP2は、周回パルスSPが入力されてから一定時間(例えば、出力段数比較回路41に設定した遅延ユニットの通過段数の差と同じ値となる時間)後に出力されるパルス信号となる。
出力回路10は、段数検出回路8が出力した第1の出力信号Cout1から、段数検出回路9が出力した第2の基準信号を減算し、この減算した出力信号を本実施形態のA/D変換装置200がアナログ入力電圧Vinに応じて変換した第2の出力信号として出力する。なお、第1実施形態における出力回路44の説明と同様に、出力回路10が出力する第2の出力信号は、段数検出回路8が出力した第1の出力信号Cout1を、原点基準とした12ビットの出力信号となる。
また、出力回路10が出力する第2の出力信号は、図9に示した従来のA/D変換装置300においてデジタル変換されたデジタル値Coutを原点基準としたデジタル値であるとも言える。
また、出力回路10が出力する第2の出力信号は、図9に示した従来のA/D変換装置300においてデジタル変換されたデジタル値Coutを原点基準としたデジタル値であるとも言える。
補正回路11は、補正信号生成装置100から出力された補正信号と、出力回路10から出力された第2の出力信号とを加算平均し、この加算平均した出力信号を本実施形態のA/D変換装置200においてデジタル変換された最終的な12ビットのデジタル値(A/D変換出力信号)として出力する。
次に、A/D変換装置の処理手順について説明する。図6は、本実施形態によるA/D変換装置200における処理手順を示したフローチャートである。なお、本実施形態によるA/D変換装置200における処理手順において、補正信号生成装置100からは、補正信号が出力されるが、この補正信号生成装置100における処理手順は、第1実施形態において、図2を用いて説明した処理手順と同様であるため、本実施形態においての説明を省略する。
まず、ステップS10において、パルス遅延回路81にアナログ入力電圧Vinが入力される。また、パルス遅延回路91およびタイマー回路12には、アナログ基準電圧Vrefが入力される。このことにより、パルス遅延回路124およびレベルシフト回路121にはアナログ基準電圧Vrefが入力される。また、パルス遅延回路122にはアナログ基準電圧Vrefを予め定められた一定の微少な電圧値(ΔVref:ただし、ΔVref=ΔVin)だけレベルシフトさせたレベルシフト基準電圧(Vref-ΔVref)が入力される。
続いて、ステップS20において、パルス遅延回路81、パルス遅延回路91、パルス遅延回路122、およびパルス遅延回路124に周回パルスSPが入力される。このことにより、周回パルスSPは、パルス遅延回路81と、パルス遅延回路91と、パルス遅延回路122と、パルス遅延回路124とでそれぞれ異なる遅延時間(パルス遅延回路81はアナログ入力電圧Vinの電圧レベルに応じた遅延時間、パルス遅延回路91とパルス遅延回路124はアナログ基準電圧Vrefの電圧レベルに応じた遅延時間、パルス遅延回路122はレベルシフト基準電圧Vref-ΔVrefの電圧レベルに応じた遅延時間)で、それぞれの遅延ユニットを周回する。そして、パルス通過段数検出回路82、パルス通過段数検出回路92、パルス通過段数検出回路123、およびパルス通過段数検出回路125は、周回パルスSPがそれぞれの遅延ユニットを通過する段数を検出し、それぞれ、第4の通過段数データ、第5の通過段数データ、第6の通過段数データ、および第7の通過段数データとして出力する。
続いて、出力段数比較回路126は、ステップS30において、パルス通過段数検出回路123とパルス通過段数検出回路125から出力された第6の通過段数データと第7の通過段数データとの差(遅延ユニットの通過段数の差)を比較し、その差が予め設定された値(設定値)となったか否かを判断する。通過段数データの差が設定値(例えば、出力段数比較回路41に設定した遅延ユニットの通過段数の差と同じ値)となった場合は、ステップS40において、ラッチ&エンコーダ83が第4の通過段数データを、ラッチ&エンコーダ93が第5の通過段数データをラッチするためのラッチパルスLP2を出力段数比較回路126が出力する。また、通過段数データの差が設定値となっていない場合は、ステップS30を繰り返す。
続いて、ステップS50において、ラッチ&エンコーダ83は、出力段数比較回路126から入力されたラッチパルスLP2に従って、第4の通過段数データをラッチして、12ビットの第1の出力信号Cout1にエンコードして出力する。また、ステップS50において、ラッチ&エンコーダ93は、出力段数比較回路126から入力されたラッチパルスLP2に従って、第5の通過段数データをラッチして、12ビットの第2の基準信号にエンコードして出力する。
続いて、ステップS60において、出力回路10は、ラッチ&エンコーダ83から出力された第1の出力信号Cout1から、ラッチ&エンコーダ93から出力された第2の基準信号を減算した12ビットの第2の出力信号を出力する。
続いて、ステップS70において、補正回路11は、出力回路10から出力された第2の出力信号と、補正信号生成装置100から出力された補正信号とを加算平均し、A/D変換装置200がデジタル変換した最終的な12ビットのA/D変換出力信号を出力して、処理を完了する。
次に、上述した構成によるA/D変換装置の入出力特性について説明する。図7は、本実施形態によるA/D変換装置200の入出力特性の一例を、図9に示した従来の補正前のA/D変換装置300の入出力特性の一例と共に示したグラフである。図7において、X軸はアナログ入力電圧Vinを示し、Y軸はA/D変換装置200から出力されるデジタル値を示す。また、図7において、A2曲線は、補正信号生成装置100の入出力特性(補正信号)を表し、B2曲線は、アナログ入力電圧Vinに対する出力回路10の出力特性(第2の出力信号)を表している。また、図7に示したC2直線が、アナログ入力電圧Vinに対する補正回路11の出力特性、すなわち、本実施形態によるA/D変換装置200の入出力特性を表している。
なお、B2曲線は、図9に示した従来のA/D変換装置300におけるデジタル変換されたデジタル値Coutを原点基準としたデジタル値と同じであるが、この理由は以下の通りである。
アナログ基準電圧Vrefが一定であり、かつ、アナログ基準電圧Vrefとレベルシフト基準電圧Vref-ΔVrefとの電圧レベルの差(ΔVref)も一定であるため、パルス遅延回路124およびパルス遅延回路122内を周回する周回パルスSPが通過する遅延ユニットの段数の差が予め設定された値となるタイミングは一定である。このことによって、ラッチパルスLP2は、従来のA/D変換装置300において、一定のタイミングで入力されるラッチパルスLPと同様に、一定のタイミングで出力される。従って、アナログ入力電圧Vinに対する段数検出回路8の出力特性を示す曲線の傾きの変化は、従来のA/D変換装置300の入出力特性を示す曲線の傾きの変化と同様となる。よって、アナログ入力電圧Vinに対する出力回路10の出力特性は、従来のA/D変換装置300の入出力特性を原点基準とした特性となる。
アナログ基準電圧Vrefが一定であり、かつ、アナログ基準電圧Vrefとレベルシフト基準電圧Vref-ΔVrefとの電圧レベルの差(ΔVref)も一定であるため、パルス遅延回路124およびパルス遅延回路122内を周回する周回パルスSPが通過する遅延ユニットの段数の差が予め設定された値となるタイミングは一定である。このことによって、ラッチパルスLP2は、従来のA/D変換装置300において、一定のタイミングで入力されるラッチパルスLPと同様に、一定のタイミングで出力される。従って、アナログ入力電圧Vinに対する段数検出回路8の出力特性を示す曲線の傾きの変化は、従来のA/D変換装置300の入出力特性を示す曲線の傾きの変化と同様となる。よって、アナログ入力電圧Vinに対する出力回路10の出力特性は、従来のA/D変換装置300の入出力特性を原点基準とした特性となる。
次に、A2曲線で示した補正信号について、図8を用いて更に詳しく説明する。図8において、D直線は、一定の傾きa_D(ΔCout/ΔVin)を表している。また、B2_Vin4曲線は、第2の出力信号のサンプリング時間を、アナログ入力電圧Vin=Vin4のときに傾きがa_Dになる時間としたときの入出力特性である。同様に、B2_Vin3曲線は、第2の出力信号のサンプリング時間を、アナログ入力電圧Vin=Vin3のときに傾きがa_Dになる時間としたときの入出力特性、B2_Vin2曲線は、第2の出力信号のサンプリング時間を、アナログ入力電圧Vin=Vin2のときに傾きがa_Dになる時間としたときの入出力特性、B2_Vin1曲線は、第2の出力信号のサンプリング時間を、アナログ入力電圧Vin=Vin1のときに傾きがa_Dになる時間としたときの入出力特性である。
つまり、補正信号の入出力特性は、原点、B2_Vin1曲線においてアナログ入力電圧Vin=V1となる点a1、B2_Vin2曲線においてアナログ入力電圧Vin=V2となる点a2、B2_Vin3曲線においてアナログ入力電圧Vin=V3となる点a3、B2_Vin4曲線においてアナログ入力電圧Vin=V4となる点a4、を通過したA2曲線に示すような曲線となる。
このことから、A/D変換装置200は、従来のA/D変換装置300の入出力特性を原点基準とした第2の出力信号と、この第2の出力信号に対して曲がる方向が逆の入出力特性を持つ補正信号とを加算平均することにより、直線性の良い入出力特性を得ることができる。
本実施形態のA/D変換装置200においては、アナログ基準電圧Vrefが全ての回路で同じ電圧レベルである。このことにより、段数検出回路9内のパルス遅延回路91に入力されるアナログ基準電圧Vrefと、補正信号生成装置100内のパルス遅延回路51に入力されるアナログ基準電圧Vrefとが、同じ電圧レベルとなる。その結果、図7に示すように、出力回路10から出力される第2の出力信号を示すB2曲線と、補正信号生成装置100から出力される補正信号を示すA2曲線とは、アナログ入力電圧Vinがアナログ基準電圧Vrefと同じ電圧レベルであるときの出力データが“0”となる原点で交わることになる。
以上より、補正回路11において図7に示したA2曲線とB2曲線とを加算平均することによってC2直線に示すようなA/D変換装置に求められる理想的な直線に近い入出力特性の結果を得ることができる。
なお、図7に示したA2曲線とB2曲線とを加算平均することによって得られるC2直線も原点を通る入出力特性となる。このC2直線は、アナログ入力電圧Vinに対するA/D変換後のデジタル信号出力値を絶対値で示していると言うことができる。
原点を通らない入出力特性は、例えば、補正信号生成装置100から出力される補正信号を用いて、従来のA/D変換装置300から出力されたデジタル値Coutを補正する場合を例とすると、図3に示したC1直線のような入出力特性である。すなわち、C1直線では、入力信号に対して基準となる値がないため、特定の1つのデジタル信号出力値ともう1つのデジタル信号出力値との関係は、これらの2つのデジタル信号出力値同士の差という相対的な結果のみでしか、デジタル信号出力値を表すことができない。
一方、本実施形態のA/D変換装置200においては、アナログ基準電圧Vrefの電圧レベルを基準として、デジタル信号出力値を絶対値で特定することができる。
原点を通らない入出力特性は、例えば、補正信号生成装置100から出力される補正信号を用いて、従来のA/D変換装置300から出力されたデジタル値Coutを補正する場合を例とすると、図3に示したC1直線のような入出力特性である。すなわち、C1直線では、入力信号に対して基準となる値がないため、特定の1つのデジタル信号出力値ともう1つのデジタル信号出力値との関係は、これらの2つのデジタル信号出力値同士の差という相対的な結果のみでしか、デジタル信号出力値を表すことができない。
一方、本実施形態のA/D変換装置200においては、アナログ基準電圧Vrefの電圧レベルを基準として、デジタル信号出力値を絶対値で特定することができる。
また、アナログ入力電圧Vinの電圧レベルと、アナログ基準電圧Vrefの電圧レベルとが同じ電圧レベルであった場合(図7における原点)では、補正信号生成装置100内の出力段数比較回路41が出力するラッチパルスLPが出力されるタイミングと、タイマー回路12内の出力段数比較回路126が出力するラッチパルスLP2が出力されるタイミングとは、同じタイミングとなる。これは、補正信号生成装置100内のレベルシフト回路2によってレベルシフトされる電圧(ΔVin)と、タイマー回路12内のレベルシフト回路121によってレベルシフトされる電圧(ΔVref)とは、予め定められた同じ電圧値であるため、およびそれぞれのラッチパルスを出力する回路が同じ回路となるためである。その結果、補正信号生成装置100から出力される検出信号と、第1の出力信号Cout1とは同じ値のデジタル信号となるからである。
更に、補正信号生成装置100内において基準信号を出力する段数検出回路5と基準信号出力回路43とを合わせた回路は、段数検出回路9と同じ回路であり、入力されるアナログ基準電圧Vrefも同じであるため、補正信号生成装置100内の基準信号と第2の基準信号とは同じ値のデジタル信号となる。
その結果、アナログ入力電圧Vinの電圧レベルと、アナログ基準電圧Vrefの電圧レベルとが同じ電圧レベルである場合には、補正信号生成装置100から出力される補正信号(図7に示したA2曲線)と、出力回路10から出力される第2の出力信号(図7に示したB2曲線)とは、同じ値のデジタル信号となる。
このことから、図7からもわかるように、アナログ入力電圧Vinとアナログ基準電圧Vrefとがほぼ一致している領域、すなわち、アナログ入力電圧Vinが図7に示した原点付近の電圧レベルである領域では、B2曲線とA2曲線の傾きはほぼ一致し、原点から離れるほどB2曲線とA2曲線の傾きはC2直線を中心に乖離することになる。
これにより、B2曲線とA2曲線を加算平均した補正後のA/D変換装置の入出力特性は、よりC2に近づき、さらに直線性が改善される。
更に、補正信号生成装置100内において基準信号を出力する段数検出回路5と基準信号出力回路43とを合わせた回路は、段数検出回路9と同じ回路であり、入力されるアナログ基準電圧Vrefも同じであるため、補正信号生成装置100内の基準信号と第2の基準信号とは同じ値のデジタル信号となる。
その結果、アナログ入力電圧Vinの電圧レベルと、アナログ基準電圧Vrefの電圧レベルとが同じ電圧レベルである場合には、補正信号生成装置100から出力される補正信号(図7に示したA2曲線)と、出力回路10から出力される第2の出力信号(図7に示したB2曲線)とは、同じ値のデジタル信号となる。
このことから、図7からもわかるように、アナログ入力電圧Vinとアナログ基準電圧Vrefとがほぼ一致している領域、すなわち、アナログ入力電圧Vinが図7に示した原点付近の電圧レベルである領域では、B2曲線とA2曲線の傾きはほぼ一致し、原点から離れるほどB2曲線とA2曲線の傾きはC2直線を中心に乖離することになる。
これにより、B2曲線とA2曲線を加算平均した補正後のA/D変換装置の入出力特性は、よりC2に近づき、さらに直線性が改善される。
上記に述べたとおり、本実施形態のA/D変換装置によれば、アナログ入力電圧の大きさに応じた遅延時間で周回パルスを遅延させるパルス遅延回路を用いてアナログ入力電圧をデジタルデータに変換する際に、出力するA/D変換後のデジタル信号出力値を補正信号によって補正することができ、直線性の良い入出力特性をもったA/D変換装置を実現することができる。
上記に述べたとおり、本発明を実施するための形態によれば、従来の入出力特性の曲がり(非直線性)を補正するための補正信号を生成することができ、入出力特性を直線近似するために多数の基準電圧を実際にA/D変換するというような煩雑な設定をすることなく、容易に補正することができる補正信号生成装置を提供することが可能となる。
また、この補正信号生成装置をA/D変換装置に組み込み、生成した補正信号に基づいてA/D変換後のデジタル信号出力値を補正することによって、理想的な直線に近い入出力特性が得られるA/D変換装置を提供することが可能となる。
なお、第2実施形態のA/D変換装置の回路構成において、第1実施形態の補正信号生成装置と重複する回路、例えば、補正信号生成装置100内の段数検出回路1と、A/D変換装置200内のパルス遅延回路81とパルス通過段数検出回路82とを合わせた回路、また、例えば、補正信号生成装置100内の段数検出回路5と、A/D変換装置200内のパルス遅延回路91とパルス通過段数検出回路92とを合わせた回路を共通化しない回路構成で説明を行ったが、重複する回路を共通で使用することにより、A/D変換装置200の回路規模を削減することができる。
また、第2実施形態のA/D変換装置内の回路構成においても重複する回路、例えば、パルス遅延回路91とパルス通過段数検出回路92とを合わせた回路と、パルス遅延回路124と第7パルス通過段数検出回路とを合わせた回路を共通化しない回路構成で説明を行ったが、重複する回路を共通で使用することにより、更に、A/D変換装置200の回路規模を削減することができる。
また、第2実施形態のA/D変換装置内の回路構成においても重複する回路、例えば、パルス遅延回路91とパルス通過段数検出回路92とを合わせた回路と、パルス遅延回路124と第7パルス通過段数検出回路とを合わせた回路を共通化しない回路構成で説明を行ったが、重複する回路を共通で使用することにより、更に、A/D変換装置200の回路規模を削減することができる。
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
本発明は、A/D変換装置の入出力特性の曲がり(非直線性)を補正するための補正信号を生成する補正信号生成装置の提供を可能とする。
100 補正信号生成装置
200 A/D変換装置
1 段数検出回路(第1の段数検出回路)
11 パルス遅延回路(第1のパルス遅延回路)
12 パルス通過段数検出回路(第1のパルス通過段数検出回路)
2 レベルシフト回路
3 段数検出回路(第2の段数検出回路)
31 パルス遅延回路(第2のパルス遅延回路)
32 パルス通過段数検出回路(第2のパルス通過段数検出回路)
4 補正信号出力回路
41 出力段数比較回路(補正信号出力回路)
42 ラッチ&エンコーダ(補正信号出力回路)
43 基準信号出力回路(補正信号出力回路)
44 出力回路(補正信号出力回路)
5 段数検出回路(第3の段数検出回路)
51 パルス遅延回路(第3のパルス遅延回路)
52 パルス通過段数検出回路(第3のパルス通過段数検出回路)
8 段数検出回路(第4の段数検出回路)
81 パルス遅延回路(第4のパルス遅延回路)
82 パルス通過段数検出回路(第4のパルス通過段数検出回路)
83 ラッチ&エンコーダ(第4の段数検出回路)
9 段数検出回路(第5の段数検出回路)
91 パルス遅延回路(第5のパルス遅延回路)
92 パルス通過段数検出回路(第5のパルス通過段数検出回路)
93 ラッチ&エンコーダ(第5の段数検出回路)
10 出力回路
11 補正回路
12 タイマー回路
121 レベルシフト回路(タイマー回路)
122 パルス遅延回路(タイマー回路)
123 パルス通過段数検出回路(タイマー回路)
124 パルス遅延回路(タイマー回路)
125 パルス通過段数検出回路(タイマー回路)
126 出力段数比較回路(タイマー回路)
200 A/D変換装置
1 段数検出回路(第1の段数検出回路)
11 パルス遅延回路(第1のパルス遅延回路)
12 パルス通過段数検出回路(第1のパルス通過段数検出回路)
2 レベルシフト回路
3 段数検出回路(第2の段数検出回路)
31 パルス遅延回路(第2のパルス遅延回路)
32 パルス通過段数検出回路(第2のパルス通過段数検出回路)
4 補正信号出力回路
41 出力段数比較回路(補正信号出力回路)
42 ラッチ&エンコーダ(補正信号出力回路)
43 基準信号出力回路(補正信号出力回路)
44 出力回路(補正信号出力回路)
5 段数検出回路(第3の段数検出回路)
51 パルス遅延回路(第3のパルス遅延回路)
52 パルス通過段数検出回路(第3のパルス通過段数検出回路)
8 段数検出回路(第4の段数検出回路)
81 パルス遅延回路(第4のパルス遅延回路)
82 パルス通過段数検出回路(第4のパルス通過段数検出回路)
83 ラッチ&エンコーダ(第4の段数検出回路)
9 段数検出回路(第5の段数検出回路)
91 パルス遅延回路(第5のパルス遅延回路)
92 パルス通過段数検出回路(第5のパルス通過段数検出回路)
93 ラッチ&エンコーダ(第5の段数検出回路)
10 出力回路
11 補正回路
12 タイマー回路
121 レベルシフト回路(タイマー回路)
122 パルス遅延回路(タイマー回路)
123 パルス通過段数検出回路(タイマー回路)
124 パルス遅延回路(タイマー回路)
125 パルス通過段数検出回路(タイマー回路)
126 出力段数比較回路(タイマー回路)
Claims (6)
- アナログ入力電圧から得られるデジタル信号を補正するための補正信号を生成する補正信号生成装置であって、
前記アナログ入力電圧の大きさに応じた遅延時間で第1のパルス信号を遅延させる遅延ユニットを複数段接続した第1のパルス遅延回路と、前記第1のパルス信号が前記第1のパルス遅延回路内の遅延ユニットを通過した段数を検出する第1のパルス通過段数検出回路とを有する第1の段数検出回路と、
前記アナログ入力電圧の電圧レベルをシフトさせたアナログ電圧を出力するレベルシフト回路と、
前記レベルシフト回路によって電圧レベルがシフトされたアナログ電圧の大きさに応じた遅延時間で第2のパルス信号を遅延させる遅延ユニットを複数段接続した第2のパルス遅延回路と、前記第2のパルス信号が前記第2のパルス遅延回路内の遅延ユニットを通過した段数を検出する第2のパルス通過段数検出回路とを有する第2の段数検出回路と、
予め定められた電圧値であるアナログ基準電圧の大きさに応じた遅延時間で第3のパルス信号を遅延させる遅延ユニットを複数段接続した第3のパルス遅延回路と、前記第3のパルス信号が前記第3のパルス遅延回路内の遅延ユニットを通過した段数を検出する第3のパルス通過段数検出回路とを有する第3の段数検出回路と、
前記第1の段数検出回路が検出した遅延ユニットの通過段数と前記第2の段数検出回路が検出した遅延ユニットの通過段数との段数差に応じたタイミングで、前記第1の段数検出回路と前記第3の段数検出回路が検出した遅延ユニットの通過段数を保持し、保持された前記第1の段数検出回路の段数と前記第3の段数検出回路の段数の差を補正信号として出力する補正信号出力回路と、
を有する補正信号生成装置。 - 前記補正信号出力回路は、
前記第1の段数検出回路が検出した遅延ユニットの通過段数と前記第2の段数検出回路が検出した遅延ユニットの通過段数との段数差が、予め定められた段数差となるタイミングで、前記第1の段数検出回路が検出した遅延ユニットの通過段数を保持する、
請求項1に記載の補正信号生成装置。 - アナログ入力電圧をデジタル信号に変換するA/D変換装置であって、
前記アナログ入力電圧の大きさに応じた遅延時間で第4のパルス信号を遅延させる遅延ユニットを複数段接続した第4のパルス遅延回路と、前記第4のパルス信号が前記第4のパルス遅延回路内の遅延ユニットを所定時間に通過した段数を検出する第4のパルス通過段数検出回路とを有する第4の段数検出回路と、
予め定められた第2の電圧値である第2のアナログ基準電圧の大きさに応じた遅延時間で第5のパルス信号を遅延させる遅延ユニットを複数段接続した第5のパルス遅延回路と、前記第5のパルス信号が前記第5のパルス遅延回路内の遅延ユニットを前記所定時間に通過した段数を検出する第5のパルス通過段数検出回路とを有する第5の段数検出回路と、
前記第4の段数検出回路が検出した遅延ユニットの通過段数から、前記第5の段数検出回路が検出した遅延ユニットの通過段数を減算し、該減算した遅延ユニットの通過段数を、デジタル信号として出力する出力回路と、
請求項1に記載の補正信号生成装置と、
前記補正信号生成装置から出力された補正信号に基づいて、前記出力回路から出力されたデジタル信号を補正し、該補正したデジタル信号を出力する補正回路と、
を有するA/D変換装置。 - 前記補正回路は、
前記補正信号生成装置から出力された補正信号と、前記出力回路から出力されたデジタル信号とを加算平均し、該加算平均したデジタル信号を出力する、
請求項3に記載のA/D変換装置。 - 前記第2のアナログ基準電圧と請求項1に記載のアナログ基準電圧とが同一である、
請求項3に記載のA/D変換装置。 - 前記第2のアナログ基準電圧と請求項1に記載のアナログ基準電圧と前記アナログ入力電圧とが同一である場合に、前記第5の段数検出回路が検出する遅延ユニットの通過段数が、前記補正信号出力回路で保持された前記第3の段数検出回路の段数と、略同一になるように前記所定時間を設定するタイマー回路、
を更に有する、請求項3に記載のA/D変換装置。
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