KR101660416B1

KR101660416B1 - Cds를 적용한 sar 방식의 adc 장치 및 샘플링 방법

Info

Publication number: KR101660416B1
Application number: KR1020150001241A
Authority: KR
Inventors: 김재준; 박경환
Original assignee: 울산과학기술원
Priority date: 2015-01-06
Filing date: 2015-01-06
Publication date: 2016-09-28
Also published as: KR20160084685A

Abstract

본 발명에 따르면 SAR 방식의 ADC에서 CDS을 적용함으로써 SNR을 높여 에러 정정 효율을 높일 수 있도록 한다. 또한, SAR 방식의 ADC에서 샘플링 입력을 하나의 샘플마다 바꿔주도록 하는 간단한 샘플링 회로를 추가하는 것을 통해 CDS가 가능하도록 하며, 이러한 새로운 샘플링 방법을 통해 에러 보정 효율 및 SNR 향상이 가능하도록 한다.

Description

CDS를 적용한 SAR 방식의 ADC 장치 및 샘플링 방법{SAR-ADC APPARATUS USING CDS AND SAMPLING METHOD THEREOF}

본 발명은 아날로그-디지털 변환기에 관한 것으로, 특히 SAR(Successive Approximation Register) 방식의 아날로그 디지털 변환기(Analog-Digital Converter : ADC)에서 CDS(Correlated Double Sampling)을 적용함으로써 SNR(signal to noise ratio)을 높여 에러 정정 효율을 높일 수 있도록 하는 CDS를 적용한 SAR 방식의 ADC 장치 및 샘플링 방법에 관한 것이다.

일반적으로, ADC는 아날로그 형태의 입력 신호를 내부의 세분화된 기준 전압과 비교하여 이를 디지털 값으로 변환시키는 장치로, 아날로그 형태의 입력 신호를 디지털 형태의 출력 신호로 바꾸는 것을 의미한다.

이러한 ADC의 종류에는 플래시 타입의 ADC, 트래킹(tracking) 기법을 이용한 ADC, SAR(Successive Approximation Register type) 방식의 ADC, 파이프라인 ADC(Pipeline ADC) 등이 있고, 각각의 특성에 맞는 응용분야에서 사용되고 있다.

위와 같은 다양한 ADC 중 SAR-ADC는 회로의 낮은 전력 소모율을 가지며 회로 구성이 상대적으로 간단하게 할 수 있는 이점이 있어 최근 들어 사용이 늘어나고 있다.

이러한, SAR-ADC는 하드웨어 구성 요소로써, 아날로그 입력 신호(Vin)와 내부의 세분화된 아날로그 기준전압(Vdac)을 입력받아 비교하는 비교기와, 비교기의 비교 결과에 응답하여 최상위 비트(MSB)에서부터 차례대로 디지털 출력 비트값을 결정하는 SAR 레지스터와, SAR 레지스터의 값을 아날로그 기준 전압(Vdac)으로 변환하여 비교기로 입력시키는 DAC(Digital to Analog Converter)와, SAR 레지스터의 동작 제어를 위한 제어부 등을 포함할 수 있다.

그러나, 위와 같은 종래 SAR-ADC는 높은 해상도 구현을 위해 일반적으로 DAC의 커패시터 어레이(capacitor array)의 비정합(mismatch)과 비교기의 오프셋(offset) 보정을 위한 추가적인 회로가 필요하며, DAC 캘리브레이션(calibration)은 회로 구현의 복잡성을 증가시키고 추가 면적이 필요하다는 문제점이 있다.

(특허문헌)

대한민국 공개특허번호 10-2011-0106568호(공개일자 2011년 09월 29일)

따라서, 본 발명에서는 SAR 방식의 ADC에서 CDS을 적용함으로써 SNR을 높여 에러 정정 효율을 높일 수 있도록 하는 CDS 샘플링을 적용한 SAR 방식의 ADC 장치 및 CDS 샘플링 방법을 제공하고자 한다.

또한, 본 발명에서는 SAR 방식의 ADC에서 샘플링 입력(sampling input)을 하나의 샘플마다 바꿔주도록 하는 간단한 샘플링 회로를 추가하는 것을 통해 CDS가 가능하도록 하며, 이러한 새로운 샘플링 방법을 통해 에러 보정 효율 및 SNR 향상이 가능하도록 하는 CDS 샘플링을 적용한 SAR 방식의 ADC 장치 및 CDS 샘플링 방법을 제공하고자 한다.

상술한 본 발명은 SAR 방식의 ADC 장치로서, 두 개의 디퍼런셜(differential) 입력신호인 제1 입력신호와 제2 입력신호를 입력받아 교번적으로 샘플링을 수행하는 샘플링부와, 상기 샘플링부에서 샘플링된 제1 입력신호와 제2 입력신호에 대해 각각에 대응되는 출력 전압값인 제1 출력신호와 제2 출력신호로 생성하는 커패시터 어레이와, 상기 제1 출력신호와 제2 출력신호의 크기를 비교하여 비교결과 전압값이 큰 신호를 하나의 디지털 값으로 출력하는 비교기와, 상기 디지털 값을 수신하여 최종 디지털 코드값을 결과 신호로 출력하는 SAR 논리부를 포함한다.

또한, 상기 SAR 논리부는, 상기 제1 입력신호와 제2 입력신호에 대한 최종 디지털 코드값을 동일한 샘플링 시각에서 비교하여 비정상 에러 변환 발생 시 인터폴레이션(interpolation)을 통해 에러 보정을 수행하는 것을 특징으로 한다.

또한, 상기 에러 보정 후, 상기 제1 입력신호와 제2 입력신호에 대한 최종 디지털 코드값을 동일한 샘플링 시각별로 감산하여 상기 최종 출력 디지털 코드값의 신호 레벨을 원래 신호 레벨보다 높이도록 제어하는 것을 특징으로 한다.

또한, 상기 샘플링부로 CDS(Correlated Double Sampling)제어신호를 인가하여 상기 샘플링부가 상기 제1 입력신호와 제2 입력신호에 교번적으로 샘플링을 수행하도록 제어하는 것을 특징으로 한다.

또한, 상기 디지털 값을 수신하여 축차 근사 레지스터를 통해 아날로그 디지털 변환 동작을 수행하는 것을 통해 최종 n 비트의 디지털 코드값을 얻고, 상기 최종 디지털 코드값을 결과 신호로 출력하는 것을 특징으로 한다.

또한, 본 발명은 SAR 방식의 ADC 장치에서 샘플링을 수행하는 방법으로서, 두 개의 디퍼런셜 입력신호인 제1 입력신호와 제2 입력신호를 입력받아 교번적으로 샘플링을 수행하는 단계와, 상기 샘플링된 제1 입력신호와 제2 입력신호에 대해 각각에 대응되는 출력 전압값인 제1 출력신호와 제2 출력신호로 생성하는 단계와, 상기 제1 출력신호와 제2 출력신호의 크기를 비교하여 비교결과에 따른 디지털 값으로 출력하는 단계와, 상기 디지털 값을 수신하여 최종 디지털 코드값을 결과 신호로 출력하는 단계를 포함한다.

또한, 상기 출력하는 단계이후, 상기 제1 입력신호와 제2 입력신호에 대한 최종 디지털 코드값을 동일한 샘플링 시각에서 비교하는 단계와, 상기 비교결과 비정상 에러 변환 발생 시 인터폴레이션(interpolation)을 통해 에러 보정을 수행하는 단계를 포함하는 것을 특징으로 한다.

또한, 상기 에러 보정을 수행하는 단계이후, 상기 제1 입력신호와 제2 입력신호에 대한 최종 디지털 코드값을 동일한 샘플링 시각별로 감산하여 상기 최종 출력 디지털 코드값의 신호 레벨을 원래 신호 레벨보다 높이도록 제어하는 단계를 더 포함하는 것을 특징으로 한다.

또한, 상기 출력하는 단계에서, 상기 디지털 값을 수신하여 축차 근사 레지스터를 통해 아날로그 디지털 변환 동작을 수행함으로써 상기 최종 n 비트의 디지털 코드 값을 얻는 단계인 것을 특징으로 한다.

본 발명에 따르면, SAR 방식의 ADC에서 CDS을 적용함으로써 SNR을 높여 에러 정정 효율을 높일 수 있는 이점이 있다. 또한, SAR 방식의 ADC에서 샘플링 입력을 하나의 샘플마다 바꿔주도록 하는 간단한 샘플링 회로를 추가하는 것을 통해 CDS가 가능하도록 하며, 이러한 새로운 샘플링 방법을 통해 에러 보정 효율 및 SNR 향상이 가능한 이점이 있다.

도 1은 본 발명의 실시예에 따른 CDS를 적용한 SAR 방식의 ADC 장치의 상세 회로 구성도,
도 2는 본 발명의 실시예에 따른 CDS를 적용한 SAR 방식의 ADC 장치의 출력 신호 파형 예시도.

이하, 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

도 1은 본 발명의 실시예에 따른 CDS(Correlated Double Sampling)를 적용한 SAR 방식의 ADC 장치의 상세 회로 구성을 도시한 것으로, 샘플링부(100), 커패시터 어레이(110), 비교기(120), SAR 논리부(130) 등을 포함할 수 있다.

이하, 도 1을 참조하여 본 발명의 ADC 장치에서 CDS 샘플링을 통해 에러 정정 효율을 높이는 동작을 상세히 설명하기로 한다.

먼저, 샘플링부(100)는 두 개의 디퍼런셜(differential) 입력신호인 제1 입력신호(VINN) 제2 입력신호(VINP)를 입력받고, SAR 논리부(130)의 CDS 제어신호에 따라 입력된 디퍼런셜 입력신호인 제1 입력신호 또는 제2 입력신호를 교번적으로 즉, 번갈아 가면서 선택하여 디지털 코드 샘플링을 번갈아 수행한 뒤, 샘플링 수행한 값을 출력시킨다.

커패시터 어레이(110)는 SAR 논리부(130)로부터의 제어신호(switching/control)에 따라 샘플링부(100)로부터 입력되는 디퍼런셜 입력신호인 제1 입력신호 또는 제2 입력신호에 대해 샘플링 수행된 샘플링값을 저장하고, 제1 입력신호와 제2 입력신호에 대해 각각에 대응되는 출력 전압값인 제1 출력신호(Vdacn)와 제2 출력신호(Vdacp)로 생성하여 비교기(120)로 제공한다.

비교기(120)는 커패시터 어레이(110)로부터 인가되는 제1 출력신호(Vdacn)와 제2 출력신호(Vdacp)의 크기를 비교하여 비교결과 비교결과에 따른 디지털 값(Vcomp)으로 출력한다.

SAR 논리부(130)는 비교기(120)에서 출력된 디지털 값(Vcomp)을 수신하여 축차 근사 레지스터를 통해 아날로그 디지털 변환 동작을 수행함으로써 최종 출력 n 비트의 디지털 코드 값을 얻고, 이러한 최종 출력 디지털 코드값을 결과 신호로 출력한다.

또한, SAR 논리부(130)는 본 발명의 실시예에 따라 CDS 제어신호로 샘플링부를 제어하여 샘플링부에서 디퍼런셜 입력신호인 제1 입력신호 또는 제2 입력신호가 교번적으로 샘플링되도록 하고, 최종 출력 디지털 코드 값이 1 입력신호 또는 제2 입력신호의 샘플링값에 따라 번갈아 나오도록 한다.

도 2는 본 발명의 실시예에 따른 CDS를 적용한 SAR 방식의 ADC 장치의 출력 신호 파형을 도시한 것이다.

위 도 2를 참조하면, 도 2의 (a)는 샘플링부(100)에서 디퍼런셜 입력신호인 제1 입력신호 또는 제2 입력신호 중 하나를 교번적으로 샘플링된 값이 SAR 논리부(130)를 통해 디지털 코드값으로 변환된 최종 출력 디지털 코드값을 그래프로 도시한 것이다.

위와 같은 도 2의 (a)에서 샘플 A(200)는 샘플링부(100)에서 디퍼런셜 입력신호인 제1 입력신호가 샘플링된 후, SAR 논리부(130)를 통해 출력되는 디지털 코드값을 도시한 그래프가 될 수 있고, 샘플 B(202)는 샘플링부(100)에서 디퍼런셜 입력신호인 제2 입력신호가 샘플링된 후, SAR 논리부(130)를 통해 출력되는 디지털 코드값을 도시한 그래프가 될 수 있다.

이때, 샘플 A(200)의 그래프와 샘플 B(202)의 그래프를 비교하면, 샘프링부(100)에서 교번적 샘플링에 따라 제1 입력신호와 제2 입력신호가 번갈아가며 샘플링되어 SAR 논리부(130)를 통해 최종 디지털 코드로 출력되는 값이 동일한 시각에 샘플 A(200)의 그래프와 샘플 B(202)의 그래프에서 번갈아 가며 표시되는 것을 볼 수 있다.

이와 같이 SAR 논리부(130)에서 교번적으로 샘플링되는 제1 입력신호와 제2 입력신호에 대한 최종 출력 디지털 코드값을 얻음에 따라 예를 들어 도 2의 (a)에서 보여지는 바와 같이 비정상적인 에러 변환값(210)이 시각 t의 시점에 샘플 A(200)에서 발생하는 경우, 동일한 시각 t의 시점에 샘플 B(202)에서 인터폴레이션(interpolation)을 수행하는 것을 통해 발생하는 값과 비교하여 에러 보정(error correcting)(212)이 가능하게 된다.

위와 같이 에러 보정을 수행한 후, 두 개의 샘플 A(200)와 샘플 B(202)의 신호를 동일한 시각별로 감산하게 되면, 신호 레벨이 2배(2Va)가 되므로 SNR(Signal to Noise Ration) 측면이 향상되어 보다 정확한 디지털 변환이 수행될 수 있다.

상기한 바와 같이 본 발명에 따르면 SAR 방식의 ADC에서 CDS을 적용함으로써 SNR을 높여 에러 정정 효율을 높일 수 있도록 한다. 또한, SAR 방식의 ADC에서 샘플링 입력을 하나의 샘플마다 바꿔주도록 하는 간단한 샘플링 회로를 추가하는 것을 통해 CDS가 가능하도록 하며, 이러한 새로운 샘플링 방법을 통해 에러 보정 효율 및 SNR 향상이 가능하도록 한다.

한편 상술한 본 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.

100 : 샘플링부 110 : 커패시터 어레이
120 : 비교기 130 : SAR 논리부

Claims

두 개의 디퍼런셜(differential) 입력신호인 제1 입력신호와 제2 입력신호를 입력받아 교번적으로 샘플링을 수행하는 샘플링부와,
상기 샘플링부에서 샘플링된 제1 입력신호와 제2 입력신호에 대해 각각에 대응되는 출력 전압값인 제1 출력신호와 제2 출력신호로 생성하는 커패시터 어레이와,
상기 제1 출력신호와 제2 출력신호의 크기를 비교하여 비교결과에 따른 디지털 값으로 출력하는 비교기와,
상기 디지털 값을 수신하여 최종 디지털 코드값을 결과 신호로 출력하는 SAR 논리부를 포함하며,
상기 최종 디지털 코드값은,
상기 SAR 논리부에서 출력된 후, 동일한 샘플링 시각에서 비교되고, 비정상 에러 변환이 발생하는 경우 인터폴레이션(interpolation)을 통해 에러 보정이 수행되고,
상기 에러 보정 후, 동일한 샘플링 시각별로 감산되는 것을 특징으로 하는 SAR 방식의 ADC 장치.
삭제
삭제
제 1 항에 있어서,
상기 SAR 논리부는,
상기 샘플링부로 CDS(Correlated Double Sampling)제어신호를 인가하여 상기 샘플링부가 상기 제1 입력신호와 제2 입력신호에 교번적으로 샘플링을 수행하도록 제어하는 것을 특징으로 하는 SAR 방식의 ADC 장치.
제 1 항에 있어서,
상기 SAR 논리부는,
상기 디지털 값을 수신하여 축차 근사 레지스터를 통해 아날로그 디지털 변환 동작을 수행함으로써 최종 n 비트의 디지털 코드값을 얻고, 상기 최종 디지털 코드값을 결과 신호로 출력하는 것을 특징으로 하는 SAR 방식의 ADC 장치.
SAR 방식의 ADC 장치에서 샘플링을 수행하는 방법으로서,
두 개의 디퍼런셜 입력신호인 제1 입력신호와 제2 입력신호를 입력받아 교번적으로 샘플링을 수행하는 단계와,
상기 샘플링된 제1 입력신호와 제2 입력신호에 대해 각각에 대응되는 출력 전압값인 제1 출력신호와 제2 출력신호로 생성하는 단계와,
상기 제1 출력신호와 제2 출력신호의 크기를 비교하여 비교결과에 따른 디지털 값으로 출력하는 단계와,
상기 디지털 값을 수신하여 최종 디지털 코드값을 결과 신호로 출력하는 단계를 포함하며,
상기 출력하는 단계이후,
상기 제1 입력신호와 제2 입력신호에 대한 최종 디지털 코드값을 동일한 샘플링 시각에서 비교하는 단계와,
상기 비교결과 비정상 에러 변환 발생 시 인터폴레이션(interpolation)된 값을 통해 에러 보정을 수행하는 단계를 포함하고,
상기 에러 보정을 수행하는 단계이후,
상기 최종 디지털 코드값은 동일한 샘플링 시각별로 감산되는 단계를 더 포함하는 것을 특징으로 하는 방법.
삭제
삭제
제 6 항에 있어서,
상기 출력하는 단계에서,
상기 디지털 값을 수신하여 축차 근사 레지스터를 통해 아날로그 디지털 변환 동작을 수행함으로써 최종 n 비트의 디지털 코드 값을 얻는 단계인 것을 특징으로 하는 방법.