WO2010041621A1 - 機能素子内蔵基板及びその製造方法、並びに電子機器 - Google Patents

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substrate
insulating layer
reinforcing material
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中島　嘉樹
山道　新太郎
菊池　克
森　健太郎
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日本電気株式会社
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Definitions

  • the present invention relates to a functional element built-in substrate in which a functional element is built in a substrate and a method for manufacturing the same, and an electronic device, and more particularly, to a functional element built-in substrate in which a reinforcing material is embedded in an insulating layer covering the functional element, Further, the present invention relates to an electronic device having an element built-in substrate.
  • patent document 1 it is a wiring board incorporating a semiconductor chip, and includes an insulating layer in which the semiconductor chip is embedded, and a wiring connected to the semiconductor chip, and a first side of the insulating layer; In addition, a structure in which a reinforcing layer that reinforces the insulating layer is formed on the second side opposite to the first side is disclosed.
  • Patent Document 2 a printed wiring board in which a chip component is embedded in an inner layer, and at least an insulating layer positioned above the chip component is formed by laminating a rigid insulating substrate made of a reinforcing base material and an insulating resin. What consists of things is disclosed.
  • the circuit board which consists of a 1st electrical insulation base material, the wiring pattern formed in both surfaces of the 1st electrical insulation base material, the circuit components mounted in the circuit board, and a circuit A correction material having a lower thermal expansion coefficient than the substrate and a second electrically insulating base material that incorporates a circuit component and joins the circuit board and the correction material having a lower thermal expansion coefficient is disclosed.
  • Patent Document 4 is a wiring board in which a semiconductor chip is embedded, and has an insulating layer in which the semiconductor chip is embedded and a wiring structure connected to the semiconductor chip, and the insulating layer is provided with the insulating layer.
  • a structure in which a reinforcing structure to be reinforced is embedded is disclosed.
  • the conventional functional element-embedded substrate has the following problems.
  • the first problem is that the substrate cannot be thinned beyond a certain level.
  • a functional element is built in a substrate made of organic resin as a base material
  • the functional element is made of silicon, ceramic, or the like
  • the difference in linear thermal expansion coefficient between the functional element and the substrate made of organic resin In the process of curing the resin, stress is generated on the substrate.
  • reinforcing layers are formed on both sides of the insulating layer in which the semiconductor chip (functional element) is embedded, on both sides of the first side and the second side. Therefore, it is necessary to keep the thickness of the reinforcing layer, and the substrate cannot be made thinner than a certain level.
  • the substrate described in Patent Document 3 has a laminated structure of a circuit board, a second electrically insulating material (insulating layer), and a correction material, the substrate cannot be made thinner than a certain level.
  • the second problem is that the effect of reducing the thickness of the substrate is reduced, and the effect of reducing the warpage of the substrate is reduced.
  • the reinforcing material is provided only in the layer in which the functional element is embedded, if the reinforcing material is not on the same plane as the functional element, a certain thickness or more is required. The effect of conversion is reduced. Further, when the reinforcing material is on the same plane as the functional element, stress concentrates in the gap between the end portion of the functional element and the reinforcing material, resulting in structural weakening, and the effect of reducing warpage is reduced.
  • a reinforcing structure for reinforcing the insulating layer and a semiconductor chip (functional element) are embedded in the insulating layer. Since the structure is formed on the same plane, stress concentrates in the gap between the semiconductor chip and the reinforcing structure, the structure becomes weak, and warpage cannot be suppressed.
  • the third problem is that in order to eliminate the gap, which is the structurally weak part pointed out as the second problem, when the reinforcing material and the functional element are in close contact with each other on the side surface, the reinforcing material is a metal. In some cases, conduction occurs in a portion in close contact with the functional element, and problems such as failure of the functional element to operate normally occur.
  • the reinforcing structure and the semiconductor chip must be seen from the normal direction of the circuit surface of the semiconductor chip, and at least a part of the semiconductor chip and the reinforcing structure must be overlapped at the end of the semiconductor chip. Unless the range of the overlapping part of the body is precisely controlled, the semiconductor chip is destroyed due to the difference in stress applied to the semiconductor chip in the part where the reinforcing structure and the semiconductor chip overlap and in the part where it does not overlap, Problems such as the inability of the semiconductor chip to operate normally occur.
  • the fourth problem is that when the reinforcing material is a core material such as a reinforcing fiber or a highly elastic material, unless the range of the overlapping portion of the functional element and the reinforcing material is precisely controlled, The problem is that interference with the electrode terminals occurs, causing problems such as the functional elements not operating normally.
  • the conventional method for manufacturing a functional element-embedded substrate has the following problems.
  • the fifth problem is that when a layer including a reinforcing material is laminated in order to avoid a difference in linear thermal expansion coefficient, one of the layer including the reinforcing material and the insulating layer in which the functional element is embedded is placed on the support plate. After laminating and thermosetting, it is necessary to laminate the other and thermoset, and then to remove the support plate, which requires more than a certain number of steps, and costs and time to manufacture is there.
  • the substrate described in Patent Document 1 is a process in which a first reinforcing layer, an insulating layer in which a semiconductor chip (functional element) is embedded, and a second reinforcing layer are sequentially stacked on a support substrate. Is required more than a certain amount, which is expensive to manufacture.
  • substrate of patent document 2 becomes a structure which laminated the rigid insulating board which consists of a reinforcement base material and insulating resin, cost and time are required for manufacture.
  • a sixth problem is that when a reinforcing material is provided only in an insulating layer in which a functional element is embedded, if the reinforcing material is a metal, there are two conductor wiring layers sandwiching the insulating layer in which the functional element is embedded.
  • the reinforcing material is a metal
  • the reinforcing structure (reinforcing material) is a metal
  • the two When electrically connecting two conductor wiring layers, it is necessary to provide a via that penetrates the insulating layer in which the functional element is embedded, but an opening larger than the diameter of the via is formed in advance in the metal reinforcing material. Therefore, there is a problem that the manufacturing constant is required to be higher than a certain level, and the manufacturing cost is high.
  • a first problem of the present invention is to provide a functional element-embedded substrate that realizes thinning and can suppress the warpage of the substrate due to the difference in linear thermal expansion coefficient while maintaining the normal operation of the functional element. is there.
  • a second object of the present invention is to provide a method for manufacturing a functional element-embedded substrate that can reduce manufacturing costs by simplifying the manufacturing process.
  • a functional element-embedded substrate comprising, on a base material, one or more functional elements, and an insulating layer in which the functional elements are embedded.
  • a reinforcing material is embedded over the entire surface of the substrate, and the reinforcing material is not less than 1 / 10,000 and not more than 1/10 of the horizontal or vertical length of the circuit surface of the functional element. And at least a part of the peripheral edge of the functional element.
  • the functional device-embedded substrate is mounted in an electronic device.
  • a step of forming an opening at a position corresponding to the functional element in the insulating layer including the reinforcing material Disposing the insulating layer, aligning the opening and the functional element, and mounting the functional element on a substrate while laminating the insulating layer.
  • a step of forming a first opening at a position corresponding to the functional element in the first insulating layer including the reinforcing material, and a first method including the reinforcing material in the method of manufacturing a functional element-embedded substrate, a step of forming a first opening at a position corresponding to the functional element in the first insulating layer including the reinforcing material, and a first method including the reinforcing material.
  • Forming a second opening at a position corresponding to the functional element in the two insulating layers disposing the first insulating layer closer to the substrate than the functional element; and positioning the first opening and the functional element
  • the step of mounting the functional element on the substrate while laminating the first insulating layer, the second opening and the functional element are aligned, and the first from the circuit surface side of the functional element And a step of laminating two insulating layers.
  • the functional element built-in substrate of the present invention in the functional element built-in substrate mainly made of an organic resin, there is no gap between the functional element and the reinforcing material that are structurally weakened, and the functional element is further strengthened. It is possible to reinforce the connection between the functional element and the reinforcing material, which is the starting point of the warpage of the substrate due to the difference in linear thermal expansion coefficient between the organic resin and the organic resin, and to prevent the warpage.
  • the electrode terminal is generally present on the functional element on the inner side of about one-tenth of the vertical or horizontal length of the circuit surface of the functional element, and
  • the accuracy when molding the reinforcing material is approximately 1 / 10,000 of the vertical or horizontal length of the circuit surface of the functional element, so that the reinforcing material is connected from the end of the functional element to the circuit surface of the functional element. If it is assumed that it overlaps with the end of the functional element at about 1 / 10,000 to 1/10 of the vertical or horizontal length, the reinforcing material can be molded with realizable accuracy, and the function of the reinforcing material Interference with the electrode terminal of the element can also be prevented.
  • the reinforcing material and the functional element have the function of less than about one-tenth of the vertical or horizontal length of the circuit surface of the functional element.
  • the destruction of the functional element can be reduced. Therefore, in the range of the above length limitation, the destruction of the functional element due to the overlap of the reinforcing material and the functional element is also possible. Can be reduced.
  • the reinforcing material partially overlaps and adheres to the circuit surface of the functional element, the peripheral portion of the functional element is pressed in the manufacturing process of the functional element-embedded substrate.
  • the manufacturing process can be simplified and the manufacturing cost can be reduced.
  • one or more functional elements (1 in FIG. 1) and the functional elements (1 in FIG. 1) are embedded on a base material (2 in FIG. 1). And a functional element-embedded substrate (100 in FIG. 1) including an insulating layer (4 in FIG. 1) on the side of the functional element (1 in FIG. 1).
  • a reinforcing material (6 in FIG. 1) is embedded over the entire surface of the substrate, and the reinforcing material (6 in FIG. 1) is arranged horizontally or vertically on the circuit surface of the functional element (1 in FIG. 1). It overlaps at least a part of the peripheral edge of the functional element (1 in FIG. 1) with a length that is at least 1 / 10th and at most 1 / 10th of the length (form 1).
  • the reinforcing material overlaps at least a part of the peripheral portion of the functional element with a length of 1 / 10,000 or more and 1/100 or less of the horizontal or vertical length of the circuit surface of the functional element.
  • the reinforcing material overlaps a part of the peripheral edge of the functional element on one or both of the circuit surface side and the opposite side of the functional element (Mode 1-2).
  • the reinforcing material includes a reinforcing fiber (form 1-3).
  • the reinforcing fiber is preferably made of glass cloth (form 1-4).
  • the reinforcing material is made of a highly elastic material or a metal material and is disposed so as not to contact the functional element (Mode 1-5).
  • the reinforcing material is made of an insulator (form 1-6).
  • the functional element-embedded substrate is mounted (mode 2).
  • a step of mounting the functional element on the base material, and a step of forming an opening at a position corresponding to the functional element in the insulating layer including the reinforcing material And laminating the insulating layer from the circuit surface side of the functional element by aligning the opening and the functional element (mode 3).
  • FIG. 1 is a cross-sectional view schematically showing a configuration of a functional element-embedded substrate according to Embodiment 1 of the present invention.
  • FIG. 2 is a cross-sectional view schematically showing a configuration of Modification 1 of the functional element-embedded substrate according to Embodiment 1 of the present invention.
  • FIG. 3 is a cross-sectional view schematically showing a configuration of Modification Example 2 of the functional element-embedded substrate according to Example 1 of the invention.
  • FIG. 4 is a plan view for explaining the position of the reinforcing material in the functional element-embedded substrate according to the first embodiment of the present invention.
  • FIG. 5 is a plan view for explaining the position of a third modification of the reinforcing material in the functional element-embedded substrate according to the first embodiment of the invention.
  • a functional element-containing substrate 100 has a functional element 1 having a plurality of electrode terminals 5 on the surface (circuit surface) side mounted on a base material 2.
  • the functional element built-in substrate 100 is connected to the conductor wiring layer 3 corresponding to the electrode terminal 5 on the surface side of the electrode terminal 5.
  • the insulating layer 4 is formed between the conductor wiring layer 3 and the base material 2 and between the plurality of electrode terminals 5.
  • the functional element built-in substrate 100 is provided with a reinforcing material in the insulating layer 4 so as to overlap with a part of the circuit surface side of the functional element 1 (a part of the peripheral portion) when viewed from the normal direction of the circuit surface of the functional element 1. 6 is buried.
  • a semiconductor chip or a capacitor can be used for the functional element 1.
  • a semiconductor chip having a plurality of electrode terminals 5 on the surface side is taken as an example.
  • the functional element 1 is previously provided with a cylindrical or multi-layer electrode terminal 5, but a gold stud bump can also be used, and the shape of the electrode terminal 5 is limited to these.
  • the material of the electrode terminal 5 is also made of copper, gold, nickel or the like, but is not limited thereto.
  • the base material 2 is preferably a conductor wiring layer, an insulating layer, a resin substrate, or the like, but is not limited thereto.
  • the base material 2 can include an adhesive layer for adhering to the functional element 1.
  • a pattern of the conductor wiring layer is formed so that a wiring (metal) area of a uniform pattern is formed on a portion where the functional element 1 is mounted.
  • the portion is desirable because it functions as a heat radiating plate, but is not limited thereto.
  • the base material 2 can be a conductor wiring layer 12 and an adhesive layer 13.
  • the conductor wiring layer 3 is preferably made of one or more kinds of metals such as copper, nickel, gold, silver, lead-free solder by plating or printing, but is not limited thereto.
  • the conductor wiring layer 3 is formed in a wider range than the functional element 1 on the surface side of the insulating layer 4.
  • the surface of the electrode terminal 5 and the surface of the insulating layer 4 are preferably formed at the same height, but the positional relationship between the electrode terminal 5 and the surface of the insulating layer 4 is It is not limited to it. However, the object of the present invention can be achieved even when the conductor wiring layer 3 is not provided.
  • the insulating layer 4 is preferably based on epoxy, polyimide, liquid crystal polymer, or the like, but is not limited thereto.
  • the reinforcing material 6 includes reinforcing fibers such as an aramid nonwoven fabric, an aramid film, a glass cloth, a silica film, a highly elastic resin such as a polyimide resin or a polybenzoxazole resin, or a metal such as copper, SUS, or Kovar alloy. Materials are preferred, but not limited to them.
  • the reinforcing material 6 is an insulator such as a high-elasticity resin such as a polyimide-based resin or a polybenzoxazole-based resin, as shown in FIG. 2, even if the reinforcing material is in contact with the functional element as shown in FIG. It does not have to be in contact with.
  • a metal material conductive material
  • the reinforcing material 6 is insulated by the insulating layer 4 so as not to contact the functional element 1 as shown in FIG. Good.
  • the reinforcing member 6 has a horizontal or vertical length of 10000 on the circuit surface of the functional element 1 when viewed from the top (front side) of the functional element built-in substrate 100. It is arranged so as to overlap with at least a part of the peripheral edge of the functional element 1 with a length of 1/10 or more and 1/10 or less. Further, the reinforcing member 6 may be installed so as to overlap with at least a part of the peripheral portion of the functional element 1 by a length that is 1 / 10,000 to 1/100 of the vertical or horizontal length of the functional element 1. preferable. This is because the occurrence rate of cracks in the functional element 1 can be reduced to 0%.
  • the reinforcing member 6 includes the peripheral portion of the functional element 1 in the entire peripheral portion of the functional element 1 by a length that is 1 / 10,000 to 1/10 of the vertical or horizontal length of the functional element 1.
  • the vertical or horizontal length of the functional element 1 is from 1 / 10,000 to 10 minutes.
  • the functional element 1 may be overlapped by the length of 1. This can also be achieved by, for example, a method in which the functional element 1 and the reinforcing material 6 are overlapped only in a portion of the gap between the functional element 1 and the reinforcing material 6 that is clarified that stress is particularly likely to concentrate. This is because an effect of preventing warpage can be obtained.
  • FIGS. 6 and 7 are process cross-sectional views schematically showing the method for manufacturing the functional element-embedded substrate according to the first embodiment of the present invention.
  • the functional element 1 is mounted on the base material 2 by heating and pressurizing (Step A1; see FIG. 6A).
  • the insulating layer 4a including the sheet-like reinforcing material 6 is formed on the insulating layer 4a so as to be shorter at both ends by 1/10 to 10000 of the length than the horizontal or vertical length of the functional element 1. Cut to form the opening 11 (step A2; see FIG. 6B).
  • the insulating layer 4a including the reinforcing material 6 and the insulating layer 4b are supplied (laminated) from the electrode terminal 5 side of the functional element 1 and cured (step A3; FIGS. 6C to 7A). reference).
  • the method for supplying the insulating layer 4a requires that the gap portion between the reinforcing member 6 and the functional element 1 be completely filled with a resin flow, and therefore, a vacuum laminating method or a vacuum pressing method is preferably used, but is not limited thereto. Not.
  • the insulating layer 4b (which may include the insulating layer 4a) is removed using a grinding device, a buffing device, or the like until the electrode terminal 5 is exposed (step A4; see FIG. 7B). At this time, the surface height of the electrode terminal 5 exposed on the surface is the same as that of the insulating layers 4a and 4b.
  • dilute sulfuric acid cleaning or desmear treatment is performed in order to remove resin residues and the like that are polishing debris present on the exposed surface portion of the electrode terminal 5 (step A5).
  • the method for removing the resin residue and the like is not limited to these.
  • one or more of electroless plating such as copper and nickel or titanium, tungsten, chromium, platinum, gold, copper, nickel, silver, tin, and lead
  • electroless plating such as copper and nickel or titanium, tungsten, chromium, platinum, gold, copper, nickel, silver, tin, and lead
  • One or more conductive layers made of elements are formed by sputtering, and used as a seed layer for the subsequent plating process (step A6). Note that the method for forming the seed layer is not limited to electroless and sputtering.
  • a plating resist (not shown) is formed on the insulating layers 4a and 4b including the electrode terminals 5, the conductor wiring layer 3 is formed, and then the plating resist is removed, and plating in a region other than the conductor wiring layer is performed.
  • the seed layer is etched (step A7; see FIG. 7C). As a result, a functional element-embedded substrate 100 similar to that shown in FIG. 1 can be obtained.
  • the gap between the functional element 1 and the reinforcing member 6 that are structurally weakened is eliminated and further strengthened. It is possible to reinforce the connecting portion between the functional element 1 and the reinforcing material 6 that becomes a starting point of the warp of the substrate due to a difference in linear thermal expansion coefficient between the organic resin (the insulating layer 4 and the base material 2), and prevents the warp. be able to.
  • the reinforcing material 6 is partly overlapped and closely adhered to the circuit surface of the functional element 1, there is an effect of pressing the peripheral edge portion of the functional element 1 in the manufacturing process of the functional element built-in substrate 100. Reduction of warpage due to the difference in linear thermal expansion coefficient of the functional element 1 can also be expected.
  • the electrode terminal 5 is present on the functional element 1 on the inner side of about 1 / 100th of the vertical or horizontal length of the circuit surface of the functional element 1, and the reinforcing material 6 is generally molded. Since the accuracy is about 10000 times the vertical or horizontal length of the circuit surface of the functional element 1, the reinforcing member 6 extends from the end of the functional element 1 to the vertical or horizontal of the circuit surface of the functional element 1. If it is assumed that it overlaps with the peripheral edge of the functional element at about 1 / 10,000 to 1/100 of the horizontal length, the reinforcing element 6 can be molded with a realizable accuracy, and the functional element 1 of the reinforcing element 6 Interference with the electrode terminal 5 can also be prevented.
  • FIG. 8 is a cross-sectional view schematically showing the configuration of the functional element-embedded substrate according to the second embodiment of the present invention.
  • FIG. 9 is a cross-sectional view schematically showing a configuration of a modified example of the functional element-embedded substrate according to the second embodiment of the present invention.
  • the functional element-embedded substrate 200 includes a part of the opposite surface (back surface) of the circuit surface of the functional element 1 (back surface) as viewed from the normal direction of the circuit surface of the functional element 1 in the insulating layer 4.
  • the point that the reinforcing material 6 is embedded so as to overlap a part) is different from the functional element-embedded substrate (100 in FIG. 1) according to the first embodiment.
  • the functional element 1 and the reinforcing material 6 overlap at least a part of the peripheral portion of the functional element 1 with a length that is 1 / 10,000 and 1/10 or less of the horizontal or vertical length of the circuit surface of the functional element 1.
  • the base material 2 can be a conductor wiring layer 12 and an adhesive layer 13, and the adhesive layer 13 is preferably smaller than the area on the back surface of the functional element 1.
  • Other configurations are the same as those of the first embodiment.
  • FIG. 10 and 11 are process cross-sectional views schematically showing a manufacturing method of a modified example of the functional element built-in substrate according to the second embodiment of the present invention.
  • the method for manufacturing the functional element-embedded substrate of FIG. 9 will be described as an example.
  • the insulating layer 4a including the reinforcing material 6 having the opening 11 is prepared, the functional element 1 is supplied from above the insulating layer 4a, and the functional element 1 is mounted on the conductor wiring layer 12 (step B1; FIG. 10). (See (A)). At this time, the opening 11 is aligned so that the functional element 1 and the insulating layer 4a overlap each other with a length of 1 / 10,000 and 1/10 or less of the vertical or horizontal length of the functional element 1.
  • a vacuum laminating method or a vacuum pressing method is preferably used, but is not limited thereto.
  • the insulating layer 4b is supplied from the electrode terminal 5 side of the functional element 1, and then the insulating layer 4a and the insulating layer 4b are simultaneously cured (step B2; see FIGS. 10B to 11A).
  • the lamination method and the vacuum press method are used suitably as the supply method of the insulating layer 4b, it is not limited to them.
  • Step B3 a functional element-embedded substrate 200 similar to that shown in FIG. 9 can be obtained.
  • the reinforcing member 6 has a structure in which the functional element 1 and the functional element 1 are overlapped on the opposite side of the circuit surface side. Since the insulating layer 4a containing can be made a process such as laminating before the functional element 1 is built in, the degree of freedom of the process is increased compared to the case of the first embodiment.
  • FIG. 12 is a cross-sectional view schematically showing the configuration of the functional element-embedded substrate according to the third embodiment of the present invention.
  • FIG. 13 is sectional drawing which showed typically the structure before the combination of the board
  • the functional element-embedded substrate 300 is at least 1 / 10,000 and 1/10 of the horizontal or vertical length of the circuit surface of the functional element 1 on both the circuit surface of the functional element 1 and the opposite surface. In the following length, at least a part of the peripheral edge of the functional element 1 overlaps the reinforcing members 6a and 6c. Other configurations are the same as those of the first embodiment.
  • the method for manufacturing the functional element-embedded substrate 300 as shown in FIG. 13, for example, when the base material 2 is composed of the conductor wiring layer 12 and the adhesive layer 13 as in FIG. After supplying the insulating layer 4a including the reinforcing material 6a, the functional element 1 is mounted, and further, the insulating layer 4c including the reinforcing material 6c is supplied from the electrode terminal 5 side of the functional element 1, and the same as steps B2 to B3.
  • a functional element built-in substrate in which the functional element 1 is superposed with the reinforcing members 6a and 6c from above and below can be obtained.
  • the same effects as those of the first and second embodiments are obtained, and the reinforcing members 6a and 6c and the functional element 1 are overlapped on both the circuit surface of the functional element 1 and the opposite surface.
  • the effect that the structure is reinforced can be increased as compared with the functional element-embedded substrates according to 1 and 2.
  • FIG. 14 is a cross-sectional view schematically showing the configuration of the functional element-embedded substrate according to the fourth embodiment of the present invention.
  • a via 7 is provided in the insulating layer 4 of the functional device-embedded substrate (100 in FIG. 1), and the base 2 and the conductor wiring layer 3 are connected. It is.
  • the via 7 penetrates the reinforcing material 6 (insulator).
  • Other configurations are the same as those of the first embodiment. According to the fourth embodiment, the same effects as in the first embodiment are obtained, and when the wiring layer or the like is provided on the portion of the base material 2, the upper and lower wiring layers of the functional element 1 are connected. It becomes a suitable structure.
  • FIG. 15 is a cross-sectional view schematically showing the configuration of the functional element-embedded substrate according to the fifth embodiment of the present invention.
  • the functional elements 8 and 9 having the same or different functions are built in the same insulating layer 4.
  • the reinforcing member 6 has a length of 1 / 10,000 or more and 1/10 or less of the horizontal or vertical length of the circuit surface of the functional elements 8 and 9 on the circuit surface side of the functional elements 8 and 9. It overlaps with at least a part of the peripheral edge.
  • Other configurations are the same as those of the first embodiment. According to the fifth embodiment, the same effects as in the first embodiment can be obtained, and a suitable structure can be obtained in system design and the like.
  • Example of this invention the functional element built-in board
  • the functional element is destroyed from the ratio of the overlapping portion of the reinforcing material and the functional element, and the difference in stress applied to the functional element in the portion where the reinforcing material and the functional element overlap and in the portion where the reinforcing material and the functional element do not overlap.
  • the outline of the experiment for examining the ratio is described below.
  • FIG. 16 shows a typical structure.
  • Each sample was prepared by the same process as shown in steps A1 to A7 (FIGS. 6B to 6C. After the sample was prepared, the functional element was damaged through external observation, microscopic observation, etc. Confirmed that there is no occurrence.

Landscapes

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Abstract

　本発明は、薄化を実現し、機能素子の正常動作を維持しつつ、線形熱膨張率の差による基板の反りを抑制することができる機能素子内蔵基板を提供する。基材上に、１つ以上の機能素子と、機能素子を埋設する絶縁層と、を備える機能素子内蔵基板であって、絶縁層には、機能素子の側方において、基板全面に亘って補強材が埋設されており、補強材は、機能素子の回路面の横又は縦の長さの１００００分の１以上かつ１０分の１以下の長さで機能素子の周縁部の少なくとも一部と重なっている（図１）。

Description

機能素子内蔵基板及びその製造方法、並びに電子機器
　（関連出願についての記載）
　本発明は、日本国特許出願：特願２００８－２５９７８３号（２００８年１０月６日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
　本発明は、機能素子を基板に内蔵した機能素子内蔵基板及びその製造方法、並びに電子機器に関し、特に、機能素子を覆う絶縁層中に補強材が埋設された機能素子内蔵基板及びその製造方法、並びに素子内蔵基板を有する電子機器に関する。
　近年、電子機器の高性能化及び小型化に伴い、電子機器に組み込まれる部品の高密度実装化が急速に進んでいる。部品の高密度実装化の一例として、半導体チップ、コンデンサ等の機能素子を基板に内蔵した機能素子内蔵基板がある。機能素子内蔵基板は、機能素子と基板の熱膨張率の差により基板に反りが発生する場合がある。基板の反りを回避する手段として、補強材を用いたものがあり、従来においては、以下のものが開示されている。
　特許文献１では、半導体チップを内蔵した配線基板であって、前記半導体チップが埋設された絶縁層と、前記半導体チップに接続される配線と、を有し、前記絶縁層の第１の側と、当該第１の側と反対側の第２の側とに、それぞれ当該絶縁層を補強する補強層が形成されたものが開示されている。
　また、特許文献２では、内層にチップ部品が内蔵されたプリント配線板であって、少なくとも当該チップ部品の上部に位置する絶縁層が、補強基材と絶縁樹脂からなるリジッドな絶縁基板を積層したものからなるものが開示されている。
　また、特許文献３では、第１の電気絶縁性基材と、第１の電気絶縁性基材の両面に形成された配線パターンからなる回路基板と、回路基板に実装された回路部品と、回路基板より、熱膨張係数の低い矯正材と、回路部品を内蔵し、回路基板と熱膨張係数の低い矯正材とを接合する第２の電気絶縁性基材とからなるものが開示されている。
　また、特許文献４では、半導体チップが内蔵された配線基板であって、半導体チップが埋設される絶縁層と、半導体チップに接続される配線構造と、を有し、絶縁層に、絶縁層を補強する補強構造体が埋設されたものが開示されている。
特開２００６－３３９４２１号公報 特開２００７－０４９００４号公報 特開２００６－３５１８１９号公報 特開２００６－２６１２４６号公報
　なお、上記特許文献の全開示内容はその引用をもって本書に繰込み記載する。以下の分析は、本発明によって与えられたものである。
　しかしながら、従来の機能素子内蔵基板には、以下の問題点がある。
　第１の問題点は、基板を一定以上に薄化できない点である。有機樹脂を基材とした基板に機能素子を内蔵する際に、機能素子がシリコンや、セラミック等からなる場合には、機能素子と有機樹脂からなる基板との間の線形熱膨張率の差により、樹脂を硬化する工程で基板に応力が発生する。これを抑制するために、補強材を含む層を、機能素子を埋設した層の上または下、或いは上下両方に設ける必要があり、補強材を含む層は一定以上の厚みを確保する必要がある。このため、基板を一定以上に薄化できない。例えば、特許文献１に記載の基板では、半導体チップ（機能素子）が埋設された絶縁層の第１の側と第２の側の両側に補強層を形成しているが、熱ストレスに対応するため、補強層の厚みを保つ必要があり、基板を一定以上薄くすることができない。また、特許文献３に記載の基板では、回路基板、第２の電気絶縁性材料（絶縁層）、矯正材の積層構造となっているため、基板を一定以上薄くすることができない。
　第２の問題点は、基板の薄化の効果が低下したり、基板の反りの低減の効果が低下する点である。つまり、第１の問題点を避けるため、機能素子を埋設した層にのみ補強材を設ける場合、補強材が機能素子と同一平面上に無い場合には一定以上の厚みが必要となり、基板の薄化の効果が低下する。また、補強材が機能素子と同一平面上にある場合には機能素子の端部と補強材との間隙において応力が集中して構造的に弱くなり、反りの低減の効果が低下する。例えば、特許文献４に記載の基板では、絶縁層中には、当該絶縁層を補強する補強構造体（補強材）と、半導体チップ（機能素子）とが埋設されているが、半導体チップと補強構造体が同一平面上に形成されているため、半導体チップと補強構造体の間隙に応力が集中して構造的に弱くなり、反りを抑制することができない。
　第３の問題点は、第２の問題点として指摘した前記の構造的に弱い部分である前記間隙を解消するため、前記補強材と前記機能素子を側面において密着させる場合、補強材が金属である場合には、機能素子と密着している部分で導通が起こり、機能素子が正常に動作しなくなる等の不具合が発生する点である。例えば、特許文献４に記載の基板では、構造的に弱い部分である半導体チップ（機能素子）と補強構造体（補強材）の間隙を解消するため、半導体チップと補強構造体を接触させる場合、補強構造体が金属である場合には、半導体チップと密着している部分で導通が起こり、半導体チップが正常に動作できなくなる等の不具合が発生する。また、半導体チップと補強構造体を側面で密着させること、つまり、補強構造体と半導体チップの間隙を厳密に０とすることは、一般に補強構造体を成型する際の精度はおよそ半導体チップの回路面の縦または横の長さの１００００分の１程度であることから、非常に困難である。よって補強構造体と半導体チップを半導体チップの回路面の法線方向から俯瞰して、半導体チップの端部において、少なくとも一部分は重なっている状態にしなければならないが、この時、半導体チップと補強構造体の重なる部分の範囲を精密に制御しなければ、補強構造体と半導体チップが重なっている部分と、同重なっていない部分における半導体チップに加えられる応力の違いから、半導体チップの破壊が起こり、半導体チップが正常に動作できなくなる等の不具合が発生する。
　第４の問題点は、補強材が補強繊維等のコア材や高弾性材である場合には、機能素子と補強材の重なる部分の範囲を精密に制御しなければ、機能素子の破壊や、電極端子への干渉が起こり、機能素子が正常に動作しなくなる等の不具合が発生する点である。
　また、従来の機能素子内蔵基板の製造方法には、以下の問題点がある。
　第５の問題点は、線形熱膨張率の差を回避するために補強材を含む層を積層する場合、補強材を含む層及び機能素子を埋設した絶縁層について、一方を支持板の上に積層して熱硬化させた後、もう一方を積層して熱硬化させ、更にその後、支持板を除去することが必要なため、工程数が一定以上必要となり、製造にコストと時間がかかる点である。例えば、特許文献１に記載の基板では、支持基板の上に第１の補強層、半導体チップ（機能素子）を埋設した絶縁層、第２の補強層を順に積層する工程であるため、工程数が一定以上必要となり、製造にコストがかかる。また、特許文献２に記載の基板では、補強基材と絶縁樹脂からなるリジッドな絶縁基板を積層した構成となっているため、製造にコストと時間がかかる。
　第６の問題点は、機能素子を埋設した絶縁層のみに補強材を設ける場合、補強材が金属であると、機能素子を埋設した絶縁層を挟む二つの導体配線層が存在し、該二つの導体配線層を電気的に接続する場合、機能素子を埋設した絶縁層を貫通するビアを設ける必要があるが、該金属の補強材に対し該ビアの直径よりも大きな開口を予め形成しておく必要があるため、工定数が一定以上必要となり、製造にコストがかかる点である。例えば、特許文献４に記載の基板では、補強構造体（補強材）が金属である場合には、半導体チップ（機能素子）を埋設する絶縁層を挟む二つの導体配線層が存在し、該二つの導体配線層を電気的に接続する場合、機能素子を埋設した絶縁層を貫通するビアを設ける必要があるが、該金属の補強材に対し該ビアの直径よりも大きな開口を予め形成しておく必要があるため、工定数が一定以上必要となり、製造にコストがかかる問題点があった。
　本発明の第１の課題は、薄化を実現し、機能素子の正常動作を維持しつつ、線形熱膨張率の差による基板の反りを抑制することができる機能素子内蔵基板を提供することである。
　本発明の第２の課題は、製造工程を簡略化することで製造にかかるコストを低減させることができる機能素子内蔵基板の製造方法を提供することである。
　本発明の第１の視点においては、基材上に、１つ以上の機能素子と、前記機能素子を埋設する絶縁層と、を備える機能素子内蔵基板であって、前記絶縁層には、前記機能素子の側方において、基板全面に亘って補強材が埋設されており、前記補強材は、前記機能素子の回路面の横又は縦の長さの１００００分の１以上かつ１０分の１以下の長さで前記機能素子の周縁部の少なくとも一部と重なっていることを特徴とする。
　本発明の第２の視点においては、電子機器において、前記機能素子内蔵基板を実装されていることを特徴とする。
　本発明の第３の視点においては、機能素子内蔵基板の製造方法において、機能素子を基材上に搭載する工程と、補強材を含む絶縁層において前記機能素子と対応する位置に開口部を形成する工程と、前記開口部と前記機能素子を位置合わせして前記機能素子の回路面側から前記絶縁層を積層する工程と、を含むことを特徴とする。
　本発明の第４の視点においては、機能素子内蔵基板の製造方法において、補強材を含む絶縁層において機能素子と対応する位置に開口部を形成する工程と、前記機能素子よりも基材側に前記絶縁層を配置し、前記開口部と前記機能素子を位置合わせして、前記絶縁層を積層しつつ前記機能素子を基材上に搭載する工程と、を含むことを特徴とする。
　本発明の第５の視点においては、機能素子内蔵基板の製造方法において、補強材を含む第１絶縁層において機能素子と対応する位置に第１開口部を形成する工程と、補強材を含む第２絶縁層において機能素子と対応する位置に第２開口部を形成する工程と、前記機能素子よりも基材側に前記第１絶縁層を配置し、前記第１開口部と前記機能素子を位置合わせして、前記第１絶縁層を積層しつつ前記機能素子を基材上に搭載する工程と、前記第２開口部と前記機能素子を位置合わせして前記機能素子の回路面側から前記第２絶縁層を積層する工程と、を含むことを特徴とする。
　本発明の機能素子内蔵基板によれば、主に有機樹脂を基材とする機能素子内蔵基板において、構造的に弱くなる機能素子と補強材の間隙が無くなり、更に強化されることにより、機能素子と有機樹脂の線形熱膨張率の差異等による基板の反りの起点となる、機能素子と補強材の接続部を補強することができ、反りを防止することができる。
　また、本発明の機能素子内蔵基板によれば、一般に機能素子上に電極端子が存在するのは、機能素子の回路面の縦または横の長さの１０分の１程度より内側であり、且つ、一般に補強材を成型する際の精度は凡そ機能素子の回路面の縦または横の長さの１００００分の１程度であることから、補強材が、機能素子の端から、機能素子の回路面の縦または横の長さの１００００分の１から１０分の１程度で機能素子の端部と重なっていることとすれば、該補強材を実現可能な精度で成型でき、かつ補強材の機能素子の電極端子への干渉も防止できる。
　更に、本発明の機能素子内蔵基板によれば、実験により、機能素子の回路面の縦または横の長さの１０分の１程度以下の長さで、該補強材と該機能素子が該機能素子の周縁部で重なっている場合、機能素子の破壊は低減できることが確認されているため、上記の長さ制限の範囲においては、該補強材と該機能素子の重なりによる該機能素子の破壊も低減できる。
　本発明の機能素子内蔵基板の製造方法によれば、補強材が、機能素子の回路面で一部重なって密着しているため、機能素子内蔵基板の製造工程において、機能素子の周縁部を押さえつける効果があり、製造工程中の機能素子の線形熱膨張係数差による反りを低減させることができる。また、支持板を除去したり、大きな開口を予め形成しておく必要がないため、製造工程が簡略化され、製造にかかるコストを低減させることができる。
本発明の実施例１に係る機能素子内蔵基板の構成を模式的に示した断面図である。 本発明の実施例１に係る機能素子内蔵基板の変形例１の構成を模式的に示した断面図である。 本発明の実施例１に係る機能素子内蔵基板の変形例２の構成を模式的に示した断面図である。 本発明の実施例１に係る機能素子内蔵基板における補強材の位置を説明するための平面図である。 本発明の実施例１に係る機能素子内蔵基板における補強材の変形例３の位置を説明するための平面図である。 本発明の実施例１に係る機能素子内蔵基板の製造方法を模式的に示した第１の工程断面図である。 本発明の実施例１に係る機能素子内蔵基板の製造方法を模式的に示した第２の工程断面図である。 本発明の実施例２に係る機能素子内蔵基板の構成を模式的に示した断面図である。 本発明の実施例２に係る機能素子内蔵基板の変形例の構成を模式的に示した断面図である。 本発明の実施例２に係る機能素子内蔵基板の変形例の製造方法を模式的に示した第１の工程断面図である。 本発明の実施例２に係る機能素子内蔵基板の変形例の製造方法を模式的に示した第２の工程断面図である。 本発明の実施例３に係る機能素子内蔵基板の構成を模式的に示した断面図である。 本発明の実施例３に係る機能素子内蔵基板の組み合わせ前の構成を模式的に示した断面図である。 本発明の実施例４に係る機能素子内蔵基板の構成を模式的に示した断面図である。 本発明の実施例５に係る機能素子内蔵基板の構成を模式的に示した断面図である。 サンプルの構成を模式的に示した表である。 サンプルにおける機能素子１の縦又は横の長さに対する補強材と機能素子の重なり部分の割合と、機能素子が破壊される割合の関係を模式的に示したグラフである。
　本発明の実施形態１に係る機能素子内蔵基板では、基材（図１の２）上に、１つ以上の機能素子（図１の１）と、前記機能素子（図１の１）を埋設する絶縁層（図１の４）と、を備える機能素子内蔵基板（図１の１００）であって、前記絶縁層（図１の４）には、前記機能素子（図１の１）の側方において、基板全面に亘って補強材（図１の６）が埋設されており、前記補強材（図１の６）は、前記機能素子（図１の１）の回路面の横又は縦の長さの１００００分の１以上かつ１０分の１以下の長さで前記機能素子（図１の１）の周縁部の少なくとも一部と重なっている（形態１）。
　さらに、以下の形態も可能である。
　前記補強材は、前記機能素子の回路面の横又は縦の長さの１００００分の１以上かつ１００分の１以下の長さで前記機能素子の周縁部の少なくとも一部と重なっていることが好ましい（形態１－１）。
　前記補強材は、前記機能素子の回路面側及びその反対側の一方又は両方にて、前記機能素子の周縁部の一部と重なっていることが好ましい（形態１－２）。
　前記補強材は、補強繊維を含むことが好ましい（形態１－３）。
　前記補強繊維は、ガラスクロスからなることが好ましい（形態１－４）。
　前記補強材は、高弾性材または金属材からなり、前記機能素子に接触しないように配置されていることが好ましい（形態１－５）。
　前記絶縁層上に前記機能素子と電気的に接続された導体配線層と、前記機能素子の領域外において前記絶縁層及び前記補強材を貫通して配設されるとともに、前記導体配線層と前記基材における導体配線層を電気的に接続するビアと、を備え、前記補強材は、絶縁体よりなることが好ましい（形態１－６）。
　本発明の実施形態２に係る電子機器では、前記機能素子内蔵基板を実装している（形態２）。
　本発明の実施形態３に係る機能素子内蔵基板の製造方法では、機能素子を基材上に搭載する工程と、補強材を含む絶縁層において前記機能素子と対応する位置に開口部を形成する工程と、前記開口部と前記機能素子を位置合わせして前記機能素子の回路面側から前記絶縁層を積層する工程と、を含む（形態３）。
　補強材を含む絶縁層において機能素子と対応する位置に開口部を形成する工程と、前記機能素子よりも基材側に前記絶縁層を配置し、前記開口部と前記機能素子を位置合わせして、前記絶縁層を積層しつつ前記機能素子を基材上に搭載する工程と、を含むことが好ましい（形態３－１）。
　補強材を含む第１絶縁層において機能素子と対応する位置に第１開口部を形成する工程と、補強材を含む第２絶縁層において機能素子と対応する位置に第２開口部を形成する工程と、前記機能素子よりも基材側に前記第１絶縁層を配置し、前記第１開口部と前記機能素子を位置合わせして、前記第１絶縁層を積層しつつ前記機能素子を基材上に搭載する工程と、前記第２開口部と前記機能素子を位置合わせして前記機能素子の回路面側から前記第２絶縁層を積層する工程と、を含むことが好ましい（形態３－２）。
　本発明の実施例１に係る機能素子内蔵基板について図面を用いて説明する。図１は、本発明の実施例１に係る機能素子内蔵基板の構成を模式的に示した断面図である。図２は、本発明の実施例１に係る機能素子内蔵基板の変形例１の構成を模式的に示した断面図である。図３は、本発明の実施例１に係る機能素子内蔵基板の変形例２の構成を模式的に示した断面図である。図４は、本発明の実施例１に係る機能素子内蔵基板における補強材の位置を説明するための平面図である。図５は、本発明の実施例１に係る機能素子内蔵基板における補強材の変形例３の位置を説明するための平面図である。
　図１を参照すると、機能素子内蔵基板１００は、基材２上に、表面（回路面）側に複数の電極端子５を有する機能素子１が搭載されている。機能素子内蔵基板１００は、電極端子５の表面側にて電極端子５が対応する導体配線層３と接続されている。機能素子内蔵基板１００は、導体配線層３と基材２の間、及び複数の電極端子５の間において、絶縁層４が形成されている。機能素子内蔵基板１００は、絶縁層４において、機能素子１の回路面の法線方向から見て、機能素子１の回路面側の一部（周縁部の一部）と重なるように、補強材６が埋設されている。
　機能素子１には、例えば、半導体チップ、コンデンサを用いることができる。図１では表面側に複数の電極端子５を有する半導体チップを例としている。機能素子１には、予め、円柱状、若しくは多層配線からなる電極端子５が設けられているが、そのほかに金のスタッドバンプも使用することが可能であり、電極端子５の形状はこれらに限定されない。電極端子５の材質も、銅、金、ニッケル等からなるがこれらに限定されない。
　基材２は、導体配線層、絶縁層、樹脂基板等が好適であるが、それらに限定されない。基材２は、機能素子１と接着するための接着層を含むことができる。このとき、基材２が導体配線層を含む場合、機能素子１が搭載される部分には、一様なパターンの配線（金属）エリアが形成されるよう該導体配線層のパターンを形成しておくと、その部分が放熱板の機能を果たすため望ましいが、それらに限定されない。例えば、図３のように、基材２を導体配線層１２及び接着層１３とすることができる。
　導体配線層３には、めっき法、印刷法による銅、ニッケル、金、銀、無鉛はんだ等の一種類以上の金属が好適であるが、それらに限定されない。導体配線層３は、絶縁層４の表面側にて、機能素子１よりも広い範囲に形成されている。導体配線層３を形成するためには、電極端子５の表面及び絶縁層４の表面は同じ高さ位置に形成されていることが望ましいが、電極端子５及び絶縁層４の表面の位置関係はそれに限定されない。ただし、導体配線層３がない場合にも、本発明の目的が達成できる。
　絶縁層４には、エポキシ、ポリイミド、液晶ポリマーなどをベースとしたものが好適であるが、それらに限定されない。
　補強材６には、アラミド不織布、アラミドフィルム、ガラスクロス、シリカフィルム等の補強繊維、または、ポリイミド系樹脂、ポリベンゾオキサゾル系樹脂等の高弾性樹脂、或いは銅、ＳＵＳ、コバール合金等の金属材料が好適であるが、それらに限定されない。補強材６は、ポリイミド系樹脂、ポリベンゾオキサゾル系樹脂等の高弾性樹脂などの絶縁体の場合は、図１に示すように補強材と機能素子が接していても、図２に示すように接していなくてもよい。ただし、補強材６は、銅、ＳＵＳ、コバール合金等の金属材料（導電性材料）の場合には、図２のように機能素子１と接しないように、絶縁層４によって絶縁されていればよい。
　補強材６は、機能素子１と接していても接していなくとも、機能素子内蔵基板１００の上（表面側）から見たときに、機能素子１の回路面の横又は縦の長さの１００００分の１以上かつ１０分の１以下の長さで機能素子１の周縁部の少なくとも一部と重なるように配置されている。また、補強材６は、機能素子１の縦又は横の長さより１００００分の１から１００分の１の長さだけ機能素子１の周縁部の少なくとも一部と重なるように設置されていることが好ましい。機能素子１の割れの発生率を０％とすることができるからである。
　補強材６は、図４のように機能素子１の周縁部の全てにおいて、機能素子１の縦又は横の長さより１００００分の１から１０分の１の長さだけ機能素子１の周縁部と重なるように設置されていることが好適であるが、例えば、図５のように機能素子１の周縁部の一部でも、機能素子１の縦又は横の長さの１００００分の１から１０分の１の長さだけ機能素子１と重なっていてもよい。これは、例えば、応力解析等により、機能素子１と補強材６の間隙の中で、特に応力が集中しやすいと解明された部分のみ、機能素子１と補強材６を重ねる等の方法によっても、反りを防止する効果が得られるためである。
　次に、本発明の実施例１に係る機能素子内蔵基板の製造方法について図面を用いて説明する。図６、図７は、本発明の実施例１に係る機能素子内蔵基板の製造方法を模式的に示した工程断面図である。
　まず、機能素子１を基材２の上に加熱と加圧等により搭載する（ステップＡ１；図６（Ａ）参照）。
　次に、シート状の補強材６を含む絶縁層４ａを、機能素子１の横又は縦の長さより、長さの１０分の１～１００００分の１だけ両端で短くなるよう、絶縁層４ａに開口部１１を形成するよう切断する（ステップＡ２；図６（Ｂ）参照）。
　次に、機能素子１の電極端子５側より、補強材６を含む絶縁層４ａ及び、絶縁層４ｂを供給（積層）し、硬化させる（ステップＡ３；図６（Ｃ）～図７（Ａ）参照）。絶縁層４ａの供給方法は、補強材６と機能素子１の間隙部分等を樹脂の流れ込みによって完全に埋める必要があるため、真空ラミネート法や、真空プレス法が好適に使用されるがそれらに限定されない。
　次に、研削装置やバフ研磨装置等を使用して、電極端子５が露出するまで絶縁層４ｂ（絶縁層４ａを含む場合あり）を除去する（ステップＡ４；図７（Ｂ）参照）。このとき、表面に露出した電極端子５の表面高さは、絶縁層４ａ、４ｂと同じ高さとなる。
　次に、露出した電極端子５の表面部分に存在する研磨くずである樹脂残渣等を取り除くため、希硫酸洗浄またはデスミア処理を行なう（ステップＡ５）。なお、樹脂残渣等の除去の方法はこれらに限定されない。
　次に、電極端子５を含む絶縁層４ａ、４ｂ上に、銅、ニッケルなどの無電解めっき又は、チタン、タングステン、クロム、白金、金、銅、ニッケル、銀、スズ、鉛からなる一つ以上元素による一層以上の導電層をスパッタ処理により形成し、続くめっき工程のためのシード層とする（ステップＡ６）。なお、シード層の形成の方法は、無電解、スパッタ処理に限定されない。
　続いて、電極端子５を含む絶縁層４ａ、４ｂ上に、めっきレジスト（図示せず）を形成し、導体配線層３を形成し、その後、めっきレジストを取り除き、導体配線層以外の領域のめっきシード層をエッチングする（ステップＡ７；図７（Ｃ）参照）。これにより、図１と同様な機能素子内蔵基板１００ができる。
　実施例１によれば、主に有機樹脂を基材とする機能素子内蔵基板１００において、構造的に弱くなる機能素子１と補強材６の間隙が無くなり、更に強化されることにより、機能素子１と有機樹脂（絶縁層４、基材２）の線形熱膨張率の差異等による基板の反りの起点となる、機能素子１と補強材６の接続部を補強することができ、反りを防止することができる。
　また、補強材６が、機能素子１の回路面で一部重なって密着しているため、機能素子内蔵基板１００の製造工程において、機能素子１の周縁部を押さえつける効果があり、製造工程中の機能素子１の線形熱膨張係数差による反りの低減も期待できる。
　また、一般に機能素子１上に電極端子５が存在するのは、機能素子１の回路面の縦または横の長さの１００分の１程度より内側であり、且つ、一般に補強材６を成型する際の精度は凡そ機能素子１の回路面の縦または横の長さの１００００分の１程度であることから、補強材６が、機能素子１の端から、機能素子１の回路面の縦または横の長さの１００００分の１から１００分の１程度で機能素子の周縁部と重なっていることとすれば、補強材６を実現可能な精度で成型でき、かつ補強材６の機能素子１の電極端子５への干渉も防止できる。
　本発明の実施例２に係る機能素子内蔵基板について図面を用いて説明する。図８は、本発明の実施例２に係る機能素子内蔵基板の構成を模式的に示した断面図である。図９は、本発明の実施例２に係る機能素子内蔵基板の変形例の構成を模式的に示した断面図である。
　実施例２に係る機能素子内蔵基板２００は、絶縁層４において、機能素子１の回路面の法線方向から見て、機能素子１の回路面の反対面（裏面）の一部（周縁部の一部）と重なるように、補強材６が埋設されている点が、実施例１に係る機能素子内蔵基板（図１の１００）と異なる。機能素子１と補強材６は、機能素子１の回路面の横または縦の長さの１００００分の１以上かつ１０分の１以下の長さで機能素子１の周縁部の少なくとも一部と重なるように配置されている。基材２は、図９のように導体配線層１２及び接着層１３とすることができ、接着層１３が機能素子１の裏面の領域より小さくすることが好適である。その他の構成は、実施例１と同様である。
　次に、本発明の実施例２に係る機能素子内蔵基板の製造方法について、図面を用いて説明する。図１０、図１１は、本発明の実施例２に係る機能素子内蔵基板の変形例の製造方法を模式的に示した工程断面図である。なお、ここでは図９の機能素子内蔵基板の製造方法を例に説明する。
　まず、開口部１１を有する補強材６を含む絶縁層４ａを用意し、絶縁層４ａより上側から機能素子１を供給し、導体配線層１２上に機能素子１を搭載する（ステップＢ１；図１０（Ａ）参照）。この時、開口部１１は、機能素子１及び絶縁層４ａが、機能素子１の縦又は横の長さの１００００分の１以上かつ１０分の１以下の長さで重なるように位置合わせする。なお、機能素子１の供給方法は、真空ラミネート法や、真空プレス法が好適に使用されるがそれらに限定されない。
　次に、機能素子１の電極端子５の側より絶縁層４ｂを供給し、その後、絶縁層４ａ及び絶縁層４ｂを同時に硬化させる（ステップＢ２；図１０（Ｂ）～図１１（Ａ）参照）。なお、絶縁層４ｂの供給方法は、真空ラミネート法や、真空プレス法が好適に使用されるがそれらに限定されない。
　その後、ステップＡ４～Ａ７と同様に、電極端子５を露出させ、導体配線層３を形成する（ステップＢ３；図１１（Ｂ）～図１１（Ｃ）参照）。これにより、図９と同様な機能素子内蔵基板２００ができる。
　実施例２によれば、実施例１と同様な効果を奏するとともに、補強材６が、機能素子１と、機能素子１の回路面側の反対側で重なっている構造であるため、補強材６を含む絶縁層４ａを、機能素子１を内蔵する前に積層する等のプロセスとすることができるため、実施例１の場合よりプロセスの自由度が増加する。
　本発明の実施例３に係る機能素子内蔵基板について図面を用いて説明する。図１２は、本発明の実施例３に係る機能素子内蔵基板の構成を模式的に示した断面図である。図１３は、本発明の実施例３に係る機能素子内蔵基板の組み合わせ前の構成を模式的に示した断面図である。
　実施例３に係る機能素子内蔵基板３００は、機能素子１の回路面及びその反対面の両方において、機能素子１の回路面の横または縦の長さの１００００分の１以上かつ１０分の１以下の長さで機能素子１の周縁部の少なくとも一部で補強材６ａ、６ｃと重なっている。その他の構成は、実施例１と同様である。
　また、機能素子内蔵基板３００の製造方法に関しては、図１３のように、例えば、基材２が、図９の場合と同様に、導体配線層１２及び接着層１３から構成される場合には、補強材６ａを含む絶縁層４ａを供給した後、機能素子１を搭載し、更に補強材６ｃを含む絶縁層４ｃを機能素子１の電極端子５の側から供給し、ステップＢ２～Ｂ３と同様な工程を行うことで、機能素子１が上下から補強材６ａ、６ｃで重ね合わされた機能素子内蔵基板ができる。
　実施例３によれば、実施例１、２と同様な効果を奏するとともに、補強材６ａ、６ｃと機能素子１が、機能素子１の回路面及びその反対面の両方で重なることで、実施例１、２に係る機能素子内蔵基板よりも構造が補強される効果を大きくすることができる。
　本発明の実施例４に係る機能素子内蔵基板について図面を用いて説明する。図１４は、本発明の実施例４に係る機能素子内蔵基板の構成を模式的に示した断面図である。
　実施例４に係る機能素子内蔵基板４００は、実施例１に係る機能素子内蔵基板（図１の１００）における絶縁層４にビア７が設けられ、基材２と導体配線層３が接続したものである。ビア７は、補強材６（絶縁体）を貫通している。その他の構成は、実施例１と同様である。実施例４によれば、実施例１と同様な効果を奏するとともに、基材２の部分に配線層等が設けられていた場合、機能素子１の上下の配線層が接続され、配線設計等において好適な構造となる。
　本発明の実施例５に係る機能素子内蔵基板について図面を用いて説明する。図１５は、本発明の実施例５に係る機能素子内蔵基板の構成を模式的に示した断面図である。
　実施例５に係る機能素子内蔵基板５００においては、互いに機能が同一または異なる機能素子８、９が同一の絶縁層４に内蔵されている。補強材６は、機能素子８、９の回路面側において、機能素子８、９の回路面の横または縦の長さの１００００分の１以上かつ１０分の１以下の長さで機能素子１の周縁部の少なくとも一部と重なっている。その他の構成は、実施例１と同様である。実施例５によれば、実施例１と同様な効果を奏するとともに、システム設計等において、好適な構造となる。
　以上、本発明の実施例について説明したが、本発明に係る機能素子内蔵基板及びその製造方法、並びに電子機器は、上記実施例のみに限定されるものではなく、上記実施例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
　次に、補強材と機能素子の重なり部分の割合と、補強材と機能素子が重なっている部分と、同重なっていない部分における該機能素子に加えられる応力の違いから、機能素子が破壊される割合を調べるための実験の概要を以下に述べる。
　実験の方法として、補強材６と機能素子１の重なりの割合が、機能素子１の縦又は横の長さの１倍程度～１００分の１程度の複数のサンプルを作製した。図１６に代表的な構造を示す。各サンプルは、ステップＡ１～Ａ７（図６（Ｂ）～図６（Ｃ）で示したプロセスと同様のプロセスにより作製した。サンプルを作製した後、外観観察や顕微鏡観察等を通じ、機能素子に破損が発生していないかどうかを確認した。
　この実験の結果、補強材６と機能素子１の重なりの割合が、機能素子１の縦又は横の長さの１倍程度では１００％の割合で機能素子が破損したが、同長さの１０分の１程度では機能素子１の割れの発生率は２５％であり、同長さの１００分の１程度では機能素子１の割れの発生率は０％であった（図１７参照）。この実験から、機能素子の縦又は横の長さの凡そ１００分の１程度以下の該機能素子と該補強材の重なりでは、機能素子の割れが防止できることが確認された。
　本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
　１、８、９　機能素子
　２　基材
　３　導体配線層
　４、４ａ、４ｂ、４ｃ　絶縁層
　５　電極端子
　６、６ａ、６ｃ　補強材
　７　ビア
　１０　機能素子１の縦又は横の長さ
　１１、１１ａ、１１ｃ　開口部
　１２　導体配線層
　１３　接着層
　１００、２００、３００、４００、５００　機能素子内蔵基板

Claims (11)

  1. 　基材上に、１つ以上の機能素子と、前記機能素子を埋設する絶縁層と、を備える機能素子内蔵基板であって、
    　前記絶縁層には、前記機能素子の側方において、基板全面に亘って補強材が埋設されており、
    　前記補強材は、前記機能素子の回路面の横又は縦の長さの１００００分の１以上かつ１０分の１以下の長さで前記機能素子の周縁部の少なくとも一部と重なっていることを特徴とする機能素子内蔵基板。
  2. 　前記補強材は、前記機能素子の回路面の横又は縦の長さの１００００分の１以上かつ１００分の１以下の長さで前記機能素子の周縁部の少なくとも一部と重なっていることを特徴とする機能素子内蔵基板。
  3. 　前記補強材は、前記機能素子の回路面側及びその反対側の一方又は両方にて、前記機能素子の周縁部の一部と重なっていることを特徴とする請求項１又は２記載の機能素子内蔵基板。
  4. 　前記補強材は、補強繊維を含むことを特徴とする請求項１乃至３のいずれか一に記載の機能素子内蔵基板。
  5. 　前記補強繊維は、ガラスクロスからなることを特徴とする請求項４記載の機能素子内蔵基板。
  6. 　前記補強材は、高弾性材または金属材からなり、前記機能素子に接触しないように配置されていることを特徴とする請求項１乃至３のいずれか一に記載の機能素子内蔵基板。
  7. 　前記絶縁層上に前記機能素子と電気的に接続された導体配線層と、
    　前記機能素子の領域外において前記絶縁層及び前記補強材を貫通して配設されるとともに、前記導体配線層と前記基材における導体配線層を電気的に接続するビアと、
    を備え、
    　前記補強材は、絶縁体よりなることを特徴とする請求項１乃至３のいずれか一に記載の機能素子内蔵基板。
  8. 　請求項１乃至７のいずれか一に記載の機能素子内蔵基板を実装していることを特徴とする電子機器。
  9. 　機能素子を基材上に搭載する工程と、
    　補強材を含む絶縁層において前記機能素子と対応する位置に開口部を形成する工程と、
    　前記開口部と前記機能素子を位置合わせして前記機能素子の回路面側から前記絶縁層を積層する工程と、
    を含むことを特徴とする機能素子内蔵基板の製造方法。
  10. 　補強材を含む絶縁層において機能素子と対応する位置に開口部を形成する工程と、
    　前記機能素子よりも基材側に前記絶縁層を配置し、前記開口部と前記機能素子を位置合わせして、前記絶縁層を積層しつつ前記機能素子を基材上に搭載する工程と、
    を含むことを特徴とする機能素子内蔵基板の製造方法。
  11. 　補強材を含む第１絶縁層において機能素子と対応する位置に第１開口部を形成する工程と、
    　補強材を含む第２絶縁層において機能素子と対応する位置に第２開口部を形成する工程と、
    　前記機能素子よりも基材側に前記第１絶縁層を配置し、前記第１開口部と前記機能素子を位置合わせして、前記第１絶縁層を積層しつつ前記機能素子を基材上に搭載する工程と、
    　前記第２開口部と前記機能素子を位置合わせして前記機能素子の回路面側から前記第２絶縁層を積層する工程と、
    を含むことを特徴とする機能素子内蔵基板の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013211519A (ja) * 2012-02-29 2013-10-10 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
WO2014188493A1 (ja) * 2013-05-20 2014-11-27 株式会社メイコー 部品内蔵基板及びその製造方法
CN108076589A (zh) * 2016-11-18 2018-05-25 同泰电子科技股份有限公司 软硬结合板结构
CN111669893A (zh) * 2019-03-06 2020-09-15 珠海方正科技高密电子有限公司 电路板及其制备方法
US11075171B2 (en) 2017-11-01 2021-07-27 Samsung Electronics Co., Ltd. Fan-out semiconductor package

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349225A (ja) * 1999-03-30 2000-12-15 Ngk Spark Plug Co Ltd コンデンサ付属配線基板、配線基板、及びコンデンサ
JP2004087957A (ja) * 2002-08-28 2004-03-18 Fujitsu Ltd 部品内蔵プリント配線板、およびその部品内蔵プリント配線板の製造方法
JP2006261246A (ja) * 2005-03-15 2006-09-28 Shinko Electric Ind Co Ltd 配線基板および配線基板の製造方法
WO2007135737A1 (ja) * 2006-05-24 2007-11-29 Dai Nippon Printing Co., Ltd. 部品内蔵配線板、部品内蔵配線板の製造方法
JP2008010555A (ja) * 2006-06-28 2008-01-17 Nec Toppan Circuit Solutions Inc 配線基板及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349225A (ja) * 1999-03-30 2000-12-15 Ngk Spark Plug Co Ltd コンデンサ付属配線基板、配線基板、及びコンデンサ
JP2004087957A (ja) * 2002-08-28 2004-03-18 Fujitsu Ltd 部品内蔵プリント配線板、およびその部品内蔵プリント配線板の製造方法
JP2006261246A (ja) * 2005-03-15 2006-09-28 Shinko Electric Ind Co Ltd 配線基板および配線基板の製造方法
WO2007135737A1 (ja) * 2006-05-24 2007-11-29 Dai Nippon Printing Co., Ltd. 部品内蔵配線板、部品内蔵配線板の製造方法
JP2008010555A (ja) * 2006-06-28 2008-01-17 Nec Toppan Circuit Solutions Inc 配線基板及びその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013211519A (ja) * 2012-02-29 2013-10-10 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
WO2014188493A1 (ja) * 2013-05-20 2014-11-27 株式会社メイコー 部品内蔵基板及びその製造方法
CN105230139A (zh) * 2013-05-20 2016-01-06 名幸电子有限公司 元器件内置基板及其制造方法
EP3001783A4 (en) * 2013-05-20 2017-01-11 Meiko Electronics Co., Ltd. Component-embedded substrate and manufacturing method for same
JPWO2014188493A1 (ja) * 2013-05-20 2017-02-23 株式会社メイコー 部品内蔵基板及びその製造方法
CN108076589A (zh) * 2016-11-18 2018-05-25 同泰电子科技股份有限公司 软硬结合板结构
US11075171B2 (en) 2017-11-01 2021-07-27 Samsung Electronics Co., Ltd. Fan-out semiconductor package
US11862574B2 (en) 2017-11-01 2024-01-02 Samsung Electronics Co., Ltd. Fan-out semiconductor package
CN111669893A (zh) * 2019-03-06 2020-09-15 珠海方正科技高密电子有限公司 电路板及其制备方法

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Publication number Publication date
JPWO2010041621A1 (ja) 2012-03-08
JP5505307B2 (ja) 2014-05-28

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