JP3980380B2 - 電源変動抑制装置及び半導体装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体装置の電源電圧の変動を抑制する電源変動抑制装置及び半導体装置に関するものである。
【0002】
近年、携帯用電子機器等に搭載される半導体装置では、消費電力を低減するために、パワーダウンモードを備えたものがあり、パワーダウンモードでは内部回路の動作が停止されて、消費電力の低減が図られる。このような半導体装置では、パワーダウンモードと通常モードとの切り替わり時に、電源に対する負荷が変動するので、電源電圧の変動が生じる。電源電圧の変動は、回路動作の誤動作の原因となる。従って、電源電圧の変動を抑制することが必要となっている。
【0003】
【従来の技術】
特開平11−55947号には、空気調和機に電源を供給する電源回路において、負荷回路として動作する空気調和機の負荷変動に応じて、コンバータ回路のスイッチを開閉することにより、電源電圧の変動を抑制する電源装置が開示されている。
【0004】
特開平10−90370号には、電源に対する負荷回路として動作するパルス発生回路の動作率を検出し、その動作率の変化に基づいて電流消費回路を動作させることにより、過渡電流を低減する構成が開示されている。
【0005】
図18は、半導体装置において、内部回路の動作及び停止にともなう電源変動を示す。例えば第一の制御信号CS1の立下りに基づいて複数のアナログ回路の動作が開始されると、電源電圧Vsが変動する。
【0006】
同様に、第二の制御信号CS2の立ち上がりに基づいて複数のデジタル回路の動作が開始されたとき、電源電圧Vsが変動する。また、第一及び第二の制御信号CS1,CS2により、複数のアナログ回路及びデジタル回路が同期して停止するとき、電源電圧Vsが変動する。
【0007】
上記のような電源電圧Vsの変動を抑制するために、図19に示す構成では、複数の負荷回路1a,1bにスイッチ手段2a,2bを介して電源Vsを供給する。
【0008】
そして、スイッチ手段2aを活性化信号AC1で開閉し、スイッチ手段2bは活性化信号AC1を遅延回路3で遅延させた活性化信号AC2で開閉する。
このような構成により、負荷回路1a,1bは非同期で動作を開始及び停止するため、電源電圧Vsの変動が抑制される。
【0009】
図20は、図19に示す構成を具体化したものであり、負荷回路をトランジスタTr1〜Tr3からなるカレントミラー回路としたものである。そして、スイッチ手段4aが導通し、スイッチ手段4bが不導通となると、トランジスタTr1,Tr2がカレントミラー動作する。また、スイッチ手段4a,4cが導通し、スイッチ手段4dが不導通となると、トランジスタTr1,Tr3がカレントミラー動作する。
【0010】
スイッチ手段4aには、活性化信号AC3が入力され、スイッチ手段4cには活性化信号AC3を遅延回路5aで遅延させた活性化信号AC4が入力される。また、スイッチ手段4bには活性化信号AC3をインバータ回路6で反転させた活性化信号AC5が入力され、スイッチ手段4dには活性化信号AC5を遅延回路5bで遅延させた活性化信号AC6が入力される。
【0011】
このような構成により、スイッチ手段4aが導通した後にスイッチ手段4cが導通するので、トランジスタTr1,Tr2がカレントミラー動作を開始した後に、トランジスタTr1,Tr3がカレントミラー動作を開始する。
【0012】
また、カレントミラー動作を停止するときは、スイッチ手段4aが不導通となるとともに、スイッチ手段4bが導通した後に、スイッチ手段4cが不導通となるとともに、スイッチ手段4dが導通する。
【0013】
従って、トランジスタTr1,Tr2がカレントミラー動作を停止した後に、トランジスタTr1,Tr3がカレントミラー動作を停止する。
このような動作により、トランジスタTr1,Tr2とトランジスタTr1,Tr3が非同期で動作開始及び停止するため、電源電圧の変動が抑制される。
【0014】
【発明が解決しようとする課題】
特開平11−55947号に記載された電源装置では、負荷変動が複雑化した場合、十分に追随することはできない。従って、このような技術思想を半導体装置に応用しても、多数の負荷回路の負荷変動に追随して、電源変動を抑制する装置を構成することはできない。
【0015】
特開平10−90370号に記載された構成では、パルス発生回路の動作率が変化するタイミングと、電流消費回路を動作させるタイミングとを一致させることは困難である。
【0016】
また、パルス発生回路での消費電流の変化量を相殺するように、電流消費回路で消費する電流値を制御することも困難である。
従って、電流消費回路の動作タイミングがずれた場合、あるいは電流消費回路で消費する電流値が適当でない場合には、却って電源変動の原因となるという問題点がある。
【0017】
図20に示す構成では、複数のカレントミラー回路の動作タイミングをずらすために、特にスイッチ手段4a〜4dを設ける必要があるが、特にスイッチ手段4a,4cはトランジスタTr1,Tr3のゲート電圧を変動させるおそれがある。
【0018】
従って、カレントミラー回路の精度を低下させる原因となるため、精度を要するカレントミラー回路を必要とする場合には、このようなスイッチ手段4a〜4dを設けることはできないという問題点がある。
【0019】
この発明の目的は、負荷電流の変動による電源電圧の変動を抑制し得る電源変動抑制装置及び半導体装置を提供することにある。
【0020】
【課題を解決するための手段】
電源変動抑制装置は、活性化信号の入力に基づいて動作する負荷回路に接続されて、該負荷回路の動作に基づく電源の出力電流の変動を抑制する。前記電源変動抑制装置は、前記負荷回路に流れる負荷電流に対し並列に消費電流を流す電流消費回路と、前記負荷電流の立ち上がり及び立下り時に、前記負荷電流と消費電流との総和である出力電流の変動を抑制するように、前記電流消費回路を制御するためのデジタル出力信号を生成するデータ生成回路と、前記デジタル出力信号をアナログ信号に変換した出力信号で、前記電流消費回路の消費電流を制御するD/A変換器とから構成される。
【0021】
また、前記データ生成回路は、前記負荷電流の立ち上がりに同期して、前記消費電流を立ち下げる出力信号を生成し、前記負荷電流の立ち下がりに同期して、前記消費電流を立ち上げる出力信号を生成する。
【0022】
【発明の実施の形態】
(第一の実施の形態)
図1は、電源変動抑制装置の第一の実施の形態を示す。デジタル回路あるいはアナログ回路で構成される負荷回路11には、スイッチ回路12を介して電源Vsが供給され、前記スイッチ回路12には、第一の活性化信号AC11が入力される。
【0023】
前記負荷回路11の通常動作時には、第一の活性化信号AC11はHレベルとなってスイッチ回路12が導通し、負荷回路11のパワーダウンモード時には第一の活性化信号AC11はLレベルとなって、スイッチ回路12が不導通となる。
【0024】
従って、通常動作時には負荷回路11に電源Vsが供給されて電流I1が消費され、パワーダウンモード時には負荷回路11への電源Vsの供給が遮断される。
【0025】
前記負荷回路11は、原理を示すものであり、アナログ回路であれば図20に示すようなカレントミラー回路で構成され、スイッチ回路12は前記スイッチ手段4a〜4dに相当する。
【0026】
また、負荷回路11はデジタル回路であれば、第一の活性化信号AC11として、例えばクロック信号CLKを供給するか否かにより、活性化するか否かを制御するようにする。
【0027】
電流消費回路13は、負荷回路11に流れる負荷電流I1の変動による電源Vsの電圧変動を抑制するものであり、D/A変換器14から出力されるアナログ出力信号SG1に基づいて動作する。
【0028】
電流消費回路13の具体的構成を図3に示す。ダイオード接続されたPチャネルMOSトランジスタTr4のソースに電源Vsが供給され、同トランジスタTr4のゲート及びドレインはNチャネルMOSトランジスタTr5のドレインに接続される。
【0029】
前記トランジスタTr5のソースはグランドGNDに接続され、ゲートには前記D/A変換器14の出力信号SG1が入力される。そして、入力信号SG1の電圧レベルが上昇すると、電流消費回路13の消費電流I2が増大する。
【0030】
このような動作により、電源Vsの出力電流Ioは、負荷回路11で消費される負荷電流I1と、電流消費回路13で消費される消費電流I2との総和となる。
【0031】
前記第一の活性化信号AC11は、データ生成回路15aにも入力される。また、前記データ生成回路15aには、第二の活性化信号AC12と、クロック信号CLKが入力される。
【0032】
前記第一及び第二の活性化信号AC11,AC12は、前記負荷回路11の動作を制御する制御部(図示しない)から出力され、図2に示すように、第二の活性化信号AC12は、第一の活性化信号AC11の立ち上がりに先立って立ち上がり、第一の活性化信号AC11の立下りより僅かに先立って立ち下がる。
【0033】
前記データ生成回路15aは、RTL(Register Transfer Level)より合成され、前記電流消費回路13の消費電流I2を制御するためのデジタル出力信号Dを生成して前記D/A変換器14に出力する。そして、D/A変換器14はデータ生成回路15aのデジタル出力信号Dをアナログ信号に変換して、前記出力信号SG1を出力する。
【0034】
次に、上記電源変動抑制装置の動作を、前記データ生成回路15aの動作に基づいて説明する。
図4に示すように、データ生成回路15aはその動作の開始に基づいて、まず出力信号Dに「0」を初期設定する(ステップ1)。
【0035】
次いで、データ生成回路15aは第二の活性化信号AC2の立ち上がりを検出すると(ステップ2)、クロック信号CLKの立ち上がりに基づいて出力信号Dに「1」を加算する(ステップ3,4)。
【0036】
そして、第一の活性化信号AC11の立ち上がりを検出するまで、クロック信号CLKの立ち上がりに基づいて出力信号Dに「1」を加算する動作を繰り返す(ステップ3〜5)。
【0037】
すると、データ生成回路15aの出力信号Dに基づいて、D/A変換器14の出力信号SG1の電圧レベルが徐々に上昇し、図2に示すように、これにともなって電流消費回路13の消費電流I2が徐々に増大する。すると、消費電流I2の増大にともなって電源Vsの出力電流Ioが徐々に増大する。
【0038】
次いで、データ生成回路15aは、第一の活性化信号AC11の立ち上がりを検出すると(ステップ5)、出力信号Dのデジタル値を一旦格納値DBとして保持した後、出力信号Dを「0」にリセットする(ステップ6)。
【0039】
このとき、第一の活性化信号AC11の立ち上がりに基づいて、負荷回路11が活性化されて、図2に示すように、負荷電流I1が所定値まで立ち上がる。
また、データ生成回路15aの出力信号Dが「0」にリセットされるので、電流消費回路13の消費電流I2は「0」となる。
【0040】
すると、負荷回路11の負荷電流I1の立ち上がりと、電流消費回路13の消費電流I2の立下りとが一致して、電源Vsの出力電流Ioは、第一の活性化信号AC11の立ち上がりまで緩やかに増大した後、負荷電流I1による定電流となる。
【0041】
次いで、データ生成回路15aは第二の活性化信号AC12の立下りを検出すると(ステップ7)、出力信号Dに前記格納値DBを設定する(ステップ8)。すると、図2に示すように、電流消費回路13の消費電流I2が第一の活性化信号AC11の立ち上がり時のレベルまで立ち上がる。
【0042】
程なく、第一の活性化信号AC11が立ち下がると、負荷回路11が不活性化されて、負荷電流I1が「0」となる。
次いで、データ生成回路15aはクロック信号CLKの立ち上がりを検出する毎に出力信号Dから「1」を減算し、出力信号Dが「0」となるまでこの処理を繰り返す(ステップ9〜11)。
【0043】
すると、図2に示すように、電流消費回路13の消費電流I2は徐々に減少し、これにともなって電源Vsの出力電流Ioが徐々に減少する。
そして、出力信号Dが「0」となると、ステップ2に復帰して、再び第二の活性化信号AC12の立ち上がりを待つ状態となる。
【0044】
上記のような動作において、図2に示す負荷回路11の負荷電流I1の定電流値Aと、電流消費回路13の消費電流I2の最大値Bとを一致させることが望ましい。
【0045】
このため、第二の活性化信号AC12の立ち上がりから第一の活性化信号AC11の立ち上がりまでの時間t1は、第一の活性化信号AC11の立ち上がり時に、消費電流I2が負荷電流I1の定電流値Aに達する時間に設定すればよい。
【0046】
上記のように構成された電源変動抑制装置では、次に示す作用効果を得ることができる。
(1)負荷回路11の負荷電流I1の立ち上がりに先立って、電流消費回路13により電源Vsの出力電流Ioを徐々に増大させ、負荷電流I1の立ち上がり時には、電流消費回路13の消費電流I2が立ち下げられる。従って、負荷電流I1の立ち上がり時に出力電流Ioの急激な変化を抑制して、電源Vsの電圧変動を抑制することができる。
【0047】
(2)負荷回路11の負荷電流I1の立ち下がりとともに、電流消費回路13の消費電流I2が立ち上げられ、その後消費電流I2が徐々に減少するので、出力電流Ioが徐々に減少する。従って、負荷電流I1の立ち下がり時に出力電流Ioの急激な変化を抑制して、電源Vsの電圧変動を抑制することができる。
【0048】
(3)負荷回路11の負荷電流I1の立ち上がりと、電流消費回路13の消費電流I2の立下りを、共通の第一の活性化信号AC11の立ち上がりに基づいて動作させることができる。従って、負荷電流I1の立ち上がりと、消費電流I2の立下りとのタイミングを容易に揃えることができる。
【0049】
(4)第一の活性化信号AC11の立下りに基づいて、負荷電流I1を立ち下げ、第一の活性化信号AC11とほぼ同時に立ち下がる第二の活性化信号AC12で消費電流I2を立ち上げることができる。従って、負荷電流I1の立ち下がりと、消費電流I2の立ち上がりとのタイミングを容易に揃えることができる。
【0050】
また、消費電流I2の立ち上がりは、第二の活性化信号AC12の立下りから若干遅延するので、第一の活性化信号AC11の立下りに僅かに先立って第二の活性化信号AC12を立ち下げることが望ましい。
【0051】
(5)電流消費回路13の消費電流I2は、データ生成回路15aによりデジタル出力信号Dに基づいて生成される。従って、負荷電流I1に見合った所望値の消費電流I2を正確に生成することができる。
【0052】
(第二の実施の形態)
図5は、第二の実施の形態を示す。この実施の形態の電源変動抑制装置は、前記第一の実施の形態に遅延回路16a〜16cを付加したものであり、その他の構成は第一の実施の形態と同様である。
【0053】
第一の活性化信号AC11は、遅延回路16aを介してデータ生成回路15aに出力される。また、第一の活性化信号AC11は、遅延回路16a,16bを介して前記負荷回路11のスイッチ回路12に出力される。
【0054】
第二の活性化信号AC12は、遅延回路16cを介してデータ生成回路15aに出力される。
前記遅延回路16a〜16cは、図6に示すように、複数のバッファ回路17が直列に接続され、各バッファ回路17の出力信号B1〜Bnが選択回路18に入力される。
【0055】
前記遅延回路16a〜16cの各選択回路18には選択信号SL1〜SL3がそれぞれ入力される。そして、各選択回路18は選択信号SL1〜SL3に基づいて、各バッファ回路17の出力信号B1〜Bnの中からいずれか一つを選択して、出力信号Doutとして出力する。
【0056】
従って、各遅延回路16a〜16cは選択信号SL1〜SL3に基づいて、遅延時間を適宜に選択可能である。
このように構成された電源変動抑制装置では、遅延回路16aの遅延時間を適宜に選択することにより、第一の活性化信号AC11の立ち上がりに基づいて、電流消費回路13の消費電流I2が立ち下がるタイミングを調整可能である。
【0057】
また、遅延回路16bの遅延時間を適宜に選択することにより、消費電流I2の立下りから、負荷回路11の負荷電流I1の立ち上がりまでの遅延時間を調整可能である。
【0058】
このような構成により、消費電流I2の立下りのタイミングと、負荷電流I1の立ち上がりのタイミングを適宜に調整して、負荷電流I1の立ち上がり時に、出力電流Ioを緩やかに変化させることができる。
【0059】
また、遅延回路16cの遅延時間を適宜に選択することにより、負荷電流I1の立下りに対する消費電流I2の立ち上がりのタイミングを調整することができる。
【0060】
従って、負荷電流I1の立ち下がり時に、出力電流Ioを緩やかに変化させることができる。
上記のように構成された電源変動抑制装置では、第一の実施の形態で得られた作用効果に加えて、次に示す作用効果を得ることができる。
【0061】
(1)負荷電流I1の立ち上がりと、消費電流I2の立下りのタイミングを適宜に調整して、出力電流Ioの急激な変動を抑制することができる。従って、電源Vsの電圧変動を抑制することができる。
【0062】
(2)負荷電流I1の立ち下がりと、消費電流I2の立ち上がりのタイミングを適宜に調整して、出力電流Ioの急激な変動を抑制することができる。従って、電源Vsの電圧変動を抑制することができる。
【0063】
(第三の実施の形態)
図7は、第三の実施の形態を示す。前記実施の形態において、負荷電流I1の定電流値Aは製造プロセスのばらつき等により変動する。この実施の形態は、定電流値Aのばらつきに対応可能とするものであり、データ生成回路15bの構成を除いて、前記実施の形態と同様である。
【0064】
データ生成回路15bには複数の格納領域20a,20bを備えたメモリ19が接続される。前記メモリ19の各格納領域20a,20bには、電流消費回路13の消費電流I2を設定するためのデータ群がそれぞれ格納されている。
【0065】
データ生成回路15bには、第一及び第二の活性化信号AC11,AC12及びクロック信号CLKが入力されるとともに、選択信号SL4が入力される。
そして、データ生成回路15bは選択信号SL4に基づいて、格納領域20a,20bからいずれかを選択し、クロック信号CLKに基づいてアドレスを更新して、各アドレスに対応するデータを選択した格納領域から順次読み出し、D/A変換器14に出力信号Dとして出力する。
【0066】
このデータ生成回路15bの動作を図8に従って説明する。データ生成回路15bはその動作の開始に基づいて、まずアドレス値ADに「0」を初期設定する(ステップ21)。
【0067】
次いで、データ生成回路15bは選択信号SL4に基づいて、いずれの格納領域のデータ群を選択して読み出すかを決定する(ステップ22)。ここでは、格納領域20aのデータ群はS1=J1〜S4=J4及びその他のデータであり、格納領域20bのデータ群はS1=K1〜S4=K4及びその他のデータとする。S1〜S4はアドレス値、J1〜J4及びK1〜K4はアドレスに格納されているデータである。
【0068】
次いで、データ生成回路15bはアドレス値ADをS1として当該アドレスに格納されているデータ(例えばJ1)を読み出して出力信号Dとして出力する(ステップ23)。
【0069】
次いで、第二の活性化信号AC2の立ち上がりを検出すると(ステップ24)、クロック信号CLKの立ち上がりに基づいてアドレス値ADに「1」を加算する(ステップ25,26)。
【0070】
そして、第一の活性化信号AC11の立ち上がりを検出するまで、クロック信号CLKの立ち上がりに基づいてアドレス値ADに「1」を加算する動作を繰り返し(ステップ25〜27)、当該アドレスから読み出したデータを出力信号Dとして出力する。
【0071】
すると、データ生成回路15bの出力信号Dに基づいて、D/A変換器14の出力信号SG1の電圧レベルが徐々に上昇し、図2に示すように、これにともなって電流消費回路13の消費電流I2が徐々に増大する。すると、消費電流I2の増大にともなって電源Vsの出力電流Ioが徐々に増大する。
【0072】
次いで、データ生成回路15bは、第一の活性化信号AC11の立ち上がりを検出すると(ステップ27)、アドレス値ADをS2として、当該アドレスに格納されているデータ(例えばJ2)を読み出して出力信号Dとして出力する(ステップ28)。このデータJ2は、消費電流I2を「0」に設定する値である。
【0073】
次いで、データ生成回路15bは第二の活性化信号AC12の立下りを検出すると(ステップ29)、アドレス値ADをS3として(ステップ30)、当該アドレスに格納されているデータ(J3)を読み出して出力信号Dとして出力する。このデータJ3は、消費電流I2を最大値Bまで立ち上げる値である。
【0074】
次いで、データ生成回路15bはクロック信号CLKの立ち上がりを検出すると(ステップ31)、アドレス値ADに「1」を加算して当該アドレスに対応するデータを出力信号Dとして出力する(ステップ32)。そして、アドレス値ADがS4となるまで、このような動作を繰り返す(ステップ31〜33)。
【0075】
すると、当該アドレスのデータに基づいて電流消費回路13の消費電流I2は徐々に減少し、これにともなって電源Vsの出力電流Ioが徐々に減少する。
そして、アドレス値ADがS4となると、データJ4により消費電流I2は「0」となって出力電流Ioが「0」となり、ステップ24に復帰して再び第二の活性化信号AC12の立ち上がりを待つ状態となる。
【0076】
このような構成により、データ生成回路15bで格納領域20a,20bを選択すると、第一の活性化信号AC11の立ち上がりに先立って、消費電流I2を増大させるとき、その消費電流I2の最大値Bが負荷電流I1の定電流値Aに一致するように、消費電流I2が増大する傾きを調整することができる。
【0077】
また、第二の活性化信号AC12の立下り後に消費電流I2を負荷電流I1の定電流値Aまで立ち上げ、その後消費電流I2を緩やかに減少させることができる。
【0078】
上記のように構成された電源変動抑制装置では、第一の実施の形態で得られた作用効果に加えて、次に示す作用効果を得ることができる。
(1)負荷電流I1の定電流値Aと、消費電流I2の最大値Bとを一致させるように、データ生成回路15bの出力信号Dを調整することができる。
【0079】
(第四の実施の形態)
図9は、第四の実施の形態を示す。前記第三の実施の形態では、メモリ19にあらかじめ設定された複数のデータ群の中から最適なデータ群を選択する構成であるが、この実施の形態は電流消費回路13の消費電流I2を設定するための最適なデータを、外部からメモリ21に設定するものである。その他の構成は、前記第三の実施の形態と同様である。
【0080】
データ生成回路15cには、例えばフラッシュメモリで構成されるメモリ21が接続される。前記メモリ21には、電流消費回路13の消費電流I2を設定するためのデータが格納されている。
【0081】
データ生成回路15cには、第一及び第二の活性化信号AC11,AC12及びクロック信号CLKが入力される。
そして、データ生成回路15cはクロック信号CLKに基づいてアドレスを更新して、各アドレスに対応するデータをメモリ21から順次読み出し、D/A変換器14に出力信号Dとして出力する。
【0082】
前記メモリ21に格納するデータは、電源Vsの電圧変動を測定し、その測定結果に基づいて電圧変動が小さくなるように設定される。
図10は、電源Vsの電圧変動を測定し、その測定結果に基づいてメモリ21に格納するデータを生成して書き込む設定回路の一例を示す。
【0083】
被測定回路22は、前記負荷回路11を備えた電源変動抑制装置であり、その電源Vsの出力電流Ioが電流測定器23で測定される。
前記電流測定器23で測定された電流値は、電流−電圧変換器24で電圧値に変換されて、演算処理部25に出力される。演算処理部25は、電流−電圧変換器24で生成された電圧値に基づいて、電源Vsの出力電圧の変動を検出し、その検出結果に基づいて、前記被測定回路22内の前記メモリ21に最適なデータを書き込む。
【0084】
このような構成により、前記第三の実施の形態と同様な作用効果を得ることができるとともに、データ生成回路15cに選択信号SLを入力する必要がないので、第三の実施の形態のデータ生成回路15bに比して、データ生成回路15cの構成を簡略化することができる。
【0085】
(第五の実施の形態)
この実施の形態は、図10に示す前記第四の実施の形態の設定回路の演算処理部25に、前記第二の実施の形態の遅延回路16a〜16cの遅延時間を調整する機能を備えた構成としたものである。
【0086】
すなわち、図10に示す設定回路において、この実施の形態では電流−電圧変換器の出力信号に基づいて、演算処理部25で負荷電流I1の立ち上がりと、消費電流I2の立下りとのタイミングのずれを検出する。そして、その検出結果に基づいて、被測定回路22内の遅延回路16a〜16cに入力される選択信号SL1〜SL3を調整するものである。
【0087】
図11は、負荷回路11の負荷電流I1と、電流消費回路13の消費電流I2とのタイミングの違いによる電源Vsの出力電流Ioの変動を示す。
同図に示す負荷電流I1に対し、電流消費回路13で消費電流I2を流して、出力電流Ioの変動を抑制しようとするとき、消費電流I2の立ち下がりが負荷電流I1の立ち上がりより遅くなると、出力電流Ioaの最大値は、負荷電流I1と消費電流I2の和となって、その変動が大きくなる。
【0088】
また、消費電流I2の立ち下がりが負荷電流I1の立ち上がりより早くなると、出力電流Iobは消費電流I2の増大とともに増大した後、消費電流I2の立下りとともに立下り、さらに負荷電流I1の立ち上がりとともに立ち上がる。従って、出力電流Iobの変動は大きくなる。
【0089】
また、消費電流I2の立ち下がりが負荷電流I1の立ち上がりと一致した場合には、出力電流Iocは消費電流I2の増大とともに増大した後、負荷電流I1の定電流値となる。従って、出力電流Iocの変動は小さくなる。
【0090】
次に、この実施の形態での演算処理部25の動作を図12に従って説明する。演算処理部25は、その検出動作の開始に基づいて、まずしきい値outHとして0Vを設定する(ステップ41)。outHは電源Vsの出力電流Ioを電圧値に変換した検出電圧Vdと比較する電圧値として設定されるものである。
【0091】
次いで、演算処理部25はoutHに所定電圧DVを加算する(ステップ42)。この結果、outHは例えば図13〜図15に示すH4レベルとなる。図13に示す検出電圧Vdaは、図11に示す出力電流Ioaを電圧に変換したものである。
【0092】
次いで、演算処理部25は数値nに「0」を設定し、ストローブタイミングSTBとして「0ns」を設定し、かつFAIL検出値FA及びPASS検出値PAとして「0」を設定する(ステップ43)。
【0093】
前記ストローブタイミングSTBは、例えば図13にt1〜t6で示すように、検出電圧Vdの電圧値を取り込むタイミングを設定するものである。FAIL検出値FAは、前記演算処理部25により各ストローブタイミングt1〜t6で検出電圧Vdとしきい値outHを比較して、検出電圧Vdがしきい値outHより低い場合にFAILと判定するが、FAILと判定したとき、「1」が設定される。PASS検出値PAは、同様に前記演算処理部25で検出電圧Vdとしきい値outHを比較して、検出電圧Vdがしきい値outHより高い場合にPASSと判定するが、PASSと判定したとき、「1」が設定される。
【0094】
次いで、演算処理部25はnに「1」を加算し、かつストローブタイミングSTBに所定時間DTを加算したタイミングを設定する(ステップ44)。すると、ストローブタイミングSTBは例えば図13においてt1が設定される。
【0095】
次いで、演算処理部25はSTB=t1においてPASSかFAILかを判定する(ステップ45)。
図13におけるt1では、検出電圧Vdはしきい値H4より高レベルであるであるので、演算処理部25はPASSと判定してPA(1)=1を設定する(ステップ46)。ステップ45において、検出電圧Vdがしきい値H4より低レベルであれば、演算処理部25はFAILと判定してFA(1)=1を設定する(ステップ48)。なお、図13ではPASSをP、FAILをFと表示している。
【0096】
次いで、演算処理部25は、n=1であるか否かを判定する(ステップ47)。今、n=1であるので、演算処理部25はステップ44に移行し、ステップ44〜48を繰り返す。
【0097】
ここでは、STB=t2においてPASSかFAILかを判定し、演算処理部25は検出電圧Vdがしきい値H4より高レベルであるので、PASSと判定してPA(2)=1を設定する。
【0098】
ステップ47において、今n=2であるので、演算処理部25はステップ49に移行する。ステップ49において、演算処理部25はFA(n)及びPA(n-1)がともに「1」であるか否かを検出する。
【0099】
outH=H4及びSTB=t2において、FA(2)=0、PA(1)=1であるので、演算処理部25はステップ51に移行する。ステップ51は、nが最終値E1であるか否かを判定する。図13においては、STB=t6まで判定動作をおこなうため、最終値E1は「6」である。nが最終値E1ではないと、演算処理部25はステップ44に復帰し、ステップ44〜49を繰り返す。
【0100】
また、nが最終値E1となると、演算処理部25はステップ52に移行して、しきい値outHが最終値E2であるか否かを判定する。図13において、outHはH4からH1までの4種類について判定を行う。
【0101】
今、outHはH4であるため、演算処理部25はステップ42に復帰して、ステップ42〜49,51を繰り返す。そして、outHがH1となったとき、判定動作を終了する。
【0102】
このような動作により、演算処理部25はしきい値outHがH4からH1までの4種類について、STB=t1〜t6のタイミングでそれぞれ判定動作を行う。
ステップ49において、FA(n)及びPA(n-1)がともに「1」である場合、演算処理部25はステップ50に移行する。図13において、outH=H2で、STB=t4,t5のとき、FA(5)=1、PA(4)=1となり、ステップ50に移行する。
【0103】
すなわち、STB=t1〜t6の判定動作で、その判定結果がPASSからFAILに移行するとき、演算処理部25は検出電圧Vdすなわち電源Vsの出力電流Ioの電圧変動が大きく、従って負荷電流I1の立ち上がりと、消費電流I2の立下りのタイミングにずれがあるものと判定する。
【0104】
そして、ステップ50において、遅延回路16a〜16cの遅延時間の調整を行い、判定処理を終了する。
このような動作により、負荷電流I1の立ち上がりと、消費電流I2の立下りのタイミングのずれが検出され、そのタイミングのずれを解消するように、遅延回路16a〜16cの遅延時間が調整される。
【0105】
図14に示す検出電圧Vdbは、図11に示す出力電流Iobを電圧値に変換したものであり、この検出電圧Vdbに対し上記処理を行うと、outH=H3,H4において、PASSからFAILに移行することが検出される。
【0106】
従って、負荷電流I1の立ち上がりと、消費電流I2の立下りのタイミングのずれが検出され、そのタイミングのずれを解消するように、遅延回路16a〜16cの遅延時間が調整される。
【0107】
図15に示す検出電圧Vdcは、図11に示す出力電流Iocを電圧値に変換したものであり、この検出電圧Vdcに対し上記処理を行うと、PASSからFAILに移行することはない。従って、負荷電流I1の立ち上がりと、消費電流I2の立下りのタイミングのずれは検出されず、ステップ49からステップ50に移行することはない。
【0108】
このような設定回路を備えた電源変動抑制装置では、前記第二の実施の形態で得られた作用効果に加えて、出力電流Ioの変動に基づいて、遅延回路16a〜16cの遅延時間を調整することができる作用効果を得ることができる。
【0109】
(第六の実施の形態)
図16は、第六の実施の形態を示す。この実施の形態は、半導体装置のチップ上において、複数の負荷回路が離れた位置にレイアウトされる場合において、各負荷回路の動作による電源Vsの出力電流の変動を各負荷回路毎に調整しようとするものである。
【0110】
負荷回路11a,11bは、半導体チップ上において離れてレイアウトされ、各負荷回路11a,11bに隣接して、電圧変動抑制装置27a,27bがそれぞれレイアウトされている。
【0111】
その具体的構成を図17に従って説明する。遅延回路16a,16c及びデータ生成回路15aは、各負荷回路11a,11bに対し共通であり、図5に示す構成と同様である。
【0112】
前記遅延回路16aの出力信号が入力される遅延回路16d,16eと、前記データ生成回路15aの出力信号が入力されるD/A変換器14a,14bと、前記D/A変換器14a,14bの出力信号が入力される電流消費回路13a,13bは、前記負荷回路11a,11bに対応してそれぞれ設けられる。
【0113】
前記遅延回路16d,16e、前記D/A変換器14a,14b、前記電流消費回路13a,13bの各回路の構成及び動作は、図5において対応する各回路16b,14,13と同一である。
【0114】
このような構成により、各負荷回路11a,11bに第一の活性化信号AC11を供給する遅延回路16d,16eを、各負荷回路11a,11bに隣接してレイアウトすることができる。
【0115】
従って、各遅延回路16d,16eと、各負荷回路11a,11bとの間の配線容量を均等化して、各負荷回路11a,11bに入力される第一の活性化信号AC11のタイミングを同一とすることができる。
【0116】
また、各負荷回路11a,11bと各電流消費回路13a,13bとの関係及び各D/A変換器14a,14bと各電流消費回路13a,13bとの関係においても同様なことが言える。
【0117】
上記のように構成された電源変動抑制装置では、前記第二の実施の形態で得られた作用効果に加えて、次に示す作用効果を得ることができる。
(1)負荷回路11a,11bが離れてレイアウトされていても、共通の第一及び第二の活性化信号AC11,AC12に基づいて、負荷回路11a,11bによる電源Vsの電圧変動を均等に抑制することができる。
【0118】
(2)一つの電流消費回路で複数の負荷回路に対応する消費電流を生成する場合に比して、各電流消費回路13a,13bに対して負荷として作用する負荷回路11a,11bの電流容量及び配線容量を小さくすることができる。
【0119】
従って、各電流消費回路13a,13bの電流駆動能力を小さくすることができる。
(3)各電流消費回路13a,13bの電流駆動能力を小さくすることができるので、各電流消費回路13a,13bの動作による電源電圧変動を抑制することができる。
【0120】
上記各実施の形態は、次に示すように変更することもできる。
・第三の実施の形態において、選択するデータ群をメモリ19に多数格納して、そのデータ群を適宜に選択することにより、消費電流I2の最大値Bを最適に調整するようにしてもよい。
・第二の実施の形態に、第三の実施の形態の構成を付加してもよい。
【0121】
(付記1)活性化信号の入力に基づいて動作する負荷回路に接続されて、該負荷回路の動作に基づく電源の出力電流の変動を抑制する電源変動抑制装置であって、
前記電源変動抑制装置は、
前記負荷回路に流れる負荷電流に対し並列に消費電流を流す電流消費回路と、前記負荷電流の立ち上がり及び立下り時に、前記負荷電流と消費電流との総和である出力電流の変動を抑制するように、前記電流消費回路を制御するためのデジタル出力信号を生成するデータ生成回路と、
前記デジタル出力信号をアナログ信号に変換した出力信号で、前記電流消費回路の消費電流を制御するD/A変換器と
から構成したことを特徴とする電源変動抑制装置。(1)
(付記2)前記データ生成回路は、前記負荷電流の立ち上がりに同期して、前記消費電流を立ち下げる出力信号を生成することを特徴とする付記1記載の電源変動抑制装置。(2)
(付記3)前記データ生成回路は、前記負荷電流の立ち下がりに同期して、前記消費電流を立ち上げる出力信号を生成することを特徴とする付記1記載の電源変動抑制装置。(3)
(付記4)前記データ生成回路は、前記負荷電流の立ち上がりに同期して、前記消費電流を立ち下げる出力信号を生成し、前記負荷電流の立ち下がりに同期して、前記消費電流を立ち上げる出力信号を生成することを特徴とする付記1記載の電源変動抑制装置。(4)
(付記5)前記データ生成回路は、
前記負荷電流の立ち上がり及び立下りを制御する第一の活性化信号と、前記第一の活性化信号に先立って入力される第二の活性化信号と、クロック信号とが入力され、前記第二の活性化信号とクロック信号の入力に基づくカウントアップ動作により前記消費電流を緩やかに立ち上げる出力信号と、
前記第一の活性化信号の入力に基づいて、前記負荷電流の立上がりに同期して、前記消費電流を立ち下げる出力信号と、
前記第二の活性化信号の入力停止に基づいて、前記消費電流を立ち上げるとともに、クロック信号の入力に基づくカウントダウン動作により前記消費電流を緩やかに立ち下げる出力信号と
を生成することを特徴とする付記4記載の電源変動抑制装置。(5)
(付記6)前記第一の活性化信号は、遅延回路を介して前記データ生成回路及び前記負荷回路に入力され、前記第二の活性化信号は遅延回路を介して前記データ生成回路に入力され、前記遅延回路は、その遅延時間を調節可能としたことを特徴とする付記5記載の電源変動抑制装置。(6)
(付記7)前記データ生成回路は、クロック信号と、前記負荷電流の立ち上がり及び立下りを制御する第一の活性化信号と、前記第一の活性化信号に先立って入力される第二の活性化信号とに基づいて、あらかじめメモリに格納されたデータを読み出して前記出力信号を生成することを特徴とする付記4記載の電源変動抑制装置。(7)
(付記8)前記メモリには、前記負荷電流の電流値に対応した複数のデータ群をあらかじめ格納し、前記データ生成回路でいずれかのデータ群を選択して読み出すことを特徴とする付記7記載の電源変動抑制装置。
【0122】
(付記9)前記メモリには、前記消費電流を生成するためのデータ群を書き込むデータ設定回路を接続し、前記データ設定回路は、前記出力電流の変動を検出し、その検出結果に基づいて前記データ群を生成することを特徴とする付記7記載の電源変動抑制装置。
【0123】
(付記10)前記メモリには、前記消費電流を生成するためのデータ群を書き込むデータ設定回路を接続し、前記データ設定回路は、前記出力電流の変動を検出し、その検出結果に基づいて前記遅延回路の遅延時間を調整することを特徴とする付記6記載の電源変動抑制装置。(8)
(付記11)付記1乃至10のいずれかに記載した電源変動抑制装置を備えた半導体装置であって、
前記負荷回路及び電流消費回路を複数備え、前記各負荷回路に前記電流消費回路をそれぞれ近接して設けたことを特徴とする半導体装置。(9)
(付記12)負荷回路に流れる負荷電流の立ち上がりに先立って、電流消費回路の消費電流を緩やかに立ち上げ、前記負荷電流の立ち上がりに同期して前記消費電流を立ち下げ、前記負荷電流の立下りに同期して前記消費電流を立ち上げ、次いで該消費電流を緩やかに立ち下げることを特徴とする電源変動抑制方法。(10)
(付記13)クロック信号に基づく加算動作で生成されるデジタル信号をアナログ信号に変換し、該アナログ信号で前記電流消費回路を制御して前記消費電流を緩やかに立ち上げ、クロック信号に基づく減算動作で生成されるデジタル信号をアナログ信号に変換し、該アナログ信号で前記電流消費回路を制御して前記消費電流を緩やかに立ち下げることを特徴とする付記12記載の電源変動抑制方法。
【0124】
(付記14)クロック信号に基づいてメモリから読み出したデジタル信号をアナログ信号に変換し、該アナログ信号で前記電流消費回路を制御して前記消費電流を緩やかに立ち上げ、あるいは立ち下げることを特徴とする付記12記載の電源変動抑制方法。
【0125】
(付記15)電源の出力電流の変動を検出し、その検出結果に基づいて、前記負荷電流の立ち上がりと前記消費電流の立下りのタイミングと、前記負荷電流の立ち上がりと前記消費電流の立下りのタイミングとを調整することを特徴とする付記12記載の電源変動抑制方法。
【0126】
【発明の効果】
以上詳述したように、この発明は、負荷電流の変動による電源電圧の変動を抑制し得る電源変動抑制装置及び半導体装置を提供することができる。
【図面の簡単な説明】
【図1】 第一の実施の形態を示すブロック図である。
【図2】 第一の実施の形態の動作を示すタイミング波形図である。
【図3】 電流消費回路を示す回路図である。
【図4】 第一の実施の形態のデータ生成回路の動作を示すフローチャート図である。
【図5】 第二の実施の形態を示すブロック図である。
【図6】 遅延回路を示すブロック図である。
【図7】 第三の実施の形態を示すブロック図である。
【図8】 第三の実施の形態のデータ生成回路の動作を示すフローチャート図である。
【図9】 第四の実施の形態を示すブロック図である。
【図10】 データ設定回路を示すブロック図である。
【図11】 負荷電流と消費電流とのタイミングの違いによる出力電流を示す波形図である。
【図12】 第五の実施の形態の演算処理部の動作を示すフローチャート図である。
【図13】 第五の実施の形態の演算処理部の動作を示す説明図である。
【図14】 第五の実施の形態の演算処理部の動作を示す説明図である。
【図15】 第五の実施の形態の演算処理部の動作を示す説明図である。
【図16】 第六の実施の形態を示す回路レイアウト図である。
【図17】 第六の実施の形態を示すブロック図である。
【図18】 従来例の動作を示す波形図である。
【図19】 従来例を示すブロック図である。
【図20】 従来の負荷回路を示す回路図である。
【符号の説明】
11 負荷回路
13 電流消費回路
14 D/A変換器
15a〜15c データ生成回路
Io 出力電流
I1 負荷電流
I2 消費電流
AC11,AC12 活性化信号
Vs 電源
デジタル出力信号 D
出力信号 SG1
Claims (9)
- 活性化信号の入力に基づいて動作する負荷回路に接続されて、該負荷回路の動作に基づく電源の出力電流の変動を抑制する電源変動抑制装置であって、
前記電源変動抑制装置は、
前記負荷回路に流れる負荷電流に対し並列に消費電流を流す電流消費回路と、
前記負荷電流の立ち上がり及び立下り時に、前記負荷電流と消費電流との総和である出力電流の変動を抑制するように、前記電流消費回路を制御するためのデジタル出力信号を生成するデータ生成回路と、
前記デジタル出力信号をアナログ信号に変換した出力信号で、前記電流消費回路の消費電流を制御するD/A変換器と
から構成したことを特徴とする電源変動抑制装置。 - 前記データ生成回路は、前記負荷電流の立ち上がりに同期して、前記消費電流を立ち下げる出力信号を生成することを特徴とする請求項1記載の電源変動抑制装置。
- 前記データ生成回路は、前記負荷電流の立ち下がりに同期して、前記消費電流を立ち上げる出力信号を生成することを特徴とする請求項1記載の電源変動抑制装置。
- 前記データ生成回路は、前記負荷電流の立ち上がりに同期して、前記消費電流を立ち下げる出力信号を生成し、前記負荷電流の立ち下がりに同期して、前記消費電流を立ち上げる出力信号を生成することを特徴とする請求項1記載の電源変動抑制装置。
- 前記データ生成回路は、
前記負荷電流の立ち上がり及び立下りを制御する第一の活性化信号と、前記第一の活性化信号に先立って入力される第二の活性化信号と、クロック信号とが入力され、前記第二の活性化信号とクロック信号の入力に基づく加算動作により前記消費電流を緩やかに立ち上げる出力信号と、
前記第一の活性化信号の入力に基づいて、前記負荷電流の立上がりに同期して、前記消費電流を立ち下げる出力信号と、
前記第二の活性化信号の入力停止に基づいて、前記消費電流を立ち上げるとともに、クロック信号の入力に基づく減算動作により前記消費電流を緩やかに立ち下げる出力信号と
を生成することを特徴とする請求項4記載の電源変動抑制装置。 - 前記第一の活性化信号は、遅延回路を介して前記データ生成回路及び前記負荷回路に入力され、前記第二の活性化信号は遅延回路を介して前記データ生成回路に入力され、前記遅延回路は、その遅延時間を調節可能としたことを特徴とする請求項5記載の電源変動抑制装置。
- 前記データ生成回路は、クロック信号と、前記負荷電流の立ち上がり及び立下りを制御する第一の活性化信号と、前記第一の活性化信号に先立って入力される第二の活性化信号とに基づいて、あらかじめメモリに格納されたデータを読み出して前記出力信号を生成することを特徴とする請求項4記載の電源変動抑制装置。
- 前記メモリには、前記消費電流を生成するためのデータ群を書き込むデータ設定回路を接続し、前記データ設定回路は、前記出力電流の変動を検出し、その検出結果に基づいて前記遅延回路の遅延時間を調整することを特徴とする請求項7記載の電源変動抑制装置。
- 請求項1乃至8に記載した電源変動抑制装置を備えた半導体装置であって、
前記負荷回路及び電流消費回路を複数備え、前記各負荷回路に前記電流消費回路をそれぞれ近接して設けたことを特徴とする半導体装置。
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