JP4398475B2 - クロックのデューティ補正回路 - Google Patents
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Description
またこの発明のクロックのデューティ補正回路は、クロック生成回路が生成するクロックを遅延させる遅延回路と、前記クロック生成回路から出力されるクロックの第1の遷移点と前記遅延回路により遅延される前記クロックの第2の遷移点とが略一致する点を始点として前記クロックの第2の遷移点に対する前記遅延回路により遅延された前記クロックの第1の遷移点の位相の遅れ量または進み量を表す信号を出力する位相差検出回路と、前記位相差検出回路から出力される信号が遅れ位相あるいは進み位相であるかに基づいてそのカウント値を変更するカウンタと、前記カウンタのカウント値を電圧値に変換するD/A変換器とを備え、前記D/A変換器の出力電圧に基づいて基準電圧を調整することによりクロックのデューティを補正するものである。
実施の形態1.
図1はこの発明の実施の形態1によるクロックのデューティ検出及び補正回路を示すものである。同図において、1はクロックの送信部であり、2は基準周波数の電圧信号を発振する発振器、4は発振器1の出力と後述する上下限回路18から出力される基準電圧を入力とする電圧比較器、5は電圧比較器4の出力を入力とするバッファにより構成される。6はクロックの受信部であり、7はバッファ5の出力を入力とするバッファ、8はバッファ7の出力であるクロックを後段の回路へ出力する出力端子、9はバッファ7の出力を遅延する遅延回路、10は遅延回路9の出力を入力とするドライバ、11はバッファ7の出力とドライバ10の非反転出力を入力とする第1のサンプルホールド回路、12はバッファ7の出力とドライバ10の反転出力を入力とする第2のサンプルホールド回路、13、14は第1のサンプルホールド回路と第2のサンプルホールド回路の出力を抵抗加算する抵抗、15はバッファ7の出力を入力とするローパスフィルタ、16は抵抗13,14の加算出力とローパスフィルタ15の出力を入力とする電圧比較器、17は電圧比較器16の出力を入力とする積分回路、18は積分回路17の出力を入力とする上下限回路である。
ローパスフィルタ15からはバッファ7から出力される受信クロックを平滑化した電圧(以下、平滑電圧と称す)が電圧比較器16に入力される。電圧比較器16は、この平均電圧と平滑電圧とを比較し、平均電圧より平滑電圧の方が高い場合、つまり受信クロックのハイレベル期間が所定値より長ければHレベルの電圧を出力し、平均電圧より平滑電圧の方が低い場合、つまり受信クロックのハイレベル期間が所定値より短ければLレベルの電圧を出力する。
以上のように実施の形態1によれば、受信クロックのハイレベルおよびローレベル電圧の平均電圧と受信クロックの平滑電圧とを比較し、その大小関係に基づいて基準電圧を調整することにより受信クロックのデューティを補正するので、クロック電圧にレベル変動が生じる場合においても平均電圧がレベル変動に追従するので、正確にデューティの変動を検出し、補正することができる。
図4はこの発明の実施の形態2によるクロックのデューティ検出及び補正回路を示すものである。同図において、19は後述するアップダウンカウンタ20に入力される初期値、20はバッファ5の出力と電圧比較器16の出力と初期値19を入力とするアップダウンカウンタ、21はアップダウンカウンタ20の出力が入力されるデジタル/アナログ変換器である。
図5はこの発明の実施の形態3によるクロックのデューティ検出及び補正回路を示すものである。同図において、22はバッファ7より出力される受信クロックを任意の微小時間ずつ遅延させ位相のずれた複数のクロックを出力するマルチ出力遅延回路、23は後述するアップダウンカウンタ29のカウント値に応じてマルチ遅延出力回路22から出力される位相のずれたクロックを選択する選択回路、24はバッファ7の出力を入力とする第1のドライバ、25は選択回路23の出力を入力とする第2のドライバ、26は第1のドライバ24の非反転出力と第2のドライバ25の反転出力を入力とする第1の位相比較器、27は第1のドライバ24の反転出力と第2のドライバ25の非反転出力を入力とする第2の位相比較器、28は後述するアップダウンカウンタに入力される初期値、29は第1の位相比較器の出力と初期値28が入力されるアップダウンカウンタ、30は第2の位相比較器の出力を入力とするチャージポンプである。
バッファ7から出力される受信クロックは第1のドライバ24およびマルチ出力遅延回路22に入力される。第1のドライバ24は受信クロックの非反転出力および反転出力を、それぞれ第1の位相比較器26および第2の位相比較器27に入力する。マルチ出力遅延回路22は受信クロックを任意の微小時間ずつ遅延させ、位相のずれた複数の受信クロックをそれぞれ出力する。選択回路23は、後述するアップダウンカウンタ29のカウント値に応じてマルチ出力遅延回路22から出力された遅延クロックを選択する。選択回路23により選択 された遅延クロックは、第2のドライバ25に入力され、第2のドライバ25は、遅延クロックの反転出力および非反転出力を、それぞれ第1の位相比較器26および第2の位相比較器27に入力する。
また、受信クロックを、その立ち上がりが立ち下がりに一致するように遅延させた遅延クロックの立ち下がりと、受信クロックの立ち上がりの位相差によっても同様にデューティの変動を検出することができる。
図10はこの発明の実施の形態4によるクロックのデューティ検出及び補正回路を示すものである。同図において、31,32はそれぞれ第2の位相比較器から出力される位相差信号を入力とする反転回路、33は反転回路31及び32により反転された位相差信号を入力とするRSフリップフロップである。また図11は、第2の位相比較器27から出力される位相差信号Pu2,Pd2と、これらを反転回路31,32によって反転した出力Pu2’,Pd2’が入力されるRSフリップフロップ33の出力を表すタイミングチャートである。
図11に示すように、反転回路31,32は第2の位相比較器27から出力される位相差信号Pu2,Pd2を反転し出力する。RSフリップフロップ33は位相差信号Pu2が出力されたときRSフリップフロップをセットしてHレベル電圧を出力し、位相差信号Pd2が出力されたときRSフリップフロップをリセットしてLレベル電圧を出力する。
図12はこの発明の実施の形態5によるクロックのデューティ検出及び補正回路を示すものである。同図において、34は後述するアップダウンカウンタ35に入力される初期値、35は、初期値34を初期値とし、第2の位相比較器27から出力される位相差信号に基づいてカウント値に所定の値例えば1を加算または減算するアップダウンカウンタである。
11:第1のサンプルホールド回路、12:第2のサンプルホールド回路、
13,14:加算抵抗、15:ローパスフィルタ、16:電圧比較器、
17:積分回路、18:上下限回路、19:初期値、
20:アップダウンカウンタ、21:デジタル/アナログ変換器、
22:マルチ出力遅延回路、23:選択回路、24:第1のドライバ、
25:第2のドライバ、26:第1の位相比較器、
27:第2の位相比較器、28:初期値、29:アップダウンカウンタ、
30:チャージポンプ、31:反転回路、32:反転回路、
33:RSフリップフロップ、34:初期値、
35:アップダウンカウンタ。
Claims (5)
- 発振器から発振される電圧信号と前記電圧信号の振幅電圧の最大値から最小値の間に設定される基準電圧とを比較して第1の電圧レベルと第2の電圧レベルの両レベルを有するクロックを生成するクロック生成回路と、
前記クロック生成回路が生成した前記クロックの電圧レベルが前記第1の電圧レベルから前記第2の電圧レベルに遷移する第1の遷移点と、前記クロック生成回路が生成した前記クロックの電圧レベルが前記第2の電圧レベルから前記第1の電圧レベルに遷移する第2の遷移点とが略一致するような遅延量を与えて前記クロックを遅延させる遅延回路と、
前記クロック生成回路から出力されるクロックの第1の遷移点と前記遅延回路により遅延される前記クロックの第2の遷移点とが略一致する点を始点として前記クロックの第2の遷移点に対する前記遅延回路により遅延された前記クロックの第1の遷移点の位相の遅れ量または進み量を表す信号を出力する位相差検出回路と、
前記位相差検出回路から出力される信号に基づいて電圧値を発生保持するためのチャージポンプと積分回路とを備え、
前記積分回路から出力される信号に基づいて前記基準電圧を調整することにより前記クロックのデューティを補正することを特徴としたクロックのデューティ補正回路。 - 発振器から発振される電圧信号と前記電圧信号の振幅電圧の最大値から最小値の間に設定される基準電圧とを比較して第1の電圧レベルと第2の電圧レベルの両レベルを有するクロックを生成するクロック生成回路と、
前記クロック生成回路が生成した前記クロックの電圧レベルが前記第1の電圧レベルから前記第2の電圧レベルに遷移する第1の遷移点と、前記クロック生成回路が生成した前記クロックの電圧レベルが前記第2の電圧レベルから前記第1の電圧レベルに遷移する第2の遷移点とが略一致するような遅延量を与えて前記クロックを遅延させる遅延回路と、
前記クロック生成回路から出力されるクロックの第1の遷移点と前記遅延回路により遅延される前記クロックの第2の遷移点とが略一致する点を始点として前記クロックの第2の遷移点に対する前記遅延回路により遅延された前記クロックの第1の遷移点の位相の遅れ量または進み量を表す信号を出力する位相差検出回路と、
前記位相差検出回路から出力される信号を反転する反転回路と、
前記反転回路から出力される信号によりセットまたはリセットされるRSフリップフロップと、
前記フリップフロップから出力される信号に基づいて電圧値を保持する積分回路とを備え、
前記積分回路の出力に基づいて前記基準電圧を調整することにより前記クロックのデューティを補正することを特徴としたクロックのデューティ補正回路。 - 発振器から発振される電圧信号と前記電圧信号の振幅電圧の最大値から最小値の間に設定される基準電圧とを比較して第1の電圧レベルと第2の電圧レベルの両レベルを有するクロックを生成するクロック生成回路と、
前記クロック生成回路が生成した前記クロックの電圧レベルが前記第1の電圧レベルから前記第2の電圧レベルに遷移する第1の遷移点と、前記クロック生成回路が生成した前記クロックの電圧レベルが前記第2の電圧レベルから前記第1の電圧レベルに遷移する第2の遷移点とが略一致するような遅延量を与えて前記クロックを遅延させる遅延回路と、
前記クロック生成回路から出力されるクロックの第1の遷移点と前記遅延回路により遅延される前記クロックの第2の遷移点とが略一致する点を始点として前記クロックの第2の遷移点に対する前記遅延回路により遅延された前記クロックの第1の遷移点の位相の遅れ量または進み量を表す信号を出力する位相差検出回路と、
前記位相差検出回路から出力される信号が遅れ位相あるいは進み位相であるかに基づいてそのカウント値を変更するカウンタと、
前記カウンタのカウント値を電圧値に変換するD/A変換器とを備え、
前記D/A変換器の出力電圧に基づいて基準電圧を調整することによりクロックのデューティを補正することを特徴とするクロックのデューティ補正回路。 - 請求項1〜3のいずれか1項に記載のクロックのデューティ補正回路において、第1の電圧レベルと第2の電圧レベルはそれぞれクロック生成回路から出力されるクロックのハイレベル電圧とローレベル電圧、またはハイレベル電圧とローレベル電圧のいずれかの組み合わせであることを特徴とするクロックのデューティ補正回路。
- 請求項1〜4のいずれか1項に記載のクロックのデューティ補正回路において、位相差検出回路から出力される信号は2値の電圧信号であることを特徴とするクロックのデューティ補正回路。
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