WO2009096001A1 - 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法 - Google Patents

半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法 Download PDF

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Fujio Masuoka
Shintaro Arai
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Unisantis Electronics (Japan) Ltd.
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    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor memory device such as a DRAM, a memory embedded semiconductor device in which a memory unit and a logic circuit unit such as a DRAM are mixed, and a manufacturing method thereof.
  • a columnar semiconductor layer is formed on the surface of a semiconductor substrate, and an SGT (vertical gate transistor having a gate formed so as to surround the columnar semiconductor layer on a sidewall thereof.
  • SGT vertical gate transistor having a gate formed so as to surround the columnar semiconductor layer on a sidewall thereof.
  • SGT-DRAMs DRAMs using SGT
  • SGT-DRAMs DRAMs using SGT
  • embedded memories such as DRAMs where high integration is the most important issue, and CPUs that require large capacity of cache memory. It is.
  • SGT-DRAMs DRAMs using SGT
  • Non-patent document 1 is given as a conventional example of an SGT-DRAM that refers to the structure of the peripheral circuit section. This conventional example will be described below.
  • FIG. 34A shows a plan view of the DRAM cell in Non-Patent Document 1
  • FIG. 34B shows a cross-sectional view taken along the line AA ′ in the plan view of FIG.
  • a columnar silicon layer 704 is formed at the intersection of the bit line 702 formed on the buried oxide film layer 701 and the word line 703 formed thereon, and this columnar silicon is formed.
  • a selection transistor is formed using the layer 704.
  • a capacitive element is formed above each select transistor.
  • Memory cells exist at all intersections of bit lines and word lines, and constitute cross-point cells. Referring to the cross-sectional view of FIG.
  • the bit line is formed by the N + diffusion layer 702 on the buried oxide film 701, and the word line 703 is formed by the polysilicon wiring.
  • the columnar silicon layer 704 is formed by forming a gate insulating film and a silicon film in a contact hole formed from above the word line, and constitutes a selection transistor. Further, a capacitive element similar to that of a conventional stacked DRAM is formed above the selection transistor by a lower electrode 705, a capacitive insulating film 706, and an upper electrode 707.
  • FIG. 35 shows a cross-sectional view of a CMOS inverter as an example of the peripheral circuit in Non-Patent Document 1.
  • an N + source diffusion layer 802a and a P + source diffusion layer 802b are formed on the buried oxide film 801, and a columnar silicon layer 804a for forming an NMOS is formed on the N + source diffusion layer 802a.
  • a columnar silicon layer 804b forming a PMOS is formed on the P + source diffusion layer.
  • an N + drain diffusion layer 805a is formed on the columnar silicon layer 804a forming the NMOS, and a P + drain diffusion layer 805b is formed on the columnar silicon layer 804b forming the PMOS.
  • a gate 803 is formed around each columnar silicon layer.
  • the N + source diffusion layer 802a is connected to the ground potential via a contact extending from the wiring layer 808a
  • the P + source diffusion layer 802b is connected to the power supply potential via a contact extending from the wiring layer 808b to form an NMOS and a PMOS.
  • the diffusion layers (805a, 805b) above the columnar silicon layer are connected to the output potential via contacts extending from the wiring layer 808c.
  • an SOI substrate since an SOI substrate is used, it is not necessary to form a well. Therefore, an element isolation width can be formed only by separating the source diffusion layers (802a, 802b) by etching. Can be reduced.
  • a silicon layer on the buried oxide film 701 is patterned to form a bit line 702 and the like.
  • an insulating film and polysilicon are formed.
  • polysilicon is patterned to form word lines 703 and the like.
  • an insulating film is further formed, and a contact hole 708 penetrating the polysilicon and reaching the silicon layer is formed.
  • the polysilicon surface in the contact hole 708 is oxidized to form a gate oxide film, and amorphous silicon is formed in the contact hole 708.
  • an upper diffusion layer 705 is formed by ion implantation.
  • FIG. 33D after patterning the upper diffusion layer 705, a capacitor insulating film 706 and an upper electrode 707 are formed to form a capacitor element.
  • the structure of the peripheral circuit portion in the above conventional example has the following problems.
  • the source / drain diffusion layer may be silicided in order to reduce parasitic resistance.
  • the silicide layer in order to form a silicide layer in the source diffusion layer in this conventional example, the silicide layer must be formed before the transistor is formed. Since the heat resistance of the silicide layer is generally low, if the heat treatment at about 1000 ° C. necessary for forming the transistor is performed after the formation of the silicide layer, the resistance of the silicide layer is increased.
  • the columnar silicon layer forming the transistor is formed of polysilicon. For this reason, the performance is remarkably reduced as compared with a conventional transistor in which a channel portion is formed of single crystal silicon.
  • the transistor structure of the peripheral circuit portion described above it is very difficult to satisfy the transistor performance requirements of the DRAM peripheral circuit portion and memory-embedded logic device that require high performance. I understand that there is.
  • the present invention has been made in view of the above circumstances, and realizes a high-performance transistor and a small area in the peripheral circuit portion of the SGT-DRAM having the memory cell area of 4F 2 and the logic portion of the memory-embedded device.
  • An object is to realize a transistor structure capable of designing a circuit.
  • a semiconductor memory device in which a memory cell portion and a peripheral circuit portion are configured using MOS transistors, a substrate, an insulating film on the substrate, and an insulating film on the substrate And at least part of the MOS transistor in the memory cell portion and at least part of the MOS transistor in the peripheral circuit portion are first impurities formed in the planar semiconductor layer.
  • the MOS transistors in the peripheral circuit portion include first and second MOS transistors having different conductivity types, and the first impurity of the first MOS transistor
  • a silicide layer is formed to connect at least part of the surface of the region and at least part of the surface of the first impurity region of the second MOS transistor. is there.
  • the memory cell of the memory cell portion is a DRAM including a selection transistor and a capacitor, and the selection transistor is formed on the first semiconductor region formed on the planar semiconductor layer and on the planar semiconductor layer.
  • the MOS transistor includes a formed columnar semiconductor layer, a second impurity region formed on the columnar semiconductor, and a gate formed on a sidewall of the columnar semiconductor layer.
  • a first contact is formed on an upper surface of the second impurity region of the selection transistor, the capacitive element is formed on an upper surface of the first contact, and the MOS transistor of the at least part of the peripheral circuit portion is formed.
  • a second contact is formed on the upper surface of the second impurity region, a third contact is formed on the upper surface of the second contact, and the upper surface of the first contact and the upper surface of the second contact are the same. It is formed at a height.
  • the third contact further includes a plurality of contacts.
  • a first memory cell portion and a second memory cell portion are arranged on both sides of one peripheral circuit portion, and the bit line from the first memory cell portion and the second memory cell portion are arranged in the one peripheral circuit portion. Bit lines from the memory cell portions are alternately connected, and each of the sense amplifiers included in the one peripheral circuit portion is connected to each of the first memory cell portions from the set of the first memory cell portions.
  • a bit line and a second bit line from the second memory cell portion are connected, and the MOS transistor of the at least some peripheral circuit portion includes a MOS transistor of a sense amplifier, and the MOS transistor of the sense amplifier is A first PMOS transistor, a first NMOS transistor, a second PMOS transistor, and a second NMOS transistor, wherein the first PM A first silicide layer connecting at least part of the surface of the first impurity region of the S transistor and at least part of the surface of the first impurity region of the first NMOS transistor; and the second PMOS transistor A second silicide layer connecting at least a part of the surface of the first impurity region and at least a part of the surface of the first impurity region of the second NMOS transistor is formed, and the first silicide layer is formed.
  • the second silicide layer are not connected, a fifth contact is formed on the first silicide layer, a sixth contact is formed on the second silicide layer, and the first contact is formed.
  • the gates of the PMOS transistor and the first NMOS transistor are connected to each other by a first gate wiring, and a seventh circuit is formed above the first gate wiring.
  • a tact is formed, the gates of the second PMOS transistor and the second NMOS transistor are connected to each other by a second gate wiring, and an eighth contact is formed on the second gate wiring.
  • the first PMOS transistor and the first NMOS transistor, and the second PMOS transistor and the second NMOS transistor are formed by the first bit line and the second layer wiring formed by the second layer wiring.
  • the first bit line passing through the fifth contact through the fifth silicide contact and the second contact through the eighth contact.
  • the second bit line is connected to the gate wiring via the sixth contact and the second silicide layer via the sixth contact.
  • the power supply potential wiring connected to the first gate wiring and formed by the first layer wiring is connected to the third contact of the first PMOS transistor and the second PMOS transistor, and the first layer A ground potential wiring formed by the wiring is connected to the third contact of the first NMOS transistor and the second NMOS transistor.
  • a second aspect of the present invention is a memory-embedded semiconductor device in which a memory cell unit, a peripheral circuit unit, and a logic circuit unit are configured using MOS transistors, the substrate, an insulating film on the substrate, and the substrate
  • a planar semiconductor layer formed on the upper insulating film, and at least a part of the MOS transistors in the memory cell part and at least a part of the MOS transistors in the peripheral circuit part and the logic circuit part are in the planar form.
  • a MOS transistor of at least a part of the peripheral circuit portion and the logic circuit portion includes a first MOS transistor of a different conductivity type and a second MOS transistor.
  • a silicide layer that includes a MOS transistor and connects at least part of the surface of the first impurity region of the first MOS transistor and at least part of the surface of the first impurity region of the second MOS transistor is formed.
  • a memory-embedded semiconductor device is provided.
  • the memory cell of the memory cell portion is a DRAM including a selection transistor and a capacitor, and the selection transistor is formed on the first semiconductor region formed on the planar semiconductor layer and on the planar semiconductor layer.
  • the MOS transistor includes a formed columnar semiconductor layer, a second impurity region formed on the columnar semiconductor, and a gate formed on a sidewall of the columnar semiconductor layer.
  • a first contact is formed on an upper surface of the second impurity region of the selection transistor, the capacitive element is formed on an upper surface of the first contact, and the at least some peripheral circuit portion and logic circuit portion
  • a second contact is formed on the upper surface of the second impurity region of the MOS transistor, a third contact is formed on the upper surface of the second contact, and the upper surface of the first contact and the second contact are The upper surface is formed at the same height.
  • the third contact further includes a plurality of contacts.
  • a first memory cell portion and a second memory cell portion are arranged on both sides of one peripheral circuit portion, and the bit line from the first memory cell portion and the second memory cell portion are arranged in the one peripheral circuit portion. Bit lines from the memory cell portions are alternately connected, and each of the sense amplifiers included in the one peripheral circuit portion is connected to each of the first memory cell portions from the set of the first memory cell portions.
  • a bit line and a second bit line from the second memory cell portion are connected, and the MOS transistor of the at least some peripheral circuit portion includes a MOS transistor of a sense amplifier, and the MOS transistor of the sense amplifier is A first PMOS transistor, a first NMOS transistor, a second PMOS transistor, and a second NMOS transistor, wherein the first PM A first silicide layer connecting at least part of the surface of the first impurity region of the S transistor and at least part of the surface of the first impurity region of the first NMOS transistor; and the second PMOS transistor A second silicide layer connecting at least a part of the surface of the first impurity region and at least a part of the surface of the first impurity region of the second NMOS transistor is formed, and the first silicide layer is formed.
  • the second silicide layer are not connected, a fifth contact is formed on the first silicide layer, a sixth contact is formed on the second silicide layer, and the first contact is formed.
  • the gates of the PMOS transistor and the first NMOS transistor are connected to each other by a first gate wiring, and a seventh circuit is formed above the first gate wiring.
  • a tact is formed, the gates of the second PMOS transistor and the second NMOS transistor are connected to each other by a second gate wiring, and an eighth contact is formed on the second gate wiring.
  • the first PMOS transistor and the first NMOS transistor, and the second PMOS transistor and the second NMOS transistor are formed by the first bit line and the second layer wiring formed by the second layer wiring.
  • the first bit line passing through the fifth contact through the fifth silicide contact and the second contact through the eighth contact.
  • the second bit line is connected to the gate wiring via the sixth contact and the second silicide layer via the sixth contact.
  • the power supply potential wiring connected to the first gate wiring and formed by the first layer wiring is connected to the third contact of the first PMOS transistor and the second PMOS transistor, and the first layer A ground potential wiring formed by the wiring is connected to the third contact of the first NMOS transistor and the second NMOS transistor.
  • a method of manufacturing a semiconductor memory device in which a memory cell portion and a peripheral circuit portion are configured using MOS transistors, and a planar semiconductor layer and a plurality of the plurality of A step of forming a columnar semiconductor layer on the planar semiconductor layer, a step of separating the planar semiconductor layer into elements, a step of forming a first impurity region in the planar semiconductor layer, and then at least a surface of the planar semiconductor layer Forming the first insulating film in a part; forming the conductive film on the first insulating film; removing the first insulating film and the conductive film anisotropically; Forming the conductive film on the side surface of the semiconductor layer to a desired length and forming a gate electrode; selectively removing the conductive film and the first insulating film; and removing the gate electrode and the gate electrode from the substrate side Forming a gate wiring extending to Forming a second impurity region having the same conductivity type as
  • the method for manufacturing a semiconductor memory device further includes a step of forming a silicide layer on a surface of a second impurity region of at least a part of the plurality of MOS transistors corresponding to each of the plurality of columnar semiconductor layers.
  • a method of manufacturing a semiconductor memory device in which a memory cell portion and a peripheral circuit portion are configured using MOS transistors, and a planar semiconductor layer and a plurality of the plurality of A step of forming a columnar semiconductor layer on the planar semiconductor layer, a step of separating the planar semiconductor layer into elements, a step of forming a first impurity region in the planar semiconductor layer, and then at least a surface of the planar semiconductor layer Forming the first insulating film in a part; forming the conductive film on the first insulating film; removing the first insulating film and the conductive film anisotropically; Forming the conductive film on the side surface of the semiconductor layer to a desired length and forming a gate electrode; selectively removing the conductive film and the first insulating film; and removing the gate electrode and the gate electrode from the substrate side Forming a gate wiring extending to A step of forming a second impurity region having the same conduct
  • a contact is further formed on the upper surface of the contact formed on the upper surface of the second impurity region of the MOS transistor included in the peripheral circuit portion among the plurality of MOS transistors corresponding to each of the plurality of columnar semiconductor layers.
  • the contact is divided into a plurality of times.
  • the step of forming the silicide layer includes a step of forming a silicide layer on the surface of the second impurity region of the first MOS transistor and the second MOS transistor.
  • a fifth aspect of the present invention is a method of manufacturing a memory-embedded semiconductor device in which a memory cell portion, a peripheral circuit portion, and a logic circuit portion are configured using MOS transistors, and a planar semiconductor device is formed on an insulating film on a substrate.
  • a first MOS transistor included in the peripheral circuit portion and the logic circuit portion and a second MOS transistor having a conductivity type different from that of the first MOS transistor will be described.
  • Forming a silicide layer connecting at least a part of the surface of the first impurity region and at least a part of the surface of the first impurity region of the second MOS transistor; and forming each of the plurality of columnar semiconductor layers Forming a contact on the upper surface of the second impurity region of the corresponding plurality of MOS transistors; Forming a capacitive element on the upper surface of the contact formed on the upper surface of the second impurity region of the MOS transistor included in the memory cell portion of the plurality of MOS transistors, and in each of the plurality of columnar semiconductor layers And a step of further forming a contact on the upper surface of the contact formed on the upper surface of the second impurity region of the MOS transistor included in the peripheral circuit portion among the plurality of corresponding MOS transistors.
  • the method for manufacturing a memory-embedded semiconductor device further includes a step of forming a silicide layer on a surface of a second impurity region of at least a part of the plurality of MOS transistors corresponding to each of the plurality of columnar semiconductor layers. .
  • a sixth aspect of the present invention is a method of manufacturing a memory-embedded semiconductor device in which a memory cell portion, a peripheral circuit portion, and a logic circuit portion are configured using MOS transistors, and is a planar semiconductor on an insulating film on a substrate Forming a layer and a columnar semiconductor layer on the plurality of planar semiconductor layers; separating the planar semiconductor layer into elements; and forming a first impurity region in the planar semiconductor layer; Thereafter, a step of forming a first insulating film on at least a part of the surface, a step of forming a conductive film on the first insulating film, and anisotropically forming the first insulating film and the conductive film Removing the conductive film on the side surface of the columnar semiconductor layer to a desired length and forming a gate electrode; selectively removing the conductive film and the first insulating film; and Gate extending from the gate electrode to the substrate side Forming a line; forming a second impurity region
  • the step of removing the protective film anisotropically only for the peripheral circuit portion and the logic circuit portion, and the first MOS transistor and the first MOS transistor included in the peripheral circuit portion and the logic circuit portion are: Connecting at least part of the surface of the first impurity region of the first MOS transistor and at least part of the surface of the first impurity region of the second MOS transistor for the second MOS transistors of different conductivity types
  • a step of forming an element, and a plurality of MOS transistors corresponding to each of the plurality of columnar semiconductor layers, formed on an upper surface of a second impurity region of a MOS transistor included in the peripheral circuit portion and the logic circuit portion And a step of forming a contact on the upper surface of the contact.
  • a contact is further formed on the upper surface of the contact formed on the upper surface of the second impurity region of the MOS transistor included in the peripheral circuit portion among the plurality of MOS transistors corresponding to each of the plurality of columnar semiconductor layers.
  • the contact is divided into a plurality of times.
  • the step of forming the silicide layer includes a step of forming a silicide layer on the surface of the second impurity region of the first MOS transistor and the second MOS transistor.
  • the MOS transistors constituting the memory cell portion, the peripheral circuit portion, and the logic circuit portion are formed on the insulating film on the substrate.
  • a planar semiconductor layer; a first impurity region formed in the planar semiconductor layer; a columnar semiconductor layer formed on the planar semiconductor layer; a second impurity region formed on the columnar semiconductor; and A vertical transistor including a gate formed on the side wall of the columnar semiconductor layer is formed.
  • the N + impurity region of the NMOS transistor and the PMOS transistor are formed by a silicide layer formed on the surface of the planar semiconductor layer.
  • FIG. 1 shows a cell array configuration of a DRAM according to the present invention.
  • DRAM cells are formed at the intersections of all bit lines and word lines, and constitute cross-point cells.
  • FIG. 2 shows an equivalent circuit of a DRAM cell formed at the intersection of a bit line and a word line.
  • the DRAM cell includes one capacitive element Cs1 that accumulates charges and a select transistor Qc1 that transfers charges. Data is stored by accumulating charges in the capacitive element Cs1, and the data stored in the capacitive element Cs1 is stored in the bit line BL (n) by turning on the word line WL (n) that is the gate electrode of the selection transistor Qc1. n), and the read signal is amplified by a sense amplifier connected to the bit line.
  • FIG. 3 shows a plan view of the DRAM cell array. 4 shows a cross-sectional structure taken along the line AA ′ in FIG. 3, and FIG. 5 shows a cross-sectional structure taken along the line BB ′ in FIG.
  • a plan view of a DRAM cell will be described with reference to FIG.
  • a lower diffusion layer 102 having a silicided surface as a bit line BL (n) is wired in the horizontal direction.
  • a select transistor Qc1 for accessing a memory cell is formed on the lower diffusion layer 102.
  • a gate electrode 108 is formed so as to surround the columnar silicon layer 104 constituting the selection transistor Qc1, and a gate wiring 108a extending from the gate electrode 108 which is the word line WL (n) is wired in the vertical direction.
  • a contact 109 is formed on the upper diffusion layer 105 of the columnar silicon layer 104 constituting the selection transistor Qc1, and is connected to the capacitive element Cs1 through this contact.
  • a lower diffusion layer 102 made of a silicon layer is formed on the buried oxide film 101, and a silicide layer 103 is formed on the surface thereof.
  • the lower diffusion layer 102 is a bit line BL (n), is shared by a plurality of selection transistors Qc1 having a common sense amplifier, and is connected to a peripheral circuit at the cell array end.
  • a columnar silicon layer 104 is formed on the lower diffusion layer 102 made of a silicon layer, and a gate insulating film 107 and a gate electrode 108 are formed so as to surround the columnar silicon layer 104.
  • a gate line 108a extending from the gate electrode 108 is a word line WL (n), which is shared by a plurality of selection transistors Qc1 having a common word driver circuit, and is connected to a peripheral circuit at the cell array end.
  • An upper diffusion layer 105 is formed on the top of the columnar silicon layer, and a silicide layer 106 is formed on the surface thereof. The upper diffusion layer 105 is connected to the contact 109, and the contact 109 is connected to the lower electrode 110 of the capacitive element Cs1.
  • An upper electrode 112 existing through the capacitive insulating film 111 is formed.
  • One means for reducing the chip area of a DRAM or a DRAM-embedded logic device is to reduce the area occupied by a CMOS circuit (hereinafter referred to as a CMOS circuit portion) that occupies most of the memory peripheral circuit and logic circuit.
  • a CMOS circuit portion CMOS circuit portion
  • the area occupied by the CMOS circuit portion can be reduced.
  • FIG. 6 shows an equivalent circuit of the CMOS inverter in this embodiment.
  • FIG. 7 shows a plan view of a CMOS inverter according to the present invention.
  • a lower diffusion layer is formed on the buried oxide film layer 201, and a silicide layer 203 is formed on the surface of the lower diffusion layer.
  • An NMOS transistor Qn2 is formed in the N + diffusion layer region of the lower diffusion layer, and a PMOS transistor Qp2 is formed in the P + diffusion layer region.
  • Contacts (209a, 209b) formed on the gate electrodes extending from the gate electrodes (208a, 208b) of the respective transistors are connected to the input wiring Vin2, and contacts formed on the silicide layer 203 on the lower diffusion layer.
  • a contact 209e formed on the upper diffusion layer of the layer constitutes an inverter by being connected to the power supply potential wiring Vcc2.
  • FIG. 8 shows a cross-sectional structure along the cut line AA ′ in FIG.
  • Lower diffusion layers (202, 212) are formed on the buried oxide film layer 201.
  • the lower diffusion layer includes an N + lower diffusion layer 202 and a P + lower diffusion layer 212.
  • the N + lower diffusion layer 202 and the P + lower diffusion layer 212 A silicide layer 203 is formed on the surface, and the N + lower diffusion layer 202 and the P + lower diffusion layer 212 are directly connected to each other by the silicide layer 203.
  • the NMOS transistor Qn2 is formed by the columnar silicon layer 204 formed on the N + lower diffusion layer 202
  • the PMOS transistor Qp2 is formed by the columnar silicon layer 214 formed on the P + lower diffusion layer 212.
  • a gate insulating film 207 is formed so as to surround the columnar silicon layers (204, 214), and a gate electrode 208 is formed so as to surround it.
  • N + upper diffusion layer 205 is formed above the columnar silicon layer 204 forming the NMOS, a P + upper diffusion layer 215 is formed above the columnar silicon layer 214 forming the PMOS, and a silicide is formed on the upper diffusion layer (205, 215).
  • a film 206 is formed.
  • First-layer contacts (209a, 209b) are formed on the gate wirings (208a, 208b) extending from the gate electrode, and are connected to the input wiring Vin2 through the second-layer contacts 210.
  • the first-layer contact 209c formed on the silicide layer 203 on the lower diffusion layer is connected to the output wiring Vout2 through the second-layer contact 210.
  • the first contact 209d formed on the upper diffusion layer 205 above the NMOS columnar silicon layer is connected to the ground potential wiring GND2 through the second contact 210.
  • the first contact 209e formed on the upper diffusion layer 215 above the PMOS columnar silicon layer is connected to the power supply potential wiring Vcc2 through the second contact 210.
  • (a) is a plan view of the DRAM cell array
  • (b) is a cross-sectional view taken along the line AA ′ in the DRAM cell array
  • (c) is a plan view of a CMOS inverter as an example of the CMOS circuit portion
  • (d) is a CMOS It is sectional drawing of an inverter.
  • a mask (120, 220) such as a silicon nitride film is formed on the SOI layer using an SOI substrate in which an SOI layer is formed on the buried oxide film (101, 201) to a thickness of about 200 nm.
  • a columnar silicon layer (104, 204, 214) is formed by etching. At this time, silicon layers (102a, 202a) are formed to a thickness of about 50 nm on the bottom of the columnar semiconductor.
  • the silicon layers (102a, 202a) are etched and separated. Thereafter, impurities are implanted by ion implantation or the like to form an N + lower diffusion layer region (102, 202) or a P + lower diffusion layer region 212 in the silicon layer. In the DRAM cell array portion, the N + diffusion layer region 102 becomes a bit line.
  • the columnar silicon layers (104, 204, 214) are embedded in the gate conductive films (108, 208) by CVD or ALD.
  • the film is formed.
  • the gate conductive film (108, 208) is polished by CMP to flatten the upper surface of the gate conductive film.
  • CMP the silicon nitride film (120, 220) on the columnar silicon layer is used as a CMP stopper.
  • the silicon nitride film (120, 220) is used as a CMP stopper.
  • the CMP polishing amount can be controlled with good reproducibility.
  • other films can be used as the CMP stopper film as long as they function as a CMP stopper film, and such a film is formed on the SOI layer in advance. You can also keep it.
  • the gate length is determined by etching back the gate insulating films (107, 207) and the gate conductive films (108, 208).
  • a silicon nitride film is formed by the film thickness of a desired gate electrode, and this silicon nitride film is etched back to form silicon nitride film sidewalls (124, 224). Since the film thickness of the silicon nitride film sidewalls (124, 224) is the film thickness of the gate electrode, the film thickness of the silicon nitride film is adjusted so that the desired gate film thickness is obtained, and the amount of etch back is further increased. By fine adjustment, the final film thickness of the silicon nitride film sidewall is adjusted.
  • the silicon nitride film is used as the protective film for the sidewall, but other than this, as long as the protective film functions as the protective film for the sidewall, for example, a silicon oxide film is used. Can also be used.
  • a resist or a multilayer resist is applied, and a gate wiring pattern is formed by resist (121, 221) by lithography.
  • a word line is formed by the gate wiring 121.
  • the gate conductive film and the gate insulating film are etched to form gate electrodes (108, 208) and gate wirings (108a, 208a, 208b).
  • the gate wiring 108a is a word line.
  • the silicon nitride films (120, 220) and the silicon nitride film sidewalls (124, 224) on the columnar silicon are removed by wet etching or dry etching.
  • N + source diffusion layers (105, 205) are formed by introducing impurities such as P and As into the upper portions of the columnar silicon layers (104, 204) by impurity implantation or the like. Further, impurities such as B and BF 2 are introduced into the upper part of the columnar silicon layer 214 to form a P + source diffusion layer 215.
  • silicon nitride films (122, 222) of about 10 nm to 50 nm are formed.
  • the silicon nitride films (122, 222) are etched back so that the side walls of the columnar silicon layer and the side walls of the gate electrode are covered with the silicon nitride film.
  • a source / drain diffusion layer is selectively silicided by forming a silicide layer (103, 203, 106, 206) by sputtering a metal such as Co or Ni and performing a heat treatment.
  • a metal such as Co or Ni
  • the silicon nitride films (122, 222) covering the columnar silicon layer and the side wall of the gate electrode can suppress a short circuit between the drain and the gate and between the source and the gate caused by the silicide layer.
  • first layer contacts (109, 209a to 209e) are formed in the DRAM cell array part and the CMOS inverter part.
  • a capacitor element is formed in the DRAM cell array portion by a method similar to that used in a conventional stacked DRAM.
  • the capacitive element includes a lower electrode 110 and an insulating film 111 made of metal, and an upper electrode 112 made of metal.
  • the second layer contact 210 is formed on the first layer contacts (209a to 209e) to connect to the wiring layer.
  • all the contacts are made of metal, and the electrodes of the capacitive element are also made of metal.
  • a part of the contact and the capacitor electrode are often formed of polysilicon doped with impurities.
  • the transistor's impurity distribution is affected by the thermal history that occurs during film formation and activation heat treatment. Deterioration of channel characteristics may occur. For this reason, when using a transistor with a short gate length, in order to maintain good transistor characteristics, a material that requires a relatively high temperature (600 to 700 ° C.) such as polysilicon is not used and a relatively low temperature is used. It is necessary to form a contact and a capacitor element electrode with a metal such as TiN or W (film forming temperature to 500 ° C.) that can be formed by the above method.
  • the selection transistor in the DRAM cell array portion and the transistors in the peripheral circuit portion and the logic circuit portion are formed with the same structure, the number of manufacturing steps is small.
  • the technology used in the conventional stacked DRAM can be used as it is for the capacitive element in the DRAM section, it is not necessary to newly develop a capacitive element.
  • the N + lower diffusion layer and the P + lower diffusion layer can be directly connected by the silicide layer formed on the diffusion layer. Since there is no need to form a contact or element isolation for connecting the P + lower diffusion layer, the area of the CMOS circuit can be reduced. In a normal DRAM, about half of the total chip area is constituted by peripheral circuits, and many of the peripheral circuits are CMOS circuits. Therefore, reduction of the chip area due to the above-described effect can be expected. In the DRAM-embedded logic device, the area reduction effect is further increased because most of the circuits in the logic circuit portion other than the DRAM are constituted by CMOS circuits.
  • the silicide layer is formed on the source / drain diffusion layer of the transistor in the CMOS circuit portion, the parasitic resistance in the source / drain portion is reduced, and a high-performance transistor can be formed.
  • FIG. 24 shows a cross-sectional structure of the CMOS inverter portion in this example. This embodiment differs from the first embodiment only in the cross-sectional structure of a CMOS circuit portion such as a CMOS inverter, and the other points are the same.
  • the contact of the inverter portion has a two-layer stacked structure.
  • the second-stage contact 210 may become deep and difficult to form on the processed surface.
  • the second-stage contact 210 is divided into a second-stage contact 310a and a third-stage contact 310b, thereby forming the contact easily. can do.
  • a contact structure even when a capacitor element with a small cell size and a large height is required, a contact can be easily formed while securing a sufficient amount of accumulated charge.
  • a structure and manufacturing method in which the DRAM cell array portion is not silicided are provided.
  • the silicidation is also performed in the DRAM cell portion.
  • the impurity concentration of the source / drain region must be increased, and the junction leakage is increased. Increases the hold characteristics.
  • a DRAM having good hold characteristics can be provided.
  • the plan view of the DRAM cell portion is the same as FIG. 3 except that no silicide layer is formed on the lower diffusion layer and the upper diffusion layer.
  • FIGS. 25 and 26 a cross-sectional structure of the DRAM cell portion will be described.
  • 25 is a cross-sectional view corresponding to AA ′ in FIG. 3
  • FIG. 26 is a cross-sectional view corresponding to BB ′ in FIG.
  • a lower diffusion layer 402 is formed on the buried oxide film 401.
  • the lower diffusion layer 402 is a bit line BL (n) and is shared by a plurality of selection transistors having a common sense amplifier and connected to a peripheral circuit at the cell array end. Is done.
  • a columnar silicon layer 404 is formed on the lower diffusion layer 402 made of a silicon layer, and a gate insulating film 407 and a gate electrode 408 are formed so as to surround the columnar silicon layer 404.
  • a gate wiring 408a extending from the gate electrode 408 is a word line WL (n), which is shared by a plurality of selection transistors having a common word driver circuit, and is connected to a peripheral circuit at a cell array end.
  • An upper diffusion layer 405 is formed on the top of the columnar silicon layer. The upper diffusion layer 405 is connected to the contact 409, and the contact 409 is connected to the lower electrode 410 of the capacitive element Cs1.
  • An upper electrode 412 existing via the capacitor insulating film 411 is formed.
  • FIG. 27 shows a cross-sectional view of a CMOS inverter which is an example of a CMOS circuit section.
  • silicide layers (503, 506) are formed in the source / drain diffusion layers and have the same structure as in the first embodiment.
  • FIG. 19 Since the steps up to forming the silicon nitride films (122, 222) in FIG. 19 are the same as those in the first embodiment, the steps after FIG. 19 will be described below.
  • the DRAM portion remains covered with silicon nitride film 522, and the silicon nitride film 522 is etched back only in the peripheral circuit portion to expose the source / drain diffusion layer.
  • the source / drain diffusion layer is selectively silicided only in the CMOS inverter portion, and the silicide layer 503 on the lower diffusion layer and A silicide layer 506 is formed on the source diffusion layer above the columnar silicon layer.
  • a selection transistor having a good hold characteristic in the DRAM cell portion and a high-performance transistor in the peripheral circuit portion can be formed simultaneously.
  • FIG. 30 shows a schematic diagram of the cell array region and peripheral circuit portion of the DRAM of the present invention, and an equivalent circuit of the peripheral circuit portion in the data line direction.
  • the precharge circuit PC As the configuration of the peripheral circuits, here, the precharge circuit PC, the sense amplifier SA, and the column selection switch YS are shown as the minimum necessary circuits.
  • the cell array configuration is a cross-point type in which cells are arranged at the intersections of bit lines and word lines, and the bit line configuration is an open bit formed in different cell arrays in which bit line pairs connected to sense amplifiers are arranged on the left and right A line.
  • each circuit must be designed so that it can be arranged in a width twice the bit line pitch, that is, a width of 4F. Examples of each circuit having a layout that can be arranged in a width of 4F are shown below.
  • FIG. 31A shows an equivalent circuit diagram of the sense amplifier SA
  • FIG. 31B shows a layout of the sense amplifier.
  • the sense amplifier includes NMOS transistors Sn1 and Sn2, and PMOS transistors Sp1 and Sp2.
  • Sn1 and Sn2 are connected to the ground potential GND6, and Sp1 and Sp2 are connected to the power supply potential Vcc6.
  • the sense amplifier can amplify a minute potential difference ⁇ V between the bit lines BL and BLB generated by the charge read from the memory cell to Vcc.
  • the bit lines BL (n) and BLB (n) of the sense amplifier section are formed by the second layer wiring, and the Vcc6 wiring fixed to the power supply potential and the GND6 wiring fixed to the ground potential are formed by the first layer wiring.
  • the bit line BL (n) is connected to a contact 601 formed on a diffusion layer 604 having a silicide layer formed on the surface thereof, and is connected to a lower diffusion layer of Sn1 which is NMOS and Sp1 which is PMOS.
  • the bit line BLB (n) is connected to a contact 602 formed on a diffusion layer 605 having a silicide layer formed on the surface thereof, and is connected to a lower diffusion layer of Sn2 as NMOS and Sp2 as PMOS.
  • the bit line BL (n) is connected to a contact 604 formed on the gate wiring extending from the Sn2 and Sp2 gate electrodes, and the bit line BLB (n) extends from the Sn1 and Sp1 gate electrodes.
  • the contact 603 formed on the gate wiring to be connected is connected.
  • the contacts formed in the upper diffusion layers of Sn1 and Sn2 which are NMOS are connected to the GND6 wiring of the ground potential which is the first layer wiring, and the contacts formed in the upper diffusion layers of Sp1 and Sp2 which are the PMOS are the first layer
  • the wiring is connected to the Vcc6 wiring having the power supply potential.
  • impurities such as P and As are implanted into the lower diffusion layer to become an N + diffusion layer, and in the P + implantation region 612, B is implanted into the lower diffusion layer.
  • An impurity such as BF 2 is implanted to form a P + diffusion layer. Since the N + diffusion layer and the P + diffusion layer are directly connected by the silicide layer formed on the surface thereof, it is not necessary to form a contact or element isolation for connecting the N + diffusion layer and the P + diffusion layer, and the area occupied by the circuit Can be reduced.
  • each of the transistors Sn1, Sn2, Sp1, and Sp2 constituting the sense amplifier is formed of SGT made of one columnar silicon layer.
  • the SGT may be formed of a columnar silicon layer.
  • FIG. 32A shows an equivalent circuit diagram of the precharge circuit PC
  • FIG. 32B shows a layout of the precharge circuit.
  • An example of the precharge circuit will be described with reference to FIG.
  • the precharge circuit is fixed to the NMOS transistor En1 for connecting the bit line BL and the Vcc / 2 wiring fixed to a voltage of 1/2 of the power supply potential, and to the voltage of 1/2 of the power supply potential to the bit line BLB.
  • An NMOS transistor En2 that connects the Vcc / 2 wiring and an NMOS transistor En3 that connects the bit line BL and the bit line BLB.
  • bit line BL and the Vcc / 2 wiring are connected, and the bit line BLB and the Vcc / 2 wiring are connected.
  • bit line BL and bit line BLB are connected, both bit lines BL and BLB are precharged to Vcc / 2.
  • the bit line BL and the bit line BLB of the precharge circuit portion are formed by the second layer wiring, and the Vcc / 2 wiring and the precharge signal line RP are formed by the first layer wiring.
  • the bit line BL (n) is connected to a contact 621 formed on an N + diffusion layer 623 having a silicide layer formed on the surface, and is connected to a Vcc / 2 wiring through En1.
  • Bit line BLB (n) is connected to contact 622 formed on N + diffusion layer 624 having a silicide layer formed on the surface, and is connected to Vcc / 2 through En2.
  • the bit line BL (n) is connected to the upper diffusion layer of En3 by a contact formed on the top of En3, and is connected to BLB (n) through En3.
  • the gate electrodes of the transistors En1 to En3 are connected to the precharge signal RP through a contact 625 formed on the gate wiring 626, and the circuit operation is controlled.
  • each of the transistors En1, En2, and En3 constituting the precharge circuit is formed by SGT made of one columnar silicon layer. You may form by SGT which consists of a columnar silicon layer.
  • FIG. 33A shows an equivalent circuit diagram of the column selection switch YS
  • FIG. 33B shows a layout of the column selection switch.
  • the NMOSs Yn1 and Yn2 are turned on, and the signals on the bit lines BL and BLB are changed to I / I.
  • Data is read out to the global bit lines GBL and GBLB connected to the O circuit.
  • the layout of the column selection switch will be described with reference to FIG.
  • the bit lines BL (n) and BLB (n) of the column selection switch section are formed by the second layer wiring, and the global bit lines GBL and GBLB are formed by the first layer wiring.
  • the bit line BL (n) is connected to a contact 641 formed in the upper diffusion layer of the columnar silicon layer forming the NMOS transistor Yn1, and when Yn1 is turned on, data is transferred onto the N + diffusion layer 647. It is transferred to the GBL through the formed contact 644.
  • bit line BLB (n) is connected to a contact 642 formed in the upper diffusion layer of the columnar silicon layer forming the NMOS transistor Yn2, and when Yn2 is turned on, data is an N + diffusion layer 646. It is transferred to GBLB through a contact 642 formed thereon.
  • a contact 645 is formed on the gate wiring extending from the gate electrodes of the column selection transistors Yn1 and Yn2, and is connected to YS (n) which is a first layer wiring to which a column selection switch signal is input.
  • the transistors Yn1 and Yn2 constituting the sense amplifier are formed by SGTs made of one columnar silicon layer.
  • each transistor has a plurality of columnar silicon layers depending on the performance of the circuit. You may form by SGT which consists of.

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Abstract

　メモリセル部および周辺回路部がＭＯＳトランジスタを用いて構成される半導体記憶装置であって、基板と、前記基板上の絶縁膜と、前記基板上の絶縁膜上に形成された平面状半導体層とを備え、前記メモリセル部のＭＯＳトランジスタの少なくとも一部および前記周辺回路部のＭＯＳトランジスタの少なくとも一部は、前記平面状半導体層に形成された第１の不純物領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第２の不純物領域、及び該柱状半導体層の側壁に形成されたゲートを含み、前記少なくとも一部の周辺回路部のＭＯＳトランジスタが、異なる導電型の第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを含み、該第１のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と該第２のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続するシリサイド層が形成されていることを特徴とする半導体記憶装置を提供する。

Description

半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法
　本発明は半導体装置およびその製造方法に関し、特にＤＲＡＭなどの半導体記憶装置と、ＤＲＡＭなどのメモリ部とロジック回路部が混載されたメモリ混載半導体装置、およびそれらの製造方法に関する。
　ＬＳＩの高集積化や高性能化を実現するため、半導体基板の表面に柱状半導体層を形成し、その側壁に柱状半導体層を取り囲むように形成されたゲートを有する縦型ゲートトランジスタであるＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）が提案された（特許文献１）。ＳＧＴにおいてはドレイン、ゲート、ソースが垂直方向に配置されるため、従来のプレーナー型トランジスタに比べて占有面積を大幅に縮小することができる。
　ＳＧＴを用いてＤＲＡＭを形成する場合、クロスポイント型のメモリセルアレイを構成することができるため、理論的には４Ｆ2のセルサイズを実現することができる。したがって、６Ｆ2または８Ｆ2のセルサイズを持つ従来のプレーナー型トランジスタを用いたＤＲＡＭに比べて大幅にセルサイズを縮小することが可能である。このため、ＳＧＴを用いたＤＲＡＭ（以下、ＳＧＴ－ＤＲＡＭと示す）は高集積化が最重要課題であるＤＲＡＭやキャッシュ用メモリの大容量化が必要とされるＣＰＵ等の混載メモリとして非常に有望である。しかし、実際にＳＧＴ－ＤＲＡＭを実用化するには、ＤＲＡＭセル構造のみではなく、周辺回路部及び混載するロジック回路部のトランジスタ構造も同様に重要である。これらのトランジスタにおいては面積の縮小のみではなく、トランジスタの高性能化の要求も非常に強い。周辺回路部の構造にまで言及しているＳＧＴ－ＤＲＡＭの従来例として、非特許文献１が挙げられる。以下にこの従来例について説明する。
　図３４（ａ）に非特許文献１におけるＤＲＡＭセルの平面図を、図３４（ｂ）に図３４（ａ）の平面図における切断面Ａ－Ａ’の断面図を示す。
　図３４（ａ）の平面図を参照すると、埋め込み酸化膜層７０１上に形成されたビット線７０２とその上部に形成されたワード線７０３の交点上に柱状シリコン層７０４が形成され、この柱状シリコン層７０４を用いて選択トランジスタが形成される。また、各選択トランジスタの上部に容量素子が形成される。メモリセルはビット線とワード線の全ての交点に存在し、クロスポイント型セルを構成している。
　図３４（ｂ）の断面図を参照すると、ビット線は埋め込み酸化膜７０１上のＮ＋拡散層７０２によって形成され、ワード線７０３はポリシリコン配線によって形成される。柱状シリコン層７０４はワード線の上部から形成されたコンタクトホールの中にゲート絶縁膜及びシリコン膜を成膜させることによって形成され、選択トランジスタを構成する。また、選択トランジスタの上部には従来のスタック型ＤＲＡＭと同様の容量素子が下部電極７０５、容量絶縁膜７０６及び上部電極７０７により形成される。
　図３５に非特許文献１における周辺回路の一例としてＣＭＯＳインバーターの断面図を示す。図３５の断面図を参照すると、埋め込み酸化膜８０１上にＮ＋ソース拡散層８０２ａおよびＰ＋ソース拡散層８０２ｂが形成され、Ｎ＋ソース拡散層８０２ａ上にはＮＭＯＳを形成する柱状シリコン層８０４ａが形成され、Ｐ＋ソース拡散層上にはＰＭＯＳを形成する柱状シリコン層８０４ｂが形成される。また、ＮＭＯＳを形成する柱状シリコン層８０４ａの上部にはＮ＋ドレイン拡散層８０５ａが形成され、ＰＭＯＳを形成する柱状シリコン層８０4ｂ上にはＰ＋ドレイン拡散層８０５ｂが形成される。それぞれの柱状シリコン層の周囲にはゲート８０３が形成される。Ｎ＋ソース拡散層８０２ａは配線層８０８ａから延びるコンタクトを経由して接地電位に接続され、Ｐ＋ソース拡散層８０２ｂは配線層８０８ｂから延びるコンタクトを経由して電源電位に接続され、ＮＭＯＳおよびＰＭＯＳを形成する柱状シリコン層上部の拡散層（８０５ａ、８０５ｂ）は配線層８０８ｃから延びるコンタクトを経由して出力電位に接続される。
　本従来例においては、ＳＯＩ基板を使用しているためウェルを形成する必要がないので、ソース拡散層（８０２ａ、８０２ｂ）をエッチングにより分離するだけで素子分離幅を形成することができ、回路面積を小さくすることが可能である。
　続いて、ＤＲＡＭセル部の断面図を用いて、上記従来例の製造方法について説明する。図３６（ａ）を参照すると、まず、埋め込み酸化膜７０１上のシリコン層をパターニングして、ビット線７０２等を形成する。続いて、絶縁膜及びポリシリコンを成膜する。続いて、ポリシリコンをパターニングして、ワード線７０３等を形成する。図３６（ｂ）を参照すると、さらに絶縁膜を成膜し、ポリシリコンを貫通してシリコン層まで到達するコンタクトホール７０８を形成する。図３６（ｃ）を参照すると、コンタクトホール７０８内のポリシリコン表面を酸化して、ゲート酸化膜を形成し、アモルファスシリコンをコンタクトホール７０８内部に成膜する。続いて、イオン注入して上部拡散層７０５を形成する。図３３（ｄ）を参照すると、上部拡散層７０５をパターニング後、容量絶縁膜７０６及び上部電極７０７を成膜して容量素子を形成する。
特開平２－１８８９６６号公報 Ｓ．Ｍａｅｄａ　ｅｔ　ａｌ．、"Ｉｍｐａｃｔ　ｏｆ　ａ　Ｖｅｒｔｉｃａｌ　Φ－Ｓｈａｐｅ　Ｔｒａｎｓｉｓｔｏｒ　Ｃｅｌｌ　ｆｏｒ　１　Ｇｂｉｔ　ＤＲＡＭ　ａｎｄ　Ｂｅｙｏｎｄ"、ＩＥＥＥ　ＴＲＡＮＳＡＣＴＩＯＮ　ＯＮ　ＥＬＥＣＴＲＯＮ　ＤＥＶＩＣＥＳ、１９９５年１２月、ＶＯＬ．４２、ＮＯ．１２、ｐｐ．２１１７－２１２４
　しかし、上記の従来例における周辺回路部の構造としては以下のような問題点がある。
　第１に、ＤＲＡＭの周辺回路部やＤＲＡＭ混載デバイスのロジック部のトランジスタには高い性能が要求されるため、寄生抵抗を低減するために、ソースドレイン拡散層をシリサイド化することが考えられる。しかし本従来例においてソース拡散層にシリサイド層を形成するには、トランジスタを形成する前にシリサイド層を形成しなければならない。シリサイド層の耐熱性は一般的に低いため、シリサイド層の形成後にトランジスタ形成に必要な１０００℃程度の熱処理を行うと、シリサイド層は高抵抗化する。したがって、上記従来例においては、ソース拡散層上に寄生抵抗を低減するシリサイド層を形成するのは困難である。
　第２に、前述の従来の製造方法においては、トランジスタを形成する柱状シリコン層はポリシリコンにより形成される。このため、単結晶のシリコンによりチャネル部が形成される従来のトランジスタに比べると著しく性能が低下する。
　以上の説明により、上記の非特許文献１周辺回路部のトランジスタ構造においては、高性能が必要とされるＤＲＡＭの周辺回路部やメモリ混載ロジックデバイスのトランジスタ性能の要求を満たすことは非常に困難であることが分かる。
　本発明は上記の事情を鑑みてなされたもので、４Ｆ2のメモリセル面積を持つＳＧＴ－ＤＲＡＭの周辺回路部やメモリ混載デバイスのロジック部において、高性能なトランジスタを実現し、かつ面積の小さい回路を設計することが可能なトランジスタ構造を実現することを目的とする。
　本発明の第１の態様は、メモリセル部および周辺回路部がＭＯＳトランジスタを用いて構成される半導体記憶装置であって、基板と、前記基板上の絶縁膜と、前記基板上の絶縁膜上に形成された平面状半導体層とを備え、前記メモリセル部のＭＯＳトランジスタの少なくとも一部および前記周辺回路部のＭＯＳトランジスタの少なくとも一部は、前記平面状半導体層に形成された第１の不純物領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第２の不純物領域、及び該柱状半導体層の側壁に形成されたゲートを含み、前記少なくとも一部の周辺回路部のＭＯＳトランジスタが、異なる導電型の第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを含み、該第１のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と該第２のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続するシリサイド層が形成されていることを特徴とする半導体記憶装置を提供するものである。
　好ましくは、前記メモリセル部のメモリセルは、選択トランジスタおよび容量素子を含むＤＲＡＭであり、該選択トランジスタは、前記平面状半導体層に形成された第１の不純物領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第２の不純物領域、及び該柱状半導体層の側壁に形成されたゲートを含むＭＯＳトランジスタである。
　好ましくは、前記選択トランジスタの第２の不純物領域の上面に第１のコンタクトが形成され、該第１のコンタクトの上面に前記容量素子が形成され、前記少なくとも一部の周辺回路部のＭＯＳトランジスタの第２の不純物領域の上面に第２のコンタクトが形成され、該第２のコンタクトの上面に第３のコンタクトが形成され、前記第１のコンタクトの上面と前記第２のコンタクトの上面は同一の高さに形成されている。
　好ましくは、前記第３のコンタクトがさらに、複数のコンタクトから構成されている。
　好ましくは、１つの周辺回路部の両側に第１のメモリセル部および第２のメモリセル部が配置され、前記１つの周辺回路部に、前記第１のメモリセル部からのビット線および第２のメモリセル部からのビット線が互い違いに接続され、前記１つの周辺回路部に含まれるセンスアンプの各々に、前記互い違いに接続された１組の前記第１のメモリセル部からの第１のビット線および第２のメモリセル部からの第２のビット線が接続され、前記少なくとも一部の周辺回路部のＭＯＳトランジスタは、センスアンプのＭＯＳトランジスタを含み、前記センスアンプのＭＯＳトランジスタは、第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタを含み、前記第１のＰＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と前記第１のＮＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続する第１のシリサイド層、および前記第２のＰＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と前記第２のＮＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続する第２のシリサイド層が形成され、前記第１のシリサイド層と前記第２のシリサイド層は接続されておらず、前記第１のシリサイド層の上部に第５のコンタクトが、前記第２のシリサイド層の上部に第６のコンタクトが形成され、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのゲート同士が第１のゲート配線により接続され、該第１のゲート配線の上部に第７のコンタクトが形成され、前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタのゲート同士が第２のゲート配線により接続され、該第２のゲート配線の上部に第８のコンタクトが形成され、前記第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタは、第２層配線により形成される前記第１のビット線と第２層配線により形成される前記第２のビット線との間に隣り合って配置され、前記第１のビット線は、前記第５のコンタクトを介して前記第１のシリサイド層と、前記第８のコンタクトを介して前記第２のゲート配線と接続され、前記第２のビット線は、前記第６のコンタクトを介して前記第２のシリサイド層と、前記第７のコンタクトを介して前記第１のゲート配線と接続され、第１層配線により形成される電源電位配線が、前記第１のＰＭＯＳトランジスタおよび前記第２のＰＭＯＳトランジスタの前記第３のコンタクトと接続され、第１層配線により形成される接地電位配線が、前記第１のＮＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタの前記第３のコンタクトと接続される。
　本発明の第２の態様は、メモリセル部、周辺回路部およびロジック回路部がＭＯＳトランジスタを用いて構成されるメモリ混載半導体装置であって、基板と、前記基板上の絶縁膜と、前記基板上の絶縁膜上に形成された平面状半導体層とを備え、前記メモリセル部のＭＯＳトランジスタの少なくとも一部ならびに前記周辺回路部および前記ロジック回路部のＭＯＳトランジスタの少なくとも一部は、前記平面状半導体層に形成された第１の不純物領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第２の不純物領域、及び該柱状半導体層の側壁に形成されたゲートを含み、前記少なくとも一部の周辺回路部およびロジック回路部のＭＯＳトランジスタが、異なる導電型の第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを含み、該第１のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と該第２のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続するシリサイド層が形成されていることを特徴とするメモリ混載半導体装置を提供するものである。
　好ましくは、前記メモリセル部のメモリセルは、選択トランジスタおよび容量素子を含むＤＲＡＭであり、該選択トランジスタは、前記平面状半導体層に形成された第１の不純物領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第２の不純物領域、及び該柱状半導体層の側壁に形成されたゲートを含むＭＯＳトランジスタである。
　好ましくは、前記選択トランジスタの第２の不純物領域の上面に第１のコンタクトが形成され、該第１のコンタクトの上面に前記容量素子が形成され、前記少なくとも一部の周辺回路部およびロジック回路部のＭＯＳトランジスタの第２の不純物領域の上面に第２のコンタクトが形成され、該第２のコンタクトの上面に第３のコンタクトが形成され、前記第１のコンタクトの上面と前記第２のコンタクトの上面は同一の高さに形成されている。
　好ましくは、前記第３のコンタクトがさらに、複数のコンタクトから構成されている。
　好ましくは、１つの周辺回路部の両側に第１のメモリセル部および第２のメモリセル部が配置され、前記１つの周辺回路部に、前記第１のメモリセル部からのビット線および第２のメモリセル部からのビット線が互い違いに接続され、前記１つの周辺回路部に含まれるセンスアンプの各々に、前記互い違いに接続された１組の前記第１のメモリセル部からの第１のビット線および第２のメモリセル部からの第２のビット線が接続され、前記少なくとも一部の周辺回路部のＭＯＳトランジスタは、センスアンプのＭＯＳトランジスタを含み、前記センスアンプのＭＯＳトランジスタは、第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタを含み、前記第１のＰＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と前記第１のＮＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続する第１のシリサイド層、および前記第２のＰＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と前記第２のＮＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続する第２のシリサイド層が形成され、前記第１のシリサイド層と前記第２のシリサイド層は接続されておらず、前記第１のシリサイド層の上部に第５のコンタクトが、前記第２のシリサイド層の上部に第６のコンタクトが形成され、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのゲート同士が第１のゲート配線により接続され、該第１のゲート配線の上部に第７のコンタクトが形成され、前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタのゲート同士が第２のゲート配線により接続され、該第２のゲート配線の上部に第８のコンタクトが形成され、前記第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタは、第２層配線により形成される前記第１のビット線と第２層配線により形成される前記第２のビット線との間に隣り合って配置され、前記第１のビット線は、前記第５のコンタクトを介して前記第１のシリサイド層と、前記第８のコンタクトを介して前記第２のゲート配線と接続され、前記第２のビット線は、前記第６のコンタクトを介して前記第２のシリサイド層と、前記第７のコンタクトを介して前記第１のゲート配線と接続され、第１層配線により形成される電源電位配線が、前記第１のＰＭＯＳトランジスタおよび前記第２のＰＭＯＳトランジスタの前記第３のコンタクトと接続され、第１層配線により形成される接地電位配線が、前記第１のＮＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタの前記第３のコンタクトと接続される。
　本発明の第３の態様は、メモリセル部および周辺回路部がＭＯＳトランジスタを用いて構成される半導体記憶装置の製造方法であって、基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に第１の不純物領域を形成する工程と、その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に導電膜を形成する工程と、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記第１の不純物領域と同じ導電型の第２の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部に含まれる第１のＭＯＳトランジスタおよび該第１のＭＯＳトランジスタとは異なる導電型の第２のＭＯＳトランジスタについて、該第１のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタの第２の不純物領域の上面にコンタクトを形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記メモリセル部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面に容量素子を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程とを含むことを特徴とする半導体記憶装置の製造方法を提供するものである。
　好ましくは、半導体記憶装置の製造方法は、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタの少なくとも一部の第２の不純物領域の表面にシリサイド層を形成する工程をさらに含む。
　本発明の第４の態様は、メモリセル部および周辺回路部がＭＯＳトランジスタを用いて構成される半導体記憶装置の製造方法であって、基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に第１の不純物領域を形成する工程と、その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に導電膜を形成する工程と、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記第１の不純物領域と同じ導電型の第２の不純物領域を形成する工程と、その後に表面に保護膜を形成する工程と、前記周辺回路部についてのみ、前記保護膜を異方的に除去する工程と、前記周辺回路部に含まれる第１のＭＯＳトランジスタおよび該第１のＭＯＳトランジスタとは異なる導電型の第２のＭＯＳトランジスタについて、該第１のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタの第２の不純物領域の上面にコンタクトを形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記メモリセル部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面に容量素子を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程とを含むことを特徴とする半導体記憶装置の製造方法を提供するものである。
　好ましくは、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程は、該コンタクトを複数回に分割して形成するものである。
　好ましくは、前記シリサイド層を形成する工程は、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタの第２の不純物領域の表面にシリサイド層を形成する工程を含む。
　本発明の第５の態様は、メモリセル部、周辺回路部およびロジック回路部がＭＯＳトランジスタを用いて構成されるメモリ混載半導体装置の製造方法であって、基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に第１の不純物領域を形成する工程と、その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に導電膜を形成する工程と、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記第１の不純物領域と同じ導電型の第２の不純物領域を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部およびロジック回路部に含まれる第１のＭＯＳトランジスタおよび該第１のＭＯＳトランジスタとは異なる導電型の第２のＭＯＳトランジスタについて、該第１のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタの第２の不純物領域の上面にコンタクトを形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記メモリセル部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面に容量素子を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程とを含むことを特徴とするメモリ混載半導体装置の製造方法を提供するものである。
　好ましくは、前記メモリ混載半導体装置の製造方法は、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタの少なくとも一部の第２の不純物領域の表面にシリサイド層を形成する工程をさらに含む。
　本発明の第６の態様は、メモリセル部、周辺回路部およびロジック回路部がＭＯＳトランジスタを用いて構成されるメモリ混載半導体装置の製造方法であって、基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、前記平面状半導体層を素子に分離する工程と、前記平面状半導体層に第１の不純物領域を形成する工程と、その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に導電膜を形成する工程と、前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、前記柱状半導体層の各々の上部に、前記第１の不純物領域と同じ導電型の第２の不純物領域を形成する工程と、その後に表面に保護膜を形成する工程と、前記周辺回路部およびロジック回路部についてのみ、前記保護膜を異方的に除去する工程と、前記周辺回路部およびロジック回路部に含まれる第１のＭＯＳトランジスタおよび該第１のＭＯＳトランジスタとは異なる導電型の第２のＭＯＳトランジスタについて、該第１のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタの第２の不純物領域の上面にコンタクトを形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記メモリセル部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面に容量素子を形成する工程と、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部およびロジック回路部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程とを含むことを特徴とするメモリ混載半導体装置の製造方法を提供するものである。
　好ましくは、前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程は、該コンタクトを複数回に分割して形成するものである。
　好ましくは、前記シリサイド層を形成する工程は、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタの第２の不純物領域の表面にシリサイド層を形成する工程を含む。
　以上に説明したように、本発明によれば半導体記憶装置およびメモリ混載半導体装置において、メモリセル部並びに周辺回路部およびロジック回路部を構成するＭＯＳトランジスタを、基板上の絶縁膜上に形成された平面状半導体層と、該平面状半導体層に形成された第１の不純物領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第２の不純物領域、及び該柱状半導体層の側壁に形成されたゲートを含む縦型トランジスタとし、周辺回路部やロジック回路部においては該平面状半導体層表面に形成されるシリサイド層によりＮＭＯＳトランジスタのＮ＋不純物領域とＰＭＯＳトランジスタのＰ＋不純物領域が直接接続される構成とすることにより、占有面積の小さい回路を実現することができる。
　図１に本発明におけるＤＲＡＭのセルアレイ構成を示す。ＤＲＡＭセルはすべてのビット線およびワード線の交点に形成されており、クロスポイント型セルを構成している。図２にビット線とワード線の交点に形成されるＤＲＡＭセルの等価回路を示す。ＤＲＡＭセルは電荷を蓄積する１個の容量素子Ｃｓ１と電荷を転送する選択トランジスタＱｃ１よりなる。容量素子Ｃｓ１に電荷が蓄積されることでデータが記憶され、容量素子Ｃｓ１に記憶されたデータは選択トランジスタＱｃ１のゲート電極であるワード線ＷＬ（ｎ）がオンされることで、ビット線ＢＬ（ｎ）に読み出され、読み出された信号はビット線に接続されたセンスアンプにより増幅される。
　図３にＤＲＡＭセルアレイの平面図を示す。また、図４に、図３におけるＡ－Ａ’の断面構造、図５に、図３におけるＢ－Ｂ’の断面構造を示す。
　まず図３を参照してＤＲＡＭセルの平面図について説明する。
　埋め込み酸化膜１０１上にはビット線ＢＬ（ｎ）である表面がシリサイド化された下部拡散層１０２が横方向に配線される。下部拡散層１０２上にはメモリセルにアクセスするための選択トランジスタＱｃ１が形成される。選択トランジスタＱｃ１を構成する柱状シリコン層１０４を取り囲むようにゲート電極１０８が形成され、ワード線ＷＬ（ｎ）であるゲート電極１０８から延在するゲート配線１０８ａが縦方向に配線される。選択トランジスタＱｃ１を構成する柱状シリコン層１０４の上部拡散層１０５上には、コンタクト１０９が形成され、このコンタクトを通して容量素子Ｃｓ１に接続される。
　続いて、図４および図５を参照して、断面構造について説明する。
　埋め込み酸化膜１０１上にシリコン層よりなる下部拡散層１０２が形成され、その表面にシリサイド層１０３が形成されている。下部拡散層１０２はビット線ＢＬ（ｎ）であり、共通のセンスアンプを持つ複数の選択トランジスタＱｃ１により共通化され、セルアレイ端において周辺回路に接続される。シリコン層よりなる下部拡散層１０２上には柱状シリコン層１０４が形成され、柱状シリコン層１０４を取り囲むようにゲート絶縁膜１０７およびゲート電極１０８が形成される。ゲート電極１０８より延在するゲート配線１０８ａはワード線ＷＬ（ｎ）であり、共通のワードドライバ回路を持つ複数の選択トランジスタＱｃ１によって共通化されており、セルアレイ端で周辺回路に接続される。柱状シリコン層上部には上部拡散層１０５が形成され、その表面にはシリサイド層１０６が形成されている。上部拡散層１０５はコンタクト１０９に接続され、コンタクト１０９は容量素子Ｃｓ１の下部電極１１０に接続されている。容量絶縁膜１１１を介して存在する上部電極１１２が形成される。
　ＤＲＡＭやＤＲＡＭ混載ロジックデバイスのチップ面積を縮小する手段の一つとして、メモリ周辺回路やロジック回路の大部分を占めるＣＭＯＳ回路（以下、ＣＭＯＳ回路部）による占有面積を縮小することが挙げられる。
　本発明によれば、ＣＭＯＳ回路部の占有面積を縮小することができる。以下にＣＭＯＳ回路部の一例としてＣＭＯＳインバーターを用いて本発明による占有面積縮小の例を示す。図６に本実施例におけるＣＭＯＳインバーターの等価回路を示す。また、図７に本発明におけるＣＭＯＳインバーターの平面図を示す。
　以下に図７のＣＭＯＳインバーターの平面図について簡単に説明する。埋め込み酸化膜層２０１の上に下部拡散層が形成され、下部拡散層表面にはシリサイド層２０３が形成されている。下部拡散層のＮ＋拡散層領域にはＮＭＯＳトランジスタであるＱｎ２が、Ｐ＋拡散層領域にはＰＭＯＳトランジスタであるＱｐ２が形成される。それぞれのトランジスタのゲート電極（２０８ａ、２０８ｂ）より延在するゲート電極上に形成されるコンタクト（２０９ａ、２０９ｂ）は入力配線Ｖｉｎ２に接続され、下部拡散層上のシリサイド層２０３上に形成されるコンタクト２０９ｃは出力配線Ｖｏｕｔ２に接続され、ＮＭＯＳトランジスタであるＱｎ２を形成する柱状シリコン層の上部拡散層上に形成されるコンタクト２０９ｄは接地電位配線ＧＮＤ２に接続され、ＰＭＯＳトランジスタであるＱｐ２を形成する柱状シリコン層の上部拡散層上に形成されるコンタクト２０９ｅは電源電位配線Ｖｃｃ２に接続されることによりインバーターを構成する。
　図８に図７のカットラインＡ－Ａ’における断面構造を示す。以下に図８を参照してＣＭＯＳインバーターの断面構造について説明する。
　埋め込み酸化膜層２０１の上に下部拡散層（２０２、２１２）が形成され、下部拡散層はＮ＋下部拡散層２０２およびＰ＋下部拡散層２１２からなり、Ｎ＋下部拡散層２０２とＰ＋下部拡散層２１２の表面にはシリサイド層２０３が形成され、このシリサイド層２０３によってＮ＋下部拡散層２０２とＰ＋下部拡散層２１２は互いに直接接続されている。このため、Ｎ＋下部拡散層２０２とＰ＋下部拡散層２１２を接続するためのコンタクトや素子分離が必要ないので、インバーターの占有面積を小さくすることができる。Ｎ＋下部拡散層２０２上に形成される柱状シリコン層２０４によってＮＭＯＳトランジスタＱｎ２が形成され、Ｐ＋下部拡散層２１２上に形成される柱状シリコン層２１４によってＰＭＯＳトランジスタＱｐ２が形成されている。柱状シリコン層（２０４、２１４）を取り囲むようにゲート絶縁膜２０７が形成され、それを取り囲むようにゲート電極２０８が形成されている。ＮＭＯＳを形成する柱状シリコン層２０４の上部にＮ＋上部拡散層２０５が、ＰＭＯＳを形成する柱状シリコン層２１４の上部にＰ＋上部拡散層２１５が形成され、上部拡散層（２０５、２１５）上にはシリサイド膜２０６が形成されている。
　ゲート電極より延在するゲート配線（２０８ａ、２０８ｂ）上には１層目のコンタクト（２０９ａ、２０９ｂ）が形成され、２層目のコンタクト２１０を通して入力配線Ｖｉｎ２に接続される。下部拡散層上のシリサイド層２０３上に形成される１層目のコンタクト２０９ｃは２層目のコンタクト２１０を通して出力配線Ｖｏｕｔ２に接続される。ＮＭＯＳ柱状シリコン層上部の上部拡散層２０５上に形成される１層目のコンタクト２０９ｄは２層目のコンタクト２１０を通して接地電位配線ＧＮＤ２に接続される。ＰMOS柱状シリコン層上部の上部拡散層２１５上に形成される１層目のコンタクト２０９ｅは２層目のコンタクト２１０を通して電源電位配線Ｖｃｃ２に接続される。
　以下に本発明の半導体装置を形成するための製造方法の一例を図９～図２３を参照して説明する。各図において（ａ）はＤＲＡＭセルアレイの平面図、（ｂ）はＤＲＡＭセルアレイ内のＡ－Ａ’における断面図、（ｃ）はＣＭＯＳ回路部の例としてＣＭＯＳインバーターの平面図、（ｄ）はＣＭＯＳインバーターの断面図である。
　図９に示されるように、埋め込み酸化膜（１０１、２０１）上にＳＯＩ層が膜厚２００ｎｍ程度形成されたＳＯＩ基板を用いて、ＳＯＩ層上にシリコン窒化膜等のマスク（１２０、２２０）を成膜して、柱状シリコン層（１０４、２０４、２１４）をエッチングにより形成する。このとき、柱状半導体底部にシリコン層（１０２ａ、２０２ａ）を５０ｎｍ程度の厚さで形成しておく。
　図１０に示されるように、シリコン層（１０２ａ、２０２ａ）のエッチングを行い、分離する。その後、イオン注入などにより不純物を注入し、シリコン層にＮ+下部拡散層領域（１０２、２０２）またはＰ＋下部拡散層領域２１２を形成する。ＤＲＡＭセルアレイ部においてはＮ＋拡散層領域１０２はビット線になる。
　図１１に示されるように、ゲート絶縁膜（１０７、２０７）を成膜後、ゲート導電膜（１０８、２０８）をＣＶＤ法もしくはＡＬＤ法により、柱状シリコン層（１０４、２０４、２１４）を埋め込むように成膜する。
　図１２に示されるように、ＣＭＰによりゲート導電膜（１０８、２０８）を研磨し、ゲート導電膜の上面を平坦化する。ゲート導電膜の上部をＣＭＰによって平坦化することにより、ゲート導電膜の形状が改善され、ゲート長の制御が容易になる。ＣＭＰにおいては、柱状シリコン層上部のシリコン窒化膜（１２０、２２０）をＣＭＰのストッパーとして使用する。シリコン窒化膜（１２０、２２０）をＣＭＰストッパーとして使用することにより、再現性よくＣＭＰ研磨量を制御することができる。なお、ＣＭＰのストッパー膜としては、シリコン窒化膜以外にも、ＣＭＰのストッパー膜として機能するものであれば、他の膜を使用することができ、そのような膜をＳＯＩ層上に予め成膜しておくこともできる。
　図１３に示されるように、ゲート絶縁膜（１０７、２０７）及びゲート導電膜（１０８、２０８）をエッチバックすることにより、ゲート長を決定する。
　図１４に示されるように、所望のゲート電極の膜厚分だけシリコン窒化膜を成膜して、このシリコン窒化膜をエッチバックすることによりシリコン窒化膜サイドウォール（１２４、２２４）を形成する。シリコン窒化膜サイドウォール（１２４、２２４）の膜厚がゲート電極の膜厚となるため、所望のゲート膜厚となるように、シリコン窒化膜の成膜膜厚を調整し、さらにエッチバック量で微調整することによって、最終的なシリコン窒化膜サイドウォール膜厚を調整する。なお、ここでは、サイドウォール用の保護膜として、シリコン窒化膜を用いたが、これ以外にも、サイドウォール用の保護膜として機能する保護膜であれば、例えば、シリコン酸化膜のようなものも用いることができる。
　図１５に示されるように、レジストまたは多層レジストを塗布し、リソグラフィーによりゲート配線パターンをレジスト（１２１、２２１）により形成する。ＤＲＡＭセル部においては、ゲート配線１２１により、ワード線が形成される。
　図１６に示されるように、レジスト（１２１、２２１）をマスクとして、ゲート導電膜およびゲート絶縁膜エッチングして、ゲート電極（１０８、２０８）およびゲート配線（１０８ａ、２０８ａ、２０８ｂ）を形成する。ＤＲＡＭセルアレイ部においては、ゲート配線１０８ａはワード線である。
　図１７に示されるように、柱状シリコン上部のシリコン窒化膜（１２０、２２０）およびシリコン窒化膜サイドウォール（１２４、２２４）をウェットエッチまたはドライエッチにより除去する。
　図１８に示されるように、不純物注入等により柱状シリコン層（１０４、２０４）の上部にＰやＡｓなどの不純物を導入し、Ｎ＋ソース拡散層（１０５、２０５）を形成する。また、柱状シリコン層２１４の上部にＢやＢＦ2などの不純物を導入し、Ｐ＋ソース拡散層２１５を形成する。
　図１９に示されるように、１０ｎｍ～５０ｎｍ程度のシリコン窒化膜（１２２、２２２）を成膜する。
　図２０に示されるように、シリコン窒化膜（１２２、２２２）をエッチバックして、柱状シリコン層の側壁およびゲート電極の側壁をシリコン窒化膜で覆う構造にする。
　図２１に示されるように、ＣｏやＮｉなどの金属をスパッタして、熱処理を行うことにより、ソースドレイン拡散層を選択的にシリサイド化して、シリサイド層（１０３、２０３、１０６、２０６）を形成する。
　ここで、柱状シリコン層およびゲート電極の側壁を覆っているシリコン窒化膜（１２２、２２２）により、シリサイド層に起因するドレイン－ゲート間およびソース－ゲート間のショートを抑制することができる。
　図２２に示されるように、層間膜であるシリコン酸化膜形成後に１層目のコンタクト（１０９、２０９ａ～２０９ｅ）をＤＲＡＭセルアレイ部とＣＭＯＳインバーター部に形成する。
　図２３に示されるように、ＤＲＡＭセルアレイ部には従来のスタック型ＤＲＡＭに用いられているのと同様な方法で容量素子を形成する。容量素子は金属である下部電極１１０および絶縁膜１１１、金属である上部電極１１２よりなる。ＣＭＯＳインバーター部においてはＤＲＡＭセルアレイ部の容量素子形成後に、第２層目のコンタクト２１０を第１層目のコンタクト（２０９ａ～２０９ｅ）上に形成することにより配線層との接続を行う。
　本発明においては、すべてのコンタクトは金属で形成されており、容量素子の電極も金属で形成される。通常のスタック型ＤＲＡＭにおいては、コンタクトの一部や容量電極は不純物がドープされたポリシリコンで形成されることが多い。コンタクトや容量素子電極がポリシリコンなどで形成される場合には、成膜時や活性化熱処理に生じる熱履歴によりトランジスタの不純物分布が影響を受け、ボロンの抜きぬけによるしきい値変動や、ショートチャネル特性の悪化などが生じることがある。このため、ゲート長の短いトランジスタを使用する場合には、良好なトランジスタ特性を保つために、ポリシリコンなどの比較的高い温度（６００～７００℃）が必要な材料は使わずに、比較的低温で成膜できるＴｉＮやＷなどの金属（成膜温度～５００℃）でコンタクトや容量素子電極を形成する必要がある。
　本発明においては、ＤＲＡＭセルアレイ部の選択トランジスタと周辺回路部やロジック回路部におけるトランジスタを同一の構造にて形成しているため、製造工程数が少ない。また、ＤＲＡＭ部における容量素子は従来のスタック型ＤＲＡＭにおいて使用されている技術をそのまま使用することができるので、新規に容量素子を開発する必要がない。
　本発明においては、ＣＭＯＳ回路が使用される周辺回路部やロジック回路部において、Ｎ＋下部拡散層とＰ＋下部拡散層とを拡散層上に形成されるシリサイド層により直接接続でき、Ｎ＋下部拡散層とＰ＋下部拡散層を接続するためのコンタクトや、素子分離を形成する必要がないため、ＣＭＯＳ回路の面積を縮小することができる。通常ＤＲＡＭにおいては、全チップ面積のうち約半分程度が周辺回路で構成されており、周辺回路の多くがＣＭＯＳ回路であることから、上記の効果によるチップ面積の縮小が期待できる。また、ＤＲＡＭ混載ロジックデバイスにおいては、ＤＲＡＭ以外のロジック回路部では大部分の回路がＣＭＯＳ回路で構成されるためさらに面積縮小の効果は大きくなる。
　また、本発明においては、ＣＭＯＳ回路部のトランジスタのソースドレイン拡散層上にシリサイド層が形成されるため、ソースドレイン部の寄生抵抗が減少し、高性能なトランジスタを形成することができる。
　本実施例におけるＣＭＯＳインバーター部の断面構造を図２４に示す。本実施例と実施例１においてはＣＭＯＳインバーターなどのＣＭＯＳ回路部の断面構造のみ異なり、その他の点については同一である。
　実施例１においては、インバーター部のコンタクトは２段積層構造になっているが、ＤＲＡＭのセルサイズが小さくなってくると、十分な蓄積電荷量を確保するために容量素子Ｃｓ１の高さを増やす必要があるため、２段目のコンタクト２１０が深くなり、加工面において形成するのが困難になることがある。そのような場合には、２段目のコンタクト２１０を、図２４に示したように、２段目のコンタクト３１０ａと３段目のコンタクト３１０ｂに分割して形成することによりコンタクトの形成を容易にすることができる。このようなコンタクト構造にすることにより、セルサイズが小さくなり、高さが大きい容量素子が必要になる場合においても、十分な蓄積電荷量を確保しつつ、容易にコンタクトを形成することができる。
　本実施例においては、ＤＲＡＭセルアレイ部をシリサイド化しない構造及び製造方法を提供する。実施例１においては、ＤＲＡＭセル部においてもシリサイド化を行ったが、ＤＲＡＭセルの選択トランジスタの拡散層をシリサイド化するためには、ソースドレイン領域の不純物濃度を増加しなければならず、接合リークが増加するため、ホールド特性が悪化する。本実施例においては製造工程数は増加するが、ホールド特性のよいＤＲＡＭを提供することができる。
　ＤＲＡＭセル部の平面図は下部拡散層及び上部拡散層上にシリサイド層が形成されていない点を除いて図３と同一である。
　図２５および図２６を参照して、ＤＲＡＭセル部の断面構造について説明する。図２５は図３のＡ－Ａ’に対応する断面図、図２６は図３のＢ－Ｂ’に対応する断面図である。
　埋め込み酸化膜４０１上に下部拡散層４０２が形成され、下部拡散層４０２はビット線ＢＬ（ｎ）であり、共通のセンスアンプを持つ複数の選択トランジスタにより共通化され、セルアレイ端において周辺回路に接続される。シリコン層よりなる下部拡散層４０２上には柱状シリコン層４０４が形成され、柱状シリコン層４０４を取り囲むようにゲート絶縁膜４０７およびゲート電極４０８が形成される。ゲート電極４０８より延在するゲート配線４０８ａはワード線ＷＬ（ｎ）であり、共通のワードドライバ回路を持つ複数の選択トランジスタによって共通化されており、セルアレイ端で周辺回路に接続される。柱状シリコン層上部には上部拡散層４０５が形成され、上部拡散層４０５はコンタクト４０９に接続され、コンタクト４０９は容量素子Ｃｓ１の下部電極４１０に接続されている。容量絶縁膜４１１を介して存在する上部電極４１２が形成される。
　図２７にＣＭＯＳ回部部の一例であるＣＭＯＳインバーターの断面図を示す。ＣＭＯＳインバーターにおいては、ソースドレイン拡散層にシリサイド層（５０３、５０６）が形成されており、実施例１と同様の構造を持つ。
　以下に本実施例の半導体装置を形成するための製造方法の一例を図２８～図２９を参照して説明する。各図において（ａ）はＤＲＡＭセルアレイの平面図、（ｂ）はセルアレイ内のＡ－Ａ’における断面図、（ｃ）はＣＭＯＳ回路部の例としてＣＭＯＳインバーターの平面図、（ｄ）はＣＭＯＳインバーターの断面図である。
　図１９のシリコン窒化膜（１２２、２２２）成膜工程までは実施例１と同一であるので、図１９以降の工程について、以下に説明する。
　図２８を参照して、ＤＲＡＭ部はシリコン窒化膜５２２で覆われたままとし、周辺回路部のみシリコン窒化膜５２２をエッチバックしてソースドレイン拡散層を露出させる。
　図２９に示されるように、ＣｏやＮｉなどの金属をスパッタして、熱処理を行うことにより、ＣＭＯＳインバーター部のみソースドレイン拡散層を選択的にシリサイド化して、下部拡散層上のシリサイド層５０３および柱状シリコン層上部のソース拡散層上のシリサイド層５０６を形成する。
　コンタクト形成以降の工程については、図２２からの工程と同一であるので、ここでは省略する。
　上記のように本実施例においては、ＤＲＡＭセル部における良好なホールド特性を持つ選択トランジスタと周辺回路部における高性能なトランジスタを同時に形成することができる。
　図３０に本発明のＤＲＡＭのセルアレイ領域と周辺回路部の模式図およびデータ線方向の周辺回路部の等価回路を示す。周辺回路の構成としては、ここでは最小限必要な回路として、プリチャージ回路ＰＣ、センスアンプＳＡ、列選択スイッチＹＳを示した。セルアレイ構成はビット線とワード線交点にセルが配置されるクロスポイント型であり、ビット線の構成はセンスアンプに接続されるビット線対が左右に配置された異なるセルアレイに形成される開放型ビット線としている。このため、それぞれの回路はビット線ピッチの２倍の幅、つまり４Ｆの幅に配置できるように設計されなければならない。
　以下に、４Ｆの幅に配置することが可能なレイアウトを持つそれぞれの回路の実施例について示す。
　図３１（ａ）にセンスアンプＳＡの等価回路図を、（ｂ）にセンスアンプのレイアウトを示す。図３１（ａ）に示されるように、センスアンプはＮＭＯＳトランジスタであるＳｎ１およびＳｎ２と、ＰＭＯＳトランジスタであるＳｐ１およびＳｐ２より構成される。Ｓｎ１とＳｎ２は接地電位ＧＮＤ６に接続され、Ｓｐ１とＳｐ２は電源電位Ｖｃｃ６に接続される。センスアンプによって、メモリセルから読み出される電荷により生じるビット線ＢＬとＢＬＢ間の微小な電位差ΔＶをＶｃｃに増幅することができる。
　図３１（ｂ）を参照して、センスアンプのレイアウトについて説明する。センスアンプ部のビット線ＢＬ（ｎ）およびＢＬＢ（ｎ）は第２層配線により形成され、電源電位に固定されるＶｃｃ６配線および接地電位に固定されるＧＮＤ６配線は第１層配線により形成される。ビット線ＢＬ（ｎ）は表面にシリサイド層が形成された拡散層６０４上に形成されたコンタクト６０１と接続され、ＮＭＯＳであるＳｎ１およびＰＭＯＳであるＳｐ１の下部拡散層に接続される。ビット線ＢＬＢ（ｎ）は表面にシリサイド層が形成された拡散層６０５上に形成されたコンタクト６０２と接続されＮＭＯＳであるＳｎ２およびＰＭＯＳであるＳｐ２の下部拡散層に接続される。また、ビット線ＢＬ（ｎ）は、Ｓｎ２およびＳｐ２のゲート電極より延在するゲート配線上に形成されるコンタクト６０４と接続され、ビット線ＢＬＢ（ｎ）は、Ｓｎ１およびＳｐ１のゲート電極より延在するゲート配線上に形成されるコンタクト６０３と接続される。ＮＭＯＳであるＳｎ１およびＳｎ２の上部拡散層に形成されるコンタクトは第１層配線である接地電位のＧＮＤ６配線に接続され、ＰＭＯＳであるＳｐ１およびＳｐ２の上部拡散層に形成されるコンタクトは第１層配線である電源電位のＶｃｃ６配線に接続される。
　図３１（ｂ）に示したＮ＋注入領域（６１０、６１１）においては下部拡散層にはＰやＡｓなどの不純物が注入されＮ＋拡散層になり、Ｐ＋注入領域６１２においては下部拡散層にはＢやＢＦ2などの不純物が注入されＰ＋拡散層になる。Ｎ＋拡散層とＰ＋拡散層はそれらの表面に形成されたシリサイド層により直接接続されるため、Ｎ＋拡散層とＰ＋拡散層を接続するためのコンタクトや素子分離を形成する必要がなく回路の占有面積を縮小することができる。
　本実施例においては、センスアンプを構成する各トランジスタＳｎ１、Ｓｎ２、Ｓｐ１、Ｓｐ２は１個の柱状シリコン層よりなるＳＧＴにより形成される場合について示したが、回路の性能の要求により各トランジスタは複数の柱状シリコン層よりなるＳＧＴによって形成されてもよい。
　図３２の（ａ）にプリチャージ回路ＰＣの等価回路図を、（ｂ）にプリチャージ回路のレイアウトを示す。図３２（ａ）を参照して、プリチャージ回路の一例について説明する。プリチャージ回路は、ビット線ＢＬと電源電位の１／２の電圧に固定されたＶｃｃ／２配線とを接続するＮＭＯＳトランジスタＥｎ１と、ビット線ＢＬＢと電源電位の１／２の電圧に固定されたＶｃｃ／２配線とを接続するＮＭＯＳトランジスタＥｎ２と、ビット線ＢＬとビット線ＢＬＢを接続するＮＭＯＳトランジスタＥｎ３より構成される。プリチャージ信号ＲＰに“１”のデータが入力されることによってＥｎ１、Ｅｎ２、Ｅｎ３がすべてオンになり、ビット線ＢＬとＶｃｃ／２配線が接続され、ビット線ＢＬＢとＶｃｃ／２配線が接続され、ビット線ＢＬとビット線ＢＬＢが接続されることにより、ビット線ＢＬとＢＬＢがともにＶｃｃ／２にプリチャージされる。
　図３２（ｂ）を参照して、プリチャージ回路のレイアウトについて説明する。プリチャージ回路部のビット線ＢＬおよびビット線ＢＬＢは第２層配線により形成され、Ｖｃｃ／２配線およびプリチャージ信号線ＲＰは第１層配線により形成される。ビット線ＢＬ（ｎ）は表面にシリサイド層が形成されたＮ＋拡散層６２３上に形成されたコンタクト６２１と接続され、Ｅｎ１を通してＶｃｃ／２配線と接続される。ビット線ＢＬＢ（ｎ）は表面にシリサイド層が形成されたＮ＋拡散層６２４上に形成されたコンタクト６２２と接続され、Ｅｎ２を通してＶｃｃ／２と接続される。ビット線ＢＬ（ｎ）は、Ｅｎ３上部に形成されるコンタクトによりＥｎ３の上部拡散層と接続され、Ｅｎ３を通してＢＬＢ（ｎ）と接続される。トランジスタＥｎ１～Ｅｎ３のゲート電極はゲート配線６２６上に形成されるコンタクト６２５を通してプリチャージ信号ＲＰに接続され、回路動作が制御される。
　本実施例においては、プリチャージ回路を構成する各トランジスタＥｎ１、Ｅｎ２、Ｅｎ３は１個の柱状シリコン層よりなるＳＧＴにより形成される場合について示したが、回路の性能の要求により各トランジスタは複数の柱状シリコン層よりなるＳＧＴによって形成されてもよい。
　図３３の（ａ）に列選択スイッチＹＳの等価回路図を、（ｂ）に列選択スイッチのレイアウトを示す。図３３（ａ）に示されるように、列選択スイッチ信号ＹＳに“１”の信号が入力されることにより、ＮＭＯＳであるＹｎ１およびＹｎ２がオンになり、ビット線ＢＬおよびＢＬＢの信号がＩ／Ｏ回路に接続されているグローバルビット線ＧＢＬとＧＢＬＢに読み出される。
　図３３（ｂ）を参照して、列選択スイッチのレイアウトについて説明する。列選択スイッチ部のビット線ＢＬ（ｎ）およびＢＬＢ（ｎ）は第２層配線により形成され、グローバルビット線ＧＢＬおよびＧＢＬＢは第１層配線により形成される。ビット線ＢＬ（ｎ）はＮＭＯＳトランジスタであるＹｎ１を形成する柱状シリコン層の上部拡散層に形成されるコンタクト６４１と接続され、Ｙｎ１がオンになることにより、データがＮ＋拡散層である６４７上に形成されるコンタクト６４４を通じてＧＢＬに転送される。また、ビット線ＢＬＢ（ｎ）はＮＭＯＳトランジスタであるＹｎ２を形成する柱状シリコン層の上部拡散層に形成されるコンタクト６４２と接続され、Ｙｎ２がオンになることにより、データがＮ＋拡散層である６４６上に形成されるコンタクト６４２を通じてＧＢＬＢに転送される。列選択トランジスタＹｎ１およびＹｎ２のゲート電極より延在するゲート配線上にはコンタクト６４５が形成され、列選択スイッチ信号が入力される第１層配線であるＹＳ（ｎ）に接続される。
　本実施例においては、センスアンプを構成する各トランジスタＹｎ１、Ｙｎ２は１個の柱状シリコン層よりなるＳＧＴにより形成される場合について示したが、回路の性能の要求により各トランジスタは複数の柱状シリコン層よりなるＳＧＴによって形成されてもよい。
本発明のＤＲＡＭセルアレイ構成を示す図である。 本発明のＤＲＡＭセルアレイ等価回路図である。 本発明のＤＲＡＭセルアレイを示す平面図である。 本発明のＤＲＡＭセルアレイを示す断面図である。 本発明のＤＲＡＭセルアレイを示す断面図である。 本発明の周辺回路の一例であるＣＭＯＳインバーターの等価回路図である。 本発明の周辺回路の一例であるＣＭＯＳインバーターの平面図である。 本発明の周辺回路の一例であるＣＭＯＳインバーターの断面図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明の周辺回路の一例であるＣＭＯＳインバーターの断面図である。 本発明のＤＲＡＭセルアレイを示す断面図である。 本発明のＤＲＡＭセルアレイを示す断面図である。 本発明の周辺回路の一例であるＣＭＯＳインバーターの断面図である。 本発明の製造方法を工程順に示す工程図である。 本発明の製造方法を工程順に示す工程図である。 本発明のＤＲＡＭセルアレイ構成および周辺回路の等価回路図である。 本発明のＤＲＡＭ周辺回路であるセンスアンプの平面図である。 本発明のＤＲＡＭ周辺回路であるプリチャージ回路の平面図である。 本発明のＤＲＡＭ周辺回路である列選択スイッチの平面図である。 ＳＧＴを用いたＤＲＡＭの従来例である。 ＳＧＴを用いたＤＲＡＭの従来例である。 ＳＧＴを用いたＤＲＡＭの従来例である。
符号の説明
１０１、２０１、３０１、４０１、５０１：埋め込み酸化膜
１０２、４０２：ＤＲＡＭセルアレイ部下部拡散層（ビット線）
１０２ａ、２０２ａ：シリコン層
１０３、２０３、３０３、４０３、５０３：下部シリサイド層
１０４、４０４：ＤＲＡＭセルアレイ部柱状シリコン層
１０５、４０５：ＤＲＡＭセルアレイ部上部拡散層
１０６、２０６、３０６、４０６、５０６：上部シリサイド層
１０７、２０７、３０７、４０７、５０７：ゲート絶縁膜
１０８、２０８、３０８、４０８、５０８：ゲート電極
１０８ａ、２０８ａ、２０８ｂ、３０８ａ、３０８ｂ、５０８ａ、５０８ｂ、６０６：ゲート配線
１０９、４０９：ＤＲＡＭ部コンタクト
１１０、４１０：容量素子下部電極
１１１、４１１：容量素子絶縁膜
１１２、４１２：容量素子上部電極
１２０、２２０：ハードマスクシリコン窒化膜
２０２、３０２、５０２：Ｎ＋下部拡散層
２０４、３０４、５０４：ＮＭＯＳ柱状シリコン層
２０５、３０５、５０５：Ｎ＋上部拡散層
１０８、２０８：ゲート導電膜
２０９ａ～２０９ｅ、３０９ａ～３０９ｅ、５０９ａ～５０９ｅ：１層目コンタクト
２１０、３１０ａ：２層目コンタクト
３１０ｂ：３層目コンタクト
２１２、３１２、５１２：Ｐ＋下部拡散層
２１４、３１４、５１４：ＰＭＯＳ柱状シリコン層
２１５、３１５、５１５：Ｐ＋上部拡散層
１２１、２２１：レジスト
１２２、２２２：シリコン窒化膜
１２４、２２４：シリコン窒化膜サイドウォール
６０１、６０２、６０３、６０４、６２１、６２２、６２５、６４１、６４２、６４３、６４４、６４５：コンタクト
６０４、６０５、６２３、６２４、６４６、６４７：下部拡散層

Claims (20)

  1. 　メモリセル部および周辺回路部がＭＯＳトランジスタを用いて構成される半導体記憶装置であって、
    　基板と、
    　前記基板上の絶縁膜と、
    　前記基板上の絶縁膜上に形成された平面状半導体層と、
    を備え、
    　前記メモリセル部のＭＯＳトランジスタの少なくとも一部および前記周辺回路部のＭＯＳトランジスタの少なくとも一部は、前記平面状半導体層に形成された第１の不純物領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第２の不純物領域、及び該柱状半導体層の側壁に形成されたゲートを含み、
    　前記少なくとも一部の周辺回路部のＭＯＳトランジスタが、異なる導電型の第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを含み、該第１のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と該第２のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続するシリサイド層が形成されていることを特徴とする半導体記憶装置。
  2. 　前記メモリセル部のメモリセルは、選択トランジスタおよび容量素子を含むＤＲＡＭであり、該選択トランジスタは、前記平面状半導体層に形成された第１の不純物領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第２の不純物領域、及び該柱状半導体層の側壁に形成されたゲートを含むＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体記憶装置。
  3. 　前記選択トランジスタの第２の不純物領域の上面に第１のコンタクトが形成され、該第１のコンタクトの上面に前記容量素子が形成され、前記少なくとも一部の周辺回路部のＭＯＳトランジスタの第２の不純物領域の上面に第２のコンタクトが形成され、該第２のコンタクトの上面に第３のコンタクトが形成され、前記第１のコンタクトの上面と前記第２のコンタクトの上面は同一の高さに形成されていることを特徴とする請求項２に記載の半導体記憶装置。
  4. 　前記第３のコンタクトがさらに、複数のコンタクトから構成されていることを特徴とする請求項３に記載の半導体記憶装置。
  5. 　１つの周辺回路部の両側に第１のメモリセル部および第２のメモリセル部が配置され、
    　前記１つの周辺回路部に、前記第１のメモリセル部からのビット線および第２のメモリセル部からのビット線が互い違いに接続され、
    　前記１つの周辺回路部に含まれるセンスアンプの各々に、前記互い違いに接続された１組の前記第１のメモリセル部からの第１のビット線および第２のメモリセル部からの第２のビット線が接続され、
    　前記少なくとも一部の周辺回路部のＭＯＳトランジスタは、センスアンプのＭＯＳトランジスタを含み、
    　前記センスアンプのＭＯＳトランジスタは、第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタを含み、
    　前記第１のＰＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と前記第１のＮＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続する第１のシリサイド層、および前記第２のＰＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と前記第２のＮＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続する第２のシリサイド層が形成され、
    　前記第１のシリサイド層と前記第２のシリサイド層は接続されておらず、
    　前記第１のシリサイド層の上部に第５のコンタクトが、前記第２のシリサイド層の上部に第６のコンタクトが形成され、
    　前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのゲート同士が第１のゲート配線により接続され、該第１のゲート配線の上部に第７のコンタクトが形成され、
    　前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタのゲート同士が第２のゲート配線により接続され、該第２のゲート配線の上部に第８のコンタクトが形成され、
    　前記第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタは、第２層配線により形成される前記第１のビット線と第２層配線により形成される前記第２のビット線との間に隣り合って配置され、
    　前記第１のビット線は、前記第５のコンタクトを介して前記第１のシリサイド層と、前記第８のコンタクトを介して前記第２のゲート配線と接続され、
    　前記第２のビット線は、前記第６のコンタクトを介して前記第２のシリサイド層と、前記第７のコンタクトを介して前記第１のゲート配線と接続され、
    　第１層配線により形成される電源電位配線が、前記第１のＰＭＯＳトランジスタおよび前記第２のＰＭＯＳトランジスタの前記第３のコンタクトと接続され、
    　第１層配線により形成される接地電位配線が、前記第１のＮＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタの前記第３のコンタクトと接続されることを特徴とする請求項３または４に記載の半導体記憶装置。
  6. 　メモリセル部、周辺回路部およびロジック回路部がＭＯＳトランジスタを用いて構成されるメモリ混載半導体装置であって、
    　基板と、
    　前記基板上の絶縁膜と、
    　前記基板上の絶縁膜上に形成された平面状半導体層と、
    を備え、
    　前記メモリセル部のＭＯＳトランジスタの少なくとも一部ならびに前記周辺回路部および前記ロジック回路部のＭＯＳトランジスタの少なくとも一部は、前記平面状半導体層に形成された第１の不純物領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第２の不純物領域、及び該柱状半導体層の側壁に形成されたゲートを含み、
    　前記少なくとも一部の周辺回路部およびロジック回路部のＭＯＳトランジスタが、異なる導電型の第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを含み、該第１のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と該第２のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続するシリサイド層が形成されていることを特徴とするメモリ混載半導体装置。
  7. 　前記メモリセル部のメモリセルは、選択トランジスタおよび容量素子を含むＤＲＡＭであり、該選択トランジスタは、前記平面状半導体層に形成された第１の不純物領域、該平面状半導体層上に形成された柱状半導体層、該柱状半導体上部に形成された第２の不純物領域、及び該柱状半導体層の側壁に形成されたゲートを含むＭＯＳトランジスタであることを特徴とする請求項６に記載のメモリ混載半導体装置。
  8. 　前記選択トランジスタの第２の不純物領域の上面に第１のコンタクトが形成され、該第１のコンタクトの上面に前記容量素子が形成され、前記少なくとも一部の周辺回路部およびロジック回路部のＭＯＳトランジスタの第２の不純物領域の上面に第２のコンタクトが形成され、該第２のコンタクトの上面に第３のコンタクトが形成され、前記第１のコンタクトの上面と前記第２のコンタクトの上面は同一の高さに形成されていることを特徴とする請求項７に記載のメモリ混載半導体装置。
  9. 　前記第３のコンタクトがさらに、複数のコンタクトから構成されていることを特徴とする請求項８に記載のメモリ混載半導体装置。
  10. 　１つの周辺回路部の両側に第１のメモリセル部および第２のメモリセル部が配置され、
    　前記１つの周辺回路部に、前記第１のメモリセル部からのビット線および第２のメモリセル部からのビット線が互い違いに接続され、
    　前記１つの周辺回路部に含まれるセンスアンプの各々に、前記互い違いに接続された１組の前記第１のメモリセル部からの第１のビット線および第２のメモリセル部からの第２のビット線が接続され、
    　前記少なくとも一部の周辺回路部のＭＯＳトランジスタは、センスアンプのＭＯＳトランジスタを含み、
    　前記センスアンプのＭＯＳトランジスタは、第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタを含み、
    　前記第１のＰＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と前記第１のＮＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続する第１のシリサイド層、および前記第２のＰＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と前記第２のＮＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続する第２のシリサイド層が形成され、
    　前記第１のシリサイド層と前記第２のシリサイド層は接続されておらず、
    　前記第１のシリサイド層の上部に第５のコンタクトが、前記第２のシリサイド層の上部に第６のコンタクトが形成され、
    　前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタのゲート同士が第１のゲート配線により接続され、該第１のゲート配線の上部に第７のコンタクトが形成され、
    　前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタのゲート同士が第２のゲート配線により接続され、該第２のゲート配線の上部に第８のコンタクトが形成され、
    　前記第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタおよび第２のＮＭＯＳトランジスタは、第２層配線により形成される前記第１のビット線と第２層配線により形成される前記第２のビット線との間に隣り合って配置され、
    　前記第１のビット線は、前記第５のコンタクトを介して前記第１のシリサイド層と、前記第８のコンタクトを介して前記第２のゲート配線と接続され、
    　前記第２のビット線は、前記第６のコンタクトを介して前記第２のシリサイド層と、前記第７のコンタクトを介して前記第１のゲート配線と接続され、
    　第１層配線により形成される電源電位配線が、前記第１のＰＭＯＳトランジスタおよび前記第２のＰＭＯＳトランジスタの前記第３のコンタクトと接続され、
    　第１層配線により形成される接地電位配線が、前記第１のＮＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタの前記第３のコンタクトと接続されることを特徴とする請求項８または９に記載のメモリ混載半導体装置。
  11. 　メモリセル部および周辺回路部がＭＯＳトランジスタを用いて構成される半導体記憶装置の製造方法であって、
    　基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、
    　前記平面状半導体層を素子に分離する工程と、
    　前記平面状半導体層に第１の不純物領域を形成する工程と、
    　その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、
    　前記第１の絶縁膜上に導電膜を形成する工程と、
    　前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、
    　前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、
    　前記柱状半導体層の各々の上部に、前記第１の不純物領域と同じ導電型の第２の不純物領域を形成する工程と、
    　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部に含まれる第１のＭＯＳトランジスタおよび該第１のＭＯＳトランジスタとは異なる導電型の第２のＭＯＳトランジスタについて、該第１のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、
    　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタの第２の不純物領域の上面にコンタクトを形成する工程と、
    　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記メモリセル部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面に容量素子を形成する工程と、
    　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程と、
    を含むことを特徴とする半導体記憶装置の製造方法。
  12. 　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタの少なくとも一部の第２の不純物領域の表面にシリサイド層を形成する工程をさらに含むことを特徴とする請求項１１に記載の半導体記憶装置の製造方法。
  13. 　メモリセル部および周辺回路部がＭＯＳトランジスタを用いて構成される半導体記憶装置の製造方法であって、
    　基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、
    　前記平面状半導体層を素子に分離する工程と、
    　前記平面状半導体層に第１の不純物領域を形成する工程と、
    　その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、
    　前記第１の絶縁膜上に導電膜を形成する工程と、
    　前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、
    　前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、
    　前記柱状半導体層の各々の上部に、前記第１の不純物領域と同じ導電型の第２の不純物領域を形成する工程と、
    　その後に表面に保護膜を形成する工程と、
    　前記周辺回路部についてのみ、前記保護膜を異方的に除去する工程と、
    　前記周辺回路部に含まれる第１のＭＯＳトランジスタおよび該第１のＭＯＳトランジスタとは異なる導電型の第２のＭＯＳトランジスタについて、該第１のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、
    　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタの第２の不純物領域の上面にコンタクトを形成する工程と、
    　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記メモリセル部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面に容量素子を形成する工程と、
    　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程と、
    を含むことを特徴とする半導体記憶装置の製造方法。
  14. 　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程は、該コンタクトを複数回に分割して形成するものであることを特徴とする請求項１３に記載の半導体記憶装置の製造方法。
  15. 　前記シリサイド層を形成する工程は、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタの第２の不純物領域の表面にシリサイド層を形成する工程を含むことを特徴とする請求項１３または１４に記載の半導体記憶装置の製造方法。
  16. 　メモリセル部、周辺回路部およびロジック回路部がＭＯＳトランジスタを用いて構成されるメモリ混載半導体装置の製造方法であって、
    　基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、
    　前記平面状半導体層を素子に分離する工程と、
    　前記平面状半導体層に第１の不純物領域を形成する工程と、
    　その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、
    　前記第１の絶縁膜上に導電膜を形成する工程と、
    　前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、
    　前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、
    　前記柱状半導体層の各々の上部に、前記第１の不純物領域と同じ導電型の第２の不純物領域を形成する工程と、
    　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部およびロジック回路部に含まれる第１のＭＯＳトランジスタおよび該第１のＭＯＳトランジスタとは異なる導電型の第２のＭＯＳトランジスタについて、該第１のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、
    　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタの第２の不純物領域の上面にコンタクトを形成する工程と、
    　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記メモリセル部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面に容量素子を形成する工程と、
    　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程と、
    を含むことを特徴とするメモリ混載半導体装置の製造方法。
  17. 　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタの少なくとも一部の第２の不純物領域の表面にシリサイド層を形成する工程をさらに含むことを特徴とする請求項１６に記載のメモリ混載半導体装置の製造方法。
  18. 　メモリセル部、周辺回路部およびロジック回路部がＭＯＳトランジスタを用いて構成されるメモリ混載半導体装置の製造方法であって、
    　基板上の絶縁膜上に平面状半導体層及び複数の該平面状半導体層上の柱状半導体層を形成する工程と、
    　前記平面状半導体層を素子に分離する工程と、
    　前記平面状半導体層に第１の不純物領域を形成する工程と、
    　その後に表面の少なくとも一部に第１の絶縁膜を形成する工程と、
    　前記第１の絶縁膜上に導電膜を形成する工程と、
    　前記第１の絶縁膜及び前記導電膜を異方的に除去し、前記柱状半導体層側面の前記導電膜を所望の長さに形成し、ゲート電極を形成する工程と、
    　前記導電膜及び前記第１の絶縁膜を選択的に除去し、ゲート電極及び該ゲート電極から基板側に延びるゲート配線を形成する工程と、
    　前記柱状半導体層の各々の上部に、前記第１の不純物領域と同じ導電型の第２の不純物領域を形成する工程と、
    　その後に表面に保護膜を形成する工程と、
    　前記周辺回路部およびロジック回路部についてのみ、前記保護膜を異方的に除去する工程と、
    　前記周辺回路部およびロジック回路部に含まれる第１のＭＯＳトランジスタおよび該第１のＭＯＳトランジスタとは異なる導電型の第２のＭＯＳトランジスタについて、該第１のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部と第２のＭＯＳトランジスタの第１の不純物領域の表面の少なくとも一部とを接続するシリサイド層を形成する工程と、
    　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタの第２の不純物領域の上面にコンタクトを形成する工程と、
    　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記メモリセル部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面に容量素子を形成する工程と、
    　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部およびロジック回路部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程と、
    を含むことを特徴とするメモリ混載半導体装置の製造方法。
  19. 　前記複数の柱状半導体層の各々に対応する複数のＭＯＳトランジスタのうち、前記周辺回路部に含まれるＭＯＳトランジスタの第２の不純物領域の上面に形成されたコンタクトの上面にさらにコンタクトを形成する工程は、該コンタクトを複数回に分割して形成するものであることを特徴とする請求項１８に記載のメモリ混載半導体装置の製造方法。
  20. 　前記シリサイド層を形成する工程は、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタの第２の不純物領域の表面にシリサイド層を形成する工程を含むことを特徴とする請求項１８または１９に記載のメモリ混載半導体装置の製造方法。
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