JPH1187649A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 低電圧化に対しても、ワード線の昇圧なしで
ビット線の信号量を十分に確保することができる半導体
記憶装置を提供する。 【解決手段】 複数のメモリセルなどからなるメモリセ
ルアレイ、任意のメモリセルを選択するＸデコーダおよ
びＹデコーダ、選択されたメモリセルに対するデータの
書き込みおよび読み出しの入出力制御回路などからなる
ＤＲＡＭであって、センスアンプをＢＳＧ回路構成と
し、かつメモリセルをＳＯＩ基板上に形成してトランス
ファＭＯＳトランジスタのしきい電圧を下げ、かつサブ
スレッショルド電流を小さくすることで、内部電圧ＶＤ
Ｄを3.３Ｖから2.５Ｖまで下げた場合でも、ビット線Ｂ
Ｌ（ＢＬＢ）のＨｉｇｈ側はＶＤＬ（2.１Ｖ）、Ｌｏｗ
側はＶＳＧ（0.４Ｖ）となり、Ｈｉｇｈ側とＬｏｗ側と
の間のΔＶＤＬとして、3.３Ｖの内部電圧と同等の1.７
Ｖ程度の振幅による信号量を確保することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置技
術に関し、特にＢＳＧ（Boosted Sense Ground）回路技
術とＳＯＩ（Silicon On Insulator）デバイス技術との
組み合わせによる低電圧化に好適なＤＲＡＭ、ＤＲＡＭ
系列全般の半導体記憶装置に適用して有効な技術に関す
る。

【０００２】

【従来の技術】たとえば、本発明者が検討した技術とし
て、半導体記憶装置の一例としてのＤＲＡＭは、複数の
ワード線と複数のビット線との交点に格子状に配置され
た複数のメモリセルなどからなるメモリセルアレイと、
このメモリセルアレイから任意のメモリセルを選択する
デコーダと、このデコーダにより選択されたメモリセル
に対するデータの書き込みおよび読み出しのための入出
力制御を司る入出力制御回路などから構成されている。

【０００３】このような構成によるＤＲＡＭにおいて
は、トランジスタの微細化とともにトランジスタ耐圧が
低下するので、低電圧動作は必要不可欠になってきてい
る。この低電圧動作のためには、トランジスタのしきい
電圧を下げなければならないが、下げすぎるとトランジ
スタを十分にカットオフできなくなり、スレッショルド
電流による貫通電流が流れるようになる。よって、低電
圧動作には、トランジスタのしきい電圧とスレッショル
ド電流が設計上の重要な要素となっている。

【０００４】なお、このようなＤＲＡＭの低電圧動作に
関する技術としては、たとえば１９９４年１１月５日、
株式会社培風館発行の「アドバンスト エレクトロニク
スＩ−９ 超ＬＳＩメモリ」Ｐ３５１〜Ｐ３６８などの
文献に記載される低電圧回路技術などが挙げられる。

【０００５】

【発明が解決しようとする課題】ところで、前記のよう
なＤＲＡＭの低電圧動作において、本発明者は、低電圧
化に伴う課題としてトランジスタのしきい電圧とスレッ
ショルド電流に着目し、たとえば内部電圧を3.３Ｖから
2.５Ｖに低電圧化した場合のデータの読み出し動作につ
いて検討した。以下において、本発明者が検討した内容
を図５を用いて説明する。

【０００６】図５は、シリコン基板上にメモリセルを構
成するトランスファＭＯＳトランジスタとキャパシタと
を形成したＤＲＡＭにおいて、(a) は内部電圧ＶＤＤが
3.３Ｖの場合の読み出し波形を示し、ワード線ＷＬがＶ
ＳＳからＶＤＤまで立ち上がり、これに伴ってビット線
ＢＬ（ＢＬＢ）はＶＤＬ（2.５Ｖ）とＶＳＧ（0.８Ｖ）
間の振幅となる。これに対して、(b) のように内部電圧
ＶＤＤを2.５Ｖにした場合には、ビット線ＢＬ（ＢＬ
Ｂ）はＶＤＬ（1.７Ｖ）とＶＳＧ（0.８Ｖ）間の振幅と
なる。なお、ビット線ＢＬＢの“Ｂ”はＢＬの反転信号
を示し、以下の信号線においても同様である。

【０００７】すなわち、２つの波形を比較すると、内部
電圧ＶＤＤが3.３Ｖの場合はΔＶＤＬとして1.７Ｖ程度
（3.３−0.８×２）の振幅による信号量が確保できるの
に対して、内部電圧を2.５Ｖまで下げた場合には、ΔＶ
ＤＬは0.９Ｖ程度（2.５−0.８×２）しか確保できな
い。従って、3.３Ｖ動作のＤＲＡＭのままで内部電圧が
2.５Ｖ以下になると、ワード線ＷＬの昇圧なしではビッ
ト線ＢＬ（ＢＬＢ）の信号量が確保できないという問題
が生じる。

【０００８】そこで、本発明の目的は、ＢＳＧ回路技術
とＳＯＩデバイス技術とを組み合わせ、これらの利点を
相互に活用して、低電圧化に対してもワード線の昇圧な
しでビット線の信号量を十分に確保することができる半
導体記憶装置を提供することにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１１】すなわち、本発明による半導体記憶装置
は、複数のメモリセルおよびセンスアンプからなるメモ
リセルアレイ、任意のメモリセルを選択するデコーダ、
選択されたメモリセルに対するデータの書き込みおよび
読み出しのための入出力制御を司る入出力制御回路など
からなり、センスアンプをセンスグランドの電圧レベル
を昇圧したＢＳＧ回路構成とし、かつメモリセルをシリ
コン基板の絶縁膜上にシリコン薄膜を形成したＳＯＩ基
板上に形成して構成するものである。

【００１２】このような構成による半導体記憶装置は、
ＳＯＩ基板の完全空乏化により基板効果を小さくしてメ
モリセルのトランスファＭＯＳトランジスタのしきい電
圧を低下し、ビット線のＨｉｇｈ側の電圧降下を小さく
し、またＳＯＩ基板によりテーリング係数を小さくして
サブスレッショルド電流を低減し、ＢＳＧ回路構成によ
るビット線のＬｏｗ側の電圧レベルを低くして、ビット
線のＨｉｇｈ側とＬｏｗ側との間の振幅をワード線の昇
圧なしで十分に確保し、特に内部電圧が2.５Ｖ以下の低
電圧ＤＲＡＭなどに適用するようにしたものである。

【００１３】よって、前記半導体記憶装置によれば、Ｓ
ＯＩ基板では完全空乏化が起こり、基板効果を小さくで
きるため、トランスファＭＯＳトランジスタのしきい電
圧を下げることができる。これにより、Ｈｉｇｈ側の書
き込み時の電圧降下を小さくすることができる。

【００１４】さらに、ＳＯＩ基板ではテーリング係数が
小さくなり、サブスレッショルド電流が小さくなるた
め、ＢＳＧ回路構成によるブーストセンスグランドの電
圧レベルを低くすることができる。

【００１５】この結果、電源電圧を下げてもビット線の
振幅を十分に確保することができ、ワード線の昇圧が不
要になる。また、ビット線の振幅を大きくできるため、
ディスターブ不良に対して強くなる。よって、製品とし
て、電源電圧の低下が可能となり、かつディスターブ耐
性を向上させることができる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１７】図１は本発明の一実施の形態である半導体
記憶装置を示す概略構成図、図２は本実施の形態の半導
体記憶装置において、メモリセルアレイの要部を示す回
路図、図３はメモリセルアレイのデバイス構造を示す説
明図、図４はデータの読み出し動作を示す波形図であ
る。

【００１８】まず、図１により本実施の形態の半導体記
憶装置の概略構成を説明する。

【００１９】本実施の形態の半導体記憶装置は、たとえ
ばダイナミック形のメモリセルを用いたＤＲＡＭとさ
れ、複数のメモリセルおよびセンスアンプなどからなる
メモリセルアレイ１と、このメモリセルアレイ１から任
意のメモリセルを選択するＸデコーダ２およびＹデコー
ダ３と、この選択されたＸアドレスのワード線を活性化
するワードドライバ４と、選択されたメモリセルに対す
るデータの書き込みおよび読み出しのための入出力制御
を司る入出力制御回路５と、外部とのインターフェース
を司る入出力インターフェース回路６とから構成されて
いる。

【００２０】メモリセルアレイ１は、複数のワード線７
と複数のビット線８との交点に格子状に配置された複数
のメモリセル９と、このメモリセル９から読み出したデ
ータを増幅するセンスアンプ１０（図２に図示）などか
らなり、これらのメモリセル９には２進情報の１ビット
のデータがそれぞれ記憶され、たとえば６４Ｍビット、
２５６Ｍビットなどの記憶容量によるＤＲＡＭを構成す
ることができる。

【００２１】Ｘデコーダ２は、Ｘアドレス信号に基づい
てメモリセルアレイ１の行方向のワード線７を指定し、
一方、Ｙデコーダ３は、Ｙアドレス信号に基づいてメモ
リセルアレイ１の列方向のビット線８を指定し、このＸ
デコーダ２およびＹデコーダ３によりワード線７とビッ
ト線８との交点にあるメモリセル９が選択される。

【００２２】ワードドライバ４は、Ｘデコーダ２により
指定されたメモリセルアレイ１のワード線７を活性化
し、選択されたメモリセル９に対するデータの書き込み
および読み出しのためのデータの入出力が行われる。

【００２３】入出力制御回路５は、Ｘデコーダ２および
Ｙデコーダ３により選択されたメモリセル９に対して、
入力データを入力信号としてデータを書き込み、一方、
読み出した出力データを出力信号として出力し、この入
出力制御回路５により書き込みおよび読み出しのための
制御が行われる。

【００２４】入出力インターフェース回路６は、外部か
らアドレス信号および制御信号を入力として、制御信号
に基づいて、Ｘアドレス信号をＸデコーダ２、Ｙアドレ
ス信号を入出力制御回路５を介してＹデコーダ３にそれ
ぞれ出力するとともに、入出力データを外部と入出力制
御回路５との間で入出力するものである。

【００２５】続いて、図２によりメモリセルアレイ１を
構成するメモリセル９およびセンスアンプ１０の回路構
成を説明する。

【００２６】このメモリセルアレイ１においては、隣接
するメモリセル９でセンスアンプ１０を共有するシェア
ドセンスアンプ方式を採用し、かつ１本の列選択信号線
ＹＳに対して２対のセンスアンプ１０が選択可能に接続
されて構成されている。増幅を行う際に、非選択側のメ
モリセル９ではシェアドセンスアンプ分離信号線ＳＨ
Ｌ，ＳＨＲによりビット線ＢＬ，ＢＬＢ（８）をセンス
アンプ１０から切り離すとともに、選択側のメモリセル
９ではビット線ＢＬ，ＢＬＢをセンスアンプ１０に接続
して増幅動作が行われる。

【００２７】メモリセル９は、それぞれ１個のトランス
ファＭＯＳトランジスタＱと１個のキャパシタＣとから
なる１トランジスタセル構成となっており、このトラン
スファＭＯＳトランジスタＱのゲートはワード線ＷＬ
（７）に接続され、ドレインはビット線ＢＬ，ＢＬＢに
接続され、ソースはキャパシタＣを介して接地されてい
る。なお、このメモリセル９は、１トランジスタセル構
成に限られるものではない。

【００２８】センスアンプ１０は、それぞれＮＭＯＳト
ランジスタＱ１，Ｑ２からなる第１の分離回路と、ＰＭ
ＯＳトランジスタＱ３，Ｑ４およびＮＭＯＳトランジス
タＱ５，Ｑ６からなるＣＭＯＳ増幅回路と、ＮＭＯＳト
ランジスタＱ７〜Ｑ９からなるプリチャージ回路と、Ｎ
ＭＯＳトランジスタＱ１０，Ｑ１１からなる列選択回路
と、ＮＭＯＳトランジスタＱ１２，Ｑ１３からなる第２
の分離回路とから構成され、一対のビット線ＢＬ，ＢＬ
Ｂ間に接続されている。

【００２９】第１、第２の分離回路は、それぞれシェア
ドセンスアンプ分離信号線ＳＨＬ，ＳＨＲによりＮＭＯ
ＳトランジスタＱ１，Ｑ２，Ｑ１２，Ｑ１３がゲート制
御され、センスアンプ１０をメモリセル９の一方に接続
する。ＣＭＯＳ増幅回路にはＨｉｇｈ側、Ｌｏｗ側のセ
ンスアンプ駆動線ＰＣＳ，ＮＣＳが接続されている。プ
リチャージ回路は、ビット線プリチャージ信号線ＰＣ
Ｂ，ＰＣＨＢによりゲート制御され、ビット線プリチャ
ージ電圧ＶＭＰを供給する。列選択回路は列選択信号線
ＹＳによりゲート制御され、入出力線ＩＯＭ＊Ｔ，ＩＯ
Ｍ＊Ｂを介してデータを読み出す。

【００３０】続いて、図３によりメモリセルアレイ１の
デバイス構造を説明する。図３はメモリセル９の４個分
を表しており、丸印を付した部分がワード線ＷＬとビッ
ト線ＢＬ（ＢＬＢ）との交点に接続される１個のメモリ
セル９を示す。

【００３１】このメモリセルアレイ１のそれぞれのメモ
リセル９は、１個のトランスファＭＯＳトランジスタＱ
と１個のキャパシタＣとからなり、シリコン基板１１の
上にシリコン酸化膜などの絶縁膜１２を形成し、さらに
この絶縁膜１２の上に単結晶シリコンなどのシリコン薄
膜１３を形成したＳＯＩ基板上に形成される。

【００３２】すなわち、ＳＯＩ基板上に、ソースおよび
ドレインの拡散層を形成し、さらにゲートの多結晶シリ
コンなどを形成してトランスファＭＯＳトランジスタＱ
を構成し、このトランスファＭＯＳトランジスタＱのゲ
ート上にワード線ＷＬのアルミニウム配線などを形成
し、ドレイン上にビット線ＢＬ（ＢＬＢ）のアルミニウ
ム配線などを形成し、ソース上に多結晶シリコン、シリ
コン酸化膜などを挟んで多結晶シリコンなどを形成して
キャパシタＣを構成することができる。

【００３３】次に、本実施の形態の作用について、始め
に図１によりＤＲＡＭの基本的な動作の概要を簡単に説
明する。

【００３４】このＤＲＡＭの動作は、ＲＡＳ（Row Addr
ess Strobe）、ＣＡＳ（Column Address Strobe ）の制
御信号により、チップ外部からのアドレス信号から、Ｘ
アドレス信号またはＹアドレス信号を取り込み、これら
のアドレスからＸデコーダ２、Ｙデコーダ３により、そ
れぞれＸアドレス、Ｙアドレスを選択する。この選択さ
れたＸアドレスのワード線ＷＬを、ワードドライバ４に
より活性化する。

【００３５】そして、たとえば、ＯＥ（Output Enable
）の読み出し制御信号により読み出しサイクルとなる
とき、選択されたＹアドレスのビット線ＢＬ（ＢＬＢ）
からメモリセル９のデータを入出力線へ読み出し、入出
力インターフェース回路６内のデータ出力回路を経てチ
ップ外部へデータが読み出される。

【００３６】また、ＷＥ（Write Enable）の書き込み制
御信号により書き込みサイクルとなるとき、チップ外部
からのデータが入出力インターフェース回路６内のデー
タ入力回路から入出力線を経て、選択されたアドレスの
メモリセル９へ書き込まれる。

【００３７】次に、図４によりデータの読み出し動作を
説明する。この読み出し動作は、前記のようにＳＯＩ基
板上にメモリセルアレイ１を形成したデバイス技術と併
用して、センスグランドの電圧レベルを昇圧したセンス
アンプ１０のＢＳＧ回路技術とを組み合わせた構成にお
いて行われる。

【００３８】すなわち、メモリセル９からデータを読み
出す場合には、選択されたＸアドレスのワード線ＷＬを
活性化した後、選択されたＹアドレスのビット線ＢＬ
（ＢＬＢ）を所定の振幅にして入出力線にデータを読み
出すことができる。この際に、従来技術においては前記
図５のように、内部電圧を3.３Ｖから2.５Ｖまで下げた
場合に、ΔＶＤＬは0.９Ｖ程度しか確保できず、ワード
線ＷＬの昇圧が必要となる。

【００３９】これに対して、本実施の形態においては、
ＳＯＩ基板で完全空乏化が起こり、基板効果を小さくで
きるため、メモリセル９のトランスファＭＯＳトランジ
スタＱのしきい電圧Ｖｔｈが0.８Ｖから0.４Ｖに下がる
ことにより、ビット線ＢＬ（ＢＬＢ）のＨｉｇｈ側の電
圧レベルのドロップが小さくなる。また、ＳＯＩ基板で
はテーリング係数が小さくなり、サブスレッショルド電
流が小さくなるため、ＶＳＧレベルが0.８Ｖから0.４Ｖ
に低くなる。

【００４０】よって、本実施の形態においては、内部電
圧ＶＤＤを3.３Ｖから2.５Ｖまで下げた場合でも、図４
のようにΔＶＤＬを大きくとることができる。すなわ
ち、ワード線ＷＬがＶＳＳ（０Ｖ）からＶＤＤ（2.５
Ｖ）まで立ち上がり、これに伴ってビット線ＢＬ（ＢＬ
Ｂ）のＨｉｇｈ側はＶＤＬ（2.１Ｖ）、Ｌｏｗ側はＶＳ
Ｇ（0.４Ｖ）となり、Ｈｉｇｈ側とＬｏｗ側との間のΔ
ＶＤＬとして、従来技術の3.３Ｖの内部電圧と同等の1.
７Ｖ程度（2.５−0.４×２）の振幅による信号量を確保
することができる。

【００４１】従って、本実施の形態によれば、ＳＯＩデ
バイス技術とＢＳＧ回路技術とを組み合わせることで、
トランスファＭＯＳトランジスタＱのしきい電圧を下げ
ることができるので、Ｈｉｇｈ側の書き込み時の電圧降
下が小さくなり、かつサブスレッショルド電流を小さく
してブーストセンスグランドの電圧レベルを低くするこ
とができるので、電源電圧を下げてもビット線ＢＬ（Ｂ
ＬＢ）の振幅を十分に確保することができ、ワード線Ｗ
Ｌの昇圧が不要になる。また、ビット線ＢＬ（ＢＬＢ）
の振幅を大きくできるため、ディスターブ不良に対して
強くなる。

【００４２】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００４３】たとえば、前記実施の形態においては、ダ
イナミック形のメモリセルを用いたＤＲＡＭに適用した
場合について説明したが、これに限定されるものではな
く、シンクロナスＤＲＡＭ、ランバスＤＲＡＭなどのＤ
ＲＡＭ系列全般についても広く適用可能である。

【００４４】また、メモリセルアレイのメモリセルは、
１トランジスタセル構成に限らず、２トランジスタセル
などの他の構成についても適用可能であることはいうま
でもない。

【００４５】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００４６】(1).センスアンプをＢＳＧ回路構成とし、
かつメモリセルをＳＯＩ基板上に形成して構成すること
で、ＳＯＩ基板の完全空乏化により基板効果を小さく
し、メモリセルのトランスファＭＯＳトランジスタのし
きい電圧を低下することができるので、ビット線のＨｉ
ｇｈ側の電圧降下を小さくすることが可能となる。

【００４７】(2).センスアンプをＢＳＧ回路構成とし、
かつメモリセルをＳＯＩ基板上に形成して構成すること
で、ＳＯＩ基板によりテーリング係数を小さくし、サブ
スレッショルド電流を低減することができるので、ＢＳ
Ｇ回路構成によるビット線のＬｏｗ側の電圧レベルを低
くすることが可能となる。

【００４８】(3).前記(1),(2) により、電源電圧を下げ
てもビット線のＨｉｇｈ側とＬｏｗ側との間の振幅を十
分に確保することができるので、ワード線の昇圧を不要
とすることが可能となる。

【００４９】(4).前記(1),(2) により、電源電圧を下げ
てもビット線のＨｉｇｈ側とＬｏｗ側との間の振幅を大
きくすることができるので、ディスターブ不良に対して
強くすることが可能となる。

【００５０】(5).電源電圧の低電圧化に対してもワード
線の昇圧なしでビット線の信号量を十分に確保でき、か
つディスターブ耐性を向上させることができる低電圧Ｄ
ＲＡＭなどに好適な半導体記憶装置を提供することが可
能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体記憶装置を
示す概略構成図である。

【図２】本発明の一実施の形態の半導体記憶装置におい
て、メモリセルアレイの要部を示す回路図である。

【図３】本発明の一実施の形態の半導体記憶装置におい
て、メモリセルアレイのデバイス構造を示す説明図であ
る。

【図４】本発明の一実施の形態の半導体記憶装置におい
て、データの読み出し動作を示す波形図である。

【図５】(a),(b) は本発明の前提となる半導体記憶装置
において、データの読み出し動作を示す波形図である。

【符号の説明】

１ メモリセルアレイ ２ Ｘデコーダ ３ Ｙデコーダ ４ ワードドライバ ５ 入出力制御回路 ６ 入出力インターフェース回路 ７ ワード線 ８ ビット線 ９ メモリセル １０ センスアンプ １１ シリコン基板 １２ 絶縁膜 １３ シリコン薄膜 Ｑ トランスファＭＯＳトランジスタ Ｃ キャパシタ Ｑ１，Ｑ２，Ｑ５〜Ｑ１３ ＮＭＯＳトランジスタ Ｑ３，Ｑ４ ＰＭＯＳトランジスタ ＷＬ ワード線 ＢＬ，ＢＬＢ ビット線 ＹＳ 列選択信号線 ＳＨＬ，ＳＨＲ シェアドセンスアンプ分離信号線 ＰＣＳ，ＮＣＳ センスアンプ駆動線 ＰＣＢ，ＰＣＨＢ ビット線プリチャージ信号線 ＶＭＰ ビット線プリチャージ電圧 ＩＯＭ＊Ｔ，ＩＯＭ＊Ｂ 入出力線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 正行 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 宮岡 修一 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 宮武 伸一 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 梶谷 一彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のワード線と複数のビット線との交
   点に格子状に配置された複数のメモリセル、およびデー
   タを増幅するセンスアンプからなるメモリセルアレイ
   と、このメモリセルアレイから任意のメモリセルを選択
   するデコーダと、このデコーダにより選択されたメモリ
   セルに対するデータの書き込みおよび読み出しのための
   入出力制御を司る入出力制御回路とからなり、前記ビッ
   ト線の信号量を十分に確保するために、前記センスアン
   プをＢＳＧ回路構成とし、かつ前記メモリセルをＳＯＩ
   基板上に形成して構成されていることを特徴とする半導
   体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置であっ
   て、前記ＳＯＩ基板の完全空乏化により基板効果を小さ
   くして前記メモリセルのトランスファＭＯＳトランジス
   タのしきい電圧を低下し、前記ビット線のＨｉｇｈ側の
   電圧降下を小さくするように構成されていることを特徴
   とする半導体記憶装置。
3. 【請求項３】 請求項１記載の半導体記憶装置であっ
   て、前記ＳＯＩ基板によりテーリング係数を小さくして
   サブスレッショルド電流を低減し、前記ＢＳＧ回路構成
   による前記ビット線のＬｏｗ側の電圧レベルを低くする
   ように構成されていることを特徴とする半導体記憶装
   置。
4. 【請求項４】 請求項２または３記載の半導体記憶装置
   であって、前記ビット線のＨｉｇｈ側とＬｏｗ側との間
   の振幅をワード線の昇圧なしで十分に確保するように構
   成されていることを特徴とする半導体記憶装置。
5. 【請求項５】 請求項１、２、３または４記載の半導体
   記憶装置であって、前記半導体記憶装置は、内部電圧が
   2.５Ｖ以下の低電圧ＤＲＡＭであることを特徴とする半
   導体記憶装置。