JPH1187649A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1187649A JPH1187649A JP9240054A JP24005497A JPH1187649A JP H1187649 A JPH1187649 A JP H1187649A JP 9240054 A JP9240054 A JP 9240054A JP 24005497 A JP24005497 A JP 24005497A JP H1187649 A JPH1187649 A JP H1187649A
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- memory device
- semiconductor memory
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Abstract
(57)【要約】
【課題】 低電圧化に対しても、ワード線の昇圧なしで
ビット線の信号量を十分に確保することができる半導体
記憶装置を提供する。 【解決手段】 複数のメモリセルなどからなるメモリセ
ルアレイ、任意のメモリセルを選択するXデコーダおよ
びYデコーダ、選択されたメモリセルに対するデータの
書き込みおよび読み出しの入出力制御回路などからなる
DRAMであって、センスアンプをBSG回路構成と
し、かつメモリセルをSOI基板上に形成してトランス
ファMOSトランジスタのしきい電圧を下げ、かつサブ
スレッショルド電流を小さくすることで、内部電圧VD
Dを3.3Vから2.5Vまで下げた場合でも、ビット線B
L(BLB)のHigh側はVDL(2.1V)、Low
側はVSG(0.4V)となり、High側とLow側と
の間のΔVDLとして、3.3Vの内部電圧と同等の1.7
V程度の振幅による信号量を確保することができる。
ビット線の信号量を十分に確保することができる半導体
記憶装置を提供する。 【解決手段】 複数のメモリセルなどからなるメモリセ
ルアレイ、任意のメモリセルを選択するXデコーダおよ
びYデコーダ、選択されたメモリセルに対するデータの
書き込みおよび読み出しの入出力制御回路などからなる
DRAMであって、センスアンプをBSG回路構成と
し、かつメモリセルをSOI基板上に形成してトランス
ファMOSトランジスタのしきい電圧を下げ、かつサブ
スレッショルド電流を小さくすることで、内部電圧VD
Dを3.3Vから2.5Vまで下げた場合でも、ビット線B
L(BLB)のHigh側はVDL(2.1V)、Low
側はVSG(0.4V)となり、High側とLow側と
の間のΔVDLとして、3.3Vの内部電圧と同等の1.7
V程度の振幅による信号量を確保することができる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置技
術に関し、特にBSG(Boosted Sense Ground)回路技
術とSOI(Silicon On Insulator)デバイス技術との
組み合わせによる低電圧化に好適なDRAM、DRAM
系列全般の半導体記憶装置に適用して有効な技術に関す
る。
術に関し、特にBSG(Boosted Sense Ground)回路技
術とSOI(Silicon On Insulator)デバイス技術との
組み合わせによる低電圧化に好適なDRAM、DRAM
系列全般の半導体記憶装置に適用して有効な技術に関す
る。
【0002】
【従来の技術】たとえば、本発明者が検討した技術とし
て、半導体記憶装置の一例としてのDRAMは、複数の
ワード線と複数のビット線との交点に格子状に配置され
た複数のメモリセルなどからなるメモリセルアレイと、
このメモリセルアレイから任意のメモリセルを選択する
デコーダと、このデコーダにより選択されたメモリセル
に対するデータの書き込みおよび読み出しのための入出
力制御を司る入出力制御回路などから構成されている。
て、半導体記憶装置の一例としてのDRAMは、複数の
ワード線と複数のビット線との交点に格子状に配置され
た複数のメモリセルなどからなるメモリセルアレイと、
このメモリセルアレイから任意のメモリセルを選択する
デコーダと、このデコーダにより選択されたメモリセル
に対するデータの書き込みおよび読み出しのための入出
力制御を司る入出力制御回路などから構成されている。
【0003】このような構成によるDRAMにおいて
は、トランジスタの微細化とともにトランジスタ耐圧が
低下するので、低電圧動作は必要不可欠になってきてい
る。この低電圧動作のためには、トランジスタのしきい
電圧を下げなければならないが、下げすぎるとトランジ
スタを十分にカットオフできなくなり、スレッショルド
電流による貫通電流が流れるようになる。よって、低電
圧動作には、トランジスタのしきい電圧とスレッショル
ド電流が設計上の重要な要素となっている。
は、トランジスタの微細化とともにトランジスタ耐圧が
低下するので、低電圧動作は必要不可欠になってきてい
る。この低電圧動作のためには、トランジスタのしきい
電圧を下げなければならないが、下げすぎるとトランジ
スタを十分にカットオフできなくなり、スレッショルド
電流による貫通電流が流れるようになる。よって、低電
圧動作には、トランジスタのしきい電圧とスレッショル
ド電流が設計上の重要な要素となっている。
【0004】なお、このようなDRAMの低電圧動作に
関する技術としては、たとえば1994年11月5日、
株式会社培風館発行の「アドバンスト エレクトロニク
スI−9 超LSIメモリ」P351〜P368などの
文献に記載される低電圧回路技術などが挙げられる。
関する技術としては、たとえば1994年11月5日、
株式会社培風館発行の「アドバンスト エレクトロニク
スI−9 超LSIメモリ」P351〜P368などの
文献に記載される低電圧回路技術などが挙げられる。
【0005】
【発明が解決しようとする課題】ところで、前記のよう
なDRAMの低電圧動作において、本発明者は、低電圧
化に伴う課題としてトランジスタのしきい電圧とスレッ
ショルド電流に着目し、たとえば内部電圧を3.3Vから
2.5Vに低電圧化した場合のデータの読み出し動作につ
いて検討した。以下において、本発明者が検討した内容
を図5を用いて説明する。
なDRAMの低電圧動作において、本発明者は、低電圧
化に伴う課題としてトランジスタのしきい電圧とスレッ
ショルド電流に着目し、たとえば内部電圧を3.3Vから
2.5Vに低電圧化した場合のデータの読み出し動作につ
いて検討した。以下において、本発明者が検討した内容
を図5を用いて説明する。
【0006】図5は、シリコン基板上にメモリセルを構
成するトランスファMOSトランジスタとキャパシタと
を形成したDRAMにおいて、(a) は内部電圧VDDが
3.3Vの場合の読み出し波形を示し、ワード線WLがV
SSからVDDまで立ち上がり、これに伴ってビット線
BL(BLB)はVDL(2.5V)とVSG(0.8V)
間の振幅となる。これに対して、(b) のように内部電圧
VDDを2.5Vにした場合には、ビット線BL(BL
B)はVDL(1.7V)とVSG(0.8V)間の振幅と
なる。なお、ビット線BLBの“B”はBLの反転信号
を示し、以下の信号線においても同様である。
成するトランスファMOSトランジスタとキャパシタと
を形成したDRAMにおいて、(a) は内部電圧VDDが
3.3Vの場合の読み出し波形を示し、ワード線WLがV
SSからVDDまで立ち上がり、これに伴ってビット線
BL(BLB)はVDL(2.5V)とVSG(0.8V)
間の振幅となる。これに対して、(b) のように内部電圧
VDDを2.5Vにした場合には、ビット線BL(BL
B)はVDL(1.7V)とVSG(0.8V)間の振幅と
なる。なお、ビット線BLBの“B”はBLの反転信号
を示し、以下の信号線においても同様である。
【0007】すなわち、2つの波形を比較すると、内部
電圧VDDが3.3Vの場合はΔVDLとして1.7V程度
(3.3−0.8×2)の振幅による信号量が確保できるの
に対して、内部電圧を2.5Vまで下げた場合には、ΔV
DLは0.9V程度(2.5−0.8×2)しか確保できな
い。従って、3.3V動作のDRAMのままで内部電圧が
2.5V以下になると、ワード線WLの昇圧なしではビッ
ト線BL(BLB)の信号量が確保できないという問題
が生じる。
電圧VDDが3.3Vの場合はΔVDLとして1.7V程度
(3.3−0.8×2)の振幅による信号量が確保できるの
に対して、内部電圧を2.5Vまで下げた場合には、ΔV
DLは0.9V程度(2.5−0.8×2)しか確保できな
い。従って、3.3V動作のDRAMのままで内部電圧が
2.5V以下になると、ワード線WLの昇圧なしではビッ
ト線BL(BLB)の信号量が確保できないという問題
が生じる。
【0008】そこで、本発明の目的は、BSG回路技術
とSOIデバイス技術とを組み合わせ、これらの利点を
相互に活用して、低電圧化に対してもワード線の昇圧な
しでビット線の信号量を十分に確保することができる半
導体記憶装置を提供することにある。
とSOIデバイス技術とを組み合わせ、これらの利点を
相互に活用して、低電圧化に対してもワード線の昇圧な
しでビット線の信号量を十分に確保することができる半
導体記憶装置を提供することにある。
【0009】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0010】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【0011】すなわち、本発明による半導体記憶装置
は、複数のメモリセルおよびセンスアンプからなるメモ
リセルアレイ、任意のメモリセルを選択するデコーダ、
選択されたメモリセルに対するデータの書き込みおよび
読み出しのための入出力制御を司る入出力制御回路など
からなり、センスアンプをセンスグランドの電圧レベル
を昇圧したBSG回路構成とし、かつメモリセルをシリ
コン基板の絶縁膜上にシリコン薄膜を形成したSOI基
板上に形成して構成するものである。
は、複数のメモリセルおよびセンスアンプからなるメモ
リセルアレイ、任意のメモリセルを選択するデコーダ、
選択されたメモリセルに対するデータの書き込みおよび
読み出しのための入出力制御を司る入出力制御回路など
からなり、センスアンプをセンスグランドの電圧レベル
を昇圧したBSG回路構成とし、かつメモリセルをシリ
コン基板の絶縁膜上にシリコン薄膜を形成したSOI基
板上に形成して構成するものである。
【0012】このような構成による半導体記憶装置は、
SOI基板の完全空乏化により基板効果を小さくしてメ
モリセルのトランスファMOSトランジスタのしきい電
圧を低下し、ビット線のHigh側の電圧降下を小さく
し、またSOI基板によりテーリング係数を小さくして
サブスレッショルド電流を低減し、BSG回路構成によ
るビット線のLow側の電圧レベルを低くして、ビット
線のHigh側とLow側との間の振幅をワード線の昇
圧なしで十分に確保し、特に内部電圧が2.5V以下の低
電圧DRAMなどに適用するようにしたものである。
SOI基板の完全空乏化により基板効果を小さくしてメ
モリセルのトランスファMOSトランジスタのしきい電
圧を低下し、ビット線のHigh側の電圧降下を小さく
し、またSOI基板によりテーリング係数を小さくして
サブスレッショルド電流を低減し、BSG回路構成によ
るビット線のLow側の電圧レベルを低くして、ビット
線のHigh側とLow側との間の振幅をワード線の昇
圧なしで十分に確保し、特に内部電圧が2.5V以下の低
電圧DRAMなどに適用するようにしたものである。
【0013】よって、前記半導体記憶装置によれば、S
OI基板では完全空乏化が起こり、基板効果を小さくで
きるため、トランスファMOSトランジスタのしきい電
圧を下げることができる。これにより、High側の書
き込み時の電圧降下を小さくすることができる。
OI基板では完全空乏化が起こり、基板効果を小さくで
きるため、トランスファMOSトランジスタのしきい電
圧を下げることができる。これにより、High側の書
き込み時の電圧降下を小さくすることができる。
【0014】さらに、SOI基板ではテーリング係数が
小さくなり、サブスレッショルド電流が小さくなるた
め、BSG回路構成によるブーストセンスグランドの電
圧レベルを低くすることができる。
小さくなり、サブスレッショルド電流が小さくなるた
め、BSG回路構成によるブーストセンスグランドの電
圧レベルを低くすることができる。
【0015】この結果、電源電圧を下げてもビット線の
振幅を十分に確保することができ、ワード線の昇圧が不
要になる。また、ビット線の振幅を大きくできるため、
ディスターブ不良に対して強くなる。よって、製品とし
て、電源電圧の低下が可能となり、かつディスターブ耐
性を向上させることができる。
振幅を十分に確保することができ、ワード線の昇圧が不
要になる。また、ビット線の振幅を大きくできるため、
ディスターブ不良に対して強くなる。よって、製品とし
て、電源電圧の低下が可能となり、かつディスターブ耐
性を向上させることができる。
【0016】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【0017】図1は本発明の一実施の形態である半導体
記憶装置を示す概略構成図、図2は本実施の形態の半導
体記憶装置において、メモリセルアレイの要部を示す回
路図、図3はメモリセルアレイのデバイス構造を示す説
明図、図4はデータの読み出し動作を示す波形図であ
る。
記憶装置を示す概略構成図、図2は本実施の形態の半導
体記憶装置において、メモリセルアレイの要部を示す回
路図、図3はメモリセルアレイのデバイス構造を示す説
明図、図4はデータの読み出し動作を示す波形図であ
る。
【0018】まず、図1により本実施の形態の半導体記
憶装置の概略構成を説明する。
憶装置の概略構成を説明する。
【0019】本実施の形態の半導体記憶装置は、たとえ
ばダイナミック形のメモリセルを用いたDRAMとさ
れ、複数のメモリセルおよびセンスアンプなどからなる
メモリセルアレイ1と、このメモリセルアレイ1から任
意のメモリセルを選択するXデコーダ2およびYデコー
ダ3と、この選択されたXアドレスのワード線を活性化
するワードドライバ4と、選択されたメモリセルに対す
るデータの書き込みおよび読み出しのための入出力制御
を司る入出力制御回路5と、外部とのインターフェース
を司る入出力インターフェース回路6とから構成されて
いる。
ばダイナミック形のメモリセルを用いたDRAMとさ
れ、複数のメモリセルおよびセンスアンプなどからなる
メモリセルアレイ1と、このメモリセルアレイ1から任
意のメモリセルを選択するXデコーダ2およびYデコー
ダ3と、この選択されたXアドレスのワード線を活性化
するワードドライバ4と、選択されたメモリセルに対す
るデータの書き込みおよび読み出しのための入出力制御
を司る入出力制御回路5と、外部とのインターフェース
を司る入出力インターフェース回路6とから構成されて
いる。
【0020】メモリセルアレイ1は、複数のワード線7
と複数のビット線8との交点に格子状に配置された複数
のメモリセル9と、このメモリセル9から読み出したデ
ータを増幅するセンスアンプ10(図2に図示)などか
らなり、これらのメモリセル9には2進情報の1ビット
のデータがそれぞれ記憶され、たとえば64Mビット、
256Mビットなどの記憶容量によるDRAMを構成す
ることができる。
と複数のビット線8との交点に格子状に配置された複数
のメモリセル9と、このメモリセル9から読み出したデ
ータを増幅するセンスアンプ10(図2に図示)などか
らなり、これらのメモリセル9には2進情報の1ビット
のデータがそれぞれ記憶され、たとえば64Mビット、
256Mビットなどの記憶容量によるDRAMを構成す
ることができる。
【0021】Xデコーダ2は、Xアドレス信号に基づい
てメモリセルアレイ1の行方向のワード線7を指定し、
一方、Yデコーダ3は、Yアドレス信号に基づいてメモ
リセルアレイ1の列方向のビット線8を指定し、このX
デコーダ2およびYデコーダ3によりワード線7とビッ
ト線8との交点にあるメモリセル9が選択される。
てメモリセルアレイ1の行方向のワード線7を指定し、
一方、Yデコーダ3は、Yアドレス信号に基づいてメモ
リセルアレイ1の列方向のビット線8を指定し、このX
デコーダ2およびYデコーダ3によりワード線7とビッ
ト線8との交点にあるメモリセル9が選択される。
【0022】ワードドライバ4は、Xデコーダ2により
指定されたメモリセルアレイ1のワード線7を活性化
し、選択されたメモリセル9に対するデータの書き込み
および読み出しのためのデータの入出力が行われる。
指定されたメモリセルアレイ1のワード線7を活性化
し、選択されたメモリセル9に対するデータの書き込み
および読み出しのためのデータの入出力が行われる。
【0023】入出力制御回路5は、Xデコーダ2および
Yデコーダ3により選択されたメモリセル9に対して、
入力データを入力信号としてデータを書き込み、一方、
読み出した出力データを出力信号として出力し、この入
出力制御回路5により書き込みおよび読み出しのための
制御が行われる。
Yデコーダ3により選択されたメモリセル9に対して、
入力データを入力信号としてデータを書き込み、一方、
読み出した出力データを出力信号として出力し、この入
出力制御回路5により書き込みおよび読み出しのための
制御が行われる。
【0024】入出力インターフェース回路6は、外部か
らアドレス信号および制御信号を入力として、制御信号
に基づいて、Xアドレス信号をXデコーダ2、Yアドレ
ス信号を入出力制御回路5を介してYデコーダ3にそれ
ぞれ出力するとともに、入出力データを外部と入出力制
御回路5との間で入出力するものである。
らアドレス信号および制御信号を入力として、制御信号
に基づいて、Xアドレス信号をXデコーダ2、Yアドレ
ス信号を入出力制御回路5を介してYデコーダ3にそれ
ぞれ出力するとともに、入出力データを外部と入出力制
御回路5との間で入出力するものである。
【0025】続いて、図2によりメモリセルアレイ1を
構成するメモリセル9およびセンスアンプ10の回路構
成を説明する。
構成するメモリセル9およびセンスアンプ10の回路構
成を説明する。
【0026】このメモリセルアレイ1においては、隣接
するメモリセル9でセンスアンプ10を共有するシェア
ドセンスアンプ方式を採用し、かつ1本の列選択信号線
YSに対して2対のセンスアンプ10が選択可能に接続
されて構成されている。増幅を行う際に、非選択側のメ
モリセル9ではシェアドセンスアンプ分離信号線SH
L,SHRによりビット線BL,BLB(8)をセンス
アンプ10から切り離すとともに、選択側のメモリセル
9ではビット線BL,BLBをセンスアンプ10に接続
して増幅動作が行われる。
するメモリセル9でセンスアンプ10を共有するシェア
ドセンスアンプ方式を採用し、かつ1本の列選択信号線
YSに対して2対のセンスアンプ10が選択可能に接続
されて構成されている。増幅を行う際に、非選択側のメ
モリセル9ではシェアドセンスアンプ分離信号線SH
L,SHRによりビット線BL,BLB(8)をセンス
アンプ10から切り離すとともに、選択側のメモリセル
9ではビット線BL,BLBをセンスアンプ10に接続
して増幅動作が行われる。
【0027】メモリセル9は、それぞれ1個のトランス
ファMOSトランジスタQと1個のキャパシタCとから
なる1トランジスタセル構成となっており、このトラン
スファMOSトランジスタQのゲートはワード線WL
(7)に接続され、ドレインはビット線BL,BLBに
接続され、ソースはキャパシタCを介して接地されてい
る。なお、このメモリセル9は、1トランジスタセル構
成に限られるものではない。
ファMOSトランジスタQと1個のキャパシタCとから
なる1トランジスタセル構成となっており、このトラン
スファMOSトランジスタQのゲートはワード線WL
(7)に接続され、ドレインはビット線BL,BLBに
接続され、ソースはキャパシタCを介して接地されてい
る。なお、このメモリセル9は、1トランジスタセル構
成に限られるものではない。
【0028】センスアンプ10は、それぞれNMOSト
ランジスタQ1,Q2からなる第1の分離回路と、PM
OSトランジスタQ3,Q4およびNMOSトランジス
タQ5,Q6からなるCMOS増幅回路と、NMOSト
ランジスタQ7〜Q9からなるプリチャージ回路と、N
MOSトランジスタQ10,Q11からなる列選択回路
と、NMOSトランジスタQ12,Q13からなる第2
の分離回路とから構成され、一対のビット線BL,BL
B間に接続されている。
ランジスタQ1,Q2からなる第1の分離回路と、PM
OSトランジスタQ3,Q4およびNMOSトランジス
タQ5,Q6からなるCMOS増幅回路と、NMOSト
ランジスタQ7〜Q9からなるプリチャージ回路と、N
MOSトランジスタQ10,Q11からなる列選択回路
と、NMOSトランジスタQ12,Q13からなる第2
の分離回路とから構成され、一対のビット線BL,BL
B間に接続されている。
【0029】第1、第2の分離回路は、それぞれシェア
ドセンスアンプ分離信号線SHL,SHRによりNMO
SトランジスタQ1,Q2,Q12,Q13がゲート制
御され、センスアンプ10をメモリセル9の一方に接続
する。CMOS増幅回路にはHigh側、Low側のセ
ンスアンプ駆動線PCS,NCSが接続されている。プ
リチャージ回路は、ビット線プリチャージ信号線PC
B,PCHBによりゲート制御され、ビット線プリチャ
ージ電圧VMPを供給する。列選択回路は列選択信号線
YSによりゲート制御され、入出力線IOM*T,IO
M*Bを介してデータを読み出す。
ドセンスアンプ分離信号線SHL,SHRによりNMO
SトランジスタQ1,Q2,Q12,Q13がゲート制
御され、センスアンプ10をメモリセル9の一方に接続
する。CMOS増幅回路にはHigh側、Low側のセ
ンスアンプ駆動線PCS,NCSが接続されている。プ
リチャージ回路は、ビット線プリチャージ信号線PC
B,PCHBによりゲート制御され、ビット線プリチャ
ージ電圧VMPを供給する。列選択回路は列選択信号線
YSによりゲート制御され、入出力線IOM*T,IO
M*Bを介してデータを読み出す。
【0030】続いて、図3によりメモリセルアレイ1の
デバイス構造を説明する。図3はメモリセル9の4個分
を表しており、丸印を付した部分がワード線WLとビッ
ト線BL(BLB)との交点に接続される1個のメモリ
セル9を示す。
デバイス構造を説明する。図3はメモリセル9の4個分
を表しており、丸印を付した部分がワード線WLとビッ
ト線BL(BLB)との交点に接続される1個のメモリ
セル9を示す。
【0031】このメモリセルアレイ1のそれぞれのメモ
リセル9は、1個のトランスファMOSトランジスタQ
と1個のキャパシタCとからなり、シリコン基板11の
上にシリコン酸化膜などの絶縁膜12を形成し、さらに
この絶縁膜12の上に単結晶シリコンなどのシリコン薄
膜13を形成したSOI基板上に形成される。
リセル9は、1個のトランスファMOSトランジスタQ
と1個のキャパシタCとからなり、シリコン基板11の
上にシリコン酸化膜などの絶縁膜12を形成し、さらに
この絶縁膜12の上に単結晶シリコンなどのシリコン薄
膜13を形成したSOI基板上に形成される。
【0032】すなわち、SOI基板上に、ソースおよび
ドレインの拡散層を形成し、さらにゲートの多結晶シリ
コンなどを形成してトランスファMOSトランジスタQ
を構成し、このトランスファMOSトランジスタQのゲ
ート上にワード線WLのアルミニウム配線などを形成
し、ドレイン上にビット線BL(BLB)のアルミニウ
ム配線などを形成し、ソース上に多結晶シリコン、シリ
コン酸化膜などを挟んで多結晶シリコンなどを形成して
キャパシタCを構成することができる。
ドレインの拡散層を形成し、さらにゲートの多結晶シリ
コンなどを形成してトランスファMOSトランジスタQ
を構成し、このトランスファMOSトランジスタQのゲ
ート上にワード線WLのアルミニウム配線などを形成
し、ドレイン上にビット線BL(BLB)のアルミニウ
ム配線などを形成し、ソース上に多結晶シリコン、シリ
コン酸化膜などを挟んで多結晶シリコンなどを形成して
キャパシタCを構成することができる。
【0033】次に、本実施の形態の作用について、始め
に図1によりDRAMの基本的な動作の概要を簡単に説
明する。
に図1によりDRAMの基本的な動作の概要を簡単に説
明する。
【0034】このDRAMの動作は、RAS(Row Addr
ess Strobe)、CAS(Column Address Strobe )の制
御信号により、チップ外部からのアドレス信号から、X
アドレス信号またはYアドレス信号を取り込み、これら
のアドレスからXデコーダ2、Yデコーダ3により、そ
れぞれXアドレス、Yアドレスを選択する。この選択さ
れたXアドレスのワード線WLを、ワードドライバ4に
より活性化する。
ess Strobe)、CAS(Column Address Strobe )の制
御信号により、チップ外部からのアドレス信号から、X
アドレス信号またはYアドレス信号を取り込み、これら
のアドレスからXデコーダ2、Yデコーダ3により、そ
れぞれXアドレス、Yアドレスを選択する。この選択さ
れたXアドレスのワード線WLを、ワードドライバ4に
より活性化する。
【0035】そして、たとえば、OE(Output Enable
)の読み出し制御信号により読み出しサイクルとなる
とき、選択されたYアドレスのビット線BL(BLB)
からメモリセル9のデータを入出力線へ読み出し、入出
力インターフェース回路6内のデータ出力回路を経てチ
ップ外部へデータが読み出される。
)の読み出し制御信号により読み出しサイクルとなる
とき、選択されたYアドレスのビット線BL(BLB)
からメモリセル9のデータを入出力線へ読み出し、入出
力インターフェース回路6内のデータ出力回路を経てチ
ップ外部へデータが読み出される。
【0036】また、WE(Write Enable)の書き込み制
御信号により書き込みサイクルとなるとき、チップ外部
からのデータが入出力インターフェース回路6内のデー
タ入力回路から入出力線を経て、選択されたアドレスの
メモリセル9へ書き込まれる。
御信号により書き込みサイクルとなるとき、チップ外部
からのデータが入出力インターフェース回路6内のデー
タ入力回路から入出力線を経て、選択されたアドレスの
メモリセル9へ書き込まれる。
【0037】次に、図4によりデータの読み出し動作を
説明する。この読み出し動作は、前記のようにSOI基
板上にメモリセルアレイ1を形成したデバイス技術と併
用して、センスグランドの電圧レベルを昇圧したセンス
アンプ10のBSG回路技術とを組み合わせた構成にお
いて行われる。
説明する。この読み出し動作は、前記のようにSOI基
板上にメモリセルアレイ1を形成したデバイス技術と併
用して、センスグランドの電圧レベルを昇圧したセンス
アンプ10のBSG回路技術とを組み合わせた構成にお
いて行われる。
【0038】すなわち、メモリセル9からデータを読み
出す場合には、選択されたXアドレスのワード線WLを
活性化した後、選択されたYアドレスのビット線BL
(BLB)を所定の振幅にして入出力線にデータを読み
出すことができる。この際に、従来技術においては前記
図5のように、内部電圧を3.3Vから2.5Vまで下げた
場合に、ΔVDLは0.9V程度しか確保できず、ワード
線WLの昇圧が必要となる。
出す場合には、選択されたXアドレスのワード線WLを
活性化した後、選択されたYアドレスのビット線BL
(BLB)を所定の振幅にして入出力線にデータを読み
出すことができる。この際に、従来技術においては前記
図5のように、内部電圧を3.3Vから2.5Vまで下げた
場合に、ΔVDLは0.9V程度しか確保できず、ワード
線WLの昇圧が必要となる。
【0039】これに対して、本実施の形態においては、
SOI基板で完全空乏化が起こり、基板効果を小さくで
きるため、メモリセル9のトランスファMOSトランジ
スタQのしきい電圧Vthが0.8Vから0.4Vに下がる
ことにより、ビット線BL(BLB)のHigh側の電
圧レベルのドロップが小さくなる。また、SOI基板で
はテーリング係数が小さくなり、サブスレッショルド電
流が小さくなるため、VSGレベルが0.8Vから0.4V
に低くなる。
SOI基板で完全空乏化が起こり、基板効果を小さくで
きるため、メモリセル9のトランスファMOSトランジ
スタQのしきい電圧Vthが0.8Vから0.4Vに下がる
ことにより、ビット線BL(BLB)のHigh側の電
圧レベルのドロップが小さくなる。また、SOI基板で
はテーリング係数が小さくなり、サブスレッショルド電
流が小さくなるため、VSGレベルが0.8Vから0.4V
に低くなる。
【0040】よって、本実施の形態においては、内部電
圧VDDを3.3Vから2.5Vまで下げた場合でも、図4
のようにΔVDLを大きくとることができる。すなわ
ち、ワード線WLがVSS(0V)からVDD(2.5
V)まで立ち上がり、これに伴ってビット線BL(BL
B)のHigh側はVDL(2.1V)、Low側はVS
G(0.4V)となり、High側とLow側との間のΔ
VDLとして、従来技術の3.3Vの内部電圧と同等の1.
7V程度(2.5−0.4×2)の振幅による信号量を確保
することができる。
圧VDDを3.3Vから2.5Vまで下げた場合でも、図4
のようにΔVDLを大きくとることができる。すなわ
ち、ワード線WLがVSS(0V)からVDD(2.5
V)まで立ち上がり、これに伴ってビット線BL(BL
B)のHigh側はVDL(2.1V)、Low側はVS
G(0.4V)となり、High側とLow側との間のΔ
VDLとして、従来技術の3.3Vの内部電圧と同等の1.
7V程度(2.5−0.4×2)の振幅による信号量を確保
することができる。
【0041】従って、本実施の形態によれば、SOIデ
バイス技術とBSG回路技術とを組み合わせることで、
トランスファMOSトランジスタQのしきい電圧を下げ
ることができるので、High側の書き込み時の電圧降
下が小さくなり、かつサブスレッショルド電流を小さく
してブーストセンスグランドの電圧レベルを低くするこ
とができるので、電源電圧を下げてもビット線BL(B
LB)の振幅を十分に確保することができ、ワード線W
Lの昇圧が不要になる。また、ビット線BL(BLB)
の振幅を大きくできるため、ディスターブ不良に対して
強くなる。
バイス技術とBSG回路技術とを組み合わせることで、
トランスファMOSトランジスタQのしきい電圧を下げ
ることができるので、High側の書き込み時の電圧降
下が小さくなり、かつサブスレッショルド電流を小さく
してブーストセンスグランドの電圧レベルを低くするこ
とができるので、電源電圧を下げてもビット線BL(B
LB)の振幅を十分に確保することができ、ワード線W
Lの昇圧が不要になる。また、ビット線BL(BLB)
の振幅を大きくできるため、ディスターブ不良に対して
強くなる。
【0042】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【0043】たとえば、前記実施の形態においては、ダ
イナミック形のメモリセルを用いたDRAMに適用した
場合について説明したが、これに限定されるものではな
く、シンクロナスDRAM、ランバスDRAMなどのD
RAM系列全般についても広く適用可能である。
イナミック形のメモリセルを用いたDRAMに適用した
場合について説明したが、これに限定されるものではな
く、シンクロナスDRAM、ランバスDRAMなどのD
RAM系列全般についても広く適用可能である。
【0044】また、メモリセルアレイのメモリセルは、
1トランジスタセル構成に限らず、2トランジスタセル
などの他の構成についても適用可能であることはいうま
でもない。
1トランジスタセル構成に限らず、2トランジスタセル
などの他の構成についても適用可能であることはいうま
でもない。
【0045】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【0046】(1).センスアンプをBSG回路構成とし、
かつメモリセルをSOI基板上に形成して構成すること
で、SOI基板の完全空乏化により基板効果を小さく
し、メモリセルのトランスファMOSトランジスタのし
きい電圧を低下することができるので、ビット線のHi
gh側の電圧降下を小さくすることが可能となる。
かつメモリセルをSOI基板上に形成して構成すること
で、SOI基板の完全空乏化により基板効果を小さく
し、メモリセルのトランスファMOSトランジスタのし
きい電圧を低下することができるので、ビット線のHi
gh側の電圧降下を小さくすることが可能となる。
【0047】(2).センスアンプをBSG回路構成とし、
かつメモリセルをSOI基板上に形成して構成すること
で、SOI基板によりテーリング係数を小さくし、サブ
スレッショルド電流を低減することができるので、BS
G回路構成によるビット線のLow側の電圧レベルを低
くすることが可能となる。
かつメモリセルをSOI基板上に形成して構成すること
で、SOI基板によりテーリング係数を小さくし、サブ
スレッショルド電流を低減することができるので、BS
G回路構成によるビット線のLow側の電圧レベルを低
くすることが可能となる。
【0048】(3).前記(1),(2) により、電源電圧を下げ
てもビット線のHigh側とLow側との間の振幅を十
分に確保することができるので、ワード線の昇圧を不要
とすることが可能となる。
てもビット線のHigh側とLow側との間の振幅を十
分に確保することができるので、ワード線の昇圧を不要
とすることが可能となる。
【0049】(4).前記(1),(2) により、電源電圧を下げ
てもビット線のHigh側とLow側との間の振幅を大
きくすることができるので、ディスターブ不良に対して
強くすることが可能となる。
てもビット線のHigh側とLow側との間の振幅を大
きくすることができるので、ディスターブ不良に対して
強くすることが可能となる。
【0050】(5).電源電圧の低電圧化に対してもワード
線の昇圧なしでビット線の信号量を十分に確保でき、か
つディスターブ耐性を向上させることができる低電圧D
RAMなどに好適な半導体記憶装置を提供することが可
能となる。
線の昇圧なしでビット線の信号量を十分に確保でき、か
つディスターブ耐性を向上させることができる低電圧D
RAMなどに好適な半導体記憶装置を提供することが可
能となる。
【図1】本発明の一実施の形態である半導体記憶装置を
示す概略構成図である。
示す概略構成図である。
【図2】本発明の一実施の形態の半導体記憶装置におい
て、メモリセルアレイの要部を示す回路図である。
て、メモリセルアレイの要部を示す回路図である。
【図3】本発明の一実施の形態の半導体記憶装置におい
て、メモリセルアレイのデバイス構造を示す説明図であ
る。
て、メモリセルアレイのデバイス構造を示す説明図であ
る。
【図4】本発明の一実施の形態の半導体記憶装置におい
て、データの読み出し動作を示す波形図である。
て、データの読み出し動作を示す波形図である。
【図5】(a),(b) は本発明の前提となる半導体記憶装置
において、データの読み出し動作を示す波形図である。
において、データの読み出し動作を示す波形図である。
1 メモリセルアレイ 2 Xデコーダ 3 Yデコーダ 4 ワードドライバ 5 入出力制御回路 6 入出力インターフェース回路 7 ワード線 8 ビット線 9 メモリセル 10 センスアンプ 11 シリコン基板 12 絶縁膜 13 シリコン薄膜 Q トランスファMOSトランジスタ C キャパシタ Q1,Q2,Q5〜Q13 NMOSトランジスタ Q3,Q4 PMOSトランジスタ WL ワード線 BL,BLB ビット線 YS 列選択信号線 SHL,SHR シェアドセンスアンプ分離信号線 PCS,NCS センスアンプ駆動線 PCB,PCHB ビット線プリチャージ信号線 VMP ビット線プリチャージ電圧 IOM*T,IOM*B 入出力線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 正行 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 宮岡 修一 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 宮武 伸一 東京都小平市上水本町5丁目20番1号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 梶谷 一彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (5)
- 【請求項1】 複数のワード線と複数のビット線との交
点に格子状に配置された複数のメモリセル、およびデー
タを増幅するセンスアンプからなるメモリセルアレイ
と、このメモリセルアレイから任意のメモリセルを選択
するデコーダと、このデコーダにより選択されたメモリ
セルに対するデータの書き込みおよび読み出しのための
入出力制御を司る入出力制御回路とからなり、前記ビッ
ト線の信号量を十分に確保するために、前記センスアン
プをBSG回路構成とし、かつ前記メモリセルをSOI
基板上に形成して構成されていることを特徴とする半導
体記憶装置。 - 【請求項2】 請求項1記載の半導体記憶装置であっ
て、前記SOI基板の完全空乏化により基板効果を小さ
くして前記メモリセルのトランスファMOSトランジス
タのしきい電圧を低下し、前記ビット線のHigh側の
電圧降下を小さくするように構成されていることを特徴
とする半導体記憶装置。 - 【請求項3】 請求項1記載の半導体記憶装置であっ
て、前記SOI基板によりテーリング係数を小さくして
サブスレッショルド電流を低減し、前記BSG回路構成
による前記ビット線のLow側の電圧レベルを低くする
ように構成されていることを特徴とする半導体記憶装
置。 - 【請求項4】 請求項2または3記載の半導体記憶装置
であって、前記ビット線のHigh側とLow側との間
の振幅をワード線の昇圧なしで十分に確保するように構
成されていることを特徴とする半導体記憶装置。 - 【請求項5】 請求項1、2、3または4記載の半導体
記憶装置であって、前記半導体記憶装置は、内部電圧が
2.5V以下の低電圧DRAMであることを特徴とする半
導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9240054A JPH1187649A (ja) | 1997-09-04 | 1997-09-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9240054A JPH1187649A (ja) | 1997-09-04 | 1997-09-04 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1187649A true JPH1187649A (ja) | 1999-03-30 |
Family
ID=17053803
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9240054A Pending JPH1187649A (ja) | 1997-09-04 | 1997-09-04 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1187649A (ja) |
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---|---|---|---|---|
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-
1997
- 1997-09-04 JP JP9240054A patent/JPH1187649A/ja active Pending
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