JP2015023075A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法 Download PDF

Info

Publication number
JP2015023075A
JP2015023075A JP2013148185A JP2013148185A JP2015023075A JP 2015023075 A JP2015023075 A JP 2015023075A JP 2013148185 A JP2013148185 A JP 2013148185A JP 2013148185 A JP2013148185 A JP 2013148185A JP 2015023075 A JP2015023075 A JP 2015023075A
Authority
JP
Japan
Prior art keywords
film
region
insulating film
gate electrode
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013148185A
Other languages
English (en)
Inventor
太一 岩崎
Taichi Iwasaki
太一 岩崎
彰 満生
Akira Mansei
彰 満生
坂本　圭司
Keiji Sakamoto
圭司 坂本
森　啓之
Hiroyuki Mori
啓之 森
謙治 佐々
Kenji Sasa
謙治 佐々
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2013148185A priority Critical patent/JP2015023075A/ja
Publication of JP2015023075A publication Critical patent/JP2015023075A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Semiconductor Memories (AREA)

Abstract

【課題】ｅＤＲＡＭのチップサイズの小型化を実現させる。
【解決手段】ロジック回路領域Ｌを第１マスクＰＲ６で覆った状態で、ＤＲＡＭのメモリアレイ領域Ｍに設けたマスク膜ＭＳＫにエッチバックを施すことにより、選択ＭＩＳＦＥＴのソースおよびドレイン上のシリサイドブロック膜ＳＢＬを残しながら、ゲート電極Ｇ１上のシリサイドブロック膜ＳＢＬを選択的に除去する。メモリアレイ領域Ｍを第２マスクで覆った状態で、ロジック回路領域ＬのＭＩＳＦＥＴのゲート電極Ｇ２表面およびソースおよびドレイン表面のシリサイドブロック膜ＳＢＬを除去する。そして、このシリサイドブロック膜ＳＢＬを利用して、選択ＭＩＳＦＥＴのゲート電極Ｇ１、ロジック回路領域ＬのＭＩＳＦＥＴのゲート電極Ｇ２、および、ロジック回路領域ＬのＭＩＳＦＥＴのソースおよびドレインにシリサイド膜を形成する。
【選択図】図１４

Description

本発明は、半導体集積回路装置およびその製造方法に関し、例えば、ＤＲＡＭとロジック回路を混載したｅＤＲＡＭに関する。
例えば、ｅＤＲＡＭ（Embedded Dynamic Random Access Memory）の中のＤＲＡＭは、例えば、半導体基板主面の第１方向に延びる複数のワード線と、第１方向と交差する第２方向に延びる複数のビット線と、ワード線とビット線との交差部分に配置され、ワード線とビット線とに電気的に接続された複数のＤＲＡＭセルとを有している。
ＤＲＡＭセルは、１個の選択ＭＩＳＦＥＴ（Metal Insulator Field Effect Transistor）と、これに直列接続された１個の容量素子とで構成されている。選択ＭＩＳＦＥＴは、ワード線と一体形成されたゲート電極、ソースおよびドレインを構成する半導体領域で構成されており、ソースおよびドレインの一方がビット線に、他方が容量素子に電気的に接続されている。
ロジック回路は、ｐチャネル型ＭＩＳＦＥＴ（ｐＭＩＳＦＥＴ）とｎチャネル型ＭＩＳＦＥＴ（ｎＭＩＳＦＥＴ）で構成されている。ｐＭＩＳＦＥＴはゲート電極、ソースおよびドレインを構成するｐ型の半導体領域を有し、ｎＭＩＳＦＥＴはゲート電極、ソースおよびドレインを構成するｎ型半導体領域を有している。
ｅＤＲＡＭにおいては、ロジック回路およびＤＲＡＭの高性能化、高速化の観点から、サリサイド技術が適用されている。つまり、選択ＭＩＳＦＥＴのゲート電極の表面およびソースおよびドレインを構成する半導体領域の表面には、低抵抗のシリサイド膜が形成されている。更に、ロジック回路を構成するｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴのゲート電極の表面およびソースおよびドレインを構成する半導体領域の表面にもシリサイド膜が形成されている。
しかしながら、特許文献１には、ＤＲＡＭのゲート抵抗を低減しながらリフレッシュタイムを保持するために、シリサイドブロッキング膜を用い、選択ＭＩＳＦＥＴのソース領域およびドレイン領域にはシリサイド膜を形成せずに、ゲート電極だけ選択的にシリサイド化する技術思想が開示されている。ただ、シリサイドブロッキング膜の具体的な利用方法については記載がない。
更に、特許文献２には、特許文献１と同様の課題に対して、ゲート電極を覆うキャップ絶縁膜とソース領域およびドレイン領域の表面に形成した熱酸化膜を利用する技術が開示されている。キャップ絶縁膜と熱酸化膜を利用し、選択ＭＩＳＦＥＴのソース領域およびドレイン領域にはシリサイド膜を形成することなく、選択用ＭＩＳＦＥＴのゲート電極と、ロジック回路のｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴのゲート電極、ソース領域およびドレイン領域にシリサイド膜を形成する技術が開示されている。
特開２００４−１４０３７４号公報 特開２０００−１９６０１７号公報
特許文献２に開示された、選択ＭＩＳＦＥＴのソース領域およびドレイン領域の表面に形成した熱酸化膜を利用する方法は、熱酸化膜形成用の熱処理でソース領域およびドレイン領域の不純物が拡散してしまうため、より一層の小型化が求められるｅＤＲＡＭへの適用には適さない。
従って、ｅＤＲＡＭのチップサイズの小型化を達成する技術が求められている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、ロジック回路領域を第１マスクで覆った状態で、ＤＲＡＭのメモリアレイ領域に設けたマスク膜にエッチバックを施すことにより、選択ＭＩＳＦＥＴのソースおよびドレインを構成する半導体領域上のシリサイドブロック膜を残しながら、ゲート電極上のシリサイドブロック膜を選択的に除去する。メモリアレイ領域を第２マスクで覆った状態で、ロジック回路領域のＭＩＳＦＥＴのゲート電極表面およびソースおよびドレインを構成する半導体領域表面のシリサイドブロック膜を除去する。そして、このシリサイドブロック膜を利用して、選択ＭＩＳＦＥＴのゲート電極、ロジック回路領域のＭＩＳＦＥＴのゲート電極、および、ロジック回路領域のＭＩＳＦＥＴのソースおよびドレインを構成する半導体領域にシリサイド膜を形成するものである。
前記一実施の形態によれば、ｅＤＲＡＭのチップサイズの小型化を達成することができる。
（ａ）は実施の形態１の半導体集積回路装置の構成を示す平面図であり、（ｂ）は半導体集積回路装置の中のＤＲＡＭ領域のレイアウトを示す平面図である。 本実施の形態のＤＲＡＭの一部分の等価回路図である。 本実施の形態の半導体集積回路装置の要部断面図である。 本実施の形態の半導体集積回路装置の製造方法を示す要部断面図である。 図４に続く半導体集積回路装置の製造工程中の要部断面図である。 図５に続く半導体集積回路装置の製造工程中の要部断面図である。 図６に続く半導体集積回路装置の製造工程中の要部断面図である。 図７に続く半導体集積回路装置の製造工程中の要部断面図である。 図８に続く半導体集積回路装置の製造工程中の要部断面図である。 図９に続く半導体集積回路装置の製造工程中の要部断面図である。 図１０に続く半導体集積回路装置の製造工程中の要部断面図である。 図１１に続く半導体集積回路装置の製造工程中の要部断面図である。 図１２に続く半導体集積回路装置の製造工程中の要部断面図である。 図１３に続く半導体集積回路装置の製造工程中の要部断面図である。 図１４に続く半導体集積回路装置の製造工程中の要部断面図である。 図１５に続く半導体集積回路装置の製造工程中の要部断面図である。 図１６に続く半導体集積回路装置の製造工程中の要部断面図である。 図１７に続く半導体集積回路装置の製造工程中の要部断面図である。 図１８に続く半導体集積回路装置の製造工程中の要部断面図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
図１（ａ）は、本実施の形態に係る半導体集積回路装置ＳＭの構成を示す平面図である。半導体集積回路装置ＳＭは、ＤＲＡＭが配置されたＤＲＡＭ領域ＤＲ、ＳＲＡＭ（Static Random Access Memory）が配置されたＳＲＡＭ領域ＳＲ、ロジック回路が配置されたロジック回路領域ＬＧＣおよびＩ／Ｏ（Input／Output）回路が配置されたＩ／Ｏ領域ＩＯを有している。ＤＲＡＭ領域ＤＲ、ＳＲＡＭ領域ＳＲ、ロジック回路領域ＬＧＣおよびＩ／Ｏ領域ＩＯは、シリコンからなる半導体チップ（半導体基板）の主面に形成されている。ロジック回路領域ＬＧＣには、図示しないが、例えば、演算装置であるＣＰＵ、電源回路等が形成されている。ＳＲＡＭ領域ＳＲは、行列状に配置された複数のＳＲＡＭセルと、ＳＲＡＭセルの読出し、書込み、消去等の動作を行うＳＲＡＭ周辺回路（図示せず）が形成されている。Ｉ／Ｏ領域ＩＯには、図示しないが、入出力バッファ回路等が形成されており、Ｉ／Ｏ領域ＩＯは、半導体チップと外部とのインターフェースを取るための回路であるため、ＤＲＡＭ領域ＤＲ、ＳＲＡＭ領域ＳＲ、ロジック回路領域ＬＧＣを取り囲むように半導体チップの縁に沿って形成されている。ＣＰＵ、電源回路、ＳＲＡＭセル、ＳＲＡＭ周辺回路および入出力バッファ回路は、前述のｐＭＩＳＦＥＴおよびｎＭＩＳＦＥＴにより構成されている。また、ロジック回路領域ＬＧＣ又はＩ／Ｏ領域ＩＯには、後述する抵抗素子が含まれている。
図１（ｂ）は、ＤＲＡＭ領域ＤＲに配置されたＤＲＡＭのレイアウトを示す平面図であり、ＤＲＡＭは、メモリアレイＭＡＲＹと、センスアンプＳＡおよびワード線ドライバＷＤ等のＤＲＡＭセルの読出し、書込みおよび消去を実行するための直接周辺回路と、それ以外の、制御回路および入出力回路等の間接周辺回路ＰＣとを有している。後述するが、メモリアレイＭＡＲＹには複数のＤＲＡＭセルが行列状に配置されている。図１（ｂ）では、メモリアレイＭＡＲＹ、センスアンプＳＡ、ワード線ドライバＷＤおよび間接周辺回路ＰＣを示している。
図２はＤＲＡＭの一部分であるメモリアレイＭＡＲＹと直接周辺回路の等価回路図である。図２には、代表的に５本のワード線（ＷＬ１〜ＷＬ５）、５本のビット線（ＢＬ１〜ＢＬ５）およびそれらに接続されたＤＲＡＭセルと直接周辺回路を示している。ＤＲＡＭセルは、直列接続された1個の選択ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）と1個の容量素子とで構成されており、この容量素子に「０」または「１」の情報が蓄積される。複数のＤＲＡＭセルは、半導体基板の主面に行列状に配置され、第１方向に延びる複数のワード線ＷＬと、第１方向と交差する第２方向に延びる複数のビット線ＢＬとに電気的に接続されている。各ＤＲＡＭセルは、ワード線ＷＬとビット線ＢＬの交差部分に配置されており、その交差を構成するワード線ＷＬとビット線ＢＬに電気的に接続されている。第１方向に延びる複数のワード線ＷＬの各々は第２方向に第１ピッチで配置されており、第２方向に延びる複数のビット線ＢＬの各々は第１方向に第２ピッチで配置されている。複数のワード線ＷＬの各々はワード線ドライバＷＤおよびＸ−セレクタに電気的に接続されており、Ｘ−セレクタに入力されたロウアドレスにより、ワード線ドライバＷＤを介して所定のワード線ＷＬが選択される。複数のビット線ＢＬの各々はセンスアンプＳＡおよびＹ−セレクタに電気的に接続されており、選択されたワード線ＷＬに接続された複数のＤＲＡＭセルの情報が複数のビット線ＢＬおよびセンスアンプを介してＹ−セレクタに入力される。Ｙ−セレクタに入力されたカラムアドレスにより、Ｙ−セレクタに入力された複数のＤＲＡＭセルの情報の中の、特定の情報がデータ出力される。
図３は、本実施の形態の半導体集積回路装置ＳＭの要部断面図である。領域ＭはＤＲＡＭのメモリアレイＭＡＲＹの形成領域であり、ここでは２個のＤＲＡＭセルを表している。領域Ｌは例えばロジック回路領域ＬＧＣであり、ここではｎ型ＭＩＳＦＥＴのみを周辺ＭＩＳＦＥＴ（第２ＭＩＳＦＥＴ）として示す。領域Ｒは抵抗素子形成領域で、抵抗素子ＲＥを示す。なお、前述のＳＲＡＭ領域ＳＲ、Ｉ／Ｏ領域ＩＯ、および、ＤＲＡＭ領域ＤＲの直接周辺回路と間接周辺回路を構成するｎＭＩＳＦＥＴも図３の領域Ｌにおける周辺ＭＩＳＦＥＴと同様の構造である。
半導体集積回路装置ＳＭは、例えば、ｐ型シリコンからなる半導体基板ＳＵＢを用いて形成される。半導体基板ＳＵＢは、支持基板、絶縁層、ｐ型シリコン基板がこの順に積層されたＳＯＩ（Silicon On Insulator）基板を用いても良い。もちろん半導体基板ＳＵＢ、ＳＯＩ基板において、ｐ型シリコンに代えてｎ型シリコンを用いても良い。
ＤＲＡＭセルは、直列接続された1個のｎ型の選択ＭＩＳＦＥＴ（第１ＭＩＳＦＥＴ）と１個の容量素子ＣＯＮからなる。選択ＭＩＳＦＥＴは、ｐ型半導体基板ＳＵＢの表面に形成され、第１ゲート電極Ｇ１、第１ソースおよび第１ドレインを有する。第１ソースおよび第１ドレインはＤＲＡＭセルの動作により入れ替わるが、説明の便宜上、容量素子ＣＯＮに接続される側を第１ソースと呼び、ビット線ＢＬに接続される側を第１ドレインと呼ぶ。
ｐ型半導体基板ＳＵＢの表面にｐ型ウエル領域（図示しない）を設け、ｐ型ウエル内に選択ＭＩＳＦＥＴを形成しても良い。その場合、ｐ型ウエルをｎ型ウエル領域で平面的および断面的に囲む構造にし、ｐ型ウエルをｐ型半導体基板ＳＵＢから電気的に分離する。本実施の形態の説明で半導体基板ＳＵＢとは、ｐ型ウエル領域を有する場合も含んだ意味である。
選択ＭＩＳＦＥＴの第１ゲート電極Ｇ１は、半導体基板ＳＵＢの表面に第１ゲート絶縁膜ＧＩ１を介して形成されている。第１ゲート電極Ｇ１は、例えば、多結晶シリコン膜（第１シリコン片）で形成されており、多結晶シリコン膜の上面には第１シリサイド膜ＳＬＤ１が形成されている。第１ゲート電極Ｇ１は、図３の紙面に垂直な方向に延在しており、図２に示したワード線ＷＬを構成しているので、第１シリサイド膜ＳＬＤ１により、ワード線ＷＬの低抵抗化が図られている。第１シリサイドＳＬＤ１は、例えばニッケルシリサイド（ＮｉＳｉ）膜である。
選択ＭＩＳＦＥＴの第１ソースと第１ドレインは、各々が第１のｎ−型半導体領域ＮＭ１と第１のｎ＋型半導体領域ＳＤ１とで構成されており、第１のｎ＋型半導体領域ＳＤ１の不純物濃度は第１のｎ−型半導体領域ＮＭ１の不純物濃度よりも大、すなわち高濃度である。また、第１のｎ＋型半導体領域ＳＤ１とｐ型半導体基板ＳＵＢが作るＰＮ接合は、第１のｎ−型半導体領域ＮＭ１とｐ型半導体基板ＳＵＢが作るＰＮ接合よりも深い。また、選択ＭＩＳＦＥＴの第１ソースおよび第１ドレインは、半導体基板ＳＵＢの表面に形成された素子分離膜ＳＴＩに接している。つまり、選択ＭＩＳＦＥＴは、半導体基板ＳＵＢの表面において、素子分離膜ＳＴＩで囲まれた領域（活性領域と呼ぶ）に形成されている。２個の選択ＭＩＳＦＥＴは第１ドレインを共通としてビット線ＢＬに接続されており、かつ、第１ドレインに対して対称に配置されている。２個の選択ＭＩＳＦＥＴは１個の活性領域内に配置されている。
選択ＭＩＳＦＥＴの第１ゲート電極Ｇ１の下部に位置する半導体基板ＳＵＢの表面、つまり、選択ＭＩＳＦＥＴのチャネル形成領域には、選択ＭＩＳＦＥＴの閾値を調整するためにｐ型の不純部、例えばボロン等がイオン打ち込みされた不純物導入領域が存在し、この不純物導入領域を、チャネルドーズ層と呼ぶ。
選択ＭＩＳＦＥＴの第１ゲート電極Ｇ１の側壁には、第１オフセットスペーサ膜ＯＳＦ１が第１ゲート電極Ｇ１の側壁に接するように形成されている。後述するが、第１オフセットスペーサ膜ＯＳＦ１は、第１のｎ−型半導体領域ＮＭ１を形成するためのイオン打ち込み工程で使用され、第１ゲート電極Ｇ１と第１のｎ−型半導体領域ＮＭ１のオーバーラップ量を低減するための膜である。従って、選択ＭＩＳＦＥＴの第１ソース側および第１ドレイン側の第１ゲート電極Ｇ１の側壁に形成されている。メモリアレイＭＡＲＹが形成される領域Ｍにおいて、第１オフセットスペーサ膜ＯＳＦ１は、第１ゲート電極Ｇ１の側壁だけでなく、選択ＭＩＳＦＥＴの第１ソース、第１ドレインおよび素子分離膜の上に存在し、選択ＭＩＳＦＥＴの第１ソース、第１ドレインおよび素子分離膜を覆っている。
選択ＭＩＳＦＥＴの第１ゲート電極Ｇ１の側壁には、更に、第１サイドウォール絶縁膜ＳＷＬ１と第２サイドウォール絶縁膜ＳＷＬ２がこの順に積層されて構成された第１サイドウォールＳＷ１が形成されている。第１サイドウォール絶縁膜ＳＷＬ１は、第１ゲート電極Ｇ１の側壁と半導体基板ＳＵＢの主面に沿って形成されており、第１サイドウォール絶縁膜ＳＷＬ１と第１ゲート電極Ｇ１の側壁および半導体基板ＳＵＢの主面との間には、第１オフセットスペーサ膜ＯＳＦ１が介在している。第２サイドウォール絶縁膜ＳＷＬ２は、第１サイドウォール絶縁膜ＳＷＬ１より厚く形成されている。第１サイドウォール絶縁膜ＳＷＬ１と第２サイドウォール絶縁膜ＳＷＬ２は、第１ゲート電極Ｇ１の側壁に垂直な方向において、所定の幅を有する第１サイドウォールＳＷ１を構成している。後述するが、第１ゲート電極Ｇ１の側壁上の第１サイドウォールＳＷ１をマスクにして第１のｎ＋型半導体領域ＳＤ１を形成するためのイオン打ち込みを行う。つまり、第１のｎ＋型半導体領域ＳＤ１は、第１サイドウォールＳＷ１に対して自己整合で形成されている。
第１サイドウォールＳＷ１の外側にはシリサイドブロック膜ＳＢＬが存在している。シリサイドブロック膜ＳＢＬは、例えば、酸化シリコン膜からなり、シリサイド膜を形成したくない領域を覆っている。つまり、領域Ｍにおいては、選択ＭＩＳＦＥＴの第１ソースおよび第１ドレインとなる第１のｎ＋型半導体領域ＳＤ１は覆われており、第１ゲート電極Ｇ１は覆われていない。従って、シリサイドブロック膜ＳＢＬの端部が第１ゲート電極Ｇ１の側壁上、詳細には、第２サイドウォール絶縁膜ＳＷＬ２上に位置している。シリサイドブロック膜ＳＢＬの端部のうち、第１ソース側を第１端部、第１ドレイン側を第２端部とすると、半導体基板ＳＵＢの表面を基準にして、第１端部と第２端部とは等しい高さに位置している。また、第１ゲート電極Ｇ１の下面（つまり、第１ゲート電極Ｇ１と第１ゲート絶縁膜ＧＩ１との界面）を基準にしても両者の高さは等しい。更に、第１ゲート電極Ｇ１の下面を基準とした第１端部と第２端部の高さｒ２は、第１ゲート電極Ｇ１の膜厚ｄに対してｄ／４≦ｒ２≦３ｄ／４の範囲にある。ここで、第１ゲート電極Ｇ１の膜厚ｄは、第１ゲート電極Ｇ１表面の第１シリサイド膜ＳＬＤ１形成前のものである。しかし、第１シリサイド膜ＳＬＤ１形成後における、第１シリサイド膜ＳＬＤ１を含む第１ゲート電極Ｇ１の膜厚ｄ´は、第１シリサイド膜ＳＬＤ１形成前の第１ゲート電極Ｇ１の膜厚とほぼ等しいので、ｄ´／４≦ｒ２≦３ｄ´／４の関係も成立している。
選択ＭＩＳＦＥＴにおいては、第１ゲート電極Ｇ１の上面は第１シリサイド膜ＳＬＤ１で覆われているが、第１ソースおよび第１ドレインとなる第１のｎ−型半導体領域ＮＭ１と第１のｎ＋型半導体領域ＳＤ１の表面にはシリサイド膜は形成されていない。
更に、選択ＭＩＳＦＥＴは、ストレスライナー膜ＳＬで覆われている。ストレスライナー膜ＳＬは、例えば窒化シリコン膜等の絶縁膜で形成されており、選択ＭＩＳＦＥＴのチャネル形成領域に引張り応力を印加できるような応力を有しており、選択ＭＩＳＦＥＴの電流駆動能力を向上させている。
ストレスライナー膜ＳＬを覆うように、半導体基板ＳＵＢ上に第１層間絶縁膜ＩＮＳ１が形成されており、第１層間絶縁膜ＩＮＳ１、ストレスライナー膜ＳＬ、シリサイドブロック膜ＳＢＬおよび第１オフセットスペーサ膜ＯＳＦ１には、それらを貫通する複数の第１開口が形成されており、各々の第１開口内は第１金属導体膜ＰＬＵＧ１で埋められている。因みに、選択ＭＩＳＦＥＴの第１ソースおよび第１ドレインに対応する部分には第１金属導体膜ＰＬＵＧ１が形成されている。
第１層間絶縁膜ＩＮＳ１上には第２層間絶縁膜ＩＮＳ２が形成されており、第２層間絶縁膜ＩＮＳ２は、第１層間絶縁膜ＩＮＳ１の表面に露出した複数の第１金属導体膜ＰＬＵＧ１を覆っている。第２層間絶縁膜ＩＮＳ２に設けられた第２開口は、選択ＭＩＳＦＥＴの第１ドレインに接続された第１金属導体膜ＰＬＵＧ１上に位置し、第２層間絶縁膜ＩＮＳ２上および第２開口内に設けられた第１金属膜からなるビット線ＢＬが、第１金属導体膜ＰＬＵＧ１を介して、選択ＭＩＳＦＥＴの第１ドレインに電気的に接続されている。ビット線ＢＬは、第１ゲート電極Ｇ１で構成されたワード線ＷＬと交差する方向に延びている。
ビット線ＢＬを覆うように第３層間絶縁膜ＩＮＳ３が形成されている。第３層間絶縁膜ＩＮＳ３および第２層間絶縁膜ＩＮＳ２は、それらを貫通する複数の第３開口を有しており、第３開口内には第２金属導体膜ＰＬＵＧ２が形成されている。選択ＭＩＳＦＥＴの第１ソースに接続された第１金属導体膜ＰＬＵＧ１に電気的に接続するように、第１金属導体膜ＰＬＵＧ１上に第２金属導体膜ＰＬＵＧ２が積層されている。
第３層間絶縁膜ＩＮＳ３上には第４層間絶縁膜ＩＮＳ４が形成されており、第４層間絶縁膜ＩＮＳ４は、第３層間絶縁膜ＩＮＳ３の表面に露出した複数の第２金属導体膜ＰＬＵＧ２を覆っている。ＤＲＡＭセルの容量素子ＣＯＮは、下部電極ＥＬ１、容量膜ＣＩＮＳ、第１上部電極ＥＬ２および第２上部電極ＥＬ３を有しており、第４層間絶縁膜ＩＮＳ４に設けられた第４開口内に形成されている。第４開口に第２金属導体膜ＰＬＵＧ２の頭が露出しており、下部電極ＥＬ１は、第４開口の内壁および第４開口内部の第３層間絶縁膜ＩＮＳ３表面および第２金属導体膜ＰＬＵＧ２の上に形成されている。下部電極ＥＬ１は、選択ＭＩＳＦＥＴの第１ソースに電気的に接続された第２金属導体膜ＰＬＵＧ２に電気的に接続されている。容量膜ＣＩＮＳおよび第１上部電極ＥＬ２は、下部電極ＥＬ１上に形成されており、第２上部電極ＥＬ３は第１上部電極ＥＬ２の上に形成されている。下部電極ＥＬ１、容量膜ＣＩＮＳ、第１上部電極ＥＬ２および第２上部電極ＥＬ３は、第４開口を埋めるように第４開口内に形成されている。下部電極ＥＬ１は、例えば窒化チタン膜であり、容量膜ＣＩＮＳは、例えばジルコニウムオキサイド膜又はタンタルオキサイド膜である。第１上部電極ＥＬ２は、例えば窒化チタン膜であり、第２上部電極ＥＬ３は、例えばタングステン膜である。容量素子ＣＯＮが形成されている第４開口は、第３開口よりも平面的な径が大きい。
次に、図３の領域Ｌに示した周辺ＭＩＳＦＥＴについて説明する。周辺ＭＩＳＦＥＴの第２ゲート電極Ｇ２は、半導体基板ＳＵＢの表面に第２ゲート絶縁膜ＧＩ２を介して形成されている。第２ゲート電極Ｇ２は、例えば多結晶シリコン膜（第２シリコン片）で形成されており、その上面には第２シリサイド膜ＳＬＤ２が形成されている。
周辺ＭＩＳＦＥＴの第２ソースおよび第２ドレインは、各々が第２のｎ−型半導体領域ＮＭ２と第２のｎ＋型半導体領域ＳＤ２とで構成されており、第２のｎ＋型半導体領域ＳＤ２の不純物濃度は第２のｎ−型半導体領域ＮＭ２の不純物濃度よりも大、すなわち高濃度である。また、周辺ＭＩＳＦＥＴの第２ソースおよび第２ドレインは、半導体基板ＳＵＢの表面に形成された素子分離膜ＳＴＩに接している。つまり、周辺ＭＩＳＦＥＴは、半導体基板ＳＵＢの表面において、素子分離膜ＳＴＩで囲まれた活性領域に形成されている。
周辺ＭＩＳＦＥＴの第２ゲート電極Ｇ２の側壁には、第２オフセットスペーサ膜ＯＳＦ２が第２ゲート電極Ｇ２の側壁に接するように形成されている。後述するが、第２オフセットスペーサ膜ＯＳＦ２は、ｎ−型半導体領域ＮＭ２を形成するためのイオン打ち込み工程で使用され、第２ゲート電極Ｇ２とｎ−型半導体領域ＮＭ２のオーバーラップ量を低減するための膜である。従って、周辺ＭＩＳＦＥＴの第２ソース側および第２ドレイン側の第２ゲート電極Ｇ２の側壁に形成されている。
周辺ＭＩＳＦＥＴの第２ゲート電極Ｇ２の側壁には、更に、第１サイドウォール絶縁膜ＳＷＬ１と第２サイドウォール絶縁膜ＳＷＬ２がこの順に積層されている。第１サイドウォール絶縁膜ＳＷＬ１は、第２ゲート電極Ｇ２の側壁と半導体基板ＳＵＢの主面に沿って形成されている。第１サイドウォール絶縁膜ＳＷＬ１と第２ゲート電極Ｇ２の側壁の間には、第２オフセットスペーサ膜ＯＳＦ２が介在しているが、第１サイドウォール絶縁膜ＳＷＬ１と半導体基板ＳＵＢの主面との間には、第２オフセットスペーサ膜ＯＳＦ２は介在していない。この部分が、選択ＭＩＳＦＥＴと構造の異なる点である。
第２サイドウォール絶縁膜ＳＷＬ２は、第１サイドウォール絶縁膜ＳＷＬ１より厚く形成されている。後述するが、第１サイドウォール絶縁膜ＳＷＬ１と第２サイドウォール絶縁膜ＳＷＬ２は、第２ゲート電極Ｇ２の側壁に垂直な方向において、所定の幅を有する第２サイドウォールＳＷ２を構成している。第２ゲート電極Ｇ２の側壁上に残った第２サイドウォールＳＷ２をマスクにして第２のｎ＋型半導体領域ＳＤ２を形成するためのイオン打ち込みがされる。つまり、第２のｎ＋型半導体領域ＳＤ２は、第２サイドウォールＳＷ２に対して自己整合で形成されている。
周辺ＭＩＳＦＥＴの第２ゲート電極Ｇ２の側壁に形成された第２サイドウォールＳＷ２は、選択ＭＩＳＦＥＴの第１ゲート電極Ｇ１の側壁に形成された第１サイドウォールＳＷ１と同じ膜で、等しい幅にしている。ただし、選択ＭＩＳＦＥＴの第１ゲート電極Ｇ１の側壁に形成された第１サイドウォールＳＷ１の幅を周辺ＭＩＳＦＥＴの第２ゲート電極Ｇ２の側壁に形成された第２サイドウォールＳＷ２の幅よりも大きく又は広くすることも可能である。
第２サイドウォールＳＷ２の外側にはシリサイドブロック膜ＳＢＬが存在している。シリサイドブロック膜ＳＢＬは、例えば、酸化シリコン膜からなり、シリサイド膜を形成したくない領域を覆っている。つまり、領域Ｌにおいては、全域でシリサイドブロック膜を除去しているので、周辺ＭＩＳＦＥＴの第２ソースおよび第２ドレインとなる第２のｎ＋型半導体領域ＳＤ２、および第２ゲート電極Ｇ２は、シリサイドブロック膜ＳＢＬで覆われていない。また、素子分離膜ＳＴＩの主面もシリサイドブロック膜ＳＢＬから露出している。ただし、シリサイドブロック膜の除去を異方性のドライエッチングで行っているために、段差部分に部分的に残ってしまうため、第２サイドウォールＳＷ２の外側にはシリサイドブロック膜ＳＢＬが残っている。
周辺ＭＩＳＦＥＴにおいては、第２ゲート電極Ｇ２の上面は第２シリサイド膜ＳＬＤ２で覆われており、ソースおよびドレインとなる第２のｎ＋型半導体領域ＳＤ２の表面も第３シリサイド膜ＳＬＤ３で覆われている。
更に、周辺ＭＩＳＦＥＴも、ストレスライナー膜ＳＬで覆われている。ストレスライナー膜ＳＬは、例えば窒化シリコン膜等の絶縁膜で形成されており、周辺ＭＩＳＦＥＴのチャネル形成領域に引張り応力を印加できるような応力を有しており、周辺ＭＩＳＦＥＴの電流駆動能力を向上させている。
ストレスライナー膜ＳＬを覆うように、半導体基板ＳＵＢ上に第１層間絶縁膜ＩＮＳ１が形成されており、第１層間絶縁膜ＩＮＳ１とストレスライナー膜ＳＬには、それらを貫通する複数の第１開口が形成されており、各々の第１開口内には第１金属導体膜ＰＬＵＧ１が形成されている。因みに、周辺ＭＩＳＦＥＴの第２ソースおよび第２ドレインに対応する部分には第１金属導体膜ＰＬＵＧ１が形成されている。
第１層間絶縁膜ＩＮＳ１上には、第２層間絶縁膜ＩＮＳ２が形成されており、第２層間絶縁膜ＩＮＳ２は、第１層間絶縁膜ＩＮＳ１の表面に露出した複数の第１金属導体膜ＰＬＵＧ１を覆っている。第２層間絶縁膜ＩＮＳ２上には、第３層間絶縁膜ＩＮＳ３が形成されている。第３層間絶縁膜ＩＮＳ３および第２層間絶縁膜ＩＮＳ２は、それらを貫通する複数の第３開口を有しており、第３開口内には第２金属導体膜ＰＬＵＧ２が形成されている。周辺ＭＩＳＦＥＴの第２ソース、第２ドレインに接続された第１金属導体膜ＰＬＵＧ１に電気的に接続するように、第１金属導体膜ＰＬＵＧ１上に第２金属導体膜ＰＬＵＧ２が積層されている。
第３層間絶縁膜ＩＮＳ３上には第４層間絶縁膜ＩＮＳ４が形成されている。第４層間絶縁膜ＩＮＳ４は、第３層間絶縁膜ＩＮＳ３の表面から露出した複数の第２金属導体膜ＰＬＵＧ２を覆うように形成されている。第４層間絶縁膜ＩＮＳ４は、複数の第４開口を有しており、第４開口は第３金属導体膜ＰＬＵＧ３で埋められている。第３金属導体膜ＰＬＵＧ３は、その下に位置する第２金属導体膜ＰＬＵＧ２上に積層されている。
図示しないが、第４層間絶縁膜ＩＮＳ４、第３金属導体膜ＰＬＵＧ３の上には、更なる層間絶縁膜並びに金属膜が形成され多層配線構造が実現されている。
次に、図３の領域Ｒに示した抵抗素子ＲＥについて説明する。半導体基板ＳＵＢの表面には酸化シリコン膜からなる素子分離膜ＳＴＩが形成されており、その上に、多結晶シリコン膜からなる抵抗素子ＲＥが形成されている。多結晶シリコン膜の少なくとも抵抗として機能する部分は、シリサイド膜を形成したくないので、シリサイドブロック膜ＳＢＬで覆われている。このシリサイドブロック膜ＳＢＬは、例えば酸化シリコン膜からなり、領域Ｍにも同時に形成され、選択ＭＩＳＦＥＴの第１ゲート電極Ｇ１に選択的に第１シリサイド膜ＳＬＤ１を形成し、選択ＭＩＳＦＥＴの第１ソースおよび第１ドレインにシリサイド膜を形成しないように選択ＭＩＳＦＥＴの第１ソースおよび第１ドレインを被覆する膜として使用されている。
図４〜図１９は、本実施の形態の半導体集積回路装置の製造方法を示す要部断面図である。まず、図４に示すように、ｐ型半導体基板を準備し、ＭＩＳＦＥＴを形成する活性領域を規定する素子分離膜ＳＴＩを形成する。素子分離膜ＳＴＩは、半導体基板ＳＵＢに素子分離溝を形成し、その中に絶縁膜（例えば、酸化シリコン膜）を埋め込み、ＣＭＰ技術などを用いて表面が半導体基板ＳＵＢの表面の高さとほぼ等しい高さとなるよう研磨することにより形成する。
次に、半導体基板ＳＵＢの表面に第１ゲート絶縁膜ＧＩ１および第２ゲート絶縁膜ＧＩ２を形成する。第１ゲート絶縁膜ＧＩ１と第２ゲート絶縁膜ＧＩ２は、同一工程で形成し等しい膜厚とする。第１ゲート絶縁膜ＧＩ１と第２ゲート絶縁膜ＧＩ２は、酸化シリコン膜または酸窒化シリコン膜等からなる。ここで、第１ゲート絶縁膜ＧＩ１の膜厚を第２ゲート絶縁膜ＧＩ２の膜厚よりも大にして、ＤＲＡＭセルのリークを低減してもよい。第１ゲート絶縁膜ＧＩ１、第２ゲート絶縁膜ＧＩ２および素子分離膜ＳＴＩ上に第１ゲート電極Ｇ１、第２ゲート電極Ｇ２および抵抗素子ＲＥとなる導電膜を選択的に形成する。この導電膜は、多結晶シリコン膜である。第１ゲート電極Ｇ１、第２ゲート電極Ｇ２および抵抗素子ＲＥは、それぞれ、第１シリコン片、第２シリコン片および第３シリコン片にて形成されている。
次に、図５に示すように、半導体基板ＳＵＢ上にオフセットスペーサ膜ＯＳＦを形成する。オフセットスペーサ膜ＯＳＦは、酸化シリコン膜であり、例えば、ＣＶＤ法またはＡＬＤ法をもちいて、第１ゲート電極Ｇ１、第２ゲート電極Ｇ２および抵抗素子ＲＥの上面および側面を覆うように形成する。
次に、図６に示すように、領域Ｍを選択的に覆う第１レジスト膜ＰＲ１をオフセットスペーサ膜ＯＳＦ上に形成する。更に、第１レジスト膜ＰＲ１をマスクとしてオフセットスペーサ膜ＯＳＦに異方性エッチングを施し、領域Ｌにおいての第２ゲート電極Ｇ２の側壁上にのみ選択的に第２オフセットスペーサ膜ＯＳＦ２を形成する。また、領域Ｒにおいても、抵抗素子ＲＥの側壁上にのみ選択的に第３オフセットスペーサ膜ＯＳＦ３を形成する。領域Ｍの全域においては、堆積されたオフセットスペーサ膜ＯＳＦがそのまま残る。つまり、第１ゲート電極Ｇ１の上面および側壁、さらに半導体基板ＳＵＢの表面並びに素子分離膜ＳＴＩ表面を覆う第１オフセットスペーサ膜ＯＳＦ１が形成される。
次に、図７に示すように、領域Ｍを覆い、領域Ｌおよび領域Ｒを露出する第２レジスト膜ＰＲ２を半導体基板ＳＵＢ上に形成する。第２レジスト膜ＰＲ２をマスクに、領域Ｌおよび領域Ｒにｎ型不純物（例えば、リンまたはヒ素）をイオン打ち込みすることにより、周辺ＭＩＳＦＥＴの第２のｎ−型半導体領域ＮＭ２および所定の抵抗値を有する抵抗素子ＲＥを形成する。ｎ型不純物を第２オフセットスペーサ膜ＯＳＦ２の外からイオン打ち込みすることにより、第２のｎ−型半導体領域ＮＭ２と第２ゲート電極Ｇ２のオーバーラップ量を低減することができるので、周辺ＭＩＳＦＥＴのゲート長を低減できるという効果がある。
次に、図８に示すように、領域Ｌおよび領域Ｒを覆い、メモリアレイＭＡＲＹの領域Ｍを露出する第３レジスト膜ＰＲ３を半導体基板ＳＵＢ上に形成する。第３レジスト膜ＰＲ３をマスクに、領域Ｍにｎ型不純物（例えば、リンまたはヒ素）をイオン打ち込みすることにより、選択ＭＩＳＦＥＴの第１のｎ−型半導体領域ＮＭ１を形成する。ｎ型不純物を第１オフセットスペーサ膜ＯＳＦ１の外からイオン打ち込みすることにより、第１のｎ−型半導体領域ＮＭ１と第１ゲート電極Ｇ１のオーバーラップ量を低減することができるので、選択ＭＩＳＦＥＴのゲート長を低減できるという効果がある。第１のｎ−型半導体領域ＮＭ１の不純物濃度は、第２のｎ−型半導体領域ＮＭ２の不純物濃度より小、すなわち低濃度としており、ＤＲＡＭセルのリーク電流を低減している。図７を用いて説明した第２のｎ−型半導体領域ＮＭ２形成用のイオン打ち込み工程は、図８を用いて説明した第１のｎ−型半導体領域ＮＭ１形成用のイオン打ち込み工程の後に実施しても良い。
第３レジスト膜ＰＲ３を除去し、次に、半導体基板ＳＵＢ上に第１サイドウォール絶縁膜ＳＷＬ１および第２サイドウォール絶縁膜ＳＷＬ２をこの順に形成する。第１サイドウォール絶縁膜ＳＷＬ１は窒化シリコン膜、第２サイドウォール絶縁膜ＳＷＬ２は、酸化シリコン膜からなり、両者は、ＣＶＤ法またはＡＬＤ法で形成される。なお、第１サイドウォール絶縁膜ＳＷＬ１を酸化シリコン膜とし、第２サイドウォール絶縁膜ＳＷＬ２を窒化シリコン膜としても良い。
次に、図９に示すように、積層された第１サイドウォール絶縁膜ＳＷＬ１および第２サイドウォール絶縁膜ＳＷＬ２に異方性エッチングを施し、第１ゲート電極Ｇ１、第２ゲート電極Ｇ２および抵抗素子ＲＥの側壁に沿って第１サイドウォールＳＷ１、第２サイドウォールＳＷ２および第３サイドウォールＳＷ３を形成する。領域Ｍ、領域Ｌおよび領域Ｒにおいて、第１サイドウォール絶縁膜ＳＷＬ１および第２サイドウォール絶縁膜ＳＷＬ２に対する異方性エッチングを同時に施したので、領域Ｍ、領域Ｌおよび領域Ｒにおいて、第１サイドウォールＳＷ１、第２サイドウォールＳＷ２および第３サイドウォールＳＷ３の幅は等しくなっている。また、領域Ｍと領域Ｌにおいて、積層された第１サイドウォール絶縁膜ＳＷＬ１および第２サイドウォール絶縁膜ＳＷＬ２に対して、別々に異方性エッチングを施しても良い。例えば、領域Ｍに異方性エッチングを施す場合には、領域Ｌをレジスト膜で覆っておき、領域Ｌに異方性エッチングを施す場合には、領域Ｍをレジスト膜で覆っておく。このようにすれば、周辺ＭＩＳＦＥＴの電気特性を決める第２サイドウォールＳＷ２の幅に依存することなく、第１サイドウォールＳＷ１の幅を小さくすることができ、ＤＲＡＭセルを小型化することができる。
次に、図１０に示すように、領域Ｍと領域Ｒを覆い、領域Ｌを露出した第４レジスト膜ＰＲ４を半導体基板ＳＵＢ上に形成し、第４レジスト膜ＰＲ４をマスクに領域Ｌにｎ型不純物（例えば、リンまたはヒ素）をイオン打ち込みすることにより第２のｎ＋型半導体領域ＳＤ２を形成する。
次に、図１１に示すように、領域Ｌと領域Ｒを覆い、領域Ｍを露出した第５レジスト膜ＰＲ５を半導体基板ＳＵＢ上に形成し、第５レジスト膜ＰＲ５をマスクに領域Ｍにｎ型不純物（例えば、リンまたはヒ素）をイオン打ち込みすることにより第１のｎ＋型半導体領域ＳＤ１を形成する。
図１０および図１１において、領域Ｒはレジスト膜ＰＲ４、ＰＲ５で覆われており、抵抗素子ＲＥに不純物が導入されて抵抗値が下がるのを防止している。第１のｎ＋型半導体領域ＳＤ１と第２のｎ＋型半導体領域ＳＤ２とを別工程のイオン打ち込みで形成するのは、第２のｎ＋型半導体領域ＳＤ２の不純物ピーク濃度を第１のｎ＋型半導体領域ＳＤ１の不純物ピーク濃度よりも浅くするためである。本実施の形態によれば、後述するように、選択ＭＩＳＦＥＴのソースおよびドレインにシリサイド膜を形成しないので、選択ＭＩＳＦＥＴの第１のｎ＋型半導体領域ＳＤ１を浅く形成できるので、第１のｎ＋型半導体領域ＳＤ１と第２のｎ＋型半導体領域ＳＤ２のイオン打ち込みを同一工程で実施することもできる。その場合には、例えば、第４レジスト膜ＰＲ４が、領域Ｌおよび領域Ｍを露出し、領域Ｒを覆うパターンに変更してイオン打ち込みを実施する。すると、第５レジスト膜ＰＲ５の形成は不要となる。また、図１１を用いて説明した第１のｎ＋型半導体領域ＳＤ１を形成するためのイオン打ち込み工程を、図１０を用いて説明した第２のｎ＋型半導体領域ＳＤ２を形成するためのイオン打ち込み工程より先に実施しても良い。
次に、図１２に示すように、半導体基板ＳＵＢ上に、例えば、酸化シリコン膜からなるシリサイドブロック膜ＳＢＬを、ＣＶＤ法またはＡＬＤ法により形成する。シリサイドブロック膜ＳＢＬは、第１ゲート電極Ｇ１、第２ゲート電極Ｇ２、抵抗素子ＲＥ、第１サイドウォールＳＷ１、第２サイドウォールＳＷ２、第３サイドウォールＳＷ３、選択ＭＩＳＦＥＴの第１ソースおよび第１ドレイン、周辺ＭＩＳＦＥＴの第２ソースおよび第２ドレインおよび素子分離膜ＳＴＩ等の上を覆う。次に、領域Ｌ、領域Ｍおよび領域Ｒにおいて、シリサイドブロック膜ＳＢＬ上に絶縁膜からなるマスク膜ＭＳＫを形成する。マスク膜ＭＳＫは、回転塗布法で半導体基板ＳＵＢ上にコーティングした後、２００℃程度でベークして溶剤を取り除くことにより形成する。マスク膜ＭＳＫは、通常、反射防止膜として使用されているＡＲＣ（Anti-Reflective Coating）膜を用いる。ＡＲＣ膜は、例えば、ノボラック樹脂、フェノール樹脂からなる。また、マスク膜ＭＳＫとして、ポリイミド樹脂を用いても良い。マスク膜ＭＳＫは、後述する第６レジスト膜ＰＲ６の露光工程で使用されるｉ線紫外光（３６５ｎｍ）、ＫｒＦ紫外光（２４８ｎｍ）、ＡｒＦ紫外光（１９３ｎｍ）又はＸ線に対して非感光性である。また、Ｏ２アッシングまたは硫酸加水（ＳＰＭ）で除去可能であり、下地のシリサイドブロック膜ＳＢＬに影響を与えずに除去できる。
マスク膜ＭＳＫは、領域Ｍにおいて、ワード線ＷＬを構成している選択ＭＩＳＦＥＴの第１ゲート電極Ｇ１とそれに隣接する第１ゲート電極Ｇ１との間が十分に埋まるように形成する。つまり、第１ゲート電極Ｇ１上のマスク膜ＭＳＫの膜厚ｄ１より、第１ゲート電極Ｇ１間における選択ＭＩＳＦＥＴの第１ソース上または第１ドレイン上のマスク膜ＭＳＫの膜厚ｄ２が大となる（ｄ２＞ｄ１）。また、第１ゲート電極Ｇ１間が十分に埋まるように、第１ゲート電極Ｇ１間における選択ＭＩＳＦＥＴの第１ソース上または第１ドレイン上のマスク膜ＭＳＫの膜厚ｄ２は、第１ゲート電極Ｇ１を構成する多結晶シリコン膜（シリコン片）の膜厚ｄよりも大とする（ｄ２＞ｄ）。更に、第１ゲート電極Ｇ１上のマスク膜ＭＳＫの膜厚ｄ１は、必要以上に厚くする必要はないので、多結晶シリコン膜（シリコン片）の膜厚ｄよりも小とする（ｄ＞ｄ１）。
次に、図１３に示すように、メモリアレイＭＡＲＹである領域Ｍを露出し、領域Ｌおよび領域Ｒを覆うパターンを有するレジスト第６レジスト膜ＰＲ６を形成する。図１（ｂ）からもわかるように、この第６レジスト膜ＰＲ６は、比較的ラフなパターンであるため、使用される露光装置は、加工寸法が比較的大きい安価なもので十分であるため、製造コストの低減が可能となる。第６レジスト膜ＰＲ６の露光に当たっては、ｉ線紫外光（３６５ｎｍ）、ＫｒＦ紫外光（２４８ｎｍ）、ＡｒＦ紫外光（１９３ｎｍ）又はＸ線の露光装置の使用が可能であるが、前述の理由により、ｉ線紫外光（３６５ｎｍ）の露光装置を用いた。次に、第６レジスト膜ＰＲ６をマスクにして、領域Ｍのマスク膜ＭＳＫにエッチング処理（エッチバックと呼ぶ）、具体的にはＯ２アッシング処理を施し、第１ゲート電極Ｇ１の上部のシリサイドブロック膜ＳＢＬを露出させる。ここでは、第１ゲート電極Ｇ１の上部のシリサイドブロック膜ＳＢＬは必ず露出させる必要が有り、選択ＭＩＳＦＥＴの第１ソース上および第１ドレイン上のシリサイドブロック膜ＳＢＬは露出させてはいけない。従って、選択ＭＩＳＦＥＴの第１ソース上および第１ドレイン上に残ったマスク膜ＭＳＫの高さｒ１は、第１ゲート電極Ｇ１と第１ゲート絶縁膜ＧＩ１との界面を基準にして、ｄ／４≦ｒ１≦３ｄ／４（ｄ：多結晶シリコン膜（シリコン片）の膜厚）とする。実際は、ｒ１＝ｄ／２を目標値としてエッチング処理（エッチバック）を実施すると、ウエハ面内で加工バラツキが有ったとしても、エッチング処理後のマスク膜ＭＳＫの高さを上記の範囲にすることできる。また、第１ゲート電極Ｇ１の左右において、選択ＭＩＳＦＥＴの第１ソース上および第１ドレイン上の残ったマスク膜ＭＳＫの高さｒ１は等しい。
メモリアレイＭＡＲＹの端部においてマスク膜ＭＳＫの膜厚が薄くなり、第１ソース領域または第１ドレイン領域が露出してしまうのを防止するためにメモリアレイＭＡＲＹの片方の端部にダミーのワード線ＷＬを少なくとも１本配置しておくと良い。もちろん、メモリアレイＭＡＲＹの両側の端部にダミーのワード線ＷＬを配置しておくのがより好ましい。ダミーのワード線ＷＬは、複数のワード線ＷＬの端部に複数のワード線ＷＬと同じ第１ピッチで配置され、ＤＲＡＭの読出し、書込み、および消去等の動作には寄与せず、例えば、Ｖｃｃ又はＧｎｄ等の固定電位に接続されている。例えば、図２のワード線ＷＬ１がメモリアレイＭＡＲＹの端部に位置しているとすれば、このワード線ＷＬ１をダミーにしても良い。
次に、図１４に示すように、第６レジスト膜ＰＲ６およびエッチバックが施されたマスク膜ＭＳＫをマスクにして、露出された部分のシリサイドブロック膜ＳＢＬを、例えば、異方性エッチングにより除去する。つまり、選択ＭＩＳＦＥＴの第１ゲート電極Ｇ１の上面を覆っているシリサイドブロック膜ＳＢＬを除去する。その際に、第１ゲート電極Ｇ１上を覆っていた第１オフセットスペーサ膜ＯＳＦ１も除去され、第１ゲート電極Ｇ１を構成する多結晶シリコン膜（第１シリコン片）の上面が露出される。
次に、図１５に示すように、例えば、Ｏ２アッシングにより、第６レジスト膜ＰＲ６およびマスク膜ＭＳＫを除去する。領域Ｍにおいて、シリサイドブロック膜ＳＢＬは、第１ゲート電極Ｇ１の左右の側壁上に、第１サイドウォールＳＷ１を介して、等しい高さに残る。第１ゲート電極Ｇ１の側壁において、第１ゲート電極Ｇ１の左右に位置するシリサイドブロック膜ＳＢＬの先端の高さｒ２は等しい。ここで、高さの基準は、第１ゲート電極Ｇ１の底面、言い換えると、第１ゲート電極Ｇ１と第１ゲート絶縁膜ＧＩ１との界面とする。ここで、シリサイドブロック膜ＳＢＬの先端の高さｒ２は、マスク膜ＭＳＫの高さｒ１とほぼ等しいので、ｄ／４≦ｒ２≦３ｄ／４（ｄ：多結晶シリコン膜（第１シリコン片）の膜厚）となっている。領域Ｍにおいて、シリサイドブロック膜ＳＢＬは、選択ＭＩＳＦＥＴのソースおよびドレインを構成する第１のｎ−型半導体領域ＮＭ１と第１のｎ＋型半導体領域ＳＤ１の表面および素子分離膜ＳＴＩの表面を覆っている。
次に、図１６に示すように、半導体基板ＳＵＢ上に、領域Ｌを露出し、領域Ｍと領域Ｒを覆うパターンを有する第７レジスト膜ＰＲ７を形成する。次に、第７レジスト膜ＰＲ７をマスクに領域Ｌのシリサイドブロック膜ＳＢＬに異方性エッチングを施し、第２ゲート電極Ｇ２を構成する多結晶シリコン膜（第２シリコン片）の上面および周辺ＭＩＳＦＥＴの第２ソースおよび第２ドレインを構成する第２のｎ＋型半導体領域ＳＤ２の表面を露出させる。
なお、図１２から図１４を用いて説明した領域Ｍのシリサイドブロック膜ＳＢＬのエッチング工程と、図１６を用いて説明した領域Ｌのシリサイドブロック膜ＳＢＬのエッチング工程は、逆でも良い。後述するシリサイド膜形成工程までに、次の構成を持つシリサイドブロック膜ＳＢＬを準備できれば良い。その構成は、選択ＭＩＳＦＥＴの第１ゲート電極Ｇ１の上面、周辺ＭＩＳＦＥＴの第２ゲート電極Ｇ２の上面および周辺ＭＩＳＦＥＴの第２ソースおよび第２ドレインを構成する第２のｎ＋型半導体領域ＳＤ２の表面を露出している。更に、選択ＭＩＳＦＥＴのソースおよびドレインを構成する第１のｎ−型半導体領域ＮＭ１と第１のｎ＋型半導体領域ＳＤ１の表面を覆っている。
次に、図１７に示すように、半導体基板ＳＵＢ上に、シリサイド膜を形成するための高融点金属膜（例えば、ニッケル（Ｎｉ）膜）を、例えば、スパッタ法により堆積させる。次いで、高融点金属膜に熱処理を施し、第１ゲート電極Ｇ１上に第１シリサイド膜ＳＬＤ１、第２ゲート電極Ｇ２上に第２シリサイド膜ＳＬＤ２、周辺ＭＩＳＦＥＴの第２ソースおよび第２ドレインを構成する第２のｎ＋型半導体領域ＳＤ２の表面に第３シリサイド膜ＳＬＤ３を形成する。次いで、シリサイド化されずに残っている高融点金属膜を除去する。ここで、領域Ｍの選択ＭＩＳＦＥＴの第１ソースおよび第１ドレインを構成する第１のｎ−型半導体領域ＮＭ１と第１のｎ＋型半導体領域ＳＤ１の表面はシリサイドブロック膜ＳＢＬで覆われているのでシリサイド膜は形成されない。また、領域Ｒにおいて、抵抗素子ＲＥの抵抗部分は、シリサイド膜が形成されないようにシリサイドブロック膜ＳＢＬで覆われておりシリサイド膜は形成されない。また、高融点金属膜は、コバルト（Ｃｏ）、プラチナ（Ｐｔ）等でも良い。
次に、図１８に示すように、半導体基板ＳＵＢ上に、第１ゲート電極Ｇ１、第２ゲート電極Ｇ２および抵抗素子ＲＥを覆うようにストレスライナー膜ＳＬを形成する。ストレスライナー膜ＳＬは、窒化シリコン膜等の絶縁膜からなり、例えば、プラズマＣＶＤ法により形成する。ここで、領域Ｌにおいて、複数の周辺ＭＩＳＦＥＴの第２ゲート電極Ｇ２は所定の第３ピッチで互いに平行に配置されており、第３ピッチは、第１ゲート電極Ｇ１の配置ピッチである第１ピッチよりも小である。これにより、周辺ＭＩＳＦＥＴの第２ソースまたは第２ドレイン上のストレスライナー膜ＳＬの膜厚は、選択ＭＩＳＦＥＴの第１ソースまたは第１ドレイン上のストレスライナー膜ＳＬの膜厚よりも大きく、言い換えると、厚くなっている。
次に、図１９に示すように、ストレスライナー膜ＳＬ上に第１層間絶縁膜ＩＮＳ１を形成する。第１層間絶縁膜ＩＮＳ１は、選択ＭＩＳＦＥＴの第１ソースと第１ドレインおよび周辺ＭＩＳＦＥＴの第２ソースと第２ドレインを露出する第１開口を複数有している。領域Ｍにおいて、第１開口は、第１層間絶縁膜ＩＮＳ１だけでなく、ストレスライナー膜ＳＬ、シリサイドブロック膜ＳＢＬおよび第１オフセットスペーサ膜ＯＳＦ１をも貫通している。第１開口内は、第１金属導体膜ＰＬＵＧ１で埋められている。領域Ｌにおいては、第１開口は、第１層間絶縁膜ＩＮＳ１だけでなく、ストレスライナー膜ＳＬをも貫通しており、第１開口内は第１金属導体膜ＰＬＵＧ１で埋められている。第１金属導体膜ＰＬＵＧ１は、例えば、下層の窒化チタン（ＴｉＮ）膜と上層のタングステン（Ｗ）膜の積層膜からなる。
領域Ｍにおいて、選択ＭＩＳＦＥＴの第１ソース、第１ドレインおよび素子分離膜ＳＴＩを覆うようにシリサイドブロック膜ＳＢＬおよびオフセットスペーサ膜ＯＳＦ１が形成されているので、領域Ｍにおける第１開口を形成するためのエッチング工程において、半導体基板ＳＵＢまたは素子分離膜ＳＴＩが削れるのを防止または低減することができる。
領域Ｍの第１開口と領域Ｌにおける第１開口は同時に形成される。つまり、同じエッチング工程で形成される。前述したように、領域Ｌのストレスライナー膜ＳＬが領域Ｍのストレスライナー膜ＳＬよりも厚いので、領域Ｌにおいて、完全に第１開口を形成しようとすると、領域Ｍにおいては、オーバーエッチとなり、半導体基板ＳＵＢまたは素子分離膜ＳＴＩが削れてしまうという問題が発生する。しかしながら、本実施の形態によれば、領域Ｍにおける第１ソースおよび第１ドレインの表面および素子分離膜ＳＴＩの表面は、シリサイドブロック膜ＳＢＬおよびオフセットスペーサ膜ＯＳＦ１で覆われている。その為、ストレスライナー膜ＳＬのエッチングの際に領域Ｍにおいてオーバーエッチが防止または削減できる。特に、ストレスライナー膜ＳＬは窒化シリコン膜からなり、シリサイドブロック膜ＳＢＬおよびオフセットスペーサ膜ＯＳＦ１は、酸化シリコン膜からなるため、シリサイドブロック膜ＳＢＬおよびオフセットスペーサ膜ＯＳＦ１がエッチングストッパとして機能する。これにより、領域Ｍにおいて、半導体基板ＳＵＢの彫り込み、素子分離膜ＳＴＩの彫り込みを防止または低減することができる。
その後、第２層間絶縁膜ＩＮＳ２、ビット線ＢＬ、第３層間絶縁膜ＩＮＳ３、第２金属導体膜ＰＬＵＧ２および第４層間絶縁膜ＩＮＳ４を形成する。次いで、容量素子ＣＯＮを形成するための第４開口を形成し、その中に、下部電極ＥＬ１、容量膜ＣＩＮＳ、第１上部電極ＥＬ２および第２上部電極ＥＬ３を形成する。更に、領域Ｌにおいて、第４開口を形成した後、第３金属導体膜ＰＬＵＧ３を形成する。第２金属導体膜ＰＬＵＧ２および第３金属導体膜ＰＬＵＧ３は、第１金属導体膜ＰＬＵＧ１と同じ材料、同じ構造で形成する。
第１〜第４層間絶縁膜ＩＮＳ１〜ＩＮＳ４は、例えば、酸化シリコン膜またはＬｏｗ−ｋ膜または両者の積層構造からなる。また、第１〜第７レジスト膜ＰＲ１〜ＰＲ７は、例えば、ノボラック樹脂からなり、もちろん感光性を有する。
次に、本実施の形態の主要な特徴と効果について説明する。
選択ＭＩＳＦＥＴの第１ソースおよび第１ドレインを構成する第１のｎ＋型半導体領域ＳＤ１の表面にシリサイド膜を形成しないので、第１のｎ＋型半導体領域ＳＤ１を浅く形成でき、第１のｎ＋型半導体領域ＳＤ１の横方向の延びを低減できる。これにより、選択ＭＩＳＦＥＴの第１ゲート電極Ｇ１の長さを縮小することができ、半導体集積回路装置のチップサイズを小型化することができる。
選択ＭＩＳＦＥＴの第１ソースおよび第１ドレインを構成する第１のｎ＋型半導体領域ＳＤ１の表面にシリサイド膜を形成しないので、第１サイドウォールＳＷ１の幅を縮小することができ、半導体集積回路装置のチップサイズを小型化することができる。
選択ＭＩＳＦＥＴの第１ソースおよび第１ドレインを構成する第１のｎ＋型半導体領域ＳＤ１の表面にシリサイド膜を形成しないので、第１のｎ＋型半導体領域ＳＤ１の不純物濃度を低減することができ、それに伴いチャネル領域のチャネルドーズ量を低減できるのでＤＲＡＭセルの電荷保持特性を向上できる。更に、ＤＲＡＭセルのリフレッシュ回数を低減できるので、低消費電力化が可能となる。
選択ＭＩＳＦＥＴの第１ゲート電極Ｇ１の両側壁に存在するシリサイドブロック膜ＳＢＬの端部が等しい高さを有しているため、偶数番目のワード線ＷＬが選択された場合と奇数番目のワード線ＷＬが選択された場合における、ビット線ＢＬに付加される寄生容量が等しくなり、ＤＲＡＭの動作マージンを小さくすることができる。
マスク膜ＭＳＫのエッチバックを利用して選択的にシリサイドブロック膜ＳＢＬを除去するプロセスとしたことにより、例えば、特許文献２の熱酸化膜を用いる方法に比べ、熱負荷を低減できるので、半導体集積回路装置のチップサイズの小型化に有効な製法である。
マスク膜ＭＳＫのエッチバックを利用して選択的にシリサイドブロック膜ＳＢＬを除去するプロセスとした。これにより、例えば、特許文献２のホトリソグラフィ技術を用いて選択ＭＩＳＦＥＴのゲート電極部分のみ、シリサイドブロック膜を選択的に除去する方法に比べ、プロセスマージンを大きくでき、歩留りを向上することができる。
メモリアレイＭＡＲＹ領域を露出するラフパターンを有するレジスト膜を用いて、マスク膜ＭＳＫのエッチバックを行い、選択的にシリサイドブロック膜ＳＢＬを除去するプロセスとした。これにより、例えば、特許文献２のホトリソグラフィ技術を用いて選択ＭＩＳＦＥＴのゲート電極部分のみ、シリサイドブロック膜を選択的に除去する方法に比べ、製造コストを低減することができる。また、歩留りを向上させることができる。ラフパターンの加工には、高精度の露光装置は必要ないし、ラフパターンであるため、その工程の歩留りを向上させることができるからである。
メモリアレイ端部にダミーワード線を配置したことにより、マスク膜ＭＳＫのエッチバックした際に、メモリアレイＭＡＲＹ端部において、選択ＭＩＳＦＥＴの第１ソースまたは第１ドレインが露出し、その部分にもシリサイド膜が形成されてしまうのを防止することができる。
選択ＭＩＳＦＥＴの第１ソースおよび第１ドレイン上に、シリサイドブロック膜が残っているので、第１ソースまたは第１ドレイン上の層間絶縁膜に開口を形成する際に、開口形成時の基板の彫り込みを低減できる。特に、酸化シリコン膜からなるシリサイドブロック膜ＳＢＬ上に窒化シリコン膜からなるストレスライナー膜ＳＬが形成されている場合には、ストレスライナー膜ＳＬのエッチングの際のストッパとして機能するので、基板の彫り込みを防止または低減することができる。また、開口が素子分離膜ＳＴＩ上にずれた場合でも素子分離膜ＳＴＩの削り込みを低減できるという効果がある。これによりＤＲＡＭセルの電荷保持特性を向上できる。
（実施の形態２）
本実施の形態２は、上記実施の形態１の変形例に対応している。
実施の形態１の図１２におけるマスク膜ＭＳＫとして、無機絶縁膜であるアモルファスカーボン（α−Ｃ）膜を用いる。それ以外の部分は共通である。
アモルファスカーボン（α−Ｃ）膜は、プロピレン（Ｃ３Ｈ６）等の炭化水素化合物とアルゴン（Ａｒ）又はヘリウム（Ｈｅ）等の不活性ガスとを含む混合ガスを熱分解することにより形成する。次に、図１３に示したエッチング処理（エッチバック）は、Ｏ２アッシング処理にて行うが、他にもＯ３プラズマ、アンモニアプラズマによる処理も可能である。
この後、図１４以降は、実施の形態１と同様の製法で処理を行う。
なお、図１２で説明したマスク膜ＭＳＫの各部分での膜厚の関係は、アモルファスカーボン（α−Ｃ）膜の場合も同様である。
本実施の形態２においても、実施の形態１で説明したのと同様の効果を得ることができる。更に、実施の形態１で説明したフェノール系樹脂またはノボラック系樹脂に比べ安価な材料であるため、製造コストの更なる低減が可能である。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＢＬ ビット線
ＣＩＮＳ 容量膜
ＣＯＮ 容量素子
ＤＲ ＤＲＡＭ領域
ＥＬ１ 下部電極
ＥＬ２ 第１上部電極
ＥＬ３ 第２上部電極
Ｇ１ 第１ゲート電極
Ｇ２ 第２ゲート電極
ＧＩ１ 第１ゲート絶縁膜
ＧＩ２ 第２ゲート絶縁膜
ＩＯ Ｉ／Ｏ領域
ＩＮＳ１ 第１層間絶縁膜
ＩＮＳ２ 第２層間絶縁膜
ＩＮＳ３ 第３層間絶縁膜
ＩＮＳ４ 第４層間絶縁膜
ＬＧＣ ＬＯＧＩＣ回路領域
ＭＡＲＹ メモリアレイ
ＭＳＫ マスク膜
ＮＭ１ 第１のｎ−型半導体領域
ＮＭ２ 第２のｎ−型半導体領域
ＯＳＦ オフセットスペーサ膜
ＯＳＦ１ 第１オフセットスペーサ膜
ＯＳＦ２ 第２オフセットスペーサ膜
ＯＳＦ３ 第３オフセットスペーサ膜
ＰＣ 間接周辺回路
ＰＬＵＧ１ 第１金属導体膜
ＰＬＵＧ２ 第２金属導体膜
ＰＬＵＧ３ 第３金属導体膜
ＰＲ１ 第１レジスト膜
ＰＲ２ 第２レジスト膜
ＰＲ３ 第３レジスト膜
ＰＲ４ 第４レジスト膜
ＰＲ５ 第５レジスト膜
ＰＲ６ 第６レジスト膜
ＰＲ７ 第７レジスト膜
ＲＥ 抵抗素子
ＳＡ センスアンプ
ＳＢＬ シリサイドブロック膜
ＳＤ１ 第１のｎ＋型半導体領域
ＳＤ２ 第２のｎ＋型半導体領域
ＳＬ ストレスライナー膜
ＳＬＤ１ 第１シリサイド膜
ＳＬＤ２ 第２シリサイド膜
ＳＬＤ３ 第３シリサイド膜
ＳＭ 半導体集積回路装置
ＳＲ ＳＲＡＭ領域
ＳＴＩ 素子分離膜
ＳＵＢ 半導体基板
ＳＷ１ 第１サイドウォール
ＳＷ２ 第２サイドウォール
ＳＷ３ 第３サイドウォール
ＳＷＬ１ 第１サイドウォール絶縁膜
ＳＷＬ２ 第２サイドウォール絶縁膜
ＷＤ ワード線ドライバ
ＷＬ ワード線

Claims (20)

  1. 第１ＭＩＳＦＥＴと第１容量素子が直列接続されてなるＤＲＡＭセルが行列状に複数配置されたメモリアレイ領域と、複数の第２ＭＩＳＦＥＴが配置されたロジック回路領域とを有し、前記第１ＭＩＳＦＥＴは、第１ゲート電極と第１ソース領域および第１ドレイン領域を有し、前記第２ＭＩＳＦＥＴは、第２ゲート電極と第２ソース領域および第２ドレイン領域を有する半導体集積回路装置の製造方法であって、
    （ａ）その主面に、前記メモリアレイ領域と、前記ロジック回路領域とを有する半導体基板を準備する工程、
    （ｂ）前記メモリアレイ領域において、前記半導体基板の主面上に、前記第１ゲート電極となる、第１上面と第１側面を有する第１シリコン片を、前記ロジック回路領域において、前記半導体基板の主面上に、前記第２ゲート電極となる、第２上面と第２側面を有する第２シリコン片を形成する工程、
    （ｃ）前記メモリアレイ領域において、前記半導体基板の主面に、前記第１ソース領域および前記第１ドレイン領域となる、第１主面を有する一対の第１半導体領域を、前記ロジック回路領域において、前記半導体基板の主面に、前記第２ソース領域および前記第２ドレイン領域となる、第２主面を有する一対の第２半導体領域を形成する工程、
    （ｄ）前記メモリアレイ領域および前記ロジック回路領域において、前記半導体基板の前記主面上に、前記第１シリコン片の前記第１上面、前記第１半導体領域の前記第１主面、前記第２シリコン片の前記第２上面および前記第２半導体領域の前記第２主面を覆う第１絶縁膜を形成する工程、
    （ｅ）前記第１シリコン片および前記第１半導体領域を覆うように、前記第１絶縁膜上にマスク膜を形成する工程、
    （ｆ）前記ロジック回路領域を覆い、前記メモリアレイ領域を露出した第１ホトレジスト膜を設けた状態で、前記マスク膜に第１エッチングを施し、前記第１シリコン片の前記第１上面において、前記第１絶縁膜を露出させる工程、
    （ｇ）前記マスク膜から露出した前記第１絶縁膜に第２エッチングを施し、前記第１シリコン片の前記第１上面を露出する工程、
    （ｈ）前記メモリアレイ領域を覆い、前記ロジック回路領域を露出した第２ホトレジスト膜を設けた状態で、前記ロジック回路領域の前記第１絶縁膜に第３エッチングを施し、前記第２シリコン片の前記第２上面および前記第２半導体領域の前記第２主面を露出する工程、
    （ｉ）前記第１半導体領域の前記第１主面は、前記第１絶縁膜で覆われた状態で、前記第１絶縁膜から露出した、前記第１シリコン片の前記第１上面、前記第２シリコン片の前記第２上面および前記第２半導体領域の前記第２主面にシリサイド膜を形成する工程、
    を有する半導体集積回路装置の製造方法。
  2. 請求項１に記載の半導体集積回路装置の製造方法において、
    前記工程（ｅ）において、前記マスク膜は、前記第１半導体領域の上部の膜厚が、前記第１シリコン片の上部の膜厚よりも大きい。
  3. 請求項２に記載の半導体集積回路装置の製造方法において、
    前記マスク膜は、ノボラック樹脂、フェノール系樹脂またはポリイミド樹脂からなる有機膜またはアモルファスカーボンからなる無機膜からなる。
  4. 請求項１に記載の半導体集積回路装置の製造方法において、
    前記第１エッチングにより、前記第１半導体領域の上部における前記マスク膜の表面位置は、膜厚ｄを有する前記第１シリコン片の下面を基準にして、ｄ／４以上で３ｄ／４以下である。
  5. 請求項４に記載の半導体集積回路装置の製造方法において、
    前記第１エッチング後における前記マスク膜の前記表面位置は、前記第１ゲート電極の両側に位置する前記一対の第１半導体領域上で等しい。
  6. 請求項１に記載の半導体集積回路装置の製造方法において、更に、
    （ｊ）前記メモリアレイ領域において、前記第１半導体領域に隣接するように、前記半導体基板の主面に素子分離膜を形成する工程、
    （ｋ）前記工程（ｉ）の後に、前記メモリアレイ領域において、前記第１絶縁膜上に第２絶縁膜を形成する工程、
    （ｌ）前記工程（ｋ）の後に、前記第２絶縁膜に第４エッチングを施し、前記第２絶縁膜に、前記第１半導体領域の前記第１主面を露出する開口を形成する工程と、
    （ｍ）前記開口内に第１導電膜を形成する工程、
    を有し、
    前記第１絶縁膜は、前記メモリアレイ領域において、前記素子分離膜上を覆っており、
    前記工程（ｌ）において、前記開口は前記第１絶縁膜にも形成される。
  7. 請求項６に記載の半導体集積回路装置の製造方法において、更に、
    （ｎ）前記工程（ｋ）の前に、前記メモリアレイ領域において、前記第１絶縁膜上に第３絶縁膜を形成する工程を有し、
    前記第３絶縁膜は、前記メモリアレイ領域において、前記素子分離膜上を覆っており、
    前記工程（ｌ）において、前記開口は前記第３絶縁膜にも形成される。
  8. 請求項７に記載の半導体集積回路装置の製造方法において、
    前記第３絶縁膜は、窒化シリコン膜である。
  9. 請求項１に記載の半導体集積回路装置の製造方法において、
    前記半導体基板は、その主面に抵抗素子形成領域を有し、
    前記工程（ｂ）において、前記抵抗素子形成領域には、抵抗素子形成用の第３シリコン片が形成され、
    前記工程（ｉ）において、前記第３シリコン片は、前記第１絶縁膜で覆われている。
  10. 半導体基板表面において、第１方向に延在する複数のワード線と、
    前記半導体基板表面において、前記第１方向に交差する方向である第２方向に延在する複数のビット線と、
    前記ワード線と前記ビット線の交差部分に配置され、その各々が前記複数のワード線の内の１本および前記複数のビット線の内の１本に電気的に接続され、かつ、その各々が直列接続された第１ＭＩＳＦＥＴと容量素子とを有する複数のＤＲＡＭセルと、
    からなるメモリアレイ部と、
    前記メモリアレイ部の周囲に配置され、複数の第２ＭＩＳＦＥＴを有するロジック回路部と、
    を有し、
    前記第１ＭＩＳＦＥＴは、前記半導体基板表面に形成された第１ゲート電極と、前記第１ゲート電極を挟むように形成された前記第１ＭＩＳＦＥＴのソースおよびドレインとなる一対の第１半導体領域と、を有し、
    前記第２ＭＩＳＦＥＴは、前記半導体基板表面に形成された第２ゲート電極と、前記第２ゲート電極を挟むように形成された前記第２ＭＩＳＦＥＴのソースおよびドレインとなる一対の第２半導体領域と、を有し、
    前記第１ゲート電極の上面には第１シリサイド膜が形成されており、
    前記第２ゲート電極の上面には第２シリサイド膜が形成されており、
    前記一対の第２半導体領域の表面には第３シリサイド膜が形成されており、
    前記一対の第１半導体領域の一方の表面は、第１絶縁片で覆われており、シリサイド膜は形成されておらず、
    前記一対の第１半導体領域の他方の表面は、第２絶縁片で覆われており、シリサイド膜は形成されておらず、
    前記第１絶縁片は、前記第１ゲート電極の一方の側面に延在した第１端部を有し、前記第２絶縁片は、前記第１ゲート電極の他方の側面に延在した第２端部を有し、前記第１端部と前記第２端部の前記第1ゲート電極の下面からの高さは等しい半導体集積回路装置。
  11. 請求項１０に記載の半導体集積回路装置において、更に、
    前記第１半導体領域に接するように前記半導体基板表面に形成された第１素子分離膜を有し、前記第１絶縁片および前記第２絶縁片は、前記第１素子分離膜上まで延在している。
  12. 請求項１０に記載の半導体集積回路装置において、
    前記第１端部の前記第1ゲート電極の下面からの高さは、前記第１ゲート電極と前記第1シリサイド膜の合計膜厚の１/４以上かつ３/４以下である。
  13. 請求項１２に記載の半導体集積回路装置において、
    前記第１ゲート電極は、ポリシリコン膜からなる。
  14. 請求項１０に記載の半導体集積回路装置において、
    前記第１ゲート電極は、前記ワード線に電気的に接続されており、前記第１半導体領域の一方は前記ビット線に電気的に接続されており、前記第１半導体領域の他方は前記容量素子と電気的に接続されている。
  15. 直列接続された第１ＭＩＳＦＥＴと容量素子とからなるＤＲＡＭセルを複数有するメモリアレイ部と、
    前記メモリアレイ部の周囲に配置され、複数の第２ＭＩＳＦＥＴを有するロジック回路部と、
    を有する半導体集積回路装置であって、
    主面を有する半導体基板と、
    前記半導体基板の前記主面に形成され、平面視において、前記第１ＭＩＳＦＥＴを囲む第１素子分離膜と、前記２ＭＩＳＦＥＴを囲む第２素子分離膜と、
    前記半導体基板の前記主面に形成された、前記第１ＭＩＳＦＥＴの第１ゲート電極と、前記第２ＭＩＳＦＥＴの第２ゲート電極と、
    前記第１ゲート電極の両側に位置し、前記第１素子分離膜に接するように形成された一対の第１半導体領域と、前記第２ゲート電極の両側に位置し、前記第２素子分離膜に接するように形成された一対の第２半導体領域と、
    前記第１ゲート電極の上面に形成された第１シリサイド膜と、
    前記第２ゲート電極の上面に形成された第２シリサイド膜と、
    前記一対の第２半導体領域の表面に形成された第３シリサイド膜と、
    前記一対の第１半導体領域の表面にシリサイド膜を形成しないように、前記一対の第１半導体領域の表面を覆う第１絶縁膜と、
    前記第１、第２および第３シリサイド膜を覆うように前記半導体基板上に形成された第２絶縁膜と、
    前記第２絶縁膜上に形成された第３絶縁膜と、
    前記第２絶縁膜および前記第３絶縁膜を、その厚さ方向に貫通して形成され、前記第１半導体領域の一方に電気的に接続された第１導体片と、
    前記第２絶縁膜および前記第３絶縁膜を、その厚さ方向に貫通して形成され、前記第２半導体領域の一方に電気的に接続された第２導体片と、
    を有し、
    前記第１素子分離膜は、前記第１絶縁膜で覆われており、前記第２半導体領域の表面および前記第２素子分離膜は、前記第１絶縁膜で覆われておらず、
    前記第１導体片は、前記第１絶縁膜を、その厚さ方向に貫通して形成されている半導体集積回路装置。
  16. 請求項１５記載の半導体集積回路装置において、
    前記第１絶縁膜は酸化シリコン膜であり、前記第２絶縁膜は窒化シリコン膜である。
  17. 請求項１５記載の半導体集積回路装置において、
    前記第１半導体領域および前記第２半導体領域は、ｎ型であり、前記第２絶縁膜は、前記第１ＭＩＳＦＥＴのチャネル領域に引張り応力を与えるための応力を有する膜である。
  18. 請求項１６記載の半導体集積回路装置において、更に、
    前記第１半導体領域上を覆い、前記第１絶縁膜の下部に形成された第４絶縁膜を有し、
    前記第４絶縁膜は、前記第１素子分離膜上に延在しており、
    前記第１導体片は、前記第４絶縁膜を貫通している。
  19. 請求項１８記載の半導体集積回路装置において、
    前記第２半導体領域および前記第２素子分離膜は、前記第４絶縁膜で覆われていない。
  20. 請求項１５記載の半導体集積回路装置において、
    前記メモリアレイ部には、複数の前記第１ゲート電極が並列に配置されており、
    前記ロジック回路部には、前記第２ゲート電極が並列に配置されており、
    前記複数の第１ゲート電極の間隔は、前記複数の第２ゲート電極の間隔よりも大である。
JP2013148185A 2013-07-17 2013-07-17 半導体集積回路装置およびその製造方法 Pending JP2015023075A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013148185A JP2015023075A (ja) 2013-07-17 2013-07-17 半導体集積回路装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013148185A JP2015023075A (ja) 2013-07-17 2013-07-17 半導体集積回路装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2015023075A true JP2015023075A (ja) 2015-02-02

Family

ID=52487302

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013148185A Pending JP2015023075A (ja) 2013-07-17 2013-07-17 半導体集積回路装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP2015023075A (ja)

Similar Documents

Publication Publication Date Title
US11264454B2 (en) Integrated circuit device and method of manufacturing the same
US8212298B2 (en) Semiconductor storage device and methods of producing it
JP5241485B2 (ja) Ｓｏｃ用途のための高密度トレンチ・ベース不揮発性ランダム・アクセスｓｏｎｏｓメモリ・セルの構造及びこれを製造する方法
JP5847549B2 (ja) 半導体装置
US8269284B2 (en) Method of manufacturing semiconductor device, and semiconductor device
WO2009096001A1 (ja) 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法
US11482279B2 (en) SRAM cell, memory comprising the same, and electronic device
JP2006303451A (ja) 半導体装置及び半導体装置の製造方法
JP2008160129A (ja) 半導体集積回路装置およびその製造方法
JP2004253730A (ja) 半導体集積回路装置およびその製造方法
KR102342550B1 (ko) 반도체 장치
JP2011040458A (ja) 半導体装置およびその製造方法
US10818800B2 (en) Semiconductor structure and method for preparing the same
JPH11204753A (ja) 半導体集積回路装置の製造方法および半導体集積回路装置
TWI798757B (zh) 具有垂直閘極電晶體的半導體結構及其製備方法
JP4445353B2 (ja) 直接トンネル型半導体記憶装置の製造方法
WO2009096467A1 (ja) 半導体記憶装置
US6867445B2 (en) Semiconductor memory devices including different thickness dielectric layers for the cell transistors and refresh transistors thereof
JP2004228557A (ja) 半導体装置及びその製造方法
US20110316056A1 (en) Semiconductor device and method of manufacturing the same
US20240114690A1 (en) Three-dimensional memory device and method
JP2010177521A (ja) 半導体記憶装置の製造方法
JP2005183763A (ja) 不揮発性メモリを含む半導体装置の製造方法
KR20120132264A (ko) 반도체 장치 및 그 제조 방법
JP2015023075A (ja) 半導体集積回路装置およびその製造方法