JP2015023075A - 半導体集積回路装置およびその製造方法 - Google Patents
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Abstract
【課題】eDRAMのチップサイズの小型化を実現させる。
【解決手段】ロジック回路領域Lを第1マスクPR6で覆った状態で、DRAMのメモリアレイ領域Mに設けたマスク膜MSKにエッチバックを施すことにより、選択MISFETのソースおよびドレイン上のシリサイドブロック膜SBLを残しながら、ゲート電極G1上のシリサイドブロック膜SBLを選択的に除去する。メモリアレイ領域Mを第2マスクで覆った状態で、ロジック回路領域LのMISFETのゲート電極G2表面およびソースおよびドレイン表面のシリサイドブロック膜SBLを除去する。そして、このシリサイドブロック膜SBLを利用して、選択MISFETのゲート電極G1、ロジック回路領域LのMISFETのゲート電極G2、および、ロジック回路領域LのMISFETのソースおよびドレインにシリサイド膜を形成する。
【選択図】図14
【解決手段】ロジック回路領域Lを第1マスクPR6で覆った状態で、DRAMのメモリアレイ領域Mに設けたマスク膜MSKにエッチバックを施すことにより、選択MISFETのソースおよびドレイン上のシリサイドブロック膜SBLを残しながら、ゲート電極G1上のシリサイドブロック膜SBLを選択的に除去する。メモリアレイ領域Mを第2マスクで覆った状態で、ロジック回路領域LのMISFETのゲート電極G2表面およびソースおよびドレイン表面のシリサイドブロック膜SBLを除去する。そして、このシリサイドブロック膜SBLを利用して、選択MISFETのゲート電極G1、ロジック回路領域LのMISFETのゲート電極G2、および、ロジック回路領域LのMISFETのソースおよびドレインにシリサイド膜を形成する。
【選択図】図14
Description
本発明は、半導体集積回路装置およびその製造方法に関し、例えば、DRAMとロジック回路を混載したeDRAMに関する。
例えば、eDRAM(Embedded Dynamic Random Access Memory)の中のDRAMは、例えば、半導体基板主面の第1方向に延びる複数のワード線と、第1方向と交差する第2方向に延びる複数のビット線と、ワード線とビット線との交差部分に配置され、ワード線とビット線とに電気的に接続された複数のDRAMセルとを有している。
DRAMセルは、1個の選択MISFET(Metal Insulator Field Effect Transistor)と、これに直列接続された1個の容量素子とで構成されている。選択MISFETは、ワード線と一体形成されたゲート電極、ソースおよびドレインを構成する半導体領域で構成されており、ソースおよびドレインの一方がビット線に、他方が容量素子に電気的に接続されている。
ロジック回路は、pチャネル型MISFET(pMISFET)とnチャネル型MISFET(nMISFET)で構成されている。pMISFETはゲート電極、ソースおよびドレインを構成するp型の半導体領域を有し、nMISFETはゲート電極、ソースおよびドレインを構成するn型半導体領域を有している。
eDRAMにおいては、ロジック回路およびDRAMの高性能化、高速化の観点から、サリサイド技術が適用されている。つまり、選択MISFETのゲート電極の表面およびソースおよびドレインを構成する半導体領域の表面には、低抵抗のシリサイド膜が形成されている。更に、ロジック回路を構成するpMISFETおよびnMISFETのゲート電極の表面およびソースおよびドレインを構成する半導体領域の表面にもシリサイド膜が形成されている。
しかしながら、特許文献1には、DRAMのゲート抵抗を低減しながらリフレッシュタイムを保持するために、シリサイドブロッキング膜を用い、選択MISFETのソース領域およびドレイン領域にはシリサイド膜を形成せずに、ゲート電極だけ選択的にシリサイド化する技術思想が開示されている。ただ、シリサイドブロッキング膜の具体的な利用方法については記載がない。
更に、特許文献2には、特許文献1と同様の課題に対して、ゲート電極を覆うキャップ絶縁膜とソース領域およびドレイン領域の表面に形成した熱酸化膜を利用する技術が開示されている。キャップ絶縁膜と熱酸化膜を利用し、選択MISFETのソース領域およびドレイン領域にはシリサイド膜を形成することなく、選択用MISFETのゲート電極と、ロジック回路のpMISFETおよびnMISFETのゲート電極、ソース領域およびドレイン領域にシリサイド膜を形成する技術が開示されている。
特許文献2に開示された、選択MISFETのソース領域およびドレイン領域の表面に形成した熱酸化膜を利用する方法は、熱酸化膜形成用の熱処理でソース領域およびドレイン領域の不純物が拡散してしまうため、より一層の小型化が求められるeDRAMへの適用には適さない。
従って、eDRAMのチップサイズの小型化を達成する技術が求められている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、ロジック回路領域を第1マスクで覆った状態で、DRAMのメモリアレイ領域に設けたマスク膜にエッチバックを施すことにより、選択MISFETのソースおよびドレインを構成する半導体領域上のシリサイドブロック膜を残しながら、ゲート電極上のシリサイドブロック膜を選択的に除去する。メモリアレイ領域を第2マスクで覆った状態で、ロジック回路領域のMISFETのゲート電極表面およびソースおよびドレインを構成する半導体領域表面のシリサイドブロック膜を除去する。そして、このシリサイドブロック膜を利用して、選択MISFETのゲート電極、ロジック回路領域のMISFETのゲート電極、および、ロジック回路領域のMISFETのソースおよびドレインを構成する半導体領域にシリサイド膜を形成するものである。
前記一実施の形態によれば、eDRAMのチップサイズの小型化を達成することができる。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
(実施の形態1)
図1(a)は、本実施の形態に係る半導体集積回路装置SMの構成を示す平面図である。半導体集積回路装置SMは、DRAMが配置されたDRAM領域DR、SRAM(Static Random Access Memory)が配置されたSRAM領域SR、ロジック回路が配置されたロジック回路領域LGCおよびI/O(Input/Output)回路が配置されたI/O領域IOを有している。DRAM領域DR、SRAM領域SR、ロジック回路領域LGCおよびI/O領域IOは、シリコンからなる半導体チップ(半導体基板)の主面に形成されている。ロジック回路領域LGCには、図示しないが、例えば、演算装置であるCPU、電源回路等が形成されている。SRAM領域SRは、行列状に配置された複数のSRAMセルと、SRAMセルの読出し、書込み、消去等の動作を行うSRAM周辺回路(図示せず)が形成されている。I/O領域IOには、図示しないが、入出力バッファ回路等が形成されており、I/O領域IOは、半導体チップと外部とのインターフェースを取るための回路であるため、DRAM領域DR、SRAM領域SR、ロジック回路領域LGCを取り囲むように半導体チップの縁に沿って形成されている。CPU、電源回路、SRAMセル、SRAM周辺回路および入出力バッファ回路は、前述のpMISFETおよびnMISFETにより構成されている。また、ロジック回路領域LGC又はI/O領域IOには、後述する抵抗素子が含まれている。
図1(a)は、本実施の形態に係る半導体集積回路装置SMの構成を示す平面図である。半導体集積回路装置SMは、DRAMが配置されたDRAM領域DR、SRAM(Static Random Access Memory)が配置されたSRAM領域SR、ロジック回路が配置されたロジック回路領域LGCおよびI/O(Input/Output)回路が配置されたI/O領域IOを有している。DRAM領域DR、SRAM領域SR、ロジック回路領域LGCおよびI/O領域IOは、シリコンからなる半導体チップ(半導体基板)の主面に形成されている。ロジック回路領域LGCには、図示しないが、例えば、演算装置であるCPU、電源回路等が形成されている。SRAM領域SRは、行列状に配置された複数のSRAMセルと、SRAMセルの読出し、書込み、消去等の動作を行うSRAM周辺回路(図示せず)が形成されている。I/O領域IOには、図示しないが、入出力バッファ回路等が形成されており、I/O領域IOは、半導体チップと外部とのインターフェースを取るための回路であるため、DRAM領域DR、SRAM領域SR、ロジック回路領域LGCを取り囲むように半導体チップの縁に沿って形成されている。CPU、電源回路、SRAMセル、SRAM周辺回路および入出力バッファ回路は、前述のpMISFETおよびnMISFETにより構成されている。また、ロジック回路領域LGC又はI/O領域IOには、後述する抵抗素子が含まれている。
図1(b)は、DRAM領域DRに配置されたDRAMのレイアウトを示す平面図であり、DRAMは、メモリアレイMARYと、センスアンプSAおよびワード線ドライバWD等のDRAMセルの読出し、書込みおよび消去を実行するための直接周辺回路と、それ以外の、制御回路および入出力回路等の間接周辺回路PCとを有している。後述するが、メモリアレイMARYには複数のDRAMセルが行列状に配置されている。図1(b)では、メモリアレイMARY、センスアンプSA、ワード線ドライバWDおよび間接周辺回路PCを示している。
図2はDRAMの一部分であるメモリアレイMARYと直接周辺回路の等価回路図である。図2には、代表的に5本のワード線(WL1〜WL5)、5本のビット線(BL1〜BL5)およびそれらに接続されたDRAMセルと直接周辺回路を示している。DRAMセルは、直列接続された1個の選択MISFET(第1MISFET)と1個の容量素子とで構成されており、この容量素子に「0」または「1」の情報が蓄積される。複数のDRAMセルは、半導体基板の主面に行列状に配置され、第1方向に延びる複数のワード線WLと、第1方向と交差する第2方向に延びる複数のビット線BLとに電気的に接続されている。各DRAMセルは、ワード線WLとビット線BLの交差部分に配置されており、その交差を構成するワード線WLとビット線BLに電気的に接続されている。第1方向に延びる複数のワード線WLの各々は第2方向に第1ピッチで配置されており、第2方向に延びる複数のビット線BLの各々は第1方向に第2ピッチで配置されている。複数のワード線WLの各々はワード線ドライバWDおよびX−セレクタに電気的に接続されており、X−セレクタに入力されたロウアドレスにより、ワード線ドライバWDを介して所定のワード線WLが選択される。複数のビット線BLの各々はセンスアンプSAおよびY−セレクタに電気的に接続されており、選択されたワード線WLに接続された複数のDRAMセルの情報が複数のビット線BLおよびセンスアンプを介してY−セレクタに入力される。Y−セレクタに入力されたカラムアドレスにより、Y−セレクタに入力された複数のDRAMセルの情報の中の、特定の情報がデータ出力される。
図3は、本実施の形態の半導体集積回路装置SMの要部断面図である。領域MはDRAMのメモリアレイMARYの形成領域であり、ここでは2個のDRAMセルを表している。領域Lは例えばロジック回路領域LGCであり、ここではn型MISFETのみを周辺MISFET(第2MISFET)として示す。領域Rは抵抗素子形成領域で、抵抗素子REを示す。なお、前述のSRAM領域SR、I/O領域IO、および、DRAM領域DRの直接周辺回路と間接周辺回路を構成するnMISFETも図3の領域Lにおける周辺MISFETと同様の構造である。
半導体集積回路装置SMは、例えば、p型シリコンからなる半導体基板SUBを用いて形成される。半導体基板SUBは、支持基板、絶縁層、p型シリコン基板がこの順に積層されたSOI(Silicon On Insulator)基板を用いても良い。もちろん半導体基板SUB、SOI基板において、p型シリコンに代えてn型シリコンを用いても良い。
DRAMセルは、直列接続された1個のn型の選択MISFET(第1MISFET)と1個の容量素子CONからなる。選択MISFETは、p型半導体基板SUBの表面に形成され、第1ゲート電極G1、第1ソースおよび第1ドレインを有する。第1ソースおよび第1ドレインはDRAMセルの動作により入れ替わるが、説明の便宜上、容量素子CONに接続される側を第1ソースと呼び、ビット線BLに接続される側を第1ドレインと呼ぶ。
p型半導体基板SUBの表面にp型ウエル領域(図示しない)を設け、p型ウエル内に選択MISFETを形成しても良い。その場合、p型ウエルをn型ウエル領域で平面的および断面的に囲む構造にし、p型ウエルをp型半導体基板SUBから電気的に分離する。本実施の形態の説明で半導体基板SUBとは、p型ウエル領域を有する場合も含んだ意味である。
選択MISFETの第1ゲート電極G1は、半導体基板SUBの表面に第1ゲート絶縁膜GI1を介して形成されている。第1ゲート電極G1は、例えば、多結晶シリコン膜(第1シリコン片)で形成されており、多結晶シリコン膜の上面には第1シリサイド膜SLD1が形成されている。第1ゲート電極G1は、図3の紙面に垂直な方向に延在しており、図2に示したワード線WLを構成しているので、第1シリサイド膜SLD1により、ワード線WLの低抵抗化が図られている。第1シリサイドSLD1は、例えばニッケルシリサイド(NiSi)膜である。
選択MISFETの第1ソースと第1ドレインは、各々が第1のn−型半導体領域NM1と第1のn+型半導体領域SD1とで構成されており、第1のn+型半導体領域SD1の不純物濃度は第1のn−型半導体領域NM1の不純物濃度よりも大、すなわち高濃度である。また、第1のn+型半導体領域SD1とp型半導体基板SUBが作るPN接合は、第1のn−型半導体領域NM1とp型半導体基板SUBが作るPN接合よりも深い。また、選択MISFETの第1ソースおよび第1ドレインは、半導体基板SUBの表面に形成された素子分離膜STIに接している。つまり、選択MISFETは、半導体基板SUBの表面において、素子分離膜STIで囲まれた領域(活性領域と呼ぶ)に形成されている。2個の選択MISFETは第1ドレインを共通としてビット線BLに接続されており、かつ、第1ドレインに対して対称に配置されている。2個の選択MISFETは1個の活性領域内に配置されている。
選択MISFETの第1ゲート電極G1の下部に位置する半導体基板SUBの表面、つまり、選択MISFETのチャネル形成領域には、選択MISFETの閾値を調整するためにp型の不純部、例えばボロン等がイオン打ち込みされた不純物導入領域が存在し、この不純物導入領域を、チャネルドーズ層と呼ぶ。
選択MISFETの第1ゲート電極G1の側壁には、第1オフセットスペーサ膜OSF1が第1ゲート電極G1の側壁に接するように形成されている。後述するが、第1オフセットスペーサ膜OSF1は、第1のn−型半導体領域NM1を形成するためのイオン打ち込み工程で使用され、第1ゲート電極G1と第1のn−型半導体領域NM1のオーバーラップ量を低減するための膜である。従って、選択MISFETの第1ソース側および第1ドレイン側の第1ゲート電極G1の側壁に形成されている。メモリアレイMARYが形成される領域Mにおいて、第1オフセットスペーサ膜OSF1は、第1ゲート電極G1の側壁だけでなく、選択MISFETの第1ソース、第1ドレインおよび素子分離膜の上に存在し、選択MISFETの第1ソース、第1ドレインおよび素子分離膜を覆っている。
選択MISFETの第1ゲート電極G1の側壁には、更に、第1サイドウォール絶縁膜SWL1と第2サイドウォール絶縁膜SWL2がこの順に積層されて構成された第1サイドウォールSW1が形成されている。第1サイドウォール絶縁膜SWL1は、第1ゲート電極G1の側壁と半導体基板SUBの主面に沿って形成されており、第1サイドウォール絶縁膜SWL1と第1ゲート電極G1の側壁および半導体基板SUBの主面との間には、第1オフセットスペーサ膜OSF1が介在している。第2サイドウォール絶縁膜SWL2は、第1サイドウォール絶縁膜SWL1より厚く形成されている。第1サイドウォール絶縁膜SWL1と第2サイドウォール絶縁膜SWL2は、第1ゲート電極G1の側壁に垂直な方向において、所定の幅を有する第1サイドウォールSW1を構成している。後述するが、第1ゲート電極G1の側壁上の第1サイドウォールSW1をマスクにして第1のn+型半導体領域SD1を形成するためのイオン打ち込みを行う。つまり、第1のn+型半導体領域SD1は、第1サイドウォールSW1に対して自己整合で形成されている。
第1サイドウォールSW1の外側にはシリサイドブロック膜SBLが存在している。シリサイドブロック膜SBLは、例えば、酸化シリコン膜からなり、シリサイド膜を形成したくない領域を覆っている。つまり、領域Mにおいては、選択MISFETの第1ソースおよび第1ドレインとなる第1のn+型半導体領域SD1は覆われており、第1ゲート電極G1は覆われていない。従って、シリサイドブロック膜SBLの端部が第1ゲート電極G1の側壁上、詳細には、第2サイドウォール絶縁膜SWL2上に位置している。シリサイドブロック膜SBLの端部のうち、第1ソース側を第1端部、第1ドレイン側を第2端部とすると、半導体基板SUBの表面を基準にして、第1端部と第2端部とは等しい高さに位置している。また、第1ゲート電極G1の下面(つまり、第1ゲート電極G1と第1ゲート絶縁膜GI1との界面)を基準にしても両者の高さは等しい。更に、第1ゲート電極G1の下面を基準とした第1端部と第2端部の高さr2は、第1ゲート電極G1の膜厚dに対してd/4≦r2≦3d/4の範囲にある。ここで、第1ゲート電極G1の膜厚dは、第1ゲート電極G1表面の第1シリサイド膜SLD1形成前のものである。しかし、第1シリサイド膜SLD1形成後における、第1シリサイド膜SLD1を含む第1ゲート電極G1の膜厚d´は、第1シリサイド膜SLD1形成前の第1ゲート電極G1の膜厚とほぼ等しいので、d´/4≦r2≦3d´/4の関係も成立している。
選択MISFETにおいては、第1ゲート電極G1の上面は第1シリサイド膜SLD1で覆われているが、第1ソースおよび第1ドレインとなる第1のn−型半導体領域NM1と第1のn+型半導体領域SD1の表面にはシリサイド膜は形成されていない。
更に、選択MISFETは、ストレスライナー膜SLで覆われている。ストレスライナー膜SLは、例えば窒化シリコン膜等の絶縁膜で形成されており、選択MISFETのチャネル形成領域に引張り応力を印加できるような応力を有しており、選択MISFETの電流駆動能力を向上させている。
ストレスライナー膜SLを覆うように、半導体基板SUB上に第1層間絶縁膜INS1が形成されており、第1層間絶縁膜INS1、ストレスライナー膜SL、シリサイドブロック膜SBLおよび第1オフセットスペーサ膜OSF1には、それらを貫通する複数の第1開口が形成されており、各々の第1開口内は第1金属導体膜PLUG1で埋められている。因みに、選択MISFETの第1ソースおよび第1ドレインに対応する部分には第1金属導体膜PLUG1が形成されている。
第1層間絶縁膜INS1上には第2層間絶縁膜INS2が形成されており、第2層間絶縁膜INS2は、第1層間絶縁膜INS1の表面に露出した複数の第1金属導体膜PLUG1を覆っている。第2層間絶縁膜INS2に設けられた第2開口は、選択MISFETの第1ドレインに接続された第1金属導体膜PLUG1上に位置し、第2層間絶縁膜INS2上および第2開口内に設けられた第1金属膜からなるビット線BLが、第1金属導体膜PLUG1を介して、選択MISFETの第1ドレインに電気的に接続されている。ビット線BLは、第1ゲート電極G1で構成されたワード線WLと交差する方向に延びている。
ビット線BLを覆うように第3層間絶縁膜INS3が形成されている。第3層間絶縁膜INS3および第2層間絶縁膜INS2は、それらを貫通する複数の第3開口を有しており、第3開口内には第2金属導体膜PLUG2が形成されている。選択MISFETの第1ソースに接続された第1金属導体膜PLUG1に電気的に接続するように、第1金属導体膜PLUG1上に第2金属導体膜PLUG2が積層されている。
第3層間絶縁膜INS3上には第4層間絶縁膜INS4が形成されており、第4層間絶縁膜INS4は、第3層間絶縁膜INS3の表面に露出した複数の第2金属導体膜PLUG2を覆っている。DRAMセルの容量素子CONは、下部電極EL1、容量膜CINS、第1上部電極EL2および第2上部電極EL3を有しており、第4層間絶縁膜INS4に設けられた第4開口内に形成されている。第4開口に第2金属導体膜PLUG2の頭が露出しており、下部電極EL1は、第4開口の内壁および第4開口内部の第3層間絶縁膜INS3表面および第2金属導体膜PLUG2の上に形成されている。下部電極EL1は、選択MISFETの第1ソースに電気的に接続された第2金属導体膜PLUG2に電気的に接続されている。容量膜CINSおよび第1上部電極EL2は、下部電極EL1上に形成されており、第2上部電極EL3は第1上部電極EL2の上に形成されている。下部電極EL1、容量膜CINS、第1上部電極EL2および第2上部電極EL3は、第4開口を埋めるように第4開口内に形成されている。下部電極EL1は、例えば窒化チタン膜であり、容量膜CINSは、例えばジルコニウムオキサイド膜又はタンタルオキサイド膜である。第1上部電極EL2は、例えば窒化チタン膜であり、第2上部電極EL3は、例えばタングステン膜である。容量素子CONが形成されている第4開口は、第3開口よりも平面的な径が大きい。
次に、図3の領域Lに示した周辺MISFETについて説明する。周辺MISFETの第2ゲート電極G2は、半導体基板SUBの表面に第2ゲート絶縁膜GI2を介して形成されている。第2ゲート電極G2は、例えば多結晶シリコン膜(第2シリコン片)で形成されており、その上面には第2シリサイド膜SLD2が形成されている。
周辺MISFETの第2ソースおよび第2ドレインは、各々が第2のn−型半導体領域NM2と第2のn+型半導体領域SD2とで構成されており、第2のn+型半導体領域SD2の不純物濃度は第2のn−型半導体領域NM2の不純物濃度よりも大、すなわち高濃度である。また、周辺MISFETの第2ソースおよび第2ドレインは、半導体基板SUBの表面に形成された素子分離膜STIに接している。つまり、周辺MISFETは、半導体基板SUBの表面において、素子分離膜STIで囲まれた活性領域に形成されている。
周辺MISFETの第2ゲート電極G2の側壁には、第2オフセットスペーサ膜OSF2が第2ゲート電極G2の側壁に接するように形成されている。後述するが、第2オフセットスペーサ膜OSF2は、n−型半導体領域NM2を形成するためのイオン打ち込み工程で使用され、第2ゲート電極G2とn−型半導体領域NM2のオーバーラップ量を低減するための膜である。従って、周辺MISFETの第2ソース側および第2ドレイン側の第2ゲート電極G2の側壁に形成されている。
周辺MISFETの第2ゲート電極G2の側壁には、更に、第1サイドウォール絶縁膜SWL1と第2サイドウォール絶縁膜SWL2がこの順に積層されている。第1サイドウォール絶縁膜SWL1は、第2ゲート電極G2の側壁と半導体基板SUBの主面に沿って形成されている。第1サイドウォール絶縁膜SWL1と第2ゲート電極G2の側壁の間には、第2オフセットスペーサ膜OSF2が介在しているが、第1サイドウォール絶縁膜SWL1と半導体基板SUBの主面との間には、第2オフセットスペーサ膜OSF2は介在していない。この部分が、選択MISFETと構造の異なる点である。
第2サイドウォール絶縁膜SWL2は、第1サイドウォール絶縁膜SWL1より厚く形成されている。後述するが、第1サイドウォール絶縁膜SWL1と第2サイドウォール絶縁膜SWL2は、第2ゲート電極G2の側壁に垂直な方向において、所定の幅を有する第2サイドウォールSW2を構成している。第2ゲート電極G2の側壁上に残った第2サイドウォールSW2をマスクにして第2のn+型半導体領域SD2を形成するためのイオン打ち込みがされる。つまり、第2のn+型半導体領域SD2は、第2サイドウォールSW2に対して自己整合で形成されている。
周辺MISFETの第2ゲート電極G2の側壁に形成された第2サイドウォールSW2は、選択MISFETの第1ゲート電極G1の側壁に形成された第1サイドウォールSW1と同じ膜で、等しい幅にしている。ただし、選択MISFETの第1ゲート電極G1の側壁に形成された第1サイドウォールSW1の幅を周辺MISFETの第2ゲート電極G2の側壁に形成された第2サイドウォールSW2の幅よりも大きく又は広くすることも可能である。
第2サイドウォールSW2の外側にはシリサイドブロック膜SBLが存在している。シリサイドブロック膜SBLは、例えば、酸化シリコン膜からなり、シリサイド膜を形成したくない領域を覆っている。つまり、領域Lにおいては、全域でシリサイドブロック膜を除去しているので、周辺MISFETの第2ソースおよび第2ドレインとなる第2のn+型半導体領域SD2、および第2ゲート電極G2は、シリサイドブロック膜SBLで覆われていない。また、素子分離膜STIの主面もシリサイドブロック膜SBLから露出している。ただし、シリサイドブロック膜の除去を異方性のドライエッチングで行っているために、段差部分に部分的に残ってしまうため、第2サイドウォールSW2の外側にはシリサイドブロック膜SBLが残っている。
周辺MISFETにおいては、第2ゲート電極G2の上面は第2シリサイド膜SLD2で覆われており、ソースおよびドレインとなる第2のn+型半導体領域SD2の表面も第3シリサイド膜SLD3で覆われている。
更に、周辺MISFETも、ストレスライナー膜SLで覆われている。ストレスライナー膜SLは、例えば窒化シリコン膜等の絶縁膜で形成されており、周辺MISFETのチャネル形成領域に引張り応力を印加できるような応力を有しており、周辺MISFETの電流駆動能力を向上させている。
ストレスライナー膜SLを覆うように、半導体基板SUB上に第1層間絶縁膜INS1が形成されており、第1層間絶縁膜INS1とストレスライナー膜SLには、それらを貫通する複数の第1開口が形成されており、各々の第1開口内には第1金属導体膜PLUG1が形成されている。因みに、周辺MISFETの第2ソースおよび第2ドレインに対応する部分には第1金属導体膜PLUG1が形成されている。
第1層間絶縁膜INS1上には、第2層間絶縁膜INS2が形成されており、第2層間絶縁膜INS2は、第1層間絶縁膜INS1の表面に露出した複数の第1金属導体膜PLUG1を覆っている。第2層間絶縁膜INS2上には、第3層間絶縁膜INS3が形成されている。第3層間絶縁膜INS3および第2層間絶縁膜INS2は、それらを貫通する複数の第3開口を有しており、第3開口内には第2金属導体膜PLUG2が形成されている。周辺MISFETの第2ソース、第2ドレインに接続された第1金属導体膜PLUG1に電気的に接続するように、第1金属導体膜PLUG1上に第2金属導体膜PLUG2が積層されている。
第3層間絶縁膜INS3上には第4層間絶縁膜INS4が形成されている。第4層間絶縁膜INS4は、第3層間絶縁膜INS3の表面から露出した複数の第2金属導体膜PLUG2を覆うように形成されている。第4層間絶縁膜INS4は、複数の第4開口を有しており、第4開口は第3金属導体膜PLUG3で埋められている。第3金属導体膜PLUG3は、その下に位置する第2金属導体膜PLUG2上に積層されている。
図示しないが、第4層間絶縁膜INS4、第3金属導体膜PLUG3の上には、更なる層間絶縁膜並びに金属膜が形成され多層配線構造が実現されている。
次に、図3の領域Rに示した抵抗素子REについて説明する。半導体基板SUBの表面には酸化シリコン膜からなる素子分離膜STIが形成されており、その上に、多結晶シリコン膜からなる抵抗素子REが形成されている。多結晶シリコン膜の少なくとも抵抗として機能する部分は、シリサイド膜を形成したくないので、シリサイドブロック膜SBLで覆われている。このシリサイドブロック膜SBLは、例えば酸化シリコン膜からなり、領域Mにも同時に形成され、選択MISFETの第1ゲート電極G1に選択的に第1シリサイド膜SLD1を形成し、選択MISFETの第1ソースおよび第1ドレインにシリサイド膜を形成しないように選択MISFETの第1ソースおよび第1ドレインを被覆する膜として使用されている。
図4〜図19は、本実施の形態の半導体集積回路装置の製造方法を示す要部断面図である。まず、図4に示すように、p型半導体基板を準備し、MISFETを形成する活性領域を規定する素子分離膜STIを形成する。素子分離膜STIは、半導体基板SUBに素子分離溝を形成し、その中に絶縁膜(例えば、酸化シリコン膜)を埋め込み、CMP技術などを用いて表面が半導体基板SUBの表面の高さとほぼ等しい高さとなるよう研磨することにより形成する。
次に、半導体基板SUBの表面に第1ゲート絶縁膜GI1および第2ゲート絶縁膜GI2を形成する。第1ゲート絶縁膜GI1と第2ゲート絶縁膜GI2は、同一工程で形成し等しい膜厚とする。第1ゲート絶縁膜GI1と第2ゲート絶縁膜GI2は、酸化シリコン膜または酸窒化シリコン膜等からなる。ここで、第1ゲート絶縁膜GI1の膜厚を第2ゲート絶縁膜GI2の膜厚よりも大にして、DRAMセルのリークを低減してもよい。第1ゲート絶縁膜GI1、第2ゲート絶縁膜GI2および素子分離膜STI上に第1ゲート電極G1、第2ゲート電極G2および抵抗素子REとなる導電膜を選択的に形成する。この導電膜は、多結晶シリコン膜である。第1ゲート電極G1、第2ゲート電極G2および抵抗素子REは、それぞれ、第1シリコン片、第2シリコン片および第3シリコン片にて形成されている。
次に、図5に示すように、半導体基板SUB上にオフセットスペーサ膜OSFを形成する。オフセットスペーサ膜OSFは、酸化シリコン膜であり、例えば、CVD法またはALD法をもちいて、第1ゲート電極G1、第2ゲート電極G2および抵抗素子REの上面および側面を覆うように形成する。
次に、図6に示すように、領域Mを選択的に覆う第1レジスト膜PR1をオフセットスペーサ膜OSF上に形成する。更に、第1レジスト膜PR1をマスクとしてオフセットスペーサ膜OSFに異方性エッチングを施し、領域Lにおいての第2ゲート電極G2の側壁上にのみ選択的に第2オフセットスペーサ膜OSF2を形成する。また、領域Rにおいても、抵抗素子REの側壁上にのみ選択的に第3オフセットスペーサ膜OSF3を形成する。領域Mの全域においては、堆積されたオフセットスペーサ膜OSFがそのまま残る。つまり、第1ゲート電極G1の上面および側壁、さらに半導体基板SUBの表面並びに素子分離膜STI表面を覆う第1オフセットスペーサ膜OSF1が形成される。
次に、図7に示すように、領域Mを覆い、領域Lおよび領域Rを露出する第2レジスト膜PR2を半導体基板SUB上に形成する。第2レジスト膜PR2をマスクに、領域Lおよび領域Rにn型不純物(例えば、リンまたはヒ素)をイオン打ち込みすることにより、周辺MISFETの第2のn−型半導体領域NM2および所定の抵抗値を有する抵抗素子REを形成する。n型不純物を第2オフセットスペーサ膜OSF2の外からイオン打ち込みすることにより、第2のn−型半導体領域NM2と第2ゲート電極G2のオーバーラップ量を低減することができるので、周辺MISFETのゲート長を低減できるという効果がある。
次に、図8に示すように、領域Lおよび領域Rを覆い、メモリアレイMARYの領域Mを露出する第3レジスト膜PR3を半導体基板SUB上に形成する。第3レジスト膜PR3をマスクに、領域Mにn型不純物(例えば、リンまたはヒ素)をイオン打ち込みすることにより、選択MISFETの第1のn−型半導体領域NM1を形成する。n型不純物を第1オフセットスペーサ膜OSF1の外からイオン打ち込みすることにより、第1のn−型半導体領域NM1と第1ゲート電極G1のオーバーラップ量を低減することができるので、選択MISFETのゲート長を低減できるという効果がある。第1のn−型半導体領域NM1の不純物濃度は、第2のn−型半導体領域NM2の不純物濃度より小、すなわち低濃度としており、DRAMセルのリーク電流を低減している。図7を用いて説明した第2のn−型半導体領域NM2形成用のイオン打ち込み工程は、図8を用いて説明した第1のn−型半導体領域NM1形成用のイオン打ち込み工程の後に実施しても良い。
第3レジスト膜PR3を除去し、次に、半導体基板SUB上に第1サイドウォール絶縁膜SWL1および第2サイドウォール絶縁膜SWL2をこの順に形成する。第1サイドウォール絶縁膜SWL1は窒化シリコン膜、第2サイドウォール絶縁膜SWL2は、酸化シリコン膜からなり、両者は、CVD法またはALD法で形成される。なお、第1サイドウォール絶縁膜SWL1を酸化シリコン膜とし、第2サイドウォール絶縁膜SWL2を窒化シリコン膜としても良い。
次に、図9に示すように、積層された第1サイドウォール絶縁膜SWL1および第2サイドウォール絶縁膜SWL2に異方性エッチングを施し、第1ゲート電極G1、第2ゲート電極G2および抵抗素子REの側壁に沿って第1サイドウォールSW1、第2サイドウォールSW2および第3サイドウォールSW3を形成する。領域M、領域Lおよび領域Rにおいて、第1サイドウォール絶縁膜SWL1および第2サイドウォール絶縁膜SWL2に対する異方性エッチングを同時に施したので、領域M、領域Lおよび領域Rにおいて、第1サイドウォールSW1、第2サイドウォールSW2および第3サイドウォールSW3の幅は等しくなっている。また、領域Mと領域Lにおいて、積層された第1サイドウォール絶縁膜SWL1および第2サイドウォール絶縁膜SWL2に対して、別々に異方性エッチングを施しても良い。例えば、領域Mに異方性エッチングを施す場合には、領域Lをレジスト膜で覆っておき、領域Lに異方性エッチングを施す場合には、領域Mをレジスト膜で覆っておく。このようにすれば、周辺MISFETの電気特性を決める第2サイドウォールSW2の幅に依存することなく、第1サイドウォールSW1の幅を小さくすることができ、DRAMセルを小型化することができる。
次に、図10に示すように、領域Mと領域Rを覆い、領域Lを露出した第4レジスト膜PR4を半導体基板SUB上に形成し、第4レジスト膜PR4をマスクに領域Lにn型不純物(例えば、リンまたはヒ素)をイオン打ち込みすることにより第2のn+型半導体領域SD2を形成する。
次に、図11に示すように、領域Lと領域Rを覆い、領域Mを露出した第5レジスト膜PR5を半導体基板SUB上に形成し、第5レジスト膜PR5をマスクに領域Mにn型不純物(例えば、リンまたはヒ素)をイオン打ち込みすることにより第1のn+型半導体領域SD1を形成する。
図10および図11において、領域Rはレジスト膜PR4、PR5で覆われており、抵抗素子REに不純物が導入されて抵抗値が下がるのを防止している。第1のn+型半導体領域SD1と第2のn+型半導体領域SD2とを別工程のイオン打ち込みで形成するのは、第2のn+型半導体領域SD2の不純物ピーク濃度を第1のn+型半導体領域SD1の不純物ピーク濃度よりも浅くするためである。本実施の形態によれば、後述するように、選択MISFETのソースおよびドレインにシリサイド膜を形成しないので、選択MISFETの第1のn+型半導体領域SD1を浅く形成できるので、第1のn+型半導体領域SD1と第2のn+型半導体領域SD2のイオン打ち込みを同一工程で実施することもできる。その場合には、例えば、第4レジスト膜PR4が、領域Lおよび領域Mを露出し、領域Rを覆うパターンに変更してイオン打ち込みを実施する。すると、第5レジスト膜PR5の形成は不要となる。また、図11を用いて説明した第1のn+型半導体領域SD1を形成するためのイオン打ち込み工程を、図10を用いて説明した第2のn+型半導体領域SD2を形成するためのイオン打ち込み工程より先に実施しても良い。
次に、図12に示すように、半導体基板SUB上に、例えば、酸化シリコン膜からなるシリサイドブロック膜SBLを、CVD法またはALD法により形成する。シリサイドブロック膜SBLは、第1ゲート電極G1、第2ゲート電極G2、抵抗素子RE、第1サイドウォールSW1、第2サイドウォールSW2、第3サイドウォールSW3、選択MISFETの第1ソースおよび第1ドレイン、周辺MISFETの第2ソースおよび第2ドレインおよび素子分離膜STI等の上を覆う。次に、領域L、領域Mおよび領域Rにおいて、シリサイドブロック膜SBL上に絶縁膜からなるマスク膜MSKを形成する。マスク膜MSKは、回転塗布法で半導体基板SUB上にコーティングした後、200℃程度でベークして溶剤を取り除くことにより形成する。マスク膜MSKは、通常、反射防止膜として使用されているARC(Anti-Reflective Coating)膜を用いる。ARC膜は、例えば、ノボラック樹脂、フェノール樹脂からなる。また、マスク膜MSKとして、ポリイミド樹脂を用いても良い。マスク膜MSKは、後述する第6レジスト膜PR6の露光工程で使用されるi線紫外光(365nm)、KrF紫外光(248nm)、ArF紫外光(193nm)又はX線に対して非感光性である。また、O2アッシングまたは硫酸加水(SPM)で除去可能であり、下地のシリサイドブロック膜SBLに影響を与えずに除去できる。
マスク膜MSKは、領域Mにおいて、ワード線WLを構成している選択MISFETの第1ゲート電極G1とそれに隣接する第1ゲート電極G1との間が十分に埋まるように形成する。つまり、第1ゲート電極G1上のマスク膜MSKの膜厚d1より、第1ゲート電極G1間における選択MISFETの第1ソース上または第1ドレイン上のマスク膜MSKの膜厚d2が大となる(d2>d1)。また、第1ゲート電極G1間が十分に埋まるように、第1ゲート電極G1間における選択MISFETの第1ソース上または第1ドレイン上のマスク膜MSKの膜厚d2は、第1ゲート電極G1を構成する多結晶シリコン膜(シリコン片)の膜厚dよりも大とする(d2>d)。更に、第1ゲート電極G1上のマスク膜MSKの膜厚d1は、必要以上に厚くする必要はないので、多結晶シリコン膜(シリコン片)の膜厚dよりも小とする(d>d1)。
次に、図13に示すように、メモリアレイMARYである領域Mを露出し、領域Lおよび領域Rを覆うパターンを有するレジスト第6レジスト膜PR6を形成する。図1(b)からもわかるように、この第6レジスト膜PR6は、比較的ラフなパターンであるため、使用される露光装置は、加工寸法が比較的大きい安価なもので十分であるため、製造コストの低減が可能となる。第6レジスト膜PR6の露光に当たっては、i線紫外光(365nm)、KrF紫外光(248nm)、ArF紫外光(193nm)又はX線の露光装置の使用が可能であるが、前述の理由により、i線紫外光(365nm)の露光装置を用いた。次に、第6レジスト膜PR6をマスクにして、領域Mのマスク膜MSKにエッチング処理(エッチバックと呼ぶ)、具体的にはO2アッシング処理を施し、第1ゲート電極G1の上部のシリサイドブロック膜SBLを露出させる。ここでは、第1ゲート電極G1の上部のシリサイドブロック膜SBLは必ず露出させる必要が有り、選択MISFETの第1ソース上および第1ドレイン上のシリサイドブロック膜SBLは露出させてはいけない。従って、選択MISFETの第1ソース上および第1ドレイン上に残ったマスク膜MSKの高さr1は、第1ゲート電極G1と第1ゲート絶縁膜GI1との界面を基準にして、d/4≦r1≦3d/4(d:多結晶シリコン膜(シリコン片)の膜厚)とする。実際は、r1=d/2を目標値としてエッチング処理(エッチバック)を実施すると、ウエハ面内で加工バラツキが有ったとしても、エッチング処理後のマスク膜MSKの高さを上記の範囲にすることできる。また、第1ゲート電極G1の左右において、選択MISFETの第1ソース上および第1ドレイン上の残ったマスク膜MSKの高さr1は等しい。
メモリアレイMARYの端部においてマスク膜MSKの膜厚が薄くなり、第1ソース領域または第1ドレイン領域が露出してしまうのを防止するためにメモリアレイMARYの片方の端部にダミーのワード線WLを少なくとも1本配置しておくと良い。もちろん、メモリアレイMARYの両側の端部にダミーのワード線WLを配置しておくのがより好ましい。ダミーのワード線WLは、複数のワード線WLの端部に複数のワード線WLと同じ第1ピッチで配置され、DRAMの読出し、書込み、および消去等の動作には寄与せず、例えば、Vcc又はGnd等の固定電位に接続されている。例えば、図2のワード線WL1がメモリアレイMARYの端部に位置しているとすれば、このワード線WL1をダミーにしても良い。
次に、図14に示すように、第6レジスト膜PR6およびエッチバックが施されたマスク膜MSKをマスクにして、露出された部分のシリサイドブロック膜SBLを、例えば、異方性エッチングにより除去する。つまり、選択MISFETの第1ゲート電極G1の上面を覆っているシリサイドブロック膜SBLを除去する。その際に、第1ゲート電極G1上を覆っていた第1オフセットスペーサ膜OSF1も除去され、第1ゲート電極G1を構成する多結晶シリコン膜(第1シリコン片)の上面が露出される。
次に、図15に示すように、例えば、O2アッシングにより、第6レジスト膜PR6およびマスク膜MSKを除去する。領域Mにおいて、シリサイドブロック膜SBLは、第1ゲート電極G1の左右の側壁上に、第1サイドウォールSW1を介して、等しい高さに残る。第1ゲート電極G1の側壁において、第1ゲート電極G1の左右に位置するシリサイドブロック膜SBLの先端の高さr2は等しい。ここで、高さの基準は、第1ゲート電極G1の底面、言い換えると、第1ゲート電極G1と第1ゲート絶縁膜GI1との界面とする。ここで、シリサイドブロック膜SBLの先端の高さr2は、マスク膜MSKの高さr1とほぼ等しいので、d/4≦r2≦3d/4(d:多結晶シリコン膜(第1シリコン片)の膜厚)となっている。領域Mにおいて、シリサイドブロック膜SBLは、選択MISFETのソースおよびドレインを構成する第1のn−型半導体領域NM1と第1のn+型半導体領域SD1の表面および素子分離膜STIの表面を覆っている。
次に、図16に示すように、半導体基板SUB上に、領域Lを露出し、領域Mと領域Rを覆うパターンを有する第7レジスト膜PR7を形成する。次に、第7レジスト膜PR7をマスクに領域Lのシリサイドブロック膜SBLに異方性エッチングを施し、第2ゲート電極G2を構成する多結晶シリコン膜(第2シリコン片)の上面および周辺MISFETの第2ソースおよび第2ドレインを構成する第2のn+型半導体領域SD2の表面を露出させる。
なお、図12から図14を用いて説明した領域Mのシリサイドブロック膜SBLのエッチング工程と、図16を用いて説明した領域Lのシリサイドブロック膜SBLのエッチング工程は、逆でも良い。後述するシリサイド膜形成工程までに、次の構成を持つシリサイドブロック膜SBLを準備できれば良い。その構成は、選択MISFETの第1ゲート電極G1の上面、周辺MISFETの第2ゲート電極G2の上面および周辺MISFETの第2ソースおよび第2ドレインを構成する第2のn+型半導体領域SD2の表面を露出している。更に、選択MISFETのソースおよびドレインを構成する第1のn−型半導体領域NM1と第1のn+型半導体領域SD1の表面を覆っている。
次に、図17に示すように、半導体基板SUB上に、シリサイド膜を形成するための高融点金属膜(例えば、ニッケル(Ni)膜)を、例えば、スパッタ法により堆積させる。次いで、高融点金属膜に熱処理を施し、第1ゲート電極G1上に第1シリサイド膜SLD1、第2ゲート電極G2上に第2シリサイド膜SLD2、周辺MISFETの第2ソースおよび第2ドレインを構成する第2のn+型半導体領域SD2の表面に第3シリサイド膜SLD3を形成する。次いで、シリサイド化されずに残っている高融点金属膜を除去する。ここで、領域Mの選択MISFETの第1ソースおよび第1ドレインを構成する第1のn−型半導体領域NM1と第1のn+型半導体領域SD1の表面はシリサイドブロック膜SBLで覆われているのでシリサイド膜は形成されない。また、領域Rにおいて、抵抗素子REの抵抗部分は、シリサイド膜が形成されないようにシリサイドブロック膜SBLで覆われておりシリサイド膜は形成されない。また、高融点金属膜は、コバルト(Co)、プラチナ(Pt)等でも良い。
次に、図18に示すように、半導体基板SUB上に、第1ゲート電極G1、第2ゲート電極G2および抵抗素子REを覆うようにストレスライナー膜SLを形成する。ストレスライナー膜SLは、窒化シリコン膜等の絶縁膜からなり、例えば、プラズマCVD法により形成する。ここで、領域Lにおいて、複数の周辺MISFETの第2ゲート電極G2は所定の第3ピッチで互いに平行に配置されており、第3ピッチは、第1ゲート電極G1の配置ピッチである第1ピッチよりも小である。これにより、周辺MISFETの第2ソースまたは第2ドレイン上のストレスライナー膜SLの膜厚は、選択MISFETの第1ソースまたは第1ドレイン上のストレスライナー膜SLの膜厚よりも大きく、言い換えると、厚くなっている。
次に、図19に示すように、ストレスライナー膜SL上に第1層間絶縁膜INS1を形成する。第1層間絶縁膜INS1は、選択MISFETの第1ソースと第1ドレインおよび周辺MISFETの第2ソースと第2ドレインを露出する第1開口を複数有している。領域Mにおいて、第1開口は、第1層間絶縁膜INS1だけでなく、ストレスライナー膜SL、シリサイドブロック膜SBLおよび第1オフセットスペーサ膜OSF1をも貫通している。第1開口内は、第1金属導体膜PLUG1で埋められている。領域Lにおいては、第1開口は、第1層間絶縁膜INS1だけでなく、ストレスライナー膜SLをも貫通しており、第1開口内は第1金属導体膜PLUG1で埋められている。第1金属導体膜PLUG1は、例えば、下層の窒化チタン(TiN)膜と上層のタングステン(W)膜の積層膜からなる。
領域Mにおいて、選択MISFETの第1ソース、第1ドレインおよび素子分離膜STIを覆うようにシリサイドブロック膜SBLおよびオフセットスペーサ膜OSF1が形成されているので、領域Mにおける第1開口を形成するためのエッチング工程において、半導体基板SUBまたは素子分離膜STIが削れるのを防止または低減することができる。
領域Mの第1開口と領域Lにおける第1開口は同時に形成される。つまり、同じエッチング工程で形成される。前述したように、領域Lのストレスライナー膜SLが領域Mのストレスライナー膜SLよりも厚いので、領域Lにおいて、完全に第1開口を形成しようとすると、領域Mにおいては、オーバーエッチとなり、半導体基板SUBまたは素子分離膜STIが削れてしまうという問題が発生する。しかしながら、本実施の形態によれば、領域Mにおける第1ソースおよび第1ドレインの表面および素子分離膜STIの表面は、シリサイドブロック膜SBLおよびオフセットスペーサ膜OSF1で覆われている。その為、ストレスライナー膜SLのエッチングの際に領域Mにおいてオーバーエッチが防止または削減できる。特に、ストレスライナー膜SLは窒化シリコン膜からなり、シリサイドブロック膜SBLおよびオフセットスペーサ膜OSF1は、酸化シリコン膜からなるため、シリサイドブロック膜SBLおよびオフセットスペーサ膜OSF1がエッチングストッパとして機能する。これにより、領域Mにおいて、半導体基板SUBの彫り込み、素子分離膜STIの彫り込みを防止または低減することができる。
その後、第2層間絶縁膜INS2、ビット線BL、第3層間絶縁膜INS3、第2金属導体膜PLUG2および第4層間絶縁膜INS4を形成する。次いで、容量素子CONを形成するための第4開口を形成し、その中に、下部電極EL1、容量膜CINS、第1上部電極EL2および第2上部電極EL3を形成する。更に、領域Lにおいて、第4開口を形成した後、第3金属導体膜PLUG3を形成する。第2金属導体膜PLUG2および第3金属導体膜PLUG3は、第1金属導体膜PLUG1と同じ材料、同じ構造で形成する。
第1〜第4層間絶縁膜INS1〜INS4は、例えば、酸化シリコン膜またはLow−k膜または両者の積層構造からなる。また、第1〜第7レジスト膜PR1〜PR7は、例えば、ノボラック樹脂からなり、もちろん感光性を有する。
次に、本実施の形態の主要な特徴と効果について説明する。
選択MISFETの第1ソースおよび第1ドレインを構成する第1のn+型半導体領域SD1の表面にシリサイド膜を形成しないので、第1のn+型半導体領域SD1を浅く形成でき、第1のn+型半導体領域SD1の横方向の延びを低減できる。これにより、選択MISFETの第1ゲート電極G1の長さを縮小することができ、半導体集積回路装置のチップサイズを小型化することができる。
選択MISFETの第1ソースおよび第1ドレインを構成する第1のn+型半導体領域SD1の表面にシリサイド膜を形成しないので、第1サイドウォールSW1の幅を縮小することができ、半導体集積回路装置のチップサイズを小型化することができる。
選択MISFETの第1ソースおよび第1ドレインを構成する第1のn+型半導体領域SD1の表面にシリサイド膜を形成しないので、第1のn+型半導体領域SD1の不純物濃度を低減することができ、それに伴いチャネル領域のチャネルドーズ量を低減できるのでDRAMセルの電荷保持特性を向上できる。更に、DRAMセルのリフレッシュ回数を低減できるので、低消費電力化が可能となる。
選択MISFETの第1ゲート電極G1の両側壁に存在するシリサイドブロック膜SBLの端部が等しい高さを有しているため、偶数番目のワード線WLが選択された場合と奇数番目のワード線WLが選択された場合における、ビット線BLに付加される寄生容量が等しくなり、DRAMの動作マージンを小さくすることができる。
マスク膜MSKのエッチバックを利用して選択的にシリサイドブロック膜SBLを除去するプロセスとしたことにより、例えば、特許文献2の熱酸化膜を用いる方法に比べ、熱負荷を低減できるので、半導体集積回路装置のチップサイズの小型化に有効な製法である。
マスク膜MSKのエッチバックを利用して選択的にシリサイドブロック膜SBLを除去するプロセスとした。これにより、例えば、特許文献2のホトリソグラフィ技術を用いて選択MISFETのゲート電極部分のみ、シリサイドブロック膜を選択的に除去する方法に比べ、プロセスマージンを大きくでき、歩留りを向上することができる。
メモリアレイMARY領域を露出するラフパターンを有するレジスト膜を用いて、マスク膜MSKのエッチバックを行い、選択的にシリサイドブロック膜SBLを除去するプロセスとした。これにより、例えば、特許文献2のホトリソグラフィ技術を用いて選択MISFETのゲート電極部分のみ、シリサイドブロック膜を選択的に除去する方法に比べ、製造コストを低減することができる。また、歩留りを向上させることができる。ラフパターンの加工には、高精度の露光装置は必要ないし、ラフパターンであるため、その工程の歩留りを向上させることができるからである。
メモリアレイ端部にダミーワード線を配置したことにより、マスク膜MSKのエッチバックした際に、メモリアレイMARY端部において、選択MISFETの第1ソースまたは第1ドレインが露出し、その部分にもシリサイド膜が形成されてしまうのを防止することができる。
選択MISFETの第1ソースおよび第1ドレイン上に、シリサイドブロック膜が残っているので、第1ソースまたは第1ドレイン上の層間絶縁膜に開口を形成する際に、開口形成時の基板の彫り込みを低減できる。特に、酸化シリコン膜からなるシリサイドブロック膜SBL上に窒化シリコン膜からなるストレスライナー膜SLが形成されている場合には、ストレスライナー膜SLのエッチングの際のストッパとして機能するので、基板の彫り込みを防止または低減することができる。また、開口が素子分離膜STI上にずれた場合でも素子分離膜STIの削り込みを低減できるという効果がある。これによりDRAMセルの電荷保持特性を向上できる。
(実施の形態2)
本実施の形態2は、上記実施の形態1の変形例に対応している。
本実施の形態2は、上記実施の形態1の変形例に対応している。
実施の形態1の図12におけるマスク膜MSKとして、無機絶縁膜であるアモルファスカーボン(α−C)膜を用いる。それ以外の部分は共通である。
アモルファスカーボン(α−C)膜は、プロピレン(C3H6)等の炭化水素化合物とアルゴン(Ar)又はヘリウム(He)等の不活性ガスとを含む混合ガスを熱分解することにより形成する。次に、図13に示したエッチング処理(エッチバック)は、O2アッシング処理にて行うが、他にもO3プラズマ、アンモニアプラズマによる処理も可能である。
この後、図14以降は、実施の形態1と同様の製法で処理を行う。
なお、図12で説明したマスク膜MSKの各部分での膜厚の関係は、アモルファスカーボン(α−C)膜の場合も同様である。
本実施の形態2においても、実施の形態1で説明したのと同様の効果を得ることができる。更に、実施の形態1で説明したフェノール系樹脂またはノボラック系樹脂に比べ安価な材料であるため、製造コストの更なる低減が可能である。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
BL ビット線
CINS 容量膜
CON 容量素子
DR DRAM領域
EL1 下部電極
EL2 第1上部電極
EL3 第2上部電極
G1 第1ゲート電極
G2 第2ゲート電極
GI1 第1ゲート絶縁膜
GI2 第2ゲート絶縁膜
IO I/O領域
INS1 第1層間絶縁膜
INS2 第2層間絶縁膜
INS3 第3層間絶縁膜
INS4 第4層間絶縁膜
LGC LOGIC回路領域
MARY メモリアレイ
MSK マスク膜
NM1 第1のn−型半導体領域
NM2 第2のn−型半導体領域
OSF オフセットスペーサ膜
OSF1 第1オフセットスペーサ膜
OSF2 第2オフセットスペーサ膜
OSF3 第3オフセットスペーサ膜
PC 間接周辺回路
PLUG1 第1金属導体膜
PLUG2 第2金属導体膜
PLUG3 第3金属導体膜
PR1 第1レジスト膜
PR2 第2レジスト膜
PR3 第3レジスト膜
PR4 第4レジスト膜
PR5 第5レジスト膜
PR6 第6レジスト膜
PR7 第7レジスト膜
RE 抵抗素子
SA センスアンプ
SBL シリサイドブロック膜
SD1 第1のn+型半導体領域
SD2 第2のn+型半導体領域
SL ストレスライナー膜
SLD1 第1シリサイド膜
SLD2 第2シリサイド膜
SLD3 第3シリサイド膜
SM 半導体集積回路装置
SR SRAM領域
STI 素子分離膜
SUB 半導体基板
SW1 第1サイドウォール
SW2 第2サイドウォール
SW3 第3サイドウォール
SWL1 第1サイドウォール絶縁膜
SWL2 第2サイドウォール絶縁膜
WD ワード線ドライバ
WL ワード線
CINS 容量膜
CON 容量素子
DR DRAM領域
EL1 下部電極
EL2 第1上部電極
EL3 第2上部電極
G1 第1ゲート電極
G2 第2ゲート電極
GI1 第1ゲート絶縁膜
GI2 第2ゲート絶縁膜
IO I/O領域
INS1 第1層間絶縁膜
INS2 第2層間絶縁膜
INS3 第3層間絶縁膜
INS4 第4層間絶縁膜
LGC LOGIC回路領域
MARY メモリアレイ
MSK マスク膜
NM1 第1のn−型半導体領域
NM2 第2のn−型半導体領域
OSF オフセットスペーサ膜
OSF1 第1オフセットスペーサ膜
OSF2 第2オフセットスペーサ膜
OSF3 第3オフセットスペーサ膜
PC 間接周辺回路
PLUG1 第1金属導体膜
PLUG2 第2金属導体膜
PLUG3 第3金属導体膜
PR1 第1レジスト膜
PR2 第2レジスト膜
PR3 第3レジスト膜
PR4 第4レジスト膜
PR5 第5レジスト膜
PR6 第6レジスト膜
PR7 第7レジスト膜
RE 抵抗素子
SA センスアンプ
SBL シリサイドブロック膜
SD1 第1のn+型半導体領域
SD2 第2のn+型半導体領域
SL ストレスライナー膜
SLD1 第1シリサイド膜
SLD2 第2シリサイド膜
SLD3 第3シリサイド膜
SM 半導体集積回路装置
SR SRAM領域
STI 素子分離膜
SUB 半導体基板
SW1 第1サイドウォール
SW2 第2サイドウォール
SW3 第3サイドウォール
SWL1 第1サイドウォール絶縁膜
SWL2 第2サイドウォール絶縁膜
WD ワード線ドライバ
WL ワード線
Claims (20)
- 第1MISFETと第1容量素子が直列接続されてなるDRAMセルが行列状に複数配置されたメモリアレイ領域と、複数の第2MISFETが配置されたロジック回路領域とを有し、前記第1MISFETは、第1ゲート電極と第1ソース領域および第1ドレイン領域を有し、前記第2MISFETは、第2ゲート電極と第2ソース領域および第2ドレイン領域を有する半導体集積回路装置の製造方法であって、
(a)その主面に、前記メモリアレイ領域と、前記ロジック回路領域とを有する半導体基板を準備する工程、
(b)前記メモリアレイ領域において、前記半導体基板の主面上に、前記第1ゲート電極となる、第1上面と第1側面を有する第1シリコン片を、前記ロジック回路領域において、前記半導体基板の主面上に、前記第2ゲート電極となる、第2上面と第2側面を有する第2シリコン片を形成する工程、
(c)前記メモリアレイ領域において、前記半導体基板の主面に、前記第1ソース領域および前記第1ドレイン領域となる、第1主面を有する一対の第1半導体領域を、前記ロジック回路領域において、前記半導体基板の主面に、前記第2ソース領域および前記第2ドレイン領域となる、第2主面を有する一対の第2半導体領域を形成する工程、
(d)前記メモリアレイ領域および前記ロジック回路領域において、前記半導体基板の前記主面上に、前記第1シリコン片の前記第1上面、前記第1半導体領域の前記第1主面、前記第2シリコン片の前記第2上面および前記第2半導体領域の前記第2主面を覆う第1絶縁膜を形成する工程、
(e)前記第1シリコン片および前記第1半導体領域を覆うように、前記第1絶縁膜上にマスク膜を形成する工程、
(f)前記ロジック回路領域を覆い、前記メモリアレイ領域を露出した第1ホトレジスト膜を設けた状態で、前記マスク膜に第1エッチングを施し、前記第1シリコン片の前記第1上面において、前記第1絶縁膜を露出させる工程、
(g)前記マスク膜から露出した前記第1絶縁膜に第2エッチングを施し、前記第1シリコン片の前記第1上面を露出する工程、
(h)前記メモリアレイ領域を覆い、前記ロジック回路領域を露出した第2ホトレジスト膜を設けた状態で、前記ロジック回路領域の前記第1絶縁膜に第3エッチングを施し、前記第2シリコン片の前記第2上面および前記第2半導体領域の前記第2主面を露出する工程、
(i)前記第1半導体領域の前記第1主面は、前記第1絶縁膜で覆われた状態で、前記第1絶縁膜から露出した、前記第1シリコン片の前記第1上面、前記第2シリコン片の前記第2上面および前記第2半導体領域の前記第2主面にシリサイド膜を形成する工程、
を有する半導体集積回路装置の製造方法。 - 請求項1に記載の半導体集積回路装置の製造方法において、
前記工程(e)において、前記マスク膜は、前記第1半導体領域の上部の膜厚が、前記第1シリコン片の上部の膜厚よりも大きい。 - 請求項2に記載の半導体集積回路装置の製造方法において、
前記マスク膜は、ノボラック樹脂、フェノール系樹脂またはポリイミド樹脂からなる有機膜またはアモルファスカーボンからなる無機膜からなる。 - 請求項1に記載の半導体集積回路装置の製造方法において、
前記第1エッチングにより、前記第1半導体領域の上部における前記マスク膜の表面位置は、膜厚dを有する前記第1シリコン片の下面を基準にして、d/4以上で3d/4以下である。 - 請求項4に記載の半導体集積回路装置の製造方法において、
前記第1エッチング後における前記マスク膜の前記表面位置は、前記第1ゲート電極の両側に位置する前記一対の第1半導体領域上で等しい。 - 請求項1に記載の半導体集積回路装置の製造方法において、更に、
(j)前記メモリアレイ領域において、前記第1半導体領域に隣接するように、前記半導体基板の主面に素子分離膜を形成する工程、
(k)前記工程(i)の後に、前記メモリアレイ領域において、前記第1絶縁膜上に第2絶縁膜を形成する工程、
(l)前記工程(k)の後に、前記第2絶縁膜に第4エッチングを施し、前記第2絶縁膜に、前記第1半導体領域の前記第1主面を露出する開口を形成する工程と、
(m)前記開口内に第1導電膜を形成する工程、
を有し、
前記第1絶縁膜は、前記メモリアレイ領域において、前記素子分離膜上を覆っており、
前記工程(l)において、前記開口は前記第1絶縁膜にも形成される。 - 請求項6に記載の半導体集積回路装置の製造方法において、更に、
(n)前記工程(k)の前に、前記メモリアレイ領域において、前記第1絶縁膜上に第3絶縁膜を形成する工程を有し、
前記第3絶縁膜は、前記メモリアレイ領域において、前記素子分離膜上を覆っており、
前記工程(l)において、前記開口は前記第3絶縁膜にも形成される。 - 請求項7に記載の半導体集積回路装置の製造方法において、
前記第3絶縁膜は、窒化シリコン膜である。 - 請求項1に記載の半導体集積回路装置の製造方法において、
前記半導体基板は、その主面に抵抗素子形成領域を有し、
前記工程(b)において、前記抵抗素子形成領域には、抵抗素子形成用の第3シリコン片が形成され、
前記工程(i)において、前記第3シリコン片は、前記第1絶縁膜で覆われている。 - 半導体基板表面において、第1方向に延在する複数のワード線と、
前記半導体基板表面において、前記第1方向に交差する方向である第2方向に延在する複数のビット線と、
前記ワード線と前記ビット線の交差部分に配置され、その各々が前記複数のワード線の内の1本および前記複数のビット線の内の1本に電気的に接続され、かつ、その各々が直列接続された第1MISFETと容量素子とを有する複数のDRAMセルと、
からなるメモリアレイ部と、
前記メモリアレイ部の周囲に配置され、複数の第2MISFETを有するロジック回路部と、
を有し、
前記第1MISFETは、前記半導体基板表面に形成された第1ゲート電極と、前記第1ゲート電極を挟むように形成された前記第1MISFETのソースおよびドレインとなる一対の第1半導体領域と、を有し、
前記第2MISFETは、前記半導体基板表面に形成された第2ゲート電極と、前記第2ゲート電極を挟むように形成された前記第2MISFETのソースおよびドレインとなる一対の第2半導体領域と、を有し、
前記第1ゲート電極の上面には第1シリサイド膜が形成されており、
前記第2ゲート電極の上面には第2シリサイド膜が形成されており、
前記一対の第2半導体領域の表面には第3シリサイド膜が形成されており、
前記一対の第1半導体領域の一方の表面は、第1絶縁片で覆われており、シリサイド膜は形成されておらず、
前記一対の第1半導体領域の他方の表面は、第2絶縁片で覆われており、シリサイド膜は形成されておらず、
前記第1絶縁片は、前記第1ゲート電極の一方の側面に延在した第1端部を有し、前記第2絶縁片は、前記第1ゲート電極の他方の側面に延在した第2端部を有し、前記第1端部と前記第2端部の前記第1ゲート電極の下面からの高さは等しい半導体集積回路装置。 - 請求項10に記載の半導体集積回路装置において、更に、
前記第1半導体領域に接するように前記半導体基板表面に形成された第1素子分離膜を有し、前記第1絶縁片および前記第2絶縁片は、前記第1素子分離膜上まで延在している。 - 請求項10に記載の半導体集積回路装置において、
前記第1端部の前記第1ゲート電極の下面からの高さは、前記第1ゲート電極と前記第1シリサイド膜の合計膜厚の1/4以上かつ3/4以下である。 - 請求項12に記載の半導体集積回路装置において、
前記第1ゲート電極は、ポリシリコン膜からなる。 - 請求項10に記載の半導体集積回路装置において、
前記第1ゲート電極は、前記ワード線に電気的に接続されており、前記第1半導体領域の一方は前記ビット線に電気的に接続されており、前記第1半導体領域の他方は前記容量素子と電気的に接続されている。 - 直列接続された第1MISFETと容量素子とからなるDRAMセルを複数有するメモリアレイ部と、
前記メモリアレイ部の周囲に配置され、複数の第2MISFETを有するロジック回路部と、
を有する半導体集積回路装置であって、
主面を有する半導体基板と、
前記半導体基板の前記主面に形成され、平面視において、前記第1MISFETを囲む第1素子分離膜と、前記2MISFETを囲む第2素子分離膜と、
前記半導体基板の前記主面に形成された、前記第1MISFETの第1ゲート電極と、前記第2MISFETの第2ゲート電極と、
前記第1ゲート電極の両側に位置し、前記第1素子分離膜に接するように形成された一対の第1半導体領域と、前記第2ゲート電極の両側に位置し、前記第2素子分離膜に接するように形成された一対の第2半導体領域と、
前記第1ゲート電極の上面に形成された第1シリサイド膜と、
前記第2ゲート電極の上面に形成された第2シリサイド膜と、
前記一対の第2半導体領域の表面に形成された第3シリサイド膜と、
前記一対の第1半導体領域の表面にシリサイド膜を形成しないように、前記一対の第1半導体領域の表面を覆う第1絶縁膜と、
前記第1、第2および第3シリサイド膜を覆うように前記半導体基板上に形成された第2絶縁膜と、
前記第2絶縁膜上に形成された第3絶縁膜と、
前記第2絶縁膜および前記第3絶縁膜を、その厚さ方向に貫通して形成され、前記第1半導体領域の一方に電気的に接続された第1導体片と、
前記第2絶縁膜および前記第3絶縁膜を、その厚さ方向に貫通して形成され、前記第2半導体領域の一方に電気的に接続された第2導体片と、
を有し、
前記第1素子分離膜は、前記第1絶縁膜で覆われており、前記第2半導体領域の表面および前記第2素子分離膜は、前記第1絶縁膜で覆われておらず、
前記第1導体片は、前記第1絶縁膜を、その厚さ方向に貫通して形成されている半導体集積回路装置。 - 請求項15記載の半導体集積回路装置において、
前記第1絶縁膜は酸化シリコン膜であり、前記第2絶縁膜は窒化シリコン膜である。 - 請求項15記載の半導体集積回路装置において、
前記第1半導体領域および前記第2半導体領域は、n型であり、前記第2絶縁膜は、前記第1MISFETのチャネル領域に引張り応力を与えるための応力を有する膜である。 - 請求項16記載の半導体集積回路装置において、更に、
前記第1半導体領域上を覆い、前記第1絶縁膜の下部に形成された第4絶縁膜を有し、
前記第4絶縁膜は、前記第1素子分離膜上に延在しており、
前記第1導体片は、前記第4絶縁膜を貫通している。 - 請求項18記載の半導体集積回路装置において、
前記第2半導体領域および前記第2素子分離膜は、前記第4絶縁膜で覆われていない。 - 請求項15記載の半導体集積回路装置において、
前記メモリアレイ部には、複数の前記第1ゲート電極が並列に配置されており、
前記ロジック回路部には、前記第2ゲート電極が並列に配置されており、
前記複数の第1ゲート電極の間隔は、前記複数の第2ゲート電極の間隔よりも大である。
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