JP5719944B1 - 半導体装置 - Google Patents
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Abstract
Description
しかしながら、メモリセルは立体構造を採用することにより、面積は飛躍的に縮小されるが、デコーダ等の周辺回路については、非特許文献3に示すように、従来技術である平面形成トランジスタ、いわゆるCMOSプレーナー型プロセスを用いて製造されており、従来の平面状の微細化だけでは、今後、大容量化、低価格化を妨げることになると予想される。
図7は、NANDフラッシュメモリのNAND構成のメモリセルユニットがマトリックス状に配置された等価回路図である。M0〜M31は、フローティングゲートにチャージを蓄える、フローティングタイプの記憶素子(トランジスタ)、あるいは、窒化膜にチャージを貯める、いわゆるチャージトラップ型の記憶素子(トランジスタ)であり、それぞれ直列にNAND接続されている。STDは、このNAND接続されたメモリ素子群をビット線へ選択的に接続するためにドレイン側に設けられたドレイン選択トランジスタ、STSは、このNAND接続されたメモリ素子群をソース線へ選択的に接続するためにソース側に設けられたソース選択トランジスタである。
ドレイン選択トランジスタSTD、記憶素子M0〜M31、ソース選択トランジスタSTSが直列に接続されたNAND群を、NANDフラッシュメモリの一つのNAND単位(NANDストリングスと称す)とする。図7では、このNANDストリングスを4つ設けて、マトリックスを構成している。
すなわち、STD、M0〜M31、STSから構成されるNANDストリングスNAND(j、k)がビット線BLkとソース線SLとの間にビット線が上層、ソース線が下層になるように縦積みに垂直に配置され、同様に、NANDストリングスNAND(j+1、k)は、ビット線BLkとソース線SLの間に接続され、NAND(j,k+1)は、ビット線BL(k+1)とソース線の間に接続され、NAND(j+1,k+1)は同じくビット線BL(k+1)とソース線SLの間に接続される。これらのNAND(j,k)、NAND(j+1,k)、NAND(j,k+1)およびNAND(j+1,k+1)によりマトリックスを構成する。
また、NAND(j,k)とNAND(j,k+1)のそれぞれのSTD、M0〜M31、STSのゲートには、それぞれ共通に、ドレイン選択信号SGDj、ワード線選択信号WL0j〜WL31j、ソース選択信号SGSjが入力される。
また、NAND(j+1,k)とNAND(j+1,k+1)のそれぞれのSTD、M0〜M31、STSのゲートには、それぞれ共通に、ドレイン選択信号SGD(j+1)、ワード線選択信号WL0(j+1)〜WL31(j+1)、ソースSGS(j+1)が入力される。
図8a、図8bおよび図8cには、図7のNANDフラッシュメモリセルをSGTで構成したレイアウトの平面図を示す。また、図8bには、図8aの平面図におけるカットラインA−A’方向の断面図、図8cには、図8aの平面図におけるカットラインB−B’方向の断面図を示す。
他のNANDストリングス、NAND(j+1,k)、NAND(j,k+1)、NAND(j+1,k+1)についても同様な構成となる。
NAND(j,k)、NAND(j,k+1)を構成するNMOSトランジスタSTD、メモリ素子M0〜M31、NMOSトランジスタSTSのゲート電極兼ゲート配線6Msdj、6M0j〜6M31j、6Mssjは、図8aにおいて、各階層毎に、横方向に接続される。
同様に、NAND(j+1,k)、NAND(j+1,k+1)を構成するNMOSトランジスタSTD、メモリ素子M0〜M31、NMOSトランジスタSTSのゲート電極兼ゲート配線6Msd(j+1)、6M0(j+1)〜6M31(j+1)、6Mss(j+1)は、図8aにおいて、各階層毎に、横方向に接続される。
また、NANDストリングスNAND(j,k)、NAND(j+1,k)が接続されるビット線16MkおよびNANDストリングスNAND(j,k+1)、NAND(j+1,k+1)が接続されるビット線16M(k+1)は、それぞれ図6aにおいて、上下の垂直方向に配置される。
ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダを構成する半導体装置であって、
前記複数のトランジスタの各々は、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部または下部に配置されるソース領域と、
前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記デコーダは、少なくとも、
第1の選択信号線と、
n本(nは自然数)の第2の選択信号線と、
n個のMOSトランジスタと、
n本の出力線とを具備し、
前記n個のMOSトランジスタのゲートは、それぞれ前記第1の選択信号線に共通に接続され、
前記第k(k=0〜n)のMOSトランジスタのソース領域およびドレイン領域の一方は、前記n本の出力線のいずれか1つに接続され、
前記第k(k=0〜n)のMOSトランジスタのドレイン領域およびソース領域のうちの他方は、前記シリコン柱の下部に配置され、前記シリコン柱より基板側に配置されたシリサイド層を介して前記第2の選択信号線のうちのk番目の選択信号線に接続され、
前記n個のMOSトランジスタにより構成される前記デコーダを複数個備え、
前記複数のデコーダを構成するMOSトランジスタのそれぞれの第kのMOSトランジスタの前記ドレイン領域およびソース領域の他方は、シリサイド領域を介して共通に接続されることを特徴とする。
前記n本の出力線は、それぞれ第1〜第nの配線層による配線により第1の方向に延在配置され、
前記共通に接続された下部拡散層および該下部拡散層を覆う前記シリサイド層は前記第1の方向と直交する第2の方向に延在配置される。
前記第2の選択信号線は、前記n本の出力線が延在配置される第1の方向に対して直交する第2の方向に延在配置された第1メタル配線層の配線であり、前記第1メタル配線層の配線は、コンタクトを介して前記下部拡散層を覆うシリサイド層に接続される。
前記第2の方向に延在配置される前記第1メタル配線層の配線は、前記第1の方向に延在配置される前記第1〜第nの配線層による配線より下部に配置される。
前記第2の選択信号線は、前記n本の出力線が延在配置される第1の方向に対して直交する第2の方向に延在配置された第2メタル配線層の配線であり、前記第2メタル配線層の配線は、コンタクトを介して前記下部拡散層を覆うシリサイド層に接続され、前記第2メタル配線層の配線は、前記第1〜第nの配線層の配線より上部に配置される。
ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
前記複数のトランジスタの各々は、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部または下部に配置されるソース領域と、
前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記デコーダ回路は、少なくとも、
第1の選択回路と、
前記第1の選択回路から出力される第1の選択信号線と、
n本(nは自然数)の第2の選択信号線と、
n個のMOSトランジスタと、
n本の出力線とを具備し、
前記n個のMOSトランジスタのゲートは、それぞれ前記第1の選択信号線に共通に接続され、
前記第k(k=0〜n)のMOSトランジスタのソース領域およびドレイン領域の一方は、前記n本の出力線のいずれか1つに接続され、
前記第k(k=0〜n)のMOSトランジスタのドレイン領域およびソース領域のうちの他方は、前記シリコン柱の下部に配置され、前記シリコン柱より基板側に配置されたシリサイド層を介して前記第2の選択信号線のうちのk番目の選択信号線に接続され、
前記n本の出力線は、それぞれ、n個のメモリ素子の対応するゲート電極に接続され、
前記n個のMOSトランジスタにより構成される前記デコーダを複数個備え、
前記複数のデコーダを構成する前記n個のMOSトランジスタのそれぞれの第kのMOSトランジスタの前記ドレイン領域およびソース領域の他方は、シリサイド領域を介して共通に接続されることを特徴とする。
前記n本の出力線は、第1〜第nの配線層による配線により第1の方向に延在配置され、
前記共通に接続された下部拡散層および該下部拡散層を覆うシリサイド層は前記第1の方向と直交する第2の方向に延在配置される。
前記第2の選択信号線は、前記n本の出力線が延在配置される第1の方向に対して直交する第2の方向に延在配置された第1メタル配線層の配線であり、前記第1メタル配線層の配線は、コンタクトを介して前記下部拡散層を覆うシリサイド層に接続される。
前記第1メタル配線層による配線は、前記第1〜第nの配線層による配線より下層に配置される。
前記第2の選択信号線は、前記n本の出力線が延在配置される第1の方向に対して直交する第2の方向に延在配置された第2メタル配線層の配線であり、前記第2メタル配線層の配線は、コンタクトを介して前記下部拡散層を覆うシリサイド層に接続され、前記第2メタル配線層による配線は、前記第1〜第nの配線層の配線より上部に配置される。
ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダを構成する半導体装置であって、
前記複数のトランジスタの各々は、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部または下部に配置されるソース領域と、
前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記デコーダは、少なくとも、
第1の選択回路と、
前記第1の選択回路から出力される第1の選択信号線と、
n本(nは自然数)の第2の選択信号線と、
n個のMOSトランジスタと、
n本の出力線とを具備し、
さらに、基板上に縦に積層されたn個のメモリ素子を有し、前記n個のメモリ素子のそれぞれはドレイン、ソースおよびゲート電極を有して、ドレインとソースが順次接続されるNAND接続をされたメモリ素子群を備え、
前記n個のMOSトランジスタは第1の方向に1列に配置され、それぞれのゲートは、前記第1の選択信号線に共通に接続され、
前記第k(k=0〜n)のMOSトランジスタのソース領域およびドレイン領域の一方は、前記第1の方向に延在配置される前記n本の出力線のいずれか1つに接続され、
前記第k(k=0〜n)のMOSトランジスタのドレイン領域およびソース領域のうちの他方は、前記シリコン柱の下部に配置され、前記シリコン柱より基板側に配置されたシリサイド層を介して、前記第1の方向と直交した第2の方向に延在配置される前記第2の選択信号線のうちのk番目の選択信号線に接続され、
前記n本の出力線は、それぞれ、前記n個のメモリ素子群の対応するメモリ素子のゲート電極に接続され、
該半導体装置は、前記デコーダを複数個備え、
該複数のデコーダのそれぞれは、前記第2の方向に並べて配置され、
さらに、前記n本(nは自然数)の第2の選択信号線を出力する第2の選択回路を具備し、
前記複数のデコーダのうちの対応する第kのMOSトランジスタのドレイン領域およびソース領域のうちの他方は、前記シリコン柱の下部に配置された拡散層およびシリサイド層を介して共通に接続されて前記第2の選択信号線のうちの前記k番目の選択信号線に接続され、
前記第1の選択回路と前記第2の選択回路により前記メモリ素子群のうちの指定された1つのメモリ素子が選択されることを特徴とする。
前記NAND接続されたメモリ素子群は、さらに、基板側に設けられたソース線と、
シリコン基板側と反対側の最上位に設けられたビット線を有し、
該ビット線とソース線との間に、第1の選択トランジスタ、前記n個のメモリ素子、第2の選択トランジスタの順番にて接続される。
前記n本の出力線は、第1〜第nの配線層による配線により前記第1の方向に延在配置され、前記第2の選択信号線は、前記第2の方向に延在配置された第1メタル配線層の配線であり、前記第1メタル配線層の配線は、コンタクトを介して前記下部拡散層を覆うシリサイド層に接続され、前記第1の方向に延在配置される前記第1〜第nの配線層の配線より下部に配置される。
(16)また、別の態様では、
前記n本の出力線は、第1〜第nの配線層による配線により前記第1の方向に延在配置され、前記第2の選択信号線は、前記第2の方向に延在配置された第2メタル配線層の配線であり、前記第2メタル配線層の配線は、コンタクトを介して前記下部拡散層を覆うシリサイド層に接続され、前記第1の方向に延在配置される前記第1〜第nの配線層の配線より上部に配置される。
NMOSトランジスタTnsdは、NANDストリングスNAND(j,k)のドレイン選択トランジスタSTDのゲートSGDと選択信号φsdを接続する選択トランジスタ、NMOSトランジスタTn0〜Tn31は、それぞれ、メモリ素子M0〜M31のゲート信号WL0〜WL31と選択信号φ0〜φ31を接続する選択トランジスタ、NMOSトランジスタTnssは、ソース選択トランジスタSTSのゲートSGSと選択信号φssを接続する選択トランジスタである。
200jは、NANDストリングス選択デコーダ100を選択する行デコーダであり、アドレス信号ADDaを受けて、ブースタ300jへNANDストリングスを選択する信号を出力し、ブースタ300jは、昇圧された行選択信号RDjを出力する。行選択信号RDjは、NMOSトランジスタTnsd,Tn0〜Tn31、Tnssのゲートに入力される。ワード線セレクタ400は、アドレス信号ADDbを受けて、選択信号φsd、φ0〜φ31、φssを出力する。
すなわち、NANDストリングス選択デコーダ100は、行デコーダ20j0のアドレス信号ADDaと、ワード線セレクタ400のアドレス信号ADDbとが一致したときに、選択される。
例えば、行デコーダ200jのADDaが一致して、ブースタ300jより行選択信号RDjが出力されると、NMOSトランジスタTnsd、Tn0〜Tn31、Tnssがオンして、NANDストリングスNAND(j,k)のドレイン選択トランジスタSTD、メモリ素子M0〜M31、ソース選択トランジスタSTSのゲートに、それぞれ選択信号φsd、φ0〜φ31、φssが供給される。
ここで、読み出しモードにおいて、メモリ素子M3のデータを読み出す場合を考察する。φsdおよびφssには略5Vが印加され、ドレイン選択トランジスタSTDおよびソース選択トランジスタSTSはオンして、NANDストリングスNAND(j,k)は、ビット線BLkとソース線SLに接続される。
メモリ素子M3が選択されるので、選択信号φ3は略0Vとなり、メモリ素子M3のゲートWL3は略0Vとなる。一方、非選択の選択信号φ0〜φ2、φ4〜φ31には略5Vが出力される。この状態で、メモリ素子M3のデータが消去状態である“1”の場合、メモリ素子M3の閾値は負であるため、ゲートWL3が0Vでも、M3はオンして、ビット線BLkからソース線SLに電流が流れる。この電流を、図示しないセンスアンプが検知してデータ“1”と判定する。
一方、メモリ素子のデータが“0”の状態では、メモリ素子の閾値は正になっており、ゲート電圧が0Vでは、M3はオフするので、ビット線BLkからソース線SLには電流が流れず、図示しないセンスアンプは、データ“0”と判定する。
なお、図1のNMOSトランジスタTnsd、Tn0、・・・、Tn31およびTnssは、トランスファーゲートとして動作するため、電流の流れる方向により随時ドレインとソースの位置(向き)が入れ替わることになる。ここでは、便宜上、それぞれ選択信号線φsd、φ0、・・・、φ31、φssからNANDストリングスのゲートSGD、WL0、・・・、WL31、SGSへ電流が流れ込む場合の状態を想定して、選択トランジスタTnsd、Tn0、・・・、Tn31およびTnssのドレインが選択信号線φsd、φ0、・・・、φ31、φssに接続されると定義し、以降の説明を行う。
図2a、図2b、図2c、図2d、図2eおよび図2fに、実施例1を示す。図2aは、本発明の実施例のワード線選択デコーダのレイアウト(配置)の平面図、図2bは、図2aにおけるカットラインA−A’に沿った断面図、図2cは、図2aにおけるカットラインB−B’に沿った断面図、図2dは、図2aにおけるカットラインC−C’に沿った断面図、図2eは、図2aにおけるカットラインD−D’に沿った断面図、図2fは、図2aにおけるカットラインE−E’に沿った断面図を示す。本実施例の等価回路は、図1のメモリ素子選択デコーダ110に従う。
図2は、図1におけるj=3の場合を示している。図2aにおいて、選択トランジスタTn00、Tn01、Tn02およびTn03が横方向(第1の方向)に順番に、一列に、図の一番上に配置される。これを第1行と定義する。この選択トランジスタTn00、Tn01、Tn02およびTn03のゲート電極106は、横方向に延在するゲート配線106a0により共通に接続され、ゲート配線106a0には、図1におけるブースタ300jからの行選択信号RD0が入力される。
同様に、第1行の下には第2行として、同じく選択トランジスタTn10〜Tn13が順番に配置され、ゲート電極にはゲート配線106a1が共通に接続され、ゲート配線106a1には、行選択信号RD1が入力される。第3行、第4行にも同様に選択トランジスタTn20〜Tn23および選択トランジスタTn30〜Tn33が配置され、ゲート電極には、それぞれ共通に、ゲート配線106a2、106a3が接続され、行選択信号RD2およびRD3がそれぞれ入力される。
詳細は後述するが、第1列には、下部拡散層により選択信号線φ0が縦に延在配置され、シリサイド層を介して各行に配置された選択トランジスタTn00、Tn10、Tn20、Tn30のドレインである下部拡散層に接続される。同様に、第2列には、下部拡散層により選択信号線φ1が縦に延在配置され、シリサイド層を介して各行に配置された選択トランジスタTn01、Tn11、Tn21、Tn31のドレインである下部拡散層に接続される。第3列には、下部拡散層により選択信号線φ2が縦に延在配置され、シリサイド層を介して各行に配置された選択トランジスタTn02、Tn12、Tn22、Tn32のドレインである下部拡散層に接続される。第4列には、下部拡散層により選択信号線φ3が縦に延在配置され、シリサイド層を介して各行に配置された選択トランジスタTn03、Tn13、Tn23、Tn33のドレインである下部拡散層に接続される。
同様に、第2行には、第1〜第4の金属配線層による配線115a1〜115d1が延在配置され、第3行には、第1〜第4の金属配線層による配線115a2〜115d2が延在配置され、第4行には、第1〜第4の金属配線層による配線115a3〜115d3が延在配置される。
このように、図示しないNANDストリングスNAND(0、0)、NAND(1、k)、NAND(2、k)、NAND(3、k)のメモリ素子M0〜M3を選択するデコーダ回路を構成する16個の選択トランジスタをマトリックス状に、効率よく配置することにより、面積が縮小された行選択デコーダが実現できる。
なお、図2a、図2b、図2c、図2d、図2eおよび図2fにおいて、図10a、図10bと同じ構造の箇所については、100番台の対応する記号で示してある。
シリコン柱104p10、下部拡散層102na、上部拡散層107n10、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn10を構成し、シリコン柱104p11、下部拡散層102nb、上部拡散層107n11、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn11を構成し、シリコン柱104p12、下部拡散層102nc、上部拡散層107n12、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn12を構成し、シリコン柱104p13、下部拡散層102nd、上部拡散層107n13、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn13を構成する。
シリコン柱104p20、下部拡散層102na、上部拡散層107n20、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn20を構成し、シリコン柱104p21、下部拡散層102nb、上部拡散層107n21、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn21を構成し、シリコン柱104p22、下部拡散層102nc、上部拡散層107n22、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn22を構成し、シリコン柱104p23、下部拡散層102nd、上部拡散層107n23、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn23を構成する。
シリコン柱104p30、下部拡散層102na、上部拡散層107n30、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn30を構成し、シリコン柱104p31、下部拡散層102nb、上部拡散層107n31、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn31を構成し、シリコン柱104p32、下部拡散層102nc、上部拡散層107n32、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn32を構成し、シリコン柱104p33、下部拡散層102nd、上部拡散層107n33、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn33を構成する。
下部拡散層102nbは、シリサイド層103を介してNMOSトランジスタTn01、Tn11、Tn21、Tn31の共通ドレインとなり、選択信号φ1が供給される。
下部拡散層102ncは、シリサイド層103を介してNMOSトランジスタTn02、Tn12、Tn22、Tn32の共通ドレインとなり、選択信号φ2が供給される。
下部拡散層102ndは、シリサイド層103を介してNMOSトランジスタTn03、Tn13、Tn23、Tn33の共通ドレインとなり、選択信号φ3が供給される。
図3a、図3b、図3c、図3d、図3eおよび図3fに、実施例2を示す。図3aは、本発明の実施例のワード線選択デコーダのレイアウト(配置)の平面図、図3bは、図3aにおけるカットラインA−A’に沿った断面図、図3cは、図3aにおけるカットラインB−B’に沿った断面図、図3dは、図3aにおけるカットラインC−C’に沿った断面図、図3eは、図3aにおけるカットラインD−D’に沿った断面図、図3fは、図3aにおけるカットラインE−E’に沿った断面図を示す。本実施例の等価回路は、図1のメモリ素子選択デコーダ110に従う。
図3が図2と異なるところは、図2は、選択信号線φ0〜φ3の配線に、下部拡散層102na、102nb、102ncおよび102ndのみを用いているが、下部拡散層の抵抗値は比較的高いので、配線の距離が長くなると、寄生抵抗値が無視できなくなることを考慮して、第1メタル配線層による配線を用いて、下部拡散層と並列に配置して、配線抵抗を削減していることである。
なお、図3a、図3b、図3c、図3d、図3eおよび図3fにおいて、図2a、図2b、図2c、図2d、図2eおよび図2fと同じ構造の箇所については、100番台の対応する記号で示してある。
シリコン柱104p10、下部拡散層102na、上部拡散層107n10、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn10を構成し、シリコン柱104p11、下部拡散層102nb、上部拡散層107n11、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn11を構成し、シリコン柱104p12、下部拡散層102nc、上部拡散層107n12、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn12を構成し、シリコン柱104p13、下部拡散層102nd、上部拡散層107n13、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn13を構成する。
シリコン柱104p20、下部拡散層102na、上部拡散層107n20、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn20を構成し、シリコン柱104p21、下部拡散層102nb、上部拡散層107n21、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn21を構成し、シリコン柱104p22、下部拡散層102nc、上部拡散層107n22、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn22を構成し、シリコン柱104p23、下部拡散層102nd、上部拡散層107n23、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn23を構成する。
シリコン柱104p30、下部拡散層102na、上部拡散層107n30、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn30を構成し、シリコン柱104p31、下部拡散層102nb、上部拡散層107n31、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn31を構成し、シリコン柱104p32、下部拡散層102nc、上部拡散層107n32、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn32を構成し、シリコン柱104p33、下部拡散層102nd、上部拡散層107n33、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn33を構成する。
下部拡散層102nbは、シリサイド層103を介してNMOSトランジスタTn01、Tn11、Tn21、Tn31の共通ドレインとなり、また、コンタクト112b0、112b1、112b2、112b3を介して第1メタル配線層の配線113dに接続され、113dには選択信号φ1が供給される。
下部拡散層102ncは、シリサイド層103を介してNMOSトランジスタTn02、Tn12、Tn22、Tn32の共通ドレインとなり、また、コンタクト112c0、112c1、112c2、112c3を介して第1メタル配線層の配線113fに接続され、113fには選択信号φ2が供給される。
下部拡散層102ndは、シリサイド層103を介してNMOSトランジスタTn03、Tn13、Tn23、Tn33の共通ドレインとなり、また、コンタクト112d0、112d1、112d2、112d3を介して第1メタル配線層の配線113hに接続され、113hには選択信号φ3が供給される。
すなわち、選択トランジスタTn00〜Tn03、Tn10〜Tn13、Tn20〜Tn23、Tn30〜Tn33を含む第1のメタル配線層113までを製造する工程は、図示しない、他の領域に配置されるロジック回路等を製造する工程と同じ工程に合わせることができ、余分な製造工程を削減できる。
図4a、図4b、図4c、図4d、図4eおよび図4fに、実施例3を示す。図4aは、本発明の実施例のワード線選択デコーダのレイアウト(配置)の平面図、図4bは、図4aにおけるカットラインA−A’に沿った断面図、図4cは、図4aにおけるカットラインB−B’に沿った断面図、図4dは、図4aにおけるカットラインC−C’に沿った断面図、図4eは、図4aにおけるカットラインD−D’に沿った断面図、図4fは、図4aにおけるカットラインE−E’に沿った断面図を示す。本実施例の等価回路は、図1のメモリ素子選択デコーダ110に従う。
図4が図3と異なるところは、図3は、選択信号線φ0〜φ3の配線に第1メタル配線層の配線113b、113d、113fおよび113hを用いたが、本実施例では、選択信号線φ0〜φ3の配線に第2メタル配線層の配線116a、116b、116cおよび116dを用いている。
また、第1メタル配線層の配線113b、113d、113fおよび113hは、第4の金属配線層の下部領域に配置したが、第2メタル配線層の配線116a、116b、116cおよび116dは、第1の金属配線層の上部の領域に配置している。
これは、後述する、図示しないSGT−NANDストリングスのビット線BLkと同一のメタル配線層を用いるためである。
なお、図4a、図4b、図4c、図4d、図4eおよび図4fにおいて、図3a、図3b、図3c、図3d、図3eおよび図3fと同じ構造の箇所については、100番台の対応する記号で示してある。
シリコン柱104p10、下部拡散層102na、上部拡散層107n10、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn10を構成し、シリコン柱104p11、下部拡散層102nb、上部拡散層107n11、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn11を構成し、シリコン柱104p12、下部拡散層102nc、上部拡散層107n12、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn12を構成し、シリコン柱104p13、下部拡散層102nd、上部拡散層107n13、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn13を構成する。
シリコン柱104p20、下部拡散層102na、上部拡散層107n20、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn20を構成し、シリコン柱104p21、下部拡散層102nb、上部拡散層107n21、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn21を構成し、シリコン柱104p22、下部拡散層102nc、上部拡散層107n22、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn22を構成し、シリコン柱104p23、下部拡散層102nd、上部拡散層107n23、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn23を構成する。
シリコン柱104p30、下部拡散層102na、上部拡散層107n30、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn30を構成し、シリコン柱104p31、下部拡散層102nb、上部拡散層107n31、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn31を構成し、シリコン柱104p32、下部拡散層102nc、上部拡散層107n32、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn32を構成し、シリコン柱104p33、下部拡散層102nd、上部拡散層107n33、ゲート絶縁膜105、ゲート電極106により、NMOSトランジスタTn33を構成する。
下部拡散層102nbは、シリサイド層103を介してNMOSトランジスタTn01、Tn11、Tn21、Tn31の共通ドレインとなり、また、コンタクト112b0、112b1、112b2、112b3を介して第2メタル配線層の配線116bに接続され、116bには選択信号φ1が供給される。
下部拡散層102ncは、シリサイド層103を介してNMOSトランジスタTn02、Tn12、Tn22、Tn32の共通ドレインとなり、また、コンタクト112c0、112c1、112c2、112c3を介して第2メタル配線層の配線116cに接続され、116cには選択信号φ2が供給される。
下部拡散層102ndは、シリサイド層103を介してNMOSトランジスタTn03、Tn13、Tn23、Tn33の共通ドレインとなり、また、コンタクト112d0、112d1、112d2、112d3を介して第2メタル配線層の配線116dに接続され、116dには選択信号φ3が供給される。
また、選択信号を供給する第2メタル配線層による配線116a、116b、116cおよび116dは、図示しないメモリセルのビット線と同じ配線層を用いるので、製造工程を簡単化できる。
図5aおよび図5bに、実施例4を示す。図5aは、本発明の実施例のワード線選択デコーダのレイアウト(配置)の平面図、図5bは、図5aにおけるカットラインA−A’に沿った断面図である。本実施例の等価回路は、図1のNANDストリングス選択デコーダ100に従う。図5では、メモリ素子選択デコーダ110として、実施例2(図3)のBL110bを採用している。
なお、図5aの縦方向の断面図は、図3aの断面図である図3c、図3dおよび図3eと同じであるため、ここでは省略する。
図5は、図1のNANDストリングス選択デコーダ100に示すように、SGT−NANDストリングスを含む構成である。すなわち、NANDストリングスNAND(j,k)(j=0〜3、k=0,1)がマトリックス状に8個配置されており、NAND(j、k)には、それぞれドレイン選択トランジスタSTD、メモリ素子M0〜M31、ソース選択トランジスタSTSの34個が縦に直列に順番に積層配置される。
同様に、NAND(1,0)、NAND(1,1)が次の2行目に左から横に並べて配置される。また、NAND(2,0)、NAND(2,1)が3行目に、NAND(3,0)、NAND(3,1)が4行目に配置される。
また、NAND(0,0)、NAND(1,0)、NAND(2,0)、NAND(3,0)のそれぞれのドレイン選択トランジスタSTDのドレインは、図の縦方向(第2の方向)に延在配置されるビット線BL0に接続され、NAND(0,1)、NAND(1,1)、NAND(2,1)、NAND(3,1)のそれぞれのドレイン選択トランジスタSTDのドレインは、縦方向(第2の方向)に延在配置されるビット線BL1に接続される。
また、NAND(0,0)、NAND(1,0)、NAND(2,0)、NAND(3,0)、NAND(0,1)、NAND(1,1)、NAND(2,1)、NAND(3,1)のそれぞれのソース選択トランジスタSTSのソースは、共通にソース線となる下部拡散層202Mに接続される。
なお、図5aおよび図5bにおいて、図3a、図3b、図3c、図3d、図3eおよび図3fと同じ構造の箇所については、200番台の対応する記号で示してある。
204psd、204p0、・・・、204p30、204p31、204pssはp型シリコン柱、205はシリコン柱204psd、204p0、・・・、204p30、204p31、204pssを取り囲むゲート絶縁膜、206はゲート電極、206aはゲート配線である。ゲート絶縁膜205は、ゲート電極206、ゲート配線206aの下にも形成される。
下部拡散層202n0は、シリサイド層203を介してNMOSトランジスタTn0(図5aでは縦方向に4個のトランジスタが配置される)の共通ドレインとなり、また、コンタクト212b(図5aでは縦方向に4個配置される)を介して第1メタル配線層の配線213dに接続され、213dには選択信号φ0が供給される。
下部拡散層202n30は、シリサイド層203を介してNMOSトランジスタTn30(図5aでは縦方向に4個のトランジスタが配置される)の共通ドレインとなり、また、コンタクト212c(図5aでは縦方向に4個配置される)を介して第1メタル配線層の配線213fに接続され、213fには選択信号φ30が供給される。
下部拡散層202n31は、シリサイド層203を介してNMOSトランジスタTn31(図5aでは縦方向に4個のトランジスタが配置される)の共通ドレインとなり、また、コンタクト212d(図5aでは縦方向に4個配置される)を介して第1メタル配線層の配線213hに接続され、213hには選択信号φ31が供給される。
下部拡散層202nssは、シリサイド層203を介してNMOSトランジスタTnss(図5aでは縦方向に4個のトランジスタが配置される)の共通ドレインとなり、また、コンタクト212e(図5aでは縦方向に4個配置される)を介して第1メタル配線層の配線213jに接続され、213jには選択信号φssが供給される。
NMOSトランジスタTn0のソースである上部拡散層207n0は、コンタクト210n0、第1メタル配線層の配線213c、コンタクト214n0、第2の金属配線層の配線215bおよびコンタクト214bを介して、NANDストリングスNAND(0,0)およびNAND(0,1)のメモリ素子M0の共通ゲート配線である206M0に接続される。
NMOSトランジスタTn30のソースである上部拡散層207n30は、コンタクト210n30、第1メタル配線層の配線213e、コンタクト214n30、第32の金属配線層の配線215cおよびコンタクト214cを介して、NANDストリングスNAND(0,0)およびNAND(0,1)のメモリ素子M30の共通ゲート配線である206M30に接続される。
NMOSトランジスタTn31のソースである上部拡散層207n31は、コンタクト210n31、第1メタル配線層の配線213g、コンタクト214n31、第33の金属配線層の配線215dおよびコンタクト214dを介して、NANDストリングスNAND(0,0)およびNAND(0,1)のメモリ素子M31の共通ゲート配線である206M31に接続される。
NMOSトランジスタTnssのソースである上部拡散層207nssは、コンタクト210nss、第1メタル配線層の配線213i、コンタクト214nss、第34の金属配線層の配線215eおよびコンタクト214eを介して、NANDストリングスNAND(0,0)およびNAND(0,1)のソース選択トランジスタSTSの共通ゲート配線である206Mssに接続される。
なお、同じ符号を用いているが、行選択デコーダの出力RD1〜RD3についても、同様の構成になっている。
すなわち、選択トランジスタTnsd、Tn0、Tn30,Tn31、Tnssを含む第1のメタル配線層213までを製造する工程は、図示しない、他の領域に配置されるロジック回路等を製造する工程と同じ工程に合わせることができ、余分な製造工程を削減できる。
図6aおよび図6bに実施例5を示す。図6aは、本発明の実施例のワード線選択デコーダのレイアウト(配置)の平面図、図6bは、図6aにおけるカットラインA−A’に沿った断面図である。本実施例の等価回路は、図1のNANDストリングス選択デコーダ100に従う。図6では、メモリ素子選択デコーダ110として、実施例3(図4)のBL110cを採用している。
なお、図6aの縦方向の断面図は、図4aの断面図である図4c、図4dおよび図4eと同じであるため、ここでは省略する。
図6は、図1のNANDストリングス選択デコーダ100に示すように、SGT−NANDストリングスを含む構成である。すなわち、NANDストリングスNAND(j,k)(j=0〜3、k=0,1)がマトリックス状に8個配置されており、NAND(j,k)には、それぞれ選択トランジスタSTD、メモリ素子M0〜M31、STSの34個が縦に直列に順番に積層配置される。
なお、NANDストリングスの構成は、図5と同じであり、詳細な説明は省略する。
また、図6aおよび図6bにおいて、図4a、図4b、図4c、図4d、図4e、図4f、図5aおよび図5bと同じ構造の箇所については、200番台の対応する記号で示してある。
ただし、行デコーダの出力行選択信号RDjが供給される第2メタル配線層の配線216fとゲート配線206aを接続するコンタクト211aは、最大の段差(深さ)が生じるため、このコンタクトを作成する場合に、注意を要する場合がある。
さらには、本実施例によれば、デコーダのメタル配線に、NANDストリングスのビット線と同じ第2メタル配線層の配線を用いることで、製造工程を簡略化できる。
また、実施例は全て、BOX構造を採用して説明したが、通常のCMOS構造でも本実施例を容易に実現でき、BOX構造に限定するものではない。
本発明の本質は、メモリセルを構成する選択トランジスタのソースあるいはドレインを、SGTの特徴であるところの、下部拡散層を介して共通に接続して配線領域として用いることで、配線領域を省略することにより、面積の縮小された列選択ゲートデコーダを提供できることにある。本発明の配置方法に従った場合において、ゲート配線の配線方法、配線位置、メタル配線の配線方法および配線位置等は本実施例の図面に示したもの以外のものも、本発明の技術的範囲に属するものである。
102na、102nb、102nc、102nd、202nsd、202n0、202n30、202n31、202nss:平面状シリコン層
103、203:シリサイド層
104p、204p:p型シリコン柱
105、205:ゲート絶縁膜
106、206:ゲート電極
106a、206a:ゲート配線
107n、207n:n+拡散層
108、208:シリコン窒化膜
109n、209n:シリサイド層
110n、210n:コンタクト
211a:コンタクト
113、213:第1メタル配線層の配線
114、214:コンタクト
115、215:金属配線層の配線
216:第2メタル配線層の配線
φsd、φ0、φ1、φ2、φ3、φ30、φ31、φss:選択信号
RDk:行選択信号
100:NANDストリングス選択デコーダ
110:メモリ素子選択デコーダ
Claims (16)
- ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダを構成する半導体装置であって、
前記複数のトランジスタの各々は、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部または下部に配置されるソース領域と、
前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記デコーダは、少なくとも、
第1の選択信号線と、
n本(nは自然数)の第2の選択信号線と、
n個のMOSトランジスタと、
n本の出力線とを具備し、
前記n個のMOSトランジスタのゲートは、それぞれ前記第1の選択信号線に共通に接続され、
前記第k(k=0〜n)のMOSトランジスタのソース領域およびドレイン領域の一方は、前記n本の出力線のいずれか1つに接続され、
前記第k(k=0〜n)のMOSトランジスタのドレイン領域およびソース領域のうちの他方は、前記シリコン柱の下部に配置され、前記シリコン柱より基板側に配置されたシリサイド層を介して前記第2の選択信号線のうちのk番目の選択信号線に接続され、
前記n個のMOSトランジスタにより構成される前記デコーダを複数個備え、
前記複数のデコーダを構成するMOSトランジスタのそれぞれの第kのMOSトランジスタの前記ドレイン領域およびソース領域の他方は、シリサイド領域を介して共通に接続されることを特徴とする半導体装置。 - 前記n本の出力線は、それぞれ第1〜第nの配線層による配線により第1の方向に延在配置され、
前記共通に接続された下部拡散層および該下部拡散層を覆う前記シリサイド層は前記第1の方向と直交する第2の方向に延在配置されることを特徴とする請求項1に記載の半導体装置。 - 前記第2の選択信号線は、前記n本の出力線が延在配置される第1の方向に対して直交する第2の方向に延在配置された第1メタル配線層の配線であり、前記第1メタル配線層の配線は、コンタクトを介して前記下部拡散層を覆うシリサイド層に接続されることを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記第2の方向に延在配置される前記第1メタル配線層の配線は、前記第1の方向に延在配置される前記第1〜第nの配線層による配線より下部に配置されることを特徴とする請求項3に記載の半導体装置。
- 前記第2の選択信号線は、前記n本の出力線が延在配置される第1の方向に対して直交する第2の方向に延在配置された第2メタル配線層の配線であり、前記第2メタル配線層の配線は、コンタクトを介して前記下部拡散層を覆うシリサイド層に接続され、前記第2メタル配線層の配線は、前記第1〜第nの配線層の配線より上部に配置されることを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記n本の出力線は、第1〜第nの配線層による配線により前記第1の方向に延在配置され、前記第1の配線層は、金属化合物であることを特徴とする請求項2〜請求項5のいずれか1項に記載の半導体装置。
- ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
前記複数のトランジスタの各々は、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部または下部に配置されるソース領域と、
前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記デコーダ回路は、少なくとも、
第1の選択回路と、
前記第1の選択回路から出力される第1の選択信号線と、
n本(nは自然数)の第2の選択信号線と、
n個のMOSトランジスタと、
n本の出力線とを具備し、
前記n個のMOSトランジスタのゲートは、それぞれ前記第1の選択信号線に共通に接続され、
前記第k(k=0〜n)のMOSトランジスタのソース領域およびドレイン領域の一方は、前記n本の出力線のいずれか1つに接続され、
前記第k(k=0〜n)のMOSトランジスタのドレイン領域およびソース領域のうちの他方は、前記シリコン柱の下部に配置され、前記シリコン柱より基板側に配置されたシリサイド層を介して前記第2の選択信号線のうちのk番目の選択信号線に接続され、
前記n本の出力線は、それぞれ、n個のメモリ素子の対応するゲート電極に接続され、
前記n個のMOSトランジスタにより構成される前記デコーダを複数個備え、
前記複数のデコーダを構成する前記n個のMOSトランジスタのそれぞれの第kのMOSトランジスタの前記ドレイン領域およびソース領域の他方は、シリサイド領域を介して共通に接続されることを特徴とする半導体装置。 - 前記n本の出力線は、第1〜第nの配線層による配線により第1の方向に延在配置され、
前記共通に接続された下部拡散層および該下部拡散層を覆うシリサイド層は前記第1の方向と直交する第2の方向に延在配置されることを特徴とする請求項7に記載の半導体装置。 - 前記第2の選択信号線は、前記n本の出力線が延在配置される第1の方向に対して直交する第2の方向に延在配置された第1メタル配線層の配線であり、前記第1メタル配線層の配線は、コンタクトを介して前記下部拡散層を覆うシリサイド層に接続されることを特徴とする請求項7または請求項8に記載の半導体装置。
- 前記第1メタル配線層による配線は、前記第1〜第nの配線層による配線より下層に配置されることを特徴とする請求項9に記載の半導体装置。
- 前記第2の選択信号線は、前記n本の出力線が延在配置される第1の方向に対して直交する第2の方向に延在配置された第2メタル配線層の配線であり、前記第2メタル配線層の配線は、コンタクトを介して前記下部拡散層を覆うシリサイド層に接続され、前記第2メタル配線層による配線は、前記第1〜第nの配線層の配線より上部に配置されることを特徴とする請求項7または請求項8に記載の半導体装置。
- 前記n本の出力線は、第1〜第nの配線層による配線により前記第1の方向に延在配置され、前記第1の配線層は、金属化合物であることを特徴とする請求項8〜請求項11のいずれか1項に記載の半導体装置。
- ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダを構成する半導体装置であって、
前記複数のトランジスタの各々は、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部または下部に配置されるソース領域と、
前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記デコーダは、少なくとも、
第1の選択回路と、
前記第1の選択回路から出力される第1の選択信号線と、
n本(nは自然数)の第2の選択信号線と、
n個のMOSトランジスタと、
n本の出力線とを具備し、
さらに、基板上に縦に積層されたn個のメモリ素子を有し、前記n個のメモリ素子のそれぞれはドレイン、ソースおよびゲート電極を有して、ドレインとソースが順次接続されるNAND接続をされたメモリ素子群を備え、
前記n個のMOSトランジスタは第1の方向に1列に配置され、それぞれのゲートは、前記第1の選択信号線に共通に接続され、
前記第k(k=0〜n)のMOSトランジスタのソース領域およびドレイン領域の一方は、前記第1の方向に延在配置される前記n本の出力線のいずれか1つに接続され、
前記第k(k=0〜n)のMOSトランジスタのドレイン領域およびソース領域のうちの他方は、前記シリコン柱の下部に配置され、前記シリコン柱より基板側に配置されたシリサイド層を介して、前記第1の方向と直交した第2の方向に延在配置される前記第2の選択信号線のうちのk番目の選択信号線に接続され、
前記n本の出力線は、それぞれ、前記n個のメモリ素子群の対応するメモリ素子のゲート電極に接続され、
該半導体装置は、前記デコーダを複数個備え、
該複数のデコーダのそれぞれは、前記第2の方向に並べて配置され、
さらに、前記n本(nは自然数)の第2の選択信号線を出力する第2の選択回路を具備し、
前記複数のデコーダのうちの対応する第kのMOSトランジスタのドレイン領域およびソース領域のうちの他方は、前記シリコン柱の下部に配置された拡散層およびシリサイド層を介して共通に接続されて前記第2の選択信号線のうちの前記k番目の選択信号線に接続され、
前記第1の選択回路と前記第2の選択回路により前記メモリ素子群のうちの指定された1つのメモリ素子が選択されることを特徴とする半導体装置。 - 前記NAND接続されたメモリ素子群は、さらに、基板側に設けられたソース線と、
シリコン基板側と反対側の最上位に設けられたビット線を有し、
該ビット線とソース線との間に、第1の選択トランジスタ、前記n個のメモリ素子、第2の選択トランジスタの順番にて接続されることを特徴とする請求項13に記載の半導体装置。 - 前記n本の出力線は、第1〜第nの配線層による配線により前記第1の方向に延在配置され、前記第2の選択信号線は、前記第2の方向に延在配置された第1メタル配線層の配線であり、前記第1メタル配線層の配線は、コンタクトを介して前記下部拡散層を覆うシリサイド層に接続され、前記第1の方向に延在配置される前記第1〜第nの配線層の配線より下部に配置されることを特徴とする請求項13または請求項14に記載の半導体装置。
- 前記n本の出力線は、第1〜第nの配線層による配線により前記第1の方向に延在配置され、前記第2の選択信号線は、前記第2の方向に延在配置された第2メタル配線層の配線であり、前記第2メタル配線層の配線は、コンタクトを介して前記下部拡散層を覆うシリサイド層に接続され、前記第1の方向に延在配置される前記第1〜第nの配線層の配線より上部に配置されることを特徴とする請求項13または請求項14に記載の半導体装置。
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