WO2007046144A1 - 抵抗記憶素子及びその製造方法、並びに不揮発性半導体記憶装置 - Google Patents

抵抗記憶素子及びその製造方法、並びに不揮発性半導体記憶装置 Download PDF

Info

Publication number
WO2007046144A1
WO2007046144A1 PCT/JP2005/019234 JP2005019234W WO2007046144A1 WO 2007046144 A1 WO2007046144 A1 WO 2007046144A1 JP 2005019234 W JP2005019234 W JP 2005019234W WO 2007046144 A1 WO2007046144 A1 WO 2007046144A1
Authority
WO
WIPO (PCT)
Prior art keywords
resistance
electrode
resistance memory
memory element
resistance state
Prior art date
Application number
PCT/JP2005/019234
Other languages
English (en)
French (fr)
Inventor
Kentaro Kinoshita
Original Assignee
Fujitsu Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Limited filed Critical Fujitsu Limited
Priority to PCT/JP2005/019234 priority Critical patent/WO2007046144A1/ja
Priority to JP2007540862A priority patent/JP5157448B2/ja
Publication of WO2007046144A1 publication Critical patent/WO2007046144A1/ja
Priority to US12/104,845 priority patent/US7859886B2/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/023—Formation of switching materials, e.g. deposition of layers by chemical vapor deposition, e.g. MOCVD, ALD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/026—Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Definitions

  • Resistance memory element resistance memory element, method of manufacturing the same, and nonvolatile semiconductor memory device
  • the present invention relates to a resistance memory element and a manufacturing method thereof, and in particular, a resistance memory element that stores a plurality of resistance states having different resistance values, a manufacturing method thereof, and a nonvolatile memory using such a resistance memory element
  • the present invention relates to a semiconductor memory device.
  • RRAM Resistance Random Access Memory
  • the RRAM uses a resistance memory element that has a plurality of resistance states with different resistance values and changes its resistance state by applying an electrical stimulus from the outside. It is used as a memory element by associating it with information “0” and “1”.
  • High potential such as high speed, large capacity, low power consumption, etc., is expected for its future.
  • a resistance memory element is obtained by sandwiching a resistance memory material whose resistance state is changed by application of a voltage between a pair of electrodes.
  • a typical resistance memory material an oxide material containing a transition metal is known.
  • Patent Document 1 A nonvolatile semiconductor memory device using a resistance memory element is described in, for example, Patent Document 1 and Non-Patent Documents 1 to 3.
  • Patent Document 1 US Patent No. 6473332
  • Non-Patent Document 1 A. Beck et al., Appl. Phys. Lett. Vol. 77, p. 139 (2001)
  • Non-Patent Document 2 W. W. Zhuang et al, Tech. Digest IEDM 2002, p.193
  • Non-Patent Document 3 1. G. Baek et al "Tech. Digest IEDM 2004, p.587
  • FeRAM Feroelectric Random Access Memory
  • DRAM Dynamic Random Access Memory
  • SRAM Stable Random Access Memory
  • MRAM magnetoresistive random access memory
  • the smaller the element area the larger the current value required for magnetization reversal, so the cell size is limited due to the relationship with the write current value. End up. Therefore, there has been a demand for a non-volatile memory material that can be more easily integrated and a non-volatile memory device using the same.
  • An object of the present invention is to use a resistance memory element capable of improving the degree of integration in a resistance memory element that stores a plurality of resistance states having different resistance values, and a method of manufacturing such a resistance memory element.
  • An object of the present invention is to provide a non-volatile semiconductor memory device.
  • a resistance memory element that stores a high resistance state or a low resistance state in a memory region and switches between the high resistance state and the low resistance state by applying a voltage
  • a resistance memory layer made of a resistance memory material; and a first electrode and a second electrode arranged so as to sandwich the resistance memory layer, and the first electrode and the second electrode are the same.
  • a resistance memory element formed on one surface.
  • a resistance memory element that stores a high resistance state or a low resistance state in a memory region and switches between the high resistance state and the low resistance state by applying a voltage.
  • a resistance memory layer made of a resistance memory material, and a first electrode and a second electrode arranged so as to sandwich the resistance memory layer, the first electrode being a lower surface of the resistance memory layer
  • the second electrode is formed on the upper surface side of the resistance memory layer in a region different from the region where the first electrode is formed.
  • a child is provided.
  • a resistance memory element that stores a high resistance state or a low resistance state in a memory region and switches between the high resistance state and the low resistance state by applying a voltage.
  • a resistance memory layer made of a resistance memory material, and a first electrode and a second electrode disposed so as to sandwich the resistance memory layer, wherein the first electrode is a second electrode of the resistance memory layer. Embedded in the opening formed in the first region, and the second electrode is formed on the resistance memory layer in the second region different from the first region.
  • a featured resistive memory element is provided.
  • a resistance memory element that stores a high resistance state or a low resistance state in a memory region, and switches between the high resistance state and the low resistance state by applying a voltage.
  • a resistance memory layer made of a resistance memory material, and a first electrode and a second electrode arranged so as to sandwich the resistance memory layer, and switching between the high resistance state and the low resistance state Further, in the resistance memory layer between the first electrode and the second electrode, along the direction inclined with respect to the layer direction of the resistance memory layer or the layer thickness direction of the resistance memory layer
  • a resistance memory element is provided in which a current path including a memory region is formed.
  • a resistance memory element that stores a high resistance state or a low resistance state in a memory region, and switches between the high resistance state and the low resistance state by applying a voltage.
  • a resistance memory layer made of a resistance memory material, and a first electrode and a second electrode arranged so as to sandwich the resistance memory layer, wherein the first electrode and the second electrode are A resistance memory element formed on the same plane; a selection transistor connected to the first electrode of the resistance memory element; and a signal line connected to the second electrode of the resistance memory element.
  • a nonvolatile semiconductor memory device is provided.
  • a resistance memory element that stores a high resistance state or a low resistance state in a memory region, and switches between the high resistance state and the low resistance state by applying a voltage.
  • a resistance memory layer made of a resistance memory material, and a first electrode and a second electrode arranged so as to sandwich the resistance memory layer, and the first electrode is on a lower surface side of the resistance memory layer
  • a resistance memory element formed on the upper surface side of the resistance memory layer in a region different from a region where the first electrode is formed, and the first electrode of the resistance memory element
  • a non-volatile semiconductor memory device comprising: a select transistor connected to the first electrode; and a signal line connected to the second electrode of the resistance memory element.
  • a resistance memory element that stores a high resistance state or a low resistance state in a memory region, and switches between the high resistance state and the low resistance state by applying a voltage.
  • a resistance memory layer made of a resistance memory material and a resistance memory layer sandwiched between the resistance memory layer A first electrode and a second electrode, wherein the first electrode is embedded in an opening formed in a first region of the resistance memory layer, and the second electrode is A resistance memory element formed on the resistance memory layer in a second area different from the first area, a selection transistor connected to the first electrode of the resistance memory element, and the resistance memory element
  • a nonvolatile semiconductor memory device having a signal line connected to a second electrode.
  • the high resistance state and the low resistance state are stored, and the high resistance state and the low resistance state are switched by applying a voltage between a pair of electrodes.
  • a resistance memory element manufacturing method comprising: forming a conductive film on a substrate; patterning the conductive film; forming a first electrode in a first region; and the first Forming a second electrode formed in a second region different from the region, and forming a resistance memory layer on the substrate on which the first electrode and the second electrode are formed.
  • the high resistance state and the low resistance state are stored, and the high resistance state and the low resistance state are switched by applying a voltage between a pair of electrodes.
  • a method of manufacturing a resistance memory element comprising: forming a first electrode on a first region of a substrate; and forming a resistance memory layer on the substrate on which the first electrode is formed And a step of forming a second electrode on the resistance memory layer in a second region different from the first region.
  • the high resistance state and the low resistance state are stored, and the high resistance state and the low resistance state are switched by applying a voltage between a pair of electrodes.
  • the method of manufacturing a resistance memory element includes: a step of forming a resistance memory layer on a substrate; a step of forming an opening in the first region of the resistance memory layer; Forming a second electrode, and forming a second electrode on a second region different from the first region of the resistance memory layer. A method is provided.
  • a pair of electrodes made of the same conductive layer formed on the same plane and this Since the resistance memory element is configured by the resistance memory layer provided between the pair of electrodes, the manufacturing process of the resistance memory element can be simplified as compared with the case where the pair of electrodes are formed separately. . In addition, since the flatness on the resistance memory element is improved as compared with the case where a pair of electrodes are stacked in the film thickness direction to form the resistance memory element, the wiring formed on the upper layer can be reduced, for example, by reducing the flattening process. It is possible to simplify the manufacturing process of layers and the like.
  • One electrode of the resistance memory element can be formed integrally with a signal line connected to the memory cell. Thereby, the manufacturing process of the resistance memory element can be simplified. In addition, since the flatness on the resistance memory element is improved as compared with the case where the signal line connected to the memory cell is formed separately from the electrode of the resistance memory element, the flattening process can be reduced. The manufacturing process of the wiring layer and the like to be formed can be simplified.
  • the resistance memory can be compared with the case where the pair of electrodes are disposed so as to overlap in the planar layout.
  • the layer can be thinned. Thereby, the manufacturing process of the resistance memory element can be simplified.
  • one electrode of the resistance memory element as a contact plug connected to the cell selection transistor, a margin in layout and manufacturing of the other electrode can be increased. Thereby, the manufacturing process of the resistance memory element can be simplified.
  • FIG. 1 is a graph showing current-voltage characteristics of a resistance memory element using a bipolar resistance memory material.
  • FIG. 2 is a graph showing current-voltage characteristics of a resistance memory element using a unipolar resistance memory material.
  • FIG. 3 is a graph of current-voltage characteristics illustrating the forming process of the resistance memory element.
  • FIG. 4 is a graph showing the relationship between the voltage at which forming occurs and the film thickness of the resistance memory layer.
  • FIG. 5 is a graph showing the results of low-voltage TDDB measurement for a resistance memory element.
  • FIG. 6 This is a graph showing the current-voltage characteristics of the resistive memory element used to investigate the forming mechanism.
  • FIG. 8 is a plan view showing an arrangement example of electrodes of the resistance memory element.
  • FIG. 9 is a schematic cross-sectional view showing an arrangement example of electrodes of the resistance memory element.
  • FIG. 10 A plan view showing the structure of the nonvolatile semiconductor memory device according to the first embodiment of the invention.
  • FIG. 11 is a schematic sectional view showing the structure of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 12 is a circuit diagram showing a structure of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 13 A cross-sectional view (part 1) illustrating the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment of the invention.
  • FIG. 14 A sectional view (No. 2) showing the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 15 A plan view showing the structure of a nonvolatile semiconductor memory device according to a second embodiment of the present invention.
  • FIG. 16 is a schematic sectional view showing the structure of the nonvolatile semiconductor memory device according to the second embodiment of the invention.
  • FIG. 17 is a circuit diagram showing a structure of a nonvolatile semiconductor memory device according to a second embodiment of the present invention.
  • FIG. 18 is a sectional view (No. 1) showing the method for manufacturing the nonvolatile semiconductor memory device according to the second embodiment of the invention.
  • FIG. 19 is a sectional view (No. 2) showing the method for manufacturing the nonvolatile semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 20 is a plan view showing the structure of the nonvolatile semiconductor memory device according to the third embodiment of the invention.
  • FIG. 21 is a schematic sectional view showing the structure of a nonvolatile semiconductor memory device according to a third embodiment of the invention.
  • FIG. 22 is a cross-sectional view showing the method for manufacturing the nonvolatile semiconductor memory device according to the third embodiment of the invention.
  • FIG. 1 is a graph showing the current-voltage characteristics of a resistance memory element using a bipolar resistance memory material.
  • FIG. 2 is a graph showing the current-voltage characteristics of a resistance memory element using a unipolar resistance memory material.
  • Figure 3 is a current-voltage characteristic graph that explains the forming process of the resistive memory element
  • Fig. 4 is a graph showing the relationship between the voltage at which forming occurs and the thickness of the resistive memory layer
  • Fig. 5 is a graph showing the low-voltage TDDB measurement results of the resistive memory element
  • Fig. 6 is used to examine the forming mechanism 7 is a graph showing the current-voltage characteristics of the resistance memory element
  • FIG. 7 is a graph showing the current-voltage characteristics of each piece of the divided resistance memory element
  • FIGS. 8 and 9 are examples of arrangement of a pair of electrodes sandwiching the resistance memory layer.
  • FIG. 8 and 9 are examples of arrangement of a pair of electrodes sandwiching the resistance memory layer.
  • the resistance memory element has a resistance memory material sandwiched between a pair of electrodes.
  • Most of the resistance memory materials are oxide materials containing transition metals, and can be roughly classified into two types based on the difference in electrical characteristics.
  • SrTiO doped with a small amount of impurities such as chromium (Cr) Or SrZrO, or Colossal Magneto- Resistance (CMR)
  • Examples include Pr Ca MnO and La Ca MnO.
  • a bipolar resistance memory material such a resistance memory material that requires voltages having different polarities for rewriting the resistance state.
  • the other is a material that requires a voltage of the same polarity in order to change the resistance value between a high resistance state and a low resistance state.
  • a single transition metal such as NiO or TiO Applicable to acidic substances.
  • a resistance memory material that requires a voltage having the same polarity to rewrite the resistance state is referred to as a unipolar resistance memory material.
  • FIG. 1 is a graph showing the current-voltage characteristics of a resistance memory element using a bipolar resistance memory material, and is described in Non-Patent Document 1. This graph shows the case of using Cr-doped SrZrO, which is a typical bipolar resistance memory material.
  • the resistance memory element In the initial state, the resistance memory element is considered to be in a high resistance state.
  • Each resistance state is stable in a range of about ⁇ 0.5 V and is maintained even when the power is turned off. That is, in the high resistance state, if the applied voltage is lower than the absolute value of the voltage at point A, the current-voltage characteristics change linearly along the curves a and d, and the high resistance state is maintained. Similarly, in the low resistance state, if the applied voltage is lower than the absolute value of the voltage at point C, the current-voltage characteristics change linearly along curves b and c, and the low resistance state is maintained. .
  • the resistance memory element using the bipolar resistance memory material applies voltages of different polarities in order to change the resistance state between the high resistance state and the low resistance state. .
  • FIG. 2 is a graph showing the current-voltage characteristics of a resistance memory element using a unipolar resistance memory material. This graph shows the case of using TiO, which is a typical unipolar resistive memory material.
  • the resistance memory element In the initial state, the resistance memory element is considered to be in a high resistance state.
  • the applied voltage When the applied voltage is gradually increased from OV, the current changes along the curve a in the direction of the arrow, and its absolute value gradually increases.
  • the resistance memory element switches (sets) the high resistance state force to the low resistance state.
  • the absolute value of the current increases abruptly, and the point A force also changes to point B in the current-voltage characteristics.
  • the current value at point B is constant at about 20 mA. This is because a current limit is applied to prevent the element from being destroyed due to the increase in current.
  • Each resistance state is stable below a voltage required for setting and resetting. That is, in FIG. 2, both states are stable at about 1. OV or less, and are maintained even when the power is turned off. That is, in the high resistance state, if the applied voltage is lower than the voltage at point A, the current-voltage characteristics change linearly along curve a, and the high resistance state is maintained. Similarly, in the low resistance state, if the applied voltage is lower than the voltage at point C, the current-voltage characteristics change along curve c, and the low resistance state is maintained.
  • the resistance memory element using the unipolar resistance memory material applies a voltage having the same polarity in order to change the resistance state between the high resistance state and the low resistance state.
  • FIG. 3 is a current-voltage characteristic illustrating the forming process of the resistance memory element using the same unipolar resistance memory material as in FIG.
  • the resistance is high and the withstand voltage is as high as about 8 V.
  • This withstand voltage is extremely high compared to the voltage required for setting and resetting.
  • the initial state there is no change in resistance state such as set or reset.
  • the resistance memory element is formed.
  • the resistance memory element exhibits current-voltage characteristics as shown in FIG. 2, and can change reversibly between a low resistance state and a high resistance state.
  • the resistance memory element in the initial state before forming has a high resistance value and may be confused with the high resistance state after forming. Therefore, in this specification, the high resistance state represents the high resistance state of the resistance memory element after forming, and the low resistance state represents the low resistance state of the resistance memory element after forming.
  • the term “state” represents the state of the resistance memory element before forming.
  • the sample used for the study was a resistance memory element having a lower electrode made of P having a thickness of 150 nm, a resistance memory layer made of TiO, and an upper electrode made of P having a thickness of lOOnm.
  • FIG. 4 is a graph showing the relationship between the voltage at which forming occurs and the film thickness of the resistance memory layer. As shown in Fig. 4, the voltage at which forming occurs increases as the thickness of the resistive memory layer increases. These measurement points can be linearly approximated, and the regression line passes through the origin. This means that the voltage force at which forming occurs is zero at the limit of zero film thickness. In other words, the forming phenomenon is considered to be a phenomenon that occurs in the thickness direction in the film of the resistance memory layer, not a phenomenon that occurs at the interface between the electrode and the resistance memory layer.
  • FIG. 5 is a graph showing the results of performing low-voltage TDDB measurement on a sample before forming treatment.
  • the measurement was performed at room temperature, the applied voltage was 7 V, and the thickness of the resistive memory layer was 3 Onm. As shown in Fig. 5, it can be seen that the current value suddenly increased after about 500 seconds, and that dielectric breakdown occurred. As a result of IV measurement of the resistive memory element after dielectric breakdown occurred, the RRAM characteristics shown in Fig. 6 were confirmed, confirming that the forming process was completed.
  • a resistance memory element having a diameter of the upper electrode of 500 ⁇ m was formed, and a forming process was performed.
  • the resistance memory element was set to a low resistance state as well as a high resistance state force.
  • the current-voltage characteristics of the resistance memory element at this time are shown in FIG.
  • the resistance memory element was divided into two, and the current-voltage characteristics were measured again for each of the divided pieces.
  • the current-voltage characteristics of each piece are shown by dotted and solid lines in Fig. 7, respectively.
  • one piece (dotted line) was in a low resistance state, which was in good agreement with the measurement data in the low resistance state after setting before electrode division.
  • the other piece (solid line) remained in the state before the forming process. From these, it can be seen that the current path generated by the forming is included only in the one piece side, and only this piece stores the resistance state before the electrode division. The other piece does not contribute to the memory of the resistance state at all.
  • the altered region formed by forming is very narrow and occurs in a local region.
  • this altered region is considered to be in the form of a filament extending in the thickness direction of the resistance memory layer.
  • the RRAM characteristics of the resistance memory element are generated in a filament-like altered region generated by forming. Therefore, unlike FeRAM and MRAM, the change in electrical response before and after switching hardly depends on the electrode area, and the electrode area can be greatly reduced. Also, the pair of electrodes need not necessarily be arranged in a parallel plate shape like a capacitor.
  • a filament-like altered region is formed in the resistive memory layer, and this altered region becomes a current path.
  • This state is a low resistance state of the resistance memory element.
  • a voltage is applied to the resistance memory element in the low resistance state, a current flows through the current path.
  • an acid-acid reaction similar to anodic acid occurs in the current path and acts to restore the altered region.
  • the current path is narrowed due to the decrease in the altered region, or the current path is blocked due to the progress of the oxidation around the vicinity of the electrode interface of the path, resulting in a high resistance.
  • This state is a high resistance state of the resistance memory element. Note that the region where the current path is blocked is considered as a memory region for storing the high resistance state or the low resistance state.
  • FIG. 8 and FIG. 9 show examples of the arrangement of a pair of electrodes that sandwich the resistance memory layer.
  • FIG. 8 is a plan view
  • FIG. 9 is a cross-sectional view.
  • a dotted line shows a typical current path formed by forming.
  • the current path has a tortuous shape due to the influence of the crystal grain boundary or the like, and a plurality of current paths may exist simultaneously.
  • the arrangement diagram of FIG. 8 (a) is a case where the opposing sides of the pair of electrodes 82 and 84 are arranged in parallel.
  • the arrangement diagram of FIG. 8 (b) is a case where the pair of electrodes 82 and 84 are arranged so as to face each other at the corners.
  • the layout diagram of FIG. 8 (c) is a case where the opposing sides of the pair of electrodes 82 and 84 are disposed in a non-parallel manner.
  • the arrangement diagram of FIG. 9A is a case where the pair of electrodes 82 and 84 are formed on the same plane of the substrate 80 and the resistance memory layer 86 is formed between the electrodes 82 and 84.
  • the direction of the current path is formed along the layer direction of the resistance memory layer 86.
  • the direction of the current path is a direction along a straight line connecting the start point and the end point of the current nose.
  • the layer direction is a direction along the surface on which the resistance memory layer 86 is formed.
  • the arrangement diagram of FIG. 9B is a case where the pair of electrodes 82 and 84 are formed on different planes with the resistance memory layer 86 interposed therebetween.
  • one electrode 82 of the pair of electrodes 82, 84 is formed on the side wall portion (for example, in the contact hole) of the resistance memory layer 86, and the other The electrode 84 is formed on the resistance memory layer 86.
  • the direction of the current path is formed along the layer thickness direction of the resistance memory layer 86.
  • planar layout shown in FIG. 8 and the cross-sectional layout shown in FIG. 9 can be arbitrarily combined.
  • the electrodes 82 and 84 sandwiching the resistance memory layer 86 do not necessarily correspond 1: 1, and a plurality of individual electrodes may be provided for one common electrode !, .
  • FIG. 10 is a plan view showing the structure of the nonvolatile semiconductor memory device according to the present embodiment
  • FIG. 11 is a schematic sectional view showing the structure of the nonvolatile semiconductor memory device according to the present embodiment
  • FIG. FIG. 13 and FIG. 14 are process cross-sectional views illustrating the method for manufacturing the nonvolatile semiconductor memory device according to the present embodiment.
  • FIG. 11 is a cross-sectional view taken along the line A— of FIG.
  • an element isolation film 22 for defining an element region is formed on the silicon substrate 20.
  • a cell selection transistor having a gate electrode 24 and source Z drain regions 26 and 28 is formed in the element region of the silicon substrate 20.
  • the gate electrode 24 also functions as a word line WL that commonly connects the gate electrodes 24 of the cell selection transistors adjacent in the column direction (vertical direction in the drawing).
  • a contact plug 32 electrically connected to the source / drain region 26 and a contact plug 34 electrically connected to the source Z drain region 28 are provided on the silicon substrate 20 on which the cell selection transistor is formed.
  • An interlayer insulating film 30 in which and are embedded is formed.
  • a wiring 36 electrically connected to the source / drain region 26 via the contact plug 32 and an electrode electrically connected to the source Z drain region 28 via the contact plug 34 38 and a source line 40 provided between the adjacent electrodes 38 are formed.
  • One electrode 38 is formed for each contact plug 34.
  • Source line 40 As shown in FIG. 10, it extends in the column direction.
  • a resistance memory layer 42 made of a resistance memory material is formed on the interlayer insulating film 30 on which the wiring 36, the electrode 38 and the source line 40 are formed.
  • This resistance memory material may be either a bipolar resistance memory material or a unipolar resistance memory material.
  • the side surfaces of the electrode 38 and the source line 40 are arranged to face each other via the resistance memory layer 42, and the resistance memory element 46 having the electrode 38 and the source line 40 as a pair of electrodes is formed ( (The part surrounded by the dotted line in the figure).
  • the source line 40 includes two resistance memory elements 46 adjacent to each other with the source line 40 interposed therebetween, and one of the plurality of resistance memory elements 46 arranged in the column direction with respect to the two resistance memory elements. It functions as a common electrode that doubles as an electrode.
  • a contact plug 50 electrically connected to the wiring 36 is embedded in the resistance memory layer 42.
  • the source / drain region 26 is electrically connected via the contact plug 50, the wiring 36, and the contact plug 32, and in the row direction perpendicular to the word line WL ( A bit line 52 extending in the horizontal direction of the drawing is formed.
  • the nonvolatile semiconductor memory device has a pair of electrodes (electrode 38 and source line 40) made of the same conductive layer formed on the same plane, and the pair of electrodes.
  • the main characteristic is that the resistance memory element 46 is constituted by the provided resistance memory layer 42.
  • the altered region of the resistance memory layer formed by forming occurs in a very narrow local region. Therefore, the electrode area of the pair of electrodes sandwiching the resistance memory layer 46 can be significantly reduced compared to the case of DRAM, FeRAM, or the like. It can also be used as a surface.
  • the pair of electrodes can be formed by the same conductive layer formed simultaneously on the same surface. Thereby, the manufacturing process of the resistance memory element can be simplified. In addition, since the flatness on the resistance memory element is improved as compared with the case where the resistance memory element is formed by stacking a pair of electrodes in the film thickness direction, the wiring to be formed on the upper layer can be reduced. It is possible to simplify the manufacturing process of layers and the like.
  • the current path formed by forming is in the resistance memory layer 42 between the electrode 38 and the source line 40 along the layer direction of the resistance memory layer 42. (See Fig. 9 (a)).
  • the wiring 36 and the electrode 38 need to be arranged at an interval at which no forming occurs in the resistance memory layer 42 between the wiring 36 and the electrode 38 when the data of the resistance memory element 46 is rewritten. That is, the voltage force at which forming occurs in the resistance memory layer 42 between the wiring 36 and the electrode 38 is larger than the maximum voltage difference applied between the electrode 38 and the source line 40 when the data of the resistance memory element 46 is rewritten. Thus, the distance between the wiring 36 and the electrode 38 is defined.
  • the write voltage (set voltage) of the resistance memory element 46 for example, the characteristic shown in FIG. In the resistance memory element 46, the voltage is about 1.7V. If the graphing force shown in FIG. 4 is also calculated for the film thickness of the resistive memory layer 42 when the voltage at which the forming occurs is 1.7 V, it is about 9 nm. In other words, if the distance between the wiring 36 and the electrode 38 is more than 9 nm, the resistance memory between the wiring 36 and the electrode 38 can be obtained even when a voltage corresponding to the set voltage or the reset voltage is applied between the lower electrodes 38. Forming does not occur in layer 42.
  • the interval between the wiring 36 and the electrode 38 is preferably set as appropriate according to the structure and constituent materials of the resistance memory element 46, the voltage application method at the time of data rewriting, and the like.
  • the memory cell 10 of the nonvolatile semiconductor memory device according to the present embodiment shown in FIGS. 10 and 11 includes a resistance memory element 12 and a cell selection transistor 14 as shown in FIG.
  • the resistance memory element 12 has one end connected to the force source line SL and the other end connected to the source terminal of the cell selection transistor 14.
  • the drain terminal of cell select transistor 14 is The gate terminal is connected to the word line WL.
  • Such memory cells 10 are formed adjacent to each other in the column direction (vertical direction in the drawing) and the row direction (horizontal direction in the drawing).
  • a plurality of bit lines BL 1, BL 2, BL 3, BL 4 ′ are arranged in the row direction (horizontal direction in the drawing), and constitute a common signal line for the memory cells 10 arranged in the row direction.
  • the rewriting operation to the high resistance state force low resistance state that is, the set operation will be described. It is assumed that the memory cell 10 to be rewritten is a memory cell 10 connected to the word line WL1 and the bit line BL1.
  • a predetermined voltage is applied to the word line WL1, and the cell selection transistor 14 is turned on.
  • the source line SL1 is connected to a reference potential, for example, OV that is a ground potential.
  • a bias voltage equal to or slightly larger than the voltage required for setting the resistance memory element 12 is applied to the bit line BL1.
  • a bias voltage of about 2 V is applied.
  • the resistance value R of the resistance memory element 12 is equal to the channel resistance R of the cell selection transistor.
  • the resistance memory element 12 changes from the high resistance state to the low resistance state.
  • the word lines WL and the source lines SL are arranged in the column direction, and are in contact with one word line (for example, the word line WL1).
  • the connected memory cells 10 are connected to the same source line SL (for example, SL1). Therefore, if a plurality of bit lines (for example, BL1 to BL4) are driven simultaneously in the above set operation, a plurality of memory cells 10 connected to the selected word line (for example, word line WL1) are collectively set. It's pretty.
  • the memory cell 10 to be rewritten is a memory cell 10 connected to the word line WL1 and the bit line BL1.
  • a predetermined voltage is applied to the word line WL1, and the cell selection transistor 14 is turned on. At this time, the voltage applied to the word line WL1 is sufficiently smaller than the channel resistance R 1S of the cell selection transistor 14 and the resistance value R of the resistance memory element 12 in the low resistance state.
  • the source line SL1 is connected to a reference potential, for example, the ground potential OV.
  • a bias voltage equal to or slightly larger than the voltage required for resetting the resistance memory element 12 is applied to the bit line BL1.
  • a bias voltage of about 1.2 V is applied.
  • the channel resistance R of the cell selection transistor 14 is equal to the resistance of the resistance memory element 12.
  • the resistance memory element 12 changes from the low resistance state to the high resistance state.
  • the channel resistance R of the cell selection transistor 14 is stored in the resistance memory.
  • the gate voltages of these transistors are set to be sufficiently smaller than the resistance value R of element 12.
  • the word lines WL and the source lines SL are arranged in the column direction, and are connected to one word line (for example, WL1).
  • the memory cell 10 is connected to the same source line SL (for example, SL1). Therefore, by simultaneously driving a plurality of bit lines BL (for example, BL1 to BL4) during the reset operation, it is possible to collectively reset a plurality of memory cells 10 connected to the selected word line (for example, WL1). It is.
  • the read method of the nonvolatile semiconductor memory device will be explained with reference to FIG. It is assumed that the memory cell 10 to be read is a memory cell 10 connected to the word line WL1 and the bit line BL1.
  • a predetermined voltage is applied to the word line WL1, and the cell selection transistor 14 is turned on. At this time, the voltage applied to the word line WL1 is sufficiently smaller than the channel resistance R 1S of the cell selection transistor 14 and the resistance value R of the resistance memory element 12 in the low resistance state.
  • the source line SL1 is connected to a reference potential, for example, the ground potential OV.
  • a predetermined bias voltage is applied to the bit line BL1.
  • This bias voltage is set such that no set or reset is caused by the applied voltage when the resistance memory element 12 is in any resistance state. For example, if the resistance memory element 12 has the current-voltage characteristics shown in Fig. 2, setting and resetting will not occur if the bias voltage is less than about 1.2V. Therefore, the bias voltage for reading should be set to a voltage that can ensure a sufficient margin with a voltage less than 1.2V, for example, 0.5V.
  • an element isolation film 22 for defining an element region is formed by using an inner part of the silicon substrate 20, for example, an STI (Shallow Trench Isolation) method.
  • a cell selection transistor having the gate electrode 24 and the source Z drain regions 26 and 28 is formed on the element region of the silicon substrate 20 in the same manner as in the ordinary MOS transistor manufacturing method (FIG. a)).
  • a silicon oxide film is deposited by, eg, CVD, and an interlayer insulating film 30 made of the silicon oxide film is formed.
  • contact holes reaching the source Z drain regions 26 and 28 are formed in the interlayer insulating film 30 by photolithography and dry etching.
  • a platinum (Pt) film is deposited on the interlayer insulating film 30 in which the contact plugs 32 and 34 are embedded by, eg, CVD.
  • a platinum film is patterned by photolithography and dry etching, and a wiring 36 electrically connected to the source Z drain region 26 via the contact plug 32 and
  • an electrode 38 electrically connected to the source Z drain region 28 through the contact plug 34 and a source line 40 formed between the electrodes 38 are formed (FIG. 13 (c)).
  • a TiO film is deposited on the interlayer insulating film 30 on which the wiring 36, the electrode 38, and the source line 40 are formed by laser abrasion, sol-gel, sputtering, MOCVD, etc., and the resistance memory layer 42 made of the TiO film is formed.
  • An insulating film such as a silicon oxide film may be further deposited on the resistance memory layer 42.
  • the resistance memory layer 42 and the wiring 36 are formed by photolithography and dry etching. A reaching contact hole is formed.
  • these conductive films are etched back to form a contact plug 50 electrically connected to the wiring 36 in the contact hole (FIG. 14 (FIG. a)).
  • the conductive film is patterned by photolithography and dry etching, and the contact plug 50, the wiring 36, and the contact plug 32 are interposed.
  • the bit line 52 electrically connected to the source Z drain region 26 is formed (FIG. 14B).
  • an upper wiring layer is further formed as necessary to complete the nonvolatile semiconductor device.
  • the resistance memory element includes the pair of electrodes formed of the same conductive layer formed on the same plane and the resistance memory layer provided between the pair of electrodes. Therefore, the manufacturing process of the resistance memory element can be simplified as compared with the case where the pair of electrodes are separately formed. In addition, since the flatness on the resistance memory element is improved as compared with the case where the resistance memory element is formed by stacking a pair of electrodes in the film thickness direction, the wiring formed on the upper layer can be reduced. The manufacturing process of layers and the like can be simplified.
  • one electrode of the resistance memory element can be integrally formed with a signal line (source line) connected to the memory cell.
  • a signal line source line
  • the manufacturing process of the resistance memory element can be simplified.
  • the flatness on the resistance memory element is improved as compared with the case where the signal line connected to the memory cell is formed separately from the electrode of the resistance memory element, the flattening process can be reduced.
  • the manufacturing process of the wiring layer to be formed can be simplified.
  • FIG. 15 is a plan view showing the structure of the nonvolatile semiconductor memory device according to the present embodiment
  • FIG. 16 is a schematic sectional view showing the structure of the nonvolatile semiconductor memory device according to the present embodiment
  • FIG. FIG. 18 and FIG. 19 are process cross-sectional views showing the method for manufacturing the nonvolatile semiconductor memory device according to the present embodiment.
  • FIG. 16 is a cross-sectional view taken along line A— of FIG.
  • an element isolation film 22 that defines an element region is formed on the silicon substrate 20.
  • a cell selection transistor having a gate electrode 24 and source Z drain regions 26 and 28 is formed in the element region of the silicon substrate 20.
  • the gate electrode 24 also functions as a word line WL that commonly connects the gate electrodes 24 of the cell selection transistors adjacent in the column direction (vertical direction in the drawing).
  • a contact plug 32 electrically connected to the source Z drain region 26 and a contact plug 34 electrically connected to the source Z drain region 28 are provided on the silicon substrate 20 on which the cell selection transistor is formed.
  • An interlayer insulating film 30 in which and are embedded is formed.
  • the source line 40 electrically connected to the source / drain region 26 via the contact plug 32 and the source / drain region 28 electrically connected to the source / drain region 28 via the contact plug 34 are connected.
  • Electrode 38 is formed. As shown in FIG. 15, the source line 40 is formed extending in the column direction. One electrode 38 is formed corresponding to each contact plug 34.
  • a resistance memory layer 42 made of a resistance memory material is formed on the interlayer insulating film 30 on which the electrode 38 and the source line 40 are formed.
  • This resistance memory material may be either a bipolar resistance memory material or a unipolar resistance memory material.
  • An electrode 44 is formed on the resistance memory layer 42 .
  • the electrode 44 is arranged so as to be positioned between two electrodes 38 adjacent in the row direction (lateral direction in the drawing) across the element isolation region, and so as not to overlap the electrode 38 in a planar layout. ing.
  • the resistance memory element 46 including the electrode 38, the resistance memory layer 42, and the electrode 44 is formed on the interlayer insulating film 30 (portion surrounded by a dotted line in the figure).
  • An interlayer insulating film 48 is formed on the resistance memory layer 42 on which the electrode 44 is formed.
  • a contact plug 50 electrically connected to the electrode 44 is embedded in the interlayer insulating film 48.
  • the bit line 52 is electrically connected to the electrode 44 through the contact plug 50 and extends in the row direction (lateral direction in the drawing) perpendicular to the word line WL. Is formed.
  • the nonvolatile semiconductor memory device is mainly characterized in that the upper electrode (electrode 44) of the resistance memory element 46 adjacent in the row direction is shared.
  • the electrical characteristics of the resistance memory element 46 are defined by a filament-like alteration region formed in the resistance memory layer 42. Therefore, when two lower electrodes (electrode 38) are provided for one upper electrode (electrode 44), a filament-like altered region is formed between the upper electrode and the two lower electrodes, respectively. Therefore, it can be used as two resistance memory elements 46.
  • the electrodes 38 and 44 can be reduced to the minimum cache size according to the design rule. Thereby, the element can be miniaturized.
  • the two electrodes 38 corresponding to one electrode 44 need to be arranged at an interval at which forming does not occur in the resistance memory layer 42 between the electrodes 38 when the data of the resistance memory element 46 is rewritten.
  • the distance between the electrodes 38 is defined so as to be larger than the maximum voltage difference applied between the electrodes 38 at the time of data rewriting of the voltage resistance memory element 46 in which the resistance memory layer 42 forms between the electrodes 38. .
  • the write voltage (set voltage) of the resistance memory element 46 for example, in the resistance memory element 46 having the characteristics shown in FIG. Approx. 1.7V. If the film thickness of the resistance memory layer 42 when the voltage at which the forming occurs is 1.7 V is calculated as the graph force shown in FIG. 4, it is about 9 nm. In other words, if the gap between the electrodes 38 is secured more than 9 nm, even if a voltage corresponding to the set voltage or the reset voltage is applied between the electrodes 38, the forming of the resistance memory layer 42 between the electrodes 38 is not caused. Absent.
  • the distance between the electrodes 38 depends on the structure and constituent materials of the resistance memory element 46 and the power at the time of data rewriting. It is desirable to set appropriately according to the pressure application method and the like.
  • the electrode 38 and the electrode 44 can be arranged to overlap each other in the planar layout
  • the electrode 38 and the electrode 44 are positively arranged in the planar layout. Then, do not overlap each other.
  • the altered region (memory region) formed between the electrodes 38 and 44 by forming is, for example, FIG.
  • the resistance memory layer 42 is formed so as to extend in a direction inclined with respect to the layer thickness direction (depth direction).
  • the electrode 38 and the electrode 44 are not overlapped with each other in the planar layout.
  • the length of the altered region can be made longer than when they are arranged so as to overlap each other in the layout.
  • the resistive memory layer 42 is made thinner if the electrodes 38 and 44 are arranged so as not to overlap each other in a planar layout. can do. Therefore, the manufacturing process can be simplified by arranging the electrodes 38 and 44 in this way.
  • the current path formed by forming is in the resistance memory layer 42 between the electrode 38 and the electrode 44, with respect to the thickness direction of the resistance memory layer 42. It is formed along the inclined direction (see Fig. 9 (b)).
  • the memory cell 10 of the nonvolatile semiconductor memory device according to the present embodiment shown in FIGS. 15 and 16 has a resistance memory element 12 and a cell selection transistor 14 as shown in FIG.
  • the resistance memory element 12 has one end connected to the S bit line BL and the other end connected to the drain terminal of the cell selection transistor 14.
  • the source terminal of the cell selection transistor 14 is connected to the source line SL, and the gate terminal is connected to the word line WL.
  • Such memory cells 10 are formed adjacent to each other in the column direction (vertical direction in the drawing) and the row direction (horizontal direction in the drawing).
  • the rewriting operation to the high resistance state force low resistance state that is, the set operation will be described. It is assumed that the memory cell 10 to be rewritten is a memory cell 10 connected to the word line WL1 and the bit line BL1.
  • a predetermined voltage is applied to the word line WL1, and the cell selection transistor 14 is turned on.
  • the source line SL1 is connected to a reference potential, for example, OV that is a ground potential.
  • a bias voltage equal to or slightly larger than the voltage required to set the resistance memory element 12 is applied to the bit line BL1.
  • a bias voltage of about 2 V is applied.
  • a current path directed to the source line SL1 is formed via the bit line BL1, the resistance memory element 12, and the cell selection transistor 14, and the applied bias voltage is applied to the resistance memory element.
  • the resistance value R of the resistance memory element 12 is the channel resistance R of the cell selection transistor.
  • the resistance memory element 12 changes from the high resistance state to the low resistance state.
  • the word line WL and the source line SL are arranged in the column direction, and are in contact with one word line (for example, the word line WL1).
  • the connected memory cells 10 are connected to the same source line SL (for example, SL1). Therefore, if a plurality of bit lines (for example, BL1 to BL4) are simultaneously driven in the above set operation, a plurality of memory cells 10 connected to the selected word line (for example, word line WL1) are collectively set. It's pretty.
  • the rewrite operation from the low resistance state to the high resistance state that is, the reset operation.
  • the memory cell 10 to be rewritten is a memory cell 10 connected to the word line WL1 and the bit line BL1.
  • a predetermined voltage is applied to the word line WL1, and the cell selection transistor 14 is turned on. At this time, the voltage applied to the word line WL1 is sufficiently smaller than the channel resistance R 1S of the cell selection transistor 14 and the resistance value R of the resistance memory element 12 in the low resistance state.
  • the source line SL1 is connected to a reference potential, for example, the ground potential OV.
  • a bias voltage equal to or slightly larger than the voltage required to reset the resistance memory element 12 is applied to the bit line BL1.
  • a bias voltage equal to or slightly larger than the voltage required to reset the resistance memory element 12 is applied.
  • a bias voltage of about 1.2 V is applied.
  • the channel resistance R of the cell selection transistor 14 is equal to the resistance of the resistance memory element 12.
  • the resistance memory element 12 changes from the low resistance state to the high resistance state.
  • the bias voltage applied to the bit line BL must be smaller than the voltage required for setting.
  • the channel resistance R of the cell selection transistor 14 is stored in the resistance memory.
  • the gate voltages of these transistors are set to be sufficiently smaller than the resistance value R of element 12.
  • the word lines WL and the source lines SL are arranged in the column direction, and are connected to one word line (for example, WL1).
  • the memory cell 10 is connected to the same source line SL (for example, SL1). Therefore, by simultaneously driving a plurality of bit lines BL (for example, BL1 to BL4) during the reset operation, it is possible to collectively reset a plurality of memory cells 10 connected to the selected word line (for example, WL1). It is.
  • the read method of the nonvolatile semiconductor memory device will be explained with reference to FIG. It is assumed that the memory cell 10 to be read is a memory cell 10 connected to the word line WL1 and the bit line BL1.
  • a predetermined voltage is applied to the word line WL1, and the cell selection transistor 14 is turned on. At this time, the voltage applied to the word line WL1 is sufficiently smaller than the channel resistance R 1S of the cell selection transistor 14 and the resistance value R of the resistance memory element 12 in the low resistance state.
  • the source line SL1 is connected to a reference potential, for example, the ground potential OV.
  • a predetermined bias voltage is applied to the bit line BL1.
  • This bias voltage is set such that no set or reset is caused by the applied voltage when the resistance memory element 12 is in any resistance state. For example, if the resistance memory element 12 has the current-voltage characteristics shown in Fig. 2, setting and resetting will not occur if the bias voltage is less than about 1.2V. Therefore, the bias voltage for reading should be set to a voltage that can ensure a sufficient margin with a voltage less than 1.2V, for example, 0.5V.
  • an element isolation film 22 and a gate electrode 24 are formed on a silicon substrate 20. And then, a cell selection transistor having source and drain regions 26 and 28, an interlayer insulating film 30, and contact plugs 32 and 34 are formed (FIG. 18 (a)).
  • a platinum (Pt) film is deposited on the interlayer insulating film 30 in which the contact plugs 32 and 34 are embedded, for example, by the CVD method.
  • the platinum film is patterned by photolithography and dry etching, and the source line 4 electrically connected to the source / drain region 26 through the contact plug 32 is obtained.
  • a TiO film is deposited on the interlayer insulating film 30 on which the electrode 38 and the source line 40 are formed by laser abrasion, sol-gel, sputtering, MOCVD, etc., and a resistance memory layer 42 made of the TiO film is formed. .
  • a platinum film is deposited on the resistance memory layer 42 by, eg, CVD.
  • the platinum film is patterned by photolithography and dry etching to form an electrode 44 made of the platinum film (FIG. 18 (c)).
  • the electrode 44 is adjacent to the extending direction of the bit line (drawing, lateral direction) across the element isolation region
  • the two resistance memory elements 46 having the electrode 44 in common are formed adjacent to each other with the element isolation region interposed therebetween in the extending direction of the bit line.
  • the surface is flattened by, eg, CMP, to form an interlayer insulating film 48 made of the silicon oxide film.
  • a contact hole reaching the electrode 44 of the resistance memory element 46 is formed in the interlayer insulating film 48 by photolithography and dry etching.
  • the conductive film is etched back to form a contact plug 50 electrically connected to the electrode 44 of the resistance memory element 46 in the contact hole. (Fig. 19 (a)).
  • the conductive film is patterned by photolithography and dry etching, and the electrode of the resistance memory element 46 is connected via the contact plug 50.
  • a bit line 52 connected to 44 is formed (FIG. 1). 9 (b)).
  • the pair of electrodes of the resistance memory element are arranged so as not to overlap each other in the planar layout.
  • the resistance memory layer can be made thinner as compared with the case where they are arranged so as to overlap each other. Thereby, the manufacturing process of the resistance memory element can be simplified.
  • a nonvolatile semiconductor memory device and a method for manufacturing the same according to a third embodiment of the present invention will be described with reference to FIGS.
  • the same components as those in the nonvolatile semiconductor memory device and the writing method thereof according to the first and second embodiments shown in FIGS. 10 to 19 are denoted by the same reference numerals, and description thereof is omitted or simplified.
  • FIG. 20 is a plan view showing the structure of the nonvolatile semiconductor memory device according to the present embodiment
  • FIG. 21 is a schematic sectional view showing the structure of the nonvolatile semiconductor memory device according to the present embodiment
  • FIG. 22 is the nonvolatile memory according to the present embodiment.
  • FIG. 11 is a process cross-sectional view illustrating the method for manufacturing the conductive semiconductor memory device.
  • FIG. FIG. 21 is a cross-sectional view taken along the line A— of FIG.
  • an element isolation film 22 that defines an element region is formed on the silicon substrate 20.
  • a cell selection transistor having a gate electrode 24 and source Z drain regions 26 and 28 is formed in the element region of the silicon substrate 20.
  • the gate electrode 24 also functions as a word line WL that commonly connects the gate electrodes 24 of the cell selection transistors adjacent in the column direction (vertical direction in the drawing).
  • An interlayer insulating film 30 and a resistance memory layer 42 made of a resistance memory material are formed on the silicon substrate 20 on which the cell selection transistor is formed.
  • the interlayer insulating film 30 and the resistance memory layer 42 are embedded with a contact plug 32 electrically connected to the source Z drain region 26 and a contact plug 34 electrically connected to the source Z drain region 28. It is.
  • the source / drain region 26 is electrically connected via the contact plug 32.
  • the source line 40 and the electrode 44 formed in the region between the contact plugs 34 adjacent to each other in the row direction (lateral direction in the drawing) across the element isolation film 22 are formed. As shown in FIG. 15, the source line 40 is formed extending in the column direction.
  • One electrode 44 is formed corresponding to a pair of contact plugs 34 adjacent in the row direction across the element isolation film 22.
  • the resistance memory element 46 including the contact plug 34, the resistance memory layer 42, and the electrode 44 is formed on the interlayer insulating film 30 (portion surrounded by a dotted line in the figure).
  • An interlayer insulating film 48 is formed on the resistance memory layer 42 on which the source line 40 and the electrode 44 are formed.
  • Contact plugs 50 electrically connected to the electrodes 44 are embedded in the interlayer insulating film 48.
  • a bit line that is electrically connected to the electrode 44 through the contact plug 50 and extends in the direction perpendicular to the word line WL (the horizontal direction in the drawing). 52 is formed on the interlayer insulating film 48 in which the contact plug 50 is embedded.
  • the upper electrode (electrode 44) of the resistance memory element 46 adjacent in the row direction is the same as the nonvolatile semiconductor memory device according to the second embodiment.
  • the main feature is that it is shared and also serves as the lower electrode by the contact plug 34.
  • the electrical characteristics of the resistance memory element 46 are defined by a filament-like altered region formed in the resistance memory layer 42. Therefore, when two lower electrodes (contact plug 34) are provided for one upper electrode (electrode 44), a filament-like altered region is formed between the upper electrode and the two lower electrodes, respectively. Therefore, it can function as two resistance memory elements 46.
  • the layout and manufacturing of the upper electrode are improved.
  • the margin can be increased. This simplifies the manufacturing process.
  • the current path formed by forming is in the resistance memory layer 42 between the contact plug 34 and the electrode 44 with respect to the thickness direction of the resistance memory layer 42. Therefore, it is formed along the inclined direction (see Fig. 9 (c)).
  • the two lower electrodes (contact plugs 34) corresponding to one upper electrode (electrode 44) are formed on the resistance memory layer 42 between the contact plugs 34 when data of the resistance memory element 46 is rewritten. However, it is necessary to arrange them at intervals at which forming does not occur. However, in the case of the nonvolatile semiconductor memory device according to the present embodiment, since the electrode 44 or the source line 40 is arranged between the contact plugs 34, the forming between the contact plugs 34 is not a problem in practice. Conceivable.
  • the distance between the contact plugs 34 is preferably set as appropriate according to the structure and material of the resistance memory element 46, the voltage application method during data rewriting, and the like.
  • the circuit diagram, the writing method, and the reading method of the nonvolatile semiconductor memory device according to the present embodiment are the same as those in the second embodiment.
  • an element isolation film 22, a gate electrode 24, and a source Z are formed on a silicon substrate 20.
  • a cell selection transistor having drain regions 26 and 28 is formed.
  • a silicon oxide film is deposited on the silicon substrate 20 on which the cell selection transistor is formed by, for example, a CVD method to form an interlayer insulating film 30 made of the silicon oxide film.
  • a TiO film is deposited on the interlayer insulating film 30 by laser ablation, sol-gel, sputtering, MOCV D, or the like to form a resistance memory layer 42 made of a TiO film.
  • contact holes reaching the source Z drain regions 26, 28 are formed in the resistance memory layer 42 and the interlayer insulating film 30 by photolithography and dry etching.
  • a platinum (Pt) film is deposited on the interlayer insulating film 30 in which the contact plugs 32 and 34 are embedded by, for example, a CVD method.
  • a platinum film is patterned by photolithography and dry etching, and the source line 40 electrically connected to the source / drain region 26 through the contact plug 32 and the element isolation film 22 are sandwiched. Between the adjacent contact plugs 34 in the direction. Form pole 44. As a result, the two resistance memory elements 46 having the electrode 44 in common are formed adjacent to each other with the element isolation region in the extending direction of the bit line.
  • the upper surface of the contact plug 34 is also slightly etched along with the etching of the platinum film, and the height of the upper surface of the contact plug 34 becomes lower than the height of the surface of the resistance memory element 42 (FIG. 22 (b)). .
  • the contact plugs 32 and 34, the source line 40, and the electrode 44 can be formed simultaneously.
  • a resist pattern or the like is formed in the region where the source line 40 and the electrode 44 are formed, so that the contact plugs 32 and 34 are embedded in the contact holes.
  • the source line 40 and the electrode 44 can be formed. Thereby, the manufacturing process can be simplified.
  • the surface thereof is flattened by, for example, the CMP method to form an interlayer insulating film 48 made of the silicon oxide film.
  • a contact hole reaching the electrode 44 of the resistance memory element 46 is formed in the interlayer insulating film 48 by photolithography and dry etching.
  • the conductive film is patterned by photolithography and dry etching, and the electrode of the resistance memory element 46 is connected via the contact plug 50.
  • a bit line 52 connected to 44 is formed (FIG. 2 2 (c)).
  • one electrode of the resistance memory element is also used as a contact plug connected to the cell selection transistor, so that a margin on the layout and manufacturing of the other electrode is increased. Can be increased. Thereby, the manufacturing process of the resistance memory element can be simplified.
  • the resistance memory element 42 in which the resistance memory layer is made of)) ⁇ is used.
  • the resistance memory layer of the resistance memory element is not limited to this.
  • the resistance memory material applicable to the present invention include TiO, NiO, YO, CeO, MgO, ZnO, ZrO, HfO, WO, NbO, TaO, CrO, MnO, AIO, VO, and SiO.
  • an oxide material containing a plurality of l-xx 3 1 -xx 3 3 2 3 y metals or semiconductor atoms such as Pr Ca MnO, La Ca MnO, SrTiO, YBa Cu 2 O, and LaNiO can also be used. These resistance memory materials may be used alone or in a laminated structure.
  • the constituent material of the force electrode in which the upper electrode and the lower electrode are made of platinum is not limited to this.
  • electrode materials applicable to the present invention include Ir, W, Ni, Au, Cu, Ag, Pd, Zn, Cr, Al, Mn, Ta, Si, TaN, TiN, Ru ⁇ ITO, NiO, IrO, SrRuO, CoSi, WSi, NiSi ⁇ MoSi, TiSi, Al—Si ⁇
  • Al-Cu, Al-Si-Cu, etc. are mentioned.
  • the resistance memory element according to the present invention greatly simplifies the manufacturing process by arranging a pair of electrodes so as not to overlap each other in a planar layout. Therefore, the resistance memory element and the manufacturing method thereof according to the present invention are extremely useful for inexpensively manufacturing a highly integrated nonvolatile semiconductor memory device.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

 メモリ領域に高抵抗状態又は低抵抗状態を記憶し、電圧の印加によって高抵抗状態と低抵抗状態とを切り換える抵抗記憶素子において、抵抗記憶材料よりなる抵抗記憶層４２と、抵抗記憶層４２を挟むように配置された電極３８及び電極４０とを有し、電極３８及び電極４０は、同一面上に形成されている。これにより、抵抗記憶素子の製造プロセスを簡略化することができる。

Description

明 細 書
抵抗記憶素子及びその製造方法、並びに不揮発性半導体記憶装置 技術分野
[0001] 本発明は、抵抗記憶素子及びその製造方法に係り、特に、抵抗値が異なる複数の 抵抗状態を記憶する抵抗記憶素子及びその製造方法、並びにこのような抵抗記憶 素子を用いた不揮発性半導体記憶装置に関する。
背景技術
[0002] 近年、新たなメモリ素子として、 RRAM (Resistance Random Access Memory)と呼 ばれる不揮発性半導体記憶装置が注目されている。 RRAMは、抵抗値が異なる複 数の抵抗状態を有し、外部から電気的刺激を与えることにより抵抗状態が変化する 抵抗記憶素子を用い、抵抗記憶素子の高抵抗状態と低抵抗状態とを例えば情報の "0 "ど' 1 "とに対応づけることにより、メモリ素子として利用するものである。 RRAMは
、高速性、大容量性、低消費電力性等、そのポテンシャルの高さから、その将来性が 期待されている。
[0003] 抵抗記憶素子は、電圧の印加により抵抗状態が変化する抵抗記憶材料を一対の 電極間に挟持したものである。抵抗記憶材料としては、代表的なものとして遷移金属 を含む酸化物材料が知られて 、る。
[0004] 抵抗記憶素子を用いた不揮発性半導体記憶装置は、例えば特許文献 1及び非特 許文献 1〜3等に記載されている。
特許文献 1：米国特許第 6473332号明細書
非特許文献 1 :A. Beck et al.， Appl. Phys. Lett. Vol. 77, p. 139 (2001)
非特許文献 2 : W. W. Zhuang et al, Tech. Digest IEDM 2002, p.193
非特許文献 3 : 1. G. Baek et al" Tech. Digest IEDM 2004, p.587
発明の開示
発明が解決しょうとする課題
[0005] DRAM, SRAMをはじめ、次世代の不揮発性 RAMとして期待される FeRAM (強 誘電体メモリ： Ferroelectric Random Access Memory)等は、データ書き換え前後で 読み出しに要求される差を確保するため、ある程度以上の面積が必要であり、高密 度化するための阻害要因の一つになっている。また、 MRAM (磁気メモリ： Magnetor esistive Random Access Memory)では、素子面積を小さくするほどに磁化反転に必 要な電流値が大きくなつてしまうため、書き込み電流値等との関係からセルサイズが 制限されてしまう。このため、より集積ィ匕が容易な不揮発性メモリ材料及びこれを用い た不揮発性記憶装置が求められて 、た。
[0006] 本発明の目的は、抵抗値が異なる複数の抵抗状態を記憶する抵抗記憶素子にお いて、集積度を向上しうる抵抗記憶素子及びその製造方法、並びにこのような抵抗 記憶素子を用いた不揮発性半導体記憶装置を提供することにある。
課題を解決するための手段
[0007] 本発明の一観点によれば、メモリ領域に高抵抗状態又は低抵抗状態を記憶し、電 圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子 であって、抵抗記憶材料よりなる抵抗記憶層と、前記抵抗記憶層を挟むように配置さ れた第 1の電極及び第 2の電極とを有し、前記第 1の電極及び前記第 2の電極は、同 一面上に形成されていることを特徴とする抵抗記憶素子が提供される。
[0008] 本発明の他の観点によれば、メモリ領域に高抵抗状態又は低抵抗状態を記憶し、 電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素 子であって、抵抗記憶材料よりなる抵抗記憶層と、前記抵抗記憶層を挟むように配置 された第 1の電極及び第 2の電極とを有し、前記第 1の電極は、前記抵抗記憶層の下 面側に形成されており、前記第 2の電極は、前記第 1の電極が形成された領域とは異 なる領域の前記抵抗記憶層の上面側に形成されていることを特徴とする抵抗記憶素 子が提供される。
[0009] 本発明の更に他の観点によれば、メモリ領域に高抵抗状態又は低抵抗状態を記憶 し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶 素子であって、抵抗記憶材料よりなる抵抗記憶層と、前記抵抗記憶層を挟むように配 置された第 1の電極及び第 2の電極とを有し、前記第 1の電極は、前記抵抗記憶層の 第 1の領域に形成された開口部内に埋め込み形成されており、前記第 2の電極は、 前記第 1の領域とは異なる第 2の領域の前記抵抗記憶層上に形成されて!、ることを 特徴とする抵抗記憶素子が提供される。
[0010] 本発明の更に他の観点によれば、メモリ領域に高抵抗状態又は低抵抗状態を記憶 し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶 素子であって、抵抗記憶材料よりなる抵抗記憶層と、前記抵抗記憶層を挟むように配 置された第 1の電極及び第 2の電極とを有し、前記高抵抗状態と前記低抵抗状態と を切り換える際に、前記第 1の電極と前記第 2の電極との間の前記抵抗記憶層内に、 前記抵抗記憶層の層方向又は前記抵抗記憶層の層厚方向に対して傾斜した方向 に沿って前記メモリ領域を含む電流パスが形成されることを特徴とする抵抗記憶素子 が提供される。
[0011] 本発明の更に他の観点によれば、メモリ領域に高抵抗状態又は低抵抗状態を記憶 し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶 素子であって、抵抗記憶材料よりなる抵抗記憶層と、前記抵抗記憶層を挟むように配 置された第 1の電極及び第 2の電極とを有し、前記第 1の電極と前記第 2の電極とが 同一面上に形成された抵抗記憶素子と、前記抵抗記憶素子の第 1の電極に接続さ れた選択トランジスタと、前記抵抗記憶素子の前記第 2の電極に接続された信号線と を有することを特徴とする不揮発性半導体記憶装置が提供される。
[0012] 本発明の更に他の観点によれば、メモリ領域に高抵抗状態又は低抵抗状態を記憶 し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶 素子であって、抵抗記憶材料よりなる抵抗記憶層と、前記抵抗記憶層を挟むように配 置された第 1の電極及び第 2の電極とを有し、前記第 1の電極が前記抵抗記憶層の 下面側に形成され、前記第 2の電極が前記第 1の電極が形成された領域とは異なる 領域の前記抵抗記憶層の上面側に形成された抵抗記憶素子と、前記抵抗記憶素子 の第 1の電極に接続された選択トランジスタと、前記抵抗記憶素子の前記第 2の電極 に接続された信号線とを有することを特徴とする不揮発性半導体記憶装置が提供さ れる。
[0013] 本発明の更に他の観点によれば、メモリ領域に高抵抗状態又は低抵抗状態を記憶 し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶 素子であって、抵抗記憶材料よりなる抵抗記憶層と、前記抵抗記憶層を挟むように配 置された第 1の電極及び第 2の電極とを有し、前記第 1の電極が前記抵抗記憶層の 第 1の領域に形成された開口部内に埋め込み形成され、前記第 2の電極が前記第 1 の領域とは異なる第 2の領域の前記抵抗記憶層上に形成された抵抗記憶素子と、前 記抵抗記憶素子の第 1の電極に接続された選択トランジスタと、前記抵抗記憶素子 の前記第 2の電極に接続された信号線とを有することを特徴とする不揮発性半導体 記憶装置が提供される。
[0014] 本発明の更に他の観点によれば、高抵抗状態と低抵抗状態とを記憶し、一対の電 極間に電圧を印加することによって前記高抵抗状態と前記低抵抗状態とを切り換え る抵抗記憶素子の製造方法であって、基板上に、導電膜を形成する工程と、前記導 電膜をパターユングし、第 1の領域に形成された第 1の電極と、前記第 1の領域とは 異なる第 2の領域に形成された第 2の電極とを形成する工程と、前記第 1の電極及び 前記第 2の電極が形成された前記基板上に、抵抗記憶層を形成する工程とを有する ことを特徴とする抵抗記憶素子の製造方法が提供される。
[0015] 本発明の更に他の観点によれば、高抵抗状態と低抵抗状態とを記憶し、一対の電 極間に電圧を印加することによって前記高抵抗状態と前記低抵抗状態とを切り換え る抵抗記憶素子の製造方法であって、基板の第 1の領域上に第 1の電極を形成する 工程と、前記第 1の電極が形成された前記基板上に、抵抗記憶層を形成する工程と 、前記第 1の領域とは異なる第 2の領域の前記抵抗記憶層上に、第 2の電極を形成 する工程とを有することを特徴とする抵抗記憶素子の製造方法が提供される。
[0016] 本発明の更に他の観点によれば、高抵抗状態と低抵抗状態とを記憶し、一対の電 極間に電圧を印加することによって前記高抵抗状態と前記低抵抗状態とを切り換え る抵抗記憶素子の製造方法であって、基板上に、抵抗記憶層を形成する工程と、前 記抵抗記憶層の第 1の領域に開口部を形成する工程と、前記開口部内に、第 1の電 極を形成する工程と、前記抵抗記憶層の前記第 1の領域とは異なる第 2の領域上に 、第 2の電極を形成する工程とを有することを特徴とする抵抗記憶素子の製造方法が 提供される。
発明の効果
[0017] 本発明によれば、同一平面上に形成された同一導電層よりなる一対の電極と、これ ら一対の電極間に設けられた抵抗記憶層とにより、抵抗記憶素子を構成するので、 一対の電極を別々に形成する場合と比較して、抵抗記憶素子の製造プロセスを簡略 化することができる。また、一対の電極を膜厚方向に積層して抵抗記憶素子を形成 する場合と比較して抵抗記憶素子上の平坦性が向上するため、平坦ィ匕工程を削減 できる等、上層に形成する配線層等の製造プロセスを簡略ィ匕することができる。
[0018] また、抵抗記憶素子の一方の電極は、メモリセルに接続される信号線と一体形成す ることができる。これにより、抵抗記憶素子の製造プロセスを簡略ィ匕することができる。 また、抵抗記憶素子の電極とは別々にメモリセルに接続される信号線を形成する場 合と比較して抵抗記憶素子上の平坦性が向上するため、平坦ィ匕工程を削減できる 等、上層に形成する配線層等の製造プロセスを簡略ィ匕することができる。
[0019] また、抵抗記憶素子の一対の電極が平面的なレイアウトにおいて互いに重ならない ように配置することにより、一対の電極を平面的なレイアウトにおいて重なるように配 置する場合と比較して抵抗記憶層を薄くすることができる。これにより、抵抗記憶素子 の製造プロセスを簡略ィ匕することができる。
[0020] また、抵抗記憶素子の一方の電極を、セル選択トランジスタに接続されたコンタクト プラグで兼ねることにより、他方の電極のレイアウト上及び製造上におけるマージンを 増加することができる。これにより、抵抗記憶素子の製造プロセスを簡略ィ匕することが できる。
図面の簡単な説明
[0021] [図 1]双極性抵抗記憶材料を用 V、た抵抗記憶素子の電流 電圧特性を示すグラフ である。
[図 2]単極性抵抗記憶材料を用いた抵抗記憶素子の電流—電圧特性を示すグラフ である。
[図 3]抵抗記憶素子のフォーミング処理を説明する電流 電圧特性のグラフである。
[図 4]フォーミングが生じる電圧と抵抗記憶層の膜厚との関係を示すグラフである。
[図 5]抵抗記憶素子について低電圧 TDDB測定を行った結果を示すグラフである。
[図 6]フォーミングのメカニズムの検討に用いた抵抗記憶素子の電流 電圧特性を示 すグラフである。 圆 7]分割した抵抗記憶素子の各ピースにおける電流 電圧特性を示すグラフであ る。
[図 8]抵抗記憶素子の電極の配置例を示す平面図である。
[図 9]抵抗記憶素子の電極の配置例を示す概略断面図である。
圆 10]本発明の第 1実施形態による不揮発性半導体記憶装置の構造を示す平面図 である。
圆 11]本発明の第 1実施形態による不揮発性半導体記憶装置の構造を示す概略断 面図である。
圆 12]本発明の第 1実施形態による不揮発性半導体記憶装置の構造を示す回路図 である。
圆 13]本発明の第 1実施形態による不揮発性半導体記憶装置の製造方法を示すェ 程断面図（その 1)である。
圆 14]本発明の第 1実施形態による不揮発性半導体記憶装置の製造方法を示すェ 程断面図（その 2)である。
圆 15]本発明の第 2実施形態による不揮発性半導体記憶装置の構造を示す平面図 である。
圆 16]本発明の第 2実施形態による不揮発性半導体記憶装置の構造を示す概略断 面図である。
圆 17]本発明の第 2実施形態による不揮発性半導体記憶装置の構造を示す回路図 である。
圆 18]本発明の第 2実施形態による不揮発性半導体記憶装置の製造方法を示すェ 程断面図（その 1)である。
圆 19]本発明の第 2実施形態による不揮発性半導体記憶装置の製造方法を示すェ 程断面図（その 2)である。
圆 20]本発明の第 3実施形態による不揮発性半導体記憶装置の構造を示す平面図 である。
圆 21]本発明の第 3実施形態による不揮発性半導体記憶装置の構造を示す概略断 面図である。 圆 22]本発明の第 3実施形態による不揮発性半導体記憶装置の製造方法を示すェ 程断面図である。
符号の説明
[0022] 10· · ·メモリセノレ
12· 抵饥記憶素子
14· "セル選択トランジスタ
20· "シリコン基板
22· 素子分離膜
24· ··ゲート電極
26, 28· ··ソース/ドレイン領域
30, 48…層間絶縁膜
32, 34, 50· ··コンタクトプラグ
36· "配線
38, 44…電極
40· "ノ1 ス線
42· "抵 f几記憶層
46· ··抵抗記憶素子
52· ビット線
80· ··基板
82, 84· ··電極
86· "抵 f几記憶層
発明を実施するための最良の形態
[0023] [抵抗記憶素子の基本動作]
本発明の不揮発性半導体記憶装置に用いる抵抗記憶素子の基本動作について 図 1乃至図 9を用いて説明する。
[0024] 図 1は双極性抵抗記憶材料を用 、た抵抗記憶素子の電流一電圧特性を示すダラ フ、図 2は単極性抵抗記憶材料を用いた抵抗記憶素子の電流一電圧特性を示すグ ラフ、図 3は抵抗記憶素子のフォーミング処理を説明する電流一電圧特性のグラフ、 図 4はフォーミングが生じる電圧と抵抗記憶層の膜厚との関係を示すグラフ、図 5は 抵抗記憶素子の低電圧 TDDB測定結果を示すグラフ、図 6はフォーミングのメカ-ズ ムの検討に用いた抵抗記憶素子の電流 電圧特性を示すグラフ、図 7は分割した抵 抗記憶素子の各ピースにおける電流 電圧特性を示すグラフ、図 8及び図 9は抵抗 記憶層を挟持する一対の電極の配置例を示した図である。
[0025] 抵抗記憶素子は、一対の電極間に抵抗記憶材料が狭持されたものである。抵抗記 憶材料は、その多くが遷移金属を含む酸化物材料であり、電気的特性の違いから大 きく 2つに分類することができる。
[0026] 1つは、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために互いに異な る極性の電圧を用いるものであり、クロム（Cr)等の不純物を微量にドープした SrTiO や SrZrO、或いは超巨大磁気抵抗（CMR: Colossal Magneto- Resistance)を示す
3 3
Pr Ca MnOや La Ca MnO等が該当する。以下、抵抗状態の書き換えに極 性の異なる電圧を要するこのような抵抗記憶材料を、双極性抵抗記憶材料と呼ぶ。
[0027] 他方は、高抵抗状態と低抵抗状態との間で抵抗値を変化するために、極性の同じ 電圧を必要とする材料であり、例えば NiOや TiOのような単一の遷移金属の酸ィ匕 物等が該当する。以下、抵抗状態の書き換えに極性が同じ電圧を要するこのような 抵抗記憶材料を、単極性抵抗記憶材料と呼ぶ。
[0028] 図 1は、双極性抵抗記憶材料を用 ヽた抵抗記憶素子の電流 電圧特性を示すグ ラフであり、非特許文献 1に記載されたものである。このグラフは、典型的な双極性抵 抗記憶材料である Crドープの SrZrOを用いた場合である。
3
[0029] 初期状態において、抵抗記憶素子は高抵抗状態であると考える。
[0030] 印加電圧が 0Vの状態から徐々に負電圧を増加していくと、その時に流れる電流は 曲線 aに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する負電 圧が更に大きくなり約 0. 5Vを超えると、抵抗記憶素子が高抵抗状態から低抵抗 状態へスィッチする。これに伴い、電流の絶対値が急激に増加し、電流 電圧特性 は点 Aから点 Bに遷移する。なお、以下の説明では、抵抗記憶素子を高抵抗状態か ら低抵抗状態へ変化する動作を「セット」と呼ぶ。
[0031] 点 Bの状態から徐々に負電圧を減少していくと、電流は曲線 bに沿って矢印の方向 に変化し、その絶対値は徐々に減少する。印加電圧が OVに戻ると、電流も OAとなる
[0032] 印加電圧が OVの状態から徐々に正電圧を増加していくと、電流値は曲線 cに沿つ て矢印の方向に変化し、その絶対値は徐々に増加する。印加する正電圧が更に大 きくなり約 0. 5Vを超えると、抵抗記憶素子が低抵抗状態から高抵抗状態にスィッチ する。これに伴い、電流の絶対値が急激に減少し、電流 電圧特性は点 Cから点 D に遷移する。なお、以下の説明では、抵抗記憶素子を低抵抗状態から高抵抗状態 へ変化する動作を「リセット」と呼ぶ。
[0033] 点 Dの状態から徐々に正電圧を減少していくと、電流は曲線 dに沿って矢印の方向 に変化し、その絶対値は徐々に減少する。印加電圧が OVに戻ると、電流も OAとなる
[0034] それぞれの抵抗状態は、約 ±0. 5Vの範囲で安定であり、電源を切っても保たれる 。すなわち、高抵抗状態では、印加電圧が点 Aの電圧の絶対値よりも低ければ、電 流 電圧特性は曲線 a, dに沿って線形的に変化し、高抵抗状態が維持される。同 様に、低抵抗状態では、印加電圧が点 Cの電圧の絶対値よりも低ければ、電流ー電 圧特性は曲線 b, cに沿って線形的に変化し、低抵抗状態が維持される。
[0035] このように、双極性抵抗記憶材料を用いた抵抗記憶素子は、高抵抗状態と低抵抗 状態との間で抵抗状態を変化するために、互いに異なる極性の電圧を印加するもの である。
[0036] 図 2は、単極性抵抗記憶材料を用いた抵抗記憶素子の電流 電圧特性を示すグ ラフである。このグラフは、典型的な単極性抵抗記憶材料である TiOを用いた場合 である。
[0037] 初期状態において、抵抗記憶素子は高抵抗状態であると考える。
[0038] 印加電圧を OVから徐々に増加していくと、電流は曲線 aに沿って矢印の方向に変 化し、その絶対値は徐々に増加する。印加電圧が更に大きくなり約 1. 6Vを超えると 、抵抗記憶素子が高抵抗状態力も低抵抗状態にスィッチ (セット)する。これに伴い、 電流の絶対値が急激に増加し、電流 電圧特性は点 A力も点 Bに遷移する。なお、 図 2において点 Bにおける電流値が約 20mAで一定になっているのは、急激な電流 の増加による素子の破壊を防止するために電流制限を施して 、るためである。
[0039] 点 Bの状態から徐々に電圧を減少していくと、電流は曲線 bに沿って矢印の方向に 変化し、その絶対値は徐々に減少する。印加電圧が OVに戻ると、電流も OAとなる。
[0040] 印加電圧を OVから再度徐々に増加していくと、電流は曲線 cに沿って矢印の方向 に変化し、その絶対値は徐々に増加する。印加する正電圧が更に大きくなり約 1. 2 Vを超えると、抵抗記憶素子が低抵抗状態力ゝら高抵抗状態にスィッチ (リセット)する。 これに伴い、電流の絶対値が急激に減少し、電流—電圧特性は点 Cから点 Dに遷移 する。
[0041] 点 Dの状態から徐々に電圧を減少していくと、電流は曲線 dに沿って矢印の方向に 変化し、その絶対値は徐々に減少する。印加電圧が OVに戻ると、電流も OAとなる。
[0042] それぞれの抵抗状態は、セット、リセットに必要な電圧以下で安定である。すなわち 、図 2においては約 1. OV以下で両状態ともに安定であり、電源を切っても保たれる。 すなわち、高抵抗状態では、印加電圧が点 Aの電圧よりも低ければ、電流 電圧特 性は曲線 aに沿って線形的に変化し、高抵抗状態が維持される。同様に、低抵抗状 態では、印加電圧が点 Cの電圧よりも低ければ、電流 電圧特性は曲線 cに沿って 変化し、低抵抗状態が維持される。
[0043] このように、単極性抵抗記憶材料を用いた抵抗記憶素子は、高抵抗状態と低抵抗 状態との間で抵抗状態を変化するために、極性の同じ電圧を印加するものである。
[0044] 上記抵抗記憶材料を用いて抵抗記憶素子を形成する場合、素子形成直後の初期 状態では図 1及び図 2に示すような特性は得られない。抵抗記憶材料を高抵抗状態 と低抵抗状態との間で可逆的に変化しうる状態にするためには、フォーミングと呼ば れる処理が必要である。
[0045] 図 3は、図 2の場合と同じ単極性抵抗記憶材料を用いた抵抗記憶素子のフォーミン グ処理を説明する電流 電圧特性である。
[0046] 素子形成直後の初期状態では、図 3に示すように、高抵抗であり且つ絶縁耐圧は 8 V程度と非常に高くなつている。この絶縁耐圧は、セットやリセットに必要な電圧と比 較して極めて高い値である。初期状態では、セットやリセットというような抵抗状態の 変化は生じない。 [0047] 初期状態においてこの絶縁耐圧よりも高い電圧を印加すると、図 3に示すように、素 子に流れる電流値が急激に増加し、すなわち抵抗記憶素子のフォーミングが行われ る。このようなフォーミングを行うことにより、抵抗記憶素子は図 2に示すような電流 電圧特性を示すようになり、低抵抗状態と高抵抗状態とを可逆的に変化することがで きるようになる。一度フォーミングを行った後は、抵抗記憶素子がフォーミング前の初 期状態に戻ることはない。
[0048] フォーミング前の初期状態における抵抗記憶素子は、高い抵抗値を有しており、フ ォーミング後の高抵抗状態と混同する虞がある。そこで、本願明細書において高抵 抗状態というときはフォーミング後の抵抗記憶素子の高抵抗状態を表すものとし、低 抵抗状態というときはフォーミング後の抵抗記憶素子の低抵抗状態を表すものとし、 初期状態というときはフォーミングを行う前の抵抗記憶素子の状態を表すものとする。
[0049] 次に、フォーミングのメカニズムに関して本願発明者が検討を行った結果について 図 4乃至図 7を用いて説明する。なお、検討に用いた試料は、膜厚 150nmの P り なる下部電極と、 TiOよりなる抵抗記憶層と、膜厚 lOOnmの P りなる上部電極とを 有する抵抗記憶素子である。
[0050] 図 4は、フォーミングが生じる電圧と抵抗記憶層の膜厚との関係を示すグラフである 。図 4に示すように、フォーミングが生じる電圧は、抵抗記憶層の膜厚が厚くなるほど に増加する。これら測定点は線形近似することができ、回帰直線は原点を通る。この ことは、フォーミングが生じる電圧力 膜厚ゼロの極限でゼロになることを意味している 。つまり、フォーミングの現象は、電極と抵抗記憶層との界面で生じている現象ではな ぐ抵抗記憶層の膜内において厚さ方向に生じる現象であると考えられる。
[0051] 図 5は、フォーミング処理前の試料について低電圧 TDDB測定を行った結果を示 すグラフである。なお、測定は室温で行い、印加電圧は 7V、抵抗記憶層の膜厚は 3 Onmとした。図 5に示すように、約 500秒の時間経過後に急激に電流値が増加して おり、絶縁破壊が生じていることが判る。絶縁破壊が生じた後の抵抗記憶素子の I— V測定を行った結果、図 6に示すような RRAM特性が確認され、フォーミング処理が 完了した状態であることが確認できた。
[0052] 図 4乃至図 6の結果を考え合わせると、フォーミングの現象は絶縁破壊と等価な現 象であり、絶縁破壊によって電流経路となる変質領域が形成されるものと考えられる
[0053] 次に、図 6に示すような RRAM特性力この変質領域で生じていることを示す。
[0054] まず、上部電極の直径を 500 μ mとした抵抗記憶素子を形成し、フォーミング処理 を行った。次いで、この抵抗記憶素子を、高抵抗状態力ゝら低抵抗状態にセットした。 このときの抵抗記憶素子の電流 電圧特性を、図 7に〇印で示した。
[0055] この後、この抵抗記憶素子を 2つに割り、分割後のそれぞれのピースについて電流 電圧特性を再度測定した。各ピースの電流 電圧特性は、図 7に点線及び実線で それぞれ示している。
[0056] この結果、一方のピース（点線）は低抵抗状態にあり、電極分割前のセット後の低抵 抗状態における測定データともよく一致していた。これに対し、他方のピース（実線） はフォーミング処理前の状態のままであった。これらのことから、フォーミングによって 生じた電流パスは前記一方のピース側のみに含まれており、且つこのピースのみが 電極分割前の抵抗状態を記憶していることが判る。前記他方のピースは、抵抗状態 の記憶にまったく寄与していない。
[0057] 以上の結果から、フォーミングにより形成される変質領域は、極めて狭 、局所的な 領域に生じているものと考えられる。そして、図 4の結果と考え合わせると、この変質 領域は、抵抗記憶層の膜厚方向に伸びるフィラメント状であるものと考えられる。
[0058] そして、抵抗記憶素子の RRAM特性は、フォーミングにより生じたフィラメント状の 変質領域で生じているものと考えられる。それゆえ FeRAMや MRAMとは異なり、ス イッチング前後での電気的応答の変化が電極面積に殆ど依存することはなぐ電極 面積を大幅に縮小することが可能である。また、一対の電極は、必ずしもキャパシタ のような平行平板状に配置する必要はな 、。
[0059] フィラメント状の変質領域により RRAM特性が得られるメカニズムは明らかではな ヽ 力 本願発明者は例えば以下のようであると推察している。
[0060] 抵抗記憶素子を形成してフォーミング処理を行!、絶縁破壊を引き起こすと、抵抗記 憶層内にフィラメント状の変質領域が形成され、この変質領域が電流パスとなる。この 状態が、抵抗記憶素子の低抵抗状態である。 [0061] 低抵抗状態の抵抗記憶素子に電圧を印加すると、上記電流パスを介して電流が流 れる。この電流値が大きくなると、電流パス内において陽極酸ィ匕に類似の酸ィ匕反応 が生じ、変質領域を元に戻すように作用する。そして、変質領域が減少することにより 電流パスが狭くなり、或いはパスの電極界面近傍を中心に酸ィ匕が進むことにより電流 パスが塞がれ、高抵抗となる。この状態が、抵抗記憶素子の高抵抗状態である。なお 、電流パスが塞がれる領域が、高抵抗状態又は低抵抗状態を記憶するメモリ領域と 考えられる。
[0062] 高抵抗状態の抵抗記憶素子に所定値以上の電圧を印加すると、電流パスを塞い でいる酸ィ匕領域で絶縁破壊が生じ、再び電流パスが形成される。これにより、抵抗記 憶素子は低抵抗状態に戻る。
[0063] 図 8及び図 9は抵抗記憶層を挟持する一対の電極の配置例を示したものである。図 8が平面図であり、図 9が断面図である。なお、各図において点線は、フォーミングに より形成される典型的な電流パスを示したものである。但し、実際には、結晶粒界等 の影響を受けて曲がりくねった形状の電流パスであったり、複数の電流パスが同時に 存在したりすることも想定される。
[0064] 図 8 (a)の配置図は、一対の電極 82, 84の対向する辺が平行となるように配置され た場合である。図 8 (b)の配置図は、一対の電極 82, 84が角部で対向するように配 置された場合である。図 8 (c)の配置図は、一対の電極 82, 84の対向する辺が非平 行となるように配置された場合である。
[0065] 図 9 (a)の配置図は、一対の電極 82, 84が基板 80の同一平面上に形成され、電 極 82, 84の間に抵抗記憶層 86が形成された場合である。この場合、電流パスの方 向は、抵抗記憶層 86の層方向に沿って形成される。なお、本願明細書において電 流パスの方向とは、電流ノ スの始点と終点とを結ぶ直線に沿った方向であるものとす る。また、層方向とは、抵抗記憶層 86が形成された面に沿った方向であるものとする
[0066] 図 9 (b)の配置図は、一対の電極 82, 84が抵抗記憶層 86を挟んで異なる平面上 に形成された場合である。図 9 (c)の配置図は、一対の電極 82, 84のうちの一方の 電極 82が抵抗記憶層 86の側壁部分 (例えばコンタクトホール内）に形成され、他方 の電極 84が抵抗記憶層 86上に形成された場合である。これらの場合、電流パスの 方向は、抵抗記憶層 86の層厚方向に沿って形成される。
[0067] 図 8に示す平面レイアウトと、図 9に示す断面レイアウトとは、任意に組み合わせるこ とがでさる。
[0068] 抵抗記憶層 86を狭持する電極 82, 84は、必ずしも 1： 1で対応している必要はなく 、 1つの共通電極に対して複数の個別電極を設けるようにしてもよ!、。
[0069] [第 1実施形態]
本発明の第 1実施形態による不揮発性半導体記憶装置及びその製造方法につい て図 10乃至図 14を用いて説明する。
[0070] 図 10は本実施形態による不揮発性半導体記憶装置の構造を示す平面図、図 11 は本実施形態による不揮発性半導体記憶装置の構造を示す概略断面図、図 12は 本実施形態による不揮発性半導体記憶装置の構造を示す回路図、図 13及び図 14 は本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である
[0071] はじめに、本実施形態による不揮発性半導体記憶装置の構造について図 10乃至 図 12を用いて説明する。なお、図 11は図 10の A— 線断面図である。
[0072] 図 10及び図 11に示すように、シリコン基板 20には、素子領域を画定する素子分離 膜 22が形成されている。シリコン基板 20の素子領域には、ゲート電極 24及びソース Zドレイン領域 26, 28を有するセル選択トランジスタが形成されて ヽる。
[0073] ゲート電極 24は、図 10に示すように、列方向（図面縦方向）に隣接するセル選択ト ランジスタのゲート電極 24を共通接続するワード線 WLとしても機能する。
[0074] セル選択トランジスタが形成されたシリコン基板 20上には、ソース/ドレイン領域 26 に電気的に接続されたコンタクトプラグ 32と、ソース Zドレイン領域 28に電気的に接 続されたコンタクトプラグ 34とが埋め込まれた層間絶縁膜 30が形成されている。層間 絶縁膜 30上には、コンタクトプラグ 32を介してソース/ドレイン領域 26に電気的に接 続された配線 36と、コンタクトプラグ 34を介してソース Zドレイン領域 28に電気的に 接続された電極 38と、隣接する電極 38間に設けられたソース線 40とが形成されてい る。電極 38は、コンタクトプラグ 34に対応して 1つずつ形成されている。ソース線 40 は、図 10に示すように、列方向に延在して形成されている。
[0075] 配線 36、電極 38及びソース線 40が形成された層間絶縁膜 30上には、抵抗記憶 材料よりなる抵抗記憶層 42が形成されている。この抵抗記憶材料は、双極性抵抗記 憶材料及び単極性抵抗記憶材料の何れであってもよい。これにより、電極 38とソー ス線 40とは、抵抗記憶層 42を介して側面部が対向配置され、電極 38とソース線 40 とを一対の電極とする抵抗記憶素子 46を構成している（図中、点線で囲った部分)。 ソース線 40は、図 10に示すように、ソース線 40を挟んで隣接する 2つの抵抗記憶素 子 46と、この 2つの抵抗記憶素子に対して列方向に並ぶ複数の抵抗記憶素子 46の 一方の電極を兼ねる共通電極として機能する。
[0076] 抵抗記憶層 42には、配線 36に電気的に接続されたコンタクトプラグ 50が埋め込ま れている。コンタクトプラグ 50が埋め込まれた抵抗記憶層 42上には、コンタクトプラグ 50、配線 36、コンタクトプラグ 32を介してソース/ドレイン領域 26に電気的に接続さ れ、ワード線 WLと直行する行方向（図面横方向）に延在するビット線 52が形成され ている。
[0077] このように、本実施形態による不揮発性半導体記憶装置は、同一平面上に形成さ れた同一導電層よりなる一対の電極（電極 38及びソース線 40)と、これら一対の電極 間に設けられた抵抗記憶層 42とにより、抵抗記憶素子 46が構成されていることに主 たる特徴がある。
[0078] 上述の通り、フォーミングにより形成される抵抗記憶層の変質領域は、極めて狭い 局所的な領域に生じる。したがって、抵抗記憶層 46を挟む一対の電極の電極面積 は DRAMや FeRAM等の場合と比較して大幅に小さくすることができ、本実施形態 による抵抗記憶素子のように配線層の側面部を電極面として利用することもできる。
[0079] このようにして抵抗記憶素子を構成することにより、一対の電極を、同一面上に同時 に形成された同一の導電層により形成することができる。これにより、抵抗記憶素子 の製造プロセスを簡略ィ匕することができる。また、一対の電極を膜厚方向に積層して 抵抗記憶素子を形成する場合と比較して抵抗記憶素子上の平坦性が向上するため 、平坦ィヒ工程を削減できる等、上層に形成する配線層等の製造プロセスを簡略化す ることがでさる。 [0080] 本実施形態による不揮発性半導体記憶装置では、フォーミングにより形成される電 流パスは、電極 38とソース線 40との間の抵抗記憶層 42に、抵抗記憶層 42の層方向 に沿って形成されることとなる（図 9 (a)参照)。
[0081] なお、配線 36と電極 38とは、抵抗記憶素子 46のデータ書き換え時に配線 36と電 極 38との間の抵抗記憶層 42においてフォーミングが生じない間隔で配置する必要 がある。すなわち、配線 36と電極 38との間の抵抗記憶層 42においてフォーミングが 生じる電圧力 抵抗記憶素子 46のデータ書き換え時に電極 38とソース線 40との間 に印加される最大の電圧差よりも大きくなるように、配線 36と電極 38との間隔を規定 する。
[0082] 抵抗記憶素子 46のデータ書き換え時に電極 38とソース線 40との間に印加される 最大の電圧差が抵抗記憶素子 46の書き込み電圧 (セット電圧）の場合、例えば図 6 に示す特性の抵抗記憶素子 46では、およそ 1. 7Vとなる。フォーミングが生じる電圧 が 1. 7Vのときの抵抗記憶層 42の膜厚を図 4に示すグラフ力も算出すると、およそ 9n mとなる。つまり、配線 36と電極 38との間隔を 9nmよりも多く確保すれば、下部電極 38間にセット電圧或いはリセット電圧に相当する電圧が印加されても、配線 36と電極 38との間の抵抗記憶層 42においてフォーミングが生じることはない。
[0083] また、配線 36と電極 38との間隔を、電極 38とソース線 40との間隔よりも大きくする ことも有効である。こうすることにより、配線 36と電極 38との間の抵抗記憶層 42にお いてフォーミングが生じる電圧力 電極 38とソース線 40との間の抵抗記憶層 42でフ ォーミングが生じる電圧よりも大きくなるので、抵抗記憶素子 46のデータ書き換え時 やフォーミング時に配線 36と電極 38との間の抵抗記憶層 42においてフォーミングが 生じることを効果的に防止することができる。
[0084] 配線 36と電極 38との間隔は、抵抗記憶素子 46の構造や構成材料、データ書き換 え時の電圧印加方法等に応じて適宜設定することが望ましい。
[0085] 図 10及び図 11に示す本実施形態による不揮発性半導体記憶装置のメモリセル 10 は、図 12に示すように、抵抗記憶素子 12と、セル選択トランジスタ 14とを有している 。抵抗記憶素子 12は、その一端力ソース線 SLに接続され、他端がセル選択トランジ スタ 14のソース端子に接続されている。セル選択トランジスタ 14のドレイン端子はビッ ト線 BLに接続され、ゲート端子はワード線 WLに接続されている。そして、このようなメ モリセル 10が、列方向（図面縦方向)及び行方向（図面横方向）に隣接して形成され ている。
[0086] 列方向には、複数のワード線 WL1, /WL1, WL2, ZWL2"'が配されており、列 方向に並ぶメモリセル 10に共通の信号線を構成している。また、列方向には、ソース 線 SL1, SL2 'が配され、列方向に並ぶメモリセル 10に共通の信号線を構成してい る。なお、ソース線 SLは、ワード線 WL2本に 1本づっ設けられている。
[0087] 行方向（図面横方向）には、複数のビット線 BL1, BL2, BL3, BL4 'が配されて おり、行方向に並ぶメモリセル 10に共通の信号線を構成して 、る。
[0088] 次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図 10 を用いて説明する。なお、抵抗記憶素子のフォーミングは完了しているものとする。
[0089] はじめに、高抵抗状態力 低抵抗状態への書き換え動作、すなわちセットの動作に ついて説明する。書き換え対象のメモリセル 10は、ワード線 WL1及びビット線 BL1に 接続されたメモリセル 10であるものとする。
[0090] まず、ワード線 WL1に所定の電圧を印加し、セル選択トランジスタ 14をオン状態に する。ソース線 SL1は、基準電位、例えば接地電位である OVに接続する。
[0091] 次いで、ビット線 BL1に、抵抗記憶素子 12をセットするに要する電圧と同じ或いは これよりやや大き ヽバイアス電圧を印加する。例えば図 6に示す特性を有する抵抗記 憶素子の場合、例えば約 2V程度のバイアス電圧を印加する。
[0092] これにより、ビット線 BL1、セル選択トランジスタ 14及び抵抗記憶素子 12を介してソ ース線 SL1へ向力う電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子 12の抵抗値 R及びセル選択トランジスタ 14のチャネル抵抗 R に応じてそれぞれに
H CS
分配される。
[0093] このとき、抵抗記憶素子 12の抵抗値 R は、セル選択トランジスタのチャネル抵抗 R
H
に比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子 12に印加さ
CS
れる。これにより、抵抗記憶素子 12は、高抵抗状態から低抵抗状態に変化する。
[0094] 次 、で、ビット線 BL1に印加するバイアス電圧をゼロに戻した後、ワード線 WL1に 印加する電圧をオフにし、セットの動作を完了する。 [0095] 本実施形態による不揮発性半導体記憶装置では、図 12に示すように、ワード線 W Lとソース線 SLとが列方向に配されており、一のワード線 (例えばワード線 WL1)に接 続されたメモリセル 10は、同じソース線 SL (例えば SL1)に接続されている。したがつ て、上記セット動作において複数のビット線 (例えば BL1〜BL4)を同時に駆動すれ ば、選択ワード線 (例えばワード線 WL1)に連なる複数のメモリセル 10を一括してセ ッ卜することち可會である。
[0096] 次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作につ いて説明する。書き換え対象のメモリセル 10は、ワード線 WL1及びビット線 BL1に接 続されたメモリセル 10であるものとする。
[0097] まず、ワード線 WL1に所定の電圧を印加し、セル選択トランジスタ 14をオン状態に する。このとき、ワード線 WL1に印加する電圧は、セル選択トランジスタ 14のチャネル 抵抗 R 1S 抵抗記憶素子 12の低抵抗状態のときの抵抗値 Rよりも十分に小さくな
CS L
るように、制御する。ソース線 SL1は、基準電位、例えば接地電位である OVに接続 する。
[0098] 次いで、ビット線 BL1に、抵抗記憶素子 12をリセットするに要する電圧と同じ或いは これよりやや大き ヽバイアス電圧を印加する。例えば図 6に示す特性を有する抵抗記 憶素子の場合、例えば約 1. 2V程度のバイアス電圧を印加する。
[0099] これにより、ビット線 BL1、セル選択トランジスタ 14及び抵抗記憶素子 12を介してソ ース線 SL1へ向力う電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子 12の抵抗値 R及びセル選択トランジスタ 14のチャネル抵抗 R に応じてそれぞれに
L CS
分配される。
[0100] このとき、セル選択トランジスタ 14のチャネル抵抗 R は、抵抗記憶素子 12の抵抗
CS
値 Rよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子 12 し
に印加される。これにより、抵抗記憶素子 12は、低抵抗状態から高抵抗状態に変化 する。
[0101] リセット過程では、抵抗記憶素子 12が高抵抗状態に切り換わった瞬間、ほぼ全バイ ァス電圧が抵抗記憶素子 12に配分されるため、このバイアス電圧によって抵抗記憶 素子 12が再度セットされることを防止する必要がある。このためには、ビット線 BLに 印加するバイアス電圧は、セットに要する電圧よりも小さくしなければならない。
[0102] つまり、リセット過程では、セル選択トランジスタ 14のチャネル抵抗 R が抵抗記憶
CS
素子 12の抵抗値 Rよりも十分に小さくなるように、これらトランジスタのゲート電圧を
し
調整するとともに、ビット線 BLに印加するバイアス電圧を、リセットに必要な電圧以上 、セットに必要な電圧未満に設定する。
[0103] 次いで、ビット線 BL1に印加するバイアス電圧をゼロに戻した後、ワード線 WLに印 加する電圧をオフにし、リセットの動作を完了する。
[0104] 本実施形態による不揮発性半導体記憶装置では、図 12に示すように、ワード線 W Lとソース線 SLとが列方向に配されており、一のワード線 (例えば WL1)に接続され たメモリセル 10は、同じソース線 SL (例えば SL1)に接続されている。したがって、上 記リセット動作にぉ 、て複数のビット線 BL (例えば BL1〜BL4)を同時に駆動すれば 、選択ワード線 (例えば WL1)に連なる複数のメモリセル 10を一括してリセットすること も可能である。
[0105] 次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について図 12 を用いて説明する。読み出し対象のメモリセル 10は、ワード線 WL1及びビット線 BL1 に接続されたメモリセル 10であるものとする。
[0106] まず、ワード線 WL1に所定の電圧を印加し、セル選択トランジスタ 14をオン状態に する。このとき、ワード線 WL1に印加する電圧は、セル選択トランジスタ 14のチャネル 抵抗 R 1S 抵抗記憶素子 12の低抵抗状態のときの抵抗値 Rよりも十分に小さくな
CS L
るように、制御する。ソース線 SL1は、基準電位、例えば接地電位である OVに接続 する。
[0107] 次 、で、ビット線 BL1に、所定のバイアス電圧を印加する。このバイアス電圧は、抵 抗記憶素子 12がいずれの抵抗状態にあるときも印加電圧によってセットやリセットが 生じないように設定する。例えば抵抗記憶素子 12が図 2に示す電流 電圧特性を有 する場合、バイアス電圧が約 1. 2V程度未満ではセットやリセットは生じない。したが つて、読み出し用のバイアス電圧は、 1. 2V未満の電圧で十分にマージンが確保で きる電圧、例えば 0. 5Vに設定する。
[0108] ビット線 BL1にこのようなバイアス電圧を印加すると、ビット線 BL1には抵抗記憶素 子 12の抵抗値に応じた電流が流れる。したがって、ビット線 BL1に流れるこの電流値 を検出することにより、抵抗記憶素子 12がどのような抵抗状態にあるかを読み出すこ とがでさる。
[0109] 次に、本実施形態による不揮発性半導体装置の製造方法について図 13及び図 1 4を用いて説明する。
[0110] まず、シリコン基板 20内〖こ、例えば STI (Shallow Trench Isolation)法〖こより、素子領 域を画定する素子分離膜 22を形成する。
[0111] 次いで、シリコン基板 20の素子領域上に、通常の MOSトランジスタの製造方法と 同様にして、ゲート電極 24及びソース Zドレイン領域 26, 28を有するセル選択トラン ジスタを形成する（図 13 (a) )。
[0112] 次いで、セル選択トランジスタが形成されたシリコン基板 20上に、例えば CVD法に よりシリコン酸ィ匕膜を堆積し、シリコン酸ィ匕膜よりなる層間絶縁膜 30を形成する。
[0113] 次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜 30に、ソース Zド レイン領域 26, 28に達するコンタクトホールを形成する。
[0114] 次いで、例えば CVD法によりバリアメタル及びタングステン膜を堆積後、これら導電 膜をエッチバックし、コンタクトホール内に、ソース Zドレイン領域 26, 28に電気的に 接続されたコンタクトプラグ 32、 34を形成する（図 13 (b) )。
[0115] 次いで、コンタクトプラグ 32, 34が埋め込まれた層間絶縁膜 30上に、例えば CVD 法により、プラチナ (Pt)膜を堆積する。
[0116] 次いで、フォトリソグラフィ及びドライエッチングによりプラチナ膜をパターユングし、 コンタクトプラグ 32を介してソース Zドレイン領域 26に電気的に接続された配線 36と
、コンタクトプラグ 34を介してソース Zドレイン領域 28に電気的に接続された電極 38 と、電極 38間に形成されたソース線 40とを形成する（図 13 (c) )。
[0117] 次いで、配線 36、電極 38及びソース線 40が形成された層間絶縁膜 30上に、レー ザアブレーシヨン、ゾルゲル、スパッタ、 MOCVD等により TiO膜を堆積し、 TiO膜 よりなる抵抗記憶層 42を形成する。抵抗記憶層 42上に、シリコン酸ィ匕膜等の絶縁膜 を更に堆積してもよい。
[0118] 次いで、フォトリソグラフィ及びドライエッチングにより、抵抗記憶層 42に、配線 36に 達するコンタクトホールを形成する。
[0119] 次いで、例えば CVD法によりバリアメタル及びタングステン膜を堆積後、これら導電 膜をエッチバックし、コンタクトホール内に、配線 36に電気的に接続されたコンタクト プラグ 50を形成する（図 14 (a) )。
[0120] 次いで、コンタクトプラグ 50が埋め込まれた抵抗記憶層 42上に導電膜を堆積後、 フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプ ラグ 50、配線 36及びコンタクトプラグ 32を介してソース Zドレイン領域 26に電気的に 接続されたビット線 52を形成する（図 14 (b) )。
[0121] この後、必要に応じて更に上層の配線層を形成し、不揮発性半導体装置を完成す る。
[0122] このように、本実施形態によれば、同一平面上に形成された同一導電層よりなる一 対の電極と、これら一対の電極間に設けられた抵抗記憶層とにより、抵抗記憶素子を 構成するので、一対の電極を別々に形成する場合と比較して、抵抗記憶素子の製造 プロセスを簡略ィ匕することができる。また、一対の電極を膜厚方向に積層して抵抗記 憶素子を形成する場合と比較して抵抗記憶素子上の平坦性が向上するため、平坦 化工程を削減できる等、上層に形成する配線層等の製造プロセスを簡略化すること ができる。
[0123] また、抵抗記憶素子の一方の電極は、メモリセルに接続される信号線 (ソース線）と 一体形成することができる。これにより、抵抗記憶素子の製造プロセスを簡略化する ことができる。また、抵抗記憶素子の電極とは別々にメモリセルに接続される信号線 を形成する場合と比較して抵抗記憶素子上の平坦性が向上するため、平坦ィ匕工程 を削減できる等、上層に形成する配線層等の製造プロセスを簡略ィ匕することができる
[0124] [第 2実施形態]
本発明の第 2実施形態による不揮発性半導体記憶装置及びその製造方法につい て図 15乃至図 19を用いて説明する。なお、図 10乃至図 14に示す第 1実施形態によ る不揮発性半導体記憶装置及びその書き込み方法と同様の構成要素には同一の 符号を付し、説明を省略し或いは簡潔にする。 [0125] 図 15は本実施形態による不揮発性半導体記憶装置の構造を示す平面図、図 16 は本実施形態による不揮発性半導体記憶装置の構造を示す概略断面図、図 17は 本実施形態による不揮発性半導体記憶装置の構造を示す回路図、図 18及び図 19 は本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である
[0126] はじめに、本実施形態による不揮発性半導体記憶装置の構造について図 15乃至 図 17を用いて説明する。なお、図 16は図 15の A— 線断面図である。
[0127] 図 15及び図 16に示すように、シリコン基板 20には、素子領域を画定する素子分離 膜 22が形成されている。シリコン基板 20の素子領域には、ゲート電極 24及びソース Zドレイン領域 26, 28を有するセル選択トランジスタが形成されて ヽる。
[0128] ゲート電極 24は、図 15に示すように、列方向（図面縦方向）に隣接するセル選択ト ランジスタのゲート電極 24を共通接続するワード線 WLとしても機能する。
[0129] セル選択トランジスタが形成されたシリコン基板 20上には、ソース Zドレイン領域 26 に電気的に接続されたコンタクトプラグ 32と、ソース Zドレイン領域 28に電気的に接 続されたコンタクトプラグ 34とが埋め込まれた層間絶縁膜 30が形成されている。層間 絶縁膜 30上には、コンタクトプラグ 32を介してソース/ドレイン領域 26に電気的に接 続されたソース線 40と、コンタクトプラグ 34を介してソース/ドレイン領域 28に電気的 に接続された電極 38とが形成されている。ソース線 40は、図 15に示すように、列方 向に延在して形成されている。電極 38は、コンタクトプラグ 34に対応して 1つずつ形 成されている。
[0130] 電極 38及びソース線 40が形成された層間絶縁膜 30上には、抵抗記憶材料よりな る抵抗記憶層 42が形成されている。この抵抗記憶材料は、双極性抵抗記憶材料及 び単極性抵抗記憶材料の何れであってもよい。抵抗記憶層42上には、電極 44が形 成されている。電極 44は、素子分離領域を挟んで行方向（図面横方向）に隣接する 2つの電極 38の間に位置するように、また平面的なレイアウトにおいて電極 38と重な らないように、配置されている。こうして、層間絶縁膜 30上には、電極 38、抵抗記憶 層 42及び電極 44よりなる抵抗記憶素子 46が形成されている（図中、点線で囲った 部分)。 [0131] 電極 44が形成された抵抗記憶層 42上には、層間絶縁膜 48が形成されている。層 間絶縁膜 48〖こは、電極 44に電気的に接続されたコンタクトプラグ 50が埋め込まれて いる。コンタクトプラグ 50が埋め込まれた層間絶縁膜 48上には、コンタクトプラグ 50を 介して電極 44に電気的に接続され、ワード線 WLと直行する行方向（図面横方向）に 延在するビット線 52が形成されて 、る。
[0132] このように、本実施形態による不揮発性半導体記憶装置は、行方向に隣接する抵 抗記憶素子 46の上部電極 (電極 44)が共用されていることに主たる特徴がある。抵 抗記憶素子 46の電気特性は、抵抗記憶層 42内に形成されるフィラメント状の変質領 域によって規定される。したがって、 1つの上部電極（電極 44)に対して 2つの下部電 極 (電極 38)を設けた場合には、上部電極と 2つの下部電極との間にそれぞれフイラ メント状の変質領域が形成されてメモリ領域となるため、 2つの抵抗記憶素子 46とし て機會させることができる。
[0133] 抵抗記憶層 42内に形成されるフィラメント状の変質領域は極めて微小であるため、 電極 38, 44は、デザインルール上の最小カ卩ェ寸法まで縮小することができる。これ により、素子を微細化することができる。
[0134] なお、一の電極 44に対応する 2つの電極 38は、抵抗記憶素子 46のデータ書き換 え時に電極 38間の抵抗記憶層 42においてフォーミングが生じない間隔で配置する 必要がある。すなわち、電極 38間の抵抗記憶層 42においてフォーミングが生じる電 圧力 抵抗記憶素子 46のデータ書き換え時に電極 38間に印加される最大の電圧差 よりも大きくなるように、電極 38間の間隔を規定する。
[0135] 抵抗記憶素子 46のデータ書き換え時に電極 38間に印加される最大の電圧差が抵 抗記憶素子 46の書き込み電圧 (セット電圧）の場合、例えば図 6に示す特性の抵抗 記憶素子 46では、およそ 1. 7Vとなる。フォーミングが生じる電圧が 1. 7Vのときの抵 抗記憶層 42の膜厚を図 4に示すグラフ力 算出すると、およそ 9nmとなる。つまり、 電極 38の間隔を 9nmよりも多く確保すれば、電極 38間にセット電圧或いはリセット電 圧に相当する電圧が印加されても、電極 38間の抵抗記憶層 42においてフォーミン グが生じることはない。
[0136] 電極 38間の間隔は、抵抗記憶素子 46の構造や構成材料、データ書き換え時の電 圧印加方法等に応じて適宜設定することが望ましい。
[0137] 電極 38と電極 44とは平面的なレイアウトにおいて互いに重ねて配置することもでき る力 本実施形態による不揮発性半導体記憶装置では積極的に、電極 38と電極 44 とが平面的なレイアウトにお 、て互いに重ならな 、ようにして 、る。電極 38と電極 44 とが平面的なレイアウトにお ヽて互 ヽに重ならな 、ように配置した場合、フォーミング によって電極 38, 44間に形成される変質領域 (メモリ領域）は、例えば図 9 (a)〜（c) に示すように、抵抗記憶層 42の層厚方向（深さ方向）に対して傾斜した方向に伸びる ように形成される。つまり、抵抗記憶層 42の膜厚が同じであると仮定すると、電極 38 と電極 44とが平面的なレイアウトにお ヽて互 ヽに重ならな 、ように配置した場合の方 1S 平面的なレイアウトにおいて互いに重なるように配置した場合よりも、変質領域の 長さ (電極 38, 44間の距離)を長くできる。換言すれば、同じ長さの変質領域を形成 しょうとした場合、電極 38と電極 44とが平面的なレイアウトにおいて互いに重ならな いように配置した方が、抵抗記憶層 42の膜厚を薄くすることができる。したがって、こ のように電極 38, 44を配置することにより、製造プロセスを簡略ィ匕することができる。
[0138] 本実施形態による不揮発性半導体記憶装置では、フォーミングにより形成される電 流パスは、電極 38と電極 44との間の抵抗記憶層 42に、抵抗記憶層 42の層厚方向 に対して傾斜した方向に沿って形成されることとなる（図 9 (b)参照)。
[0139] 図 15及び図 16に示す本実施形態による不揮発性半導体記憶装置のメモリセル 10 は、図 17に示すように、抵抗記憶素子 12と、セル選択トランジスタ 14とを有している 。抵抗記憶素子 12は、その一端力 Sビット線 BLに接続され、他端がセル選択トランジ スタ 14のドレイン端子に接続されている。セル選択トランジスタ 14のソース端子はソ ース線 SLに接続され、ゲート端子はワード線 WLに接続されている。そして、このよう なメモリセル 10が、列方向（図面縦方向）及び行方向（図面横方向）に隣接して形成 されている。
[0140] 列方向には、複数のワード線 WL1, /WL1, WL2, ZWL2 'が配されており、列 方向に並ぶメモリセル 10に共通の信号線を構成している。また、列方向には、ソース 線 SLl, SL2 'が配され、列方向に並ぶメモリセル 10に共通の信号線を構成してい る。なお、ソース線 SLは、ワード線 WL2本に 1本づっ設けられている。 [0141] 行方向（図面横方向）には、複数のビット線 BL1, BL2, BL3, BL4' "が配されて おり、行方向に並ぶメモリセル 10に共通の信号線を構成して 、る。
[0142] 次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図 17 を用いて説明する。なお、抵抗記憶素子のフォーミングは完了しているものとする。
[0143] はじめに、高抵抗状態力 低抵抗状態への書き換え動作、すなわちセットの動作に ついて説明する。書き換え対象のメモリセル 10は、ワード線 WL1及びビット線 BL1に 接続されたメモリセル 10であるものとする。
[0144] まず、ワード線 WL1に所定の電圧を印加し、セル選択トランジスタ 14をオン状態に する。ソース線 SL1は、基準電位、例えば接地電位である OVに接続する。
[0145] 次いで、ビット線 BL1に、抵抗記憶素子 12をセットするに要する電圧と同じ或いは これよりやや大き ヽバイアス電圧を印加する。例えば図 6に示す特性を有する抵抗記 憶素子の場合、例えば約 2V程度のバイアス電圧を印加する。
[0146] これにより、ビット線 BL1、抵抗記憶素子 12及びセル選択トランジスタ 14を介してソ ース線 SL1へ向力う電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子
12の抵抗値 R及びセル選択トランジスタ 14のチャネル抵抗 R に応じてそれぞれに
H CS
分配される。
[0147] このとき、抵抗記憶素子 12の抵抗値 R は、セル選択トランジスタのチャネル抵抗 R
H
に比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子 12に印加さ
CS
れる。これにより、抵抗記憶素子 12は、高抵抗状態から低抵抗状態に変化する。
[0148] 次いで、ビット線 BL1に印加するバイアス電圧をゼロに戻した後、ワード線 WL1に 印加する電圧をオフにし、セットの動作を完了する。
[0149] 本実施形態による不揮発性半導体記憶装置では、図 17に示すように、ワード線 W Lとソース線 SLとが列方向に配されており、一のワード線 (例えばワード線 WL1)に接 続されたメモリセル 10は、同じソース線 SL (例えば SL1)に接続されている。したがつ て、上記セット動作において複数のビット線 (例えば BL1〜BL4)を同時に駆動すれ ば、選択ワード線 (例えばワード線 WL1)に連なる複数のメモリセル 10を一括してセ ッ卜することち可會である。
[0150] 次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作につ いて説明する。書き換え対象のメモリセル 10は、ワード線 WL1及びビット線 BL1に接 続されたメモリセル 10であるものとする。
[0151] まず、ワード線 WL1に所定の電圧を印加し、セル選択トランジスタ 14をオン状態に する。このとき、ワード線 WL1に印加する電圧は、セル選択トランジスタ 14のチャネル 抵抗 R 1S 抵抗記憶素子 12の低抵抗状態のときの抵抗値 Rよりも十分に小さくな
CS L
るように、制御する。ソース線 SL1は、基準電位、例えば接地電位である OVに接続 する。
[0152] 次いで、ビット線 BL1に、抵抗記憶素子 12をリセットするに要する電圧と同じ或いは これよりやや大き ヽバイアス電圧を印加する。例えば図 6に示す特性を有する抵抗記 憶素子の場合、例えば約 1. 2V程度のバイアス電圧を印加する。
[0153] これにより、ビット線 BL1、抵抗記憶素子 12及びセル選択トランジスタ 14を介してソ ース線 SL1へ向力う電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子 12の抵抗値 R及びセル選択トランジスタ 14のチャネル抵抗 R に応じてそれぞれに
L CS
分配される。
[0154] このとき、セル選択トランジスタ 14のチャネル抵抗 R は、抵抗記憶素子 12の抵抗
CS
値 Rよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子 12 し
に印加される。これにより、抵抗記憶素子 12は、低抵抗状態から高抵抗状態に変化 する。
[0155] リセット過程では、抵抗記憶素子 12が高抵抗状態に切り換わった瞬間、ほぼ全バイ ァス電圧が抵抗記憶素子 12に配分されるため、このバイアス電圧によって抵抗記憶 素子 12が再度セットされることを防止する必要がある。このためには、ビット線 BLに 印加するバイアス電圧は、セットに要する電圧よりも小さくしなければならない。
[0156] つまり、リセット過程では、セル選択トランジスタ 14のチャネル抵抗 R が抵抗記憶
CS
素子 12の抵抗値 Rよりも十分に小さくなるように、これらトランジスタのゲート電圧を
し
調整するとともに、ビット線 BLに印加するバイアス電圧を、リセットに必要な電圧以上 、セットに必要な電圧未満に設定する。
[0157] 次いで、ビット線 BL1に印加するバイアス電圧をゼロに戻した後、ワード線 WLに印 加する電圧をオフにし、リセットの動作を完了する。 [0158] 本実施形態による不揮発性半導体記憶装置では、図 17に示すように、ワード線 W Lとソース線 SLとが列方向に配されており、一のワード線 (例えば WL1)に接続され たメモリセル 10は、同じソース線 SL (例えば SL1)に接続されている。したがって、上 記リセット動作にぉ 、て複数のビット線 BL (例えば BL1〜BL4)を同時に駆動すれば 、選択ワード線 (例えば WL1)に連なる複数のメモリセル 10を一括してリセットすること も可能である。
[0159] 次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について図 17 を用いて説明する。読み出し対象のメモリセル 10は、ワード線 WL1及びビット線 BL1 に接続されたメモリセル 10であるものとする。
[0160] まず、ワード線 WL1に所定の電圧を印加し、セル選択トランジスタ 14をオン状態に する。このとき、ワード線 WL1に印加する電圧は、セル選択トランジスタ 14のチャネル 抵抗 R 1S 抵抗記憶素子 12の低抵抗状態のときの抵抗値 Rよりも十分に小さくな
CS L
るように、制御する。ソース線 SL1は、基準電位、例えば接地電位である OVに接続 する。
[0161] 次 、で、ビット線 BL1に、所定のバイアス電圧を印加する。このバイアス電圧は、抵 抗記憶素子 12がいずれの抵抗状態にあるときも印加電圧によってセットやリセットが 生じないように設定する。例えば抵抗記憶素子 12が図 2に示す電流 電圧特性を有 する場合、バイアス電圧が約 1. 2V程度未満ではセットやリセットは生じない。したが つて、読み出し用のバイアス電圧は、 1. 2V未満の電圧で十分にマージンが確保で きる電圧、例えば 0. 5Vに設定する。
[0162] ビット線 BL1にこのようなバイアス電圧を印加すると、ビット線 BL1には抵抗記憶素 子 12の抵抗値に応じた電流が流れる。したがって、ビット線 BL1に流れるこの電流値 を検出することにより、抵抗記憶素子 12がどのような抵抗状態にあるかを読み出すこ とがでさる。
[0163] 次に、本実施形態による不揮発性半導体装置の製造方法について図 18及び図 1 9を用いて説明する。
[0164] まず、例えば図 13 (a)〜 (b)に示す第 1実施形態による不揮発性半導体記憶装置 の製造方法と同様にして、シリコン基板 20上に、素子分離膜 22と、ゲート電極 24及 びソース Zドレイン領域 26, 28を有するセル選択トランジスタと、層間絶縁膜 30と、コ ンタクトプラグ 32, 34とを形成する（図 18 (a) )。
[0165] 次いで、コンタクトプラグ 32, 34が埋め込まれた層間絶縁膜 30上に、例えば CVD 法により、プラチナ (Pt)膜を堆積する。
[0166] 次いで、フォトリソグラフィ及びドライエッチングによりプラチナ膜をパターユングし、 コンタクトプラグ 32を介してソース/ドレイン領域 26に電気的に接続されたソース線 4
0と、コンタクトプラグ 34を介してソース Zドレイン領域 28に電気的に接続された電極
38とを形成する（図 18 (b) )。
[0167] 次いで、電極 38及びソース線 40が形成された層間絶縁膜 30上に、レーザアブレ ーシヨン、ゾルゲル、スパッタ、 MOCVD等により TiO膜を堆積し、 TiO膜よりなる抵 抗記憶層 42を形成する。
[0168] 次いで、抵抗記憶層 42上に、例えば CVD法により、プラチナ膜を堆積する。
[0169] 次いで、フォトリソグラフィ及びドライエッチングによりプラチナ膜をパターユングし、 プラチナ膜よりなる電極 44を形成する（図 18 (c) )。
[0170] 電極 44は、素子分離領域を挟んでビット線の延在方向（図面、横方向）に隣接する
2つの電極 38間に位置するように形成する。これにより、電極 44を共通とする 2つの 抵抗記憶素子 46が、ビット線の延在方向に素子分離領域を挟んで隣接して形成さ れる。
[0171] 次いで、例えば CVD法によりシリコン酸ィ匕膜を堆積した後、例えば CMP法によりそ の表面を平坦ィ匕し、シリコン酸ィ匕膜よりなる層間絶縁膜 48を形成する。
[0172] 次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜 48に、抵抗記憶 素子 46の電極 44に達するコンタクトホールを形成する。
[0173] 次いで、例えば CVD法によりバリアメタル及びタングステン膜を堆積後、これら導電 膜をエッチバックし、コンタクトホール内に、抵抗記憶素子 46の電極 44に電気的に 接続されたコンタクトプラグ 50を形成する（図 19 (a) )。
[0174] 次いで、コンタクトプラグ 50が埋め込まれた層間絶縁膜 48上に導電膜を堆積後、 フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプ ラグ 50を介して抵抗記憶素子 46の電極 44に接続されたビット線 52を形成する（図 1 9 (b) )。
[0175] この後、必要に応じて更に上層の配線層を形成し、不揮発性半導体装置を完成す る。
[0176] このように、本実施形態によれば、抵抗記憶素子の一対の電極が平面的なレイァゥ トにお 、て互いに重ならな 、ように配置するので、一対の電極を平面的なレイアウト にお 、て重なるように配置する場合と比較して抵抗記憶層を薄くすることができる。こ れにより、抵抗記憶素子の製造プロセスを簡略ィ匕することができる。
[0177] [第 3実施形態]
本発明の第 3実施形態による不揮発性半導体記憶装置及びその製造方法につい て図 20乃至図 23を用いて説明する。なお、図 10乃至図 19に示す第 1及び第 2実施 形態による不揮発性半導体記憶装置及びその書き込み方法と同様の構成要素には 同一の符号を付し、説明を省略し或いは簡潔にする。
[0178] 図 20は本実施形態による不揮発性半導体記憶装置の構造を示す平面図、図 21 は本実施形態による不揮発性半導体記憶装置の構造を示す概略断面図、図 22は 本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
[0179] はじめに、本実施形態による不揮発性半導体記憶装置の構造について図 20及び 図 21を用いて説明する。なお、図 21は図 20の A— 線断面図である。
[0180] 図 20及び図 21に示すように、シリコン基板 20には、素子領域を画定する素子分離 膜 22が形成されている。シリコン基板 20の素子領域には、ゲート電極 24及びソース Zドレイン領域 26, 28を有するセル選択トランジスタが形成されて ヽる。
[0181] ゲート電極 24は、図 20に示すように、列方向（図面縦方向）に隣接するセル選択ト ランジスタのゲート電極 24を共通接続するワード線 WLとしても機能する。
[0182] セル選択トランジスタが形成されたシリコン基板 20上には、層間絶縁膜 30と、抵抗 記憶材料よりなる抵抗記憶層 42とが形成されて 、る。層間絶縁膜 30及び抵抗記憶 層 42〖こは、ソース Zドレイン領域 26に電気的に接続されたコンタクトプラグ 32と、ソ ース Zドレイン領域 28に電気的に接続されたコンタクトプラグ 34とが埋め込まれてい る。
[0183] 抵抗記憶層 42上には、コンタクトプラグ 32を介してソース/ドレイン領域 26に電気 的に接続されたソース線 40と、素子分離膜 22を挟んで行方向（図面横方向）に隣接 するコンタクトプラグ 34間の領域に形成された電極 44とが形成されて 、る。ソース線 40は、図 15に示すように、列方向に延在して形成されている。電極 44は、素子分離 膜 22を挟んで行方向に隣接する一対のコンタクトプラグ 34に対応して 1つずつ形成 されている。こうして、層間絶縁膜 30上には、コンタクトプラグ 34、抵抗記憶層 42及 び電極 44よりなる抵抗記憶素子 46が形成されている（図中、点線で囲った部分)。
[0184] ソース線 40及び電極 44が形成された抵抗記憶層 42上には、層間絶縁膜 48が形 成されている。層間絶縁膜 48には、電極 44に電気的に接続されたコンタクトプラグ 5 0が埋め込まれている。コンタクトプラグ 50が埋め込まれた層間絶縁膜 48上には、コ ンタクトプラグ 50を介して電極 44に電気的に接続され、ワード線 WLと直行する行方 向（図面横方向）に延在するビット線 52が形成されている。
[0185] このように、本実施形態による不揮発性半導体記憶装置は、第 2実施形態による不 揮発性半導体記憶装置と同様、行方向に隣接する抵抗記憶素子 46の上部電極 (電 極 44)が共用されているとともに、コンタクトプラグ 34によって下部電極を兼ねている ことに主たる特徴がある。抵抗記憶素子 46の電気特性は、抵抗記憶層 42内に形成 されるフィラメント状の変質領域によって規定される。したがって、 1つの上部電極 (電 極 44)に対して 2つの下部電極 (コンタクトプラグ 34)を設けた場合には、上部電極と 2つの下部電極との間にそれぞれフィラメント状の変質領域が形成されてメモリ領域と なるため、 2つの抵抗記憶素子 46として機能させることができる。
[0186] また、下部電極をコンタクトプラグ 34により構成することで、第 2実施形態による不揮 発性半導体記憶装置の場合と比較して、上部電極 (電極 44)のレイアウト上及び製 造上におけるマージンを増加することができる。これにより、製造プロセスを簡略化す ることがでさる。
[0187] 本実施形態による不揮発性半導体記憶装置では、フォーミングにより形成される電 流パスは、コンタクトプラグ 34と電極 44との間の抵抗記憶層 42に、抵抗記憶層 42の 層厚方向に対して傾斜した方向に沿って形成されることとなる（図 9 (c)参照)。
[0188] なお、一の上部電極（電極 44)に対応する 2つの下部電極（コンタクトプラグ 34)は 、抵抗記憶素子 46のデータ書き換え時にコンタクトプラグ 34間の抵抗記憶層 42に おいてフォーミングが生じない間隔で配置する必要がある。但し、本実施形態による 不揮発性半導体記憶装置の場合、コンタクトプラグ 34間には電極 44又はソース線 4 0が配置されるレイアウトとなるため、コンタクトプラグ 34間におけるフォーミングは実 際上問題にならないと考えられる。コンタクトプラグ 34間の間隔は、抵抗記憶素子 46 の構造や構成材料、データ書き換え時の電圧印加方法等に応じて適宜設定すること が望ましい。
[0189] 本実施形態による不揮発性半導体記憶装置の回路図、並びに書き込み方法及び 読み出し方法は、第 2実施形態の場合と同様である。
[0190] 次に、本実施形態による不揮発性半導体装置の製造方法について図 22を用いて 説明する。
[0191] まず、例えば図 13 (a)に示す第 1実施形態による不揮発性半導体記憶装置の製造 方法と同様にして、シリコン基板 20上に、素子分離膜 22と、ゲート電極 24及びソー ス Zドレイン領域 26, 28を有するセル選択トランジスタとを形成する。
[0192] 次いで、セル選択トランジスタが形成されたシリコン基板 20上に、例えば CVD法に よりシリコン酸ィ匕膜を堆積し、シリコン酸ィ匕膜よりなる層間絶縁膜 30を形成する。
[0193] 次いで、層間絶縁膜 30上に、レーザアブレーシヨン、ゾルゲル、スパッタ、 MOCV D等により TiO膜を堆積し、 TiO膜よりなる抵抗記憶層 42を形成する。
[0194] 次いで、フォトリソグラフィ及びドライエッチングにより、抵抗記憶層 42及び層間絶縁 膜 30に、ソース Zドレイン領域 26, 28に達するコンタクトホールを形成する。
[0195] 次いで、例えば CVD法によりバリアメタル及びタングステン膜を堆積後、これら導電 膜をエッチバックし、コンタクトホール内に、ソース/ドレイン領域 26に接続されたコン タクトプラグ 32と、ソース Zドレイン領域 28に接続されたコンタクトプラグ 34とを形成 する（図 22 (a) )。
[0196] 次いで、コンタクトプラグ 32, 34が埋め込まれた層間絶縁膜 30上に、例えば CVD 法により、プラチナ (Pt)膜を堆積する。
[0197] 次いで、フォトリソグラフィ及びドライエッチングによりプラチナ膜をパターユングし、 コンタクトプラグ 32を介してソース/ドレイン領域 26に電気的に接続されたソース線 4 0と、素子分離膜 22を挟んで行方向に隣接するコンタクトプラグ 34間に配置された電 極 44とを形成する。これにより、電極 44を共通とする 2つの抵抗記憶素子 46が、ビッ ト線の延在方向に素子分離領域を挟んで隣接して形成される。
[0198] この際、コンタクトプラグ 34の上面もプラチナ膜のエッチングとともにわずかにエッチ ングされ、コンタクトプラグ 34上面の高さは抵抗記憶素子 42の表面の高さよりも低く なる（図 22 (b) )。
[0199] なお、コンタクトプラグ 32, 34、ソース線 40及び電極 44は、同時に形成することも できる。コンタクトプラグ 32, 34となる導電膜をエッチバックする際、ソース線 40及び 電極 44を形成する領域にレジストパターン等を形成しておくことにより、コンタクトホー ルへのコンタクトプラグ 32, 34の埋め込みと同時にソース線 40及び電極 44を形成す ることができる。これにより、製造プロセスを簡略ィ匕することができる。
[0200] 次いで、例えば CVD法によりシリコン酸ィ匕膜を堆積した後、例えば CMP法によりそ の表面を平坦ィ匕し、シリコン酸ィ匕膜よりなる層間絶縁膜 48を形成する。
[0201] 次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜 48に、抵抗記憶 素子 46の電極 44に達するコンタクトホールを形成する。
[0202] 次いで、例えば CVD法によりバリアメタル及びタングステン膜を堆積後、これら導電 膜をエッチバックし、コンタクトホール内に、抵抗記憶素子 46の電極 44に電気的に 接続されたコンタクトプラグ 50を形成する。
[0203] 次いで、コンタクトプラグ 50が埋め込まれた層間絶縁膜 48上に導電膜を堆積後、 フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプ ラグ 50を介して抵抗記憶素子 46の電極 44に接続されたビット線 52を形成する（図 2 2 (c) )。
[0204] この後、必要に応じて更に上層の配線層を形成し、不揮発性半導体装置を完成す る。
[0205] このように、本実施形態によれば、抵抗記憶素子の一方の電極を、セル選択トラン ジスタに接続されたコンタクトプラグで兼ねるので、他方の電極のレイアウト上及び製 造上におけるマージンを増加することができる。これにより、抵抗記憶素子の製造プ 口セスを簡略ィ匕することができる。
[0206] [変形実施形態] 本発明は上記実施形態に限らず種々の変形が可能である。
[0207] 例えば、上記実施形態では、抵抗記憶層が Τ )χよりなる抵抗記憶素子 42を用い たが、抵抗記憶素子の抵抗記憶層はこれに限定されるものではない。本願発明に適 用可能な抵抗記憶材料としては、 TiO、 NiO、 YO、 CeO、 MgO、 ZnO、 ZrO、 HfO、 WO、 NbO、 TaO、 CrO、 MnO、 AIO、 VO、 SiO等が挙げられる。或 いは、 Pr Ca MnO、 La Ca MnO、 SrTiO、 YBa Cu O、 LaNiO等の複数 l -x x 3 1 -x x 3 3 2 3 y の金属や半導体原子を含む酸化物材料を用いることもできる。これら抵抗記憶材料 は、単体で用いてもよいし積層構造としてもよい。
[0208] また、上記実施形態では、上部電極及び下部電極をプラチナにより構成した力 電 極の構成材料はこれに限定されるものではな ヽ。本願発明に適用可能な電極材料と しては、例えば、 Ir、 W、 Ni、 Au、 Cu、 Ag、 Pd、 Zn、 Cr、 Al、 Mn、 Ta、 Si、 TaN、 Ti N、 Ruゝ ITO、 NiO、 IrO、 SrRuO、 CoSi、 WSi、 NiSiゝ MoSi、 TiSi、 Al— Siゝ
2 2 2 2
Al— Cu、 Al— Si— Cu等が挙げられる。
産業上の利用可能性
[0209] 本発明による抵抗記憶素子は、一対の電極が平面的なレイアウトにおいて互いに 重ならないように配置することにより製造プロセスを大幅に簡略ィ匕するものである。し たがって、本発明による抵抗記憶素子及びその製造方法は、高集積の不揮発性半 導体記憶装置を安価に製造するために極めて有用である。

Claims

請求の範囲
[1] メモリ領域に高抵抗状態又は低抵抗状態を記憶し、電圧の印加によって前記高抵 抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、
抵抗記憶材料よりなる抵抗記憶層と、前記抵抗記憶層を挟むように配置された第 1 の電極及び第 2の電極とを有し、
前記第 1の電極及び前記第 2の電極は、同一面上に形成されている
ことを特徴とする抵抗記憶素子。
[2] メモリ領域に高抵抗状態又は低抵抗状態を記憶し、電圧の印加によって前記高抵 抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、
抵抗記憶材料よりなる抵抗記憶層と、前記抵抗記憶層を挟むように配置された第 1 の電極及び第 2の電極とを有し、
前記第 1の電極は、前記抵抗記憶層の下面側に形成されており、
前記第 2の電極は、前記第 1の電極が形成された領域とは異なる領域の前記抵抗 記憶層の上面側に形成されて ヽる
ことを特徴とする抵抗記憶素子。
[3] メモリ領域に高抵抗状態又は低抵抗状態を記憶し、電圧の印加によって前記高抵 抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、
抵抗記憶材料よりなる抵抗記憶層と、前記抵抗記憶層を挟むように配置された第 1 の電極及び第 2の電極とを有し、
前記第 1の電極は、前記抵抗記憶層の第 1の領域に形成された開口部内に埋め込 み形成されており、
前記第 2の電極は、前記第 1の領域とは異なる第 2の領域の前記抵抗記憶層上に 形成されている
ことを特徴とする抵抗記憶素子。
[4] メモリ領域に高抵抗状態又は低抵抗状態を記憶し、電圧の印加によって前記高抵 抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、
抵抗記憶材料よりなる抵抗記憶層と、前記抵抗記憶層を挟むように配置された第 1 の電極及び第 2の電極とを有し、 前記高抵抗状態と前記低抵抗状態とを切り換える際に、前記第 1の電極と前記第 2 の電極との間の前記抵抗記憶層内に、前記抵抗記憶層の層方向又は前記抵抗記 憶層の層厚方向に対して傾斜した方向に沿って前記メモリ領域を含む電流パスが形 成される
ことを特徴とする抵抗記憶素子。
[5] メモリ領域に高抵抗状態又は低抵抗状態を記憶し、電圧の印加によって前記高抵 抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、抵抗記憶材料より なる抵抗記憶層と、前記抵抗記憶層を挟むように配置された第 1の電極及び第 2の 電極とを有し、前記第 1の電極と前記第 2の電極とが同一面上に形成された抵抗記 憶素子と、
前記抵抗記憶素子の第 1の電極に接続された選択トランジスタと、
前記抵抗記憶素子の前記第 2の電極に接続された信号線と
を有することを特徴とする不揮発性半導体記憶装置。
[6] 請求の範囲第 5項に記載の抵抗記憶素子において、
前記第 2の電極は、前記信号線と一体形成されている
ことを特徴とする不揮発性半導体記憶装置。
[7] メモリ領域に高抵抗状態又は低抵抗状態を記憶し、電圧の印加によって前記高抵 抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、抵抗記憶材料より なる抵抗記憶層と、前記抵抗記憶層を挟むように配置された第 1の電極及び第 2の 電極とを有し、前記第 1の電極が前記抵抗記憶層の下面側に形成され、前記第 2の 電極が前記第 1の電極が形成された領域とは異なる領域の前記抵抗記憶層の上面 側に形成された抵抗記憶素子と、
前記抵抗記憶素子の第 1の電極に接続された選択トランジスタと、
前記抵抗記憶素子の前記第 2の電極に接続された信号線と
を有することを特徴とする不揮発性半導体記憶装置。
[8] メモリ領域に高抵抗状態又は低抵抗状態を記憶し、電圧の印加によって前記高抵 抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、抵抗記憶材料より なる抵抗記憶層と、前記抵抗記憶層を挟むように配置された第 1の電極及び第 2の 電極とを有し、前記第 1の電極が前記抵抗記憶層の第 1の領域に形成された開口部 内に埋め込み形成され、前記第 2の電極が前記第 1の領域とは異なる第 2の領域の 前記抵抗記憶層上に形成された抵抗記憶素子と、
前記抵抗記憶素子の第 1の電極に接続された選択トランジスタと、
前記抵抗記憶素子の前記第 2の電極に接続された信号線と
を有することを特徴とする不揮発性半導体記憶装置。
[9] 請求の範囲第 8項に記載の不揮発性半導体記憶装置において、
前記第 1の電極は、前記選択トランジスタに接続されたコンタクトプラグである ことを特徴とする不揮発性半導体記憶装置。
[10] 請求の範囲第 5項乃至第 9項のいずれか 1項に記載の不揮発性半導体記憶装置 において、
前記高抵抗状態と前記低抵抗状態とを切り換える際に、前記第 1の電極と前記第 2 の電極との間の前記抵抗記憶層内に、前記抵抗記憶層の層方向又は前記抵抗記 憶層の層厚方向に対して傾斜した方向に沿って前記メモリ領域を含む電流パスが形 成される
ことを特徴とする不揮発性半導体記憶装置。
[11] 高抵抗状態と低抵抗状態とを記憶し、一対の電極間に電圧を印加することによって 前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子の製造方法であつ て、
基板上に、導電膜を形成する工程と、
前記導電膜をパターユングし、第 1の領域に形成された第 1の電極と、前記第 1の 領域とは異なる第 2の領域に形成された第 2の電極とを形成する工程と、
前記第 1の電極及び前記第 2の電極が形成された前記基板上に、抵抗記憶層を形 成する工程と
を有することを特徴とする抵抗記憶素子の製造方法。
[12] 高抵抗状態と低抵抗状態とを記憶し、一対の電極間に電圧を印加することによって 前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子の製造方法であつ て、 基板の第 1の領域上に第 1の電極を形成する工程と、
前記第 1の電極が形成された前記基板上に、抵抗記憶層を形成する工程と、 前記第 1の領域とは異なる第 2の領域の前記抵抗記憶層上に、第 2の電極を形成 する工程と
を有することを特徴とする抵抗記憶素子の製造方法。
高抵抗状態と低抵抗状態とを記憶し、一対の電極間に電圧を印加することによって 前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子の製造方法であつ て、
基板上に、抵抗記憶層を形成する工程と、
前記抵抗記憶層の第 1の領域に開口部を形成する工程と、
前記開口部内に、第 1の電極を形成する工程と、
前記抵抗記憶層の前記第 1の領域とは異なる第 2の領域上に、第 2の電極を形成 する工程と
を有することを特徴とする抵抗記憶素子の製造方法。
PCT/JP2005/019234 2005-10-19 2005-10-19 抵抗記憶素子及びその製造方法、並びに不揮発性半導体記憶装置 WO2007046144A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
PCT/JP2005/019234 WO2007046144A1 (ja) 2005-10-19 2005-10-19 抵抗記憶素子及びその製造方法、並びに不揮発性半導体記憶装置
JP2007540862A JP5157448B2 (ja) 2005-10-19 2005-10-19 抵抗記憶素子及び不揮発性半導体記憶装置
US12/104,845 US7859886B2 (en) 2005-10-19 2008-04-17 Resistance memory element and method of manufacturing the same, and semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2005/019234 WO2007046144A1 (ja) 2005-10-19 2005-10-19 抵抗記憶素子及びその製造方法、並びに不揮発性半導体記憶装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US12/104,845 Continuation US7859886B2 (en) 2005-10-19 2008-04-17 Resistance memory element and method of manufacturing the same, and semiconductor memory device

Publications (1)

Publication Number Publication Date
WO2007046144A1 true WO2007046144A1 (ja) 2007-04-26

Family

ID=37962246

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/019234 WO2007046144A1 (ja) 2005-10-19 2005-10-19 抵抗記憶素子及びその製造方法、並びに不揮発性半導体記憶装置

Country Status (3)

Country Link
US (1) US7859886B2 (ja)
JP (1) JP5157448B2 (ja)
WO (1) WO2007046144A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008294201A (ja) * 2007-05-24 2008-12-04 Fujitsu Ltd 抵抗変化メモリ装置の製造方法
WO2008146461A1 (ja) * 2007-05-18 2008-12-04 Panasonic Corporation 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置
JP2009099814A (ja) * 2007-10-17 2009-05-07 Spansion Llc 半導体装置
JP2010027984A (ja) * 2008-07-23 2010-02-04 Renesas Technology Corp 不揮発性記憶装置およびその製造方法
JP2014146633A (ja) * 2013-01-28 2014-08-14 National Institute For Materials Science 多機能電気伝導素子
JP2017098564A (ja) * 2016-12-27 2017-06-01 国立研究開発法人物質・材料研究機構 多機能電気伝導素子の使用方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010157568A (ja) 2008-12-26 2010-07-15 Funai Electric Advanced Applied Technology Research Institute Inc メモリセルアレイ
US9041157B2 (en) 2009-01-14 2015-05-26 Hewlett-Packard Development Company, L.P. Method for doping an electrically actuated device
WO2010087821A1 (en) * 2009-01-28 2010-08-05 Hewlett-Packard Development Company, L.P. Voltage-controlled switches
US8461565B2 (en) * 2009-01-29 2013-06-11 Hewlett-Packard Development Company, L.P. Electrically actuated devices
JP2010267784A (ja) * 2009-05-14 2010-11-25 Toshiba Corp 半導体記憶装置及びその製造方法
WO2011028210A1 (en) 2009-09-04 2011-03-10 Hewlett-Packard Development Company, L.P. Switchable junction with an intrinsic diode formed with a voltage dependent resistor
KR101097446B1 (ko) * 2010-01-29 2011-12-23 주식회사 하이닉스반도체 디스터번스를 줄일 수 있는 상변화 메모리 장치의 구동방법
JP5543819B2 (ja) * 2010-03-26 2014-07-09 株式会社東芝 抵抗変化素子、メモリセルアレイ、及び抵抗変化装置
CN102789812A (zh) * 2011-05-17 2012-11-21 复旦大学 基于阻变栅介质的nor型存储单元、阵列以及其操作方法
JP5831687B2 (ja) * 2011-07-22 2015-12-09 ソニー株式会社 記憶装置およびその製造方法
KR101952272B1 (ko) * 2012-11-06 2019-02-26 삼성전자주식회사 반도체 기억 소자
CN108155202B (zh) * 2016-12-02 2020-12-08 联华电子股份有限公司 半导体结构及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004128471A (ja) * 2002-08-07 2004-04-22 Canon Inc 不揮発メモリ装置
JP2005093619A (ja) * 2003-09-16 2005-04-07 Sumio Hosaka 記録素子
JP2005217408A (ja) * 2004-01-26 2005-08-11 Macronix Internatl Co Ltd 薄膜相変化メモリ

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5312684A (en) * 1991-05-02 1994-05-17 Dow Corning Corporation Threshold switching device
US6473332B1 (en) * 2001-04-04 2002-10-29 The University Of Houston System Electrically variable multi-state resistance computing
US6531371B2 (en) * 2001-06-28 2003-03-11 Sharp Laboratories Of America, Inc. Electrically programmable resistance cross point memory
JP4198903B2 (ja) * 2001-08-31 2008-12-17 株式会社東芝 半導体記憶装置
US7067862B2 (en) * 2002-08-02 2006-06-27 Unity Semiconductor Corporation Conductive memory device with conductive oxide electrodes
US7326979B2 (en) * 2002-08-02 2008-02-05 Unity Semiconductor Corporation Resistive memory device with a treated interface
KR100504700B1 (ko) * 2003-06-04 2005-08-03 삼성전자주식회사 고집적 상변환 램
US7050319B2 (en) * 2003-12-03 2006-05-23 Micron Technology, Inc. Memory architecture and method of manufacture and operation thereof
US7099179B2 (en) * 2003-12-22 2006-08-29 Unity Semiconductor Corporation Conductive memory array having page mode and burst mode write capability
US7579611B2 (en) * 2006-02-14 2009-08-25 International Business Machines Corporation Nonvolatile memory cell comprising a chalcogenide and a transition metal oxide

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004128471A (ja) * 2002-08-07 2004-04-22 Canon Inc 不揮発メモリ装置
JP2005093619A (ja) * 2003-09-16 2005-04-07 Sumio Hosaka 記録素子
JP2005217408A (ja) * 2004-01-26 2005-08-11 Macronix Internatl Co Ltd 薄膜相変化メモリ

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008146461A1 (ja) * 2007-05-18 2008-12-04 Panasonic Corporation 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置
US8148711B2 (en) 2007-05-18 2012-04-03 Panasonic Corporation Nonvolatile memory element, manufacturing method thereof, and nonvolatile semiconductor apparatus using nonvolatile memory element
JP2008294201A (ja) * 2007-05-24 2008-12-04 Fujitsu Ltd 抵抗変化メモリ装置の製造方法
JP2009099814A (ja) * 2007-10-17 2009-05-07 Spansion Llc 半導体装置
JP2010027984A (ja) * 2008-07-23 2010-02-04 Renesas Technology Corp 不揮発性記憶装置およびその製造方法
JP2014146633A (ja) * 2013-01-28 2014-08-14 National Institute For Materials Science 多機能電気伝導素子
JP2017098564A (ja) * 2016-12-27 2017-06-01 国立研究開発法人物質・材料研究機構 多機能電気伝導素子の使用方法

Also Published As

Publication number Publication date
JPWO2007046144A1 (ja) 2009-04-23
US20080232154A1 (en) 2008-09-25
US7859886B2 (en) 2010-12-28
JP5157448B2 (ja) 2013-03-06

Similar Documents

Publication Publication Date Title
JP5157448B2 (ja) 抵抗記憶素子及び不揮発性半導体記憶装置
JP4894757B2 (ja) 抵抗記憶素子及び不揮発性半導体記憶装置
JP4894859B2 (ja) 不揮発性半導体記憶装置並びにその書き込み方法、読み出し方法及び消去方法
JP5056847B2 (ja) 不揮発性半導体記憶装置及びその読み出し方法
JP4662990B2 (ja) 不揮発性半導体記憶装置及びその書き込み方法
WO2007023569A1 (ja) 不揮発性半導体記憶装置及びその書き込み方法
JP4684297B2 (ja) 不揮発性半導体記憶装置の書き込み方法
JP4781431B2 (ja) 不揮発性半導体記憶装置及びその書き込み方法
JP2008065953A (ja) 不揮発性半導体記憶装置及びその読み出し方法
WO2006137111A1 (ja) 不揮発性半導体記憶装置及びその書き込み方法
JP2012033649A (ja) 不揮発性半導体記憶装置
JPWO2013001742A1 (ja) 不揮発性半導体記憶素子、不揮発性半導体記憶装置およびその製造方法
JP2007258533A (ja) 半導体記憶装置及びその駆動方法
JP5680927B2 (ja) 可変抵抗素子、及び、不揮発性半導体記憶装置
JP2014033094A (ja) 可変抵抗素子とその製造方法、及び、不揮発性半導体記憶装置
JP5603721B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP2009141275A (ja) 抵抗変化素子、これを用いた記憶装置、及びそれらの作製方法
JP5062176B2 (ja) 半導体記憶装置、半導体記憶装置の製造方法、半導体記憶装置の書き込み方法及び半導体記憶装置の読み出し方法
JP2009043850A (ja) 可変抵抗素子及びその製造方法
KR20080040734A (ko) 불휘발성 반도체 기억 장치 및 그 기입 방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2007540862

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 05795392

Country of ref document: EP

Kind code of ref document: A1