JP2008294201A - 抵抗変化メモリ装置の製造方法 - Google Patents
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Abstract
【課題】 抵抗変化素子の一方の電極が遷移金属によって構成された抵抗変化メモリ装置（ＲｅＲＡＭ）の製造時間の短縮化、遷移金属電極の加工精度の向上、及び当該抵抗変化素子の電流―電圧特性の劣化防止である。
【解決手段】 第１の電極と、遷移金属からなる第２の電極と、第１の電極と第２の電極の間に配置された前記遷移金属の酸化物からなる抵抗変化素子を具備し、前記抵抗変化素子の可逆的且つ不揮発性の抵抗変化を利用する抵抗変化メモリ装置の製造方法において、前記第１の電極４と、前記第１の電極の上に積層された前記酸化物８からなる積層体１６を、下地６２の上に形成する第１の工程と、前記酸化物８を還元して前記第２の電極６を形成する第２の工程を具備すること。
【選択図】 図２
【解決手段】 第１の電極と、遷移金属からなる第２の電極と、第１の電極と第２の電極の間に配置された前記遷移金属の酸化物からなる抵抗変化素子を具備し、前記抵抗変化素子の可逆的且つ不揮発性の抵抗変化を利用する抵抗変化メモリ装置の製造方法において、前記第１の電極４と、前記第１の電極の上に積層された前記酸化物８からなる積層体１６を、下地６２の上に形成する第１の工程と、前記酸化物８を還元して前記第２の電極６を形成する第２の工程を具備すること。
【選択図】 図２
Description
本発明は、半導体メモリ装置の製造方法に関し、特に、フォーミング電圧及びリセット電流が小さい抵抗変化メモリ装置（ＲｅＲＡＭ）（Resistance Random Access Memory : ＲｅＲＡＭ）の製造方法に関する。
遷移金属酸化物（例えば、ＮｉＯ）を金属電極（例えば、Ｐｔ）で挟んだ素子に、電圧パルスを印加すると、抵抗値が可逆的発に変化し且つ不揮発性の抵抗スイッチ効果が発現する。
近年、この現象を利用した抵抗変化メモリ装置（ＲｅＲＡＭ）（Resistance Random Access Memory : ＲｅＲＡＭ）が、ＤＲＡＭの高速性やフラッシュメモリの不揮発性という各種メモリが持った利点を兼ね備えたユニバーサルメモリとして注目されている（非特許文献１）。
（１）抵抗変化素子
（ｉ）構成
抵抗変化素子は、遷移金属酸化物を金属電極で挟んだ構成を有し、抵抗値が可逆的に変化し且つその変化が不揮発の素子である。
（１）抵抗変化素子
（ｉ）構成
抵抗変化素子は、遷移金属酸化物を金属電極で挟んだ構成を有し、抵抗値が可逆的に変化し且つその変化が不揮発の素子である。
図１１は、抵抗変化メモリ（ＲｅＲＡＭ）を構成する、従来の抵抗変化素子１００及びその周辺の構成を説明する断面図である。
抵抗変化素子１００は、例えば図１１のように、例えばＰｔ（白金）からなる上部及び下部電極１０２ａ，１０２ｂ間に、例えばＮｉＯ（ニッケル酸化物）からなる遷移金属酸化物１０４の薄膜を挟んで構成される。尚、遷移金属酸化物１０４からなる層を、以後、抵抗変化層と呼ぶこととする。
遷移金属酸化物１０４としては、ＮｉＯ以外にも、例えばＴｉＯ2、ＨｆＯ、ＺｒＯ、ＺｎＯ、ＷＯ3、ＣｏＯ及びＮｂ2Ｏ5からなる群から選択された何れかの遷移金属酸化物を利用することもできる（特許文献１）。
一方、上部及び下部電極１０２ａ，１０２ｂとしては、ＡｕやＰｔ等の貴金属がよく用いられる。これは、電極１０２ａ，１０２ｂが、遷移金属酸化物１０４と反応して酸化することを防止するためである。
尚、図１１では、抵抗変化素子１００の下部電極１０２ｂは、Ｔｉ膜１０６の上に形成されている。また、上部電極１０２ａの上には、ＴｉＮ膜１０８が形成されている。
そして、この抵抗変化素子１００をＴｉ膜１０６とＴｉＮ膜１０８で挟んだ素子構造１１１は、絶縁膜（例えば、ＳｉＯ２膜）からなる下地１１０に開けられた第１のコンタクトホール１１２に充填されたＷからなる第１のプラグ１１４及び下地１１０の上に形成されている。ここで、第１のプラグ１１４は、Ａｌからなる第１の配線１１５の上に形成されている。
更に、Ｔｉ膜１０６、抵抗変化素子１００、及びＴｉＮ膜１０８からなる素子構造１１１は、層間絶縁膜（例えば、ＳｉＯ２膜）１１６に埋め込まれている。ＴｉＮ膜１０８の上には、層間絶縁膜１１６に開けられた第２のコンタクトホール１１８に充填されたＡｌからなる第２のプラグ１２０が形成されている。そして、この第２のプラグ１２０の上には、表面がＴｉＮで覆われたＡｌからなる第２の配線１２２が形成されている。
ここで、Ｔｉ膜１０６及びＴｉＮ膜１０８は必須の構成ではなく、その上下の層の密着性を良くするためのものである。
（ｉｉ）特性（抵抗スイッチ効果）
図１２は、ＮｉＯからなる抵抗変化層をＰｔからなる電極で挟んだＰｔ/ＮｉＯ/Ｐｔ抵抗変化素子の電流―電圧特性の一例である。
図１２は、ＮｉＯからなる抵抗変化層をＰｔからなる電極で挟んだＰｔ/ＮｉＯ/Ｐｔ抵抗変化素子の電流―電圧特性の一例である。
ＮｉＯなど絶縁性の高い二元系酸化物を抵抗変化層とする抵抗変化素子では、抵抗変化素子に所定の電圧を印加して絶縁破壊を起させる処理（electroforming：以下、「フォーミング」と呼ぶ）を経た後に抵抗スイッチ効果が発現する。
図１２は、Ｐｔ/ＮｉＯ/Ｐｔ抵抗変化素子の状態変化を示す図である。横軸（線形表示）は電圧であり、縦軸（線形表示）は電流である（尚、「Ａ/Ｂ/Ｃ抵抗変化素子」との表示は、Ａ、Ｂ、及びＣを、それぞれ上部電極、抵抗変化層（遷移金属酸化物）、及び下部電極とする抵抗変化素子を表すものとする。）。
図１２に示すように、抵抗変化素子は、その内部を流れる電流と印加される電圧とに応じて、高抵抗状態と低抵抗状態との間を遷移する。高抵抗状態（例えば、１０ｋΩ〜１ＭΩ）のときは、図中ａで示すように、印加電圧が高くなるのに伴って内部を流れる電流が増加するが、電圧と電流との関係を示す曲線の傾きは比較的小さい。しかし、印加電圧が特定の電圧（図１２中にｂで示す）以上になると、抵抗値が急激に減少する。
この場合、印加電圧が高いままでは、電流が急激に増加してしまう。しかし、抵抗変化メモリ装置（ＲｅＲＡＭ）には電流の急激な増加を防止するリミッタ回路が設けられており、このリミッタ回路の働きによって印加電圧が低下して、抵抗変化素子に大電流が流れることが防止される（図中ｃで示す）。
低抵抗状態（例えば、数ｋΩ）では、図中ｄに示すように、電圧と電流との関係を示す曲線の傾きは大きくなる。そして、抵抗変化素子を流れる電流がある特定の値（図中ｅで示す）になると、抵抗変化素子は高抵抗状態に遷移し（図中ｆに示す）、電流は急激に減少する。
このように、抵抗変化素子は、高抵抗状態のときにある特定の電圧以上の電圧を印加すると低抵抗状態に遷移し、低抵抗状態のときにある特定の電流以上の電流を流すと高抵抗状態に遷移する抵抗スイッチ効果を発現する。
低抵抗状態のときの抵抗値は数ｋΩ程度、高抵抗状態のときの抵抗値は数１０ｋΩ〜１ＭΩ程度である。なお、一般的に、高抵抗状態から低抵抗状態への変化をセットといい、低抵抗状態から高抵抗状態の変化をリセットという。
（ｉｉｉ）動作モデル
抵抗変化素子の動作機構の詳細は、未だ明らかでない点が多い。
抵抗変化素子の動作機構の詳細は、未だ明らかでない点が多い。
Ｐｔ/ＮｉＯ/Ｐｔ抵抗変化素子については、素子抵抗が素子面積に依存しないとの報告があり、この報告に基づいて、以下のようなモデルが考えられている。
まず、フォーミングにより、図１３のように、導電性のフィラメント１２４が、ＮｉＯからなる遷移金属酸化物１０４に形成される。このフィラメント１２４は、電流パスとして機能し、しかも電圧の印加によって開閉する。この電流パスの開閉によって、抵抗スイッチ効果が発現すると考えられている。
但し、フィラメント１２４による電流パスの開閉がどのようにして起きるのかは、未だ解明されていない。
（２）抵抗変化メモリ
上述した抵抗変化素子（図１１）に於ける抵抗スイッチ効果は可逆的であり、高抵抗状態と低抵抗状態の間の遷移は何度でも繰り返し可能である。
上述した抵抗変化素子（図１１）に於ける抵抗スイッチ効果は可逆的であり、高抵抗状態と低抵抗状態の間の遷移は何度でも繰り返し可能である。
更に、この抵抗スイッチ効果は不揮発性である。すなわち、抵抗変化素子への電圧及び電流の供給を停止しても、停止直前の抵抗状態が保持される。
抵抗変化メモリは、この可逆的且つ不揮発性の抵抗変化を利用する不揮発性メモリ（電源を切っても内容を保持できるメモリ）である。
特開２００６−１４０４８９号公報
K. Kinoshita et al. "Bias polarity dependent data retention of resistive random access memory consisting of binary transition metal oxide" APPLIED PHYSICS LETTER 89, 103509(2006).
S. Seo et al. "Reproducible resistance switching in polycrystalline NiO films" APPLIED PHYSICS LETTER Vol. 85, No, 23, 6 December (2004.)
（１）貴金属電極で構成された抵抗変化素子（Ｐｔ/ＮｉＯ/Ｐｔ抵抗変化素子等）
上述したように、従来の抵抗変化素子の電極には、耐酸化性に優れた貴金属が使われてきた。しかし、このような抵抗変化素子には、フォーミングに必要な電圧（図１２のｂに於ける電圧；以下、フォーミング電圧と呼ぶ）が高く、リセットに必要な電流（図１２のｅに於ける電流；以下、リセット電流と呼ぶ）が大きいという問題がある。
上述したように、従来の抵抗変化素子の電極には、耐酸化性に優れた貴金属が使われてきた。しかし、このような抵抗変化素子には、フォーミングに必要な電圧（図１２のｂに於ける電圧；以下、フォーミング電圧と呼ぶ）が高く、リセットに必要な電流（図１２のｅに於ける電流；以下、リセット電流と呼ぶ）が大きいという問題がある。
図１４は、Ｐｔ/ＮｉＯ/Ｐｔ抵抗変化素子の電流―電圧特性の一例である。横軸（線形表示）は電圧であり、縦軸（対数表示）は電流である。図１５は、この電流―電圧特性を測定するために用いた試料の概略断面図である。Ｐｔからなる上部電極１０２ａと、同じくＰｔからなる下部電極１０２ｂの間に、ＮｉＯからなる遷移金属１０４が配置されている。
図１４に示すように、上部電極及び下部電極の双方がＰｔからなる抵抗変化素子では、フォーミング（ｆ）に要する電圧（フォーミング電圧）が約５Ｖと高く、１回目のリセット時（ｒ１）には抵抗変化素子に流れるリセット電流が１０ｍＡを超えている。また、２回目及び３回目のリセット時（ｒ２，ｒ３）のリセット電流も５〜１０ｍＡ以上と大きい。また、図１４に示すように、セット及びリセット時の特性のバラツキが大きい。
ところで、ＤＲＡＭ等の通常のメモリデバイスでは、低電圧化・低消費電力化が進展している。このため、メモリデバイスが、一つの記憶セルに供給できる電圧及び電流も、３．３Ｖ以下及び１ｍＡ以下と小さくなっている。
しかし、図１４に示すように、貴金属電極で構成された抵抗変化素子のリセット電流は、通常のメモリデバイスが１記憶セルに供給可能な１ｍＡを大きく超えてしまう。
一方、フォーミングは一度行えば以後不要であり、フォーミング電圧は、必ずしもメモリデバイスによって供給されなくてもよい。例えば、抵抗変化メモリ（ＲｅＲＡＭ）の製造段階でフォーミング処理を行うことも考えられる。しかし、フォーミング処理を製造段階で行うには、そのための設備と工程が必要になり非効率的である。従って、ＲｅＲＡＭをコンピュータに組み込まれた後、メモリデバイス自身が生成する電圧によってフォーミングされることが望ましい。
しかし、上述したように貴金属電極からなる抵抗変化素子では、フォーミング電圧が、メモリデバイスが供給可能な３．３Ｖを大きく超えてしまう。
（２）遷移金属電極で構成された抵抗変化素子（Ｐｔ/ＮｉＯ/Ｎｉ抵抗変化素子等）
このような問題に対して、本発明者は、対向する貴金属電極の一方を、遷移金属からなる電極（以下、遷移金属電極と呼ぶ）で置き換えることによって、フォーミング電圧及びリセット電流の双方が小さくなることを既に見出している。
このような問題に対して、本発明者は、対向する貴金属電極の一方を、遷移金属からなる電極（以下、遷移金属電極と呼ぶ）で置き換えることによって、フォーミング電圧及びリセット電流の双方が小さくなることを既に見出している。
Ｐｔ/ＮｉＯ/Ｎｉ抵抗変化素子では、最初から電流パスが形成されておりフォーミング自体が不要な場合が多い。電流パスが形成されておらずフォーミングの必要な場合であっても、フォーミング電圧は２〜３Ｖ程度と低く、リセット電流も約１ｍＡと小さい。
図１６は、抵抗変化メモリ（ＲｅＲＡＭ）に於けるＰｔ/ＮｉＯ/Ｎｉ抵抗変化素子及びその周辺の断面図である。Ｐｔ/ＮｉＯ/Ｎｉ抵抗変化素子１０１の構成は、下部電極１０２ｂがＰｔではなくＮｉ（遷移金属）で構成されている点を除き、図１１に示したＰｔ/ＮｉＯ/Ｐｔ抵抗変化素子と略同一である。
尚、上部及び下部電極１０２ａ,１０２ｂの双方を遷移金属で構成することも考えられるが、このような構成では抵抗スイッチ効果は発現しない。
（３）加工上の問題
しかし、このようなＰｔ/ＮｉＯ/Ｎｉ抵抗変化素子１０１には、以下に説明するとおり加工上の問題がある。
しかし、このようなＰｔ/ＮｉＯ/Ｎｉ抵抗変化素子１０１には、以下に説明するとおり加工上の問題がある。
図１６のような構造を製造するためには、下地１１０の上に、ＴｉＮ膜１０６、下部電極１０２ｂとなるＮｉ膜、抵抗変化層１０５となるＮｉＯ、上部電極１０２ａとなるＰｔ膜、及びＴｉＮ膜１０８を順次堆積し、例えばフォトレジスト膜をエッチングマスクとして、反応性イオンエッチング（Reactive Ion Etching; RIE）によって堆積膜をエッチングして、抵抗変化素子１０１を形成する必要がある。
上記堆積膜のうちＰｔ膜やＮｉＯ膜は、集積回路の製造に於いて広く用いられている、塩素系ガス（例えば、Ｃｌ２ガス）を反応性ガスとするＲＩＥによって容易にエッチングすることができる。
しかし、Ｎｉ等の遷移金属は反応性が乏しいため、塩素系ガスによるＲＩＥのエッチング速度は遅い。しかも、側壁吸着物やコロージョン（腐食）が発生しやすい。
このため、エッチング工程が長時間化し、更に加工精度が悪化する。更に、遷移金属電極の腐食による抵抗変化素子の電流―電圧特性の劣化が懸念される。以下、これらの問題について説明する。
図１７は、Ｐｔ/ＮｉＯ/Ｎｉ抵抗変化素子を、塩素系ガスによるＲＩＥを用いて形成する工程を順次説明する図である。尚、ここでは説明を簡単にするために、ＴｉＮ膜１０８及ぶＴｉ膜１０６は省略されている。
まず、基板１２６の上にＰｔ膜１２８、ＮｉＯ膜１３０、及びＰｔ膜１３２からなるＰｔ/ＮｉＯ/Ｎｉ堆積膜を形成する（図１７（ａ））。
次に、フォトレジスト膜からなる第１のエッチングマスク１３４を、この堆積膜の上に形成する（図１７（ｂ））。
次に、塩素ガスによるＲＩＥによって、第１のエッチングマスクで覆われていない領域のＰｔ膜とＮｉＯ膜をエッチングする。その後、第１のエッチングマスク１３４を除去する（図１８（ｃ））。
次に、エッチングされずに残ったＰｔ膜１３２とＮｉＯ膜１３０を覆うように、フォトレジスト膜からなる第２のエッチングマスク１３６を形成する（図１８（ｄ））。
次に、塩素ガスを反応ガスとするＲＩＥによって、第２のエッチングマスクで覆われていないＮｉ膜をエッチングする。その後、第２のエッチングマスクを除去する（図１７（ｅ））。
このように、Ｎｉ膜１２８のエッチングは、Ｐｔ膜１３２及びＮｉＯ膜１３０をエッチングした後、第１のエッチングマスク１３４を除去し、改めて第２のエッチングマスクを形成してから行う。これは、エッチング速度の遅いＮｉ膜１２８のエッチングに長時間が費やされるため、Ｐｔ膜１３２及びＮｉＯ膜１３０に対するＲＩＥでダメージを受けた第１のエッチングマスク１３４が、その後のＮｉ膜１２８に対するＲＩＥに耐えられないからである。
このように、遷移金属によって一方の電極が構成された抵抗変化素子を加工するためには、エッチングマスクの形成とＲＩＥを２度繰り返さなければならない。このため、エッチング工程が長時間化する。
図１９は、上記エッチング工程によって、形成された抵抗変化素子の状態を表した平面図である。Ｎｉ膜の側壁には吸着物が形成されて残渣１４２となり、時に側壁から剥がれて下地１１０の表面に付着する。このような側壁吸着物は、加工精度を悪化させる原因となる。
また、図１９に示すようにＮｉ膜１２８からなる下部電極は塩素によって腐食され、腐食痕１４４が発生する。このような腐食は、ＲＩＥ中に基板１２６の表面に吸着した塩素系の反応ガス１４０が、第２のレジストマスク１３６の除去後、露出したＮｉ膜１２８の表面に拡散して生じるものである（図１８（ｅ）参照）。
このような腐食は、Ｎｉ膜１２８からなる下部電極の電気特性や、Ｎｉ下部電極/ＮｉＯ遷移金属酸化物界面の性質が変化させる。従って、抵抗変化素子の電流―電圧特性の劣化が懸念される。
そこで、発明の目的は、このような反応性イオンエッチングに伴う諸問題を解消した抵抗変化メモリ装置（ＲｅＲＡＭ）の製造方法を提供することである。
（第１の側面）
上記の目的を達成するために、本発明の第１の側面は、第１の電極と、遷移金属からなる第２の電極と、第１の電極と第２の電極の間に配置された、前記遷移金属の酸化物からなる抵抗変化素子を具備し、前記抵抗変化素子の可逆的且つ不揮発性の抵抗変化を利用する抵抗変化メモリ装置の製造方法において、前記第１の電極と、前記第１の電極の上に積層された前記酸化物からなる積層体を、下地の上に形成する第１の工程と、前記酸化物を還元して前記第２の電極を形成する第２の工程を具備することを特徴とする。
上記の目的を達成するために、本発明の第１の側面は、第１の電極と、遷移金属からなる第２の電極と、第１の電極と第２の電極の間に配置された、前記遷移金属の酸化物からなる抵抗変化素子を具備し、前記抵抗変化素子の可逆的且つ不揮発性の抵抗変化を利用する抵抗変化メモリ装置の製造方法において、前記第１の電極と、前記第１の電極の上に積層された前記酸化物からなる積層体を、下地の上に形成する第１の工程と、前記酸化物を還元して前記第２の電極を形成する第２の工程を具備することを特徴とする。
第１の側面によれば、第１の電極の上に積層された遷移金属酸化物を還元して、遷移金属からなる第２の電極を形成するので、反応性イオンエッチングで遷移金属を加工することによって生じる主な問題（エッチング工程の長時間化及び加工精度の悪化）を解消することができる。
（第２の側面）
本発明の第２の側面は、第１の側面において、前記第２の工程が、水素及びアンモニアの何れか一方又は双方を還元ガスとして、前記酸化物を還元して前記第２の電極を形成する工程であることを特徴とする。
本発明の第２の側面は、第１の側面において、前記第２の工程が、水素及びアンモニアの何れか一方又は双方を還元ガスとして、前記酸化物を還元して前記第２の電極を形成する工程であることを特徴とする。
第２の側面によれば、容易に遷移金属酸化物を還元することができる。
（第３の側面）
本発明の第３の側面は、第１又は第２の側面において、前記第２の工程が、前記下地の上に絶縁膜を形成して、前記積層体を埋め込む第３の工程と、前記絶縁膜に、前記酸化物に達するコンタクトホールを形成する第４の工程と、前記コンタクトホールの底に露出した前記酸化物を還元して、前記第２の電極を形成する第５の工程からなることを特徴とする。
本発明の第３の側面は、第１又は第２の側面において、前記第２の工程が、前記下地の上に絶縁膜を形成して、前記積層体を埋め込む第３の工程と、前記絶縁膜に、前記酸化物に達するコンタクトホールを形成する第４の工程と、前記コンタクトホールの底に露出した前記酸化物を還元して、前記第２の電極を形成する第５の工程からなることを特徴とする。
第３の側面では、下地の上に絶縁膜を形成してから、酸化物（遷移金属酸化物）の表面を還元して第２の電極（遷移金属電極）が形成する。このため、ＲＩＥに用いた反応ガスが上記絶縁膜によって閉じ込められるので、第２の電極（遷移金属電極）が腐食されることはない。従って、抵抗変化メモリ装置の電流―電圧特性が劣化することはない。
（第４の側面）
本発明の第４の側面は、第１乃至第３の側面において、前記遷移金属が、ニッケルであることを特徴とする。
本発明の第４の側面は、第１乃至第３の側面において、前記遷移金属が、ニッケルであることを特徴とする。
（第５の側面）
本発明の第５の側面は、第１乃至第４の側面において、前記第２の電極が接地され、前記第１の電極は、ゲートがワード線に接続されたトランジスタを介して、正電位が印加されるビットラインに接続されていることを特徴とする。
本発明の第５の側面は、第１乃至第４の側面において、前記第２の電極が接地され、前記第１の電極は、ゲートがワード線に接続されたトランジスタを介して、正電位が印加されるビットラインに接続されていることを特徴とする。
本発明によれば、抵抗変化層を構成する遷移金属酸化物の上部を還元して、遷移金属電極を形成するので、反応性イオンエッチングで遷移金属を加工することによって生じる問題（エッチング工程の長時間化及び加工精度の悪化）を解消することができる。
また、本発明では、下地に吸着したＲＩＥ用の反応ガスを絶縁膜で閉じ込めたから、抵抗変化層となる遷移金属酸化物の一部を還元するので、遷移金属電極が腐食されることはない。従って、遷移金属電極が腐食されて、抵抗変化メモリ装置の電流―電圧特性の劣化が劣化する虞もない。
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。なお、図面が異なっても対応する部分には同一符号を付し、その説明は省略する。
（実施の形態例１）
本実施の形態例では、例えば貴金属（Ｐｔ等）からなる第１の電極（下部電極）の上に積層された遷移金属酸化物（例えばＮｉＯ）を還元して、遷移金属からなる第２の電極（上部電極）を形成するので、反応性イオンエッチングで遷移金属を加工することによって生じる主な問題（エッチング工程の長時間化及び加工精度の悪化）が解消される。
本実施の形態例では、例えば貴金属（Ｐｔ等）からなる第１の電極（下部電極）の上に積層された遷移金属酸化物（例えばＮｉＯ）を還元して、遷移金属からなる第２の電極（上部電極）を形成するので、反応性イオンエッチングで遷移金属を加工することによって生じる主な問題（エッチング工程の長時間化及び加工精度の悪化）が解消される。
（１）素子構造（抵抗変化素子）
図１は、本実施の形態例によって製造される抵抗変化メモリ装置（ＲｅＲＡＭ）を構成する抵抗変化素子２とその近傍の構成を示す断面図である。
図１は、本実施の形態例によって製造される抵抗変化メモリ装置（ＲｅＲＡＭ）を構成する抵抗変化素子２とその近傍の構成を示す断面図である。
本実施の形態例によって製造される抵抗変化メモリ装置（ＲｅＲＡＭ）は、例えば貴金属からなる第１の電極（下部電極）４と、遷移金属からなる第２の電極（上部電極）６と、第１の電極４と第２の電極６の間に配置された上記遷移金属の酸化物（遷移金属酸化物）８からなる抵抗変化素子２を具備し、この抵抗変化素子２の可逆的且つ不揮発性の抵抗変化を利用する抵抗変化メモリ装置（ＲｅＲＡＭ）である。
（２）製造方法
図２は、本実施の形態例に係る抵抗変化素子の製造方法を順次説明する図である。
図２は、本実施の形態例に係る抵抗変化素子の製造方法を順次説明する図である。
本実施の形態例に係る製造方法では、先ず、第１の電極（下部電極）４と、第１の電極（下部電極）４の上に積層された酸化物（遷移金属酸化物）８からなる積層体１６を、例えば絶縁膜（ＳｉＯ２等）からなる下地６２の上に形成する（第１の工程；図２（ａ））。
次に、この酸化物（遷移金属酸化物）８を還元して第２の電極（上部電極）６を形成する（第２の工程；図２（ｂ））。図２（ｂ）に示した例では遷移金属酸化物８の上面の一部のみが還元されているが、遷移金属酸化物８の上面全体を還元してもよい。
ここで、酸化物（遷移金属酸化物）８の還元は、例えば、水素（Ｈ２）及びアンモニア（ＮＨ３）の何れか一方又は双方を還元ガスとして、これらの還元ガスをプラズマ化して行うことができる。或いは、酸化物（遷移金属酸化物）８の形成された基板を高温に加熱して、これらの還元ガスと反応させてもよい。その際、還元処理を行わない遷移金属酸化物８の領域は、その表面をＳｉＯ２膜等で被覆しておく。
尚、図１に示された抵抗変化素子２では、第１の電極（下部電極）４が、Ｔｉ膜１０６を介して下地６２の上に形成されている。しかし、Ｔｉ膜１０６は、下地６２と第１の電極（下部電極）４の密着をよくするためのものであり必須ではない。図２に示された例は、Ｔｉ膜１０６は用いない場合の製造方法である。
遷移金属酸化物１０４としては、ＮｉＯ以外にも、例えばＴｉＯ2、ＨｆＯ、ＺｒＯ、ＺｎＯ、ＷＯ3、ＣｏＯ及びＮｂ2Ｏ5からなる群から選択された何れかの遷移金属酸化物を利用することもできる。
（３）効果
このように、本実施の形態例では、酸化物（遷移金属酸化物）８の表面を還元処理することによって、第２の電極６すなわち遷移金属電極が形成される。従って、遷移金属をＲＩＥによってエッチングして、遷移金属電極を形成する工程は不要である。このため、本実施の形態例によれば、遷移金属電極を反応性イオンエッチングで加工することによって生じる問題（エッチング工程の長時間化及び加工精度の悪化）は解消される。
このように、本実施の形態例では、酸化物（遷移金属酸化物）８の表面を還元処理することによって、第２の電極６すなわち遷移金属電極が形成される。従って、遷移金属をＲＩＥによってエッチングして、遷移金属電極を形成する工程は不要である。このため、本実施の形態例によれば、遷移金属電極を反応性イオンエッチングで加工することによって生じる問題（エッチング工程の長時間化及び加工精度の悪化）は解消される。
（実施の形態例２）
本実施の形態例では、下地６２の上に絶縁膜を形成して積層体１６を埋め込んでから、酸化物（遷移金属酸化物）８の表面を還元して第２の電極（遷移金属電極）が形成するので、反応性イオンエッチングで遷移金属を加工することによって生じる上記問題（エッチング工程の長時間化、加工精度の悪化、及び電流―電圧特性の劣化）が全て解消される。
本実施の形態例では、下地６２の上に絶縁膜を形成して積層体１６を埋め込んでから、酸化物（遷移金属酸化物）８の表面を還元して第２の電極（遷移金属電極）が形成するので、反応性イオンエッチングで遷移金属を加工することによって生じる上記問題（エッチング工程の長時間化、加工精度の悪化、及び電流―電圧特性の劣化）が全て解消される。
（１）素子構造（抵抗変化素子）
本実施の形態例によって製造される抵抗変化メモリ装置（ＲｅＲＡＭ）を構成する抵抗変化素子２とその近傍の構成は、実施の形態例１で説明した構成と同じである（図１参照）。
本実施の形態例によって製造される抵抗変化メモリ装置（ＲｅＲＡＭ）を構成する抵抗変化素子２とその近傍の構成は、実施の形態例１で説明した構成と同じである（図１参照）。
（２）製造方法
本実施の形態例に係る製造方法は、実施の形態例１の製造工程を全て備えている。但し、本実施の形態例に係る製造方法では、実施の形態例１に於ける第２の工程がより具体化されている。
本実施の形態例に係る製造方法は、実施の形態例１の製造工程を全て備えている。但し、本実施の形態例に係る製造方法では、実施の形態例１に於ける第２の工程がより具体化されている。
図３は、本実施の形態例に係る抵抗変化メモリ装置（ＲｅＲＡＭ）の製造方法を示したものである。
本実施の形態例では、先ず、第１の電極（下部電極）４と、第１の電極（下部電極）４の上に積層された酸化物（遷移金属酸化物）８からなる積層体１６を、例えば二酸化ケイ素（ＳｉＯ２）からなる下地６２の上に形成する（図３（ａ））。
ここで、積層体１６は、例えば、貴金属膜と遷移金属酸化物膜を下地６２の上に堆積し、貴金属膜と遷移金属酸化膜からなる積層構造を、エッチングマスクを用い塩素ガスを反応ガスとしてＲＩＥによってエッチングして形成する。
次に、下地６２の上に絶縁膜１２を形成して、上記積層体１６を埋め込む（図３（ｂ））。
次に、絶縁膜１２に、酸化物（遷移金属酸化物）８に達するコンタクトホール１４を形成する（図３（ｃ））。
次に、コンタクトホール１４の底に露出した酸化物（遷移金属酸化物）８を還元して、第２の電極（上部電極）６を形成する（図３（ｄ））。
尚、コンタクトホールを形成せずに、酸化物（遷移金属酸化物）８の表面全体が露出するまで絶縁膜１２をＣＭＰ（Chemical Mechanical Polishing ：化学的機械研磨）法で研磨してから、酸化物（遷移金属酸化物）８を還元してもよい。
（３）効果
このように、本実施の形態例では、実施の形態例１と同様、酸化物（遷移金属酸化物）８の表面を還元処理することによって、第２の電極すなわち遷移金属電極が形成される。従って、遷移金属電極を反応性イオンエッチングで加工することによって生じる主な問題（エッチング工程の長時間化及び加工精度の悪化）が解消される。
このように、本実施の形態例では、実施の形態例１と同様、酸化物（遷移金属酸化物）８の表面を還元処理することによって、第２の電極すなわち遷移金属電極が形成される。従って、遷移金属電極を反応性イオンエッチングで加工することによって生じる主な問題（エッチング工程の長時間化及び加工精度の悪化）が解消される。
更に、本実施の形態例では、下地６２の上に絶縁膜１２を形成してから、酸化物（遷移金属酸化物）８の表面を還元処理して第２の電極（遷移金属電極）６を形成する。
従って、第１の電極（下部電極）４と酸化物遷移金属酸化物８からなる積層体１６を、塩素系の反応ガスを用いたＲＩＥによって形成しても、下地６２の表面に残留する反応ガス（塩素等）１４０は絶縁膜１２によって閉じ込めらたままで拡散することはない。このため、残留反応ガス（塩素等）１４０によって第２の電極（遷移金属電極）が腐食されることはない。故に、抵抗変化素子２の電流―電圧特性が劣化する虞はない。
すなわち、本実施の形態例によれば、反応性イオンエッチングで遷移金属を加工することによって生じる問題（エッチング工程の長時間化、加工精度の悪化、及び電流―電圧特性の劣化）が全て解消される。
本実施例は、遷移金属電極を反応性イオンエッチングで加工することによって生じる上記問題を解消する抵抗変化メモリ装置（ＲｅＲＡＭ）の製造方法に係るものである。
本実施の形態例に係る製造方法では、下地６２の上に絶縁膜１２を形成してから、第１の電極（下部電極；Ｐｔ電極）４の上に積層された遷移金属酸化物（ＮｉＯ）８を還元して、第２の電極（上部電極；Ｎｉ電極）６を形成する。従って、反応性イオンエッチングで遷移金属を加工することによって生じる問題（エッチング工程の長時間化、加工精度の悪化、及び電流―電圧特性の劣化）が全て解消される。
（１）装置構成
図４は、本実施例に於いて製造される抵抗変化メモリ装置（ＲｅＲＡＭ）を構成するメモリセル１８の断面図である。
図４は、本実施例に於いて製造される抵抗変化メモリ装置（ＲｅＲＡＭ）を構成するメモリセル１８の断面図である。
本実施例に於ける抵抗変化メモリ装置（ＲｅＲＡＭ）は、ｐ型の半導体基板１０に形成される。この半導体基板１０は、ＳｉＯ２で埋め込まれたトレンチ２０によって複数の素子領域２２に分離されている。
この素子領域２２の上に、ゲート絶縁膜２４を介して２本のゲート電極２６が形成されている。これらのゲート電極２６は相互に平行に配置されている。また、これらのゲート電極２６の両側には、素子領域２２の表面にｎ型の不純物を高濃度に導入して形成されたｎ型不純物領域２８ａ，２８ｂが配置され、ゲート電極２６とともに選択トランジスタＴ（ｎチャネルＭＯＳ ＦＥＴ）が形成されている。
なお、ｎ型不純物領域２８ａはゲート電極２６とトレンチ２０との間に配置された不純物領域（ソース）であり、ｎ型不純物領域２８ｂは２つのゲート電極２６の間に配置された不純物領域（ドレイン）である。
この図４に示すように、本実施例では、ｎ型不純物領域２８ｂを２つの選択トランジスタＴに共通の不純物領域としている。
これらの選択トランジスタＴは、半導体基板１０上に形成された第１の層間絶縁膜３０に覆われている。この第１の層間絶縁膜３０には、その上面からｎ型不純物領域２８ａ，２８ｂに到達するコンタクトホール内にＷ（タングステン）を充填して形成された第１及び２のＷプラグ３２ａ，３２ｂが設けられている。第１のＷプラグ３２ａはｎ型不純物領域２８ａに接続しており、第２のＷプラグ３２ｂはｎ型不純物領域２８ｂに接続している。
第１の層間絶縁膜３０の上には、Ｐｔからなる第１の電極（下部電極）４と、Ｎｉからなる第２の電極（上部電極）６と、第１の電極（下部電極）４と第２の電極（上部電極）６の間に配置されたＮｉＯからなる遷移金属酸化物８によって構成された抵抗変化素子２が設けられている。ここで、ＮｉＯの代わりに、ＮｉＯｘ（ｘは正の数；０＜ｘ≦１）を用いてもよい。
この抵抗変化素子２は、Ｔｉ膜１０６を介して第１のＷプラグ３２ａの上に配置されている。そして、第１の電極（下部電極）４は、Ｔｉ膜１０６及び第１のＷプラグ３２ａを介して、ｎ型不純物領域２８ａに電気的に接続している。尚、Ｔｉ膜１０６により、第１の層間絶縁膜３０と第１の電極（下部電極）４との密着性が向上するとともに、第１のＷプラグ３２ａと第１の電極（下部電極）４との電気的接続性も向上する。
第１の層間絶縁膜３０の上には第２の層間絶縁膜３４が形成されており、抵抗変化素子２とＴｉ膜１０６が第２の層間絶縁膜３４で覆われている。この第２の層間絶縁膜３４には、その上面から第２のＷプラグ３２ｂに到達するコンタクトホール内にＷを充填して形成された第３のＷプラグ３６が設けられている。
第２の層間絶縁膜３４には、更に、その上面から抵抗変化素子２の第２の電極（上部電極）６に到達するコンタクトホール内にＷを充填して形成された第４のＷプラグ３８が設けられている。第２の層間絶縁膜３４の上にはパッド４０及び第１の配線４２が形成されている。パッド４０は第３のＷプラグ３６の上に配置されている。ここで、第１の配線４２は第４のＷプラグ３８の上を通り、第４のＷプラグ３８を介して抵抗変化素子２の第２の電極（上部電極）６に電気的に接続している。
第２の層間絶縁膜３４の上には第３の層間絶縁膜４４が形成されており、パッド４０及び第１の配線４２は、この第３の層間絶縁膜４４に覆われている。この第４の層間絶縁膜４４には、その上面からパッド４０に到達するコンタクトホール内にＷを充填して形成された第５のＷプラグ４６が設けられている。ここで、第２の配線４８は、第５のＷプラグ４６の上に配置され、第５のＷプラグ４６、パッド４０、第３のプラグ３６、及び第２のプラグ３２ｂを介してｎ型不純物領域２８ｂと電気的に接続している。
このように構成された抵抗変化メモリ（ＲｅＲＡＭ）において、第２の配線４８はビットライン、選択トランジスタＴのゲート電極２６はワードライン、第１の配線４２は接地ラインとなる。
（２）動作
抵抗変化素子２をセットするときには、選択トランジスタＴをオン状態にして、第１の電極（下部電極）４に、第２の配線４８（ビットライン）から、セット電圧より大きい第１の電圧パルス（正電圧パルス）を印加する。
抵抗変化素子２をセットするときには、選択トランジスタＴをオン状態にして、第１の電極（下部電極）４に、第２の配線４８（ビットライン）から、セット電圧より大きい第１の電圧パルス（正電圧パルス）を印加する。
この第１の電圧パルスの印加によって抵抗変化素子２は低抵抗状態になるので、このままでは抵抗変化素子２に過大な電流が流れてしまう。そこで、抵抗変化メモリ（ＲｅＲＡＭ）の周辺回路にリミッタを設け、抵抗変化素子２に流れる電流を所定の値以下に制限している。
また、抵抗変化素子２をリセットするときも、選択トランジスタＴをオン状態にして、第１の電極（下部電極）４に、第２の配線４８（ビットライン）をから、リセット電流を流すのには十分であるがセット電圧よりは小さい第２の電圧パルス（正電圧パルス）を印加する。
抵抗変化素子２の抵抗状態を検出するときには、選択トランジスタＴをオン状態にして第２の配線（ビットライン）４８と第１の配線４２（接地ライン）との間に、リセット電流が流れない小さな第３の電圧を印加して、第２の配線４８（ビットライン）に流れる電流の大小を検出する。
ここで、第１及び第２の電圧パルスの極性並びに第３の電圧の符号は正であり、第２の電圧パルス（リセット用の電圧）の高さは、第３の電圧（抵抗状態の検出用電圧）の高さより高い。また、第１の電圧（セット用の電圧）の高さは、第２の電圧（リセット用の電圧）の高さより高い。
ところで、上記説明から明らかなように、貴金属からなる第１の電極（下部電極）４の電位は、遷移金属からなる第２の電極（上部電極）６に対して正の電位が印加される。このようにすることよって、抵抗変化素子２は安定に動作する（貴金属電極に、遷移金属電極に対して負の電位を印加すると、セット及びリセットが不安定になる。）。
（３）製造方法
図５〜図８は、上述した抵抗変化メモリ装置（ＲｅＲＡＭ）の製造方法を工程順に示す断面図である。通常、半導体基板上にはメモリセルと同時に周辺回路（書き込み回路及び読み出し回路等）を構成するが、ここではそれらは省略されている。
図５〜図８は、上述した抵抗変化メモリ装置（ＲｅＲＡＭ）の製造方法を工程順に示す断面図である。通常、半導体基板上にはメモリセルと同時に周辺回路（書き込み回路及び読み出し回路等）を構成するが、ここではそれらは省略されている。
（ｉ）図５（ａ）に示す構造
まず、図５（ａ）に示す構造を形成するまでの工程を説明する。図５（ａ）に示すように、ｐ型の半導体基板（シリコン基板）１０の所定の領域に、公知のＳＴＩ（Shallow Trench Isolation）法によりＳｉＯ２で埋め込まれたトレンチ２０を形成し、これらのトレンチ２０により半導体基板１０の表面を複数の素子領域２２に分離する。
まず、図５（ａ）に示す構造を形成するまでの工程を説明する。図５（ａ）に示すように、ｐ型の半導体基板（シリコン基板）１０の所定の領域に、公知のＳＴＩ（Shallow Trench Isolation）法によりＳｉＯ２で埋め込まれたトレンチ２０を形成し、これらのトレンチ２０により半導体基板１０の表面を複数の素子領域２２に分離する。
次に、素子領域２２の表面を熱酸化して、ゲート絶縁膜２４を形成する。その後、ＣＶＤ（Chemical Vapor Deposition ）法により、半導体基板１０の上側全面にポリシリコン膜を形成し、このポリシリコン膜をフォトリソグラフィ法及びエッチング法によりパターニングして、ゲート電極２６を形成する。このとき、図５（ａ）に示すように、１つの素子領域２２の上にワードラインとなる２本のゲート電極２６が相互に平行に配置される。
次に、ゲート電極２６をマスクとし、素子領域２２にリン（Ｐ）等のｎ型不純物を低濃度にイオン注入して、ｎ型の低濃度不純物領域（図示せず）を形成する。
次に、ゲート電極２６の両側にサイドウォール（図示せず）を形成する。このサイドウォールは、ＣＶＤ法により半導体基板１０の上側全面にＳｉＯ2又はＳｉＮ等からなる絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極２６の両側のみに残すことにより形成される。
その後、ゲート電極２６及びサイドウォールをマスクとして素子領域２２にｎ型不純物を高濃度にイオン注入し、ｎ型の高濃度不純物領域（図示せず）を形成する。
このようにして、低濃度不純物領域と高濃度不純物領域からなり、低濃度不純物領域がゲート絶縁膜２４直下のチャネル領域に接すｎ型不純物領域２８ａ,２８ｂが形成される。すなわち、各トランジスタ形成領域に、ＬＤＤ（Lightly Doped Drain)構造のソース／ドレインを有するトランジスタＴが形成される。
（ｉｉ）図５（ｂ）に示す構造
次に、図５（ｂ）に示す構造を形成するまでの工程について説明する。上述の工程によりトランジスタＴを形成した後、ＣＶＤ法により、半導体基板１０の上側全面に、第１の層間絶縁膜３０として例えばＳｉＯ2膜を形成し、この層間絶縁膜３０によりトランジスタＴを覆う。その後、第１の層間絶縁膜３０の表面をＣＭＰ（Chemical Mechanical Polishing ：化学的機械研磨）法により研磨して平坦化する。
次に、図５（ｂ）に示す構造を形成するまでの工程について説明する。上述の工程によりトランジスタＴを形成した後、ＣＶＤ法により、半導体基板１０の上側全面に、第１の層間絶縁膜３０として例えばＳｉＯ2膜を形成し、この層間絶縁膜３０によりトランジスタＴを覆う。その後、第１の層間絶縁膜３０の表面をＣＭＰ（Chemical Mechanical Polishing ：化学的機械研磨）法により研磨して平坦化する。
次に、フォトリソグラフィ法及びエッチング法を使用して、第１の層間絶縁膜３０の上面からｎ型不純物領域２８ａ，２８ｂに到達するコンタクトホールを形成する。そして、スパッタ法により、半導体基板１０の上側全面にバリアメタルとしてＴｉＮ膜（図示せず）を形成した後、スパッタ法又はＣＶＤ法によりＴｉＮ膜の上にＷ膜を形成するとともに、コンタクトホール内にＷを充填する。その後、第１の層間絶縁膜３０が露出するまでＷ膜及びＴｉＮ膜をＣＭＰ法により研磨する。このようにして、コンタクトホール内にＷが充填されてなる第１及び２のＷプラグ３２ａ，３２ｂが形成される。ここで、第１のＷプラグ３２ａはｎ型不純物領域２８ａに接続したプラグであり、第２のＷプラグ３２ｂはｎ型不純物領域２８ｂに接続したプラグである。
（ｉｉｉ）図５（ｃ）に示す構造
次に、図５（ｃ）に示す構造を形成するまでの工程について説明する。
次に、図５（ｃ）に示す構造を形成するまでの工程について説明する。
上述の工程により第１及び２のＷプラグ３２ａ，３２ｂを形成した後、スパッタ法により第１の層間絶縁膜３０及び第１及び２のＷプラグ３２ａ，３２ｂの上に、スパッタ法によりＴｉ膜５２を例えば２０ｎｍの厚さに形成する。
その後、スパッタ法により、図５（ｃ）に示すようにＴｉ膜５２の上に第１の電極（下部電極）４となるＰｔ膜５４、抵抗変化層１０５（遷移金属酸化物８）となるＮｉＯ膜５６を順次形成する。Ｐｔ膜５４の厚さは例えば５０ｎｍ、ＮｉＯ膜５６の厚さは例えば１００ｎｍである。
尚、ＮｉＯの代わりに、ＮｉＯｘ（ｘは正の数；０＜ｘ≦１）を形成してもよい。
（ｉｖ）図６（ａ）〜（ｃ）に示す構造
次に、図６（ａ）〜（ｃ）に示す構造を形成するまでの工程について説明する。
次に、図６（ａ）〜（ｃ）に示す構造を形成するまでの工程について説明する。
上述の工程により形成されたＴｉ膜５２、Ｐｔ膜５４、及びＮｉＯ膜５６からなるＮｉＯ/Ｐｔ/Ｔｉ積層構造５８の表面に、フォトレジスト膜からなるエッチングマスク（図示せず）を形成する。このエッチングマスクを用いて、塩素ガスを反応ガスとするＲＩＥによって、ＮｉＯ/Ｐｔ/Ｔｉ積層構造５８をエッチングする。 このようにして、Ｐｔからなる第１の電極（下部電極）４と、第１の電極（下部電極）４の上に積層された遷移金属酸化物８（ＮｉＯ）からなる積層体１６が、第１の層間絶縁膜３０からなる下地６２の上に形成される。
次に、ＣＶＤ法により、図６（ｂ）に示すように、第１の層間絶縁膜３０からなる下地６２の上に、第２の層間絶縁膜３４となる絶縁膜１２（例えば、ＳｉＯ2）を形成して、積層体１６を埋め込む。
次に、図６（ｃ）に示すように、フォトリソグラフィ法及びエッチング法を使用して絶縁膜１２の上面から積層体１６に達するコンタクトホール６４ａを形成する。同時に、第２のＷプラグ３２ｂに達するコンタクトホール６４ｂを形成する。
（ｖ）図７（ａ）に示す構造（還元処理） 次に、図７（ａ）に示す構造を形成するまでの工程について説明する。
上述の工程により形成されたコンタクトホール６４ａの底に露出した遷移金属酸化物８（ＮｉＯ）を還元して、Ｎｉからなる第２の電極（上部電極）６を形成する。この還元処理によって、Ｐｔからなる第１の電極（下部電極）４と、Ｎｉからなる第２の電極（上部電極）６と、ＮｉＯからなる遷移金属酸化物８によって構成される抵抗変化素子２が形成される。
還元処理は、アンモニアガス（ＮＨ３）から生成したプラズマに、コンタクトホール６４ａの底に露出した遷移金属酸化物８（ＮｉＯ）を曝すことによって行う。
プラズマは、流速１００ｃｃ/ｍｉｎのアンモニアガスをプラズマ生成装置（図示せず）に供給し、その圧力を５Ｐａに保った状態で４００Ｗの高周波（ＲＦ；Radio Frequency）電力をプラズマ生成装置に入力して生成する。
図６（ｃ）に示す構造が形成された半導体基板１０を、このプラズマ生成装置内で３５０℃に加熱し、生成したアンモニアプラズマに１分間曝する。すると、遷移金属酸化物８（ＮｉＯ）が還元されてＮｉが形成される。
上記処理条件は１例であり、第２の電極（上部電極）６を形成するための還元処理は、必ずしもこのような条件で行わなくてもよい。表１は、ＮｉＯからなる遷移金属酸化物８の還元処理の条件を例示したものである。表１には、基板温度、プラズマ生成用のガスの種類とその供給速度、プラズマ生成用のガスの圧力、プラズマ生成装置に入力する高周波電力（ＲＦ電力）、及び処理時間が示されている。
表１中の条件１は、上述した還元処理の条件である。条件２及び条件３は、プラズマ生成用のガスとして、それぞれ水素ガス（Ｈ２）及びアンモニア（ＮＨ３）ガスの混合ガスを用いた場合、並びに水素ガス（Ｈ２）と窒素（Ｈ２）ガスの混合ガスを用いた場合の処理条件である。
（ｖ）図７（ｂ）に示す構造
次に、図７（ｂ）に示す構造を形成するまでの工程について説明する。
次に、図７（ｂ）に示す構造を形成するまでの工程について説明する。
上述の工程により抵抗変化素子２を形成した後、半導体基板１０の上側全面にバリアメタルとしてＴｉＮ膜（図示せず）を形成した後、スパッタ法又はＣＶＤ法によりバリアメタルの上にＷ膜を形成するとともに、コンタクトホール６４ａ,６４ｂ内にＷを充填する。
その後、第２の層間絶縁膜３４が露出するまでＷ膜及びＴｉＮ膜をＣＭＰ法により研磨する。このようにして、抵抗変化素子２の第２電極（上部電極）６に電気的に接続した第４のＷプラグ３８が形成される。この時、第２のＷプラグ３２ｂに電気的に接続する第３のＷプラグ３６も同時に形成される。
（ｖｉ）図８（ａ）に示す構造の形成
次に、図８（ａ）に示す構造を形成するまでの工程について説明する。
次に、図８（ａ）に示す構造を形成するまでの工程について説明する。
上述の工程により第３及び第４のＷプラグ３６，３８を形成した後、スパッタ法により第２の層間絶縁膜３４及びＷプラグ３６，３８の上にアルミニウム又は銅等の金属により構成される導電膜を形成する。そして、この導電膜をフォトリソグラフィ法及びエッチング法によりパターニングして、パッド４０及び第１の配線（接地ライン）４２を形成する。パッド４０は第３のＷプラグ３６の上に形成され、第３のＷプラグ３６と電気的に接続される。また、第１の配線４２は第４のＷプラグ３８の上を通り、第４のＷプラグ３８と電気的に接続される。
（ｖｉｉ）図８（ｂ）に示す構造
図８（ｂ）に示す構造を形成するまでの工程について説明する。上述の工程によりパッド４０及び第１の配線４２を形成した後、ＣＶＤ法により半導体基板１０の上側全面にＳｉＯ2からなる第４の層間絶縁膜４４を形成する。そして、この第４の層間絶縁膜４４をＣＭＰ法により研磨して表面を平坦化した後、フォトリソグラフィ法及びエッチング法を使用して、第４の層間絶縁膜４４の上面からパッド４０に到達するコンタクトホールを形成する。
図８（ｂ）に示す構造を形成するまでの工程について説明する。上述の工程によりパッド４０及び第１の配線４２を形成した後、ＣＶＤ法により半導体基板１０の上側全面にＳｉＯ2からなる第４の層間絶縁膜４４を形成する。そして、この第４の層間絶縁膜４４をＣＭＰ法により研磨して表面を平坦化した後、フォトリソグラフィ法及びエッチング法を使用して、第４の層間絶縁膜４４の上面からパッド４０に到達するコンタクトホールを形成する。
その後、スパッタ法により、半導体基板１０の上側全面にバリアメタルとしてＴｉＮ膜（図示せず）を形成した後、スパッタ法又はＣＶＤ法によりＴｉＮ膜の上にＷ膜を形成するとともに、コンタクトホール内にＷを充填する。次いで、第４の層間絶縁膜４４が露出するまでＷ膜及びＴｉＮ膜をＣＭＰ法により研磨する。このようにして、コンタクトホール内にＷが充填されてなる第５のＷプラグ４６が形成される。
次に、スパッタ法により、第４の層間絶縁膜４４及び第５のＷプラグ４６の上に例えばＴｉＮ／Ａｌ／ＴｉＮ／Ｔｉの積層構造の導電膜（図示せず）を形成する。そして、フォトリソグラフィ法及びエッチング法を使用して導電膜をパターニングして、図８（ｂ）に示すように、第２の配線（ビットライン）４８を形成する。このようにして、本実施例に係る抵抗変化メモリ装置（ＲｅＲＡＭ）を製造することができる。
（ｖｉｉｉ）効果
本実施例では、上記「（ｖ）図７（ａ）に示す構造（還元処理）」に示したように、Ｎｉからなる遷移金属電極６を、ＮｉＯからなる遷移金属酸化物８を還元処理して形成する。従って、塩素系ガスを用いたＲＩＥによって、エッチング速度の遅い遷移金属（Ｎｉ等）をエッチングする必要がないので、エッチング工程が長時間化したり、遷移金属電極８の加工精度が悪化したりすることはない。
本実施例では、上記「（ｖ）図７（ａ）に示す構造（還元処理）」に示したように、Ｎｉからなる遷移金属電極６を、ＮｉＯからなる遷移金属酸化物８を還元処理して形成する。従って、塩素系ガスを用いたＲＩＥによって、エッチング速度の遅い遷移金属（Ｎｉ等）をエッチングする必要がないので、エッチング工程が長時間化したり、遷移金属電極８の加工精度が悪化したりすることはない。
また、下記「素子特性」に示すように、下地に残留した反応ガス（塩素等）によって遷移金属電極が腐食され、電流―電圧特性が劣化することもない。
（４）素子特性
以上のようにして形成した抵抗変化メモリ（ＲｅＲＡＭ）を構成する抵抗変化素子の特性を説明する。
以上のようにして形成した抵抗変化メモリ（ＲｅＲＡＭ）を構成する抵抗変化素子の特性を説明する。
図９は、上述した還元処理によってＮｉからなる遷移金属電極６を形成した抵抗変化素子２、すなわち本実施例に於ける抵抗変化素子の電流―電圧特性である。一方、図１０には、比較例として、塩素を反応ガスとするＲＩＥでＮｉ膜をエッチングして遷移金属電極６を形成した抵抗変化素子（図１６参照）の電流―電圧特性を示した。
図９及び図１０では共に、横軸（線形表示）は電圧であり、縦軸（対数表示）は電流である。ここで、ｒ１,ｒ２,ｒ３は、それぞれ１回目、２回目、及び３回目の低抵抗状態から高抵抗状態への遷移（すなわち、リセット）を表す。また、ｓ１,ｓ２,ｓ３は、それぞれ１回目、２回目、及び３回目の高抵抗状態から低抵抗状態への遷移（すなわち、セット）を表す。
本実施例及び比較例双方の抵抗変化素子で、最初から電流パスが形成されておりフォーミングが不要であった。また、リセット電流は、本実施例および比較例とも、１ｍＡ程度あった。
一方、高抵抗状態から低抵抗状態に遷移する電圧（セット電圧）は、比較例では１.７Ｖ前後であるが、本実施例では１．２Ｖ程度である。また、このセット電圧のバラツキも、比較例に比べ小さい。これは、本実施例では、ＲＩＥによって下地６２に付着した反応ガス（塩素等）１４０が第２の層間絶縁膜３４によって閉じ込められるので、遷移金属電極６が腐食されないためである。
（５）動作電圧
本実施例に於ける抵抗変化素子（ＲｅＲＡＭ）は、図９の電流―電圧特性に基づき、例えば、次のように動作させることができる。
本実施例に於ける抵抗変化素子（ＲｅＲＡＭ）は、図９の電流―電圧特性に基づき、例えば、次のように動作させることができる。
（ｉ）データ書込み
データの書き込みすなわち抵抗変化素子のセット及びリセットは、例えば次のように行う。
データの書き込みすなわち抵抗変化素子のセット及びリセットは、例えば次のように行う。
まず、高抵抗状態から低抵抗状態への遷移（セット）には、例えば２Ｖの電圧パルスを抵抗変化素子に印加する。すると、高抵抗状態の抵抗変化素子は、図９のｓ１〜ｓ３のように低抵抗状態に遷移する。このままでは、抵抗変化素子に大電流が流れてしまう。しかし、抵抗変化メモリ（ＲｅＲＡＭ）の周辺回路に設けられたリミッタによって、抵抗変化素子に流れる電流は１ｍＡ以下、例えば０．８ｍＡに制限される。
一方、低抵抗状態から高抵抗状態への遷移（リセット）には、例えば１Ｖの電圧パルスを抵抗変化素子に印加する。すると、低抵抗状態の抵抗変化素子にはリセット電流が流れ、図９のｒ１〜ｒ３のように高抵抗状態に遷移する。なお、セット及びリセットに用いられる電圧パルスの幅は、例えば１００ｎｓである。
（ｉｉ）データ読出し
データの読み出しは、次のように行う。抵抗変化素子にリセット電流を流す電圧より低い電圧、例えば０．４Ｖを抵抗変化素子に印加して流れる電流を検出する。電流が殆ど流れなければ抵抗変化素子は高抵抗状態であると判定し、電流が流れれば低抵抗状態であると判定する。
データの読み出しは、次のように行う。抵抗変化素子にリセット電流を流す電圧より低い電圧、例えば０．４Ｖを抵抗変化素子に印加して流れる電流を検出する。電流が殆ど流れなければ抵抗変化素子は高抵抗状態であると判定し、電流が流れれば低抵抗状態であると判定する。
そして、低抵抗状態であれば、例えばデータ“１”を読み出す。一方、高抵抗状態であれば、例えばデータ“０”を読み出す。
なお、上述した実施の形態及び実施例は、本発明をスタック型の抵抗変化メモリ装置（ＲｅＲＡＭ）に適用した例について説明したが、本発明はプレーナ型ＲｅＲＡＭに適用してもよい。
本発明は、半導体装置の製造業、特に半導体メモリ装置の製造業で利用可能である。
２・・・本発明に於ける抵抗変化素子 ４・・・第１の電極（下部電極）
６・・・第２の電極（上部電極） ８・・・酸化物（遷移金属酸化物）
１０・・・半導体基板 １２・・・絶縁膜 １４・・・コンタクトホール
１６・・・積層体 １８・・・メモリセル ２０・・・トレンチ
２２・・・素子領域 ２４・・・ゲート絶縁膜 ２６・・・ゲート電極
２８ａ,２８ｂ・・・ｎ型不純物領域 ３０・・・第１の層間絶縁膜
３２ａ・・・第１のＷプラグ ３２ｂ・・・第２のＷプラグ
３４・・・第２の層間絶縁膜 ３６・・・第３のＷプラグ
３８・・・第４のＷプラグ ４０・・・パッド
４２・・・第１の配線（接地ライン） ４４・・・第４の層間絶縁膜
４６・・・第５のＷプラグ ４８・・・第２の配線（ビットライン）
５２・・・Ｔｉ膜 ５４・・・Ｐｔ膜 ５６・・・ＮｉＯ膜
５８・・・ＮｉＯ/Ｐｔ/Ｔｉ積層構造 ６２・・・下地
６４ａ,６４ｂ・・・コンタクトホール １００・・・従来の抵抗変化素子
１０１・・・Ｐｔ/ＮｉＯ/Ｎｉ抵抗変化素子 １０２ａ・・・上部電極（Ｐｔ等）
１０２ｂ・・・下部電極（Ｐｔ等） １０４・・・遷移金属酸化物（ＮｉＯ等）
１０５・・・抵抗変化層 １０６・・・Ｔｉ膜 １０８・・・ＴｉＮ膜
１１０・・・下地 １１２・・・第１のコンタクトホール
１１４・・・プラグ（Ｗ） １１５・・・第１の配線 １１６・・・層間絶縁膜
１１８・・・第２のコンタクトホール １２０・・・第２のプラグ
１２２・・・第２の配線 １２４・・・フィラメント １２６・・・基板
１２８・・・Ｎｉ膜 １３０・・・ＮｉＯ膜 １３２・・・Ｐｔ膜
１３４・・・第１のエッチングマスク １３６・・・第２のエッチングマスク
１４０・・・反応ガス（塩素等） １４２・・・残渣 １４４・・・腐食痕
６・・・第２の電極（上部電極） ８・・・酸化物（遷移金属酸化物）
１０・・・半導体基板 １２・・・絶縁膜 １４・・・コンタクトホール
１６・・・積層体 １８・・・メモリセル ２０・・・トレンチ
２２・・・素子領域 ２４・・・ゲート絶縁膜 ２６・・・ゲート電極
２８ａ,２８ｂ・・・ｎ型不純物領域 ３０・・・第１の層間絶縁膜
３２ａ・・・第１のＷプラグ ３２ｂ・・・第２のＷプラグ
３４・・・第２の層間絶縁膜 ３６・・・第３のＷプラグ
３８・・・第４のＷプラグ ４０・・・パッド
４２・・・第１の配線（接地ライン） ４４・・・第４の層間絶縁膜
４６・・・第５のＷプラグ ４８・・・第２の配線（ビットライン）
５２・・・Ｔｉ膜 ５４・・・Ｐｔ膜 ５６・・・ＮｉＯ膜
５８・・・ＮｉＯ/Ｐｔ/Ｔｉ積層構造 ６２・・・下地
６４ａ,６４ｂ・・・コンタクトホール １００・・・従来の抵抗変化素子
１０１・・・Ｐｔ/ＮｉＯ/Ｎｉ抵抗変化素子 １０２ａ・・・上部電極（Ｐｔ等）
１０２ｂ・・・下部電極（Ｐｔ等） １０４・・・遷移金属酸化物（ＮｉＯ等）
１０５・・・抵抗変化層 １０６・・・Ｔｉ膜 １０８・・・ＴｉＮ膜
１１０・・・下地 １１２・・・第１のコンタクトホール
１１４・・・プラグ（Ｗ） １１５・・・第１の配線 １１６・・・層間絶縁膜
１１８・・・第２のコンタクトホール １２０・・・第２のプラグ
１２２・・・第２の配線 １２４・・・フィラメント １２６・・・基板
１２８・・・Ｎｉ膜 １３０・・・ＮｉＯ膜 １３２・・・Ｐｔ膜
１３４・・・第１のエッチングマスク １３６・・・第２のエッチングマスク
１４０・・・反応ガス（塩素等） １４２・・・残渣 １４４・・・腐食痕
Claims (5)
- 第１の電極と、
遷移金属からなる第２の電極と、
第１の電極と第２の電極の間に配置された、前記遷移金属の酸化物からなる抵抗変化素子を具備し、
前記抵抗変化素子の可逆的且つ不揮発性の抵抗変化を利用する抵抗変化メモリ装置の製造方法において、
前記第１の電極と、前記第１の電極の上に積層された前記酸化物からなる積層体を、下地の上に形成する第１の工程と、
前記酸化物を還元して前記第２の電極を形成する第２の工程を具備することを特徴とする抵抗変化メモリ装置の製造方法。 - 請求項１に記載の抵抗変化メモリ装置の製造方法において、
前記第２の工程が、水素及びアンモニアの何れか一方又は双方を還元ガスとして、前記酸化物を還元して前記第２の電極を形成する工程であることを特徴とする抵抗変化メモリ装置の製造方法。 - 請求項１又は２に記載の抵抗変化メモリ装置の製造方法において、
前記第２の工程が、
前記下地の上に絶縁膜を形成して、前記積層体を埋め込む第３の工程と、
前記絶縁膜に、前記酸化物に達するコンタクトホールを形成する第４の工程と、
前記コンタクトホールの底に露出した前記酸化物を還元して、前記第２の電極を形成する第５の工程からなることを特徴とする抵抗変化メモリ装置の製造方法。 - 請求項１乃至３に記載の抵抗変化メモリ装置の製造方法において、
前記遷移金属が、ニッケルであることを特徴とする抵抗変化メモリ装置の製造方法。 - 請求項１乃至４に記載の抵抗変化メモリ装置の製造方法において、
前記第２の電極が接地され、
前記第１の電極は、ゲートがワード線に接続されたトランジスタを介して、正電位が印加されるビットラインに接続されていることを特徴とする抵抗変化メモリ装置の製造方法。
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010079827A1 (ja) * | 2009-01-09 | 2010-07-15 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2011009739A (ja) * | 2009-06-02 | 2011-01-13 | Imec | 低電力で動作可能なニッケル酸化層を含む抵抗スイッチングメモリセルの製造方法およびそのメモリセル |
| JP2011146666A (ja) * | 2009-12-16 | 2011-07-28 | Sharp Corp | 不揮発性半導体記憶装置及びその製造方法 |
| WO2013054515A1 (ja) * | 2011-10-12 | 2013-04-18 | パナソニック株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| JP5999768B2 (ja) * | 2010-05-11 | 2016-09-28 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| CN113488589A (zh) * | 2021-06-28 | 2021-10-08 | 深圳市华星光电半导体显示技术有限公司 | 忆阻器件、忆阻器件制作方法及显示面板 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0697160A (ja) * | 1992-07-31 | 1994-04-08 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2006319166A (ja) * | 2005-05-13 | 2006-11-24 | Matsushita Electric Ind Co Ltd | 記憶素子の製造方法 |
| JP2006344875A (ja) * | 2005-06-10 | 2006-12-21 | Sharp Corp | 可変抵抗素子の製造方法 |
| WO2007046144A1 (ja) * | 2005-10-19 | 2007-04-26 | Fujitsu Limited | 抵抗記憶素子及びその製造方法、並びに不揮発性半導体記憶装置 |
-
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0697160A (ja) * | 1992-07-31 | 1994-04-08 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2006319166A (ja) * | 2005-05-13 | 2006-11-24 | Matsushita Electric Ind Co Ltd | 記憶素子の製造方法 |
| JP2006344875A (ja) * | 2005-06-10 | 2006-12-21 | Sharp Corp | 可変抵抗素子の製造方法 |
| WO2007046144A1 (ja) * | 2005-10-19 | 2007-04-26 | Fujitsu Limited | 抵抗記憶素子及びその製造方法、並びに不揮発性半導体記憶装置 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010079827A1 (ja) * | 2009-01-09 | 2010-07-15 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP5799504B2 (ja) * | 2009-01-09 | 2015-10-28 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JP2011009739A (ja) * | 2009-06-02 | 2011-01-13 | Imec | 低電力で動作可能なニッケル酸化層を含む抵抗スイッチングメモリセルの製造方法およびそのメモリセル |
| JP2011146666A (ja) * | 2009-12-16 | 2011-07-28 | Sharp Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US8450145B2 (en) | 2009-12-16 | 2013-05-28 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory device and method for producing the same |
| JP5999768B2 (ja) * | 2010-05-11 | 2016-09-28 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| WO2013054515A1 (ja) * | 2011-10-12 | 2013-04-18 | パナソニック株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| JP5282176B1 (ja) * | 2011-10-12 | 2013-09-04 | パナソニック株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| US8981333B2 (en) | 2011-10-12 | 2015-03-17 | Panasonic Intellectual Property Management, Co., Ltd. | Nonvolatile semiconductor memory device and method of manufacturing the same |
| CN113488589A (zh) * | 2021-06-28 | 2021-10-08 | 深圳市华星光电半导体显示技术有限公司 | 忆阻器件、忆阻器件制作方法及显示面板 |
| CN113488589B (zh) * | 2021-06-28 | 2023-11-28 | 深圳市华星光电半导体显示技术有限公司 | 忆阻器件、忆阻器件制作方法及显示面板 |
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