JP4894757B2 - 抵抗記憶素子及び不揮発性半導体記憶装置 - Google Patents

抵抗記憶素子及び不揮発性半導体記憶装置 Download PDF

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Description

本発明は、抵抗記憶素子及び不揮発性半導体記憶装置に係り、特に、抵抗値が異なる複数の抵抗状態を記憶する抵抗記憶素子及びこれを用いた不揮発性半導体記憶装置に関する。
近年、新たなメモリ素子として、ＲＲＡＭ（Resistance Random Access Memory）と呼ばれる不揮発性半導体記憶装置が注目されている。ＲＲＡＭは、抵抗値が異なる複数の抵抗状態を有し、外部から電気的刺激を与えることにより抵抗状態が変化する抵抗記憶素子を用い、抵抗記憶素子の高抵抗状態と低抵抗状態とを例えば情報の“０”と“１”とに対応づけることにより、メモリ素子として利用するものである。ＲＲＡＭは、高速性、大容量性、低消費電力性等、そのポテンシャルの高さから、その将来性が期待されている。
抵抗記憶素子は、電圧の印加により抵抗状態が変化する抵抗記憶材料を一対の電極間に狭持したものである。抵抗記憶材料としては、代表的なものとして遷移金属を含む酸化物材料が知られている。
抵抗記憶素子を用いた不揮発性半導体記憶装置は、例えば特許文献１〜２、非特許文献１〜３等に記載されている。
特表平１１−５１０３１７号公報 米国特許第６８７２９６３号明細書 A. Beck et al., Appl. Phys. Lett. Vol. 77, p. 139 (2000) W. W. Zhuang et al., Tech. Digest IEDM 2002, p.193 I. G. Baek et al., Tech. Digest IEDM 2004, p.587
抵抗記憶素子の抵抗状態を変化する書き込み動作には、高抵抗状態から低抵抗状態へ変化する動作（セット）と、低抵抗状態から高抵抗状態へ変化する動作（リセット）とがある。このような書き込み動作を行ううえでの課題の一つとして、セット動作及びリセット動作に要する電流、特にリセット動作時のピーク電流が大きいことが挙げられる。この課題は特に単極性の抵抗記憶材料において見られる傾向にあり、その殆どが数ｍＡ程度のリセット電流を必要とする。
書き込み動作時の電流値が大きいことは、消費電力が大きいことを意味する。また、大電流を駆動するためには周辺素子のサイズを大きくする必要がある。このため、抵抗記憶素子を用いて高集積且つ低消費電力の不揮発性半導体記憶装置を構成するために、抵抗記憶素子の書き込み動作時における電流値を低減することが望まれている。
本発明の目的は、抵抗値が異なる複数の抵抗状態を記憶する抵抗記憶素子において、書き込み動作時に要する電流を低減しうる抵抗記憶素子、並びにこのような抵抗記憶素子を用いた高集積且つ低消費電力の不揮発性半導体記憶装置を提供することにある。
本発明の一観点によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、一対の電極と、前記一対の電極間に狭持され、第１の抵抗記憶材料と、前記第１の抵抗記憶材料とは異なる第２の抵抗記憶材料とを含む抵抗記憶層とを有し、前記第１の抵抗記憶材料は、前記抵抗記憶層の抵抗状態の変化を促進する材料である抵抗記憶素子が提供される。
また、本発明の他の観点によれば、第１の電極と、前記第１の電極上に形成され、第１の抵抗記憶材料と、前記第１の抵抗記憶材料とは異なる第２の抵抗記憶材料とを含む抵抗記憶層と、前記抵抗記憶層上に形成された第２の電極とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子を有し、前記第１の抵抗記憶材料は、前記抵抗記憶層の抵抗状態の変化を促進する材料である不揮発性半導体記憶装置が提供される。
本発明によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって高抵抗状態と低抵抗状態とを切り換える抵抗記憶素子において、抵抗記憶素子を構成する抵抗記憶層を異なる材料よりなる積層構造にするので、書き込み動作時における電流値を大幅に低減することができる。これにより、高集積且つ低消費電力の不揮発性半導体記憶装置を構成することができる。
双極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。 単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。 抵抗記憶素子のフォーミング処理を説明する電流−電圧特性のグラフである。 抵抗記憶層が異なる種々の抵抗記憶素子における電流−電圧特性を示すグラフである。 本発明の第１実施形態による不揮発性半導体記憶装置の構造を示す平面図である。 本発明の第１実施形態による不揮発性半導体記憶装置の構造を示す概略断面図である。 本発明の第１実施形態による不揮発性半導体記憶装置の構造を示す回路図（その１）である。 本発明の第１実施形態による不揮発性半導体記憶装置の構造を示す回路図（その２）である。 本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。 本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。 本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その３）である。 本発明の第２実施形態による不揮発性半導体記憶装置の構造を示す概略断面図である。
符号の説明
１０…メモリセル
１２…抵抗記憶素子
１４…セル選択トランジスタ
２０…シリコン基板
２２…素子分離膜
２４…ゲート電極
２６，２８…ソース／ドレイン領域
３０，４０，５６…層間絶縁膜
３２，３４，５８…コンタクトプラグ
３６…ソース線
３８…下部電極
４２…ＴｉＯｘ膜
４４…ＮｉＯｘ膜
４６…プラチナ膜
４８，５０，６２…抵抗記憶層
５２…上部電極
５４…抵抗記憶素子
６０…ビット線
［第１実施形態］
本発明の第１実施形態による抵抗記憶素子及び不揮発性半導体記憶装置について図１乃至図１１を用いて説明する。
図１は双極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフ、図２は単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフ、図３は抵抗記憶素子のフォーミング処理を説明する電流−電圧特性のグラフ、図４は抵抗記憶層が異なる種々の抵抗記憶素子における電流−電圧特性を示すグラフ、図５は本実施形態による不揮発性半導体記憶装置の構造を示す平面図、図６は本実施形態による不揮発性半導体記憶装置の構造を示す概略断面図、図７及び図８は本実施形態による不揮発性半導体記憶装置の構造を示す回路図、図９乃至図１１は本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
はじめに、抵抗記憶素子の基本動作について図１及び図２を用いて説明する。
抵抗記憶素子は、一対の電極間に抵抗記憶材料が狭持されたものである。抵抗記憶材料は、その多くが遷移金属を含む酸化物材料であり、電気的特性の違いから大きく２つに分類することができる。
１つは、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために互いに異なる極性の電圧を用いるものであり、クロム（Ｃｒ）等の不純物を微量にドープしたＳｒＴｉＯ３やＳｒＺｒＯ３、或いは超巨大磁気抵抗（ＣＭＲ：Colossal Magneto-Resistance）を示すＰｒ１−ｘＣａｘＭｎＯ３やＬａ１−ｘＣａｘＭｎＯ３等が該当する。以下、抵抗状態の書き換えに極性の異なる電圧を要するこのような抵抗記憶材料を、双極性抵抗記憶材料と呼ぶ。
他方は、高抵抗状態と低抵抗状態との間で抵抗値を変化するために、極性の同じ電圧を必要とする材料であり、例えばＮｉＯｘやＴｉＯｘのような単一の遷移金属の酸化物等が該当する。以下、抵抗状態の書き換えに極性が同じ電圧を要するこのような抵抗記憶材料を、単極性抵抗記憶材料と呼ぶ。
図１は、双極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフであり、非特許文献１に記載されたものである。このグラフは、典型的な双極性抵抗記憶材料であるＣｒドープのＳｒＺｒＯ３を用いた場合である。
初期状態において、抵抗記憶素子は高抵抗状態であると考える。
印加電圧が０Ｖの状態から徐々に負電圧を増加していくと、その時に流れる電流は曲線ａに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する負電圧が更に大きくなり約−０．５Ｖを超えると、抵抗記憶素子が高抵抗状態から低抵抗状態へスイッチする。これに伴い、電流の絶対値が急激に増加し、電流−電圧特性は点Ａから点Ｂに遷移する。なお、以下の説明では、抵抗記憶素子を高抵抗状態から低抵抗状態へ変化する動作を「セット」と呼ぶ。
点Ｂの状態から徐々に負電圧を減少していくと、電流は曲線ｂに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。
印加電圧が０Ｖの状態から徐々に正電圧を増加していくと、電流値は曲線ｃに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する正電圧が更に大きくなり約０．５Ｖを超えると、抵抗記憶素子が低抵抗状態から高抵抗状態にスイッチする。これに伴い、電流の絶対値が急激に減少し、電流−電圧特性は点Ｃから点Ｄに遷移する。なお、以下の説明では、抵抗記憶素子を低抵抗状態から高抵抗状態へ変化する動作を「リセット」と呼ぶ。
点Ｄの状態から徐々に正電圧を減少していくと、電流は曲線ｄに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。
それぞれの抵抗状態は、約±０．５Ｖの範囲で安定であり、電源を切っても保たれる。すなわち、高抵抗状態では、印加電圧が点Ａの電圧の絶対値よりも低ければ、電流−電圧特性は曲線ａ，ｄに沿って線形的に変化し、高抵抗状態が維持される。同様に、低抵抗状態では、印加電圧が点Ｃの電圧の絶対値よりも低ければ、電流−電圧特性は曲線ｂ，ｃに沿って線形的に変化し、低抵抗状態が維持される。
このように、双極性抵抗記憶材料を用いた抵抗記憶素子は、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために、互いに異なる極性の電圧を印加するものである。
図２は、単極性抵抗記憶材料を用いた抵抗記憶素子の電流−電圧特性を示すグラフである。このグラフは、典型的な単極性抵抗記憶材料であるＴｉＯｘを用いた場合である。
初期状態において、抵抗記憶素子は高抵抗状態であると考える。
印加電圧を０Ｖから徐々に増加していくと、電流は曲線ａに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加電圧が更に大きくなり約１．３Ｖを超えると、抵抗記憶素子が高抵抗状態から低抵抗状態にスイッチ（セット）する。これに伴い、電流の絶対値が急激に増加し、電流−電圧特性は点Ａから点Ｂに遷移する。なお、図２において点Ｂにおける電流値が約２０ｍＡで一定になっているのは、急激な電流の増加による素子の破壊を防止するために電流制限を施しているためである。
点Ｂの状態から徐々に電圧を減少していくと、電流は曲線ｂに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。
印加電圧を０Ｖから再度徐々に増加していくと、電流は曲線ｃに沿って矢印の方向に変化し、その絶対値は徐々に増加する。印加する正電圧が更に大きくなり約１．２Ｖを超えると、抵抗記憶素子が低抵抗状態から高抵抗状態にスイッチ（リセット）する。これに伴い、電流の絶対値が急激に減少し、電流−電圧特性は点Ｃから点Ｄに遷移する。
点Ｄの状態から徐々に電圧を減少していくと、電流は曲線ｄに沿って矢印の方向に変化し、その絶対値は徐々に減少する。印加電圧が０Ｖに戻ると、電流も０Ａとなる。
それぞれの抵抗状態は、セット、リセットに必要な電圧以下で安定である。すなわち、図２においては約１．０Ｖ以下で両状態ともに安定であり、電源を切っても保たれる。すなわち、高抵抗状態では、印加電圧が点Ａの電圧よりも低ければ、電流−電圧特性は曲線ａに沿って線形的に変化し、高抵抗状態が維持される。同様に、低抵抗状態では、印加電圧が点Ｃの電圧よりも低ければ、電流−電圧特性は曲線ｃに沿って変化し、低抵抗状態が維持される。
このように、単極性抵抗記憶材料を用いた抵抗記憶素子は、高抵抗状態と低抵抗状態との間で抵抗状態を変化するために、極性の同じ電圧を印加するものである。
なお、上記材料を用いて抵抗記憶素子を形成する場合、素子形成直後の初期状態では図１及び図２に示すような特性は得られない。抵抗記憶材料を高抵抗状態と低抵抗状態との間で可逆的に変化しうる状態にするためには、フォーミングと呼ばれる処理が必要である。
図３は、図２の場合と同じ単極性抵抗記憶材料を用いた抵抗記憶素子のフォーミング処理を説明する電流−電圧特性である。
素子形成直後の初期状態では、図３に示すように、高抵抗であり且つ絶縁耐圧は８Ｖ程度と非常に高くなっている。この絶縁耐圧は、セットやリセットに必要な電圧と比較して極めて高い値である。初期状態では、セットやリセットというような抵抗状態の変化は生じない。
初期状態においてこの絶縁耐圧よりも高い電圧を印加すると、図３に示すように、素子に流れる電流値が急激に増加し、すなわち抵抗記憶素子のフォーミングが行われる。このようなフォーミングを行うことにより、抵抗記憶素子は図２に示すような電流−電圧特性を示すようになり、低抵抗状態と高抵抗状態とを可逆的に変化することができるようになる。一度フォーミングを行った後は、抵抗記憶素子が初期状態に戻ることはない。
フォーミング前の初期状態における抵抗記憶素子は、高い抵抗値を有しており、フォーミング後の高抵抗状態と混同する虞がある。そこで、本願明細書において高抵抗状態というときはフォーミング後の抵抗記憶素子の高抵抗状態を表すものとし、低抵抗状態というときはフォーミング後の抵抗記憶素子の低抵抗状態を表すものとし、初期状態というときはフォーミングを行う前の抵抗記憶素子の状態を表すものとする。
上述の通り、抵抗記憶素子の書き込み動作時には、抵抗記憶素子に大きな電流を流す必要がある。特に、単極性抵抗記憶材料を用いた抵抗記憶素子は、双極性抵抗記憶材料を用いた抵抗記憶素子と比較してリセット電流が大きい傾向がある。
書き込み動作時の電流値が大きいことは、消費電力が大きいことを意味する。また、大電流を駆動するためには周辺素子のサイズを大きくする必要がある。このため、抵抗記憶素子を用いて高集積且つ低消費電力の不揮発性半導体記憶装置を構成するために、抵抗記憶素子の書き込み動作時における電流値を低減することが必要である。
かかる観点から本願発明者等が鋭意検討を行ったところ、２層以上の抵抗記憶材料を積層してなる抵抗記憶素子を構成することにより、書き込み動作時の電流値を低減できることが初めて明らかとなった。
図４は、種々の単極性抵抗記憶材料を用いた場合における抵抗記憶素子の電流−電圧特性を示したものである。図中、点線は抵抗記憶材料として膜厚６０ｎｍのＴｉＯｘを用いた抵抗記憶素子の場合、一点鎖線は抵抗記憶材料として膜厚６０ｎｍのＮｉＯｘを用いた抵抗記憶素子の場合、実線は抵抗記憶材料として膜厚６０ｎｍのＴｉＯｘと膜厚６０ｎｍのＮｉＯｘとの積層膜を用いた抵抗記憶素子の場合である。なお、抵抗記憶材料を狭持する上部電極及び下部電極は、いずれもプラチナ（Ｐｔ）電極とした。各試料における電流制限値は、同一条件で作成した複数の試料に対して測定を行い、殆どの素子をスイッチングできる最低値を基準に規定した。
図４に示すように、ＴｉＯｘを用いた抵抗記憶素子の場合、セットに必要な電流値（制限電流の設定値）は約３６ｍＡであり、リセット時のピーク電流は約６４ｍＡである。また、ＮｉＯｘを用いた抵抗記憶素子の場合、セットに必要な電流値は約２５ｍＡであり、リセット時のピーク電流は約２７ｍＡである。これに対し、ＴｉＯｘとＮｉＯｘとの積層膜を用いた抵抗記憶素子の場合、セットに必要な電流値を約１０ｍＡまで、リセット時のピーク電流を約１２ｍＡまで、それぞれ低減することができる。
すなわち、ＴｉＯｘとＮｉＯｘとの積層膜を用いた抵抗記憶素子によれば、リセット時のピーク電流及びセット時の電流の双方を低減することができる。
図４の測定に用いた試料は、ＴｉＯｘを用いた抵抗記憶素子及びＮｉＯｘを用いた抵抗記憶素子では抵抗記憶材料の膜厚が６０ｎｍであるのに対し、ＴｉＯｘとＮｉＯｘとの積層膜を用いた抵抗記憶素子では抵抗記憶材料の膜厚が１２０ｎｍであり、膜厚が厚くなっている。しかしながら、ＴｉＯｘとＮｉＯｘとの積層膜を用いた抵抗記憶素子で見られる上述の抵抗値の減少は、抵抗記憶層の膜厚増加による単純な抵抗増加に起因するものではない。
低抵抗状態における抵抗記憶素子の電流が通常の抵抗素子と同様に膜厚に反比例すると仮定すると、ＴｉＯｘを用いた抵抗記憶素子の膜厚を２倍の１２０ｎｍにしたときの抵抗値は２倍となり、その逆数に比例する電流は１／２倍になる。つまり、リセット時に流れるピーク電流値は６４ｍＡ／２＝３２ｍＡになると推察される。同様に、ＮｉＯｘを用いた抵抗記憶素子の膜厚を２倍の１２０ｎｍにしたとき、リセット時に流れるピーク電流値は２７ｍＡ／２＝１３．５ｍＡになると推察される。これらピーク電流値は、いずれも、ＴｉＯｘとＮｉＯｘとの積層膜を用いた抵抗記憶素子におけるリセット時のピーク電流（約１２ｍＡ）よりも大きい値である。すなわち、抵抗記憶層を積層構造とした抵抗記憶素子における書き込み電流の低減効果は、単層構造の抵抗記憶層からなる抵抗記憶素子では得られない特有の効果である。
抵抗記憶層を積層構造とすることによりセット時及びリセット時の電流値を低減できるメカニズムについては明らかではないが、本願発明者等は、抵抗記憶層のうちの少なくとも一層がスイッチング動作を促進するように作用しているものと推察している。スイッチング動作を促進するモデルの一つとしては、リセット動作における酸化反応の増長が考えられる。
抵抗記憶素子を形成してフォーミング処理を行い絶縁破壊を引き起こすと、抵抗記憶層内に円筒形の変質領域が形成され、この変質領域に電流パスが形成される。この状態が、抵抗記憶素子の低抵抗状態である。
低抵抗状態の抵抗記憶素子に電圧を印加すると、上記電流パスを介して電流が流れる。この電流値が大きくなると、電流パス内において陽極酸化に類似の酸化反応が生じ、変質領域を元に戻すように作用する。そして、変質領域が減少することにより電流パスが狭くなり、或いはパスの電極界面近傍を中心に酸化が進むことにより電流パスが塞がれ、高抵抗となる。この状態が、抵抗記憶素子の高抵抗状態である。
高抵抗状態の抵抗記憶素子に所定値以上の電圧を印加すると、電流パスを塞いでいる酸化領域で絶縁破壊が生じ、再び電流パスが形成される。これにより、抵抗記憶素子は低抵抗状態に戻る。
抵抗記憶素子の上記書き込み動作において、抵抗記憶層を積層構造にすることは、主として、リセット動作における酸化反応を増長しているものと考えられる。酸化反応の増長効果は、抵抗記憶層の少なくとも１層が、他の層へ酸素を供給して酸化反応を増長する層（酸素供給層）として作用するためである。抵抗記憶層内に酸素供給層が設けられることにより、抵抗記憶層内の電流パスにおける酸化反応が増長され、より少ない電流でリセット動作を行うことができる。
ＴｉＯｘとＮｉＯｘとの積層膜からなる上述の抵抗記憶素子では、ＴｉＯｘ層が主としてＮｉＯｘ層中における酸化反応を増長する酸素供給層としての役割を担っているものと考えられる。
本願発明者等は、ＴｉＯｘとＮｉＯｘとの積層膜のほか、ＺｒＯｘとＮｉＯｘとの積層膜についても検討したが、この場合にも、同様の書き込み電流低減効果を得ることができた。ＺｒＯｘとＮｉＯｘとの積層膜の場合、ＺｒＯｘ層が主としてＮｉＯｘ層中における酸化反応を増長する酸素供給層としての役割を担っているものと考えられる。ＺｒＯｘはイオン伝導性を有する物質であり、この特徴に起因してＮｉＯｘ層への酸素イオンの供給を増長しているものと考えられる。
抵抗記憶材料としては、ＴｉＯｘ、ＮｉＯｘ、ＹＯｘ、ＣｅＯｘ、ＭｇＯｘ、ＺｎＯｘ、ＷＯｘ、ＮｂＯｘ、ＴａＯｘ、ＣｒＯｘ、ＭｎＯｘ、ＡｌＯｘ、ＶＯｘ、ＣｕＯｘ、ＳｉＯｘ等が挙げられる。積層構造の抵抗記憶層を構成するときは、これら材料の物性を考慮して、少なくとも１層が酸素供給層として作用するように、適宜組み合わせる。抵抗記憶層は、２層構造のみならず３層以上の積層構造であってもよい。
次に、本実施形態による不揮発性半導体記憶装置の構造について図５乃至図８を用いて説明する。
図５及び図６に示すように、シリコン基板２０には、素子領域を画定する素子分離膜２２が形成されている。シリコン基板２０の素子領域には、ゲート電極２４及びソース／ドレイン領域２６，２８を有するセル選択トランジスタが形成されている。
ゲート電極２４は、図５に示すように、列方向（図面縦方向）に隣接するセル選択トランジスタのゲート電極２４を共通接続するワード線ＷＬとしても機能する。
セル選択トランジスタが形成されたシリコン基板２０上には、ソース／ドレイン領域２６に電気的に接続されたコンタクトプラグ３２と、ソース／ドレイン領域２８に電気的に接続されたコンタクトプラグ３４とが埋め込まれた層間絶縁膜３０が形成されている。
コンタクトプラグ３２，３４が埋め込まれた層間絶縁膜３０上には、コンタクトプラグ３２を介してソース／ドレイン領域２６に電気的に接続されたソース線３６と、コンタクトプラグ３４を介してソース／ドレイン領域２８に電気的に接続された抵抗記憶素子５４とが形成されている。
抵抗記憶素子５４は、図６に示すように、コンタクトプラグ３４に接続された下部電極３８と、下部電極３８上に形成されたＴｉＯｘよりなる抵抗記憶層４８と、抵抗記憶層４８上に形成されたＮｉＯｘよりなる抵抗記憶層５０と、抵抗記憶層５０上に形成された上部電極５２とを有している。
ソース線４６及び抵抗記憶素子５４が形成された層間絶縁膜３０上には、抵抗記憶素子５４に電気的に接続されたコンタクトプラグ５８が埋め込まれた層間絶縁膜４０，５６が形成されている。
コンタクトプラグ５８が埋め込まれ層間絶縁膜５６上には、コンタクトプラグ５８を介して抵抗記憶素子５４の上部電極５２に電気的に接続されたビット線６０が形成されている。
このように、本実施形態による不揮発性半導体記憶装置は、抵抗記憶素子５４が、ＴｉＯｘよりなる抵抗記憶層４８とＮｉＯｘよりなる抵抗記憶層５０とが積層されてなる積層構造を有していることに主たる特徴がある。抵抗記憶層をＴｉＯｘとＮｉＯｘとの積層構造によって構成することにより、書き込み動作時における電流値を大幅に低減することができる。これにより、高集積且つ低消費電力の不揮発性半導体記憶装置を構成することができる。
図５及び図６に示す本実施形態による不揮発性半導体記憶装置のメモリセル１０は、図７に示すように、抵抗記憶素子１２と、セル選択トランジスタ１４とを有している。抵抗記憶素子１２は、その一端がビット線ＢＬに接続され、他端がセル選択トランジスタ１４のドレイン端子に接続されている。セル選択トランジスタ１４のソース端子はソース線ＳＬに接続され、ゲート端子はワード線ＷＬに接続されている。
図８は、図７に示すメモリセル１０をマトリクス状に配置したメモリセルアレイの一例を示す回路図である。複数のメモリセル１０が、列方向（図面縦方向）及び行方向（図面横方向）に隣接して形成されている。
列方向には、複数のワード線ＷＬ１，／ＷＬ１，ＷＬ２，／ＷＬ２…が配されており、列方向に並ぶメモリセル１０に共通の信号線を構成している。また、列方向には、ソース線ＳＬ１，ＳＬ２…が配され、列方向に並ぶメモリセル１０に共通の信号線を構成している。なお、ソース線ＳＬは、ワード線ＷＬ２本に１本づつ設けられている。
行方向（図面横方向）には、複数のビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４…が配されており、行方向に並ぶメモリセル１０に共通の信号線を構成している。
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図８を用いて説明する。
はじめに、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について説明する。書き換え対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。
まず、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。
次いで、ビット線ＢＬ１に、抵抗記憶素子１２をセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する。例えば図４の実線で示す特性を有する抵抗記憶素子の場合、例えば約１．５Ｖ程度のバイアス電圧を印加する。
これにより、ビット線ＢＬ１、抵抗記憶素子１２及びセル選択トランジスタ１４を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２の抵抗値ＲＨ及びセル選択トランジスタ１４のチャネル抵抗ＲＣＳに応じてそれぞれに分配される。
このとき、抵抗記憶素子１２の抵抗値ＲＨは、セル選択トランジスタのチャネル抵抗ＲＣＳに比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子１２に印加される。これにより、抵抗記憶素子１２は、高抵抗状態から低抵抗状態に変化する。
次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、ワード線ＷＬ１に印加する電圧をオフにし、セットの動作を完了する。
次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について説明する。書き換え対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。
まず、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。
次いで、ビット線ＢＬ１に、抵抗記憶素子１２をリセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する。例えば図４の実線で示す特性を有する抵抗記憶素子の場合、例えば約０．８Ｖ程度のバイアス電圧を印加する。
これにより、ビット線ＢＬ１、抵抗記憶素子１２及びセル選択トランジスタ１４を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２の抵抗値ＲＬ及びセル選択トランジスタ１４のチャネル抵抗ＲＣＳに応じてそれぞれに分配される。
このとき、セル選択トランジスタ１４のチャネル抵抗ＲＣＳは、抵抗記憶素子１２の抵抗値ＲＬよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子１２に印加される。これにより、抵抗記憶素子１２は、低抵抗状態から高抵抗状態に変化する。
リセット過程では、抵抗記憶素子１２が高抵抗状態に切り換わった瞬間、ほぼ全バイアス電圧が抵抗記憶素子１２に配分されるため、このバイアス電圧によって抵抗記憶素子１２が再度セットされることを防止する必要がある。このためには、ビット線ＢＬに印加するバイアス電圧は、セットに要する電圧よりも小さくしなければならない。
つまり、リセット過程では、セル選択トランジスタ１４のチャネル抵抗ＲＣＳが抵抗記憶素子１２の抵抗値ＲＬよりも十分に小さくなるように、セル選択トランジスタ１４のゲート電圧を調整するとともに、ビット線ＢＬに印加するバイアス電圧を、リセットに必要な電圧以上、セットに必要な電圧未満に設定する。
次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、ワード線ＷＬに印加する電圧をオフにし、リセットの動作を完了する。
本実施形態による不揮発性半導体記憶装置では、図８に示すように、ワード線ＷＬとソース線ＳＬとが列方向に配されており、一のワード線（例えばＷＬ１）に接続されたメモリセル１０は、同じソース線ＳＬ（例えばＳＬ１）に接続されている。したがって、上記リセット動作において複数のビット線ＢＬ（例えばＢＬ１〜ＢＬ４）を同時に駆動すれば、選択ワード線（例えばＷＬ１）に連なる複数のメモリセル１０を一括してリセットすることも可能である。
次に、図８に示す本実施形態による不揮発性半導体記憶装置の読み出し方法について説明する。読み出し対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。
まず、ワード線ＷＬ１に所定の電圧を印加し、セル選択トランジスタ１４をオン状態にする。ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。
次いで、ビット線ＢＬ１に、所定のバイアス電圧を印加する。このバイアス電圧は、抵抗記憶素子１２がいずれの抵抗状態にあるときも印加電圧によってセットやリセットが生じないように設定する。
ビット線ＢＬ１にこのようなバイアス電圧を印加すると、ビット線ＢＬ１には抵抗記憶素子１２の抵抗値に応じた電流が流れる。したがって、ビット線ＢＬ１に流れるこの電流値を検出することにより、抵抗記憶素子１２がどのような抵抗状態にあるかを読み出すことができる。
次に、本実施形態による不揮発性半導体装置の製造方法について図９乃至図１１を用いて説明する。
まず、シリコン基板２０内に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域を画定する素子分離膜２２を形成する。
次いで、シリコン基板２０の素子領域上に、通常のＭＯＳトランジスタの製造方法と同様にして、ゲート電極２４及びソース／ドレイン領域２６，２８を有するセル選択トランジスタを形成する（図９（ａ））。
次いで、セル選択トランジスタが形成されたシリコン基板２０上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜３０を形成する。
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜３０に、ソース／ドレイン領域２６，２８に達するコンタクトホールを形成する。
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、層間絶縁膜３０内に、ソース／ドレイン領域２６，２８に電気的に接続されたコンタクトプラグ３２，３４を形成する（図９（ｂ））。
次いで、コンタクトプラグ３２，３４が埋め込まれた層間絶縁膜３０上に、例えばＣＶＤ法により、プラチナ（Ｐｔ）膜を堆積する。
次いで、フォトリソグラフィ及びドライエッチングによりプラチナ膜をパターニングし、コンタクトプラグ３２を介してソース／ドレイン領域２６に電気的に接続されたソース線３６と、コンタクトプラグ３４を介してソース／ドレイン領域２８に電気的に接続された下部電極３８とを形成する（図９（ｃ））。
次いで、ソース線３６及び下部電極３８が形成された層間絶縁膜３０上に、例えばＣＶＤ法により、シリコン酸化膜を堆積する。
次いで、例えばＣＭＰ法により、ソース線３６及び下部電極３８の表面が露出するまでシリコン酸化膜を研磨して平坦化し、シリコン酸化膜よりなる層間絶縁膜４０を形成する（図１０（ａ））。
次いで、全面に、レーザアブレーション、ゾルゲル、スパッタ、ＭＯＣＶＤ等により、例えば膜厚６０ｎｍのＴｉＯｘ膜４２と、例えば膜厚６０ｎｍのＮｉＯｘ膜４４とを堆積する。
次いで、ＮｉＯｘ膜４４上に、例えばＣＶＤ法により、プラチナ膜４６を堆積する（図１０（ｂ））。
次いで、フォトリソグラフィ及びドライエッチングにより、プラチナ膜４６、ＮｉＯｘ膜４４及びＴｉＯｘ膜４２をパターニングし、ＴｉＯｘ膜４２よりなる抵抗記憶層４８、ＮｉＯｘ膜４４よりなる抵抗記憶層５０、プラチナ膜４６よりなる上部電極５２を形成する。これにより、下部電極３８、抵抗記憶層４８，５０及び上部電極５２よりなる抵抗記憶素子５４を形成する（図１０（ｃ））。
次いで、例えばＣＶＤ法によりシリコン酸化膜を堆積した後、例えばＣＭＰ法によりその表面を平坦化し、シリコン酸化膜よりなる層間絶縁膜５６を形成する。
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜５６に、抵抗記憶素子５４の上部電極５２に達するコンタクトホールを形成する。
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、層間絶縁膜５６内に、抵抗記憶素子５４の上部電極５２に電気的に接続されたコンタクトプラグ５８を形成する（図１１（ａ））。
次いで、コンタクトプラグ５８が埋め込まれた層間絶縁膜５６上に導電膜を堆積後、フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプラグ５８を介して抵抗記憶素子５４に接続されたビット線６０を形成する（図１１（ｂ））。
この後、必要に応じて更に上層の配線層を形成し、不揮発性半導体装置を完成する。
このように、本実施形態によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって高抵抗状態と低抵抗状態とを切り換える抵抗記憶素子において、抵抗記憶素子を構成する抵抗記憶層を異なる抵抗記憶材料よりなる積層構造にするので、書き込み動作時における電流値を大幅に低減することができる。これにより、高集積且つ低消費電力の不揮発性半導体記憶装置を構成することができる。
［第２実施形態］
本発明の第２実施形態による抵抗記憶素子及び不揮発性半導体記憶装置について図１２を用いて説明する。
なお、図１乃至図１１に示す第1実施形態による抵抗記憶素子及び不揮発性半導体記憶装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。
図１２本実施形態による不揮発性半導体記憶装置の構造を示す概略断面図である。
本実施形態による不揮発性半導体記憶装置の構造について図１２を用いて説明する。なお、本実施形態による不揮発性半導体記憶装置の平面構造及び回路図は、第1実施形態による不揮発性半導体記憶装置の場合と同様である。
シリコン基板２０には、素子領域を画定する素子分離膜２２が形成されている。シリコン基板２０の素子領域には、ゲート電極２４及びソース／ドレイン領域２６，２８を有するセル選択トランジスタが形成されている。
セル選択トランジスタが形成されたシリコン基板２０上には、ソース／ドレイン領域２６に電気的に接続されたコンタクトプラグ３２と、ソース／ドレイン領域２８に電気的に接続されたコンタクトプラグ３４とが埋め込まれた層間絶縁膜３０が形成されている。
コンタクトプラグ３２，３４が埋め込まれた層間絶縁膜３０上には、コンタクトプラグ３２を介してソース／ドレイン領域２６に電気的に接続されたソース線３６と、コンタクトプラグ３４を介してソース／ドレイン領域２８に電気的に接続された抵抗記憶素子５４とが形成されている。抵抗記憶素子５４は、図１２に示すように、下部電極３８と、ＴｉＯｘとＮｉＯｘとの混合層よりなる抵抗記憶層６２と、上部電極５２とを有している。
ソース線４６及び抵抗記憶素子５４が形成された層間絶縁膜３０上には、抵抗記憶素子５４に電気的に接続されたコンタクトプラグ５８が埋め込まれた層間絶縁膜４０，５６が形成されている。
コンタクトプラグ５８が埋め込まれ層間絶縁膜５６上には、コンタクトプラグ５８を介して抵抗記憶素子５４の上部電極５２に電気的に接続されたビット線６０が形成されている。
このように、本実施形態による不揮発性半導体記憶装置は、抵抗記憶素子５４の抵抗記憶層６２が、ＴｉＯｘとＮｉＯｘとの混合層により構成されていることに主たる特徴がある。
第１実施形態において示したスイッチング動作の促進効果は、抵抗記憶層中にスイッチング動作を促進する抵抗記憶材料が含まれていることが重要であり、必ずしも第１実施形態の場合のように抵抗記憶層を積層構造にする必要はない。すなわち、例えば本実施形態の場合のようにＴｉＯｘとＮｉＯｘとを含む混合層により抵抗記憶層６２を構成する場合にも、一方の抵抗記憶材料（本実施形態の構造の場合、ＴｉＯｘであると考えられる）がスイッチング動作を促進するように作用する。したがって、ＴｉＯｘとＮｉＯｘとを含む混合層により抵抗記憶層６２を構成することによっても、セット時及びリセット時の電流値を低減することができる。
ＴｉＯｘとＮｉＯｘとを含む混合層よりなる抵抗記憶層６２は、例えば同時スパッタ法等により形成することができる。
このように、本実施形態によれば、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって高抵抗状態と低抵抗状態とを切り換える抵抗記憶素子において、抵抗記憶素子を構成する抵抗記憶層を異なる抵抗記憶材料よりなる混合層にするので、書き込み動作時における電流値を大幅に低減することができる。これにより、高集積且つ低消費電力の不揮発性半導体記憶装置を構成することができる。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、抵抗記憶層がＴｉＯｘとＮｉＯｘとの積層構造、或いはＴｉＯｘとＮｉＯｘとを含む混合層よりなる抵抗記憶素子５４を用いたが、抵抗記憶素子の抵抗記憶層はこの積層構造に限定されるものではない。抵抗記憶層は、スイッチング動作を促進するための酸素を供給する酸素供給源としての役割を担う抵抗記憶材料を含むものであれば、上記実施形態に限定されるものではない。例えば、ＺｒＯｘとＮｉＯｘとの積層膜やＺｒＯｘとＮｉＯｘとを含む混合層についても上記実施形態と同様の効果を得ることができる。
本願発明に適用可能な抵抗記憶材料としては、ＴｉＯｘ、ＮｉＯｘ、ＹＯｘ、ＣｅＯｘ、ＭｇＯｘ、ＺｎＯｘ、ＷＯｘ、ＮｂＯｘ、ＴａＯｘ、ＣｒＯｘ、ＭｎＯｘ、ＡｌＯｘ、ＶＯｘ、ＳｉＯｘ等が挙げられる。積層構造の抵抗記憶層を構成するときは、これら材料の物性を考慮して、少なくとも１つが酸素供給源として作用するように、適宜組み合わせる。抵抗記憶層は、３層以上の積層構造、或いは３以上の抵抗記憶材料を含む混合層であってもよい。
また、本願発明の抵抗記憶素子は、抵抗記憶素子を用いた不揮発性半導体記憶装置に広く適用することができ、適用可能な不揮発性半導体記憶装置は図５乃至図８に示す本実施形態の構造に限定されるものではない。
また、上記実施形態では、抵抗記憶素子の下部電極３８及び上部電極５２をプラチナ膜により形成したが、イリジウム（Ｉｒ）その他の電極材料により構成するようにしてもよい。
本発明による抵抗記憶素子は、書き込み動作時における電流値を大幅に低減しうるものである。したがって、本発明による抵抗記憶素子は、高集積且つ低消費電力の不揮発性半導体記憶装置を構成するうえで極めて有用である。

Claims (9)

  1. 高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子であって、
    一対の電極と、
    前記一対の電極間に狭持され、第１の抵抗記憶材料と、前記第１の抵抗記憶材料とは異なる第２の抵抗記憶材料とを含む抵抗記憶層とを有し、
    前記第１の抵抗記憶材料は、前記抵抗記憶層の抵抗状態の変化を促進する材料である
    ことを特徴とする抵抗記憶素子。
  2. 請求項１記載の抵抗記憶素子において、
    前記抵抗記憶層は、前記第１の抵抗記憶材料よりなる第１の層と、前記第２の抵抗記憶材料よりなる第２の層とを有する
    ことを特徴とする抵抗記憶素子。
  3. 請求項２記載の抵抗記憶素子において、
    前記一対の電極のうち、前記第１の層側の前記電極は陰極であり、前記第２の層側の前記電極は陽極である
    ことを特徴とする抵抗記憶素子。
  4. 請求項１記載の抵抗記憶素子において、
    前記抵抗記憶層は、前記第１の抵抗記憶材料と前記第２の抵抗記憶材料との混合層である
    ことを特徴とする抵抗記憶素子。
  5. 請求項１乃至４のいずれか１項に記載の抵抗記憶素子において、
    前記第１の抵抗記憶材料はＴｉＯｘであり、前記第２の抵抗記憶材料はＮｉＯｘである
    ことを特徴とする抵抗記憶素子。
  6. 第１の電極と、前記第１の電極上に形成され、第１の抵抗記憶材料と、前記第１の抵抗記憶材料とは異なる第２の抵抗記憶材料とを含む抵抗記憶層と、前記抵抗記憶層上に形成された第２の電極とを有し、高抵抗状態と低抵抗状態とを記憶し、電圧の印加によって前記高抵抗状態と前記低抵抗状態とを切り換える抵抗記憶素子を有し、
    前記第１の抵抗記憶材料は、前記抵抗記憶層の抵抗状態の変化を促進する材料である
    ことを特徴とする不揮発性半導体記憶装置。
  7. 請求項６記載の不揮発性半導体記憶装置において、
    前記抵抗記憶素子の前記第１の電極に接続された選択トランジスタと、
    前記選択トランジスタのゲート電極に接続された第１の信号線と、
    前記抵抗記憶素子の前記第２の電極に接続された第２の信号線と
    を有する不揮発性半導体記憶装置。
  8. 請求項６又は７記載の不揮発性半導体記憶装置において、
    前記抵抗記憶層は、前記第１の電極上に形成された前記第１の抵抗記憶材料よりなる第１の層と、前記第１の層上に形成された前記第２の抵抗記憶材料よりなる第２の層とを有する
    ことを特徴とする不揮発性半導体記憶装置。
  9. 請求項６又は７記載の不揮発性半導体記憶装置において、
    前記抵抗記憶層は、前記第１の抵抗記憶材料と前記第２の抵抗記憶材料との混合層である
    ことを特徴とする不揮発性半導体記憶装置。
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