JP4198903B2 - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 174
- 230000015654 memory Effects 0.000 claims description 197
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 124
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 122
- 238000003860 storage Methods 0.000 claims description 118
- 239000012535 impurity Substances 0.000 claims description 70
- 229910052710 silicon Inorganic materials 0.000 claims description 57
- 239000010703 silicon Substances 0.000 claims description 57
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 54
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 44
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 44
- 239000000758 substrate Substances 0.000 claims description 33
- 238000012546 transfer Methods 0.000 claims description 14
- 230000005669 field effect Effects 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 7
- 239000000203 mixture Substances 0.000 claims description 7
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims 2
- 239000010410 layer Substances 0.000 description 262
- 230000000694 effects Effects 0.000 description 42
- 230000002093 peripheral effect Effects 0.000 description 38
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 33
- 229910052796 boron Inorganic materials 0.000 description 32
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 30
- 229910052751 metal Inorganic materials 0.000 description 26
- 239000002184 metal Substances 0.000 description 26
- 230000001133 acceleration Effects 0.000 description 24
- 238000005530 etching Methods 0.000 description 24
- 229920005591 polysilicon Polymers 0.000 description 24
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 23
- 238000001459 lithography Methods 0.000 description 23
- 238000000034 method Methods 0.000 description 22
- 230000005684 electric field Effects 0.000 description 20
- 238000004519 manufacturing process Methods 0.000 description 19
- 230000004048 modification Effects 0.000 description 19
- 238000012986 modification Methods 0.000 description 19
- 229910052698 phosphorus Inorganic materials 0.000 description 19
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 18
- 229910052785 arsenic Inorganic materials 0.000 description 18
- 238000009792 diffusion process Methods 0.000 description 18
- 239000011574 phosphorus Substances 0.000 description 18
- -1 arsenic ions Chemical class 0.000 description 17
- 238000005468 ion implantation Methods 0.000 description 16
- 238000002347 injection Methods 0.000 description 15
- 239000007924 injection Substances 0.000 description 15
- 238000002955 isolation Methods 0.000 description 14
- 238000000059 patterning Methods 0.000 description 14
- 150000002500 ions Chemical class 0.000 description 13
- 230000008569 process Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 12
- 238000012545 processing Methods 0.000 description 11
- 229910021417 amorphous silicon Inorganic materials 0.000 description 10
- 150000004767 nitrides Chemical class 0.000 description 10
- 229910021332 silicide Inorganic materials 0.000 description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 8
- 238000005452 bending Methods 0.000 description 7
- 239000013078 crystal Substances 0.000 description 7
- 230000001590 oxidative effect Effects 0.000 description 7
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 7
- 229910021342 tungsten silicide Inorganic materials 0.000 description 7
- 229910019001 CoSi Inorganic materials 0.000 description 6
- 229910016006 MoSi Inorganic materials 0.000 description 6
- 229910005883 NiSi Inorganic materials 0.000 description 6
- 229910008484 TiSi Inorganic materials 0.000 description 6
- 229910052787 antimony Inorganic materials 0.000 description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 230000005641 tunneling Effects 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 238000011156 evaluation Methods 0.000 description 5
- 229910052738 indium Inorganic materials 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 230000005484 gravity Effects 0.000 description 4
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 229920006395 saturated elastomer Polymers 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910003811 SiGeC Inorganic materials 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 230000014509 gene expression Effects 0.000 description 3
- 150000003376 silicon Chemical class 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- 230000007480 spreading Effects 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000009795 derivation Methods 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N titanium dioxide Inorganic materials O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
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- General Physics & Mathematics (AREA)
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- Ceramic Engineering (AREA)
- Non-Volatile Memory (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、MONOSメモリセルの消去特性を改善し、より高集積化を図ることができる半導体記憶装置に関する。
【０００２】
【従来の技術】
チャネルから絶縁膜を介してトンネル電流によって電荷蓄積層に電荷を注入してディジタルビットの情報を格納させ、その電荷量に応じたMOSFETのコンダクタンスに基づいて情報を読み出す不揮発性半導体メモリ(EEPROM)が開発されている。中でも、MONOSメモリは、SiN膜を電荷蓄積層として用いたメモリであり、例えば、ポリシリコンによって形成された浮遊ゲートを用いたメモリよりも低電圧書き込みまたは低電圧消去動作の可能性から盛んに研究されている。
【０００３】
MONOSメモリについては、例えば、米国特許第 6,137,718号（2000年10月24日発行）および米国特許第 6,040,995号（2000年3月21日発行）に開示されている。これらに開示されているMONOSメモリは、半導体基板、電荷を意図して通過させるシリコン酸化膜(第１のシリコン酸化膜）、シリコン窒化膜（電荷蓄積層）、前記窒化膜とゲート電極間の電流を阻止するシリコン酸化膜（第２のシリコン酸化膜）、ゲート電極の順に積層された構造を有する。
【０００４】
特に、米国特許第 6,137,718号に開示されたものでは、蓄積された電荷の保持特性を保ち、かつ消去時間を短縮するために、第２のシリコン酸化膜の膜厚と第１のシリコン酸化膜の膜厚の差を0.5(nm)から1(nm)の間に保ち、第２のシリコン酸化膜の膜厚と第１のシリコン酸化膜の膜厚を共に3(nm)以上に保ち、かつ、ゲート電極を1×1020(cm-3)以上のｐ型不純物を添加したｐ型ゲート電極材を用いることが開示されている。
【０００５】
しかし、本従来例では、第２のシリコン酸化膜の膜厚と第１のシリコン酸化膜の膜厚の差が小さいため、半導体基板から電荷蓄積層へ正孔注入を利用して消去動作を行う際に、ゲート電極から電荷蓄積層への電子の注入が生じてしまう。このため、消去電圧を大きくすると、ゲート電極からの電子の注入量の増加量が正孔注入量と同程度まで増加するため、消去しきい値が一定値以下より低下せず、十分に低下しない問題があった。このため、書き込みしきい値と消去しきい値との差を十分に確保することが困難であるという問題がある。
【０００６】
さらに、前記ｐ型MONOSメモリと同じゲート電極材を用いて同一基板上にMOSFETを形成した場合で、本従来例のようにゲート電極のｐ型不純物密度が1×1020(cm-3)以上と大きい場合には、別の問題を生じる。
【０００７】
ここで、p型不純物密度が1×1020(cm-3)以上と大きい場合には、「T.Aoyama,H.Arimoto,K.Horiuchi、"Boron diffusion in SiO2 Involving High-Concentration Effects"、Extended Abstracts of the 2000 Interenational Conference on Solid State Physics and Materials, Sendai, 2000, pp. 190-191.」で報告されているように、ゲート電極の堆積後に高温熱工程が印加されると、ゲートに添加したｐ型不純物がシリコン酸化膜中で異常拡散する。この結果、シリコン酸化膜の品質を劣化させ、特にシリコン酸化膜が20(nm)以下の場合には、報告のように、MOSFETの半導体基板にｐ型不純物が染み出す問題がある。この問題によって、MOSFETのしきい値電圧の制御が困難となり、特に低いしきい値のｐ型MOSFETを作成できない問題がある。
【０００８】
さらに、トンネル電流によって正孔を注入する場合には、第１のシリコン酸化膜の膜厚の下限が3(nm)と厚いため、正孔電流が小さくなり消去時間が増大する問題がある。
【０００９】
【発明が解決しようとする課題】
以上述べたように、従来のMONOSメモリセルでは、高速消去のために、消去電圧を大きくすると、消去しきい値が十分低下しない問題がある。
【００１０】
また、第１のシリコン酸化膜の膜厚の下限が3(nm)と厚いため、正孔電流が小さくなり消去時間が増大する問題がある。
【００１１】
本発明は、上記の問題を解決すべくなされたもので、その目的は、消去しきい値を十分低下させ、かつ高速消去動作可能なMONOSメモリセル構造の半導体記憶装置を提供することである。
【００１２】
【課題を解決するための手段】
この発明の半導体記憶装置は、第１の絶縁層、電荷蓄積層および第２の絶縁層の三層を含む積層構造のゲート絶縁膜と、前記ゲート絶縁膜上に形成された制御電極とを有し、電気的に情報を書き込み消去可能なメモリセルを含み、前記電荷蓄積層はシリコン窒化膜またはシリコン酸窒化膜またはAl2O3膜からなり、前記第１の絶縁層および第２の絶縁層はそれぞれシリコン酸化膜または前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜からなり、前記第２の絶縁層の厚さが5(nm)以上30(nm) 以下であり、前記制御電極は不純物密度が2×1019 (cm-3)よりも多く1×1020 (cm-3)よりも少ないｐ型不純物を含むｐ型半導体からなることを特徴とする。
【００１３】
この発明の半導体記憶装置は、第１の絶縁層、電荷蓄積層および第２の絶縁層の三層を含む積層構造のゲート絶縁膜と、前記ゲート絶縁膜上に形成された制御電極とを有し、電気的に情報を書き込み消去可能なメモリセルを含み、前記電荷蓄積層はシリコン窒化膜またはシリコン酸窒化膜からなり、前記第１の絶縁層および第２の絶縁層はそれぞれシリコン酸化膜または前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜からなり、前記第２の絶縁層の厚さが5(nm)以上30(nm) 以下であり、前記制御電極は不純物密度が2×1019 (cm-3)よりも多く1×1020 (cm-3)よりも少ないｐ型不純物を含むｐ型半導体からなり、前記半導体領域と前記制御電極との間に、前記半導体領域よりも制御電極の電圧が負になるような電圧を印加して、前記半導体領域と前記電荷蓄積層との間に電流を流すことによって、前記メモリセルのしきい値をより負にする動作を有し、前記半導体領域の電位を基準とした制御電極の電圧をＶpp(V)とし、前記積層構造のゲート絶縁膜をシリコン酸化膜で換算した全膜厚をｔeff (nm)とすると、-1.0×ｔeff ＜Ｖpp＜-0.7×ｔeff -1を満たすように前記電圧Ｖppの値が設定されることを特徴とする。
【００１４】
この発明の半導体記憶装置は、半導体基板上に形成された第１導電型の第１の半導体領域と、前記第１の半導体領域上に形成された第２導電型の第１ソース領域および第１ドレイン領域と、第１の絶縁層、電荷蓄積層および第２の絶縁層の三層を含む積層構造のゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１の制御電極とを有し、前記電荷蓄積層はシリコン窒化膜またはシリコン酸窒化膜またはAl2O3膜からなり、前記第１の絶縁層および第２の絶縁層はそれぞれシリコン酸化膜または前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜からなり、前記第２の絶縁層の厚さが5(nm)以上30(nm) 以下であり、前記第１の制御電極はｐ型不純物を含み、ｐ型不純物密度が２×1019(cm-3)よりも多く１×1020(cm-3)よりも少なく設定されているｐ型半導体からなり、電気的に情報を書き込み／消去可能なメモリセルトランジスタと、前記半導体基板上に形成された第２導電型の第２の半導体領域と、前記第２の半導体領域上に形成された第１導電型の第２ソース領域および第２ドレイン領域と、前記第２の半導体領域上に第３の絶縁層を介して形成され、ｐ型不純物を含み、型不純物密度が２×1019(cm-3)よりも多く１×1020(cm-3)よりも少なく設定されているｐ型半導体からなる第２の制御電極とを有するトランジスタとを具備したことを特徴とする。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明を実施の形態により詳細に説明する。
【００１７】
（第１の実施の形態）
図１は、本発明の半導体記憶装置のメモリセルの素子構造を示す断面図である。本実施形態のメモリセルは、従来例のものとに比較して、第２の絶縁層の厚さを5(nm)以上にした点と、ゲート電極をｐ型半導体によって構成した点が異なる。
【００１８】
すなわち、図１において、半導体基板上に形成され、例えば、ボロンまたはインジウムなどの不純物濃度が1014(cm-3)〜101 ９(cm-3)の間のｐ型シリコン半導体領域１に、例えば、0.5〜10(nm)の厚さからなるシリコン酸化膜またはオキシナイトライド膜からなる第１の絶縁層２が形成されている。ここで第１の絶縁層２の平面部の厚さをｔox1、シリコン酸化膜に対する比誘電率をεox1とする。
【００１９】
さらに、第１の絶縁層２の上部には、例えばシリコン窒化膜からなる電荷蓄積層３が3〜50(nm)の厚さで形成されている。この電荷蓄積層３の平面部の厚さをｔN、シリコン酸化膜に対する比誘電率をεNとする。この上に、例えば、厚さ5(nm)以上で、30(nm)以下の厚さでシリコン酸化膜またはオキシナイトライド膜からなるブロック絶縁膜（第２の絶縁層）４を介して、例えば、ボロンが1×1019(cm-3)〜1×1021(cm-3)の範囲で不純物が添加されたポリシリコン層からなるゲート電極５が10〜500(nm)の厚さで形成されている。そして、第１の絶縁層２、電荷蓄積層３および第２の絶縁層４は、ONO膜からなる三層の積層構造のゲート絶縁膜を構成している。
【００２０】
ここで、ポリシリコン層からなるゲート電極（制御電極）５のボロン濃度を1×1020(cm-3)以下とすることが、シリコン酸化膜中のボロンの異常拡散を防止し、同時に形成されるｐ型MOS電界トランジスタのしきい値を安定に形成するのに望ましい。また、ポリシリコン層からなるゲート電極５のボロン濃度を1×1019(cm-3)以上とすることが、ゲート電極の空乏化によって、ONO積層膜に加わる電界が小さくなり、消去時間が増大するのを防ぐのに望ましい。
【００２１】
ここで第２の絶縁層４の平面部の厚さをＴox2、シリコン酸化膜に対する比誘電率をεox2とする。
【００２２】
本実施の形態のメモリセルが従来のものに比較して特徴的なことは、第２の絶縁層４の膜厚ｔox2が5(nm)以上であるという点である。ここで、消去しきい値が一定値以下に低下しない現象を、以降、簡便のために、消去しきい値の飽和現象と呼ぶことにする。消去しきい値の飽和を防ぐためには、消去時に第２の絶縁層４をトンネルする電子電流を小さくすることが望ましい。ここで、ｔox2を5(nm)以上とすると、消去時に第２の絶縁層４に電界が印加された場合、ダイレクトトンネル電流ではなくFowler-Nordheim(FN)電流が流れ、より第２の絶縁層４に流れる電流を小さく保つことができ、シリコン酸化膜に対しては十分な厚さで望ましい。
【００２３】
また、第１の絶縁層としてシリコン酸化膜またはシリコン酸窒化膜を用いた場合には、正孔に対するバリア高さの方が電子に対するバリア高さよりも1(eV)以上高く、より薄膜化しないとトンネル現象が生じず、少なくとも3.2(nm)以下に薄膜化しないと消去に十分な正孔のトンネル電流は得られない。よって、半導体領域１からダイレクトトンネル現象を用いて正孔を電荷蓄積層３に注入するには、3.2(nm)以下にｔox1を設定するのがより望ましい。これらの関係より、ｔox2をｔox1＋1.8(nm)以上とすることが望ましい。
【００２４】
さらに、ゲート電極５上に、例えばWSi（タングステンシリサイド）、NiSi,MoSi,TiSi,CoSi、W、Alのいずれかからなるゲート電極５の金属裏打ち層６を10〜500(nm)の厚さで形成しても良い。金属裏打ち層６は複数のゲート電極５を低抵抗で接続するゲート配線を構成する。
【００２５】
また、この金属裏打ち層６上部には、例えば、シリコン窒化膜やシリコン酸化膜からなる絶縁膜７が5〜500(nm)の厚さで形成され、さらに、ゲート電極５の両側には、例えば2〜200(nm)の厚さのシリコン窒化膜またはシリコン酸化膜からなる側壁絶縁膜８が形成されている。この側壁絶縁膜８と絶縁膜７とによって、ゲート電極とソース、ドレイン領域、およびゲート電極とコンタクトや上部配線層との電気的絶縁が保たれている。
【００２６】
また、この側壁絶縁膜８を形成した状態でｐ型シリコン半導体領域１に対してｎ型不純物を例えばイオン注入することによって、ゲート電極５の両側面にｎ型のソース領域９およびドレイン領域１０が形成される。この際、側壁絶縁膜８が形成されていることで、ゲート電極５の端部でのイオン注入によるダメージを小さくすることができる。なお、コンタクトおよび上部配線層は本実施の形態の主要な構成要件でないため、図示を省略する。
【００２７】
なお、本実施の形態において、書き込みおよび消去時に印加される電界のばらつきによるしきい値の広がりを防止するために、半導体領域１とソース領域９との境界から半導体領域１とドレイン領域１０との境界までは、ゲート絶縁膜を構成する各層２、３、４の各膜厚がそれぞれ均一にされていることが望ましい。
【００２８】
ここで、図１では、ソース領域９およびドレイン領域１０、電荷蓄積層３およびゲート電極５により、電荷蓄積層３に蓄積された電荷量を情報量とするMONOS型EEPROMメモリセルが形成されており、ゲート長は、0.5(μｍ)以下0.01(μｍ)以上にされている。ソース領域９およびドレイン領域１０は、例えばリンや砒素、アンチモンを表面濃度が1017(cm-3)〜1021(cm-3)となるように、深さ10〜500(nm)の間で拡散またはイオン注入により形成される。
【００２９】
図２は、本実施の形態のメモリセルのデータ消去時におけるバンド図を示す。このデータ消去は、特に、ゲート電極から電子が注入される条件で行われる。
【００３０】
図において、１１は電荷蓄積層３に蓄積された電荷の分布状態を模式的に示したものであり、本例では消去が十分行われ正孔が蓄積された場合を考え、バンドが下に凸になっている場合を示している。勿論、蓄積された電荷の分布状態については、このような形状である必要はなく、以下の議論では基本的に電荷の重心（moment）位置のみが問題となる。
【００３１】
この図では、ｐ型半導体領域１に、例えば、5〜20(V)の間の電圧を加え、ソース領域およびドレイン領域を電位的に浮遊状態にし、ゲート電極の電圧を0(V)とした場合を示している。または、ソース領域およびドレイン領域、ｐ型半導体領域１を0(V)にし、ゲート電極の電圧を例えば、-5〜−20(V)としても良い。この場合には、ｐ型半導体領域１より、ダイレクトトンネル現象によって正孔が第１の絶縁層２を通過して注入される。ここで、ゲート電極からFNトンネル現象によって電子が注入される条件で、我々は、蓄積電荷の重心位置を、第２の絶縁層４と電荷蓄積層３との界面と近似すると、消去の飽和しきい値が、第１の絶縁層２に印加される電界Ｅox1が変化しても、第２の絶縁層４に印加される電界Ｅox2をほぼ一定と考えることが可能なことを新たに発見した。
【００３２】
ここで、まず、実験データから、消去状態において、Ｅox1とＥox2を導き出す式を示す。まず、消去時のｐ型半導体領域１を基準としたゲート電極のゲート電圧をＶpp、電荷蓄積層３の窒化膜に蓄積された電荷量をＱN、ＱNの電荷重心とゲート電極５までの単位面積あたり容量をＣ1とし、消去時の表面バンド曲がりをφs（図２で下方に曲がった状態を正とする）、ＱN＝０とした場合のゲート電極のフラットバンド電圧をＶFBiとしたとき、消去時には（１）式が成立する。
【００３３】
Ｖpp＝ｔeff×Ｅox＋ＶFBi＋φs−ＱN/Ｃ1 （１）
ここで、ＱNはｐ型半導体領域１と第１の絶縁層２との間の界面準位にトラップされた電荷量の絶対値よりも十分大きいとする。これは、現在試作または実用化されているメモリセルでは当然に充足することができる。（１）式でMONOSのONO積層膜のシリコン酸化膜に換算した実効膜厚がｔeffであり（２）式が成立する。
【００３４】
ｔeff＝ｔox1/εox1＋ｔN/εN＋ｔox2/εox2 （２）
ここで、消去後にｐ型半導体領域１のバンドベンディングがないようにして測定したフラットバンド電圧をＶFBとすると、Ｅoxもガウスの定理により０となるので、（１）式より、以下の式が成立する。
【００３５】
ＱN＝−Ｃ1×（ＶFB−ＶFBi） （３）
また、Ｅoxは（１）式および（３）式により、（４）式となる。
【００３６】
Ｅox＝（Ｖpp−ＶFBi−φs＋ＱN/Ｃ1）／ｔeff＝（Ｖpp−ＶFB−φs）／ｔeff
（４）
さらに、ガウスの定理により、Ｅox2は以下の式で導出される。
【００３７】
ここで、消去時にゲート電極から電荷蓄積層への電子注入が生じている場合のＱNの重心位置が、第２の絶縁層と電荷蓄積層との界面であると近似する。これは、電荷蓄積層となる窒化膜中の電気伝導において、正孔の移動度の方が電子の移動度よりも３倍以上大きいことが知られており、注入された電子の捕獲された電荷の重心測定から、MONOSにおいては、注入された側の界面のごく近傍に集中して捕獲されるという、我々の実験事実から導き出した合理的な前提である。この場合、シリコン酸化膜の誘電率をεoxとすると、Ｃ1はεox・εox2／ｔox2と表すことができる。
【００３８】
また、ＶFBiは、半導体領域１のフェルミエネルギーとゲート電極のフェルミエネルギーとの差であり、ｐ型半導体領域１とｎ型のゲート電極とではほぼ-1(V)、ｐ型半導体領域１とｐ型のゲート電極とではほぼ0(V)となる。正確には、半導体領域１とゲート電極の不純物密度から計算によって求めることができる。さらに、消去時の表面バンド曲がりφsは、ｐ半導体領域１に対しては電荷蓄積層側に電界が印加されるので、ほぼ0(V)と考えて良い。これらより、Ｅox、Ｅox2は（３）式および（５）式を用いて実験的に全て求めることができる。
【００３９】
図３は、図１のメモリセルにおいて、ｔox1を2.0(nm)以上3.5(nm)以下の範囲の値とし、ｔNを6〜20(nm)の範囲内で様々に変化させ、ｔox2を5〜10(nm)の範囲内で様々に変化させ、Ｖppを-8〜―20(V)の範囲内で様々に変化させた場合の消去パルス継続時間１秒の消去フラットバンド電圧から（３）式および（５）式を用いて求めたＥox1およびＥox2の値を示す。なお、この消去状態において、パルス継続時間0.1秒の消去フラットバンド電圧と比較し、しきい値差が±0.2(V)以内の値を飽和していると考えられる値として選別して用いている。
【００４０】
図３中の四角いシンボルはゲート電極としてリンを5×1019(cm-3)以上5×1020(cm-3)以下の範囲で添加したｎ型のゲート電極の場合を示し、丸いシンボルはボロンを1×1019(cm-3)以上1×1020(cm-3)以下の範囲で添加したｐ型のゲート電極の場合を示している。
【００４１】
一方、図４は、電荷重心を第１の絶縁層２と電荷蓄積層３との界面と仮定して求めたＥox1およびＥox2の値を示す。
【００４２】
図３および図４より、電荷ＱNの重心位置が窒化膜のいずれの位置であっても、Ｅox1が-6から−12(MV/cm)の範囲で変化しても、Ｅox2は僅かにしか変化しない。これは、第２の絶縁層を流れる電子電流がFowler-Nordheim(FN)トンネル電流であり、非常に強い電界依存性を有しているのに対して、第１の絶縁層を流れる正孔電流がダイレクトトンネル電流であり、FNトンネル電流よりも弱い電界依存性を有しているためである。よって、第１の絶縁層を流れる正孔電流を、例えば、ホットホール電流にした場合においても、ホットホール電流はトンネル電流よりもさらに弱い絶縁膜印加電界依存性を有しているので、Ｅox2が僅かにしか変化しない現象はさらに顕著となる。
【００４３】
さらに、図３において、ゲート電極の導電性が同一なグループ間では、消去しきい値が飽和時には、Ｅox1が変化してもＥox2はほとんど変化せず、ｐ型のゲート電極で−10(MV/cm)、ｎ型のゲート電極で-7(MV/cm)のほぼ一定値として近似できることを我々は新たに発見した。以後、この一定値を、ｐ型のゲート電極でＥox2p、ｎ型のゲート電極でＥox2nとする。逆に、Ｅox2を一定とし、上記モデルを用いることによって、飽和する消去フラットバンド値ＶFBを求めることができることを意味している。実際、（５）式を変形することにより以下の式で消去フラットバンド電圧ＶFBを求めることができる
図５は、第１の絶縁層と第２の絶縁層をシリコン酸化膜とし、電荷蓄積層をシリコン窒化膜とし、εox1＝εox2＝εN／２として、第１の絶縁層の膜厚を4(nm)、第２の絶縁層の膜厚をx(nm)、電荷蓄積層の膜厚を17-2x(nm)とした場合のＶFBの（６）式による計算値を示す。この条件は、ｔeffを一定として、ゲート電極５から半導体領域１に対するゲートドライブ特性や短チャネル効果を一定としており、この条件でＶppを一定とした場合、ＶFBが小さい程、消去が深く行えるのでより望ましい。
【００４４】
また、第１の絶縁層の膜厚を一定とし、第２の絶縁層の膜厚と電荷蓄積層のシリコン酸化膜に換算した実効膜厚の和を一定に保ったこの条件は、書き込み時の印加電界がほぼ同一となり、書き込み速度が等しくなる条件である。よって、書き込みおよび読み出しについては、ほぼ一定となる条件と言える。
【００４５】
図５において、実線はゲート電極がｐ型の場合を、破線はゲート電極がｎ型の場合を示しており、特にｐ型のゲート電極で、第２の絶縁層の膜厚を4.5(nm)、電荷蓄積層の膜厚を8(nm)とした場合を、先の米国特許第 6,040,995号の実施例の条件に従って太い実線で示している。米国特許第 6,040,995号の実施例ではＶppが−14(V)の場合が開示されている。この場合、ｐ型のゲート電極およびｎ型のゲート電極の両者とも第２の絶縁層を厚膜化するほど、ＶFBが上昇する領域（図５の領域▲２▼）に入り、ｔeffを一定としたまま第２の絶縁層を厚膜化してもＶFBを低下させることはできない。
【００４６】
一方、我々は、図５の領域▲１▼、つまり、ｐ型のゲート電極では第２の絶縁層を厚膜化するほどＶFBが低下し、ｎ型のゲート電極では第２の絶縁層を厚膜化するほど、ＶFBが上昇する領域が存在することを新たに見出した。この領域で、ｐ型のゲート電極を用いることにより、ｎ型のゲート電極を用いるよりも、第２の絶縁層を厚膜化することにより、効果的にＶFBを下げられることが判明した。なお、さらにＶppの絶対値が低い領域として、図５の領域▲３▼、つまり、ｐ型のゲート電極とｎ型のゲート電極とも第２の絶縁層を厚膜化するほどＶFBが低下する領域がある。
【００４７】
この領域▲３▼に比べ、領域▲１▼ではＶppの絶対値を上昇できるため、高速消去が可能で、かつ、ｐ型のゲート電極を用いることによってのみ、第２の絶縁層を厚膜化することにより、効果的にＶFBを下げることができる領域で、従来良く用いられているｎ型のゲート電極ではこの領域を用いることができない新たな消去電圧範囲領域であることが判明した。
【００４８】
ここで、（６）式より、領域▲１▼の上下限は、ｔeff一定で、ｔox2を変化してもＶFBが変化しない点を求めれば良い。ｐ型のゲート電極のＶFBiをＶFBip、ｎ型のゲート電極のＶFBiをＶFBinとして、領域▲１▼のＶppの範囲は次のようになる。
【００４９】
φs＋ｔeff×Ｅox2p＋ＶFBip＜Ｖpp＜φs＋ｔeff×Ｅox2n＋ＶFBin （７）
ここで、ｐ型半導体領域１の消去時のφsは0(V)、ｐ型半導体領域１およびゲート電極にシリコンを用いた場合には、ＶFBip、ＶFBinはそれぞれ0，-1(V)として良いので、ｔeffをｎｍ単位とし、Ｖppをvolt単位とすると、以下の式の範囲でＶppを設定すれば良い。
【００５０】
-1.0×ｔeff＜Ｖpp＜−0.7×ｔeff−１ （８）
ここで、ジクロロシランとアンモニアを用いて形成したシリコン窒化膜はシリコン酸化膜の２倍の誘電率を通常有し、第１の絶縁層と第２の絶縁層とにシリコン酸化膜を用いるとすると、（２）式と（８）式より、領域▲１▼のＶppの範囲を次のように求めることができる。
【００５１】
上記では、ｐ型半導体領域１と電荷蓄積層３との間に流れる電流の関係について示した。同様に、ｎ型のソース領域９またはドレイン領域１０と電荷蓄積層３との間に正孔電流を流して消去を行っても良い。この場合、ｔox1、ｔN、ｔox2としては、正孔電流を流すソース、ドレイン領域上の平面部の値を用いるのが合理的である。
【００５２】
図６は、本実施の形態のｐ型半導体領域１上の消去時で、特に、ゲート電極から電子が注入される条件でのバンド図を示す。この図では、少なくともｎ型のソース領域９またはドレイン領域１０のいずれかに、例えば、5〜20(V)の間の電圧を加え、半導体領域１の電圧は、電圧を印加したソース、ドレイン領域の電圧から0(V)の間とし、ゲート電極の電圧を-5〜−20(V)とした場合で、ソース、ドレイン領域とゲート電極との間に大きな電位差を印加した場合を示している。
【００５３】
消去はソース側またはドレイン側、およびソース、ドレイン両側のどちらで行っても構わないが、以後説明を簡略化するため、電荷蓄積層へ正孔を注入するように電圧を印加したソースまたはドレイン領域をソース、ドレイン領域として示すことにする。この場合には、ｎ型のソース、ドレイン領域９、１０の第１の絶縁層２に接した界面近傍で正孔が生じるほどバンド曲がりが生じ、ダイレクトトンネル現象によって正孔が第１の絶縁層２を通過して注入される。
【００５４】
この場合、（１）式から（９）式までを導出した議論がφs、ＶppおよびＶFB、ＶFBiの定義を置き換えることによりそのまま成立する。図６において、ｎ型のソース領域９またはドレイン領域１０の消去時の表面バンド曲がりをφsと置き換え、ｎ型のソース、ドレイン領域９、１０を基準とした消去ゲート電圧Ｖppと置き換え、第１の絶縁層に印加される電界Ｅoxおよび第２の絶縁層に印加される電界Ｅox2を矢印で示している。これらは、紙面下向きが正となるように符号を定めている。また、ＶFBiとしては、ＱN＝０とした場合のソース領域９またはドレイン領域１０を基準としたゲート電極のフラットバンド電圧と置き換え、消去後にｎ型のソース、ドレイン領域９、１０の第１の絶縁層との界面までの間にバンドベンディングがないようにして測定したフラットバンド電圧をＶFBと置き換える。
【００５５】
このようにすると、ＶFBiは、ソース、ドレイン領域９、１０のフェルミエネルギーとゲート電極５のフェルミエネルギーとの差であり、ｎ型のソース、ドレイン領域９、１０に対するｎ型のゲート電極でほぼ0(V)、ｎ型のソース、ドレイン領域９、１０に対するｐ型のゲート電極でほぼ1(V)となり、正確には、ｎ型のソース、ドレイン領域９、１０とゲート電極の不純物密度から計算によって求めることができる。
【００５６】
さらに、消去時の表面バンド曲がりφsは、消去時にｎ型のソース、ドレイン領域９、１０の第１の絶縁層に接した界面近傍で正孔が生じるほどバンド曲がりが生じているので、ソース、ドレイン領域に対してほぼ反転していると考えて良い。この場合には、φｓはほば-1(V)となると考えて良い。これらより、ｐ型のゲート電極では第２の絶縁層を厚膜化するほどＶFBが低下し、ｎ型のゲート電極では第２の絶縁層を厚膜化するほど、ＶFBが上昇する領域を（７）、（８）、（９）式の評価式でそのまま得られることがわかる。
【００５７】
これらの解析は、半導体領域１およびｎ型のソース、ドレイン領域９、１０それぞれ独立に成立する。よって、ｐ型半導体領域１ではなくｎ型半導体領域を用いた場合で、半導体領域１から電荷蓄積層３に正孔が注入される場合は、上記ｎ型のソース、ドレイン領域９、１０から電荷蓄積層３に正孔が注入される場合とまったく同じ議論が成立し、（７）、（８）、（９）式の評価式を用いることができる。
【００５８】
また、ｎ型半導体領域を用いた場合で、ｐ型のソース、ドレイン領域を形成し、ｐ型のソース、ドレイン領域から電荷蓄積層に正孔が注入される場合は、ｐ型半導体層から電荷蓄積層に正孔が注入される場合とまったく同じ議論が成立し、（７）、（８）、（９）式の評価式を用いることができる。
【００５９】
以上のように、ｎ型、ｐ型の電界効果トランジスタからなるメモリセルのいずれに対しても、（７）、（８）、（９）式の評価式の範囲で新たな消去電圧範囲が得られ、本発明の効果が得られることは明らかである。
【００６０】
以上のように、第１の実施の形態によるメモリセルでは、半導体領域１またはソース、ドレイン領域９、１０から電荷蓄積層３への正孔のダイレクトトンネル注入よる消去の際に、電荷蓄積層３を均一に全面消去することができ、かつ、生じた正孔電流をすべてトンネル注入に使えるため、注入効率が高く、消去時の消費電力を小さくできる利点を有する。
【００６１】
さらに、（１）〜（９）式までの導出は、半導体領域１から電荷蓄積層３への正孔注入の第１の絶縁層の電界に対する依存性が、ゲート電極５から電荷蓄積層３への電子でのFNトンネル電子注入よりも弱い依存性を有する場合に同様に生ずることはその原理から明らかである。よって、半導体領域１から電荷蓄積層３への正孔注入がホットホールによるものである変形例の場合は、ホットホールに対する第１の絶縁層２の障壁高さはホットにしないホールに対する障壁高さよりも遥かに小さい。このため、ダイレクトトンネルよりもさらに第１の絶縁層の電界に対する依存性が小さくなる。よって、当然に（７）、（８）、（９）式に示した評価式の範囲で新たな消去電圧範囲が得られ、本発明の効果が得られることは明らかである。
【００６２】
この場合、図１と同じ素子構造で、例えば、ソース、ドレイン領域９、１０とｐ型半導体領域１との間で生じたホットホールを第１の絶縁層２を通じて電荷蓄積層３に注入する場合には、ｎ型のソース領域９またはドレイン領域１０のいずれかに、例えば、5〜20(V)の間の電圧を加え、半導体領域１の電圧は例えば０（Ｖ）とし、ゲート電極５の電圧を0〜−15(V)の間とすればよい。
【００６３】
また、この場合、（７）、（８）、（９）式中のＶppとしては、半導体領域１の電圧を基準としたゲート電極の電圧をとれば良い。さらに、このホットホール注入による消去時においては、ｔox1は必ずしも3.2(nm)よりも小さい必要はなく、ｔox2がｔox1＋1.8(nm)以上である必要はない。
【００６４】
また、本ホットホールによる消去方法では、ソース、ドレイン領域およびゲート電極に印加する電圧を、前記ダイレクトトンネルによる消去方法よりも小さくすることができ、より低電圧で消去動作が実現できる。
【００６５】
本実施の形態によるメモリセルは以下のような効果を有する。
【００６６】
(1) 同じフラットバンド電圧ＶFBまで消去する場合に、半導体領域から電荷蓄積層への正孔注入を利用して消去動作を行う際に、ゲート電極から電荷蓄積層への電子注入を、第２の絶縁層の膜厚と第１の絶縁層の膜厚の差が小さい従来例よりも遥かに抑制することができる。よって、電荷蓄積層への正孔と電子の同時注入を防止することができる。例えば、絶縁膜および電荷蓄積層のトラップ増加や界面準位増加をより低減でき、信頼性を向上できる。
【００６７】
同時に、例えばONO積層膜のシリコン酸化換算の実効膜厚ｔeffと第１の絶縁層の膜厚を一定に保つことにより、書き込みは従来例と同じく一定に保つことができ、書き込み速度は低下させないようにできる。よって、書き込みしきい値と消去しきい値との差を十分に確保することができ、よりデータの信頼性を向上させることができる。
【００６８】
(2) 従来例と等しい第１の絶縁層の膜厚を用いた場合でも、従来例と等しい消去しきい値を実現するのに、より消去時のゲート電圧の絶対値を上昇させることができ、消去時間を短縮することができる。この際、第１の絶縁層の膜厚は一定なので、第１の絶縁層を通じて漏れる電荷量は増加せず、電子の保持特性は従来例と同じように保つことができる。同時に、ゲート電極としてｐ型の不純物を含むポリシリコンを用いているので、従来例のｎ型の不純物を含むポリシリコンを用いた場合に比べ、書き込み時にゲートの空乏化が生じず、低電圧で高速に書き込むことができる。
【００６９】
(3) ソース、ドレイン領域上で電荷蓄積膜が一部取り除かれている構造を有するので、この取り除かれた領域上では電荷蓄積が生じにくくなる。よって、電荷蓄積膜を形成する場合の、例えば、プロセス過程やソース、ドレイン領域の電圧を変化させた場合に生じる電荷蓄積量の変化を防止でき、ソース、ドレイン領域の抵抗をより一定に保つことができる。
【００７０】
(4) ソース領域、ｐ型半導体領域およびドレイン領域が形成される方向と直交する方向にゲート電極を配置形成することができる。よって、後述するように、隣接するメモリセルのソース領域およびドレイン領域を直列接続する構造、例えばNAND型構造を形成するのに適している。
【００７１】
勿論、図７の第１の実施の形態の変形例に示すように、ゲート電極５を形成し、その上に導電層１２、金属裏打ち層６を形成することにより、ソース領域９、半導体領域１およびドレイン領域１０が形成される方向と同一方向に、ゲート電極５と接続された制御線を形成することもできる。このような構造により、AND構造やVirtural Ground Array構造を形成することもできる。ここで、導電層１２は、例えばボロンが1×1019(cm-3)〜1×1021(cm-3)の範囲で添加され、10〜500(nm)の厚さで形成されたポリシリコン層であり、１３はシリコン酸化膜またはシリコン窒化膜からなる絶縁膜である。絶縁膜１３は、例えば、ソース、ドレイン領域９、１０の形成後に、隣接するゲート電極間で埋め込み形成することにより作成することができる。
【００７２】
（第２の実施の形態）
図８は、本発明の第２の実施の形態による半導体記憶装置のメモリセルの素子構造を示す断面図である。本実施の形態のメモリセルは、第１の実施の形態のメモリセルに対して、ソース領域９、半導体領域１およびドレイン領域１０が形成される方向と同一方向に、ポリシリコン層からなるゲート電極５と接続された金属裏打ち層６からなる制御線が延長形成される場合を示したものである。なお、図１と対応する箇所には図１と同一符号を付してその詳しい説明は省略する。
【００７３】
本実施の形態のメモリセルでは、例えばシリコン酸化膜からなる素子分離絶縁膜１４が、ソース、ドレイン領域９、１０上に自己整合的に形成されている点が図１のものとは異なっている。
【００７４】
本実施の形態のものにおいても、従来例に比較して、第２の絶縁層４の膜厚ｔox2を5(nm)以上にした点と、ゲート電極５をｐ型半導体によって構成した点が異なる。
【００７５】
図８において、例えば、ボロンまたはインジウムなどの不純物を1014(cm-3)から1019(cm-3)の間の濃度で含むｐ型半導体領域１に、例えば、0.5〜10(nm)の膜厚のシリコン酸化膜またはオキシナイトライド膜からなる第１の絶縁層２が形成されている。ここで第１の絶縁層２の平面部の厚さをｔox1、シリコン酸化膜に対する比誘電率をεox1とする。
【００７６】
第１の絶縁層２は、例えば、ストライプ状に加工され、その両側には、例えばシリコン酸化膜からなる素子分離絶縁膜１４が厚さ0.05〜0.5(μｍ)の範囲で形成されている。さらに、第１の絶縁層２の上部と、素子分離絶縁膜１４の上部の一部には、例えばシリコン窒化膜からなる電荷蓄積層３が3〜50(nm)の厚さで形成されている。この電荷蓄積層３の第１の絶縁層上の平面部の厚さをｔN、シリコン酸化膜に対する比誘電率をεNとする。
【００７７】
このような形状は、第１の絶縁層２を半導体領域１上に全面形成し、さらに電荷蓄積層３を全面堆積し、電荷蓄積層３をパターニングした後、酸化雰囲気によって、半導体領域１を酸化することによって得ることができる。
【００７８】
また、素子分離絶縁膜１４の下方の半導体領域１上には、例えばリンや砒素、アンチモンを表面濃度が1017(cm-3)〜1021(cm-3)となるように、深さ10〜500(nm)の間で拡散またはイオン注入して形成されたソース領域９およびドレイン領域１０が設けられている。これらソース領域９およびドレイン領域１０は、パターニングした電荷蓄積層３をマスクとして用いることにより素子分離絶縁膜１４と自己整合で形成することができる。
【００７９】
この上に、例えば、厚さ5(nm)以上で、30(nm)以下の厚さでシリコン酸化膜またはオキシナイトライド膜からなるブロック絶縁膜（第２の絶縁膜）４を介して、不純物として例えばボロンが1×1019(cm-3)〜1×1021(cm-3)の範囲で添加されたポリシリコン層からなるゲート電極５が10〜500(nm)の厚さで形成されている。ここで、ゲート電極５のボロン濃度を1×1020(cm-3)以下とすることが、シリコン酸化膜中のボロンの異常拡散を防止し、同時に形成されるｐ型のMOS電界トランジスタのしきい値を安定に形成するのに望ましい。また、ゲート電極５のボロン濃度を1×1019(cm-3)以上とすることが、ゲート電極の空乏化によって、ONO積層膜にかかる電界が小さくなり、消去時間が増大するのを防ぐのに望ましい。
【００８０】
ここで第２の絶縁層４の平面部の厚さをｔox2、シリコン酸化膜に対する比誘電率をεox2とする。
【００８１】
本発明が従来例に比較して特徴的なことは、ゲート電極５がｐ型であり、第２の絶縁層４の厚さｔox2が5(nm)以上となることである。消去しきい値の飽和を防ぐためには、消去時に第２の絶縁層４をトンネルする電流を小さくすることが望ましい。ここで、ｔox2を5(nm)以上とすると、消去時に第２の絶縁層４に電界が印加された場合、ダイレクトトンネル電流ではなくFowler-Nordheim(FN)電流が流れ、より第２の絶縁層４に流れる電流を小さく保つことができ、シリコン酸化膜に対しては十分な厚さで望ましい。
【００８２】
また、第１の絶縁層２にシリコン酸化膜またはシリコン酸窒化膜を用いた場合には、正孔に対するバリア高さの方が電子に対するバリア高さよりも1(eV)以上高く、より薄膜化しないとトンネル現象が生じず、少なくとも3.2(nm)以下に薄膜化しないと消去に十分な正孔のトンネル電流は得られない。よって、半導体領域１からダイレクトトンネル現象を用いて正孔を電荷蓄積層３に注入するには、ｔox1を3.2(nm)以下にするのがより望ましい。これらより、ｔox2をｔox1＋1.8(nm)以上とすることが望ましい。第２の絶縁層４は例えば、TEOSやHTOなど堆積シリコン酸化膜を用いてもよく、あるいは、電荷蓄積層３を酸化することによって得られるシリコン酸化膜またはシリコン酸窒化膜を用いてもよい。
【００８３】
さらに、ゲート電極５上に、例えばWSi（タングステンシリサイド）、NiSi,MoSi,TiSi,CoSi、W、Alのいずれかからなるゲート電極５の金属裏打ち層６を、10〜500(nm)の厚さで形成しても良い。金属裏打ち層６は複数のゲート電極５を低抵抗で接続するゲート配線を構成する。
【００８４】
また、金属裏打ち層６の上部には、例えば、シリコン窒化膜やシリコン酸化膜からなる絶縁膜７が5〜500(nm)の厚さで形成される。
【００８５】
なお、本実施の形態においても、書き込みおよび消去電界のばらつきによるしきい値の広がりを防止するために、半導体領域１とソース領域９との境界から半導体領域１とドレイン領域１０との境界までは、ONO積層膜を構成する第１の絶縁層２、電荷蓄積層３および第２の絶縁層４の各膜厚はそれぞれ均一にされていることが望ましい。
【００８６】
さらに、ｐ型半導体領域１と第１の絶縁膜２とが接する領域を挟んでｎ型のソース領域９およびドレイン領域１０が形成されている。これらソースおよびドレイン領域９、１０、電荷蓄積層３およびゲート電極５により、電荷蓄積層３に蓄積された電荷量を情報量とするMONOS型EEPROMメモリセルが形成されている。そして、ソース領域９とドレイン領域１０との間隔としては、0.5(μｍ)以下0.01(μｍ)以上とする。
【００８７】
本実施の形態のメモリセルでは、図１に示す第１の実施の形態のものと同様に先の(1)、(2)、(3)の効果に加え、以下のような効果がある。
【００８８】
(4) ソース領域９、半導体領域１およびドレイン領域１０が形成される方向と同一方向にゲート電極５が延長形成されている。よって、後述するように、隣接するメモリセルのソース領域およびドレイン領域を並列接続する構造、例えば、AND型やVirtual Ground Array構造を実現するのに適している。また、素子分離絶縁膜１４とソース、ドレイン領域９、１０および電荷蓄積層３を自己整合的に形成することができるので、それらの層間での合わせずれの余裕を確保する必要がなく、より高密度なメモリセルが実現できる。
【００８９】
（第２の実施の形態の変形例）
図９は、第２の実施の形態の変形例によるメモリセルの素子断面構造を示している。本変形例は、基本的には第２の実施の形態と同じであるが、第２の実施の形態に比較して素子分離絶縁膜１４が形成されておらず、素子分離されていない点が異なっている。
【００９０】
本変形例のメモリセルは、例えば、ｐ型半導体領域１上にソース、ドレイン領域９、１０をイオン注入によって形成し、第１の絶縁層２、電荷蓄積層３および第２の絶縁層４からなるゲート絶縁膜を半導体領域上に形成し、ゲート電極５を形成するためのポリシリコンおよび金属裏打ち層６を全面堆積した後、ゲート絶縁膜、ポリシリコンおよび金属裏打ち層６をパターニングすることによって形成することができる。各層および膜の膜厚条件については、第２の実施の形態で説明したものと同じ条件を用いればよいので省略する。
【００９１】
本変形例では、第１、第２の実施の形態における(1)、(2)の効果に加え、以下のような効果を得ることができる。
【００９２】
(5) ソース領域９、半導体領域１およびドレイン領域１０が形成される方向と同一方向にゲート電極５が形成されている。よって、後述するように、隣接するメモリセルのソース領域およびドレイン領域を並列接続する構造、例えば、AND型やVirtual Ground cell構造を実現するのに適している。また、素子分離絶縁膜が半導体領域１およびドレイン領域１０が形成される方向に形成されていないので、第１の絶縁層２、電荷蓄積層３および第２の絶縁層４の厚さが素子分離絶縁膜形成端で変化することがなく、より均一な厚さでメモリセルが実現できる。よって、書き込みおよび消去のしきい値分布もより小さくすることができる。
【００９３】
以上説明した本発明の第２の実施の形態およびその変形例によるメモリセルでは、第１の実施の形態のものと同じ印加電圧関係で消去動作を行うことができ、消去に際して第１の実施の形態のものと同様の効果を有するのは明らかである。
【００９４】
（第３の実施の形態）
上記第１および第２の実施の形態では、メモリセルのゲート電極としてｐ型半導体電極（ｐ型不純物を含むポリシリコン）を用いることで高速に消去可能なメモリセルについて説明した。
【００９５】
本実施の形態では、第１および第２の実施の形態で述べたｐ型半導体電極を用いたメモリセルと共に、表面チャネル型の周辺のｎ型MISFETとｐ型MISFETとが同一基板上に形成された半導体記憶装置について説明する。
【００９６】
図１０（ａ）は、第３の実施の形態による半導体記憶装置の素子断面構造を示している。なお、図１０（ａ）において、先の第１および第２の実施の形態と対応する箇所には同じ符号を付して、その詳しい説明は省略する。
【００９７】
図１０（ａ）に示した半導体記憶装置には、浅いｎ型ソース、ドレイン領域を有するｐ型ゲートMONOSからなるメモリセル２１と、これよりも深いソース、ドレイン領域を有したｎ型ゲートを有した表面チャネル型ｎ型MISFET２２と、メモリセル領域よりも深いソース、ドレイン領域を有したｐ型ゲートを有した表面チャネル型ｐ型MISFET２３とが同一基板上に集積されている。ここで、メモリセル２１は２つ隣接した状態で形成されている場合を示している。これは複数のメモリセルを直列接続したNAND型のメモリを想定しており、メモリは２つのみではなく、複数であればよい。なお、６０は各ゲート電極およびソース、ドレイン領域上に形成されたサリサイドである。
【００９８】
図１０（ａ）中のメモリセル２１は、先の第１および第２の実施の形態などで説明したように、第２の絶縁層の厚さが5(nm)以上にされかつゲート電極がｐ型不純物を含む半導体によって構成されている。
【００９９】
次に、図１０（ａ）に示される半導体記憶装置の製造方法を、図１０（ｂ）、図１１（ａ）、（ｂ）、図１２（ａ）、（ｂ）、図１３（ａ）、（ｂ）を参照して説明する。
【０１００】
まず、図１０（ｂ）に示すように、予め、不純物としてボロンを1014(cm-3)から1019(cm-3)の濃度で含む図示しないｐ型のシリコン基板上にレジストを塗布し、リソグラフィを行い、例えばリンまたは砒素、アンチモンなどのイオンを、例えば30〜1000(KeV)の加速エネルギー、1×1011〜1×1015(cm-2)のドーズ量で注入して、周辺ｐ型MISFET領域にｎ型ウェル３１を形成する。さらに同様に、ｐ型のシリコン基板にボロンまたはインジウムからなるイオンを、例えばボロンを使用する場合には100〜1000(KeV)の加速エネルギー、１×1011〜１×1015(cm-2)のドーズ量で注入して、メモリセル領域にｐ型ウェル３２を、周辺ｎ型MISFET領域にｐ型ウェル３３をそれぞれ形成する。ここで、メモリセル領域に形成されたｐ型ウェル３２は、第１および第２の実施の形態におけるｐ型半導体領域１に対応する。
【０１０１】
さらに、レジストを塗布後、リソグラフィを行い、不純物としてボロンを用いる場合には3〜50(KeV)、インジウムの場合には30〜300(KeV)の加速エネルギー、1×1011〜1×1014(cm-2)のドーズ量で、チャネルイオンとしてメモリセル領域および周辺ｎ型MISFET領域に注入する。
【０１０２】
この後、例えば、リソグラフィを行い、リンまたは砒素を3〜50(KeV)の加速エネルギー、1×1011〜1×1014(cm-2)のドーズ量で注入して、周辺ｐ型MISFET領域に形成されるトランジスタのしきい値を設定してもよい。
【０１０３】
続いて、ｐ型ウェル３２上にメモリセルトランジスタのトンネル絶縁膜となるシリコン酸化膜またはオキシナイトライド膜２Ａを0.5〜10(nm)の厚さで全面に形成し、その後、3〜50(nm)の厚さのシリコン窒化膜３Ａを形成し、さらにその上に5〜30(nm)の厚さのシリコン酸化膜またはオキシナイトライド膜４Ａを堆積する。
【０１０４】
さらに、メモリセル領域上をレジストで覆い、シリコン酸化膜またはオキシナイトライド膜２Ａ、シリコン窒化膜３Ａおよびシリコン酸化膜またはオキシナイトライド膜４Ａがメモリセル領域上に残るように選択的に除去した後、周辺トランジスタのゲート絶縁膜となるシリコン酸化膜またはオキシナイトライド膜３４を0.5〜20(nm)の厚さ形成する。これらの工程と前後して、例えば、シリコン酸化膜からなる素子分離領域３５を周辺ｎ型MISFET領域と周辺ｐ型MISFET領域に形成する。これら素子分離領域３５の深さは、例えば0.05〜0.5(μｍ)の深さとする。
【０１０５】
さらに、例えば、アモルファスシリコン膜または多結晶シリコン膜５Ａを厚さ10〜500(nm)で全面に堆積する。このシリコン膜５Ａは、意図的にｎ型またはｐ型不純物添加をしない膜であることが、後でｎ型およびｐ型の不純物を添加し両極性のゲート電極を形成するのに望ましい。次に、マスク材となるシリコン酸化膜または窒化膜７を厚さ10〜500(nm)で全面堆積する。この後、リソグラフィと異方性エッチングを行い、シリコン膜５Ａを垂直加工して、シリコン酸化膜またはオキシナイトライド膜３４およびシリコン酸化膜またはオキシナイトライド膜４Ａでエッチングを止めることにより、図１０（ｂ）の形状を得る。
【０１０６】
この際、ゲート側壁加工のエッチングをシリコン酸化膜またはオキシナイトライド膜４Ａで止めることは、電荷蓄積層となるシリコン窒化膜３Ａへの加工ダメージを小さくするのに望ましい。特に、メモリセルのゲート絶縁膜を構成する第２の絶縁膜（シリコン酸化膜またはオキシナイトライド膜４Ａ）の膜厚が5(nm)以上と厚い構造では従来例よりも容易にエッチングを止めることができる。
【０１０７】
この後、半導体基板の表面欠陥を減少させるために、酸化雰囲気中でアニールすることによって、例えば、厚さ2〜300(nm)のシリコン酸化膜を側壁絶縁膜８として形成する。この酸化工程に付加して,例えばTEOSやHTOからなるシリコン酸化膜やシリコン窒化膜を側壁絶縁膜８として堆積してもよい。この後、この側壁絶縁膜８をマスクとして、シリコン酸化膜またはオキシナイトライド膜２Ａ、シリコン窒化膜３Ａおよびシリコン酸化膜またはオキシナイトライド膜４Ａを選択的に除去して、メモリセルトランジスタに第１の絶縁層２、電荷蓄積層３および第１の絶縁層４を形成することにより図１１（ａ）に示すような構造が形成される。
【０１０８】
また、周辺ｎ型MISFET領域および周辺ｐ型MISFET領域では、アモルファスシリコン膜または多結晶シリコン膜５Ａによって周辺トランジスタのゲート電極５Ｂが形成される。
【０１０９】
さらに、レジスト３６を塗布し、少なくとも周辺ｐ型MISFET領域を覆うようにリソグラフィによりパターニングを行う。この後、リンまたは砒素イオンを例えば、1(eV)〜50(KeV)の加速エネルギー、1×1013〜5×1014(cm-2)のドーズ量で注入を行い、メモリセル領域および周辺ｎ型MISFET領域にｎ型のソース、ドレイン領域９（または１０）をそれぞれ形成する。この場合、後述するｐ型のソース、ドレイン領域を形成する際のイオン注入量よりも、イオン注入量を小さくすれば、このレジスト塗布のプロセスは不要であり、全面にイオン注入してもよい。この場合の加速エネルギーおよびドーズ量は、後に形成するｎ型のソース、ドレイン領域を形成する場合よりも小さい値とするのが、メモリセルの接合、拡散深さを浅くし、短チャネル効果を防ぐのに望ましい。このようにして、図１１（ｂ）の構造が形成される。
【０１１０】
さらに、レジスト３７を塗布し、メモリセル領域と周辺ｐ型MISFET領域を覆うようにリソグラフィによりパターニングを行った後、周辺ｎ型MISFET領域のｐ型ｐ型ウェル３３にリンまたは砒素イオンを注入してｎ型のソース、ドレイン領域９（または１０）よりも深いｎ型のソース、ドレイン領域３８を周辺ｎ型MISFET領域に形成して、いわゆるLDD構造またはextension領域を作成してもよい。この後、リンまたは砒素イオンを例えば、5(eV)〜50(KeV)の加速エネルギー、2×1013〜１×1015(cm-2)のドーズ量で注入を行い、ｎ型のソース、ドレイン領域３８を形成する。このソース、ドレイン領域３８を形成する際のドーズ量は、ソース、ドレイン領域９（または１０）を形成する場合より大きな値とするのが、周辺トランジスタのソース、ドレイン抵抗を下げ、電流駆動能力を増加させるのに望ましい。また、後述するｎ型のソース、ドレイン領域４３より小さな値とするのが、周辺トランジスタの短チャネル効果を防止するのに望ましい。このようにして図１２（ａ）のような形状を得る。
【０１１１】
さらに、レジスト３９を塗布し、メモリセル領域とｎ型MISFET領域を覆うようにリソグラフィによりパターニングを行って、いわゆるLDDまたはextension領域を作成してもよい。この後、ボロンまたはBF2 イオンを例えば、5(eV)〜50(KeV)の加速エネルギー、2×1013〜1×1015(cm-2)のドーズ量で注入を行い、ｐ型のソース、ドレイン領域４０を形成する。この際のドーズ量は、後述するｐ型のソース、ドレイン領域４５を形成する場合より小さな値とするのが、周辺トランジスタの短チャネル効果を防止するのに望ましい。このようにして図１２（ｂ）の形状を得る。
【０１１２】
この後、例えば、シリコン酸化膜またはシリコン窒化膜を、隣接するメモリセルの側壁絶縁膜の間隔の半分以上の厚さ、例えば、30〜200(nm)の範囲の厚さで堆積した後、異方性エッチングを行うことにより、側壁絶縁膜４１を形成する。この絶縁膜４１は、メモリセル間では、ゲート電極５の高さまで達するように残置され、以後の周辺トランジスタへのイオン注入の際に不純物イオンが注入されないようにする保護膜となる。また、浅いソース、ドレイン領域であるLDDまたはextension部よりも深い後述するソース、ドレイン領域４３、４５がゲート電極５に接近しないようにするための側壁となる。この側壁絶縁膜４１を形成する工程と前後して、ゲート電極５上に形成された絶縁膜７を取り除く。
【０１１３】
さらに、レジスト４２を塗布し、メモリセル領域とｐ型MISFET領域を覆うようにリソグラフィによりパターニングを行う。この後、リンまたは砒素イオンを例えば、1(eV)から50(keV)の範囲のエネルギーで1×1014(cm-2)から1×1016(cm-2)の範囲のドーズ量で注入を行い、ｎ型のソース、ドレイン領域４３を形成する。同時に、ｎ型MISFET領域のゲート電極５Ｂにｎ型不純物を添加し、ｎ型ゲート電極を形成することができる。このようにして図１３（ａ）の形状を得る。
【０１１４】
さらに、レジスト４４を塗布し、ｎ型MISFET領域を覆うようにリソグラフィによりパターニングを行う。この後、ボロンまたはBF2 イオンを例えば、1(eV)から50(keV)の範囲の加速エネルギーで1×1014(cm-2)から1×1016(cm-2)の範囲のドーズ量で注入を行い、ｐ型のソース、ドレイン領域４５を形成する。この際、注入イオンが、セル領域のｐ型ウェル３２に達しないように注入エネルギーを選択する。この工程で、同時に、メモリセル領域とｐ型MISFET領域のゲート電極５Ｂにｐ型不純物を添加し、ｐ型ゲート電極を形成することができる。このようにして図１３（ｂ）の形状を得る。この際、注入イオンとしてBF2 よりもボロンを用いる方が、ｎ型ウェル３１に対し、ゲート電極５Ｂに添加したボロンが染み出す現象が抑制され、望ましい。このようにして図１３（ｂ）の形状を得る。
【０１１５】
さらに、例えば、Ti,Co、Ni、Pdなどのシリサイドを作成する金属を、例えば、1〜40(nm)までの範囲内で全面に堆積した後、400〜1000(℃)の範囲の熱工程を加え、シリサイドを形成後、例えば、硫酸と過酸化水素溶液からなるエッチングにより残り金属を選択的にエッチングして、図１０（ａ）に示すように、いわゆるサリサイド６０を形成する。
【０１１６】
本実施の形態では、第１の実施の形態の効果に加え以下のような効果がある。
【０１１７】
(6) 浅いｎ型のソース、ドレイン領域を有したｐ型ゲート電極のMONOSと、これよりも深いソース、ドレイン領域を有したｎ型ゲート電極を有したｎ型MISFETおよびｐ型ゲート電極を有したｐ型MISFETを同一基板上に同時に集積している。よって、表面チャネル型のｐ型MISFETおよびｎ型MISFETをメモリセルと同時に作成することができ、短チャネル効果が優れ、電流駆動能力が高く、よりしきい値の低いトランジスタを作成できる。この結果、ｐ型MISFETの占有面積を縮小させることができ、電源電圧を低くしても動作するメモリセルおよび周辺回路が実現できる。
【０１１８】
(7) ｎ型ゲート電極を有したｎ型MISFETおよびｐ型ゲート電極を有したｐ型MISFETのソース、ドレイン領域の拡散深さを、MONOSセルトランジスタのソース、ドレイン領域の拡散深さよりも深く独立に制御でき、ソース、ドレイン領域の層抵抗を削減しつつ、セルトランジスタではより短チャネル効果を抑制することが可能となる。
【０１１９】
(8) 周辺トランジスタとメモリセル領域のゲート電極を同一プロセスで加工できる。よって、周辺トランジスタとメモリセルとのゲート形成時の合わせずれがなく、より高密度なメモリセルが実現できる。さらに、浅いｎ型のソース、ドレイン領域を有したｐ型ゲートMONOSと、ｐ型ゲート電極を有したｐ型MISFETのゲート電極に対するイオン注入を同一工程で行っているので、別工程で行った場合よりも工程数の増加を防ぐことができる。また、例えば、ゲート電極のｐ型不純物濃度を2×1019(cm-3)よりも多く1×1020(cm-3)よりも少なくすることによって、ｐ型ゲートを有したｐ型MISFETのゲートに添加したｐ型不純物がシリコン酸化膜中で異常拡散を生じず、シリコン酸化膜の品質を保ち、MOSFETが形成されるウェル領域にｐ型不純物が染み出す問題を防ぐことができる。よって、ｐ型不純物の染み出し量によってｐ型MISFETのしきい値ばらつきが増大する現象を防止することができる。
【０１２０】
(9) 周辺トランジスタの深いソース、ドレイン領域とゲート電極のイオン注入とを同一工程で行っているので、別工程で行った場合よりも工程の増加を防ぐことができる。
【０１２１】
(10) 図１０では、MONOSメモリセルに絶縁膜４１が形成されているので、メモリセルのゲートにｐ型の不純物を添加する工程で、メモリセルのソース、ドレイン領域にｐ型不純物が入らないようにできる。よって、薄いｎ型のソース、ドレイン領域と、ゲート空乏化を防ぐのに必要な濃いｐ型不純物濃度のゲート電極の両方をメモリセルで実現でき、より短チャネル効果に強く、電流駆動力の大きなメモリセルを実現できる。さらに、MONOSメモリセルのゲート電極上に選択的にシリサイドを作成する際に、メモリセルの浅いソース、ドレイン領域上にはシリサイドが形成されないので、ゲート抵抗を低減するのと同時に、浅いソース、ドレイン領域でのシリサイドに起因するリーク電流の発生を防ぐことができる。
【０１２２】
同時に、周辺トランジスタでは深いソース、ドレイン領域上にシリサイドを形成することができるので、リーク電流が少なく低抵抗なソース、ドレイン領域を形成することができる。
【０１２３】
（第３の実施の形態の変形例）
次に、図１４（ａ）、（ｂ）、図１５（ａ）、（ｂ）、図１６（ａ）、（ｂ）、図１７（ａ）、（ｂ）および図１８を用いて第３の実施の形態の変形例を説明する。本変形例では、ソース、ドレイン領域形成前に、ゲート電極に不純物添加が予めなされている点が第３の実施の形態と異なっている。
【０１２４】
まず、アモルファスシリコン膜または多結晶シリコン膜５Ａを厚さ10〜500(nm)で全面に堆積するまでの工程は第３の実施の形態と同じである。このシリコン膜５Ａは、意図的にｎ型またはｐ型の不純物を添加しない膜であることが、後の工程でｎ型およびｐ型の不純物を添加し、両極性のゲート電極を形成するのに望ましい。
【０１２５】
この後、レジスト４６を塗布し、ｎ型MISFET領域を覆うようにリソグラフィによりパターニングを行う。この後、ボロンまたはBF2 イオンを例えば、1(eV)〜50(keV)の範囲の加速エネルギーで、1×1014(cm-2)から1×1016(cm-2)の範囲のドーズ量で注入を行い、シリコン膜５Ａのメモリセルのゲート電極の部分およびｐ型MISFETのゲート電極の部分に対してｐ型不純物の添加を行う。なお、不純物イオンのゲート絶縁膜３４のつき抜けを防止するためには、BF2 イオンよりもボロンイオンを用いる方が望ましい。この際、イオンがシリコン酸化膜またはオキシナイトライド膜２Ａ、シリコン窒化膜３Ａおよびシリコン酸化膜またはオキシナイトライド膜４Ａからなる積層構造をつき抜けてｐ型ウェル３２にｐ型不純物が達することがないように、加速エネルギーを調整する。このようにして図１４（ａ）の形状を得る。
【０１２６】
さらに、レジスト４７を塗布し、メモリセル領域とｐ型MISFET領域を覆うようにリソグラフィによりパターニングを行う。この後、リンまたは砒素イオンを例えば、1(eV)〜50(keV)の範囲の加速エネルギーで1×1014(cm-2)から1×1016(cm-2)の範囲のドーズ量で注入を行い、シリコン膜５Ａのｎ型MISFETのゲート電極の部分に対してｎ型不純物の添加を行う。このようにして図１４（ｂ）の形状を得る。
【０１２７】
続いて、例えば、NiSi,MoSi,TiSi,CoSi、W、Alなどからなるゲート電極の金属裏打ち層６となる金属膜を10〜500(nm)の厚さで堆積する。さらに、マスク材となるシリコン酸化膜または窒化膜７を厚さ10〜500(nm)で全面に堆積する。この後、リソグラフィと異方性エッチングを行い、シリコン膜５Ａを垂直に加工し、シリコン酸化膜３４およびシリコン酸化膜またはオキシナイトライド膜４Ａでエッチングを止めることにより、図１５（ａ）の形状を得る。この際、ゲート側壁加工のエッチングをシリコン酸化膜またはオキシナイトライド膜４Ａで止めることにより、電荷蓄積層となるシリコン窒化膜３Ａへの加工ダメージを小さくするのに望ましく、特に、シリコン酸化膜またはオキシナイトライド膜４Ａの膜厚ｔox2が5(nm)以上と厚い構造では従来例よりも容易にエッチングを止めることができる。
【０１２８】
さらに、半導体基板の表面欠陥を減少させるために、酸化雰囲気中でアニールすることによって、例えば、厚さ2〜300(nm)のシリコン酸化膜を側壁絶縁膜８として形成する。この酸化工程に付加して、例えばTEOSやHTOからなるシリコン酸化膜やシリコン窒化膜を側壁絶縁膜８として堆積してもよい。この後、この側壁絶縁膜８をマスクとして、シリコン酸化膜またはオキシナイトライド膜２Ａ、シリコン窒化膜３Ａおよびシリコン酸化膜またはオキシナイトライド膜４Ａを選択的に除去して第１の絶縁層２、電荷蓄積層３および第２の絶縁層４を形成することで、図１５（ｂ）の構造が形成される。
【０１２９】
さらに、リンまたは砒素イオンを例えば、1(eV)〜50(keV)の範囲の加速エネルギーで1×1013(cm-2)〜1×1014(cm-2)の範囲のドーズ量で注入を行い、ｎ型のソース、ドレイン領域９（または１０）を形成する。ここで、このイオン注入量は、後で述べるｐ型拡散層５０を形成する場合のイオン注入量よりも小さくし、ｐ型MISFETのソース、ドレイン領域を形成するイオン注入によって、ｐ型のソース、ドレイン領域が確実に形成されるようにする。このドーズ量および加速エネルギーは、後で形成するｎ型のソース、ドレイン領域３８、４３を形成する場合よりも小さい値とするのが、メモリセルの接合深さを浅くし、短チャネル効果を防ぐのに望ましい。このようにして、図１６（ａ）の構造が形成される。
【０１３０】
次に、レジスト４８を塗布し、メモリセル領域とｐ型MISFET領域を覆うようにリソグラフィによりパターニングを行って、いわゆるLDDまたはextension領域を作成してもよい。この後、リンまたは砒素イオンを例えば、5(eV)〜50(keV)の範囲の加速エネルギーで2×1013(cm-2)〜1×1015(cm-2)の範囲のドーズ量で注入を行い、ｎ型のソース、ドレイン領域３８を形成する。このドーズ量は、ｎ型のソース、ドレイン領域９（または１０）を形成する際のドーズ量よりも大きな値とするのが、周辺トランジスタのソース、ドレイン抵抗を下げ、電流駆動能力を増加させるのに望ましい。また、後述するｎ型のソース、ドレイン領域４３を形成する際のドーズ量よりもより小さな値とするのが、周辺トランジスタの短チャネル効果を防止するのに望ましい。このようにして図１６（ｂ）の形状を得る。
【０１３１】
さらに、レジスト４９を塗布し、メモリセル領域とｎ型MISFET領域を覆うようにリソグラフィによりパターニングを行って、いわゆるLDDまたはextension領域を作成してもよい。この後、ボロンまたはBF2 イオンを例えば、5(eV)〜50(keV)の範囲の加速エネルギーで2×1013(cm-2)〜1×1015(cm-2)の範囲のドーズ量で注入を行い、ｐ型のソース、ドレイン領域５０を形成する。このドーズ量は、ｐ型のソース、ドレイン領域４５（図１３（ｂ）に図示）より小さな値とするのが、周辺トランジスタの短チャネル効果を防止するのに望ましい。このようにして図１７（ａ）の形状を得る。
【０１３２】
この後、例えば、シリコン酸化膜またはシリコン窒化膜を、隣接するメモリセルの側壁絶縁膜の間隔の半分以上の厚さ、例えば、30〜200(nm)の範囲の厚さで堆積した後、異方性エッチングを行うことにより、側壁絶縁膜４１を形成する。この絶縁膜４１は、メモリセル間では、メモリセルのゲート電極５の高さまで達するように残置され、以後の周辺トランジスタに対するイオン注入の際に、イオンがｐウェル３２に対して注入されないようにする保護膜となる。また、浅いソース、ドレイン接合であるLDDまたはextension部（３８、５０）よりも深いソース、ドレイン接合であるソース、ドレイン領域４３、４５がゲート電極に接近しないようにするための側壁となる。
【０１３３】
さらに、レジスト５１を塗布し、メモリセル領域とｐ型MISFET領域を覆うようにリソグラフィによりパターニングを行う。この後、リンまたは砒素イオンを例えば、1(eV)〜50(keV)の範囲の加速エネルギーで1×1014(cm-2)〜1×1016(cm-2)の範囲のドーズ量で注入を行い、ｎ型のソース、ドレイン領域４３を形成する。このようにして図１７（ｂ）の形状を得る。
【０１３４】
さらに、レジスト５２を塗布し、メモリセル領域とｎ型MISFET領域を覆うようにリソグラフィによりパターニングを行う。この後、ボロンまたはBF2 イオンを例えば、1(eV)〜50(keV)の範囲の加速エネルギーで1×1014(cm-2)〜1×1016(cm-2)の範囲のドーズ量で注入を行い、ｎ型のソース、ドレイン領域４５を形成する。このようにして図１８の形状を得る。この後、レジスト５２を除去して完成する。
【０１３５】
本変形例では、第１の実施の形態による効果および第３の実施の形態による効果の(6)、(7)、(8)に加え、以下のような効果を得ることができる。
【０１３６】
(11) 第３の実施の形態では、レジストを塗布せずにMONOSセルのソース、ドレイン領域を形成しているので、レジストを塗布する場合よりも工程数を減少できる。また、ゲート加工後は、セルの狭いスペース部でのレジスト開口が不要で、廉価な長い波長、例えば、i線で感光できるポジレジストを用いることができる。
【０１３７】
(12) 周辺トランジスタとメモリセル領域のｐ型のゲート電極の不純物濃度が等しいので、ゲート電極加工時のエッチングばらつきが生じにくく、第１の絶縁層２、電荷蓄積層３、第２の絶縁層４および側壁絶縁膜８に、ゲート電極加工時に与えるダメージも小さくできる。よって、より信頼性の高い半導体回路が実現できる。
【０１３８】
(13) 薄いｎ型のソース、ドレイン領域と、ゲート空乏化を防ぐのに必要な濃いｐ型不純物濃度のゲート電極の両方をメモリセルで実現でき、より短チャネル効果に強く、電流駆動力の大きなメモリセルを実現できる。
【０１３９】
（第４の実施の形態）
本実施の形態では、第１の実施の形態の変形例で述べたメモリセルと共に、表面チャネル型の周辺のｎ型MISFETとｐ型MISFETとが同一基板上に形成された半導体記憶装置について説明する。
【０１４０】
図１９（ａ）、（ｂ）は、第４の実施の形態による半導体記憶装置の素子断面構造を示している。本実施例では、メモリセル領域については、第２の方向と、第２の方向と交差し、ゲート電極を含む第１の方向についての断面も示している。第１の方向では、ゲート電極を共通とする２つのセルを示し、この方向において、ｎ型のソース、ドレイン領域９（または１０）が隣接するセル間で形成されている。図では示していないが、このｎ型のソース、ドレイン領域９（または１０）は、第２の方向に延長して形成され、第２の方向で隣接するメモリセルのソース、ドレイン領域に並列接続されている。ここで、メモリセルは２つ隣接した構造を示しているが、勿論２つではなく、複数であればよい。
【０１４１】
図１９（ａ）、（ｂ）に示した半導体記憶装置には、浅いｎ型のソース、ドレイン領域を有するｐ型ゲートMONOSからなるメモリセル２１と、これよりも深いソース、ドレイン領域を有したｎ型ゲートを有した表面チャネル型ｎ型MISFET２２と、メモリセル領域よりも深いソース、ドレイン領域を有したｐ型ゲートを有した表面チャネル型ｐ型MISFET２３とが同一基板上に集積されている。
【０１４２】
なお、４０´はｐ型のソース、ドレイン領域を形成する際に、メモリセル領域に同時に形成されるｐ型の拡散領域であり、６０は各ゲート電極およびソース、ドレイン領域上に形成されたサリサイドである。
【０１４３】
次に、図１９（ａ）、（ｂ）に示す半導体記憶装置の製造方法を、図２０（ａ）、（ｂ）〜図２５（ａ）、（ｂ）を参照して説明する。なお、メモリセルについては、図２０（ａ）、（ｂ）〜図２２（ａ）までは、第１の方向に沿った断面を示している。図２０（ａ）、（ｂ）〜図２１（ａ）、（ｂ）までは、第２の方向に沿った断面は図２２（ｂ）と同じなので省略する。さらに、図２２（ｂ）〜図２５（ｂ）までは、メモリセルについては、第２の方向に従った断面を示している。図２２（ｂ）〜図２５（ｂ）までは、第１の方向に沿った断面は図２２（ｂ）と同じなので省略する。
【０１４４】
まず、アモルファスシリコン膜または多結晶シリコン膜５Ａを厚さ10〜500(nm)で全面に堆積するまでは、第３の実施の形態と同じである。このシリコン膜５Ａは、意図的にｎ型またはｐ型不純物添加をしない膜であることが、後でｎ型およびｐ型の不純物を添加し、両極性のゲート電極を形成するのに望ましい。
【０１４５】
次に、マスク材となるシリコン酸化膜または窒化膜７を厚さ10〜500(nm)で全面に堆積する。この後、メモリセル領域について、リソグラフィと異方性エッチングを行い、シリコン膜を第２の方向に沿って線状に垂直に加工して、シリコン酸化膜３４およびシリコン酸化膜またはオキシナイトライド膜４Ａでエッチングを止めることにより、図２０（ａ）の形状を得る。この際、ゲート側壁加工のエッチングをシリコン酸化膜またはオキシナイトライド膜４Ａで止めることにより、電荷蓄積層３となるシリコン窒化膜３Ａへの加工ダメージを小さくするのに望ましく、特に、メモリセルのゲート絶縁膜を構成する第２の絶縁膜（シリコン酸化膜またはオキシナイトライド膜４Ａ）の膜厚が5(nm)以上と厚い構造では従来例よりも容易にエッチングを止めることができる。この際、図２０（ａ）に示すように、本実施の形態では、周辺トランジスタについてはリソグラフィ加工を行わなくてよい。
【０１４６】
さらに、半導体基板の表面欠陥を減少させるために、酸化雰囲気中でアニールすることによって、例えば、厚さ2〜300(nm)のシリコン酸化膜を側壁絶縁膜８として形成する。この酸化工程に付加して、例えばTEOSやHTOからなるシリコン酸化膜やシリコン窒化膜を側壁絶縁膜８として堆積してもよい。この後、この側壁絶縁膜８をマスクとして、シリコン酸化膜またはオキシナイトライド膜２Ａ、シリコン窒化膜３Ａおよびシリコン酸化膜またはオキシナイトライド膜４Ａを第１の方向で選択的に除去することより、図１０（ｂ）の構造が形成される。
【０１４７】
この後、リンまたは砒素イオンを例えば、1(eV)〜50(keV)の範囲の加速エネルギーで1×1013(cm-2)〜1×1015(cm-2)の範囲のドーズ量で全面に注入を行い、ｎ型のソース、ドレイン領域９（または１０）を形成する。この場合、周辺MISFET領域では、シリコン膜５Ａとシリコン酸化膜または窒化膜７とがパターニングされていないので、注入したイオンがシリコン酸化膜または窒化膜７に留まり、ｎ型ウェル３１およびｐ型ウェル３３には達しないため、選択的にメモリセル領域のソース、ドレイン領域９（または１０）が形成できる。この場合のドーズ量および加速エネルギーは、後で形成するｎ型のソース、ドレイン領域３８、４３よりも小さい値とするのが、メモリセルの接合深さを浅くし、短チャネル効果を防ぐのに望ましい。このようにして、図２１（ａ）の構造が形成される。
【０１４８】
この後、例えば、シリコン酸化膜またはシリコン窒化膜を、隣接するメモリセルの側壁絶縁膜の間隔の半分以上の厚さ、例えば、30〜200(nm)の範囲の厚さで堆積した後、異方性エッチングを行うことにより、側壁絶縁膜５３を形成する。この絶縁膜５３は、メモリセル間では、メモリセルのゲート電極の高さまで達するように残置され、以後の周辺トランジスタへのイオン注入の際に、セルトランジスタのソース、ドレイン領域に注入されないようにするための保護膜となる。このようにして、図２１（ｂ）の構造が形成される。
【０１４９】
この側壁絶縁膜５３を形成する工程の後、アモルファスシリコン膜または多結晶シリコン膜５Ａ上に形成された絶縁膜７を取り除く。さらに、アモルファスシリコン膜または多結晶シリコン膜５４を厚さ10〜500(nm)で全面に堆積する。このシリコン膜５４は、意図的にｎ型またはｐ型不純物添加をしない膜であることが、後でｎ型およびｐ型の不純物を添加し、両極性のゲート電極を形成するのに望ましい。このようにして、図２２（ａ）、（ｂ）の構造が形成される。
【０１５０】
ついで、メモリセル領域および周辺トランジスタについて、リソグラフィと異方性エッチングを行い、アモルファスシリコン膜または多結晶シリコン膜５Ａおよびアモルファスシリコン膜または多結晶シリコン膜５４を第１の方向に沿って線状に垂直に加工し、シリコン酸化膜３４およびシリコン酸化膜またはオキシナイトライド膜４Ａでエッチングを止めることにより、図２３（ａ）の形状を得る。この際、ゲート側壁加工のエッチングをシリコン酸化膜またはオキシナイトライド膜４Ａで止めることにより、電荷蓄積層３となるシリコン窒化膜３Ａへの加工ダメージを小さくするのに望ましく、特に、メモリセルのゲート絶縁膜を構成する第２の絶縁膜（シリコン酸化膜またはオキシナイトライド膜４Ａ）の膜厚が5(nm)以上と厚い構造では従来例よりも容易にエッチングを止めることができる。
【０１５１】
さらに、半導体基板の表面欠陥を減少させるために、酸化雰囲気中でアニールすることによって、例えば、厚さ2〜300(nm)のシリコン酸化膜を側壁絶縁膜５３として形成する。この際、ゲート電極上も酸化され、上部絶縁膜５５が厚さ2〜300(nm)の範囲で形成される。この酸化工程に付加して、例えばTEOSやHTOからなるシリコン酸化膜やシリコン窒化膜を側壁絶縁膜５３として堆積してもよい。この後、この側壁絶縁膜５３をマスクとして、シリコン酸化膜またはオキシナイトライド膜２Ａ、シリコン窒化膜３Ａおよびシリコン酸化膜またはオキシナイトライド膜４Ａを選択的に除去して、メモリセルトランジスタに第１の絶縁層２、電荷蓄積層３および第１の絶縁層４を形成し、図２３（ｂ）に示すような構造が形成される。
【０１５２】
さらに、レジスト５６を塗布し、メモリセル領域とｐ型MISFET領域を覆うようにリソグラフィによりパターニングを行って、いわゆるLDDまたはextension領域を作成してもよい。この後、リンまたは砒素イオンを例えば、5(eV)〜50(keV)の範囲の加速エネルギーで2×1013(cm-2)〜1×1015(cm-2)の範囲のドーズ量で注入を行い、ｎ型のソース、ドレイン領域３８を形成する。この際のドーズ量は、ｎ型のソース、ドレイン領域９（または１０）を形成する場合よりも大きな値とするのが、周辺トランジスタのソース、ドレイン抵抗を下げ、電流駆動能力を増加させるのに望ましい。また、後述するｎ型のソース、ドレイン領域４３を形成する場合より小さな値とするのが、周辺トランジスタの短チャネル効果を防止するのに望ましい。このようにして図２４（ａ）の形状を得る。
【０１５３】
さらに、レジスト５７を塗布し、ｎ型MISFET領域のみを覆うようにリソグラフィによりパターニングを行って、いわゆるLDDまたはextension領域を作成してもよい。この後、ボロンまたはBF2 イオンを例えば、5(eV)〜50(keV)の範囲の加速エネルギーで2×1013(cm-2)〜1×1015(cm-2)の範囲のドーズ量で注入を行い、p型のソース、ドレイン領域４０および拡散領域４０´を形成する。この際のドーズ量は、後述するｐ型のソース、ドレイン領域４５を形成する場合よりも小さな値とするのが、周辺トランジスタの短チャネル効果を防止するのに望ましい。同時に、メモリセル領域の第２の方向に沿ったｐ型ウェル３２上にもｐ型不純物が注入され、ｐ型の拡散領域４０´が形成される。このｐ型拡散領域４０´は、メモリセル領域で隣接するｎ型のソース、ドレイン領域９（または１０）相互間のいわゆるパンチスルーストッパーとなる。このようにして図２４（ｂ）の形状を得る。
【０１５４】
この後、例えば、シリコン酸化膜またはシリコン窒化膜を、隣接するメモリセルの側壁絶縁膜の間隔の半分以上の厚さ、例えば、30〜200(nm)の範囲の厚さで堆積した後、異方性エッチングを行うことにより、側壁絶縁膜４１を形成する。この絶縁膜４１は、メモリセル間では、メモリセルのゲート電極５の高さまで達するように残置され、以後の周辺トランジスタに対するイオン注入の際に、イオンが注入されないようにする保護膜となる。また、浅いソース、ドレイン接合であるLDDまたはextension部（３８、５０）よりも深いソース、ドレイン接合であるソース、ドレイン領域４３、４５が、ゲート電極に接近しないようにするための側壁となる。この側壁絶縁膜４１を形成する工程と前後して、ゲート電極５上に形成された絶縁膜５５を取り除く。
【０１５５】
さらに、レジスト５８を塗布し、メモリセル領域とｐ型MISFET領域を覆うようにリソグラフィによりパターニングを行う。この後、リンまたは砒素イオンを例えば、1(eV)〜50(keV)の範囲の加速エネルギーで1×1014(cm-2)〜1×1016(cm-2)の範囲のドーズ量で注入を行い、ｎ型のソース、ドレイン領域４３を形成する。同時に、ｎ型MISFET領域のゲート電極５Ｂにｎ型不純物を添加し、ｎ型ゲート電極をすることができる。このようにして図２５（ａ）の形状を得る。
【０１５６】
さらに、レジスト５９を塗布し、ｎ型MISFET領域を覆うようにリソグラフィによりパターニングを行う。この後、ボロンまたはBF2 イオンを例えば、1(eV)〜50(keV)の範囲の加速エネルギーで1×1014(cm-2)〜1×1016(cm-2)の範囲のドーズ量で注入を行い、p型のソース、ドレイン領域４５を形成する。この際、注入イオンが、メモリセル領域のｐ型ウェル３２に達しないように加速エネルギーを選択する。この工程で、同時に、メモリセル領域とｐ型MISFET領域のゲート電極にｐ型不純物を添加し、ｐ型ゲート電極とすることができる。この際、注入イオンとしてBF2 よりもボロンを用いる方が、ゲート電極に添加したボロンがｎ型ウェル３１に染み出す現象が抑制され望ましい。このようにして図２５（ｂ）の形状を得る。
【０１５７】
この後は、例えば、Ti,Co、Ni、Pdなどのシリサイドを作成する金属を、例えば、1〜40(nm)までの範囲内で、全面に堆積後、400〜1000(℃)の範囲の熱工程を加えてシリサイドを形成した後、例えば,硫酸と過酸化水素溶液からなるエッチングにより残りの金属を選択的にエッチングし、図１９（ａ）、（ｂ）に示されるようにいわゆるサリサイド６０を形成する。
【０１５８】
本実施の形態では、第１の実施の形態の変形例による効果と、第２の実施の形態による効果、および第３の実施の形態の(6)、(7)、(8)、(9)、(10)の効果に加え、以下のような効果を得ることができる。
【０１５９】
(14) メモリセル領域はゲート電極５の直線状のパターンと、アモルファスシリコン膜または多結晶シリコン膜５４の直線状のパターンとの交差領域でメモリセルを自己整合的に形成でき、最小配線ピッチで規定される非常に高密度なセルを実現できる。さらに、電荷畜積層３がｐ型ウェル３２、ｎ型のソース、ドレイン領域９（または１０）、およびｐ型拡散領域４０´と合わせずれなく形成することができ、より均一な電荷蓄積層とｐ型ウェル３２との容量を実現できる。これにより、メモリセルの容量ばらつきやメモリセル間の容量ばらつきを低減することができる。
【０１６０】
（第５の実施の形態）
図２６、図２７および図２８は本発明の第５の実施の形態に係る半導体記憶装置の構造を示す。本実施の形態は、前記各実施の形態で説明したメモリセルを直列に接続したNANDセルアレイについて示したものである。なお、第１ないし第４の実施の形態と対応する箇所には同じ符号を付してその説明は省略する。
【０１６１】
図２６（ａ）は１個のメモリブロック７０の回路図であり、図２６（ｂ）は図２６（ａ）のメモリブロック７０を３つ並列した場合の平面図を示している。なお、図２６（ｂ）では、セル構造をわかりやすくするために、ゲート制御線となる金属裏打ち層６よりも下の構造のみを示している。また、図２７は図２６（ｂ）中のＢ−Ｂ´線に沿った素子断面構造を示し、図２８は図２６（ｂ）中のＡ−Ａ´線に沿った素子断面構造を示している。
【０１６２】
図２６（ａ）おいて、例えばシリコン窒化膜やシリコン酸窒化膜を電荷蓄積層とした電界効果トランジスタからなる不揮発性メモリセルM0〜M15が直列に接続され、一端が選択トランジスタS1を介してデータ転送線BLに接続されている。また他の一端は選択トランジスタS2を介して共通ソース線SLに接続されている。また、それぞれのトランジスタは、同一のウェル上に形成されている。
【０１６３】
図２７および図２８において、ｐ型シリコン基板７１上にはｎ型ウェル７２が形成され、さらにｎ型ウェル７２上には、例えばボロン不純物濃度が1014(cm-2)〜1019(cm-2)の間のｐ型ウェル７３が形成されている。ｐ型ウェル７３には、例えば0.5〜10(nm)の厚さからなるシリコン酸化膜またはオキシナイトライド膜からなる第１の絶縁層２を介して、例えばシリコン窒化膜、シリコン酸窒化膜からなる電荷蓄積層３が3〜50(nm)の厚さで形成されている。この上に、例えば、厚さ5〜30(nm)の間のシリコン酸化膜からなる第２の絶縁層４を介して、例えばｐ型ポリシリコン層からなるゲート電極５が形成されている。さらに、この上に、WSi（タングステンシリサイド）とポリシリコンとのスタック構造、または、W,NiSi,MoSi,TiSi,CoSiとポリシリコンのスタック構造からなる金属裏打ち層６がゲート制御線として10〜500(nm)の厚さで形成されている。このような構造のメモリセルとしては、第１の実施の形態ないし第４の実施の形態で説明したメモリセルを用いればよい。
【０１６４】
金属裏打ち層６からなるゲート制御線は、図２６（ｂ）に示すように、隣接するメモリセルブロック相互で接続されるように紙面左右方向にブロックの境界まで延長して形成されており、データ選択線WL0〜WL15および選択ゲート制御線SSL、GSLを形成している。なお、ｐ型ウェル７３はｎ型ウェル７２によってｐ型シリコン基板７１と分離されているので、ｐ型ウェル７３にはｐ型シリコン基板７１とは独立して電圧を印加することができる。このような構造は、消去時の昇圧回路の負荷を減らし、消費電力を抑えるためには望ましい。
【０１６５】
また、シリコン酸化膜からなる素子分離絶縁膜７４が形成されていない領域上には、ｐ型ウェル７３が自己整合的に形成されている。これは、例えば、ｐ型ウェル７３に第１の絶縁層２、電荷蓄積層３および第２の絶縁層４を形成するための層を全面堆積した後、パターニングしてｐ型ウェル７３に達するまで、ｐ型ウェル７３を例えば0.05〜0.5(μm)の深さエッチングし、絶縁膜７４を埋め込むことで形成することができる。
【０１６６】
ゲート電極５の両側には、例えば5〜200(nm)の厚さのシリコン窒化膜またはシリコン酸化膜からなる絶縁膜８を挟んでソース、ドレイン領域９（または１０）が形成されている。これらソース、ドレイン領域９（または１０）と電荷蓄積層３、ゲート電極５により、MONOS型不揮発性EEPROMセルが形成されており、電荷蓄積層のゲート長としては、0.5(μm)以下0.01(μm)以上とする。これらソース、ドレイン９（または１０）としては、例えばリンや砒素、アンチモンを表面濃度が1017(cm-3)〜1021(cm-3)となるように深さ10〜500(nm)の間で形成されている。
【０１６７】
さらに、これらソース、ドレイン９（または１０）はメモリセル同士で直列に接続され、NAND接続が実現されている。また、図において、６(SSL)、６(SL)は、それぞれSSLおよびGSLに相当するブロック選択線であり、MONOS型EEPROMのゲート制御線（金属裏打ち層６）と同層の導電体層で形成されている。これらゲート電極５は、例えば3〜15(nm)の厚さのシリコン酸化膜またはオキシナイトライド膜からなるゲート絶縁膜３４SSLおよび３４GSLを介してｐ型ウェル７３と対向し、MOSトランジスタを形成している。ここで、ゲート電極５SSLおよび５GSLのゲート長は、メモリセルのゲート電極のゲート長よりも長く、例えば、1(μm)以下0.02(μm)以上で形成することにより、ブロック選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる。
【０１６８】
ここで、ゲート電極５SSLおよび５GSLはメモリセルと同じｐ型電極とすることにより、メモリセルのゲート電極とSSL、GSLのゲートとで不純物の相互拡散による空乏化を防ぐことができ、かつ工程を削減でき望ましい。
【０１６９】
また、ゲート電極５SSLの片側に形成されたｎ型のソース、ドレイン領域９ｄは、例えば、タングステンやタングステンシリサイド、チタン、チタンナイトライド、またはアルミニウムからなるデータ転送線７４(BL)とコンタクト７５ｄを介して接続されている。ここで、データ転送線７４(BL)は、隣接するメモリセルブロックで接続されるように、図２６（ｂ）の紙面上下方向にブロック境界まで形成されている。一方、ゲート電極５GSLの片側に形成されたソース、ドレイン領域９ｓは、コンタクト７５ｓを介してソース線となる共通ソース線SLと接続されている。この共通ソース線SLは、隣接するメモリセルブロックで接続されるように図２６（ｂ）の紙面左右方向にブロック境界まで形成されている。勿論、ｎ型のソース、ドレイン領域９ｓを紙面左右方向にブロック境界まで形成することにより、共通ソース線としてもよい。
【０１７０】
BLコンタクトおよびSLコンタクトとしては、例えばｎ型またはｐ型にドープされたポリシリコンやタングステン、およびタングステンシリサイド、Al、TiN、Ｔiなどが充填されて、導電体領域となっている。さらに、共通ソース線SLおよびデータ転送線BLと前記トランジスタとの間には、例えばシリコン酸化膜やシリコン窒化膜などからなる層間膜７６によって充填されている。さらに、データ転送線BLの上部には、例えばシリコン酸化膜やシリコン窒化膜、またはポリイミドらなる絶縁膜保護層７７や、図示していないが、例えば、W,AlやCuからなる上部配線が形成されている。
【０１７１】
本実施例では、第１の実施の形態から第４の実施の形態までの効果に加え、ｐ型ウェル７３を共通としておりウェルからトンネル注入によって複数セルを同時に消去することが可能となるため、消去時の消費電力を抑制しつつ、多ビットを一括で高速消去することが可能となるという効果が得られる。
【０１７２】
（第６の実施の形態）
図２９（ａ）、（ｂ）および図３０（ａ）、（ｂ）は本発明の第６の実施の形態に係る半導体記憶装置の構造を示す。本実施の形態は、前記各実施の形態で説明したメモリセルを直列に接続したANDセルアレイについて示したものである。なお、第１ないし第４の実施の形態と対応する箇所には同じ符号を付してその説明は省略する。
【０１７３】
図２９（ａ）は１個のメモリブロック８０の回路図である。図２９（ａ）において、例えばシリコン窒化膜やシリコン酸窒化膜を電荷蓄積層とした電界効果トランジスタからなる不揮発性メモリセルM0〜M15が電流端子を並列に接続され、一端がブロック選択トランジスタS1を介してデータ転送線BLに接続され、他の一端がブロック選択トランジスタS2を介して共通ソース線SLに接続されている。また、それぞれのトランジスタは、同一のウェル上に形成されている。ｎをブロックインデックス（自然数）とすると、それぞれのメモリセルM0〜M15のゲート電極はデータ選択線WL0〜WL15に接続されている。また、データ転送線に沿った複数のメモリセルブロックから１つのメモリセルブロックを選択してデータ転送線に接続するため、ブロック選択トランジスタS1のゲート電極はブロック選択線SSLに接続されている。さらに、ブロック選択トランジスタS2のゲート電極はブロック選択線GSLに接続されている。このような接続により、いわゆるAND型メモリセルブロック８０が形成される。
【０１７４】
ここで、本実施の形態では、ブロック選択ゲートの制御配線SSLおよびGSLがメモリセルの制御配線WL0〜WL15と同じ層の配線で形成されている。またメモリセルブロック８０には、ブロック選択線は少なくとも1本以上あればよく、データ選択線と同一方向に形成されることが、高密度化には望ましい。
【０１７５】
本実施の形態では、メモリセルブロック８０内に１６＝２4 個のメモリセルが接続されている場合を例示したが、データ転送線およびデータ選択線に接続するメモリセルの数は複数であればよく、２n 個（ｎは正の整数）であることがアドレスデコードをする上で望ましい。
【０１７６】
図２９（ｂ）は図２９（ａ）のメモリブロック８０の平面図を示している。なお、図２９（ｂ）では、セル構造をわかりやすくするために、ゲート制御線となる金属裏打ち層６よりも下の構造のみを示している。また、図３０（ａ）は図２９（ｂ）中のＢ−Ｂ´線に沿った素子断面構造を示し、図３０（ｂ）は図２９（ｂ）中のＣ−Ｃ´線に沿った素子断面構造を示している。
【０１７７】
図３０（ａ）、（ｂ）において、ｐ型シリコン基板７１上にはｎ型ウェル７２が形成され、さらにｎ型ウェル７２上にはｐ型ウェル７３が形成されている。ｐ型ウェル７３には、例えば0.5〜10(nm)の厚さからなるシリコン酸化膜またはオキシナイトライド膜からなる第１の絶縁層２を介して、例えばシリコン窒化膜、シリコン酸窒化膜からなる電荷蓄積層３が3〜50(nm)の厚さで形成されている。この上に、例えば、厚さ5〜30(nm)の間のシリコン酸化膜からなる第２の絶縁層４を介して、例えばｐ型ポリシリコン層からなるゲート電極５が形成されている。これらは、例えば、シリコン酸化膜からなる素子分離絶縁膜７４が形成されていない領域に、ｐ型ウェル７３と自己整合的に形成されている。
【０１７８】
これは、例えば、ｐ型ウェル７３上に第１の絶縁層２、電荷蓄積層３および第２の絶縁層４を形成するための積層膜を全面に堆積した後、パターニングしてｐ型ウェル７３に達するまで、例えば0.05〜0.5(μm)の深さエッチングし、絶縁膜７４を埋め込むことで形成することができる。このように第１の絶縁層２、電荷蓄積層３および第２の絶縁層４を段差の少ない平面に全面形成できるので、より均一性の向上した特性の揃った製膜を行うことができる。また、メモリセルの層間絶縁膜７８とｎ型のソース、ドレイン領域９（または１０）は、トンネル絶縁膜（第２の絶縁層４）を形成する前に、予め第１の絶縁層２を形成する部分に、例えば、ポリシリコンによるマスク材を形成し、イオン注入によってｎ型の拡散を行い、全面に層間絶縁膜７８を堆積し、層間絶縁膜７８を残す部分に相当する部分の前記マスク材をCMPおよびエッチバックによって選択的に取り除くことで自己整合的に形成することができる。これらメモリセルとしては、第１の実施の形態ないし第４の実施の形態でに説明したメモリセルを用いればよい。
【０１７９】
さらに、ポリシリコン、または、WSi（タングステンシリサイド）とポリシリコンとのスタック構造、または、W,NiSi,MoSi,TiSi,CoSiとポリシリコンのスタック構造からなる金属裏打ち層６がゲート制御線として10〜500(nm)の厚さで形成されている。この制御線は、図２９（ｂ）において、隣接するメモリセルブロックで接続されるように紙面左右方向にブロック境界まで形成されており、データ選択線WL0〜WL15およびブロック選択ゲート制御線SSL,GSLを形成している。
【０１８０】
なお、この場合にもｐ型ウェル７３はｎ型ウェル７２によってｐ型シリコン基板７１と分離されているので、ｐ型ウェル７３にはｐ型シリコン基板７１とは独立して電圧を印加することができ、消去時の昇圧回路の負荷を減らし、消費電力を抑えるためには望ましい。
【０１８１】
また、図３０（ｂ）に示すように、メモリセルに相当するＣ−Ｃ´断面において、ゲート電極５の下部には、例えば5〜200(nm)の厚さのシリコン酸化膜またはオキシナイトライド膜からなる層間絶縁膜７８を挟んでｎ型のソース、ドレイン領域９（または１０）が形成されている。これらソース、ドレイン領域９（または１０）、電荷蓄積層３およびゲート電極５により、電荷蓄積層３に蓄積された電荷量を情報量とするMONOS型EEPROMセルが形成されており、そのゲート長としては0.5(μm)以下0.01(μm)以上とする。図３０（ｂ）に示すように、層間絶縁膜７８はソース、ドレイン領域９（または１０）を覆いかつチャネル上にも延長して形成される方が、ソース、ドレイン領域端における電界集中による異常書込みを防止するのに望ましい。
【０１８２】
これらソース、ドレイン領域９（または１０）としては、例えばリンや砒素、アンチモンを表面濃度が1017(cm-3)〜1021(cm-3)となるように深さ10〜500(nm)の間で形成されている。さらに、これらソース、ドレイン領域９（または１０）はデータ転送線BL方向に隣接するメモリセル同士共有され、AND接続が実現されている。
【０１８３】
また、図２９（ｂ）において、６(SSL)、６(SL)は、それぞれSSLおよびGSLに相当するブロック選択線に接続された制御線であり、MONOS型EEPROMの制御線WL0〜WL15と同層の導電体層で形成されている。
【０１８４】
ここで、図２９（ｂ）および図３０（ａ）に示すように、ブロック選択トランジスタS1は、９（または１０）および９ｄをソース、ドレイン領域とし、６(SSL)をゲート電極とするMOSFETとして形成されており、ブロック選択トランジスタS2は、９（または１０）および９ｓをソース、ドレイン領域とし、６（GSL)をゲート電極とするMOSFETとして形成されている。上記ゲート電極６(SSL)および６(GSL)のゲート長は、メモリセルのゲート電極のゲート長よりも長く、例えば、1(μm)以下0.02(μm)以上で形成することにより、ブロック選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる。
【０１８５】
ここで、ブロック選択線のゲート電極５SSLおよび５GSLはメモリセルと同じｐ型電極とすることにより、メモリセルのゲート電極とSSL、GSLのゲートとで不純物の相互拡散による空乏化を防ぐことができ、かつ工程を削減でき望ましい。
【０１８６】
本実施の形態では、第１の実施の形態ないし第４の実施の形態よる効果に加え、ｐ型ウェル７３を共通としており、ウェルからトンネル注入によって複数セルを同時に消去することが可能となるため、消去時の消費電力を抑制しつつ多ビットを一括で高速消去することが可能となる効果がさらに得られる。
【０１８７】
さらに、本実施の形態では、ANDセルを用いているので、メモリセルブロックの直列抵抗を小さく、一定とすることができ、記憶データを多値化した場合のしきい値を安定させるのに向いている。
【０１８８】
また、本実施の形態のメモリセルのソース、ドレインを並列に接続する接続方法は、当然にVirtual Ground Array型EEPROMにも適用でき、同様の効果を有する。
【０１８９】
本実施の形態例では、第１の実施の形態ないし第４の実施の形態よる効果に加え、メモリセルが並列接続されているため、セル電流を大きく確保することができ、高速にデータを読み出すことができるという効果がさらに得られる。
【０１９０】
(第７の実施の形態）
図３１（ａ）、（ｂ）および図３２（ａ）、（ｂ）は本発明の第７の実施の形態に係る半導体記憶装置の構造を示す。本実施の形態は、前記各実施の形態で説明したメモリセルを用いたNORセルアレイブロックについて示したものであり、図３１（ａ）はNORセルアレイブロックの回路図、図３１（ｂ）は平面図、図３２（ａ）はロウ方向におけるメモリセルの断面図（図３１（ｂ）中のＢ−Ｂ´線に沿った断面図）、図３２（ｂ）はカラム方向におけるメモリセルの断面図（図３１（ｂ）中のＡ−Ａ´線に沿った断面図）である。特に、図３１（ｂ）では、セル構造をわかりやすくするために、金属裏打ち層６からなるゲート制御線よりも下の構造のみを示している。なお、第１ないし第４の実施の形態と対応する箇所には同じ符号を付してその説明は省略する。
【０１９１】
図３１（ａ）おいて、例えばシリコン窒化膜やシリコン酸窒化膜を電荷蓄積層とした電界効果トランジスタからなる不揮発性メモリセルM0〜M15が電流端子を並列に接続され、一端がデータ転送線BLに接続されている。また他の一端は共通ソース線SLに接続されている。NORメモリセルでは１つのトランジスタによってメモリセルブロック９０が形成されている。また、それぞれのトランジスタは、同一のウェル上に形成されている。それぞれのメモリセルM0〜M1のゲート電極はデータ選択線WL0〜WL2に接続されている。
【０１９２】
図３２（ａ）、（ｂ）において、例えばボロン不純物濃度が1014(cm-3)〜1019(cm-3)の間のｐ型ウェル７３に、例えば、0.5〜10(nm)の厚さからなるシリコン酸化膜またはオキシナイトライド膜からなる第１の絶縁膜２を介して、例えばシリコン酸化膜やシリコン酸窒化膜からなる電荷蓄積層３が3〜50(nm)の厚さで形成されている。この上に、例えば、厚さ5〜30(nm)の間のシリコン酸化膜からなる第２の絶縁膜４を介して、例えばｐ型ポリシリコンからなるゲート電極５が形成されている。さらにこの上に、WSi（タングステンシリサイド）とポリシリコンとのスタック構造、または、W,NiSi,MoSi,TiSi,CoSiとポリシリコンのスタック構造からなる金属裏打ち層６からなるゲート制御線が10〜500(nm)の厚さで形成されている。
【０１９３】
このメモリセルとしては、第１の実施の形態ないし第４の実施の形態で説明したメモリセルを用いればよい。金属裏打ち層６からなるゲート制御線は、図３１（ｂ）に示すように隣接するメモリセルブロックで接続されるように紙面左右方向にブロック境界まで形成されており、データ選択線WL0〜WL2を形成している。なお、ｐ型ウェル７３は、ｎ型ウェル７２によってｐ型シリコン基板７１と分離されているので、ｐ型ウェル７３に対しｐ型シリコン基板７１とは独立に電圧を印加することができる。このような構造は、消去時の昇圧回路の負荷を減らし、消費電力を抑えるためには望ましい。
【０１９４】
図３２（ｂ）に示すように、ゲート電極５の両側面のｐ型ウェル７３にはｎ型のソース、ドレイン領域９（または１０）が形成されている。これらソース、ドレイン領域９（または１０）、電荷蓄積層３およびゲート電極５により、電荷蓄積層に蓄積された電荷量を情報量とするMONOS型EEPROMセルが形成されており、そのゲート長としては、0.5(μm)以下0.01(μm)以上とする。
【０１９５】
図３１（ｂ）および図３２（ｂ）に示すように、データ転送線７４(BL)と接続されたｎ型のソース、ドレイン領域９ｄに対しメモリセルのゲート電極５を挟んで対向するソース、ドレイン領域９（または１０）は、図３１（ｂ）の紙面左右方向に伸びて隣接するメモリセルを接続するソース線SLとなっている。
【０１９６】
本実施の形態では、第１の実施の形態ないし第４の実施の形態による効果に加え、メモリセルがNOR接続となっているため、セル電流を大きく確保することができ、高速にデータを読み出すことができるという効果をさらに得ることができる。
【０１９７】
なお、本発明は上記した実施の形態に限定されるものではなく種々の変形が可能である。例えば素子分離膜や絶縁膜の形成方法は、シリコンをシリコン酸化膜やシリコン窒化膜に変換する方法以外に、例えば堆積したシリコンに酸素イオンを注入して形成する方法や、堆積したシリコンを酸化する方法を用いてもかまわない。また、電荷蓄積層３は、TiO2やAl2O3、あるいは、タンタル酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛や、それら積層膜を用いてよい。
【０１９８】
さらに、半導体基板としてｐ型シリコン基板を用いる場合について説明したが、代わりにｎ型シリコン基板やSOI基板のSOIシリコン層、またはSiGe混晶、SiGeC混晶など、シリコンを含む単結晶半導体基板であればよい。
【０１９９】
さらに、ｐ型ウェル上にｎ型MONOS-FETを形成する場合を説明したが、ｎ型ウェル上にｐ型MONOS-FETを形成してもよく、その場合、各実施の形態におけるソース、ドレイン領域および各半導体領域のｎ型をｐ型に、ｐ型をｎ型にそれぞれ置き換え、さらに、ドーピング不純物種のAs、P、SbをIn、Bのいずれかと置き換えればよい。この際、メモリセルのゲート電極にはｐ型不純物を添加するものとする。
【０２００】
また、ゲート電極５はSi半導体、SiGe混晶、SiGeC混晶を用いてしてもよく、多結晶であってもよいし、これらの積層構造にしてもよい。また、アモルファスSi、アモルファスSiGe混晶、またはアモルファスSiGeC混晶を用いることができ、これらの積層構造にしてもよい。ただし、半導体であること、特に、Siを含んだ半導体であることが、ｐ型のゲート電極を形成し、ゲート電極からの電子注入を防ぐことができ望ましい。さらに、電荷蓄積層３はドット状に配置形成されていてもよく、その場合にも本発明が適用できることはいうまでもない。
【０２０１】
その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。
【０２０２】
【発明の効果】
以上説明したように本発明によれば消去しきい値を十分低下させ、かつ高速消去動作可能なMONOSメモリセル構造の半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の第１の実施の形態によるメモリセルの素子構造を示す断面図。
【図２】図１のメモリセルのデータ消去時におけるバンド図。
【図３】図１のメモリセルにおいて、第１の絶縁層と第２の絶縁層に印加される電界Ｅox1およびＥox2の関係を示す特性図。
【図４】図１のメモリセルにおいて、電荷重心を第１の絶縁層と電荷蓄積層との界面と仮定した際の第１の絶縁層と第２の絶縁層に印加される電界Ｅox1およびＥox2の関係を示す特性図。
【図５】図１のメモリセルにおいて、消去ゲート電圧と消去飽和フラットバンド電圧と関係を示す特性図。
【図６】図１のメモリセルのデータ消去時におけるバンド図。
【図７】第１の実施の形態の変形例によるメモリセルの断面図。
【図８】本発明の第２の実施の形態による半導体記憶装置のメモリセルの素子構造を示す断面図。
【図９】本発明の第２の実施の形態の変形例によるメモリセルの素子構造を示す断面図。
【図１０】第３の実施の形態による半導体記憶装置の素子構造を示す断面図および半導体記憶装置を製造する際の最初の製造工程を示す断面図。
【図１１】図１０に続く製造工程を示す断面図。
【図１２】図１１に続く製造工程を示す断面図。
【図１３】図１２に続く製造工程を示す断面図。
【図１４】第３の実施の形態の変形例による半導体記憶装置の最初の製造工程を示す断面図。
【図１５】図１４に続く製造工程を示す断面図。
【図１６】図１５に続く製造工程を示す断面図。
【図１７】図１６に続く製造工程を示す断面図。
【図１８】図１７に続く製造工程を示す断面図。
【図１９】第４の実施の形態による半導体記憶装置の素子構造を示す断面図。
【図２０】図１９の半導体記憶装置を製造する際の最初の製造工程を示す断面図。
【図２１】図２０に続く製造工程を示す断面図。
【図２２】図２１に続く製造工程を示す断面図。
【図２３】図２２に続く製造工程を示す断面図。
【図２４】図２３に続く製造工程を示す断面図。
【図２５】図２４に続く製造工程を示す断面図。
【図２６】本発明の第５の実施の形態に係る半導体記憶装置の回路図および平面図。
【図２７】図２６の半導体記憶装置の素子構造を示す断面図。
【図２８】図２６の半導体記憶装置の素子構造を示す断面図。
【図２９】本発明の第６の実施の形態に係る半導体記憶装置の回路図および平面図。
【図３０】図２９の半導体記憶装置の素子構造を示す断面図。
【図３１】本発明の第７の実施の形態に係る半導体記憶装置の回路図および平面図。
【図３２】図３１の半導体記憶装置の素子構造を示す断面図。
【符号の説明】
１…ｐ型シリコン半導体領域、
２…第１の絶縁層、
３…電荷蓄積層、
４…ブロック絶縁膜（第２の絶縁層）、
５…ゲート電極、
６…金属裏打ち層、
７…絶縁膜、
８…側壁絶縁膜、
９…ソース領域、
１０…ドレイン領域、
１２…導電層、
１３…絶縁膜。
【発明の属する技術分野】
本発明は、MONOSメモリセルの消去特性を改善し、より高集積化を図ることができる半導体記憶装置に関する。
【０００２】
【従来の技術】
チャネルから絶縁膜を介してトンネル電流によって電荷蓄積層に電荷を注入してディジタルビットの情報を格納させ、その電荷量に応じたMOSFETのコンダクタンスに基づいて情報を読み出す不揮発性半導体メモリ(EEPROM)が開発されている。中でも、MONOSメモリは、SiN膜を電荷蓄積層として用いたメモリであり、例えば、ポリシリコンによって形成された浮遊ゲートを用いたメモリよりも低電圧書き込みまたは低電圧消去動作の可能性から盛んに研究されている。
【０００３】
MONOSメモリについては、例えば、米国特許第 6,137,718号（2000年10月24日発行）および米国特許第 6,040,995号（2000年3月21日発行）に開示されている。これらに開示されているMONOSメモリは、半導体基板、電荷を意図して通過させるシリコン酸化膜(第１のシリコン酸化膜）、シリコン窒化膜（電荷蓄積層）、前記窒化膜とゲート電極間の電流を阻止するシリコン酸化膜（第２のシリコン酸化膜）、ゲート電極の順に積層された構造を有する。
【０００４】
特に、米国特許第 6,137,718号に開示されたものでは、蓄積された電荷の保持特性を保ち、かつ消去時間を短縮するために、第２のシリコン酸化膜の膜厚と第１のシリコン酸化膜の膜厚の差を0.5(nm)から1(nm)の間に保ち、第２のシリコン酸化膜の膜厚と第１のシリコン酸化膜の膜厚を共に3(nm)以上に保ち、かつ、ゲート電極を1×1020(cm-3)以上のｐ型不純物を添加したｐ型ゲート電極材を用いることが開示されている。
【０００５】
しかし、本従来例では、第２のシリコン酸化膜の膜厚と第１のシリコン酸化膜の膜厚の差が小さいため、半導体基板から電荷蓄積層へ正孔注入を利用して消去動作を行う際に、ゲート電極から電荷蓄積層への電子の注入が生じてしまう。このため、消去電圧を大きくすると、ゲート電極からの電子の注入量の増加量が正孔注入量と同程度まで増加するため、消去しきい値が一定値以下より低下せず、十分に低下しない問題があった。このため、書き込みしきい値と消去しきい値との差を十分に確保することが困難であるという問題がある。
【０００６】
さらに、前記ｐ型MONOSメモリと同じゲート電極材を用いて同一基板上にMOSFETを形成した場合で、本従来例のようにゲート電極のｐ型不純物密度が1×1020(cm-3)以上と大きい場合には、別の問題を生じる。
【０００７】
ここで、p型不純物密度が1×1020(cm-3)以上と大きい場合には、「T.Aoyama,H.Arimoto,K.Horiuchi、"Boron diffusion in SiO2 Involving High-Concentration Effects"、Extended Abstracts of the 2000 Interenational Conference on Solid State Physics and Materials, Sendai, 2000, pp. 190-191.」で報告されているように、ゲート電極の堆積後に高温熱工程が印加されると、ゲートに添加したｐ型不純物がシリコン酸化膜中で異常拡散する。この結果、シリコン酸化膜の品質を劣化させ、特にシリコン酸化膜が20(nm)以下の場合には、報告のように、MOSFETの半導体基板にｐ型不純物が染み出す問題がある。この問題によって、MOSFETのしきい値電圧の制御が困難となり、特に低いしきい値のｐ型MOSFETを作成できない問題がある。
【０００８】
さらに、トンネル電流によって正孔を注入する場合には、第１のシリコン酸化膜の膜厚の下限が3(nm)と厚いため、正孔電流が小さくなり消去時間が増大する問題がある。
【０００９】
【発明が解決しようとする課題】
以上述べたように、従来のMONOSメモリセルでは、高速消去のために、消去電圧を大きくすると、消去しきい値が十分低下しない問題がある。
【００１０】
また、第１のシリコン酸化膜の膜厚の下限が3(nm)と厚いため、正孔電流が小さくなり消去時間が増大する問題がある。
【００１１】
本発明は、上記の問題を解決すべくなされたもので、その目的は、消去しきい値を十分低下させ、かつ高速消去動作可能なMONOSメモリセル構造の半導体記憶装置を提供することである。
【００１２】
【課題を解決するための手段】
この発明の半導体記憶装置は、第１の絶縁層、電荷蓄積層および第２の絶縁層の三層を含む積層構造のゲート絶縁膜と、前記ゲート絶縁膜上に形成された制御電極とを有し、電気的に情報を書き込み消去可能なメモリセルを含み、前記電荷蓄積層はシリコン窒化膜またはシリコン酸窒化膜またはAl2O3膜からなり、前記第１の絶縁層および第２の絶縁層はそれぞれシリコン酸化膜または前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜からなり、前記第２の絶縁層の厚さが5(nm)以上30(nm) 以下であり、前記制御電極は不純物密度が2×1019 (cm-3)よりも多く1×1020 (cm-3)よりも少ないｐ型不純物を含むｐ型半導体からなることを特徴とする。
【００１３】
この発明の半導体記憶装置は、第１の絶縁層、電荷蓄積層および第２の絶縁層の三層を含む積層構造のゲート絶縁膜と、前記ゲート絶縁膜上に形成された制御電極とを有し、電気的に情報を書き込み消去可能なメモリセルを含み、前記電荷蓄積層はシリコン窒化膜またはシリコン酸窒化膜からなり、前記第１の絶縁層および第２の絶縁層はそれぞれシリコン酸化膜または前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜からなり、前記第２の絶縁層の厚さが5(nm)以上30(nm) 以下であり、前記制御電極は不純物密度が2×1019 (cm-3)よりも多く1×1020 (cm-3)よりも少ないｐ型不純物を含むｐ型半導体からなり、前記半導体領域と前記制御電極との間に、前記半導体領域よりも制御電極の電圧が負になるような電圧を印加して、前記半導体領域と前記電荷蓄積層との間に電流を流すことによって、前記メモリセルのしきい値をより負にする動作を有し、前記半導体領域の電位を基準とした制御電極の電圧をＶpp(V)とし、前記積層構造のゲート絶縁膜をシリコン酸化膜で換算した全膜厚をｔeff (nm)とすると、-1.0×ｔeff ＜Ｖpp＜-0.7×ｔeff -1を満たすように前記電圧Ｖppの値が設定されることを特徴とする。
【００１４】
この発明の半導体記憶装置は、半導体基板上に形成された第１導電型の第１の半導体領域と、前記第１の半導体領域上に形成された第２導電型の第１ソース領域および第１ドレイン領域と、第１の絶縁層、電荷蓄積層および第２の絶縁層の三層を含む積層構造のゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１の制御電極とを有し、前記電荷蓄積層はシリコン窒化膜またはシリコン酸窒化膜またはAl2O3膜からなり、前記第１の絶縁層および第２の絶縁層はそれぞれシリコン酸化膜または前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜からなり、前記第２の絶縁層の厚さが5(nm)以上30(nm) 以下であり、前記第１の制御電極はｐ型不純物を含み、ｐ型不純物密度が２×1019(cm-3)よりも多く１×1020(cm-3)よりも少なく設定されているｐ型半導体からなり、電気的に情報を書き込み／消去可能なメモリセルトランジスタと、前記半導体基板上に形成された第２導電型の第２の半導体領域と、前記第２の半導体領域上に形成された第１導電型の第２ソース領域および第２ドレイン領域と、前記第２の半導体領域上に第３の絶縁層を介して形成され、ｐ型不純物を含み、型不純物密度が２×1019(cm-3)よりも多く１×1020(cm-3)よりも少なく設定されているｐ型半導体からなる第２の制御電極とを有するトランジスタとを具備したことを特徴とする。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明を実施の形態により詳細に説明する。
【００１７】
（第１の実施の形態）
図１は、本発明の半導体記憶装置のメモリセルの素子構造を示す断面図である。本実施形態のメモリセルは、従来例のものとに比較して、第２の絶縁層の厚さを5(nm)以上にした点と、ゲート電極をｐ型半導体によって構成した点が異なる。
【００１８】
すなわち、図１において、半導体基板上に形成され、例えば、ボロンまたはインジウムなどの不純物濃度が1014(cm-3)〜101 ９(cm-3)の間のｐ型シリコン半導体領域１に、例えば、0.5〜10(nm)の厚さからなるシリコン酸化膜またはオキシナイトライド膜からなる第１の絶縁層２が形成されている。ここで第１の絶縁層２の平面部の厚さをｔox1、シリコン酸化膜に対する比誘電率をεox1とする。
【００１９】
さらに、第１の絶縁層２の上部には、例えばシリコン窒化膜からなる電荷蓄積層３が3〜50(nm)の厚さで形成されている。この電荷蓄積層３の平面部の厚さをｔN、シリコン酸化膜に対する比誘電率をεNとする。この上に、例えば、厚さ5(nm)以上で、30(nm)以下の厚さでシリコン酸化膜またはオキシナイトライド膜からなるブロック絶縁膜（第２の絶縁層）４を介して、例えば、ボロンが1×1019(cm-3)〜1×1021(cm-3)の範囲で不純物が添加されたポリシリコン層からなるゲート電極５が10〜500(nm)の厚さで形成されている。そして、第１の絶縁層２、電荷蓄積層３および第２の絶縁層４は、ONO膜からなる三層の積層構造のゲート絶縁膜を構成している。
【００２０】
ここで、ポリシリコン層からなるゲート電極（制御電極）５のボロン濃度を1×1020(cm-3)以下とすることが、シリコン酸化膜中のボロンの異常拡散を防止し、同時に形成されるｐ型MOS電界トランジスタのしきい値を安定に形成するのに望ましい。また、ポリシリコン層からなるゲート電極５のボロン濃度を1×1019(cm-3)以上とすることが、ゲート電極の空乏化によって、ONO積層膜に加わる電界が小さくなり、消去時間が増大するのを防ぐのに望ましい。
【００２１】
ここで第２の絶縁層４の平面部の厚さをＴox2、シリコン酸化膜に対する比誘電率をεox2とする。
【００２２】
本実施の形態のメモリセルが従来のものに比較して特徴的なことは、第２の絶縁層４の膜厚ｔox2が5(nm)以上であるという点である。ここで、消去しきい値が一定値以下に低下しない現象を、以降、簡便のために、消去しきい値の飽和現象と呼ぶことにする。消去しきい値の飽和を防ぐためには、消去時に第２の絶縁層４をトンネルする電子電流を小さくすることが望ましい。ここで、ｔox2を5(nm)以上とすると、消去時に第２の絶縁層４に電界が印加された場合、ダイレクトトンネル電流ではなくFowler-Nordheim(FN)電流が流れ、より第２の絶縁層４に流れる電流を小さく保つことができ、シリコン酸化膜に対しては十分な厚さで望ましい。
【００２３】
また、第１の絶縁層としてシリコン酸化膜またはシリコン酸窒化膜を用いた場合には、正孔に対するバリア高さの方が電子に対するバリア高さよりも1(eV)以上高く、より薄膜化しないとトンネル現象が生じず、少なくとも3.2(nm)以下に薄膜化しないと消去に十分な正孔のトンネル電流は得られない。よって、半導体領域１からダイレクトトンネル現象を用いて正孔を電荷蓄積層３に注入するには、3.2(nm)以下にｔox1を設定するのがより望ましい。これらの関係より、ｔox2をｔox1＋1.8(nm)以上とすることが望ましい。
【００２４】
さらに、ゲート電極５上に、例えばWSi（タングステンシリサイド）、NiSi,MoSi,TiSi,CoSi、W、Alのいずれかからなるゲート電極５の金属裏打ち層６を10〜500(nm)の厚さで形成しても良い。金属裏打ち層６は複数のゲート電極５を低抵抗で接続するゲート配線を構成する。
【００２５】
また、この金属裏打ち層６上部には、例えば、シリコン窒化膜やシリコン酸化膜からなる絶縁膜７が5〜500(nm)の厚さで形成され、さらに、ゲート電極５の両側には、例えば2〜200(nm)の厚さのシリコン窒化膜またはシリコン酸化膜からなる側壁絶縁膜８が形成されている。この側壁絶縁膜８と絶縁膜７とによって、ゲート電極とソース、ドレイン領域、およびゲート電極とコンタクトや上部配線層との電気的絶縁が保たれている。
【００２６】
また、この側壁絶縁膜８を形成した状態でｐ型シリコン半導体領域１に対してｎ型不純物を例えばイオン注入することによって、ゲート電極５の両側面にｎ型のソース領域９およびドレイン領域１０が形成される。この際、側壁絶縁膜８が形成されていることで、ゲート電極５の端部でのイオン注入によるダメージを小さくすることができる。なお、コンタクトおよび上部配線層は本実施の形態の主要な構成要件でないため、図示を省略する。
【００２７】
なお、本実施の形態において、書き込みおよび消去時に印加される電界のばらつきによるしきい値の広がりを防止するために、半導体領域１とソース領域９との境界から半導体領域１とドレイン領域１０との境界までは、ゲート絶縁膜を構成する各層２、３、４の各膜厚がそれぞれ均一にされていることが望ましい。
【００２８】
ここで、図１では、ソース領域９およびドレイン領域１０、電荷蓄積層３およびゲート電極５により、電荷蓄積層３に蓄積された電荷量を情報量とするMONOS型EEPROMメモリセルが形成されており、ゲート長は、0.5(μｍ)以下0.01(μｍ)以上にされている。ソース領域９およびドレイン領域１０は、例えばリンや砒素、アンチモンを表面濃度が1017(cm-3)〜1021(cm-3)となるように、深さ10〜500(nm)の間で拡散またはイオン注入により形成される。
【００２９】
図２は、本実施の形態のメモリセルのデータ消去時におけるバンド図を示す。このデータ消去は、特に、ゲート電極から電子が注入される条件で行われる。
【００３０】
図において、１１は電荷蓄積層３に蓄積された電荷の分布状態を模式的に示したものであり、本例では消去が十分行われ正孔が蓄積された場合を考え、バンドが下に凸になっている場合を示している。勿論、蓄積された電荷の分布状態については、このような形状である必要はなく、以下の議論では基本的に電荷の重心（moment）位置のみが問題となる。
【００３１】
この図では、ｐ型半導体領域１に、例えば、5〜20(V)の間の電圧を加え、ソース領域およびドレイン領域を電位的に浮遊状態にし、ゲート電極の電圧を0(V)とした場合を示している。または、ソース領域およびドレイン領域、ｐ型半導体領域１を0(V)にし、ゲート電極の電圧を例えば、-5〜−20(V)としても良い。この場合には、ｐ型半導体領域１より、ダイレクトトンネル現象によって正孔が第１の絶縁層２を通過して注入される。ここで、ゲート電極からFNトンネル現象によって電子が注入される条件で、我々は、蓄積電荷の重心位置を、第２の絶縁層４と電荷蓄積層３との界面と近似すると、消去の飽和しきい値が、第１の絶縁層２に印加される電界Ｅox1が変化しても、第２の絶縁層４に印加される電界Ｅox2をほぼ一定と考えることが可能なことを新たに発見した。
【００３２】
ここで、まず、実験データから、消去状態において、Ｅox1とＥox2を導き出す式を示す。まず、消去時のｐ型半導体領域１を基準としたゲート電極のゲート電圧をＶpp、電荷蓄積層３の窒化膜に蓄積された電荷量をＱN、ＱNの電荷重心とゲート電極５までの単位面積あたり容量をＣ1とし、消去時の表面バンド曲がりをφs（図２で下方に曲がった状態を正とする）、ＱN＝０とした場合のゲート電極のフラットバンド電圧をＶFBiとしたとき、消去時には（１）式が成立する。
【００３３】
Ｖpp＝ｔeff×Ｅox＋ＶFBi＋φs−ＱN/Ｃ1 （１）
ここで、ＱNはｐ型半導体領域１と第１の絶縁層２との間の界面準位にトラップされた電荷量の絶対値よりも十分大きいとする。これは、現在試作または実用化されているメモリセルでは当然に充足することができる。（１）式でMONOSのONO積層膜のシリコン酸化膜に換算した実効膜厚がｔeffであり（２）式が成立する。
【００３４】
ｔeff＝ｔox1/εox1＋ｔN/εN＋ｔox2/εox2 （２）
ここで、消去後にｐ型半導体領域１のバンドベンディングがないようにして測定したフラットバンド電圧をＶFBとすると、Ｅoxもガウスの定理により０となるので、（１）式より、以下の式が成立する。
【００３５】
ＱN＝−Ｃ1×（ＶFB−ＶFBi） （３）
また、Ｅoxは（１）式および（３）式により、（４）式となる。
【００３６】
Ｅox＝（Ｖpp−ＶFBi−φs＋ＱN/Ｃ1）／ｔeff＝（Ｖpp−ＶFB−φs）／ｔeff
（４）
さらに、ガウスの定理により、Ｅox2は以下の式で導出される。
【００３７】
【００３８】
また、ＶFBiは、半導体領域１のフェルミエネルギーとゲート電極のフェルミエネルギーとの差であり、ｐ型半導体領域１とｎ型のゲート電極とではほぼ-1(V)、ｐ型半導体領域１とｐ型のゲート電極とではほぼ0(V)となる。正確には、半導体領域１とゲート電極の不純物密度から計算によって求めることができる。さらに、消去時の表面バンド曲がりφsは、ｐ半導体領域１に対しては電荷蓄積層側に電界が印加されるので、ほぼ0(V)と考えて良い。これらより、Ｅox、Ｅox2は（３）式および（５）式を用いて実験的に全て求めることができる。
【００３９】
図３は、図１のメモリセルにおいて、ｔox1を2.0(nm)以上3.5(nm)以下の範囲の値とし、ｔNを6〜20(nm)の範囲内で様々に変化させ、ｔox2を5〜10(nm)の範囲内で様々に変化させ、Ｖppを-8〜―20(V)の範囲内で様々に変化させた場合の消去パルス継続時間１秒の消去フラットバンド電圧から（３）式および（５）式を用いて求めたＥox1およびＥox2の値を示す。なお、この消去状態において、パルス継続時間0.1秒の消去フラットバンド電圧と比較し、しきい値差が±0.2(V)以内の値を飽和していると考えられる値として選別して用いている。
【００４０】
図３中の四角いシンボルはゲート電極としてリンを5×1019(cm-3)以上5×1020(cm-3)以下の範囲で添加したｎ型のゲート電極の場合を示し、丸いシンボルはボロンを1×1019(cm-3)以上1×1020(cm-3)以下の範囲で添加したｐ型のゲート電極の場合を示している。
【００４１】
一方、図４は、電荷重心を第１の絶縁層２と電荷蓄積層３との界面と仮定して求めたＥox1およびＥox2の値を示す。
【００４２】
図３および図４より、電荷ＱNの重心位置が窒化膜のいずれの位置であっても、Ｅox1が-6から−12(MV/cm)の範囲で変化しても、Ｅox2は僅かにしか変化しない。これは、第２の絶縁層を流れる電子電流がFowler-Nordheim(FN)トンネル電流であり、非常に強い電界依存性を有しているのに対して、第１の絶縁層を流れる正孔電流がダイレクトトンネル電流であり、FNトンネル電流よりも弱い電界依存性を有しているためである。よって、第１の絶縁層を流れる正孔電流を、例えば、ホットホール電流にした場合においても、ホットホール電流はトンネル電流よりもさらに弱い絶縁膜印加電界依存性を有しているので、Ｅox2が僅かにしか変化しない現象はさらに顕著となる。
【００４３】
さらに、図３において、ゲート電極の導電性が同一なグループ間では、消去しきい値が飽和時には、Ｅox1が変化してもＥox2はほとんど変化せず、ｐ型のゲート電極で−10(MV/cm)、ｎ型のゲート電極で-7(MV/cm)のほぼ一定値として近似できることを我々は新たに発見した。以後、この一定値を、ｐ型のゲート電極でＥox2p、ｎ型のゲート電極でＥox2nとする。逆に、Ｅox2を一定とし、上記モデルを用いることによって、飽和する消去フラットバンド値ＶFBを求めることができることを意味している。実際、（５）式を変形することにより以下の式で消去フラットバンド電圧ＶFBを求めることができる
【００４４】
また、第１の絶縁層の膜厚を一定とし、第２の絶縁層の膜厚と電荷蓄積層のシリコン酸化膜に換算した実効膜厚の和を一定に保ったこの条件は、書き込み時の印加電界がほぼ同一となり、書き込み速度が等しくなる条件である。よって、書き込みおよび読み出しについては、ほぼ一定となる条件と言える。
【００４５】
図５において、実線はゲート電極がｐ型の場合を、破線はゲート電極がｎ型の場合を示しており、特にｐ型のゲート電極で、第２の絶縁層の膜厚を4.5(nm)、電荷蓄積層の膜厚を8(nm)とした場合を、先の米国特許第 6,040,995号の実施例の条件に従って太い実線で示している。米国特許第 6,040,995号の実施例ではＶppが−14(V)の場合が開示されている。この場合、ｐ型のゲート電極およびｎ型のゲート電極の両者とも第２の絶縁層を厚膜化するほど、ＶFBが上昇する領域（図５の領域▲２▼）に入り、ｔeffを一定としたまま第２の絶縁層を厚膜化してもＶFBを低下させることはできない。
【００４６】
一方、我々は、図５の領域▲１▼、つまり、ｐ型のゲート電極では第２の絶縁層を厚膜化するほどＶFBが低下し、ｎ型のゲート電極では第２の絶縁層を厚膜化するほど、ＶFBが上昇する領域が存在することを新たに見出した。この領域で、ｐ型のゲート電極を用いることにより、ｎ型のゲート電極を用いるよりも、第２の絶縁層を厚膜化することにより、効果的にＶFBを下げられることが判明した。なお、さらにＶppの絶対値が低い領域として、図５の領域▲３▼、つまり、ｐ型のゲート電極とｎ型のゲート電極とも第２の絶縁層を厚膜化するほどＶFBが低下する領域がある。
【００４７】
この領域▲３▼に比べ、領域▲１▼ではＶppの絶対値を上昇できるため、高速消去が可能で、かつ、ｐ型のゲート電極を用いることによってのみ、第２の絶縁層を厚膜化することにより、効果的にＶFBを下げることができる領域で、従来良く用いられているｎ型のゲート電極ではこの領域を用いることができない新たな消去電圧範囲領域であることが判明した。
【００４８】
ここで、（６）式より、領域▲１▼の上下限は、ｔeff一定で、ｔox2を変化してもＶFBが変化しない点を求めれば良い。ｐ型のゲート電極のＶFBiをＶFBip、ｎ型のゲート電極のＶFBiをＶFBinとして、領域▲１▼のＶppの範囲は次のようになる。
【００４９】
φs＋ｔeff×Ｅox2p＋ＶFBip＜Ｖpp＜φs＋ｔeff×Ｅox2n＋ＶFBin （７）
ここで、ｐ型半導体領域１の消去時のφsは0(V)、ｐ型半導体領域１およびゲート電極にシリコンを用いた場合には、ＶFBip、ＶFBinはそれぞれ0，-1(V)として良いので、ｔeffをｎｍ単位とし、Ｖppをvolt単位とすると、以下の式の範囲でＶppを設定すれば良い。
【００５０】
-1.0×ｔeff＜Ｖpp＜−0.7×ｔeff−１ （８）
ここで、ジクロロシランとアンモニアを用いて形成したシリコン窒化膜はシリコン酸化膜の２倍の誘電率を通常有し、第１の絶縁層と第２の絶縁層とにシリコン酸化膜を用いるとすると、（２）式と（８）式より、領域▲１▼のＶppの範囲を次のように求めることができる。
【００５１】
【００５２】
図６は、本実施の形態のｐ型半導体領域１上の消去時で、特に、ゲート電極から電子が注入される条件でのバンド図を示す。この図では、少なくともｎ型のソース領域９またはドレイン領域１０のいずれかに、例えば、5〜20(V)の間の電圧を加え、半導体領域１の電圧は、電圧を印加したソース、ドレイン領域の電圧から0(V)の間とし、ゲート電極の電圧を-5〜−20(V)とした場合で、ソース、ドレイン領域とゲート電極との間に大きな電位差を印加した場合を示している。
【００５３】
消去はソース側またはドレイン側、およびソース、ドレイン両側のどちらで行っても構わないが、以後説明を簡略化するため、電荷蓄積層へ正孔を注入するように電圧を印加したソースまたはドレイン領域をソース、ドレイン領域として示すことにする。この場合には、ｎ型のソース、ドレイン領域９、１０の第１の絶縁層２に接した界面近傍で正孔が生じるほどバンド曲がりが生じ、ダイレクトトンネル現象によって正孔が第１の絶縁層２を通過して注入される。
【００５４】
この場合、（１）式から（９）式までを導出した議論がφs、ＶppおよびＶFB、ＶFBiの定義を置き換えることによりそのまま成立する。図６において、ｎ型のソース領域９またはドレイン領域１０の消去時の表面バンド曲がりをφsと置き換え、ｎ型のソース、ドレイン領域９、１０を基準とした消去ゲート電圧Ｖppと置き換え、第１の絶縁層に印加される電界Ｅoxおよび第２の絶縁層に印加される電界Ｅox2を矢印で示している。これらは、紙面下向きが正となるように符号を定めている。また、ＶFBiとしては、ＱN＝０とした場合のソース領域９またはドレイン領域１０を基準としたゲート電極のフラットバンド電圧と置き換え、消去後にｎ型のソース、ドレイン領域９、１０の第１の絶縁層との界面までの間にバンドベンディングがないようにして測定したフラットバンド電圧をＶFBと置き換える。
【００５５】
このようにすると、ＶFBiは、ソース、ドレイン領域９、１０のフェルミエネルギーとゲート電極５のフェルミエネルギーとの差であり、ｎ型のソース、ドレイン領域９、１０に対するｎ型のゲート電極でほぼ0(V)、ｎ型のソース、ドレイン領域９、１０に対するｐ型のゲート電極でほぼ1(V)となり、正確には、ｎ型のソース、ドレイン領域９、１０とゲート電極の不純物密度から計算によって求めることができる。
【００５６】
さらに、消去時の表面バンド曲がりφsは、消去時にｎ型のソース、ドレイン領域９、１０の第１の絶縁層に接した界面近傍で正孔が生じるほどバンド曲がりが生じているので、ソース、ドレイン領域に対してほぼ反転していると考えて良い。この場合には、φｓはほば-1(V)となると考えて良い。これらより、ｐ型のゲート電極では第２の絶縁層を厚膜化するほどＶFBが低下し、ｎ型のゲート電極では第２の絶縁層を厚膜化するほど、ＶFBが上昇する領域を（７）、（８）、（９）式の評価式でそのまま得られることがわかる。
【００５７】
これらの解析は、半導体領域１およびｎ型のソース、ドレイン領域９、１０それぞれ独立に成立する。よって、ｐ型半導体領域１ではなくｎ型半導体領域を用いた場合で、半導体領域１から電荷蓄積層３に正孔が注入される場合は、上記ｎ型のソース、ドレイン領域９、１０から電荷蓄積層３に正孔が注入される場合とまったく同じ議論が成立し、（７）、（８）、（９）式の評価式を用いることができる。
【００５８】
また、ｎ型半導体領域を用いた場合で、ｐ型のソース、ドレイン領域を形成し、ｐ型のソース、ドレイン領域から電荷蓄積層に正孔が注入される場合は、ｐ型半導体層から電荷蓄積層に正孔が注入される場合とまったく同じ議論が成立し、（７）、（８）、（９）式の評価式を用いることができる。
【００５９】
以上のように、ｎ型、ｐ型の電界効果トランジスタからなるメモリセルのいずれに対しても、（７）、（８）、（９）式の評価式の範囲で新たな消去電圧範囲が得られ、本発明の効果が得られることは明らかである。
【００６０】
以上のように、第１の実施の形態によるメモリセルでは、半導体領域１またはソース、ドレイン領域９、１０から電荷蓄積層３への正孔のダイレクトトンネル注入よる消去の際に、電荷蓄積層３を均一に全面消去することができ、かつ、生じた正孔電流をすべてトンネル注入に使えるため、注入効率が高く、消去時の消費電力を小さくできる利点を有する。
【００６１】
さらに、（１）〜（９）式までの導出は、半導体領域１から電荷蓄積層３への正孔注入の第１の絶縁層の電界に対する依存性が、ゲート電極５から電荷蓄積層３への電子でのFNトンネル電子注入よりも弱い依存性を有する場合に同様に生ずることはその原理から明らかである。よって、半導体領域１から電荷蓄積層３への正孔注入がホットホールによるものである変形例の場合は、ホットホールに対する第１の絶縁層２の障壁高さはホットにしないホールに対する障壁高さよりも遥かに小さい。このため、ダイレクトトンネルよりもさらに第１の絶縁層の電界に対する依存性が小さくなる。よって、当然に（７）、（８）、（９）式に示した評価式の範囲で新たな消去電圧範囲が得られ、本発明の効果が得られることは明らかである。
【００６２】
この場合、図１と同じ素子構造で、例えば、ソース、ドレイン領域９、１０とｐ型半導体領域１との間で生じたホットホールを第１の絶縁層２を通じて電荷蓄積層３に注入する場合には、ｎ型のソース領域９またはドレイン領域１０のいずれかに、例えば、5〜20(V)の間の電圧を加え、半導体領域１の電圧は例えば０（Ｖ）とし、ゲート電極５の電圧を0〜−15(V)の間とすればよい。
【００６３】
また、この場合、（７）、（８）、（９）式中のＶppとしては、半導体領域１の電圧を基準としたゲート電極の電圧をとれば良い。さらに、このホットホール注入による消去時においては、ｔox1は必ずしも3.2(nm)よりも小さい必要はなく、ｔox2がｔox1＋1.8(nm)以上である必要はない。
【００６４】
また、本ホットホールによる消去方法では、ソース、ドレイン領域およびゲート電極に印加する電圧を、前記ダイレクトトンネルによる消去方法よりも小さくすることができ、より低電圧で消去動作が実現できる。
【００６５】
本実施の形態によるメモリセルは以下のような効果を有する。
【００６６】
(1) 同じフラットバンド電圧ＶFBまで消去する場合に、半導体領域から電荷蓄積層への正孔注入を利用して消去動作を行う際に、ゲート電極から電荷蓄積層への電子注入を、第２の絶縁層の膜厚と第１の絶縁層の膜厚の差が小さい従来例よりも遥かに抑制することができる。よって、電荷蓄積層への正孔と電子の同時注入を防止することができる。例えば、絶縁膜および電荷蓄積層のトラップ増加や界面準位増加をより低減でき、信頼性を向上できる。
【００６７】
同時に、例えばONO積層膜のシリコン酸化換算の実効膜厚ｔeffと第１の絶縁層の膜厚を一定に保つことにより、書き込みは従来例と同じく一定に保つことができ、書き込み速度は低下させないようにできる。よって、書き込みしきい値と消去しきい値との差を十分に確保することができ、よりデータの信頼性を向上させることができる。
【００６８】
(2) 従来例と等しい第１の絶縁層の膜厚を用いた場合でも、従来例と等しい消去しきい値を実現するのに、より消去時のゲート電圧の絶対値を上昇させることができ、消去時間を短縮することができる。この際、第１の絶縁層の膜厚は一定なので、第１の絶縁層を通じて漏れる電荷量は増加せず、電子の保持特性は従来例と同じように保つことができる。同時に、ゲート電極としてｐ型の不純物を含むポリシリコンを用いているので、従来例のｎ型の不純物を含むポリシリコンを用いた場合に比べ、書き込み時にゲートの空乏化が生じず、低電圧で高速に書き込むことができる。
【００６９】
(3) ソース、ドレイン領域上で電荷蓄積膜が一部取り除かれている構造を有するので、この取り除かれた領域上では電荷蓄積が生じにくくなる。よって、電荷蓄積膜を形成する場合の、例えば、プロセス過程やソース、ドレイン領域の電圧を変化させた場合に生じる電荷蓄積量の変化を防止でき、ソース、ドレイン領域の抵抗をより一定に保つことができる。
【００７０】
(4) ソース領域、ｐ型半導体領域およびドレイン領域が形成される方向と直交する方向にゲート電極を配置形成することができる。よって、後述するように、隣接するメモリセルのソース領域およびドレイン領域を直列接続する構造、例えばNAND型構造を形成するのに適している。
【００７１】
勿論、図７の第１の実施の形態の変形例に示すように、ゲート電極５を形成し、その上に導電層１２、金属裏打ち層６を形成することにより、ソース領域９、半導体領域１およびドレイン領域１０が形成される方向と同一方向に、ゲート電極５と接続された制御線を形成することもできる。このような構造により、AND構造やVirtural Ground Array構造を形成することもできる。ここで、導電層１２は、例えばボロンが1×1019(cm-3)〜1×1021(cm-3)の範囲で添加され、10〜500(nm)の厚さで形成されたポリシリコン層であり、１３はシリコン酸化膜またはシリコン窒化膜からなる絶縁膜である。絶縁膜１３は、例えば、ソース、ドレイン領域９、１０の形成後に、隣接するゲート電極間で埋め込み形成することにより作成することができる。
【００７２】
（第２の実施の形態）
図８は、本発明の第２の実施の形態による半導体記憶装置のメモリセルの素子構造を示す断面図である。本実施の形態のメモリセルは、第１の実施の形態のメモリセルに対して、ソース領域９、半導体領域１およびドレイン領域１０が形成される方向と同一方向に、ポリシリコン層からなるゲート電極５と接続された金属裏打ち層６からなる制御線が延長形成される場合を示したものである。なお、図１と対応する箇所には図１と同一符号を付してその詳しい説明は省略する。
【００７３】
本実施の形態のメモリセルでは、例えばシリコン酸化膜からなる素子分離絶縁膜１４が、ソース、ドレイン領域９、１０上に自己整合的に形成されている点が図１のものとは異なっている。
【００７４】
本実施の形態のものにおいても、従来例に比較して、第２の絶縁層４の膜厚ｔox2を5(nm)以上にした点と、ゲート電極５をｐ型半導体によって構成した点が異なる。
【００７５】
図８において、例えば、ボロンまたはインジウムなどの不純物を1014(cm-3)から1019(cm-3)の間の濃度で含むｐ型半導体領域１に、例えば、0.5〜10(nm)の膜厚のシリコン酸化膜またはオキシナイトライド膜からなる第１の絶縁層２が形成されている。ここで第１の絶縁層２の平面部の厚さをｔox1、シリコン酸化膜に対する比誘電率をεox1とする。
【００７６】
第１の絶縁層２は、例えば、ストライプ状に加工され、その両側には、例えばシリコン酸化膜からなる素子分離絶縁膜１４が厚さ0.05〜0.5(μｍ)の範囲で形成されている。さらに、第１の絶縁層２の上部と、素子分離絶縁膜１４の上部の一部には、例えばシリコン窒化膜からなる電荷蓄積層３が3〜50(nm)の厚さで形成されている。この電荷蓄積層３の第１の絶縁層上の平面部の厚さをｔN、シリコン酸化膜に対する比誘電率をεNとする。
【００７７】
このような形状は、第１の絶縁層２を半導体領域１上に全面形成し、さらに電荷蓄積層３を全面堆積し、電荷蓄積層３をパターニングした後、酸化雰囲気によって、半導体領域１を酸化することによって得ることができる。
【００７８】
また、素子分離絶縁膜１４の下方の半導体領域１上には、例えばリンや砒素、アンチモンを表面濃度が1017(cm-3)〜1021(cm-3)となるように、深さ10〜500(nm)の間で拡散またはイオン注入して形成されたソース領域９およびドレイン領域１０が設けられている。これらソース領域９およびドレイン領域１０は、パターニングした電荷蓄積層３をマスクとして用いることにより素子分離絶縁膜１４と自己整合で形成することができる。
【００７９】
この上に、例えば、厚さ5(nm)以上で、30(nm)以下の厚さでシリコン酸化膜またはオキシナイトライド膜からなるブロック絶縁膜（第２の絶縁膜）４を介して、不純物として例えばボロンが1×1019(cm-3)〜1×1021(cm-3)の範囲で添加されたポリシリコン層からなるゲート電極５が10〜500(nm)の厚さで形成されている。ここで、ゲート電極５のボロン濃度を1×1020(cm-3)以下とすることが、シリコン酸化膜中のボロンの異常拡散を防止し、同時に形成されるｐ型のMOS電界トランジスタのしきい値を安定に形成するのに望ましい。また、ゲート電極５のボロン濃度を1×1019(cm-3)以上とすることが、ゲート電極の空乏化によって、ONO積層膜にかかる電界が小さくなり、消去時間が増大するのを防ぐのに望ましい。
【００８０】
ここで第２の絶縁層４の平面部の厚さをｔox2、シリコン酸化膜に対する比誘電率をεox2とする。
【００８１】
本発明が従来例に比較して特徴的なことは、ゲート電極５がｐ型であり、第２の絶縁層４の厚さｔox2が5(nm)以上となることである。消去しきい値の飽和を防ぐためには、消去時に第２の絶縁層４をトンネルする電流を小さくすることが望ましい。ここで、ｔox2を5(nm)以上とすると、消去時に第２の絶縁層４に電界が印加された場合、ダイレクトトンネル電流ではなくFowler-Nordheim(FN)電流が流れ、より第２の絶縁層４に流れる電流を小さく保つことができ、シリコン酸化膜に対しては十分な厚さで望ましい。
【００８２】
また、第１の絶縁層２にシリコン酸化膜またはシリコン酸窒化膜を用いた場合には、正孔に対するバリア高さの方が電子に対するバリア高さよりも1(eV)以上高く、より薄膜化しないとトンネル現象が生じず、少なくとも3.2(nm)以下に薄膜化しないと消去に十分な正孔のトンネル電流は得られない。よって、半導体領域１からダイレクトトンネル現象を用いて正孔を電荷蓄積層３に注入するには、ｔox1を3.2(nm)以下にするのがより望ましい。これらより、ｔox2をｔox1＋1.8(nm)以上とすることが望ましい。第２の絶縁層４は例えば、TEOSやHTOなど堆積シリコン酸化膜を用いてもよく、あるいは、電荷蓄積層３を酸化することによって得られるシリコン酸化膜またはシリコン酸窒化膜を用いてもよい。
【００８３】
さらに、ゲート電極５上に、例えばWSi（タングステンシリサイド）、NiSi,MoSi,TiSi,CoSi、W、Alのいずれかからなるゲート電極５の金属裏打ち層６を、10〜500(nm)の厚さで形成しても良い。金属裏打ち層６は複数のゲート電極５を低抵抗で接続するゲート配線を構成する。
【００８４】
また、金属裏打ち層６の上部には、例えば、シリコン窒化膜やシリコン酸化膜からなる絶縁膜７が5〜500(nm)の厚さで形成される。
【００８５】
なお、本実施の形態においても、書き込みおよび消去電界のばらつきによるしきい値の広がりを防止するために、半導体領域１とソース領域９との境界から半導体領域１とドレイン領域１０との境界までは、ONO積層膜を構成する第１の絶縁層２、電荷蓄積層３および第２の絶縁層４の各膜厚はそれぞれ均一にされていることが望ましい。
【００８６】
さらに、ｐ型半導体領域１と第１の絶縁膜２とが接する領域を挟んでｎ型のソース領域９およびドレイン領域１０が形成されている。これらソースおよびドレイン領域９、１０、電荷蓄積層３およびゲート電極５により、電荷蓄積層３に蓄積された電荷量を情報量とするMONOS型EEPROMメモリセルが形成されている。そして、ソース領域９とドレイン領域１０との間隔としては、0.5(μｍ)以下0.01(μｍ)以上とする。
【００８７】
本実施の形態のメモリセルでは、図１に示す第１の実施の形態のものと同様に先の(1)、(2)、(3)の効果に加え、以下のような効果がある。
【００８８】
(4) ソース領域９、半導体領域１およびドレイン領域１０が形成される方向と同一方向にゲート電極５が延長形成されている。よって、後述するように、隣接するメモリセルのソース領域およびドレイン領域を並列接続する構造、例えば、AND型やVirtual Ground Array構造を実現するのに適している。また、素子分離絶縁膜１４とソース、ドレイン領域９、１０および電荷蓄積層３を自己整合的に形成することができるので、それらの層間での合わせずれの余裕を確保する必要がなく、より高密度なメモリセルが実現できる。
【００８９】
（第２の実施の形態の変形例）
図９は、第２の実施の形態の変形例によるメモリセルの素子断面構造を示している。本変形例は、基本的には第２の実施の形態と同じであるが、第２の実施の形態に比較して素子分離絶縁膜１４が形成されておらず、素子分離されていない点が異なっている。
【００９０】
本変形例のメモリセルは、例えば、ｐ型半導体領域１上にソース、ドレイン領域９、１０をイオン注入によって形成し、第１の絶縁層２、電荷蓄積層３および第２の絶縁層４からなるゲート絶縁膜を半導体領域上に形成し、ゲート電極５を形成するためのポリシリコンおよび金属裏打ち層６を全面堆積した後、ゲート絶縁膜、ポリシリコンおよび金属裏打ち層６をパターニングすることによって形成することができる。各層および膜の膜厚条件については、第２の実施の形態で説明したものと同じ条件を用いればよいので省略する。
【００９１】
本変形例では、第１、第２の実施の形態における(1)、(2)の効果に加え、以下のような効果を得ることができる。
【００９２】
(5) ソース領域９、半導体領域１およびドレイン領域１０が形成される方向と同一方向にゲート電極５が形成されている。よって、後述するように、隣接するメモリセルのソース領域およびドレイン領域を並列接続する構造、例えば、AND型やVirtual Ground cell構造を実現するのに適している。また、素子分離絶縁膜が半導体領域１およびドレイン領域１０が形成される方向に形成されていないので、第１の絶縁層２、電荷蓄積層３および第２の絶縁層４の厚さが素子分離絶縁膜形成端で変化することがなく、より均一な厚さでメモリセルが実現できる。よって、書き込みおよび消去のしきい値分布もより小さくすることができる。
【００９３】
以上説明した本発明の第２の実施の形態およびその変形例によるメモリセルでは、第１の実施の形態のものと同じ印加電圧関係で消去動作を行うことができ、消去に際して第１の実施の形態のものと同様の効果を有するのは明らかである。
【００９４】
（第３の実施の形態）
上記第１および第２の実施の形態では、メモリセルのゲート電極としてｐ型半導体電極（ｐ型不純物を含むポリシリコン）を用いることで高速に消去可能なメモリセルについて説明した。
【００９５】
本実施の形態では、第１および第２の実施の形態で述べたｐ型半導体電極を用いたメモリセルと共に、表面チャネル型の周辺のｎ型MISFETとｐ型MISFETとが同一基板上に形成された半導体記憶装置について説明する。
【００９６】
図１０（ａ）は、第３の実施の形態による半導体記憶装置の素子断面構造を示している。なお、図１０（ａ）において、先の第１および第２の実施の形態と対応する箇所には同じ符号を付して、その詳しい説明は省略する。
【００９７】
図１０（ａ）に示した半導体記憶装置には、浅いｎ型ソース、ドレイン領域を有するｐ型ゲートMONOSからなるメモリセル２１と、これよりも深いソース、ドレイン領域を有したｎ型ゲートを有した表面チャネル型ｎ型MISFET２２と、メモリセル領域よりも深いソース、ドレイン領域を有したｐ型ゲートを有した表面チャネル型ｐ型MISFET２３とが同一基板上に集積されている。ここで、メモリセル２１は２つ隣接した状態で形成されている場合を示している。これは複数のメモリセルを直列接続したNAND型のメモリを想定しており、メモリは２つのみではなく、複数であればよい。なお、６０は各ゲート電極およびソース、ドレイン領域上に形成されたサリサイドである。
【００９８】
図１０（ａ）中のメモリセル２１は、先の第１および第２の実施の形態などで説明したように、第２の絶縁層の厚さが5(nm)以上にされかつゲート電極がｐ型不純物を含む半導体によって構成されている。
【００９９】
次に、図１０（ａ）に示される半導体記憶装置の製造方法を、図１０（ｂ）、図１１（ａ）、（ｂ）、図１２（ａ）、（ｂ）、図１３（ａ）、（ｂ）を参照して説明する。
【０１００】
まず、図１０（ｂ）に示すように、予め、不純物としてボロンを1014(cm-3)から1019(cm-3)の濃度で含む図示しないｐ型のシリコン基板上にレジストを塗布し、リソグラフィを行い、例えばリンまたは砒素、アンチモンなどのイオンを、例えば30〜1000(KeV)の加速エネルギー、1×1011〜1×1015(cm-2)のドーズ量で注入して、周辺ｐ型MISFET領域にｎ型ウェル３１を形成する。さらに同様に、ｐ型のシリコン基板にボロンまたはインジウムからなるイオンを、例えばボロンを使用する場合には100〜1000(KeV)の加速エネルギー、１×1011〜１×1015(cm-2)のドーズ量で注入して、メモリセル領域にｐ型ウェル３２を、周辺ｎ型MISFET領域にｐ型ウェル３３をそれぞれ形成する。ここで、メモリセル領域に形成されたｐ型ウェル３２は、第１および第２の実施の形態におけるｐ型半導体領域１に対応する。
【０１０１】
さらに、レジストを塗布後、リソグラフィを行い、不純物としてボロンを用いる場合には3〜50(KeV)、インジウムの場合には30〜300(KeV)の加速エネルギー、1×1011〜1×1014(cm-2)のドーズ量で、チャネルイオンとしてメモリセル領域および周辺ｎ型MISFET領域に注入する。
【０１０２】
この後、例えば、リソグラフィを行い、リンまたは砒素を3〜50(KeV)の加速エネルギー、1×1011〜1×1014(cm-2)のドーズ量で注入して、周辺ｐ型MISFET領域に形成されるトランジスタのしきい値を設定してもよい。
【０１０３】
続いて、ｐ型ウェル３２上にメモリセルトランジスタのトンネル絶縁膜となるシリコン酸化膜またはオキシナイトライド膜２Ａを0.5〜10(nm)の厚さで全面に形成し、その後、3〜50(nm)の厚さのシリコン窒化膜３Ａを形成し、さらにその上に5〜30(nm)の厚さのシリコン酸化膜またはオキシナイトライド膜４Ａを堆積する。
【０１０４】
さらに、メモリセル領域上をレジストで覆い、シリコン酸化膜またはオキシナイトライド膜２Ａ、シリコン窒化膜３Ａおよびシリコン酸化膜またはオキシナイトライド膜４Ａがメモリセル領域上に残るように選択的に除去した後、周辺トランジスタのゲート絶縁膜となるシリコン酸化膜またはオキシナイトライド膜３４を0.5〜20(nm)の厚さ形成する。これらの工程と前後して、例えば、シリコン酸化膜からなる素子分離領域３５を周辺ｎ型MISFET領域と周辺ｐ型MISFET領域に形成する。これら素子分離領域３５の深さは、例えば0.05〜0.5(μｍ)の深さとする。
【０１０５】
さらに、例えば、アモルファスシリコン膜または多結晶シリコン膜５Ａを厚さ10〜500(nm)で全面に堆積する。このシリコン膜５Ａは、意図的にｎ型またはｐ型不純物添加をしない膜であることが、後でｎ型およびｐ型の不純物を添加し両極性のゲート電極を形成するのに望ましい。次に、マスク材となるシリコン酸化膜または窒化膜７を厚さ10〜500(nm)で全面堆積する。この後、リソグラフィと異方性エッチングを行い、シリコン膜５Ａを垂直加工して、シリコン酸化膜またはオキシナイトライド膜３４およびシリコン酸化膜またはオキシナイトライド膜４Ａでエッチングを止めることにより、図１０（ｂ）の形状を得る。
【０１０６】
この際、ゲート側壁加工のエッチングをシリコン酸化膜またはオキシナイトライド膜４Ａで止めることは、電荷蓄積層となるシリコン窒化膜３Ａへの加工ダメージを小さくするのに望ましい。特に、メモリセルのゲート絶縁膜を構成する第２の絶縁膜（シリコン酸化膜またはオキシナイトライド膜４Ａ）の膜厚が5(nm)以上と厚い構造では従来例よりも容易にエッチングを止めることができる。
【０１０７】
この後、半導体基板の表面欠陥を減少させるために、酸化雰囲気中でアニールすることによって、例えば、厚さ2〜300(nm)のシリコン酸化膜を側壁絶縁膜８として形成する。この酸化工程に付加して,例えばTEOSやHTOからなるシリコン酸化膜やシリコン窒化膜を側壁絶縁膜８として堆積してもよい。この後、この側壁絶縁膜８をマスクとして、シリコン酸化膜またはオキシナイトライド膜２Ａ、シリコン窒化膜３Ａおよびシリコン酸化膜またはオキシナイトライド膜４Ａを選択的に除去して、メモリセルトランジスタに第１の絶縁層２、電荷蓄積層３および第１の絶縁層４を形成することにより図１１（ａ）に示すような構造が形成される。
【０１０８】
また、周辺ｎ型MISFET領域および周辺ｐ型MISFET領域では、アモルファスシリコン膜または多結晶シリコン膜５Ａによって周辺トランジスタのゲート電極５Ｂが形成される。
【０１０９】
さらに、レジスト３６を塗布し、少なくとも周辺ｐ型MISFET領域を覆うようにリソグラフィによりパターニングを行う。この後、リンまたは砒素イオンを例えば、1(eV)〜50(KeV)の加速エネルギー、1×1013〜5×1014(cm-2)のドーズ量で注入を行い、メモリセル領域および周辺ｎ型MISFET領域にｎ型のソース、ドレイン領域９（または１０）をそれぞれ形成する。この場合、後述するｐ型のソース、ドレイン領域を形成する際のイオン注入量よりも、イオン注入量を小さくすれば、このレジスト塗布のプロセスは不要であり、全面にイオン注入してもよい。この場合の加速エネルギーおよびドーズ量は、後に形成するｎ型のソース、ドレイン領域を形成する場合よりも小さい値とするのが、メモリセルの接合、拡散深さを浅くし、短チャネル効果を防ぐのに望ましい。このようにして、図１１（ｂ）の構造が形成される。
【０１１０】
さらに、レジスト３７を塗布し、メモリセル領域と周辺ｐ型MISFET領域を覆うようにリソグラフィによりパターニングを行った後、周辺ｎ型MISFET領域のｐ型ｐ型ウェル３３にリンまたは砒素イオンを注入してｎ型のソース、ドレイン領域９（または１０）よりも深いｎ型のソース、ドレイン領域３８を周辺ｎ型MISFET領域に形成して、いわゆるLDD構造またはextension領域を作成してもよい。この後、リンまたは砒素イオンを例えば、5(eV)〜50(KeV)の加速エネルギー、2×1013〜１×1015(cm-2)のドーズ量で注入を行い、ｎ型のソース、ドレイン領域３８を形成する。このソース、ドレイン領域３８を形成する際のドーズ量は、ソース、ドレイン領域９（または１０）を形成する場合より大きな値とするのが、周辺トランジスタのソース、ドレイン抵抗を下げ、電流駆動能力を増加させるのに望ましい。また、後述するｎ型のソース、ドレイン領域４３より小さな値とするのが、周辺トランジスタの短チャネル効果を防止するのに望ましい。このようにして図１２（ａ）のような形状を得る。
【０１１１】
さらに、レジスト３９を塗布し、メモリセル領域とｎ型MISFET領域を覆うようにリソグラフィによりパターニングを行って、いわゆるLDDまたはextension領域を作成してもよい。この後、ボロンまたはBF2 イオンを例えば、5(eV)〜50(KeV)の加速エネルギー、2×1013〜1×1015(cm-2)のドーズ量で注入を行い、ｐ型のソース、ドレイン領域４０を形成する。この際のドーズ量は、後述するｐ型のソース、ドレイン領域４５を形成する場合より小さな値とするのが、周辺トランジスタの短チャネル効果を防止するのに望ましい。このようにして図１２（ｂ）の形状を得る。
【０１１２】
この後、例えば、シリコン酸化膜またはシリコン窒化膜を、隣接するメモリセルの側壁絶縁膜の間隔の半分以上の厚さ、例えば、30〜200(nm)の範囲の厚さで堆積した後、異方性エッチングを行うことにより、側壁絶縁膜４１を形成する。この絶縁膜４１は、メモリセル間では、ゲート電極５の高さまで達するように残置され、以後の周辺トランジスタへのイオン注入の際に不純物イオンが注入されないようにする保護膜となる。また、浅いソース、ドレイン領域であるLDDまたはextension部よりも深い後述するソース、ドレイン領域４３、４５がゲート電極５に接近しないようにするための側壁となる。この側壁絶縁膜４１を形成する工程と前後して、ゲート電極５上に形成された絶縁膜７を取り除く。
【０１１３】
さらに、レジスト４２を塗布し、メモリセル領域とｐ型MISFET領域を覆うようにリソグラフィによりパターニングを行う。この後、リンまたは砒素イオンを例えば、1(eV)から50(keV)の範囲のエネルギーで1×1014(cm-2)から1×1016(cm-2)の範囲のドーズ量で注入を行い、ｎ型のソース、ドレイン領域４３を形成する。同時に、ｎ型MISFET領域のゲート電極５Ｂにｎ型不純物を添加し、ｎ型ゲート電極を形成することができる。このようにして図１３（ａ）の形状を得る。
【０１１４】
さらに、レジスト４４を塗布し、ｎ型MISFET領域を覆うようにリソグラフィによりパターニングを行う。この後、ボロンまたはBF2 イオンを例えば、1(eV)から50(keV)の範囲の加速エネルギーで1×1014(cm-2)から1×1016(cm-2)の範囲のドーズ量で注入を行い、ｐ型のソース、ドレイン領域４５を形成する。この際、注入イオンが、セル領域のｐ型ウェル３２に達しないように注入エネルギーを選択する。この工程で、同時に、メモリセル領域とｐ型MISFET領域のゲート電極５Ｂにｐ型不純物を添加し、ｐ型ゲート電極を形成することができる。このようにして図１３（ｂ）の形状を得る。この際、注入イオンとしてBF2 よりもボロンを用いる方が、ｎ型ウェル３１に対し、ゲート電極５Ｂに添加したボロンが染み出す現象が抑制され、望ましい。このようにして図１３（ｂ）の形状を得る。
【０１１５】
さらに、例えば、Ti,Co、Ni、Pdなどのシリサイドを作成する金属を、例えば、1〜40(nm)までの範囲内で全面に堆積した後、400〜1000(℃)の範囲の熱工程を加え、シリサイドを形成後、例えば、硫酸と過酸化水素溶液からなるエッチングにより残り金属を選択的にエッチングして、図１０（ａ）に示すように、いわゆるサリサイド６０を形成する。
【０１１６】
本実施の形態では、第１の実施の形態の効果に加え以下のような効果がある。
【０１１７】
(6) 浅いｎ型のソース、ドレイン領域を有したｐ型ゲート電極のMONOSと、これよりも深いソース、ドレイン領域を有したｎ型ゲート電極を有したｎ型MISFETおよびｐ型ゲート電極を有したｐ型MISFETを同一基板上に同時に集積している。よって、表面チャネル型のｐ型MISFETおよびｎ型MISFETをメモリセルと同時に作成することができ、短チャネル効果が優れ、電流駆動能力が高く、よりしきい値の低いトランジスタを作成できる。この結果、ｐ型MISFETの占有面積を縮小させることができ、電源電圧を低くしても動作するメモリセルおよび周辺回路が実現できる。
【０１１８】
(7) ｎ型ゲート電極を有したｎ型MISFETおよびｐ型ゲート電極を有したｐ型MISFETのソース、ドレイン領域の拡散深さを、MONOSセルトランジスタのソース、ドレイン領域の拡散深さよりも深く独立に制御でき、ソース、ドレイン領域の層抵抗を削減しつつ、セルトランジスタではより短チャネル効果を抑制することが可能となる。
【０１１９】
(8) 周辺トランジスタとメモリセル領域のゲート電極を同一プロセスで加工できる。よって、周辺トランジスタとメモリセルとのゲート形成時の合わせずれがなく、より高密度なメモリセルが実現できる。さらに、浅いｎ型のソース、ドレイン領域を有したｐ型ゲートMONOSと、ｐ型ゲート電極を有したｐ型MISFETのゲート電極に対するイオン注入を同一工程で行っているので、別工程で行った場合よりも工程数の増加を防ぐことができる。また、例えば、ゲート電極のｐ型不純物濃度を2×1019(cm-3)よりも多く1×1020(cm-3)よりも少なくすることによって、ｐ型ゲートを有したｐ型MISFETのゲートに添加したｐ型不純物がシリコン酸化膜中で異常拡散を生じず、シリコン酸化膜の品質を保ち、MOSFETが形成されるウェル領域にｐ型不純物が染み出す問題を防ぐことができる。よって、ｐ型不純物の染み出し量によってｐ型MISFETのしきい値ばらつきが増大する現象を防止することができる。
【０１２０】
(9) 周辺トランジスタの深いソース、ドレイン領域とゲート電極のイオン注入とを同一工程で行っているので、別工程で行った場合よりも工程の増加を防ぐことができる。
【０１２１】
(10) 図１０では、MONOSメモリセルに絶縁膜４１が形成されているので、メモリセルのゲートにｐ型の不純物を添加する工程で、メモリセルのソース、ドレイン領域にｐ型不純物が入らないようにできる。よって、薄いｎ型のソース、ドレイン領域と、ゲート空乏化を防ぐのに必要な濃いｐ型不純物濃度のゲート電極の両方をメモリセルで実現でき、より短チャネル効果に強く、電流駆動力の大きなメモリセルを実現できる。さらに、MONOSメモリセルのゲート電極上に選択的にシリサイドを作成する際に、メモリセルの浅いソース、ドレイン領域上にはシリサイドが形成されないので、ゲート抵抗を低減するのと同時に、浅いソース、ドレイン領域でのシリサイドに起因するリーク電流の発生を防ぐことができる。
【０１２２】
同時に、周辺トランジスタでは深いソース、ドレイン領域上にシリサイドを形成することができるので、リーク電流が少なく低抵抗なソース、ドレイン領域を形成することができる。
【０１２３】
（第３の実施の形態の変形例）
次に、図１４（ａ）、（ｂ）、図１５（ａ）、（ｂ）、図１６（ａ）、（ｂ）、図１７（ａ）、（ｂ）および図１８を用いて第３の実施の形態の変形例を説明する。本変形例では、ソース、ドレイン領域形成前に、ゲート電極に不純物添加が予めなされている点が第３の実施の形態と異なっている。
【０１２４】
まず、アモルファスシリコン膜または多結晶シリコン膜５Ａを厚さ10〜500(nm)で全面に堆積するまでの工程は第３の実施の形態と同じである。このシリコン膜５Ａは、意図的にｎ型またはｐ型の不純物を添加しない膜であることが、後の工程でｎ型およびｐ型の不純物を添加し、両極性のゲート電極を形成するのに望ましい。
【０１２５】
この後、レジスト４６を塗布し、ｎ型MISFET領域を覆うようにリソグラフィによりパターニングを行う。この後、ボロンまたはBF2 イオンを例えば、1(eV)〜50(keV)の範囲の加速エネルギーで、1×1014(cm-2)から1×1016(cm-2)の範囲のドーズ量で注入を行い、シリコン膜５Ａのメモリセルのゲート電極の部分およびｐ型MISFETのゲート電極の部分に対してｐ型不純物の添加を行う。なお、不純物イオンのゲート絶縁膜３４のつき抜けを防止するためには、BF2 イオンよりもボロンイオンを用いる方が望ましい。この際、イオンがシリコン酸化膜またはオキシナイトライド膜２Ａ、シリコン窒化膜３Ａおよびシリコン酸化膜またはオキシナイトライド膜４Ａからなる積層構造をつき抜けてｐ型ウェル３２にｐ型不純物が達することがないように、加速エネルギーを調整する。このようにして図１４（ａ）の形状を得る。
【０１２６】
さらに、レジスト４７を塗布し、メモリセル領域とｐ型MISFET領域を覆うようにリソグラフィによりパターニングを行う。この後、リンまたは砒素イオンを例えば、1(eV)〜50(keV)の範囲の加速エネルギーで1×1014(cm-2)から1×1016(cm-2)の範囲のドーズ量で注入を行い、シリコン膜５Ａのｎ型MISFETのゲート電極の部分に対してｎ型不純物の添加を行う。このようにして図１４（ｂ）の形状を得る。
【０１２７】
続いて、例えば、NiSi,MoSi,TiSi,CoSi、W、Alなどからなるゲート電極の金属裏打ち層６となる金属膜を10〜500(nm)の厚さで堆積する。さらに、マスク材となるシリコン酸化膜または窒化膜７を厚さ10〜500(nm)で全面に堆積する。この後、リソグラフィと異方性エッチングを行い、シリコン膜５Ａを垂直に加工し、シリコン酸化膜３４およびシリコン酸化膜またはオキシナイトライド膜４Ａでエッチングを止めることにより、図１５（ａ）の形状を得る。この際、ゲート側壁加工のエッチングをシリコン酸化膜またはオキシナイトライド膜４Ａで止めることにより、電荷蓄積層となるシリコン窒化膜３Ａへの加工ダメージを小さくするのに望ましく、特に、シリコン酸化膜またはオキシナイトライド膜４Ａの膜厚ｔox2が5(nm)以上と厚い構造では従来例よりも容易にエッチングを止めることができる。
【０１２８】
さらに、半導体基板の表面欠陥を減少させるために、酸化雰囲気中でアニールすることによって、例えば、厚さ2〜300(nm)のシリコン酸化膜を側壁絶縁膜８として形成する。この酸化工程に付加して、例えばTEOSやHTOからなるシリコン酸化膜やシリコン窒化膜を側壁絶縁膜８として堆積してもよい。この後、この側壁絶縁膜８をマスクとして、シリコン酸化膜またはオキシナイトライド膜２Ａ、シリコン窒化膜３Ａおよびシリコン酸化膜またはオキシナイトライド膜４Ａを選択的に除去して第１の絶縁層２、電荷蓄積層３および第２の絶縁層４を形成することで、図１５（ｂ）の構造が形成される。
【０１２９】
さらに、リンまたは砒素イオンを例えば、1(eV)〜50(keV)の範囲の加速エネルギーで1×1013(cm-2)〜1×1014(cm-2)の範囲のドーズ量で注入を行い、ｎ型のソース、ドレイン領域９（または１０）を形成する。ここで、このイオン注入量は、後で述べるｐ型拡散層５０を形成する場合のイオン注入量よりも小さくし、ｐ型MISFETのソース、ドレイン領域を形成するイオン注入によって、ｐ型のソース、ドレイン領域が確実に形成されるようにする。このドーズ量および加速エネルギーは、後で形成するｎ型のソース、ドレイン領域３８、４３を形成する場合よりも小さい値とするのが、メモリセルの接合深さを浅くし、短チャネル効果を防ぐのに望ましい。このようにして、図１６（ａ）の構造が形成される。
【０１３０】
次に、レジスト４８を塗布し、メモリセル領域とｐ型MISFET領域を覆うようにリソグラフィによりパターニングを行って、いわゆるLDDまたはextension領域を作成してもよい。この後、リンまたは砒素イオンを例えば、5(eV)〜50(keV)の範囲の加速エネルギーで2×1013(cm-2)〜1×1015(cm-2)の範囲のドーズ量で注入を行い、ｎ型のソース、ドレイン領域３８を形成する。このドーズ量は、ｎ型のソース、ドレイン領域９（または１０）を形成する際のドーズ量よりも大きな値とするのが、周辺トランジスタのソース、ドレイン抵抗を下げ、電流駆動能力を増加させるのに望ましい。また、後述するｎ型のソース、ドレイン領域４３を形成する際のドーズ量よりもより小さな値とするのが、周辺トランジスタの短チャネル効果を防止するのに望ましい。このようにして図１６（ｂ）の形状を得る。
【０１３１】
さらに、レジスト４９を塗布し、メモリセル領域とｎ型MISFET領域を覆うようにリソグラフィによりパターニングを行って、いわゆるLDDまたはextension領域を作成してもよい。この後、ボロンまたはBF2 イオンを例えば、5(eV)〜50(keV)の範囲の加速エネルギーで2×1013(cm-2)〜1×1015(cm-2)の範囲のドーズ量で注入を行い、ｐ型のソース、ドレイン領域５０を形成する。このドーズ量は、ｐ型のソース、ドレイン領域４５（図１３（ｂ）に図示）より小さな値とするのが、周辺トランジスタの短チャネル効果を防止するのに望ましい。このようにして図１７（ａ）の形状を得る。
【０１３２】
この後、例えば、シリコン酸化膜またはシリコン窒化膜を、隣接するメモリセルの側壁絶縁膜の間隔の半分以上の厚さ、例えば、30〜200(nm)の範囲の厚さで堆積した後、異方性エッチングを行うことにより、側壁絶縁膜４１を形成する。この絶縁膜４１は、メモリセル間では、メモリセルのゲート電極５の高さまで達するように残置され、以後の周辺トランジスタに対するイオン注入の際に、イオンがｐウェル３２に対して注入されないようにする保護膜となる。また、浅いソース、ドレイン接合であるLDDまたはextension部（３８、５０）よりも深いソース、ドレイン接合であるソース、ドレイン領域４３、４５がゲート電極に接近しないようにするための側壁となる。
【０１３３】
さらに、レジスト５１を塗布し、メモリセル領域とｐ型MISFET領域を覆うようにリソグラフィによりパターニングを行う。この後、リンまたは砒素イオンを例えば、1(eV)〜50(keV)の範囲の加速エネルギーで1×1014(cm-2)〜1×1016(cm-2)の範囲のドーズ量で注入を行い、ｎ型のソース、ドレイン領域４３を形成する。このようにして図１７（ｂ）の形状を得る。
【０１３４】
さらに、レジスト５２を塗布し、メモリセル領域とｎ型MISFET領域を覆うようにリソグラフィによりパターニングを行う。この後、ボロンまたはBF2 イオンを例えば、1(eV)〜50(keV)の範囲の加速エネルギーで1×1014(cm-2)〜1×1016(cm-2)の範囲のドーズ量で注入を行い、ｎ型のソース、ドレイン領域４５を形成する。このようにして図１８の形状を得る。この後、レジスト５２を除去して完成する。
【０１３５】
本変形例では、第１の実施の形態による効果および第３の実施の形態による効果の(6)、(7)、(8)に加え、以下のような効果を得ることができる。
【０１３６】
(11) 第３の実施の形態では、レジストを塗布せずにMONOSセルのソース、ドレイン領域を形成しているので、レジストを塗布する場合よりも工程数を減少できる。また、ゲート加工後は、セルの狭いスペース部でのレジスト開口が不要で、廉価な長い波長、例えば、i線で感光できるポジレジストを用いることができる。
【０１３７】
(12) 周辺トランジスタとメモリセル領域のｐ型のゲート電極の不純物濃度が等しいので、ゲート電極加工時のエッチングばらつきが生じにくく、第１の絶縁層２、電荷蓄積層３、第２の絶縁層４および側壁絶縁膜８に、ゲート電極加工時に与えるダメージも小さくできる。よって、より信頼性の高い半導体回路が実現できる。
【０１３８】
(13) 薄いｎ型のソース、ドレイン領域と、ゲート空乏化を防ぐのに必要な濃いｐ型不純物濃度のゲート電極の両方をメモリセルで実現でき、より短チャネル効果に強く、電流駆動力の大きなメモリセルを実現できる。
【０１３９】
（第４の実施の形態）
本実施の形態では、第１の実施の形態の変形例で述べたメモリセルと共に、表面チャネル型の周辺のｎ型MISFETとｐ型MISFETとが同一基板上に形成された半導体記憶装置について説明する。
【０１４０】
図１９（ａ）、（ｂ）は、第４の実施の形態による半導体記憶装置の素子断面構造を示している。本実施例では、メモリセル領域については、第２の方向と、第２の方向と交差し、ゲート電極を含む第１の方向についての断面も示している。第１の方向では、ゲート電極を共通とする２つのセルを示し、この方向において、ｎ型のソース、ドレイン領域９（または１０）が隣接するセル間で形成されている。図では示していないが、このｎ型のソース、ドレイン領域９（または１０）は、第２の方向に延長して形成され、第２の方向で隣接するメモリセルのソース、ドレイン領域に並列接続されている。ここで、メモリセルは２つ隣接した構造を示しているが、勿論２つではなく、複数であればよい。
【０１４１】
図１９（ａ）、（ｂ）に示した半導体記憶装置には、浅いｎ型のソース、ドレイン領域を有するｐ型ゲートMONOSからなるメモリセル２１と、これよりも深いソース、ドレイン領域を有したｎ型ゲートを有した表面チャネル型ｎ型MISFET２２と、メモリセル領域よりも深いソース、ドレイン領域を有したｐ型ゲートを有した表面チャネル型ｐ型MISFET２３とが同一基板上に集積されている。
【０１４２】
なお、４０´はｐ型のソース、ドレイン領域を形成する際に、メモリセル領域に同時に形成されるｐ型の拡散領域であり、６０は各ゲート電極およびソース、ドレイン領域上に形成されたサリサイドである。
【０１４３】
次に、図１９（ａ）、（ｂ）に示す半導体記憶装置の製造方法を、図２０（ａ）、（ｂ）〜図２５（ａ）、（ｂ）を参照して説明する。なお、メモリセルについては、図２０（ａ）、（ｂ）〜図２２（ａ）までは、第１の方向に沿った断面を示している。図２０（ａ）、（ｂ）〜図２１（ａ）、（ｂ）までは、第２の方向に沿った断面は図２２（ｂ）と同じなので省略する。さらに、図２２（ｂ）〜図２５（ｂ）までは、メモリセルについては、第２の方向に従った断面を示している。図２２（ｂ）〜図２５（ｂ）までは、第１の方向に沿った断面は図２２（ｂ）と同じなので省略する。
【０１４４】
まず、アモルファスシリコン膜または多結晶シリコン膜５Ａを厚さ10〜500(nm)で全面に堆積するまでは、第３の実施の形態と同じである。このシリコン膜５Ａは、意図的にｎ型またはｐ型不純物添加をしない膜であることが、後でｎ型およびｐ型の不純物を添加し、両極性のゲート電極を形成するのに望ましい。
【０１４５】
次に、マスク材となるシリコン酸化膜または窒化膜７を厚さ10〜500(nm)で全面に堆積する。この後、メモリセル領域について、リソグラフィと異方性エッチングを行い、シリコン膜を第２の方向に沿って線状に垂直に加工して、シリコン酸化膜３４およびシリコン酸化膜またはオキシナイトライド膜４Ａでエッチングを止めることにより、図２０（ａ）の形状を得る。この際、ゲート側壁加工のエッチングをシリコン酸化膜またはオキシナイトライド膜４Ａで止めることにより、電荷蓄積層３となるシリコン窒化膜３Ａへの加工ダメージを小さくするのに望ましく、特に、メモリセルのゲート絶縁膜を構成する第２の絶縁膜（シリコン酸化膜またはオキシナイトライド膜４Ａ）の膜厚が5(nm)以上と厚い構造では従来例よりも容易にエッチングを止めることができる。この際、図２０（ａ）に示すように、本実施の形態では、周辺トランジスタについてはリソグラフィ加工を行わなくてよい。
【０１４６】
さらに、半導体基板の表面欠陥を減少させるために、酸化雰囲気中でアニールすることによって、例えば、厚さ2〜300(nm)のシリコン酸化膜を側壁絶縁膜８として形成する。この酸化工程に付加して、例えばTEOSやHTOからなるシリコン酸化膜やシリコン窒化膜を側壁絶縁膜８として堆積してもよい。この後、この側壁絶縁膜８をマスクとして、シリコン酸化膜またはオキシナイトライド膜２Ａ、シリコン窒化膜３Ａおよびシリコン酸化膜またはオキシナイトライド膜４Ａを第１の方向で選択的に除去することより、図１０（ｂ）の構造が形成される。
【０１４７】
この後、リンまたは砒素イオンを例えば、1(eV)〜50(keV)の範囲の加速エネルギーで1×1013(cm-2)〜1×1015(cm-2)の範囲のドーズ量で全面に注入を行い、ｎ型のソース、ドレイン領域９（または１０）を形成する。この場合、周辺MISFET領域では、シリコン膜５Ａとシリコン酸化膜または窒化膜７とがパターニングされていないので、注入したイオンがシリコン酸化膜または窒化膜７に留まり、ｎ型ウェル３１およびｐ型ウェル３３には達しないため、選択的にメモリセル領域のソース、ドレイン領域９（または１０）が形成できる。この場合のドーズ量および加速エネルギーは、後で形成するｎ型のソース、ドレイン領域３８、４３よりも小さい値とするのが、メモリセルの接合深さを浅くし、短チャネル効果を防ぐのに望ましい。このようにして、図２１（ａ）の構造が形成される。
【０１４８】
この後、例えば、シリコン酸化膜またはシリコン窒化膜を、隣接するメモリセルの側壁絶縁膜の間隔の半分以上の厚さ、例えば、30〜200(nm)の範囲の厚さで堆積した後、異方性エッチングを行うことにより、側壁絶縁膜５３を形成する。この絶縁膜５３は、メモリセル間では、メモリセルのゲート電極の高さまで達するように残置され、以後の周辺トランジスタへのイオン注入の際に、セルトランジスタのソース、ドレイン領域に注入されないようにするための保護膜となる。このようにして、図２１（ｂ）の構造が形成される。
【０１４９】
この側壁絶縁膜５３を形成する工程の後、アモルファスシリコン膜または多結晶シリコン膜５Ａ上に形成された絶縁膜７を取り除く。さらに、アモルファスシリコン膜または多結晶シリコン膜５４を厚さ10〜500(nm)で全面に堆積する。このシリコン膜５４は、意図的にｎ型またはｐ型不純物添加をしない膜であることが、後でｎ型およびｐ型の不純物を添加し、両極性のゲート電極を形成するのに望ましい。このようにして、図２２（ａ）、（ｂ）の構造が形成される。
【０１５０】
ついで、メモリセル領域および周辺トランジスタについて、リソグラフィと異方性エッチングを行い、アモルファスシリコン膜または多結晶シリコン膜５Ａおよびアモルファスシリコン膜または多結晶シリコン膜５４を第１の方向に沿って線状に垂直に加工し、シリコン酸化膜３４およびシリコン酸化膜またはオキシナイトライド膜４Ａでエッチングを止めることにより、図２３（ａ）の形状を得る。この際、ゲート側壁加工のエッチングをシリコン酸化膜またはオキシナイトライド膜４Ａで止めることにより、電荷蓄積層３となるシリコン窒化膜３Ａへの加工ダメージを小さくするのに望ましく、特に、メモリセルのゲート絶縁膜を構成する第２の絶縁膜（シリコン酸化膜またはオキシナイトライド膜４Ａ）の膜厚が5(nm)以上と厚い構造では従来例よりも容易にエッチングを止めることができる。
【０１５１】
さらに、半導体基板の表面欠陥を減少させるために、酸化雰囲気中でアニールすることによって、例えば、厚さ2〜300(nm)のシリコン酸化膜を側壁絶縁膜５３として形成する。この際、ゲート電極上も酸化され、上部絶縁膜５５が厚さ2〜300(nm)の範囲で形成される。この酸化工程に付加して、例えばTEOSやHTOからなるシリコン酸化膜やシリコン窒化膜を側壁絶縁膜５３として堆積してもよい。この後、この側壁絶縁膜５３をマスクとして、シリコン酸化膜またはオキシナイトライド膜２Ａ、シリコン窒化膜３Ａおよびシリコン酸化膜またはオキシナイトライド膜４Ａを選択的に除去して、メモリセルトランジスタに第１の絶縁層２、電荷蓄積層３および第１の絶縁層４を形成し、図２３（ｂ）に示すような構造が形成される。
【０１５２】
さらに、レジスト５６を塗布し、メモリセル領域とｐ型MISFET領域を覆うようにリソグラフィによりパターニングを行って、いわゆるLDDまたはextension領域を作成してもよい。この後、リンまたは砒素イオンを例えば、5(eV)〜50(keV)の範囲の加速エネルギーで2×1013(cm-2)〜1×1015(cm-2)の範囲のドーズ量で注入を行い、ｎ型のソース、ドレイン領域３８を形成する。この際のドーズ量は、ｎ型のソース、ドレイン領域９（または１０）を形成する場合よりも大きな値とするのが、周辺トランジスタのソース、ドレイン抵抗を下げ、電流駆動能力を増加させるのに望ましい。また、後述するｎ型のソース、ドレイン領域４３を形成する場合より小さな値とするのが、周辺トランジスタの短チャネル効果を防止するのに望ましい。このようにして図２４（ａ）の形状を得る。
【０１５３】
さらに、レジスト５７を塗布し、ｎ型MISFET領域のみを覆うようにリソグラフィによりパターニングを行って、いわゆるLDDまたはextension領域を作成してもよい。この後、ボロンまたはBF2 イオンを例えば、5(eV)〜50(keV)の範囲の加速エネルギーで2×1013(cm-2)〜1×1015(cm-2)の範囲のドーズ量で注入を行い、p型のソース、ドレイン領域４０および拡散領域４０´を形成する。この際のドーズ量は、後述するｐ型のソース、ドレイン領域４５を形成する場合よりも小さな値とするのが、周辺トランジスタの短チャネル効果を防止するのに望ましい。同時に、メモリセル領域の第２の方向に沿ったｐ型ウェル３２上にもｐ型不純物が注入され、ｐ型の拡散領域４０´が形成される。このｐ型拡散領域４０´は、メモリセル領域で隣接するｎ型のソース、ドレイン領域９（または１０）相互間のいわゆるパンチスルーストッパーとなる。このようにして図２４（ｂ）の形状を得る。
【０１５４】
この後、例えば、シリコン酸化膜またはシリコン窒化膜を、隣接するメモリセルの側壁絶縁膜の間隔の半分以上の厚さ、例えば、30〜200(nm)の範囲の厚さで堆積した後、異方性エッチングを行うことにより、側壁絶縁膜４１を形成する。この絶縁膜４１は、メモリセル間では、メモリセルのゲート電極５の高さまで達するように残置され、以後の周辺トランジスタに対するイオン注入の際に、イオンが注入されないようにする保護膜となる。また、浅いソース、ドレイン接合であるLDDまたはextension部（３８、５０）よりも深いソース、ドレイン接合であるソース、ドレイン領域４３、４５が、ゲート電極に接近しないようにするための側壁となる。この側壁絶縁膜４１を形成する工程と前後して、ゲート電極５上に形成された絶縁膜５５を取り除く。
【０１５５】
さらに、レジスト５８を塗布し、メモリセル領域とｐ型MISFET領域を覆うようにリソグラフィによりパターニングを行う。この後、リンまたは砒素イオンを例えば、1(eV)〜50(keV)の範囲の加速エネルギーで1×1014(cm-2)〜1×1016(cm-2)の範囲のドーズ量で注入を行い、ｎ型のソース、ドレイン領域４３を形成する。同時に、ｎ型MISFET領域のゲート電極５Ｂにｎ型不純物を添加し、ｎ型ゲート電極をすることができる。このようにして図２５（ａ）の形状を得る。
【０１５６】
さらに、レジスト５９を塗布し、ｎ型MISFET領域を覆うようにリソグラフィによりパターニングを行う。この後、ボロンまたはBF2 イオンを例えば、1(eV)〜50(keV)の範囲の加速エネルギーで1×1014(cm-2)〜1×1016(cm-2)の範囲のドーズ量で注入を行い、p型のソース、ドレイン領域４５を形成する。この際、注入イオンが、メモリセル領域のｐ型ウェル３２に達しないように加速エネルギーを選択する。この工程で、同時に、メモリセル領域とｐ型MISFET領域のゲート電極にｐ型不純物を添加し、ｐ型ゲート電極とすることができる。この際、注入イオンとしてBF2 よりもボロンを用いる方が、ゲート電極に添加したボロンがｎ型ウェル３１に染み出す現象が抑制され望ましい。このようにして図２５（ｂ）の形状を得る。
【０１５７】
この後は、例えば、Ti,Co、Ni、Pdなどのシリサイドを作成する金属を、例えば、1〜40(nm)までの範囲内で、全面に堆積後、400〜1000(℃)の範囲の熱工程を加えてシリサイドを形成した後、例えば,硫酸と過酸化水素溶液からなるエッチングにより残りの金属を選択的にエッチングし、図１９（ａ）、（ｂ）に示されるようにいわゆるサリサイド６０を形成する。
【０１５８】
本実施の形態では、第１の実施の形態の変形例による効果と、第２の実施の形態による効果、および第３の実施の形態の(6)、(7)、(8)、(9)、(10)の効果に加え、以下のような効果を得ることができる。
【０１５９】
(14) メモリセル領域はゲート電極５の直線状のパターンと、アモルファスシリコン膜または多結晶シリコン膜５４の直線状のパターンとの交差領域でメモリセルを自己整合的に形成でき、最小配線ピッチで規定される非常に高密度なセルを実現できる。さらに、電荷畜積層３がｐ型ウェル３２、ｎ型のソース、ドレイン領域９（または１０）、およびｐ型拡散領域４０´と合わせずれなく形成することができ、より均一な電荷蓄積層とｐ型ウェル３２との容量を実現できる。これにより、メモリセルの容量ばらつきやメモリセル間の容量ばらつきを低減することができる。
【０１６０】
（第５の実施の形態）
図２６、図２７および図２８は本発明の第５の実施の形態に係る半導体記憶装置の構造を示す。本実施の形態は、前記各実施の形態で説明したメモリセルを直列に接続したNANDセルアレイについて示したものである。なお、第１ないし第４の実施の形態と対応する箇所には同じ符号を付してその説明は省略する。
【０１６１】
図２６（ａ）は１個のメモリブロック７０の回路図であり、図２６（ｂ）は図２６（ａ）のメモリブロック７０を３つ並列した場合の平面図を示している。なお、図２６（ｂ）では、セル構造をわかりやすくするために、ゲート制御線となる金属裏打ち層６よりも下の構造のみを示している。また、図２７は図２６（ｂ）中のＢ−Ｂ´線に沿った素子断面構造を示し、図２８は図２６（ｂ）中のＡ−Ａ´線に沿った素子断面構造を示している。
【０１６２】
図２６（ａ）おいて、例えばシリコン窒化膜やシリコン酸窒化膜を電荷蓄積層とした電界効果トランジスタからなる不揮発性メモリセルM0〜M15が直列に接続され、一端が選択トランジスタS1を介してデータ転送線BLに接続されている。また他の一端は選択トランジスタS2を介して共通ソース線SLに接続されている。また、それぞれのトランジスタは、同一のウェル上に形成されている。
【０１６３】
図２７および図２８において、ｐ型シリコン基板７１上にはｎ型ウェル７２が形成され、さらにｎ型ウェル７２上には、例えばボロン不純物濃度が1014(cm-2)〜1019(cm-2)の間のｐ型ウェル７３が形成されている。ｐ型ウェル７３には、例えば0.5〜10(nm)の厚さからなるシリコン酸化膜またはオキシナイトライド膜からなる第１の絶縁層２を介して、例えばシリコン窒化膜、シリコン酸窒化膜からなる電荷蓄積層３が3〜50(nm)の厚さで形成されている。この上に、例えば、厚さ5〜30(nm)の間のシリコン酸化膜からなる第２の絶縁層４を介して、例えばｐ型ポリシリコン層からなるゲート電極５が形成されている。さらに、この上に、WSi（タングステンシリサイド）とポリシリコンとのスタック構造、または、W,NiSi,MoSi,TiSi,CoSiとポリシリコンのスタック構造からなる金属裏打ち層６がゲート制御線として10〜500(nm)の厚さで形成されている。このような構造のメモリセルとしては、第１の実施の形態ないし第４の実施の形態で説明したメモリセルを用いればよい。
【０１６４】
金属裏打ち層６からなるゲート制御線は、図２６（ｂ）に示すように、隣接するメモリセルブロック相互で接続されるように紙面左右方向にブロックの境界まで延長して形成されており、データ選択線WL0〜WL15および選択ゲート制御線SSL、GSLを形成している。なお、ｐ型ウェル７３はｎ型ウェル７２によってｐ型シリコン基板７１と分離されているので、ｐ型ウェル７３にはｐ型シリコン基板７１とは独立して電圧を印加することができる。このような構造は、消去時の昇圧回路の負荷を減らし、消費電力を抑えるためには望ましい。
【０１６５】
また、シリコン酸化膜からなる素子分離絶縁膜７４が形成されていない領域上には、ｐ型ウェル７３が自己整合的に形成されている。これは、例えば、ｐ型ウェル７３に第１の絶縁層２、電荷蓄積層３および第２の絶縁層４を形成するための層を全面堆積した後、パターニングしてｐ型ウェル７３に達するまで、ｐ型ウェル７３を例えば0.05〜0.5(μm)の深さエッチングし、絶縁膜７４を埋め込むことで形成することができる。
【０１６６】
ゲート電極５の両側には、例えば5〜200(nm)の厚さのシリコン窒化膜またはシリコン酸化膜からなる絶縁膜８を挟んでソース、ドレイン領域９（または１０）が形成されている。これらソース、ドレイン領域９（または１０）と電荷蓄積層３、ゲート電極５により、MONOS型不揮発性EEPROMセルが形成されており、電荷蓄積層のゲート長としては、0.5(μm)以下0.01(μm)以上とする。これらソース、ドレイン９（または１０）としては、例えばリンや砒素、アンチモンを表面濃度が1017(cm-3)〜1021(cm-3)となるように深さ10〜500(nm)の間で形成されている。
【０１６７】
さらに、これらソース、ドレイン９（または１０）はメモリセル同士で直列に接続され、NAND接続が実現されている。また、図において、６(SSL)、６(SL)は、それぞれSSLおよびGSLに相当するブロック選択線であり、MONOS型EEPROMのゲート制御線（金属裏打ち層６）と同層の導電体層で形成されている。これらゲート電極５は、例えば3〜15(nm)の厚さのシリコン酸化膜またはオキシナイトライド膜からなるゲート絶縁膜３４SSLおよび３４GSLを介してｐ型ウェル７３と対向し、MOSトランジスタを形成している。ここで、ゲート電極５SSLおよび５GSLのゲート長は、メモリセルのゲート電極のゲート長よりも長く、例えば、1(μm)以下0.02(μm)以上で形成することにより、ブロック選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる。
【０１６８】
ここで、ゲート電極５SSLおよび５GSLはメモリセルと同じｐ型電極とすることにより、メモリセルのゲート電極とSSL、GSLのゲートとで不純物の相互拡散による空乏化を防ぐことができ、かつ工程を削減でき望ましい。
【０１６９】
また、ゲート電極５SSLの片側に形成されたｎ型のソース、ドレイン領域９ｄは、例えば、タングステンやタングステンシリサイド、チタン、チタンナイトライド、またはアルミニウムからなるデータ転送線７４(BL)とコンタクト７５ｄを介して接続されている。ここで、データ転送線７４(BL)は、隣接するメモリセルブロックで接続されるように、図２６（ｂ）の紙面上下方向にブロック境界まで形成されている。一方、ゲート電極５GSLの片側に形成されたソース、ドレイン領域９ｓは、コンタクト７５ｓを介してソース線となる共通ソース線SLと接続されている。この共通ソース線SLは、隣接するメモリセルブロックで接続されるように図２６（ｂ）の紙面左右方向にブロック境界まで形成されている。勿論、ｎ型のソース、ドレイン領域９ｓを紙面左右方向にブロック境界まで形成することにより、共通ソース線としてもよい。
【０１７０】
BLコンタクトおよびSLコンタクトとしては、例えばｎ型またはｐ型にドープされたポリシリコンやタングステン、およびタングステンシリサイド、Al、TiN、Ｔiなどが充填されて、導電体領域となっている。さらに、共通ソース線SLおよびデータ転送線BLと前記トランジスタとの間には、例えばシリコン酸化膜やシリコン窒化膜などからなる層間膜７６によって充填されている。さらに、データ転送線BLの上部には、例えばシリコン酸化膜やシリコン窒化膜、またはポリイミドらなる絶縁膜保護層７７や、図示していないが、例えば、W,AlやCuからなる上部配線が形成されている。
【０１７１】
本実施例では、第１の実施の形態から第４の実施の形態までの効果に加え、ｐ型ウェル７３を共通としておりウェルからトンネル注入によって複数セルを同時に消去することが可能となるため、消去時の消費電力を抑制しつつ、多ビットを一括で高速消去することが可能となるという効果が得られる。
【０１７２】
（第６の実施の形態）
図２９（ａ）、（ｂ）および図３０（ａ）、（ｂ）は本発明の第６の実施の形態に係る半導体記憶装置の構造を示す。本実施の形態は、前記各実施の形態で説明したメモリセルを直列に接続したANDセルアレイについて示したものである。なお、第１ないし第４の実施の形態と対応する箇所には同じ符号を付してその説明は省略する。
【０１７３】
図２９（ａ）は１個のメモリブロック８０の回路図である。図２９（ａ）において、例えばシリコン窒化膜やシリコン酸窒化膜を電荷蓄積層とした電界効果トランジスタからなる不揮発性メモリセルM0〜M15が電流端子を並列に接続され、一端がブロック選択トランジスタS1を介してデータ転送線BLに接続され、他の一端がブロック選択トランジスタS2を介して共通ソース線SLに接続されている。また、それぞれのトランジスタは、同一のウェル上に形成されている。ｎをブロックインデックス（自然数）とすると、それぞれのメモリセルM0〜M15のゲート電極はデータ選択線WL0〜WL15に接続されている。また、データ転送線に沿った複数のメモリセルブロックから１つのメモリセルブロックを選択してデータ転送線に接続するため、ブロック選択トランジスタS1のゲート電極はブロック選択線SSLに接続されている。さらに、ブロック選択トランジスタS2のゲート電極はブロック選択線GSLに接続されている。このような接続により、いわゆるAND型メモリセルブロック８０が形成される。
【０１７４】
ここで、本実施の形態では、ブロック選択ゲートの制御配線SSLおよびGSLがメモリセルの制御配線WL0〜WL15と同じ層の配線で形成されている。またメモリセルブロック８０には、ブロック選択線は少なくとも1本以上あればよく、データ選択線と同一方向に形成されることが、高密度化には望ましい。
【０１７５】
本実施の形態では、メモリセルブロック８０内に１６＝２4 個のメモリセルが接続されている場合を例示したが、データ転送線およびデータ選択線に接続するメモリセルの数は複数であればよく、２n 個（ｎは正の整数）であることがアドレスデコードをする上で望ましい。
【０１７６】
図２９（ｂ）は図２９（ａ）のメモリブロック８０の平面図を示している。なお、図２９（ｂ）では、セル構造をわかりやすくするために、ゲート制御線となる金属裏打ち層６よりも下の構造のみを示している。また、図３０（ａ）は図２９（ｂ）中のＢ−Ｂ´線に沿った素子断面構造を示し、図３０（ｂ）は図２９（ｂ）中のＣ−Ｃ´線に沿った素子断面構造を示している。
【０１７７】
図３０（ａ）、（ｂ）において、ｐ型シリコン基板７１上にはｎ型ウェル７２が形成され、さらにｎ型ウェル７２上にはｐ型ウェル７３が形成されている。ｐ型ウェル７３には、例えば0.5〜10(nm)の厚さからなるシリコン酸化膜またはオキシナイトライド膜からなる第１の絶縁層２を介して、例えばシリコン窒化膜、シリコン酸窒化膜からなる電荷蓄積層３が3〜50(nm)の厚さで形成されている。この上に、例えば、厚さ5〜30(nm)の間のシリコン酸化膜からなる第２の絶縁層４を介して、例えばｐ型ポリシリコン層からなるゲート電極５が形成されている。これらは、例えば、シリコン酸化膜からなる素子分離絶縁膜７４が形成されていない領域に、ｐ型ウェル７３と自己整合的に形成されている。
【０１７８】
これは、例えば、ｐ型ウェル７３上に第１の絶縁層２、電荷蓄積層３および第２の絶縁層４を形成するための積層膜を全面に堆積した後、パターニングしてｐ型ウェル７３に達するまで、例えば0.05〜0.5(μm)の深さエッチングし、絶縁膜７４を埋め込むことで形成することができる。このように第１の絶縁層２、電荷蓄積層３および第２の絶縁層４を段差の少ない平面に全面形成できるので、より均一性の向上した特性の揃った製膜を行うことができる。また、メモリセルの層間絶縁膜７８とｎ型のソース、ドレイン領域９（または１０）は、トンネル絶縁膜（第２の絶縁層４）を形成する前に、予め第１の絶縁層２を形成する部分に、例えば、ポリシリコンによるマスク材を形成し、イオン注入によってｎ型の拡散を行い、全面に層間絶縁膜７８を堆積し、層間絶縁膜７８を残す部分に相当する部分の前記マスク材をCMPおよびエッチバックによって選択的に取り除くことで自己整合的に形成することができる。これらメモリセルとしては、第１の実施の形態ないし第４の実施の形態でに説明したメモリセルを用いればよい。
【０１７９】
さらに、ポリシリコン、または、WSi（タングステンシリサイド）とポリシリコンとのスタック構造、または、W,NiSi,MoSi,TiSi,CoSiとポリシリコンのスタック構造からなる金属裏打ち層６がゲート制御線として10〜500(nm)の厚さで形成されている。この制御線は、図２９（ｂ）において、隣接するメモリセルブロックで接続されるように紙面左右方向にブロック境界まで形成されており、データ選択線WL0〜WL15およびブロック選択ゲート制御線SSL,GSLを形成している。
【０１８０】
なお、この場合にもｐ型ウェル７３はｎ型ウェル７２によってｐ型シリコン基板７１と分離されているので、ｐ型ウェル７３にはｐ型シリコン基板７１とは独立して電圧を印加することができ、消去時の昇圧回路の負荷を減らし、消費電力を抑えるためには望ましい。
【０１８１】
また、図３０（ｂ）に示すように、メモリセルに相当するＣ−Ｃ´断面において、ゲート電極５の下部には、例えば5〜200(nm)の厚さのシリコン酸化膜またはオキシナイトライド膜からなる層間絶縁膜７８を挟んでｎ型のソース、ドレイン領域９（または１０）が形成されている。これらソース、ドレイン領域９（または１０）、電荷蓄積層３およびゲート電極５により、電荷蓄積層３に蓄積された電荷量を情報量とするMONOS型EEPROMセルが形成されており、そのゲート長としては0.5(μm)以下0.01(μm)以上とする。図３０（ｂ）に示すように、層間絶縁膜７８はソース、ドレイン領域９（または１０）を覆いかつチャネル上にも延長して形成される方が、ソース、ドレイン領域端における電界集中による異常書込みを防止するのに望ましい。
【０１８２】
これらソース、ドレイン領域９（または１０）としては、例えばリンや砒素、アンチモンを表面濃度が1017(cm-3)〜1021(cm-3)となるように深さ10〜500(nm)の間で形成されている。さらに、これらソース、ドレイン領域９（または１０）はデータ転送線BL方向に隣接するメモリセル同士共有され、AND接続が実現されている。
【０１８３】
また、図２９（ｂ）において、６(SSL)、６(SL)は、それぞれSSLおよびGSLに相当するブロック選択線に接続された制御線であり、MONOS型EEPROMの制御線WL0〜WL15と同層の導電体層で形成されている。
【０１８４】
ここで、図２９（ｂ）および図３０（ａ）に示すように、ブロック選択トランジスタS1は、９（または１０）および９ｄをソース、ドレイン領域とし、６(SSL)をゲート電極とするMOSFETとして形成されており、ブロック選択トランジスタS2は、９（または１０）および９ｓをソース、ドレイン領域とし、６（GSL)をゲート電極とするMOSFETとして形成されている。上記ゲート電極６(SSL)および６(GSL)のゲート長は、メモリセルのゲート電極のゲート長よりも長く、例えば、1(μm)以下0.02(μm)以上で形成することにより、ブロック選択時と非選択時のオンオフ比を大きく確保でき、誤書き込みや誤読み出しを防止できる。
【０１８５】
ここで、ブロック選択線のゲート電極５SSLおよび５GSLはメモリセルと同じｐ型電極とすることにより、メモリセルのゲート電極とSSL、GSLのゲートとで不純物の相互拡散による空乏化を防ぐことができ、かつ工程を削減でき望ましい。
【０１８６】
本実施の形態では、第１の実施の形態ないし第４の実施の形態よる効果に加え、ｐ型ウェル７３を共通としており、ウェルからトンネル注入によって複数セルを同時に消去することが可能となるため、消去時の消費電力を抑制しつつ多ビットを一括で高速消去することが可能となる効果がさらに得られる。
【０１８７】
さらに、本実施の形態では、ANDセルを用いているので、メモリセルブロックの直列抵抗を小さく、一定とすることができ、記憶データを多値化した場合のしきい値を安定させるのに向いている。
【０１８８】
また、本実施の形態のメモリセルのソース、ドレインを並列に接続する接続方法は、当然にVirtual Ground Array型EEPROMにも適用でき、同様の効果を有する。
【０１８９】
本実施の形態例では、第１の実施の形態ないし第４の実施の形態よる効果に加え、メモリセルが並列接続されているため、セル電流を大きく確保することができ、高速にデータを読み出すことができるという効果がさらに得られる。
【０１９０】
(第７の実施の形態）
図３１（ａ）、（ｂ）および図３２（ａ）、（ｂ）は本発明の第７の実施の形態に係る半導体記憶装置の構造を示す。本実施の形態は、前記各実施の形態で説明したメモリセルを用いたNORセルアレイブロックについて示したものであり、図３１（ａ）はNORセルアレイブロックの回路図、図３１（ｂ）は平面図、図３２（ａ）はロウ方向におけるメモリセルの断面図（図３１（ｂ）中のＢ−Ｂ´線に沿った断面図）、図３２（ｂ）はカラム方向におけるメモリセルの断面図（図３１（ｂ）中のＡ−Ａ´線に沿った断面図）である。特に、図３１（ｂ）では、セル構造をわかりやすくするために、金属裏打ち層６からなるゲート制御線よりも下の構造のみを示している。なお、第１ないし第４の実施の形態と対応する箇所には同じ符号を付してその説明は省略する。
【０１９１】
図３１（ａ）おいて、例えばシリコン窒化膜やシリコン酸窒化膜を電荷蓄積層とした電界効果トランジスタからなる不揮発性メモリセルM0〜M15が電流端子を並列に接続され、一端がデータ転送線BLに接続されている。また他の一端は共通ソース線SLに接続されている。NORメモリセルでは１つのトランジスタによってメモリセルブロック９０が形成されている。また、それぞれのトランジスタは、同一のウェル上に形成されている。それぞれのメモリセルM0〜M1のゲート電極はデータ選択線WL0〜WL2に接続されている。
【０１９２】
図３２（ａ）、（ｂ）において、例えばボロン不純物濃度が1014(cm-3)〜1019(cm-3)の間のｐ型ウェル７３に、例えば、0.5〜10(nm)の厚さからなるシリコン酸化膜またはオキシナイトライド膜からなる第１の絶縁膜２を介して、例えばシリコン酸化膜やシリコン酸窒化膜からなる電荷蓄積層３が3〜50(nm)の厚さで形成されている。この上に、例えば、厚さ5〜30(nm)の間のシリコン酸化膜からなる第２の絶縁膜４を介して、例えばｐ型ポリシリコンからなるゲート電極５が形成されている。さらにこの上に、WSi（タングステンシリサイド）とポリシリコンとのスタック構造、または、W,NiSi,MoSi,TiSi,CoSiとポリシリコンのスタック構造からなる金属裏打ち層６からなるゲート制御線が10〜500(nm)の厚さで形成されている。
【０１９３】
このメモリセルとしては、第１の実施の形態ないし第４の実施の形態で説明したメモリセルを用いればよい。金属裏打ち層６からなるゲート制御線は、図３１（ｂ）に示すように隣接するメモリセルブロックで接続されるように紙面左右方向にブロック境界まで形成されており、データ選択線WL0〜WL2を形成している。なお、ｐ型ウェル７３は、ｎ型ウェル７２によってｐ型シリコン基板７１と分離されているので、ｐ型ウェル７３に対しｐ型シリコン基板７１とは独立に電圧を印加することができる。このような構造は、消去時の昇圧回路の負荷を減らし、消費電力を抑えるためには望ましい。
【０１９４】
図３２（ｂ）に示すように、ゲート電極５の両側面のｐ型ウェル７３にはｎ型のソース、ドレイン領域９（または１０）が形成されている。これらソース、ドレイン領域９（または１０）、電荷蓄積層３およびゲート電極５により、電荷蓄積層に蓄積された電荷量を情報量とするMONOS型EEPROMセルが形成されており、そのゲート長としては、0.5(μm)以下0.01(μm)以上とする。
【０１９５】
図３１（ｂ）および図３２（ｂ）に示すように、データ転送線７４(BL)と接続されたｎ型のソース、ドレイン領域９ｄに対しメモリセルのゲート電極５を挟んで対向するソース、ドレイン領域９（または１０）は、図３１（ｂ）の紙面左右方向に伸びて隣接するメモリセルを接続するソース線SLとなっている。
【０１９６】
本実施の形態では、第１の実施の形態ないし第４の実施の形態による効果に加え、メモリセルがNOR接続となっているため、セル電流を大きく確保することができ、高速にデータを読み出すことができるという効果をさらに得ることができる。
【０１９７】
なお、本発明は上記した実施の形態に限定されるものではなく種々の変形が可能である。例えば素子分離膜や絶縁膜の形成方法は、シリコンをシリコン酸化膜やシリコン窒化膜に変換する方法以外に、例えば堆積したシリコンに酸素イオンを注入して形成する方法や、堆積したシリコンを酸化する方法を用いてもかまわない。また、電荷蓄積層３は、TiO2やAl2O3、あるいは、タンタル酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛や、それら積層膜を用いてよい。
【０１９８】
さらに、半導体基板としてｐ型シリコン基板を用いる場合について説明したが、代わりにｎ型シリコン基板やSOI基板のSOIシリコン層、またはSiGe混晶、SiGeC混晶など、シリコンを含む単結晶半導体基板であればよい。
【０１９９】
さらに、ｐ型ウェル上にｎ型MONOS-FETを形成する場合を説明したが、ｎ型ウェル上にｐ型MONOS-FETを形成してもよく、その場合、各実施の形態におけるソース、ドレイン領域および各半導体領域のｎ型をｐ型に、ｐ型をｎ型にそれぞれ置き換え、さらに、ドーピング不純物種のAs、P、SbをIn、Bのいずれかと置き換えればよい。この際、メモリセルのゲート電極にはｐ型不純物を添加するものとする。
【０２００】
また、ゲート電極５はSi半導体、SiGe混晶、SiGeC混晶を用いてしてもよく、多結晶であってもよいし、これらの積層構造にしてもよい。また、アモルファスSi、アモルファスSiGe混晶、またはアモルファスSiGeC混晶を用いることができ、これらの積層構造にしてもよい。ただし、半導体であること、特に、Siを含んだ半導体であることが、ｐ型のゲート電極を形成し、ゲート電極からの電子注入を防ぐことができ望ましい。さらに、電荷蓄積層３はドット状に配置形成されていてもよく、その場合にも本発明が適用できることはいうまでもない。
【０２０１】
その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。
【０２０２】
【発明の効果】
以上説明したように本発明によれば消去しきい値を十分低下させ、かつ高速消去動作可能なMONOSメモリセル構造の半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の第１の実施の形態によるメモリセルの素子構造を示す断面図。
【図２】図１のメモリセルのデータ消去時におけるバンド図。
【図３】図１のメモリセルにおいて、第１の絶縁層と第２の絶縁層に印加される電界Ｅox1およびＥox2の関係を示す特性図。
【図４】図１のメモリセルにおいて、電荷重心を第１の絶縁層と電荷蓄積層との界面と仮定した際の第１の絶縁層と第２の絶縁層に印加される電界Ｅox1およびＥox2の関係を示す特性図。
【図５】図１のメモリセルにおいて、消去ゲート電圧と消去飽和フラットバンド電圧と関係を示す特性図。
【図６】図１のメモリセルのデータ消去時におけるバンド図。
【図７】第１の実施の形態の変形例によるメモリセルの断面図。
【図８】本発明の第２の実施の形態による半導体記憶装置のメモリセルの素子構造を示す断面図。
【図９】本発明の第２の実施の形態の変形例によるメモリセルの素子構造を示す断面図。
【図１０】第３の実施の形態による半導体記憶装置の素子構造を示す断面図および半導体記憶装置を製造する際の最初の製造工程を示す断面図。
【図１１】図１０に続く製造工程を示す断面図。
【図１２】図１１に続く製造工程を示す断面図。
【図１３】図１２に続く製造工程を示す断面図。
【図１４】第３の実施の形態の変形例による半導体記憶装置の最初の製造工程を示す断面図。
【図１５】図１４に続く製造工程を示す断面図。
【図１６】図１５に続く製造工程を示す断面図。
【図１７】図１６に続く製造工程を示す断面図。
【図１８】図１７に続く製造工程を示す断面図。
【図１９】第４の実施の形態による半導体記憶装置の素子構造を示す断面図。
【図２０】図１９の半導体記憶装置を製造する際の最初の製造工程を示す断面図。
【図２１】図２０に続く製造工程を示す断面図。
【図２２】図２１に続く製造工程を示す断面図。
【図２３】図２２に続く製造工程を示す断面図。
【図２４】図２３に続く製造工程を示す断面図。
【図２５】図２４に続く製造工程を示す断面図。
【図２６】本発明の第５の実施の形態に係る半導体記憶装置の回路図および平面図。
【図２７】図２６の半導体記憶装置の素子構造を示す断面図。
【図２８】図２６の半導体記憶装置の素子構造を示す断面図。
【図２９】本発明の第６の実施の形態に係る半導体記憶装置の回路図および平面図。
【図３０】図２９の半導体記憶装置の素子構造を示す断面図。
【図３１】本発明の第７の実施の形態に係る半導体記憶装置の回路図および平面図。
【図３２】図３１の半導体記憶装置の素子構造を示す断面図。
【符号の説明】
１…ｐ型シリコン半導体領域、
２…第１の絶縁層、
３…電荷蓄積層、
４…ブロック絶縁膜（第２の絶縁層）、
５…ゲート電極、
６…金属裏打ち層、
７…絶縁膜、
８…側壁絶縁膜、
９…ソース領域、
１０…ドレイン領域、
１２…導電層、
１３…絶縁膜。
Claims (23)
- 第１の絶縁層、電荷蓄積層および第２の絶縁層の三層を含む積層構造のゲート絶縁膜と、前記ゲート絶縁膜上に形成された制御電極とを有し、電気的に情報を書き込み消去可能なメモリセルを含み、
前記電荷蓄積層はシリコン窒化膜またはシリコン酸窒化膜またはAl2O3膜からなり、
前記第１の絶縁層および第２の絶縁層はそれぞれシリコン酸化膜または前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜からなり、
前記第２の絶縁層の厚さが5(nm)以上30(nm) 以下であり、
前記制御電極は不純物密度が2×1019 (cm-3)よりも多く1×1020 (cm-3)よりも少ないｐ型不純物を含むｐ型半導体からなることを特徴とする半導体記憶装置。 - 前記制御電極は、制御電極に含まれる元素のうちシリコンが最も多く含まれることを特徴とする請求項１記載の半導体記憶装置。
- 前記メモリセルは、
第１導電型の半導体領域上に形成された第２導電型のソース領域およびドレイン領域を有する電界効果トランジスタを有し、
前記第１の絶縁層は前記ソース領域またはドレイン領域の少なくとも一方の上に接して形成され、前記ソース領域またはドレイン領域と前記制御電極との間に、前記ソース領域またはドレイン領域よりも制御電極の電圧が負になるような電圧を印加し、前記ソース領域またはドレイン領域と前記電荷蓄積層との間に電流を流すことによって、前記電界効果トランジスタのしきい値をより負にする動作を有することを特徴とする請求項１記載の半導体記憶装置。 - 前記ソース領域またはドレイン領域の少なくとも一方の電位を基準とした制御電極の電圧をＶpp(V)とし、前記積層構造のゲート絶縁膜をシリコン酸化膜で換算した全膜厚をｔeff (nm)とすると、
-1.0×ｔeff ＜Ｖpp＜-0.7×ｔeff -1を満たすように前記電圧Ｖppの値が設定されることを特徴とする請求項３記載の半導体記憶装置。 - 前記ソース領域またはドレイン領域の少なくとも一方の電位を基準とした制御電極の電圧をＶpp(V)とし、前記第１の絶縁層の厚さをｔox1 (nm)、電荷蓄積層の厚さをｔN (nm)、第２の絶縁層の厚さをｔox2 (nm)とすると、
-1.0×(ｔox1 +ｔN /2+ｔox2 )＜Ｖpp＜-0.7×(ｔox1 +ｔN /2+ｔox2 )-1を満たすように前記電圧Ｖppの値が設定されることを特徴とする請求項３記載の半導体記憶装置。 - 前記ソース領域またはドレイン領域と前記電荷蓄積層との間にダイレクトトンネル電流もしくはFowler-Nordheimトンネル電流を流すことを特徴とする請求項３、４、５のいずれか１項記載の半導体記憶装置。
- 前記ソース領域またはドレイン領域と前記電荷蓄積層との間にダイレクトトンネル電流を流すことを特徴とする請求項３、４、５のいずれか１項記載の半導体記憶装置。
- 前記メモリセルは、
第１導電型の半導体領域上に形成された第２導電型のソース領域およびドレイン領域を有する電界効果トランジスタを有し、
前記半導体領域と前記制御電極との間に、前記半導体領域よりも制御電極の電圧が負になるような電圧を印加し、前記半導体領域と前記電荷蓄積層との間に電流を流すことによって、前記電界効果トランジスタのしきい値をより負にする動作を有することを特徴とする請求項１記載の半導体記憶装置。 - 前記半導体領域の電位を基準とした制御電極の電圧をＶpp(V)とし、
前記積層構造のゲート絶縁膜をシリコン酸化膜で換算した全膜厚をｔeff (nm)とすると、
-1.0×ｔeff ＜Ｖpp＜-0.7×ｔeff -1を満たすように前記電圧Ｖppの値が設定されることを特徴とする請求項８記載の半導体記憶装置。 - 前記半導体領域の電位を基準とした制御電極の電圧をＶpp(V)とし、前記第１の絶縁層の厚さをｔox1 (nm)、電荷蓄積層の厚さをｔN (nm)、第２の絶縁層の厚さをｔox2 (nm)とすると、
-1.0×(ｔox1 +ｔN /2+ｔox2 )＜Ｖpp＜-0.7×(ｔox1 +ｔN /2+ｔox2 )-1を満たすように前記電圧Ｖppの値が設定されることを特徴とする請求項８記載の半導体記憶装置。 - 前記半導体領域と前記電荷蓄積層との間にダイレクトトンネル電流もしくはFowler-Nordheimトンネル電流を流すことを特徴とする請求項８、９、１０のいずれか１項記載の半導体記憶装置。
- 前記半導体領域と前記電荷蓄積層との間にダイレクトトンネル電流を流すことを特徴とする請求項８、９、１０のいずれか１項記載の半導体記憶装置。
- 第１の絶縁層、電荷蓄積層および第２の絶縁層の三層を含む積層構造のゲート絶縁膜と、前記ゲート絶縁膜上に形成された制御電極とを有し、電気的に情報を書き込み消去可能なメモリセルを含み、
前記電荷蓄積層はシリコン窒化膜またはシリコン酸窒化膜からなり、
前記第１の絶縁層および第２の絶縁層はそれぞれシリコン酸化膜または前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜からなり、
前記第２の絶縁層の厚さが5(nm)以上30(nm) 以下であり、
前記制御電極は不純物密度が2×1019 (cm-3)よりも多く1×1020 (cm-3)よりも少ないｐ型不純物を含むｐ型半導体からなり、
前記半導体領域と前記制御電極との間に、前記半導体領域よりも制御電極の電圧が負になるような電圧を印加して、前記半導体領域と前記電荷蓄積層との間に電流を流すことによって、前記メモリセルのしきい値をより負にする動作を有し、
前記半導体領域の電位を基準とした制御電極の電圧をＶpp(V)とし、前記積層構造のゲート絶縁膜をシリコン酸化膜で換算した全膜厚をｔeff (nm)とすると、
-1.0×ｔeff ＜Ｖpp＜-0.7×ｔeff -1を満たすように前記電圧Ｖppの値が設定されることを特徴とする半導体記憶装置。 - 第１の絶縁層、電荷蓄積層および第２の絶縁層の三層を含む積層構造のゲート絶縁膜と、前記ゲート絶縁膜上に形成された制御電極とを有し、電気的に情報を書き込み消去可能なメモリセルを含み、
前記電荷蓄積層はシリコン窒化膜またはシリコン酸窒化膜からなり、
前記第１の絶縁層および第２の絶縁層はそれぞれシリコン酸化膜または前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜からなり、
前記第２の絶縁層の厚さが 5(nm) 以上 30(nm) 以下であり、
前記制御電極は不純物密度が 2 × 10 19 (cm -3 ) よりも多く 1 × 10 20 (cm -3 ) よりも少ないｐ型不純物を含むｐ型半導体からなり、
前記半導体領域と前記制御電極との間に、前記半導体領域よりも制御電極の電圧が負になるような電圧を印加して、前記半導体領域と前記電荷蓄積層との間に電流を流すことによって、前記メモリセルのしきい値をより負にする動作を有し、
前記半導体領域の電位を基準とした制御電極の電圧をＶpp(V)とし、前記第１の絶縁層の厚さをｔox1 (nm)、電荷蓄積層の厚さをｔN (nm)、第２の絶縁層の厚さをｔox2 (nm)とすると、
-1.0×(ｔox1 +ｔN /2+ｔox2 )＜Ｖpp＜-0.7×(ｔox1 +ｔN /2+ｔox2 )-1を満たすように前記電圧Ｖppの値が設定されることを特徴とする半導体記憶装置。 - 前記半導体領域と電荷蓄積層との間にホットホール電流を流すことを特徴とする請求項１３または１４記載の半導体記憶装置。
- 前記制御電極は、制御電極に含まれる元素のうちシリコンが最も多く含まれることを特徴とする請求項１３または１４記載の半導体記憶装置。
- 前記メモリセルが複数設けられ、
これら複数のメモリセルは直列接続されてメモリセルユニットを構成し、
前記メモリセルユニットの一端および他端に選択トランジスタがそれぞれ接続されていることを特徴とする請求項１乃至１６のいずれか１項記載の半導体記憶装置。 - 前記メモリセルが複数設けられ、
これら複数のメモリセルは並列接続されてメモリセルユニットを構成し、
前記メモリセルユニットの一端および他端に選択トランジスタがそれぞれ接続されていることを特徴とする請求項１乃至１６のいずれか１項記載の半導体記憶装置。 - データ転送線とデータ選択線を有し、
前記メモリセルユニットは前記データ転送線と交差する方向に複数並列に配置され、
前記データ転送線とデータ選択線は互いに交差するように配置され、
前記選択トランジスタに制御信号を供給する制御線が前記データ選択線と並行に配置されることを特徴とする請求項１７または１８記載の半導体記憶装置。 - 半導体基板上に形成された第１導電型の第１の半導体領域と、
前記第１の半導体領域上に形成された第２導電型の第１ソース領域および第１ドレイン領域と、第１の絶縁層、電荷蓄積層および第２の絶縁層の三層を含む積層構造のゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１の制御電極とを有し、前記電荷蓄積層はシリコン窒化膜またはシリコン酸窒化膜またはAl2O3膜からなり、前記第１の絶縁層および第２の絶縁層はそれぞれシリコン酸化膜または前記電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜からなり、前記第２の絶縁層の厚さが5(nm)以上30(nm) 以下であり、前記第１の制御電極はｐ型不純物を含み、ｐ型不純物密度が２×1019(cm-3)よりも多く１×1020(cm-3)よりも少なく設定されているｐ型半導体からなり、電気的に情報を書き込み／消去可能なメモリセルトランジスタと、
前記半導体基板上に形成された第２導電型の第２の半導体領域と、
前記第２の半導体領域上に形成された第１導電型の第２ソース領域および第２ドレイン領域と、前記第２の半導体領域上に第３の絶縁層を介して形成され、ｐ型不純物を含み、ｐ型不純物密度が２×1019(cm-3)よりも多く１×1020(cm-3)よりも少なく設定されているｐ型半導体からなる第２の制御電極とを有するトランジスタと
を具備したことを特徴とする半導体記憶装置。 - 前記第３の絶縁層が20(nm)以下の厚さのシリコン酸化膜からなることを特徴とする請求項２０記載の半導体記憶装置。
- 前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする請求項３乃至１２のいずれか１項記載の半導体記憶装置。
- 前記第２の絶縁層の厚さが前記第１の絶縁層の厚さよりも1.8(nm)以上厚くされていることを特徴とする請求項１乃至２２のいずれか１項記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001264754A JP4198903B2 (ja) | 2001-08-31 | 2001-08-31 | 半導体記憶装置 |
| US10/230,092 US20030042558A1 (en) | 2001-08-31 | 2002-08-29 | Nonvolatile semiconductor memory device having erasing characteristic improved |
| KR1020020052175A KR20030019259A (ko) | 2001-08-31 | 2002-08-30 | 반도체 메모리 셀 및 반도체 기억 장치 |
| CNB021322171A CN100334734C (zh) | 2001-08-31 | 2002-08-30 | 半导体存储单元和半导体存储装置 |
| TW091119793A TW569428B (en) | 2001-08-31 | 2002-08-30 | Semiconductor memory cell and semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001264754A JP4198903B2 (ja) | 2001-08-31 | 2001-08-31 | 半導体記憶装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003078043A JP2003078043A (ja) | 2003-03-14 |
| JP2003078043A5 JP2003078043A5 (ja) | 2007-07-26 |
| JP4198903B2 true JP4198903B2 (ja) | 2008-12-17 |
Family
ID=19091306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001264754A Expired - Fee Related JP4198903B2 (ja) | 2001-08-31 | 2001-08-31 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20030042558A1 (ja) |
| JP (1) | JP4198903B2 (ja) |
| KR (1) | KR20030019259A (ja) |
| CN (1) | CN100334734C (ja) |
| TW (1) | TW569428B (ja) |
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- 2002-08-30 KR KR1020020052175A patent/KR20030019259A/ko not_active Application Discontinuation
- 2002-08-30 CN CNB021322171A patent/CN100334734C/zh not_active Expired - Fee Related
- 2002-08-30 TW TW091119793A patent/TW569428B/zh not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| CN1404150A (zh) | 2003-03-19 |
| KR20030019259A (ko) | 2003-03-06 |
| CN100334734C (zh) | 2007-08-29 |
| TW569428B (en) | 2004-01-01 |
| US20030042558A1 (en) | 2003-03-06 |
| JP2003078043A (ja) | 2003-03-14 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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