WO2007036990A1 - 歪補償装置 - Google Patents

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input signal
distortion
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Kazuo Nagatani
Hiroyoshi Ishikawa
Nobukazu Fudaba
Hajime Hamada
Tokuro Kubo
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Fujitsu Limited
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    • H03F2201/32—Indexing scheme relating to modifications of amplifiers to reduce non-linear distortion
    • H03F2201/3233—Adaptive predistortion using lookup table, e.g. memory, RAM, ROM, LUT, to generate the predistortion

Definitions

  • the present invention relates to a distortion compensation device, and more particularly to a distortion compensation device used as a power amplifier that amplifies a linear modulation signal, a low noise amplifier used for a receiver of a linear modulation signal, or the like.
  • a pre-distortion method is known as one of the powerful distortion compensation methods.
  • the principle of the pre-distortion method is that it adds to the amplifier's input signal a characteristic that is opposite to the distortion characteristic of the amplifier. / No distortion! This is a method to obtain the desired signal.
  • the predistortion method is described in detail, for example, in Patent Documents 1, 2, and 3 below.
  • the transmission signal before distortion compensation is compared with the demodulated feedback signal, and the distortion compensation coefficient is calculated and updated using the error.
  • the distortion compensation coefficient is stored in the memory using the amplitude, power, or a function of the transmission signal as an address. Then, predistortion processing is performed using the updated distortion compensation coefficient for the next transmission signal to be transmitted, and the result is output. By repeating this operation, it finally converges to the optimal distortion compensation coefficient, and distortion of the transmission power amplifier is compensated.
  • Patent Document 1 JP-A-9-69733
  • Patent Document 2 Japanese Patent Laid-Open No. 2001-189685
  • Patent Document 3 Japanese Patent Laid-Open No. 2000-278190
  • the characteristic power of the transmission signal is also biased in the frequency of occurrence of the address.
  • the distortion compensation coefficient is calculated and updated for each address (amplitude level) of the memory that stores the distortion compensation coefficient.Therefore, the state where the distortion compensation coefficient converges slowly or does not converge for an address with a low occurrence frequency, There is a problem that distortion is not compensated.
  • an object of the present invention is to provide a distortion compensation apparatus that can stably and effectively perform distortion compensation even for addresses that converge slowly or do not converge.
  • a first configuration of a distortion compensation apparatus of the present invention includes an amplifier that amplifies an input signal, an input signal that is input to the amplifier, and an output that is output from the amplifier.
  • a calculation unit for obtaining a distortion compensation coefficient of the amplifier corresponding to the amplitude level of the input signal based on the force signal, and a write address in which the distortion compensation coefficient obtained by the calculation unit is associated with the amplitude level of the input signal Based on the amplitude level of the input signal, a memory that stores the distortion compensation coefficient in the memory, and a distortion compensation processing unit that reads the distortion compensation coefficient from the memory read address and performs distortion compensation processing of the input signal using the distortion compensation coefficient.
  • An address generation unit that generates the read address, and the address generation unit writes the first address obtained based on the amplitude level of the input signal.
  • the second address adjacent to the first address is a read address.
  • a second configuration of the distortion compensating apparatus is the above-described first configuration, wherein the address generation unit includes a plurality of address forces close to the first address. It is characterized by seeking to.
  • the address generation unit includes a random value generation unit that generates an N-bit random value
  • the first configuration Adele The second address is generated by substituting the lower N bits (M> N) of the M bits constituting the network with the N-bit random value generated by the random value generation unit.
  • the address generation unit includes a random value generation unit that generates a random value
  • the first address includes the random value generation unit.
  • the second address is generated by adding the random values generated by the random value generation unit.
  • the address generation unit includes a timing signal generation unit that generates a predetermined timing signal. According to the output timing, the random value is added to the first address to generate the second address.
  • a sixth configuration of the distortion compensating apparatus is the above first or second configuration, wherein the write address and the read address of the memory have coordinates corresponding to the amplitude level of the input signal.
  • the address generation unit generates the read address from coordinates close to each coordinate constituting the write address.
  • the address generation unit passes a second address range close to the first address over time. It is characterized by being made smaller in response to excess.
  • the address generation unit obtains an average value of amplitude levels of the input signals and is close to the average value. A second address close to the side is obtained.
  • the distortion compensation coefficient of the address (amplitude level) having a relatively low occurrence frequency is more quickly converged by performing the distortion compensation using the distortion compensation coefficient of the adjacent address. be able to. This effect can be realized with a relatively simple circuit configuration, and distortion compensation can be performed more accurately and stably.
  • FIG. 1 is a diagram showing a first configuration example of a distortion compensation apparatus in an embodiment of the present invention.
  • FIG. 2 is a diagram showing a second configuration example of the distortion compensation apparatus in the embodiment of the present invention.
  • FIG. 3 is a diagram for explaining a read address and a write address in the second configuration example.
  • FIG. 4 is a diagram showing a third configuration example of the distortion compensation apparatus in the embodiment of the present invention.
  • FIG. 5 is a diagram showing a two-dimensional map of memory addresses.
  • FIG. 6 is a diagram showing an example in which the read address range of a memory address subjected to two-dimensional mapping is changed with time.
  • FIG. 1 is a diagram illustrating a first configuration example of a distortion compensation apparatus according to an embodiment of the present invention.
  • the digital transmission signal composed of the I signal and Q signal is multiplied by the distortion compensation coefficient read from the memory 12 by the multiplier 10 and then input to the DAC 14 for analog baseband.
  • the signal is converted into a signal and further input to the quadrature modulator 16.
  • the quadrature modulator 16 multiplies the analog I signal and Q signal by the reference carrier signal from the local oscillator 18 and a signal orthogonal thereto, and adds the multiplication results to generate a quadrature modulation signal for output. To do.
  • the quadrature modulation signal is amplified by the power amplifier 20 and radiated from an antenna.
  • Multiplier 10 multiplies the transmission signal by a distortion compensation coefficient to cancel the distortion of the amplification characteristic of power amplifier 20. That is, the multiplier 10 functions as a distortion compensation processing unit.
  • the I signal and the Q signal are represented as one signal line.
  • a part of the quadrature modulation signal is branched by a directional coupler (not shown) and fed back to the quadrature demodulator 22.
  • the quadrature demodulator 22 demodulates the I signal and the Q signal by multiplying the quadrature modulation signal by the oscillation signal from the local oscillator 24 and a signal orthogonal thereto.
  • the demodulated analog I signal and Q signal are input to the ADC 26, converted into a digital transmission signal, and input to the distortion compensation coefficient calculation unit 28 as a feedback signal.
  • the frequency of the local oscillator 24 is the same as the frequency of the local oscillator 18 on the transmission side, and the common oscillators 18 and 24 may be shared.
  • Distortion compensation coefficient calculation unit (LMS) 28 is LMS (Least
  • the transmission signal before distortion compensation is compared with the recovered feedback signal, and the distortion compensation coefficient is calculated and updated using the error.
  • the obtained distortion compensation coefficient is written into the memory 12 and stored.
  • the address generation unit 30 generates a distortion compensation coefficient address read from the memory 12 and a distortion compensation coefficient address written in the memory 12 by calculation.
  • the distortion compensation coefficient obtained by the distortion compensation coefficient calculation unit 28 is written at the position of the write address generated by the address generation unit 30, and the distortion compensation coefficient given to the multiplier 10 for predistortion processing is the address generation The position force of the read address generated by the unit 30 is also read.
  • the address generation unit 30 includes an address calculation unit 31, a lower bit deletion unit (M-Nbit) 32, a lower bit generation unit (random bit) 33, and a delay unit 34.
  • the address calculation unit 31 calculates an address corresponding to the actual amplitude level of the transmission signal.
  • the transmission signal is represented as x (t)
  • the address calculation unit 31 calculates the amplitude level I x (t) I 2 as an address.
  • the address obtained by the address calculation unit 31 has been output to the memory 12 as a read address and a write address.
  • the delay unit 34 delays the output of the write address to the memory 12 by this time so that a new distortion compensation coefficient is written to the corresponding address.
  • the configuration characteristic of the embodiment of the present invention is that in the first configuration example, an M-bit address (hereinafter, referred to as "original address") obtained by the address calculation unit 31 is used.
  • original address M-bit address
  • M> N the address close to the original address is given to the memory 12 as a read address, and the distortion compensation coefficient of that close address is read and pre-loaded. It is used for distortion processing.
  • the source address of the M bits is obtained by subtracting the lower N bits from the lower bit deletion unit (M—Nbit) 32 and combining the random N bits generated by the lower bit generation unit (random bit) 33 to obtain the read address. Is output to the memory 12.
  • the write address is the original address obtained by the address calculation unit 31 even if it is a proximity address.
  • Distortion compensation coefficients whose addresses are close to each other are correlated with each other. More specifically, since the nonlinear distortion of the amplification characteristic is gradually distorted according to the amplitude level, the distortion compensation coefficients whose addresses are close to each other are likely to be close to each other.
  • the distortion compensation coefficient of the adjacent address is changed. V, predistortion processing, and updating the distortion compensation coefficient of the original address based on the distortion compensation coefficient can accelerate the convergence of the distortion compensation coefficient of the original address and more accurately. Distortion compensation is possible.
  • the power that may be considered that the convergence of the distortion compensation coefficient of the address close to the original address may be slow.
  • the read proximity address randomly
  • multiple address forces in the vicinity of the original address are read randomly, so that the convergence of the distortion compensation coefficient of the specific original address is close to the vicinity of the original address without delay Convergence of distortion compensation coefficients across multiple addresses is facilitated.
  • FIG. 2 is a diagram showing a second configuration example of the distortion compensation apparatus in the embodiment of the present invention.
  • the configuration in Fig. 2 randomly generates values of 1, 0, and -1 (bits) instead of the lower bit deletion unit 32 and the lower bit generation unit 33.
  • the adder 35 outputs the address obtained by adding the random bits from the random bit generator 34 to the original address of the M bits obtained by the address calculator 31 to the memory 12 as a read address.
  • Other configurations are the same as the first configuration.
  • FIG. 3 is a diagram for explaining a read address and a write address in the second configuration example.
  • the write address is the original address
  • the read address is either the original address or an address adjacent to it.
  • FIG. 4 is a diagram showing a third configuration example of the distortion compensation apparatus in the embodiment of the present invention.
  • the configuration of FIG. 3 further includes a timing generation unit 37 and a gate unit 38, and the enable signal from the timing generation unit 37 is at the timing when the On state is ON.
  • random bits are added to the original address.
  • the On / Off state of the enable signal varies randomly or periodically. Or, when the amplitude level of the transmission signal is relatively low, such as when the amplitude level of the transmission signal is higher than or lower than the predetermined level, a random value is added, and a random value is added. It is possible to read out the proximity address force with!
  • the address of the memory 12 is the force amplitude level described in the example in which the address is one-dimensionally mapped according to the amplitude level of the transmission signal. ) May be two-dimensionally mapped.
  • the change rate of the transmission signal is obtained as a differential value of the transmission signal x (t).
  • FIG. 5 is a diagram showing a two-dimensional map of memory addresses.
  • the X direction is the amplitude level coordinate
  • the Y direction is the change rate coordinate
  • the address is given by the X and Y coordinates.
  • the address generation unit 30 calculates the amplitude level and change rate of the transmission signal, and obtains a two-dimensional original address (write address).
  • write address When adding a random value of ⁇ 1 to the coordinate value in each direction of the original address as in the second configuration example of FIG. 2 described above, an address close to the periphery of the original address (write address) Becomes the read address, and one of them is selected at random.
  • FIG. 6 shows a time-dependent change in the read address range of the two-dimensionally mapped memory addresses. It is a figure showing an example in the case of making it.
  • the read operation start force is also randomly read from the address address ⁇ 3 distances from the original address in the X and Y directions for N seconds, and the next N seconds (from N + 1 to 2N seconds) The address is read randomly from ⁇ 2 away, and the next N seconds (2N + 1 to 3N seconds) is read at random ⁇ 1 away, and the address is close after 3N + 1 second Reading from is not performed, but reading from the original address is performed.
  • the initial address of the write address is the original address.
  • the reading range is narrowed with the passage of time. In this way, reducing the range of the read address close to the write address as time elapses is naturally applicable to a one-dimensional address with only an amplitude level or a three-dimensional or more address. is there.
  • the occurrence frequency of the address is biased. Even in some cases, the convergence of the distortion compensation coefficient in the entire address can be accelerated.
  • the adjacent address is preferably a power that is randomly selected from a plurality of addresses close to the write address. Further, an average value of the amplitude levels of the transmission signals is obtained, and an address close to the average value side is selected. It is preferable. This is because the distortion compensation coefficient contributes to convergence earlier.
  • the present invention is used for distortion compensation of a power amplifier having nonlinear distortion in amplification characteristics, and can be used particularly for a power amplifier that amplifies a transmission modulation signal in wireless communication.

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Abstract

　本発明の歪補償装置は、入力信号を増幅する増幅器と、増幅器に入力される入力信号と増幅器から出力される出力信号とに基づいて、入力信号の振幅レベルに対応する増幅器の歪補償係数を求める演算部と、演算部が求めた歪補償係数を入力信号の振幅レベルに対応づけられた書き込みアドレスに記憶するメモリと、メモリの読み出しアドレスから歪補償係数を読み出して、当該歪補償係数を用いて入力信号の歪補償処理を行う歪補償処理部と、入力信号の振幅レベルに基づいて、書き込みアドレスと読み出しアドレスを生成するアドレス生成部とを備え、アドレス生成部は、入力信号の振幅レベルに基づいて求めた第一のアドレスを書き込みアドレスとし、第一のアドレスに近接する第二のアドレスを読み出しアドレスとする。

Description

明 細 書
歪補償装置
技術分野
[0001] 本発明は、歪補償装置に関し、特に、線形変調信号を増幅する電力増幅器や線形 変調信号の受信機に用いる低雑音増幅器などとして使用される歪補償装置に関す る。
背景技術
[0002] 線形変調信号を増幅する電力増幅器や線形変調信号の受信機に用いる低雑音増 幅器として、スペクトラム特性や信号の歪みに起因する伝送特性の劣化を抑えるため に線形性の高!、増幅器が要求される。
[0003] 特に、無線通信に多値振幅変調方式を適用する場合、送信側にお!、て、電力増 幅器の増幅特性を直線ィ匕して、非線形歪を抑え、近接チャネル漏洩電力を低減する 技術が必要である。また、一般に、増幅器には常に高い電力効率が求められるが、 増幅器の線形性と効率は一般に相反する特性であり、線形性に劣る増幅器を使用し 電力効率の向上を図る場合は、それによる歪を補償する技術が必須である。
[0004] 力かる歪補償方式の一つとしてプリディストーション方式が知られている。プリデイス トーシヨン方式の原理は、増幅器の入力信号に対して増幅器の歪み特性と逆の特性 をあら力じめ付加しておくことにより、増幅器の出力にお！/、て歪みのな!、所望信号を 得る方式である。プリディストーション方式については、例えば、下記特許文献 1、 2 及び 3に詳述されている。
[0005] 歪補償前の送信信号と復調されたフィードバック信号とを比較し、その誤差を用い て、歪補償係数を演算、更新する。歪補償係数は送信信号の振幅、電力又はそれら の関数をアドレスとしてメモリに記憶される。そして、次の送信すべき送信信号に更新 した歪補償係数を用いてプリディストーション処理を施し、出力する。この動作を繰り 返すことにより、最終的に最適の歪補償係数に収束し、送信電力増幅器の歪が補償 される。
特許文献 1 :特開平 9— 69733号公報 特許文献 2：特開 2001— 189685号公報
特許文献 3：特開 2000 - 278190号公報
発明の開示
発明が解決しょうとする課題
[0006] し力しながら、歪補償係数を記憶するメモリのアドレス、例えば送信信号の振幅レべ ルには、送信信号の性質力もアドレスの発生頻度に偏りがある。歪補償係数は、それ を記憶するメモリのアドレス (振幅レベル)ごとに演算され、更新されるので、発生頻度 の少ないアドレスについては、歪補償係数の収束が遅い、又は収束しないという状態 が生じ、歪みが補償されないという問題がある。
[0007] そこで、本発明の目的は、収束が遅い又は収束しないアドレスについても、安定し て且つ有効的に歪補償を実施できる歪補償装置を提供することにある。
課題を解決するための手段
[0008] 上記目的を達成するための本発明の歪補償装置の第一の構成は、入力信号を増 幅する増幅器と、前記増幅器に入力される入力信号と前記増幅器カゝら出力される出 力信号とに基づいて、前記入力信号の振幅レベルに対応する前記増幅器の歪補償 係数を求める演算部と、前記演算部が求めた歪補償係数を入力信号の振幅レベル に対応づけられた書き込みアドレスに記憶するメモリと、前記メモリの読み出しァドレ スから歪補償係数を読み出して、当該歪補償係数を用いて入力信号の歪補償処理 を行う歪補償処理部と、前記入力信号の振幅レベルに基づいて、前記書き込みアド レスと前記読み出しアドレスを生成するアドレス生成部とを備え、前記アドレス生成部 は、前記入力信号の振幅レベルに基づ 、て求めた第一のアドレスを書き込みァドレ スとし、前記第一のアドレスに近接する第二のアドレスを読み出しアドレスとすることを 特徴とする。
[0009] 本発明の歪補償装置の第二の構成は、上記第一の構成において、前記アドレス生 成部は、前記第一のアドレスに近接する複数のアドレス力 前記第二のアドレスをラ ンダムに求めることを特徴とする。
[0010] 本発明の歪補償装置の第三の構成は、上記第二の構成において、前記アドレス生 成部は、 Nビットのランダム値を生成するランダム値生成部を有し、前記第一のァドレ スを構成する Mビットの下位 Nビット（M>N)を前記ランダム値生成部により生成した Nビットのランダム値に置き換えることにより、前記第二のアドレスを生成することを特 徴とする。
[0011] 本発明の歪補償装置の第四の構成は、上記第二の構成において、前記アドレス生 成部は、ランダム値を生成するランダム値生成部を有し、前記第一のアドレスに前記 ランダム値生成部により生成したランダム値を加算することにより、前記第二のァドレ スを生成することを特徴とする。
[0012] 本発明の歪補償装置の第五の構成は、上記第四の構成において、前記アドレス生 成部は、所定のタイミング信号を生成するタイミング信号生成部を有し、前記タイミン グ信号の出力タイミングに応じて、前記第一のアドレスに前記ランダム値を加算し、前 記第二のアドレスを生成することを特徴とする。
[0013] 本発明の歪補償装置の第六の構成は、上記第一又は第二の構成において、前記 メモリの前記書き込みアドレス及び前記読み出しアドレスが、前記入力信号の振幅レ ベルに対応する座標を含む複数座標で構成される複数次元アドレスである場合、前 記アドレス生成部は、前記書き込みアドレスを構成する各座標に対してそれぞれ近 接する座標から、前記読み出しアドレスを生成することを特徴とする。
[0014] 本発明の歪補償装置の第七の構成は、上記第一又は第二の構成において、前記 アドレス生成部は、前記第一のアドレスに近接する第二のアドレスの範囲を時間の経 過に応じて小さくすることを特徴とする。
[0015] 本発明の歪補償装置の第八の構成は、上記第一又は第二の構成において、前記 アドレス生成部は、前記入力信号の振幅レベルの平均値を求め、当該平均値に近 い側に近接する第二のアドレスを求めることを特徴とする。
発明の効果
[0016] 本発明によれば、発生頻度の比較的少な 、アドレス（振幅レベル)の歪補償係数に ついて、近接するアドレスの歪補償係数を用いて歪補償を行うことにより、より早く収 束させることができる。そして、当該効果を比較的簡単な回路構成で実現することが でき、より正確かつ安定的に歪補償を行うことができるようになる。
図面の簡単な説明 [0017] [図 1]本発明の実施の形態における歪補償装置の第一の構成例を示す図である。
[図 2]本発明の実施の形態における歪補償装置の第二の構成例を示す図である。
[図 3]第二の構成例における読み出しアドレスと書き込みアドレスを説明する図である
[図 4]本発明の実施の形態における歪補償装置の第三の構成例を示す図である。
[図 5]メモリアドレスの 2次元マップを示す図である。
[図 6]2次元マッピングされたメモリアドレスの読み出しアドレス範囲を時間的に変化さ せる場合の例を示す図である。
符号の説明
[0018] 10 :乗算器、 12 :メモリ、 14 : DAC、 16 :直交変調器、 18 :ローカル発振器、 20 :電 力増幅器、 22 :直交復調器、 24 :ローカル発振器、 26 :ADC、 28 :歪補償係数演算 部、 30 :アドレス生成部、 31 :アドレス演算部、 32 :下位ビット削除部、 33 :下位ビット 発生部、 34 :遅延部、 35 :ランダムビット発生部、 36 :加算器、 37 :タイミング信号生 成部、 38 :ゲート部
発明を実施するための最良の形態
[0019] 以下、図面を参照して本発明の実施の形態について説明する。しかしながら、かかる 実施の形態例が、本発明の技術的範囲を限定するものではない。
[0020] 図 1は、本発明の実施の形態における歪補償装置の第一の構成例を示す図である 。図 1において、 I信号と Q信号から構成されるデジタル送信信号は、メモリ 12から読 み出された歪補償係数が乗算器 10で乗算されてから、 DAC14に入力され、アナ口 グのベースバンド信号に変換され、さらに、直交変調器 16に入力される。直交変調 器 16は、アナログの I信号、 Q信号それぞれにローカル発振器 18からの基準搬送波 信号とこれと直交する信号を乗算し、この乗算結果を加算することにより直交変調信 号を生成し、出力する。直交変調信号は、電力増幅器 20により増幅され、空中線 (ァ ンテナ)から放射される。乗算器 10において送信信号に歪補償係数を乗算すること により、この電力増幅器 20の増幅特性の歪みが打ち消される。すなわち、乗算器 10 は、歪補償処理部として機能する。なお、本明細書の図では、簡略化のため、 I信号 、 Q信号を 1本の信号線として表わされている。 [0021] 直交変調信号の一部は、方向性結合器 (図示せず）により分岐され、直交復調器 2 2にフィードバックされる。直交復調器 22は、直交変調信号にローカル発振器 24から の発振信号とこれに直交する信号を乗算することにより、 I信号と Q信号に復調する。 復調されたアナログの I信号、 Q信号は ADC26に入力され、デジタルの送信信号に 変換され、フィードバック信号として、歪補償係数演算部 28に入力される。なお、ロー カル発振器 24の周波数は、送信側のローカル発振器 18の周波数と同一であり、口 一カル発振器 18、 24は、共通化されてもよい。
[0022] 歪補償係数演算部（LMS) 28は、 LMS(Least
Mean Square)アルゴリズムを用いた適応信号処理により、歪補償前の送信信号と復 調されたフィードバック信号を比較し、その誤差を用いて歪補償係数を演算、更新す る。求められた歪補償係数はメモリ 12に書き込まれ、記憶される。
[0023] アドレス生成部 30は、メモリ 12から読み出される歪補償係数のアドレス及びメモリ 1 2に書き込まれる歪補償係数のアドレスを演算により生成する。歪補償係数演算部 2 8で求められた歪補償係数は、アドレス生成部 30が生成した書き込みアドレスの位置 に書き込まれ、プリディストーション処理のために乗算器 10に与えられる歪補償係数 は、アドレス生成部 30が生成した読み出しアドレスの位置力も読み出される。
[0024] 第一の構成例では、アドレス生成部 30は、アドレス演算部 31、下位ビット削除部（ M-Nbit) 32、下位ビット発生部（ランダム bit) 33及び遅延部 34を備えて構成される 。アドレス演算部 31は、実際の送信信号の振幅レベルに対応するアドレスを演算す る。送信信号が x(t)として表される場合、アドレス演算部 31は振幅レベル I x (t) I 2 をアドレスとして演算する。従来の構成では、このアドレス演算部 31が求めたアドレス が読み出しアドレス、書き込みアドレスとしてメモリ 12に対して出力されてきた。なお、 求められた読み出しアドレス力 歪補償係数が読み出され、直交変調信号がフィード ノ ックされて次の歪補償係数が歪補償係数演算部 28により求められるまで所定の時 間を要する。遅延部 34は、書き込みアドレスのメモリ 12に対する出力を、この時間分 遅延させ、対応するアドレスに新しい歪補償係数が書き込まれるようにする。
[0025] そして、本発明の実施の形態に特徴的な構成は、第一の構成例では、アドレス演 算部 31が求めた Mビットのアドレス（以下、「元アドレス」と称する場合あり）に対し、そ の下位 Nビット（M > N)をランダムに変化させることにより、元アドレスに近接するアド レスが読み出しアドレスとしてメモリ 12に与えられ、その近接アドレスの歪補償係数が 読み出されて、それがプリディストーション処理に用いられることである。 Mビットの元 アドレスは、下位ビット削除部（M— Nbit) 32により下位 Nビットが減算され、下位ビッ ト発生部（ランダム bit) 33が発生するランダムな Nビットが合成されて、読み出しァドレ スとしてメモリ 12に出力される。なお、書き込みアドレスは、近接アドレスではなぐあく までも、アドレス演算部 31で求められた元アドレスである。
[0026] アドレスが近接する歪補償係数は互いに相関がある。より具体的には、増幅特性の 非線形歪は、振幅レベルに応じてなだらかに歪んでいくので、アドレスが近接する歪 補償係数は互 、に近 ヽ値となる可能性が高 ヽ。アドレスが近接する歪補償係数が読 み出されることにより、例えば、元アドレスに対応する送信信号の振幅レベルの発生 頻度が少なぐ歪補償係数の収束が遅い場合、近接するアドレスの歪補償係数を用 V、てプリディストーション処理を行 、、さらにその歪補償係数に基づ 、て元アドレスの 歪補償係数を更新することで、元アドレスの歪補償係数の収束を早めることができる とともに、より正確な歪補償が可能となる。
[0027] 逆に、元アドレスに近接するアドレスの歪補償係数の収束が遅い可能性も考えられ る力 第一の構成例で示されるように、読み出される近接アドレスをランダムに変化さ せることで、読み出される近接アドレスを固定ィ匕せず、元アドレスに近接する複数の アドレス力 ランダムに読み出すようにすることで、特定の元アドレスの歪補償係数の 収束が遅れることなぐ元アドレス周辺の近接する複数アドレス全体の歪補償係数の 収束が促進される。
[0028] 図 2は、本発明の実施の形態における歪補償装置の第二の構成例を示す図である 。図 2の構成は、図 1の第一の構成例と比較して、下位ビット削除部 32と下位ビット発 生部 33の代わりに、 1、 0、—1の値 (ビット）をランダムに発生するランダムビット発生 部 34を有し、加算器 35はアドレス演算部 31が求めた Mビットの元アドレスにランダム ビット発生部 34からのランダムビットを加算したアドレスを読み出しアドレスとしてメモリ 12に出力する。それ以外の構成は、第一の構成と同様である。
[0029] 第二の構成例の作用及び効果も、第一の構成と同様であり、元アドレスに近接する アドレスがランダムに読み出されるようにすることで、元アドレス及びそれに近接する アドレスの歪補償係数を速やかに収束させることができる。
[0030] 図 3は、第二の構成例における読み出しアドレスと書き込みアドレスを説明する図で ある。図 3に示されるように、書き込みアドレスは元アドレスであって、読み出しァドレ スは元アドレス又はその前後に近接するアドレスの ヽずれかとなる。
[0031] 図 4は、本発明の実施の形態における歪補償装置の第三の構成例を示す図である 。図 3の構成は、図 2の第二の構成例と比較して、さらに、タイミング生成部 37及びゲ ート部 38を有し、タイミング生成部 37からのィネーブル信号が On状態のタイミングに おけるランダムビットが元アドレスに加算される構成である。ィネーブル信号の On/ Off状態はランダム又は定期的に変動する。または、送信信号の振幅レベルが所定 レベル以上又は所定レベル未満の場合など、発生頻度が比較的少な 、振幅レベル が検出された場合に、ランダム値が加算されるようにするなど、所定の条件下で近接 アドレス力 の読み出し動作が行われるようにしてもよ!、。
[0032] 上述の実施の形態例では、メモリ 12のアドレスは、送信信号の振幅レベルに応じて 1次元マッピングされている例について説明した力 振幅レベルに加えて、送信信号 の変化割合 (すなわち傾き）に応じて、 2次元マッピングされてもよい。送信信号の変 化割合は、送信信号 x (t)の微分値として求められる。
[0033] 図 5は、メモリアドレスの 2次元マップを示す図である。例えば、 X方向は振幅レベル の座標であり、 Y方向が変化割合の座標であり、アドレスは X座標と Y座標により与え られる。アドレス生成部 30は、送信信号の振幅レベルと変化割合それぞれを演算し、 2次元の元アドレス（書き込みアドレス）を求める。そして、上述した図 2の第二の構成 例のように、元アドレスの各方向の座標値に対して ± 1のランダム値を加算する場合 は、元アドレス（書き込みアドレス）の周囲に近接するアドレスが読み出しアドレスとな り、そのうちの一つがランダムに選択される。
[0034] メモリアドレスが 3次元以上の次元数でマッピングされる場合も、各座標に近接する 座標が各方向（各次元)ごとにそれぞれ求められ、求められた各近接座標により読み 出しアドレスが構成される。
[0035] 図 6は、 2次元マッピングされたメモリアドレスの読み出しアドレス範囲を時間的に変 化させる場合の例を示す図である。図 6では、読み出し動作開始力も N秒間は、元ァ ドレスから X方向、 Y方向それぞれ ± 3離れたアドレスカゝらランダムに読み出され、次 の N秒間（N+ 1秒から 2N秒まで）は、 ± 2離れたアドレスからランダムに読み出され 、さらに次の N秒間（2N+ 1秒から 3N秒まで）は、 ± 1離れたアドレス力 ランダムに 読み出され、 3N+ 1秒以降は、近接するアドレスからの読み出しは行われず、元アド レスからの読み出しとなる。書き込みアドレスは、動作開始当初力も元アドレスである 。時間の経過とともに、各アドレスの歪補償係数は収束していくので、時間の経過に 従って、読み出す範囲を狭めていく。このように、書き込みアドレスに近接する読み出 しアドレスの範囲を時間の経過に応じて小さくすることは、振幅レベルのみの一次元 アドレスの場合又は 3次元以上のアドレスの場合にももちろん適用可能である。
[0036] 上述したように、本発明の実施の形態例では、メモリに記憶される歪補償係数の読 み出しアドレスを書き込みアドレスに近接するアドレスとすることで、アドレスの発生頻 度の偏りがある場合であっても、アドレス全体における歪補償係数の収束を早めるこ とができる。なお、近接するアドレスは、好ましくは、書き込みアドレスに近接する複数 のアドレスからランダムに選択される力 さらに、送信信号の振幅レベルの平均値を 求め、その平均値側に近接するアドレスが選択されることが好ましい。歪補償係数の より早 、収束に寄与するからである。
産業上の利用可能性
[0037] 本発明は、増幅特性に非線形歪を有する電力増幅器の歪補償に用いられ、特に、 無線通信における送信変調信号を増幅する電力増幅器に用いることができる。

Claims

請求の範囲
[1] 入力信号を増幅する増幅器と、
前記増幅器に入力される入力信号と前記増幅器力 出力される出力信号とに基づ いて、前記入力信号の振幅レベルに対応する前記増幅器の歪補償係数を求める演 算部と、
前記演算部が求めた歪補償係数を入力信号の振幅レベルに対応づけられた書き 込みアドレスに記憶するメモリと、
前記メモリの読み出しアドレス力 歪補償係数を読み出して、当該歪補償係数を用
Vヽて入力信号の歪補償処理を行う歪補償処理部と、
前記入力信号の振幅レベルに基づいて、前記書き込みアドレスと前記読み出しァ ドレスを生成するアドレス生成部とを備え、
前記アドレス生成部は、前記入力信号の振幅レベルに基づいて求めた第一のアド レスを書き込みアドレスとし、前記第一のアドレスに近接する第二のアドレスを読み出 しアドレスとすることを特徴とする歪補償装置。
[2] 請求項 1において、
前記アドレス生成部は、前記第一のアドレスに近接する複数のアドレス力 前記第 二のアドレスをランダムに求めることを特徴とする歪補償装置。
[3] 請求項 2において、
前記アドレス生成部は、 Nビットのランダム値を生成するランダム値生成部を有し、 前記第一のアドレスを構成する Mビットの下位 Nビット（M>N)を前記ランダム値生 成部により生成した Nビットのランダム値に置き換えることにより、前記第二のアドレス を生成することを特徴とする歪補償装置。
[4] 請求項 2において、
前記アドレス生成部は、ランダム値を生成するランダム値生成部を有し、前記第一 のアドレスに前記ランダム値生成部により生成したランダム値を加算することにより、 前記第二のアドレスを生成することを特徴とする歪補償装置。
[5] 請求項 4において、
前記アドレス生成部は、所定のタイミング信号を生成するタイミング信号生成部を有 し、前記タイミング信号の出力タイミングに応じて、前記第一のアドレスに前記ランダ ム値を加算し、前記第二のアドレスを生成することを特徴とする歪補償装置。
[6] 請求項 1又は 2において、
前記メモリの前記書き込みアドレス及び前記読み出しアドレスが、前記入力信号の 振幅レベルに対応する座標を含む複数座標で構成される複数次元アドレスである場 合、前記アドレス生成部は、前記書き込みアドレスを構成する各座標に対してそれぞ れ近接する座標から、前記読み出しアドレスを生成することを特徴とする歪補償装置
[7] 請求項 1又は 2において、
前記アドレス生成部は、前記第一のアドレスに近接する第二のアドレスの範囲を時 間の経過に応じて小さくすることを特徴とする歪補償装置。
[8] 請求項 1又は 2において、
前記アドレス生成部は、前記入力信号の振幅レベルの平均値を求め、当該平均値 に近い側に近接する第二のアドレスを求めることを特徴とする歪補償装置。
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