JP3939888B2

JP3939888B2 - 非線形歪み補償電力増幅器

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Publication number: JP3939888B2
Application number: JP2000009661A
Authority: JP
Inventors: 芳彦赤岩
Original assignee: Japan Science and Technology Agency; National Institute of Japan Science and Technology Agency
Current assignee: Japan Science and Technology Agency; National Institute of Japan Science and Technology Agency
Priority date: 2000-01-19
Filing date: 2000-01-19
Publication date: 2007-07-04
Anticipated expiration: 2020-01-19
Also published as: JP2001203539A

Description

【０００１】
【発明の属する技術分野】
本発明は、自動車電話や携帯電話などの移動無線通信に有用な電力増幅器に関し、特に、基地局において線形変調信号あるいは複数の変調信号を共通に増幅するのに適した非線形歪み補償増幅器に係るものである。
【０００２】
【従来の技術】
線形変調波あるいは複数の変調波を電力増幅する電力増幅器では、不要電波（スプリアス）の放射を抑制して電力効率を高めるために、出来る限り非線形歪みを小さくする必要がある。従来、増幅器の非線形歪みを補償する方式としては、負帰還方式、フィードフォワード方式、プリディストータ方式が知られている。
【０００３】
負帰還方式は、信号が広帯域になると発振現象などが起こりやすく動作の不安定性が増すために、基地局の無線機に使用されることは少ない。
【０００４】
フィードフォワード方式は、原理的には動作の不安定性が生じないので、現在、多くの基地局の無線機に使用されている。ところが、フィードフォワード方式は誤差成分を抽出し、副増幅器で別個に増幅したのち、主増幅器の出力信号から差し引く構成をとる必要があるため、回路が複雑になるとともに、副増幅器の使用により電力効率が低下するという問題がある。
【０００５】
これに対してプリディストータ方式は、副増幅器が不要であることからフィードフォワード方式に代わるものとして注目され、研究開発が進められている。例えば、Ｙ．ナガタ，' ディジタル移動通信用線形増幅技術 '（参考文献１参照）に記載されている方式では、ディジタル信号処理技術を用いたプリディストータ増幅器が紹介されている。この方式は入力変調信号と出力信号との誤差を検出しているため、復調器などが必要となり、回路が複雑になる欠点がある。またＦ．アントニオ他，' 電力増幅器用適応プリディストーションの新技術 '（参考文献２参照）に記載の方法は, 非線形歪みによる帯域外電力を検出することにより、復調器およびその他の誤差検出回路が不要になっている。しかし、この方式においては、高速フーリエ変換によって、帯域内対帯域外電力比を計算しているために、ディジタル信号処理量が大きくなる。また、複素ベースバンド信号に歪みを加えるために、高周波電力増幅部とベースバンド部にまたがって回路を構成する必要があるため、基地局無線機の実装において、モデムまでの長さに制限があったり、各機器を独立に設計できないなどの制約を受けることになる。さらに、記憶回路の内容更新を１個のアドレス毎に行ってるので、歪み補償動作が収束するまでの時間が長くなる欠点がある。
【０００６】
参考文献１： Y.Nagata ，'Linear Amplification Technique for Digital
Mobile Communication ',Proceedings of IEEE Vehicular
Technology Conference , pp ．159-164 ，1989 .
参考文献２： F. Antonio 他，'A Novel Adaptive Predistortion
Technique for Power Amplifiers ' ，Proceedings of IEEE
Vehicurlar Technology Conference ，pp.1505-1509，1999 .
【０００７】
【発明が解決しようとする課題】
上述した従来の非線形歪み補償電力増幅器は、いずれも電力効率および回路実現の容易さの点で不十分なものであった。また今後、増幅が必要となる無線信号に、例えば複数のキャリアの広帯域符合分割多重アクセス（ＣＤＭＡ) 方式の信号などがあり、複雑な構成の信号を一括して増幅する必要があることが予想される。このような信号の場合には、従来の技術におけるように帯域内対帯域外電力比を計算することは困難になる。
【０００８】
本発明の目的は、電力効率と回路実現性を改善でき、歪み補償動作の収束時間を短縮し、さらに、増幅すべき無線信号の構成に柔軟に対処できる非線形歪み補償電力増幅器を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、プリディストータ方式の改良により上記課題の解決を図るものであり、電力増幅器の前段に設けた制御回路により入力信号の振幅と位相、あるいはそのいずれか一方を補正して最適な非線形歪み補償を行う。制御回路における入力信号の振幅、位相の補正特性は、電力増幅器の出力信号に含まれる帯域外信号成分電力の増加、減少を見て、少しずつ試行錯誤的に修正され、帯域外信号成分電力がそれ以上減少しなくなったところで修正を終了する。入力信号の振幅、位相の補正特性は、入力信号の電力レベルごとの補正値を設定したテーブルとして記憶され、たとえば一定周期で帯域外信号成分電力を検出して、その増加、減少に応じて補正値を算出して更新される。
【００１０】
このような本発明による非線形歪み補償電力増幅器の構成は、入力信号を制御信号に基づいて補正する振幅・位相制御回路と、入力信号の電力を検出する第１の電力測定器と、検出された入力信号の電力の値により参照されて対応する制御信号の値を与えるテーブルを記憶する記憶回路と、前記振幅・位相制御回路に制御信号を供給する制御信号発生回路と、前記振幅・位相制御回路の出力に接続された電力増幅器と、電力増幅器の出力信号から有効帯域外の信号成分を取り出すフィルタと、取り出された有効帯域外の信号成分の電力を検出する第２の電力測定器とを備え、前記制御信号発生回路は、検出された有効帯域外の信号成分の電力の値に基づき、記憶しているテーブルの内容を、前記有効帯域外の信号成分の電力が小さくなるように更新するアルゴリズムを有する非線形歪み補償電力増幅器であって、前記アルゴリズムは、正と負の、高さが異なる直線や三角形などのパターンの複数の補正関数を、初期値に段階的に加算して行き、該加算の各段階ごとに有効帯域外の信号成分の電力を調べて、有効帯域外の信号成分の電力を小さくするもののみを残して行くものであることを特徴とする。
【００１１】
図１は、本発明の原理的構成を具体例で示した図である。図において、１０は入力端子、１１は遅延回路、１２は振幅・位相制御回路、１３は電力増幅器、１４は方向性結合器、１５は出力端子、１６は第１の電力測定器、１７は制御信号発生回路、１８は第２の電力測定器、１９は帯域通過フィルタ、２０は周波数変換回路、１２０は利得制御回路、１２１は位相制御回路、１７０は利得制御信号、１７１は位相制御信号、１７２は記憶回路、１７３は計算回路、２００は局部信号発生器、２０１は乗算回路である。
【００１２】
入力端子１０に入力された無線信号は、遅延回路１１によりΔｔ時間だけ遅延されたのち、振幅・位相制御回路１２に入力され、ここで制御信号発生回路１７が出力する利得制御信号１７０と位相制御信号１７１に応じて振幅と位相を制御されたのち、電力増幅器１３で増幅され、出力端子１５に出力される。出力信号の一部は方向性結合器１４により取り出され、周波数変換回路２０により周波数変換され、さらに帯域通過フィルタ１９により観測したい周波数範囲内の不要信号成分のみが取り出され、第２の電力測定器１８により電力測定される。
【００１３】
一方、入力端子１０への入力信号の一部は第１の電力測定器１６に入力されて電力を測定され、その値により記憶回路１７２のアドレスが参照される。記憶回路１７２のテーブル内容は、計算回路１７３によって決定される。ここで、計算回路１７３は第２の電力測定器１８の出力を極小にするように記憶回路１７２のテーブル内容を決定するアルゴリズムによって動作する。このアルゴリズムは、試行錯誤的なものであることができる。制御信号発生回路１７はディジタル信号処理によって実現され、図示省略されているが回路への入力信号はアナログ／ディジタル変換され、出力信号はディジタル／アナログ変換される。
【００１４】
周波数変換回路２０と帯域通過フィルタ１９の作用の例を、図２を用いて説明する。図２（ａ）は方向性結合器１４から取り出される出力信号の電力スペクトルを表している。同図の実線は入力信号の電力スペクトルに対応し、破線部分は電力増幅器１３の奇数次非線形歪みにより発生した帯域外スペクトル成分に対応する。周波数変換回路２０の局部信号発生器２００が発生する周波数ｆ₀'を信号の中心周波数ｆ₀と同一にし（ｆ₀' ＝ｆ₀）、帯域通過フィルタ１９の通過帯域をΔｆ₁〜Δｆ₂の範囲にすることにより、第２の電力測定器１８の出力には、図２（ａ）の破線で示した帯域外スペクトル成分の電力が得られる。この帯域外電力を最小にするように、制御信号発生回路１７と振幅・位相制御回路１２を介して入力信号を補正することにより、電力増幅器１３の非線形歪みを補償できる。本発明の非線形歪み補償動作では、制御信号発生回路１７中の計算回路１７３のアルゴリズムにより、帯域外電力を最小化する動作が可能にされるが、詳細については、実施例の説明において後述される。
【００１５】
本発明において振幅・位相制御回路１２および制御信号発生回路１７により構成されるプリディストータの動作原理を、図２（ｂ）を用いて説明する。同図において、横軸は入力レベルであり、左側の縦軸は出力レベル、右側の縦軸は出力位相である。非線形歪みは入力と出力レベルが直線関係になり、出力位相が入力レベルによって変化しなければ零になる。図中に実線で示される振幅特性曲線と位相特性曲線の電力増幅回路の特性は、プリディストータを入力に接続することにより、下向きの矢線のように収束され、全体の特性が改善される。
【００１６】
【発明の実施の形態】
図３は本発明の第１実施例の信号電力スペクトルを示す図、図４は制御信号発生回路の構成例、図５は制御回路の構成例を示す。全体的な構成は図１と同じである。
【００１７】
この実施例においては、図３に示すように周波数が隣接する二つの無線信号が同時に増幅されるものとする。信号の帯域幅を２Ｗ_s，帯域外電力の帯域幅を２Ｗ₀とする。周波数変換回路の局部発振周波数ｆ₀ ^'をｆ₀ ^'＝ｆ₀に設定し、帯域通過フィルタの通過帯域は２( Ｗ₀−Ｗ_s) に設定する。これにより、図３の破線で示した帯域外電力を測定できる。
【００１８】
図４の構成例では、入力端子４０に入力される第１の電力測定器の出力は対数増幅器４１を通ったのち、第１のＡ／Ｄ変換器４２でサンプリング周波数ｆ_sでサンプルおよびアナログ−ディジタル変換されて、Ｎビットの値に量子化される。ここで、対数増幅器４１はＡ／Ｄ変換器４２の量子化ビット数を少なくする目的で用いられている。量子化されたＮビットのディジタル信号により、ランダム記憶回路（ＲＡＭ）４３のアドレスを決定する。記憶回路４３のアドレス数Ｍビット（２^Mとおり）は、Ｎビットに等しいかそれ以下である（Ｍ≦Ｎ）。Ｍ＜Ｎの場合には、Ｎビットに量子化された値に対応する最も近い二つのアドレスを参照し、記憶回路４３の二つの出力をレベル補間回路４４０において補間することにより、制御信号を決定する。記憶回路４３には、各アドレスに対応して、ディジタル信号処理による計算回路４７で指定される利得および位相を制御する値のテーブルが記憶される。記憶回路４３の値は第１および第２のＤ／Ａ変換器４４１および４４２でディジタル−アナログ変換され、利得および位相に対するアナログ制御信号が利得制御信号出力端子４４３と位相制御信号出力端子４４４にそれぞれ出力される。
【００１９】
制御回路の実施例を図５により説明する。図１の遅延回路１１の出力信号が入力端子５１に入力されると、利得制御回路５２と位相制御回路５３でそれぞれ利得と位相が制御される。ここで、利得制御信号入力端子５２４，位相制御信号入力端子５３３は、図４における利得と位相の各制御信号出力端子４４３と４４４にそれぞれ対応する。利得制御はピンダイオード５２１、５２２に印加される信号に応じて、この抵抗値が変化することにより、抵抗５２３の値との兼ね合いで減衰量が決定できる。また可変容量ダイオード５３２のバイアス電圧を、位相制御入力端子５３３からの位相制御信号で変化させることにより、サーキュレータ５３１の出力端子５４に現れる位相を制御できる。利得制御および位相制御の方法は、図示の方法に限ることは無く他の任意の方法を用いてもよい。また、位相歪みが小さい場合には位相制御を省略することができる。
【００２０】
次に本発明の実施例における計算回路の計算のアルゴリズムと記憶回路のテーブル内容更新処理について図６及び図７を用いて説明する。計算回路のアルゴリズムの基本的な考え方は、第２の電力測定器から出力される帯域外輻射電力を最小化するように、記憶回路のテーブル内容を試行錯誤的に決定するものである。
【００２１】
記憶回路のアドレスの番号をｋ＝１〜Ｋ（すなわちＫ＝２^M）とする。ここで、アドレス番号Ｋはあらかじめ設定した増幅器の最大出力に対応するアドレスとする。ｋの値が小さくなるにつれて、増幅器の出力、したがって、増幅器の入力レベルが小さくなるものとする。記憶回路のテーブル内容は，ｋ＝Ｋにおける利得が１、位相が０°となるように規格化されているものとし、この値は以後の計算を通して固定される。なお、以下の説明では利得の更新アルゴリズムについて述べるが、位相についても同様である。テーブル内容の更新は、以下のように複数のアドレスに対応してテーブルの値に、図６に例示されるような関数（補正関数という）で与えられる小さな補正値を同時に加算することによって行われる。図７は、本発明の実施例によるテーブル更新処理のフローを示す。テーブルの初期値は、すべてのアドレスについて、利得は１、位相は０°とする。
【００２２】
第１段目の計算においては、記憶回路のアドレスｋ＝Ｋ／２〜Ｋに対応する三角形の半分の直線ａ₁と、ｋ＝１〜Ｋに対応する三角形ｂ₁およびｋ＝１〜Ｋ／２に対応する直線ｃ₁の各アドレスに対応する高さをＲＡＭ内容の初期値に加算する。ここで三角形の高さΔ₁は任意に選んだ小さな値である。Δ₁は正負の値をとるものとする。まず、Δ₁＝｜Δ₁｜として直線ａ₁についてＲＡＭの内容ｆ（ｋ）（ｋ＝Ｋ／２〜Ｋ−１）に加えてみる。このときの、第２の電力測定器の出力電力をＰ_a+1とする。次に、直線ａ₁についてΔ₁＝−｜Δ₁｜として、初期値に加える。このときの第２の電力測定器の出力電力をＰ_a-1とする。もしＰ_a+1＞Ｐ_a-1であれば、この回におけるＲＡＭの内容は初期値にΔ₁＝−｜Δ₁｜に対応する直線ａ₁の値を加算したものと決定し、次の回の計算の初期値とする。次に、位相について、これと同様の操作を行う。次の回においても、上と同様の操作を行い、第２の電力測定器の出力電力が減少するように、ＲＡＭの内容ｆ（ｋ）（ｋ＝Ｋ／２〜Ｋ−１）にｇ_a（ｋ）を加算することによって更新する。以下、同様に更新を続ける。ＲＡＭの内容が実質的に変化しないようになったら、直線ａ₁に係わる更新を打ち切る。
【００２３】
次に三角形ｂ₁について、これまでのＲＡＭの内容ｆ(k) （ｋ＝１〜Ｋ−１）を初期値として、直線ａ₁に行ったときと同様の更新を続ける。この更新が終了すると直線ｃ₁について同様に更新する。直線ｃ₁についての更新が完了すると、これまでに与えられた値を初期値として、同様の処理を初めから行う。これを与えられた回数だけ行うと第１段階の更新が終了する。
【００２４】
第２段階の更新はアドレス領域を第１段階のアドレス領域を二分割して、その各々の領域について、第１段階と同様の更新を続ける。定められた段階数に到着するか、これ以上領域分割ができなくなったところで、更新の手続きが終了する。
【００２５】
このように、記憶回路の複数のアドレスに対応するテーブル内容を同時に変化させることにより、テーブル内容の収束時間を速くすることができる。なお、重みの付け方は直線状に限らず、例えば２次曲線、ガウス曲線を用いることもできる。
【００２６】
本発明における記憶回路と計算回路の第２の実施例を図８に示す。この実施例では、図４に示した第１の実施例の構成に時間調整回路７４５が追加されたものであり、その他の回路部分は第１の実施例と同じである。したがって、ここでの説明は、時間調整回路７４５に関連する部分のみに限って行う。
【００２７】
時間調整回路７４５の目的は、図１に示した遅延回路１１における時間遅延に対して、制御信号発生回路１７から出力される制御信号のタイミングを適切に設定することにある。図８の時間調整回路７４５の動作を図９により説明する。制御信号回路のうちディジタル信号を処理する部分（図８のＡ／Ｄ変換器７６の後からＤ／Ａ変換器７４１，７４２までの間）は、クロック周期Ｔ_sで動作しているものとする。レベル補間回路７４０からは、クロック周期Ｔ_s毎に制御信号が出力される。この信号をそのままＤ／Ａ変換器７４１，７４２で出力すると、利得制御信号出力端子７４３（図１では１７０）、位相制御信号出力端子７４４（図１では１７１）の各制御信号と遅延回路１１から出力される信号との間にタイミング誤差が生じる場合があり得る。今、最適なタイミングはクロック時刻からΔτだけずれているものとし、Δτ＜Ｔ_Sと仮定する。もし、クロック周期が十分短いとすると、Δτだけずれた時刻における制御信号Ｖ_optは一次内挿により、
Ｖ_opt＝Ｖ_n-1＋（Ｖ_n−Ｖ_n-1）×Δτ／Ｔ_S
で与えられる。ところで、実際にはΔτの値は知ることはできない。そこで、これを試行錯誤的に決定する。例えば、Δτ＝ｎΔＴ（ΔＴは十分小さい時間）として、ｎ＝０，１，２，…と変化させて、ｎの各値について、これまでに説明した計算回路を実行させ、目標とする帯域外電力が最小となるｎを求めることができる。
【００２８】
ここで、もし、利得制御回路１２０における時間遅延が無視できない場合には、利得と位相の制御信号に時間差を与えるために、上記の操作を別個に行えばよい。
【００２９】
本発明における制御信号発生回路の第３の実施例を図１０に示す。この実施例は先に述べた時間調整を行うための他の方法を示したものである。その原理的な考えは、計算回路および記憶回路のクロック信号のタイミングを第１の電力測定器（図１の１６）の出力信号の時刻に対して、相対的に変化させて、利得制御信号出力端子９９１と位相制御信号出力端子９９２の信号出力時間を制御するものである。
【００３０】
第１の電力測定器（図１０では図示省略）の出力信号は入力端子９１よりサンプルホールド回路９２に入力される。このサンプルホールド回路９２は、クロック信号９４２で与えられる時刻の入力信号の値を取り込み、一次的に保持する。このサンプルホールド回路９２の出力はＡ／Ｄ変換器９３に入力され、Ａ／Ｄ変換されたその出力信号は、記憶回路９６のアドレスを与える。Ａ／Ｄ変換器９３のタイミングはクロック信号９４１により決められる。クロック信号９４２はクロック信号９４１を可変遅延回路９４に入力することによって与えられる。可変遅延回路９４は、制御信号９４３によってその時間遅延量を変化させる。制御信号９４３は、計算回路９５より出力される。その発生アルゴリズムは第２の電力測定器（図１の１８）の出力を極小にするように、例えば第２の実施例と同様に試行錯誤による方法をとることが可能であり、ここではその詳細な説明は省略する。本実施例の他の回路部分も先に述べた実施例のものと同様であるので、これ以上の説明は行わない。
【００３１】
図１１に、第３の実施例における可変遅延回路９４の実施例を示す。図１０の計算回路９５から出力されるクロック信号９４１は、入力端子１０４より可変位相回路１０３に入力される。可変位相回路１０３は、計算回路９５から制御入力端子１０５を経て入力される制御信号９４３により、位相を変化させるものである。ここでその回路の構成は如何様でもよく、例えば図５に示した位相制御回路５３と同じにすることができる。
【００３２】
可変位相回路１０３の出力は通常正弦波状になるので、これをリミッタ回路１０２に入力することによりパルス整形して、出力端子１０１に通常のディジタル回路におけるクロック信号９４２を得ている。ここで、位相を変化させることにより、時間遅延を変化させることができる理由は、対象とする信号が周期的な信号であるからである。本実施例は遅延時間を微小に変化させる場合に特に効果がある。
【００３３】
【発明の効果】
本発明による帯域外電力スペクトルの改善効果を図１２に示す。図１２（ａ）は歪み補正前の出力信号スペクトルを示し、図１２（ｂ）は歪み補正後の出力信号スペクトルを示す。本発明は電力増幅器において電力効率と回路実現性に優れ、かつ、短い収束時間で自動的に非線形歪み補償を行うことができる効果がある。また、本発明は帯域外電力スペクトルを低減するように制御を行う原理からして、第１の電力測定器、利得制御回路および位相制御回路の誤差は、記憶回路の内容の変化となり自動的に吸収されるので、これらの回路の実現が容易になるという効果もある。これらにより、自動車、携帯電話システムの基地局無線機のコスト低減に貢献できる。
【図面の簡単な説明】
【図１】本発明による非線形歪み補償電力増幅器の原理的構成図である。
【図２】本発明により非線形歪みを補償するプリディストータの原理説明図である。
【図３】本発明の第１の実施例における信号電力スペクトルの説明図である。
【図４】本発明における制御信号発生回路の第１の実施例の構成図である。
【図５】本発明における制御回路の実施例の構成図である。
【図６】本発明における計算回路の実施例のアルゴリズムの説明図である。
【図７】本発明における記憶回路の実施例のテーブル内容更新の処理フローである。
【図８】本発明における制御信号発生回路の第２の実施例の構成図である。
【図９】時間調整回路の動作原理の説明図である。
【図１０】本発明における制御信号発生回路の第３の実施例の構成図である。
【図１１】制御信号発生回路の第３の実施例における可変遅延回路の実施例構成図である。
【図１２】本発明による非線形歪み補償の効果を示す出力信号スペクトルの説明図である。
【符号の説明】
１０：入力端子
１１：遅延回路
１２：振幅・位相制御回路
１３：電力増幅器
１４：方向性結合器
１５：出力端子
１６：第１の電力測定器
１７：制御信号発生回路
１８：第２の電力測定器
１９：帯域通過フィルタ
２０：周波数変換回路
１７０：利得制御信号
１７１：位相制御信号
１７２：記憶回路
１７３：計算回路
２００：局部信号発生器
２０１：乗算回路

Claims

入力信号を制御信号に基づいて補正する振幅・位相制御回路と、入力信号の電力を検出する第１の電力測定器と、検出された入力信号の電力の値により参照されて対応する制御信号の値を与えるテーブルを記憶する記憶回路と、前記振幅・位相制御回路に制御信号を供給する制御信号発生回路と、前記振幅・位相制御回路の出力に接続された電力増幅器と、電力増幅器の出力信号から有効帯域外の信号成分を取り出すフィルタと、取り出された有効帯域外の信号成分の電力を検出する第２の電力測定器とを備え、前記制御信号発生回路は、検出された有効帯域外の信号成分の電力の値に基づき、記憶しているテーブルの内容を、前記有効帯域外の信号成分の電力が小さくなるように更新するアルゴリズムを有する非線形歪み補償電力増幅器であって、
前記アルゴリズムは、正と負の、高さが異なる直線や三角形などのパターンの複数の補正関数を、初期値に段階的に加算して行き、該加算の各段階ごとに有効帯域外の信号成分の電力を調べて、有効帯域外の信号成分の電力を小さくするもののみを残して行くものであることを特徴とする非線形歪み補償電力増幅器。
請求項１において、前記記憶回路は、第１の電力測定器の出力から得られる信号を所定のサンプリング周波数でサンプルおよびアナログ-―ディジタル変換して得た値に基づき決定されるアドレスによりアクセスされ、該アドレスから読み出されたテーブルの値を制御信号として前記制御信号発生回路に与えるものであることを特徴とする非線形歪み補償電力増幅器。
請求項１または請求項２において、入力端子と制御回路の間に遅延回路を設けたことを特徴とする非線形歪み補償電力増幅器。
請求項１ないし請求項３のいずれかにおいて、記憶回路のテーブルの内容を更新する際に、複数のアドレスにそれぞれ対応する内容を同時に更新することを特徴とする非線形歪み補償電力増幅器。
請求項４において、同時に更新する複数のアドレスの数を、時間とともに次第に減少させることを特徴とする非線形歪み補償電力増幅器。
請求項１ないし請求項５のいずれかにおいて、前記記憶回路がアクセスされるタイミングと、該記憶回路から読み出された制御信号を制御信号発生回路に与えるタイミングとの間の時間を最適に設定する時間調整回路を設けたことを特徴とする非線形歪み補償電力増幅器。
請求項６において、時間調整回路が制御信号を制御信号発生回路に与えるタイミングは試行錯誤的に自動的に最適に設定することを特徴とする非線形歪み補償電力増幅器。
請求項１ないし請求項７のいずれかにおいて、制御信号発生回路は、入力された信号の振幅と位相をともに制御するものであり、振幅の制御操作と位相の制御操作とを別個に行い、振幅の制御信号と位相の制御信号との間に時間差を与えられるようにすることを特徴とする非線形歪み補償電力増幅器。