WO2007010694A1 - 画像符号化装置及び画像符号化方法 - Google Patents

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WO2007010694A1 PCT/JP2006/312256 JP2006312256W WO2007010694A1 WO 2007010694 A1 WO2007010694 A1 WO 2007010694A1 JP 2006312256 W JP2006312256 W JP 2006312256W WO 2007010694 A1 WO2007010694 A1 WO 2007010694A1
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orthogonal transformation
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Hideki Kuroki
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Matsushita Electric Industrial Co., Ltd.
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    • H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding

Definitions

  • the present invention relates to an image encoding device and an image encoding method for encoding a moving image or a still image, and in particular, image data including a luminance component and a color difference component configured in a predetermined format is designated.
  • the present invention relates to a technique for performing orthogonal transform processing for each size block.
  • MPEG Motion picture expert group
  • MPEG1 / MPEG2 is used for a medium with a relatively large image size such as DVD
  • MPEG4 is used for a medium with a relatively small image size such as a mobile phone
  • HDTV is used for H.264ZAVC.
  • MB macroblocks
  • MB consists of a luminance component and a color difference component.
  • luminance components Y0, Yl, ⁇ 2, and ⁇ 3, and color difference components are Cb and Cr.
  • Each Y and C component consists of 64 pixel components in an 8 x 8 block.
  • MPEG1, MPEG2, MPEG4, H. 264ZAVC has a process common to orthogonal transformation. Orthogonal transformation processing is performed for each ⁇ 0, Yl, ⁇ 2, ⁇ 3, Cb, Cr component, and image data is orthogonally transformed.
  • the processed image components are biased in value and are in a format suitable for data compression.
  • MPEG1, MPEG2, and MPEG4 use discrete cosine transform (DCT), and H.264 uses integer precision DCT.
  • DCT discrete cosine transform
  • FIG. 1 shows the configuration of a conventional image encoding device.
  • the image encoding device 900 uses two units of macroblock image data (Y0, Yl, Y2, Y3, Cb, Cr components in the 4: 2: 0 format) in MPEG video encoding. As shown in FIG. 1, a first one-dimensional orthogonal transformation processing unit 910, a second-dimensional orthogonal transformation processing unit 920, an address generation unit 930, and a transposition processing 1 are performed. Port memo Re-940 and so on.
  • the first one-dimensional orthogonal transform processing unit 910 performs a one-dimensional orthogonal transform process in the vertical direction based on a coefficient table for an 8 ⁇ 8 block stored in advance.
  • the image components for which the vertical one-dimensional orthogonal transformation processing has been completed are written into the transposition processing 1-port memory 940 for transposition processing as needed.
  • the first one-dimensional orthogonal transformation processing unit 910 transmits the processing status to the address generation unit 930.
  • the address generation unit 930 outputs a write request signal and an associated address to the transposition processing 1-port memory 940 from the information.
  • the 1-port memory 940 for transposition has a storage area for storing six 8 ⁇ 8 blocks, and follows a write signal and address designation from the address generation unit 930.
  • the Y0, Yl, Y2, Y3, Cb, and Cr components are stored in each storage area.
  • the second-dimensional orthogonal transformation processing unit 920 After all the image components that have been subjected to the one-dimensional orthogonal transformation processing in the vertical direction are written in the 1-port memory 940 for transposition processing, the second-dimensional orthogonal transformation processing unit 920 performs the one-dimensional orthogonal transformation processing in the horizontal direction. Therefore, the image component is extracted from the 1-port memory 940 for transposition processing, and the orthogonal transformation processing in the horizontal direction is performed. At this time, the second-dimensional orthogonal transformation processing unit 920 transmits the processing status to the address generation unit 930. The address generation unit 930 outputs a read request signal and an associated address to the transposition processing 1-port memory 940 from the information.
  • the conventional image coding apparatus 900 when orthogonal transform processing is realized by moving image coding, the result of performing the one-dimensional orthogonal transform processing in the vertical direction is transposed, and the result of the transposition processing is converted to the result of the transpose processing.
  • two-dimensional orthogonal transformation processing is realized by performing horizontal one-dimensional orthogonal transformation processing.
  • the image data luminance Z color difference component
  • the image data is independent individually. For example, if the vertical one-dimensional orthogonal transformation of the Y0 component is completed and the writing to the transposition memory is completed, the other image data It is possible to perform horizontal one-dimensional orthogonal transformation without waiting for processing.
  • the orthogonal transform process which is an orthogonal transform, is performed to bias the values such as a large value for the low frequency component and a small value for the low frequency component. Increase the data compression accuracy in the encoding process.
  • Non-Patent Document 1 "MPEG-4 All", edited by Satoshi Miki, Industrial Research Committee, January 1999 20 ⁇
  • Non-Patent Document 2 "H. 264ZAVC Textbook” Jun Okubo [supervision], Junya Tsuno, Yoshihiro Kikuchi, Teruhiko Suzuki [co-editing] Impress August 11, 2004
  • the memory for transposition processing is one port and the address generation unit is used for both reading and writing, the macroblock image data (YO, Yl, Y2, If the vertical one-dimensional orthogonal transformation processing for all (Y3, Cb, Cr components) is completed and writing to the transposition memory is not complete, the horizontal one-dimensional orthogonal transformation processing cannot be performed.
  • the first one-dimensional orthogonal transform processing unit 910 performs one-dimensional orthogonal in the vertical direction for the macroblock image data (YO, Yl, Y2, Y3, Cb, Cr components).
  • the coefficient values are stored in the respective storage areas of the address generation unit 930 while being sequentially converted (see FIG. 3B), and the vertical one-dimensional orthogonal conversion process for all is completed.
  • the macroblock coefficient values (YO, Yl, Y2, Y3, Cb, Cr components) are read out, and the horizontal one-dimensional orthogonal transformation process is performed. Therefore, there arises a problem that the processing time required for the two-dimensional orthogonal transformation process increases.
  • the present invention solves the above-described problem, and by realizing orthogonal transformation processing at high speed, the performance of the entire semiconductor integrated circuit is improved, and also low power consumption is achieved, and direct switching is also achieved.
  • an object of the present invention is to provide an image encoding device and an image encoding method capable of realizing high-speed orthogonal transform processing and capable of supporting various format configurations and block size encoding standards.
  • image data including a luminance component and a color difference component having a predetermined format is stored in a block of a specified size.
  • An image coding apparatus that performs orthogonal transform processing every time, based on coefficient table holding means for holding a coefficient table for each predetermined block size in advance and a coefficient table corresponding to a block of a specified size!
  • the first orthogonal transformation processing means for performing the one-dimensional orthogonal transformation processing in the vertical direction for each block of the image data of the luminance component and the color difference component, and the one-dimensional orthogonal transformation by the first orthogonal transformation processing means.
  • the coefficient value of the largest block to be processed is subjected to one-dimensional orthogonal transformation processing by the data transposition processing memory having a storage area capable of storing two blocks and the first orthogonal transformation processing means, and is designated.
  • a first address generating means for generating an address for the data transposition processing memory so as to store the coefficient value of the determined size in any one of the storage areas, and the data transposition processing memory.
  • Second address generation means for generating an address for the data transposition processing memory so as to read out the coefficient value of the specified size stored in one of the storage areas, and Based on the coefficient table corresponding to the block of the specified size, the second data which is read from the data transposition processing memory and performs the one-dimensional orthogonal transformation process in the horizontal direction on the coefficient value of the specified size.
  • the orthogonal transformation processing means and the first and second orthogonal transformation processing means are controlled so as to perform one-dimensional orthogonal transformation processing in parallel for each block of the designated size, and the first and second address generation means Comprises control means for controlling the address corresponding to the specified size to be supplied in parallel to the data transposition processing memory.
  • the result processed by the first orthogonal transform processing means is written to the transposition processing memory.
  • the read control from the transposition processing memory to the second orthogonal transform processing means can be performed in parallel by the first and address generation means. Therefore, the image data of macroblocks (Y0, Yl, Y2, Y3) that have been subjected to the vertical one-dimensional orthogonal transformation process without waiting for the completion of the vertical one-dimensional orthogonal transformation for all the image data. , Cb, Cr components), one-dimensional orthogonal transformation processing in the horizontal direction can be performed in the pipeline for each block of the specified size.
  • each image data of the macroblock can be pipelined in units of image data, it is possible to shorten the processing time of the orthogonal transformation process.
  • the address generation of the first address generation means and the second address generation means, and the orthogonal transformation process the image data including the luminance component and the color difference component configured in a predetermined format are converted into blocks of a specified size. Therefore, even if the number of pixel data composing the image data is changed, the process can be performed.
  • control means can control the reading processing power and the writing processing to the transposition processing memory so as not to be added.
  • the transposition processing two-port memory By stopping the read control, the occurrence of mismatch between the first and second orthogonal transform processing units can be prevented.
  • the coefficient table for each predetermined size of the coefficient table holding means stores coefficients corresponding to the respective methods in advance
  • the first and second-dimensional orthogonal transform processing units may be characterized by using coefficients that match a predetermined method.
  • the present invention can be realized not only as such an image encoding device, but also as an image encoding method using steps characteristic of the image encoding device. It can also be realized as a program that causes a computer to execute these steps. Such a program can be stored on a recording medium such as a CD-ROM. It can be delivered via a transmission medium such as Internet or the Internet! The invention's effect
  • FIG. 1 is a configuration diagram of an image encoding device for realizing a conventional two-dimensional orthogonal transform process.
  • FIG. 2 is a diagram showing a configuration example of a storage area of the 1-port memory 940 for transposition processing shown in FIG.
  • FIG. 3 is a timing chart according to the execution of each part of the image encoding device 900.
  • FIG. 4 is a block diagram showing a configuration of an image encoding device according to Embodiment 1 of the present invention.
  • FIG. 5 is a diagram showing a configuration example of storage areas A and B of the transposition 2-port memory 20 shown in FIG. 4.
  • FIG. 6 is a flowchart showing an operation of processing executed by each unit of the image encoding device 1.
  • FIG. 7 is a timing chart according to the execution of each part of the image encoding device 1.
  • FIG. 8 is a diagram showing an address generation pattern of the first address generation unit 40 when the block size is 8 ⁇ 4 pixels.
  • FIG. 9 is a diagram showing an address generation pattern of the first address generation unit 40 when the block size is 4 ⁇ 8 pixels.
  • FIG. 10 is a diagram showing an address generation pattern of the first address generation unit 40 when the block size is 4 ⁇ 4 pixels.
  • FIG. 11 is a block diagram showing a configuration of an image coding apparatus according to Embodiment 2 of the present invention.
  • FIG. 4 is a block diagram showing a configuration of the image coding apparatus according to Embodiment 1 of the present invention.
  • illustration of a subtractor, an entropy coding unit and the like constituting the image coding apparatus is omitted, and only the configuration of the two-dimensional orthogonal transformation unit is illustrated.
  • the image encoding device 1 includes a first one-dimensional orthogonal transform processing unit 10, a transposition 2-port memory 20, a second-dimensional orthogonal transform processing unit 30, First address generator 4 0, a second address generation unit 50, a coefficient table holding unit 60, a parameter set storage unit 70, and a control unit 80.
  • the coefficient table holding unit 60 holds the coefficient tables 61 to 64 for each predetermined size in advance.
  • the coefficient table 61 is a table for an 8 ⁇ 8 pixel block, for example, the coefficient table 62 is a table for a 4 ⁇ 8 pixel block, for example, and the coefficient table 63 is an 8 ⁇ 4 pixel block, for example.
  • the coefficient table 64 is a table for a 4 ⁇ 4 pixel block, for example.
  • coefficients corresponding to each system such as MPEG1, MPEG2, MPEG4 and H264AVC are stored in advance in the coefficient tables 61 to 64, respectively.
  • the first one-dimensional orthogonal transformation processing unit 10 and the second-dimensional orthogonal transformation processing unit 30 use coefficients that match the predetermined method (predetermined method). DCT and other orthogonal transforms can be processed.
  • the parameter set storage unit 70 stores a format configuration of input image data, a block size for processing the image data, and the like.
  • the first one-dimensional orthogonal transform processing unit 10 performs some processing based on the coefficient table 61.
  • the image data (Y0, Yl, Y2, Y3, Cb, Cr components) of the block obtained by dividing the image data that has been subjected to 64 is orthogonally transformed in the vertical direction.
  • the transposition processing 2-port memory 20 has storage areas A and B for storing two blocks of 8 ⁇ 8 pixels, and includes a first one-dimensional orthogonal transform processing unit 10.
  • the processed results are stored alternately in storage areas A and B. That is, for example, Y0, Y2, and Cb components are stored in the storage area A, and Yl, Y3, and Cr components are stored in the storage area B.
  • the second-dimensional orthogonal transform processing unit 30 performs a one-dimensional orthogonal transform process in the horizontal direction on the image component from the transposition processing 2-port memory 20.
  • the first address generation unit 40 generates an address for writing the processing result of the first one-dimensional orthogonal transformation processing unit 10 in the transposition 2-port memory 20.
  • the second address generation unit 50 performs the transposition processing 2 on the second-dimensional orthogonal transform processing unit 30. Address generation for inputting image components from the port memory 20 is performed.
  • the control unit 80 Based on the parameter set stored in the parameter set storage unit 70, the control unit 80 has a first one-dimensional orthogonal transformation processing unit 10, a second-dimensional orthogonal transformation processing unit 30, a first address generation unit 40, and Centrally controls the second address generator 50. Specifically, the control unit 80 controls the first one-dimensional orthogonal transformation processing unit 101 and the second-dimensional orthogonal transformation processing unit 30 to perform one-dimensional orthogonal transformation processing for each block of a specified size. At the same time, the first address generation unit 40 and the second address generation unit 50 control to supply the address corresponding to the designated size to the 2-port memory 20 for transposition processing.
  • control unit 80 determines the address of the first address generation unit 40 and the second address generation unit 50 based on the processing state of the first one-dimensional orthogonal transformation processing unit 10 and the second-dimensional orthogonal transformation processing unit 30. Control supply Z stop. Further, the control unit 80 performs control so that the address force generated by the second address generation unit 50 is the same as or not overtaken by the address generated by the first address generation unit 40. Further, the control unit 80 generates a second address when performing control so that the address generated by the second-dimensional orthogonal transformation processing unit 30 follows the address generated by the first address generation unit 40. Control is performed so that the operation of the unit 50 and the second-dimensional orthogonal transformation processing unit 30 is stopped.
  • FIG. 6 is a flowchart showing an operation of processing executed by each unit of the image encoding device 1.
  • FIG. 7 is a timing chart according to execution of each unit of the image encoding device 1.
  • the control unit 80 determines the block size specified by the parameter set (S11). In the following description, it is assumed that the determination result power block size is composed of 8 ⁇ 8 pixels. Further, at the time of this determination, the control unit 80 also determines the format configuration specified by the noramet set. This format configuration is also described as 4: 2: 0, which are Y0, Yl, Y2, Y3, Cb, and Cr components.
  • the control unit 80 determines a coefficient table used by the first one-dimensional orthogonal transformation processing unit 10 and the second-dimensional orthogonal transformation processing unit 30 (S12). Then, the control unit 80 determines an address generation pattern (S13). Specifically, for the 8 ⁇ 8 pixel block, this address generation pattern is such that, in the first address generation unit 40, the left side force advances to the right side by 8 pieces from the upper left to the lower left of the storage areas A and B. Address In the second address generation unit 50, the addresses are generated so that the upper left force of the storage areas A and B is increased from 8 to 8 from the upper side to the lower side.
  • the control unit 80 first determines whether or not the orthogonal transformation processing in the first one-dimensional orthogonal transformation processing unit 10 is power (S14). If it is the first (Yes in S14), the first address generator 40 is caused to generate the first address (S15). As a result, the Y0 component (see FIG. 7 (a)) generated by the first one-dimensional orthogonal transform processing unit 10 is stored in the storage area A of the transposition 2-port memory 20 (see FIG. 7 (b)). .
  • the control unit 80 determines the final power of the orthogonal transformation process in the second-dimensional orthogonal transformation processing unit 30 (S16). If it is not the last (No in S16), the first address generator 40 generates the first address, and the second address generator 50 generates the second address (S17).
  • the Y1 component (see FIG. 7 (a)) generated by the first one-dimensional orthogonal transform processing unit 10 is stored in the storage area B of the transposition 2-port memory 20 (FIG. 7 (b) )), The Y0 component stored in the memory area A of the transposition 2-port memory 20 is read (see FIG.
  • step S17 is continuously performed until the end of the orthogonal transformation process in the second-dimensional orthogonal transformation processing unit 30.
  • the control unit 80 causes the second address generation unit 50 to generate a second address (S18).
  • the Cr component stored in the storage area B of the transposition 2-port memory 20 is read (see FIG. 7 (c)), and the second-dimensional orthogonal transform processing unit 30 is applied to this Cr component. (See Fig. 7 (d)).
  • the series of image code key processes ends.
  • small block image data (Y0, Yl, Y2, Y3, Cb, Cr) for which the first one-dimensional orthogonal transformation processing unit 10 has finished the vertical one-dimensional orthogonal transformation processing.
  • the second-dimensional orthogonal transformation processing unit 30 performs the horizontal one-dimensional orthogonal transformation processing without waiting for the completion of the vertical one-dimensional orthogonal transformation for the image data of all the small blocks in order from the component). Therefore, the processing time of the orthogonal transformation process can be shortened.
  • control unit 80 generates the first address generation unit 40 and the second address generation based on the processing status of the first one-dimensional orthogonal transformation processing unit 10 and the second-dimensional orthogonal transformation processing unit 30.
  • the address generation timing is transmitted to both devices with the unit 50. Since reading and writing from the transposition 2-port memory 20 occur simultaneously, the first one-dimensional orthogonal transformation processing unit 10 performs vertical one-dimensional orthogonal transformation processing on the block image data for some reason. If interrupted, writing to the 2-port memory 20 for transposition processing cannot be performed, and the 2D-dimensional orthogonal transformation processing unit 30 may not be able to perform horizontal one-dimensional orthogonal transformation processing.
  • control unit 80 recognizes the processing status of the first one-dimensional orthogonal transformation processing unit 10 and controls the first address generation unit 40 and the second address generation unit 50. It is also possible to prevent the read control for the 2-port memory 20 from overtaking the write control.
  • the second-dimensional orthogonal transformation processing unit 30 needs to stop, and thus has a function of stopping the entire circuit.
  • the image code processing can be performed in various sizes.
  • the number of pixel data constituting the image data is 64 of 8 ⁇ 8
  • the number of pixel data constituting the image data is 64 of 8 ⁇ 8
  • the conversion processing unit 30 performs orthogonal transformation processing using the coefficient table 63 stored in the coefficient table holding unit 60, and generates addresses in the first address generation unit 40 and the second address generation unit 50 accordingly.
  • the first address generation unit 40 generates addresses so that the storage areas A and B advance 8 from the upper left to the lower and 4 to the right of the left force (Fig. 8 (a)).
  • 8 addresses are generated from the upper left next to storage areas A and B, down to the left side, and 4 addresses to the right side (see Fig. 8 (b)).
  • the second address generator 50 In memory areas A and B, the addresses are generated so that the upper left force is 4 pieces from the upper side to the lower side. Addresses are generated in a pattern that generates addresses so that they progress from top to bottom.
  • the coefficient table stored in, for example, the coefficient table holding unit 60 in the first one-dimensional orthogonal transformation processing unit 10 and the second-dimensional orthogonal transformation processing unit 30 62 2 is used to perform orthogonal transform processing, and in response to this, the first address generation unit 40 and the second address generation unit 50 generate addresses.
  • the first address generator 40 generates addresses so that the number of storage areas A and B advances four from the upper left to the lower and eight to the right of the left force (Fig. 9 (a)). Next, four addresses from the upper left next to storage areas A and B are generated, and addresses are generated so that the left power advances to eight to the right (see Fig. 9 (b)).
  • the second address generator 50 In memory areas A and B, the addresses are generated so that the upper left force is 8 pieces to the right and the upper left force is moved downward, and then the upper left force is next to storage areas A and B. Addresses are generated in a pattern that generates addresses so that they progress from top to bottom.
  • the coefficient table stored in, for example, the coefficient table holding unit 60 in the first one-dimensional orthogonal transformation processing unit 10 and the second-dimensional orthogonal transformation processing unit 30 The orthogonal transformation process is performed using 64 and the first address generation unit 40 and the second address generation unit 50 generate addresses accordingly.
  • the first address generation unit 40 generates addresses so that the storage areas A and B advance four from the upper left to the lower, and the left force also advances four to the right (Fig. 10 (a)).
  • the second address generation unit 50 generates addresses so that the upper left force of each of the storage areas A and B increases in the order of 4 from the upper side to the lower side.
  • addresses are generated in a pattern that generates addresses from the upper left to the right next to storage areas A and B, four from the upper left to the right.
  • JPEG which is a still image encoding standard
  • JPEG which is a still image encoding standard
  • FIG. 11 is a block diagram showing the configuration of the image coding apparatus according to Embodiment 2 of the present invention. Also in this figure, illustration of a subtractor, an entropy encoding unit and the like constituting the image encoding device is omitted, and only the configuration of the two-dimensional orthogonal transform unit is illustrated. Also, parts corresponding to those of the image encoding device 1 of the first embodiment are denoted by the same reference numerals and description thereof is omitted.
  • the image encoding device 2 replaces the transposition 2-point memory 20 of the image encoding device 1 with the largest block (8 ⁇ 8 block) of a predetermined size. ) Is different from the point image coding apparatus 1 that uses a 1-port memory 90 for transposition, which is configured to have 2 banks of 1-port memory capable of storing one block of coefficient values.
  • control unit 80 may perform bank switching control in units of components of macroblocks, that is, in units of predetermined size blocks.
  • the bank A 1-port memory is used to write the data of the first one-dimensional orthogonal transform processing unit 10
  • the bank 1-port memory is used to extract the data of the second-dimensional orthogonal transform processing unit 30. It is sufficient to switch and control the 1-port memory 90 for transposition processing so that banks are alternately switched.
  • the horizontal one-dimensional orthogonal transformation process can be performed for all image data without waiting for the vertical one-dimensional orthogonal transformation to complete. Therefore, the processing time of the orthogonal transformation process can be shortened. Furthermore, low power consumption can be realized by shortening the operation time of the image coding apparatus.
  • image data including luminance components and color difference components configured in a predetermined format is managed by managing orthogonal transformation processing and address generation for each block of a specified size, so that the pixel data constituting the image data Processing is possible even when the number is changed, and it can be applied to various coding standards.
  • first one-dimensional orthogonal transformation processing unit 10 and the second-dimensional orthogonal transformation processing unit 30 can be performed by switching the processing order. That is, it can also be realized as an image decoding device and an image decoding method.
  • the image coding apparatus and method according to the present invention enables various image code key standards such as MPEG1, MPEG2, MPEG4, H.264 / AVC, JPEG, etc., with a single image code key device.
  • image code key standards such as MPEG1, MPEG2, MPEG4, H.264 / AVC, JPEG, etc.
  • the processing time is improved and the power consumption is reduced by shortening the orthogonal transform processing time, it can be applied to various AV devices such as a recorder equipped with an image encoding device and a mobile phone.

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Computing Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)
  • Compression Of Band Width Or Redundancy In Fax (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Color Television Systems (AREA)

Abstract

　直交変換処理の高速化を実現し、様々なフォーマット構成や、ブロックサイズの符号化規格に対応することができる画像符号化装置を提供する。 　画像符号化装置（１）は、第１一次元直交変換処理部（１０）と、転置処理用２ポートメモリ（２０）と、第２一次元直交変換処理部（３０）と、第１アドレス生成部（４０）と、第２アドレス生成部（５０）と、係数テーブル保持部（６０）と、パラメータセット記憶部（７０）と、制御部（８０）とを備える。制御部（８０）は、第１一次元直交変換処理部（１０）及び第２一次元直交変換処理部（３０）が、指定されたサイズのブロック毎に並行して一次元直交変換処理するように制御すると共に、第１アドレス生成部（４０）及び第２アドレス生成部（５０）が、指定されたサイズに対応するアドレスを転置処理用２ポートメモリ（２０）に並行して供給するように制御する。

Description

明 細 書
画像符号化装置及び画像符号化方法
技術分野
[0001] 本発明は、動画像や静止画像を符号化する画像符号化装置及び画像符号化方法 に関し、特に、所定のフォーマットで構成される輝度成分及び色差成分を含む画像 データを、指定されたサイズのブロック毎に直交変換処理する技術に関する。
背景技術
[0002] 従来の動画符号化方式には規格として MPEG1, MEGP2, MPEG4, H. 264/ AVC等の MPEG (Moving picture expert group)があり、画像サイズや利用 媒体によって対応できるように規格で定められている。例えば、 MPEG1/MPEG2 であれば DVD等の比較的画像サイズの大きな媒体に対して使用され、 MPEG4は 携帯電話等の比較的画像サイズの小さい媒体に対して使用され、 H. 264ZAVCで は HDTV等の画像サイズが非常に大きい媒体に対して使用される。
[0003] 動画符号化を行う場合は、動画像をマクロブロック (MB)と呼ばれる処理単位に分 割して処理を行う。 MBは輝度成分と色差成分とで構成されており、一般的な 4 : 2 : 0 フォーマットにおいては、輝度成分は Y0、 Yl、 Υ2、 Υ3の 4個でなり、また色差成分 は Cb、 Crの 2個でなっている。各 Y、 C成分は 8 X 8のブロックの 64個の画素成分で 構成されている。 MPEG1, MPEG2, MPEG4, H. 264ZAVCに共通する処理と して直交変換があり、直交変換処理は Υ0, Yl, Υ2, Υ3, Cb, Cr成分毎に行われる 処理であり、画像データを直交変換処理した画像成分は値に偏りを持ち、データの 圧縮を行うのに適した形式になる。 MPEG1, MPEG2, MPEG4では離散コサイン 変換 (DCT)を、 H. 264では整数精度 DCTを用いる。
[0004] 図 1は、従来の画像符号化装置の構成である。
[0005] 画像符号化装置 900は、 MPEGでの動画符号化では、マクロブロックの画像デー タ（4 : 2 : 0フォーマットでは、 Y0, Yl, Y2, Y3, Cb, Cr成分）を単位として二次元直 交変換処理するものであり、図 1に示されるように、第 1一次元直交変換処理部 910と 、第 2—次元直交変換処理部 920と、アドレス生成部 930と、転置処理用 1ポートメモ リ 940等とを備える。
[0006] 第 1一次元直交変換処理部 910は、予め保持する 8 X 8のブロック用の係数テープ ルに基づいて、垂直方向の一次元直交変換処理を行う。垂直方向の一次元直交変 換処理が完了した画像成分は随時、転置処理を行うため、転置処理用 1ポートメモリ 940に書き込まれる。その際、第 1一次元直交変換処理部 910は、アドレス生成部 9 30に対して処理状況を伝達する。アドレス生成部 930はその情報から転置処理用 1 ポートメモリ 940に対して、書き込み要求信号とそれに付随したアドレスを出力する。
[0007] 転置処理用 1ポートメモリ 940は、図 2に示されるように、 8 X 8のブロックを 6つ記憶 する記憶領域を有し、アドレス生成部 930からのライト信号及びアドレス指定に従 、、 各記憶領域に Y0, Yl, Y2, Y3, Cb, Cr成分を記憶する。
[0008] 垂直方向の一次元直交変換処理された画像成分が全て転置処理用 1ポートメモリ 940に書き込まれた後、第 2—次元直交変換処理部 920で水平方向の一次元直交 変換処理を行うため、転置処理用 1ポートメモリ 940より画像成分を取り出し、水平方 向の直交変換処理を行う。その際、第 2—次元直交変換処理部 920は、アドレス生 成部 930に対して処理状況を伝達する。アドレス生成部 930はその情報から転置処 理用 1ポートメモリ 940に対して、読み出し要求信号とそれに付随したアドレスを出力 する。
[0009] つまり、従来の画像符号化装置 900では、動画符号化で直交変換処理を実現する 場合、垂直方向の一次元直交変換処理を行った結果を転置処理し、その転置処理 された結果に対して水平方向の一次元直交変換処理を行うことで二次元の直交変 換処理を実現している。また、画像データ (輝度 Z色差成分）は個々で独立しており 、例えば、 Y0成分の垂直方向一次元直交変換が完了し、転置メモリへの書き込みが 完了していれば、他の画像データの処理を待たずに、水平方向一次元直交変換を 行うことが可能である。
[0010] このように MPEGでの動画符号ィ匕では、直行変換である直交変換処理を行うことで 低周波成分には大きな値、低周波成分には小さな値といった値に偏りを持たせること で符号化処理における、データの圧縮精度を高めて 、る。
非特許文献 1 :「MPEG— 4のすベて」三木弼ー編著、工業調査会、 1999年 1月 20 曰
非特許文献 2 :「H. 264ZAVC教科書」大久保榮 [監修]、角野眞也、菊池義浩、鈴 木輝彦 [共編] インプレス 2004年 8月 11日
発明の開示
発明が解決しょうとする課題
[0011] し力しながら、従来の画像符号化装置 900では、転置処理用のメモリが 1ポートで 且つ、アドレス生成部が読み書き兼用であるため、マクロブロックの画像データ (YO, Yl, Y2, Y3, Cb, Cr成分)全てに対する垂直方向の一次元直交変換処理が完了 し、転置メモリへの書き込みが完了しなければ、水平方向の一次元直交変換処理が 行えない。すなわち、図 3 (a)に示されるように、第 1一次元直交変換処理部 910がマ クロブロックの画像データ（YO, Yl, Y2, Y3, Cb, Cr成分）対する垂直方向の一次 元直交変換処理を行うと、その係数値がアドレス生成部 930の各記憶領域に順次転 置処理されながら格納され (図 3 (b)参照）、全てに対する垂直方向の一次元直交変 換処理が完了し、転置メモリへの書き込みが完了してから、マクロブロックの係数値（ YO, Yl, Y2, Y3, Cb, Cr成分）が読み出され、水平方向の一次元直交変換処理 が行われる。従って、二次元の直交変換処理に要する処理時間が増加する問題が 生じる。
[0012] また、マクロブロックの画像データの各成分単位でアドレスの管理を行うのではなく 、マクロブロックとして一括したアドレス管理になっているため、画像データを構成する 各成分の画素データの個数 (フォーマット構成）が変更されたり、ブロックサイズが変 更されたりすると、この変更に対応することができず、汎用性が低下する。
[0013] 昨今の半導体集積回路では複雑且つ様々な画像符号化処理を実現することが要 求されている。また、低消費電力ィ匕も必須である。このような背景の中で、処理時間 が増加することは、半導体集積回路全体の性能を劣化させることになり、様々な画像 符号化処理の実現を妨げることとなる。また、処理時間の増加は、回路の動作期間 の長期化も招くため、電力消費も増加し低消費電力化の実現をも妨げることとなる。 また、直交変換処理を行う画素データの個数が固定であると様々な画像符号化処理 を実現できなくなる。 [0014] 本発明は上記の問題を解決するものであり、直交変換処理を高速で実現すること で、半導体集積回路全体の性能向上を行い、且つ低消費電力化も実現し、また、直 交変換処理を行う画像データを構成する画素データの個数を可変にすることにより、 様々な符号ィ匕規格に対応できることを目的とする。すなわち、直交変換処理の高速 化を実現し、様々なフォーマット構成や、ブロックサイズの符号化規格に対応すること ができる画像符号化装置及び画像符号化方法を提供することを目的とする。
課題を解決するための手段
[0015] 上記目的を達成するために、本発明に係る画像符号ィ匕装置においては、所定のフ ォーマットで構成される輝度成分及び色差成分を含む画像データを、指定されたサ ィズのブロック毎に直交変換処理する画像符号ィ匕装置であって、所定のブロックサイ ズ毎の係数テーブルを予め保持する係数テーブル保持手段と、指定されたサイズの ブロックに対応する係数テーブルに基づ！/、て、前記輝度成分及び色差成分の画像 データに対して、ブロック毎に、垂直方向に一次元直交変換処理する第 1直交変換 処理手段と、前記第 1直交変換処理手段で一次元直交変換処理される最も大きなブ ロックにっ 、ての係数値を、 2ブロック分記憶可能な記憶領域を有するデータ転置処 理用メモリと、前記第 1直交変換処理手段で一次元直交変換処理され、指定された サイズの係数値を、前記記憶領域のいずれかに転置しながら記憶させるように、前記 データ転置処理用メモリに対するアドレスを生成する第 1アドレス生成手段と、前記デ 一タ転置処理用メモリの記憶領域のいずれかに記憶された指定されたサイズの係数 値を読み出すように、前記データ転置処理用メモリに対するアドレスを生成する第 2 アドレス生成手段と、指定されたサイズのブロックに対応する係数テーブルに基づ ヽ て、前記データ転置処理用メモリから読み出され、指定されたサイズの係数値に対し て、水平方向に一次元直交変換処理を行う第 2直交変換処理手段と、前記第 1及び 第 2直交変換処理手段が、指定されたサイズのブロック毎に並行して一次元直交変 換処理するように制御すると共に、第 1及び第 2アドレス生成手段が、指定されたサイ ズに対応するアドレスを前記データ転置処理用メモリに並行して供給するように制御 する制御手段とを備えることを特徴とする。
[0016] このため、第 1直交変換処理手段で処理された結果の転置処理用メモリへの書き 込み制御と、第 2直交変換処理手段への転置処理用メモリからの読み出し制御を、 第 1及びアドレス生成手段により並行して行うことができる。そのため、全ての画像デ ータが垂直方向の一次元直交変換が完了するのを待たずに、垂直方向の一次元直 交変換処理が終わったマクロブロックの画像データ（Y0, Yl, Y2, Y3, Cb, Cr成 分)から順次、指定されたサイズのブロック毎に、水平方向の一次元直交変換処理を パイプラインで行うことができる。
[0017] すなわち、マクロブロックの各画像データを画像データ単位でパイプライン処理でき るため、直交変換処理の処理時間を短縮することが可能となる。また、第 1アドレス生 成手段と第 2アドレス生成手段のアドレス生成や、直交変換処理を、所定のフォーマ ットで構成される輝度成分及び色差成分を含む画像データを、指定されたサイズの ブロック毎に管理しているため、画像データを構成する画素データの個数が変化して も処理を行うことが可能となる。
[0018] また、制御手段により、転置処理用メモリへの読み出し処理力 書き込み処理を追 V、越さな 、よう制御することを特徴とすることができる。
[0019] これにより、第 1直交変換処理手段の一次元直交変換処理が何らかの原因で処理 が遅れ、水平方向の一次元直交変換処理ができない状況が発生しても、転置処理 用 2ポートメモリからの読み出し制御を停止することで、第 1及び第 2直交変換処理手 段間で不整合の発生を防ぐことができる。
[0020] また、本発明に係る画像符号化装置にお!ヽては、前記係数テーブル保持手段の 所定のサイズ毎の係数テーブルには、各方式に対応する係数がそれぞれ予め格納 されおり、前記第 1および第 2—次元直交変換処理部は、所定の方式に合致した係 数を使用することを特徴とすることができる。
[0021] これにより、係数テーブルの係数を置き換えることで、種々の方式の DCTや他の直 交変換も処理することができる。
[0022] なお、本発明は、このような画像符号ィ匕装置として実現することができるだけでなく 、このような画像符号ィ匕装置が備える特徴的な手段をステップとする画像符号ィ匕方 法として実現したり、それらのステップをコンピュータに実行させるプログラムとして実 現したりすることもできる。そして、そのようなプログラムは、 CD— ROM等の記録媒体 やインターネット等の伝送媒体を介して配信することができるのは 、うまでもな!/、。 発明の効果
[0023] 以上の説明から明らかなように、垂直方向の一次元直交変換処理が終わったマク ロブロックの画像データ（YO, Yl, Y2, Y3, Cb, Cr成分）から順次、全ての画像デ ータが垂直方向の一次元直交変換処理が完了するのを待たずに水平方向の一次 元直交変換処理を行うことができるため、直交変換処理の処理時間を短縮できる。更 に、本画像符号ィ匕装置の動作時間の短縮により、低消費電力化も実現できる。また、 所定のフォーマットで構成される輝度成分及び色差成分を含む画像データを、指定 されたサイズのブロック毎に直交変換処理及びアドレス生成を管理して ヽるため、画 像データを構成する画素データの個数を変化させても処理が可能であり、様々な符 号ィ匕規格に適応することができる。
[0024] よって、本発明により、種々のフォーマット構成や、種々のサイズのブロックに適応 的に対応して直交変換処理の処理時間を短縮でき、更に、本画像符号化装置の動 作時間の短縮により、低消費電力化も実現でき、様々な規格の画像符号化が普及し てきた今日における本願発明の実用的価値は極めて高い。
図面の簡単な説明
[0025] [図 1]図 1は、従来の二次元直交変換処理を実現するための画像符号化装置の構成 図である。
[図 2]図 2は、図 1に示される転置処理用 1ポートメモリ 940の記憶領域の構成例を示 す図である。
[図 3]図 3は、画像符号ィ匕装置 900の各部の実行によるタイミングチャートである。
[図 4]図 4は、本発明の実施の形態 1に係る画像符号化装置の構成を示すブロック図 である。
[図 5]図 5は、図 4に示される転置処理用 2ポートメモリ 20の記憶領域 A, Bの構成例 を示す図である。
[図 6]図 6は、画像符号ィ匕装置 1の各部が実行する処理の動作を示すフローチャート である。
[図 7]図 7は、画像符号ィ匕装置 1の各部の実行によるタイミングチャートである。 [図 8]図 8は、ブロックサイズが 8 X 4画素時における第 1アドレス生成部 40のアドレス 発生パターンを示す図である。
[図 9]図 9は、ブロックサイズが 4 X 8画素時における第 1アドレス生成部 40のアドレス 発生パターンを示す図である。
[図 10]図 10は、ブロックサイズが 4 X 4画素時における第 1アドレス生成部 40のァドレ ス発生パターンを示す図である。
[図 11]図 11は、本発明の実施の形態 2に係る画像符号化装置の構成を示すブロック 図である。
符号の説明
[0026] 1, 2 画像符号化装置
10 第 1一次元直交変換処理部
20 転置処理用 2ポートメモリ
30 第 2—次元直交変換処理部
40 第 1アドレス生成部
50 第 2アドレス生成部
60 係数テーブル保持部
61〜64 係数テーブル
70 パラメータセット記憶部
80 制御部
90 転置処理用 1ポートメモリ
発明を実施するための最良の形態
[0027] 以下、本発明の実施の形態について、図面を用いて詳細に説明する。
[0028] (実施の形態 1)
図 4は、本発明の実施の形態 1に係る画像符号ィ匕装置の構成を示すブロック図で ある。なお、同図においては、画像符号化装置を構成する減算器、エントロピー符号 化部等の図示が省略されており、二次元直交変換部の構成だけが図示されている。
[0029] 図 4に示されるように、画像符号化装置 1は、第 1一次元直交変換処理部 10と、転 置処理用 2ポートメモリ 20と、第 2—次元直交変換処理部 30と、第 1アドレス生成部 4 0と、第 2アドレス生成部 50と、係数テーブル保持部 60と、パラメータセット記憶部 70 と、制御部 80とを備える。
[0030] 係数テーブル保持部 60は、所定のサイズ毎の係数テーブル 61〜64を予め保持 する。係数テーブル 61は、例えば 8 X 8画素のブロック用のテーブルであり、係数テ 一ブル 62は、例えば 4 X 8画素のブロック用のテーブルであり、係数テーブル 63は、 例えば 8 X 4画素のブロック用のテーブルであり、係数テーブル 64は、例えば 4 X 4 画素のブロック用のテーブルである。
[0031] なお、係数テーブル 61〜64には、 MPEG1, MPEG2, MPEG4や、 H264AVC などの各方式に対応する係数がそれぞれ予め格納されている。そして、所定の方式 で画像を符号化する際に、第 1一次元直交変換処理部 10および第 2—次元直交変 換処理部 30がその所定の方式に合致した係数を使用する（所定の方式の係数に置 き換える）ことで、 DCTや、他の直交変換も処理することができるように構成されてい る。
[0032] ノ ラメータセット記憶部 70は、入力される画像データのフォーマット構成や、画像デ ータを処理すべきブロックサイズ等を記憶する。
[0033] 第 1一次元直交変換処理部 10は、例えばフォーマット構成が 4 : 2 : 0で、 8 X 8画素 のブロックが制御部 80から指示された場合、係数テーブル 61に基づいて、何らかの 処理を施した画像データを 64個ずつに分割したブロックの画像データ (Y0, Yl, Y 2, Y3, Cb, Cr成分)を垂直方向に直交変換処理する。
[0034] 転置処理用 2ポートメモリ 20は、図 5に示されるように 8 X 8画素のブロックを 2つ記 憶する記憶領域 A, Bを有し、第 1一次元直交変換処理部 10で処理された結果を記 憶領域 A, Bに交互に記憶する。つまり、例えば Y0, Y2, Cb成分については、記憶 領域 Aに記憶し、 Yl, Y3, Cr成分については、記憶領域 Bに記憶する。
[0035] 第 2—次元直交変換処理部 30は、転置処理用 2ポートメモリ 20からの画像成分に 対して水平方向に一次元直交変換処理を行う。
[0036] 第 1アドレス生成部 40は、第 1一次元直交変換処理部 10の処理結果を転置処理 用 2ポートメモリ 20に書き込むためのアドレス生成を行う。
[0037] 第 2アドレス生成部 50は、第 2—次元直交変換処理部 30に対して、転置処理用 2 ポートメモリ 20から画像成分を入力するためのアドレス生成を行う。
[0038] 制御部 80は、パラメータセット記憶部 70に記憶されたパラメータセットに基づき、第 1一次元直交変換処理部 10、第 2—次元直交変換処理部 30、第 1アドレス生成部 4 0及び第 2アドレス生成部 50を統括的に制御する。具体的には、制御部 80は、第 1 一次元直交変換処理部 101及び第 2—次元直交変換処理部 30が、指定されたサイ ズのブロック毎に一次元直交変換処理するように制御すると共に、第 1アドレス生成 部 40及び第 2アドレス生成部 50が、指定されたサイズに対応するアドレスを転置処 理用 2ポートメモリ 20に供給するように制御する。また、制御部 80は、第 1一次元直 交変換処理部 10及び第 2—次元直交変換処理部 30の処理状態に基づいて、第 1 アドレス生成部 40及び第 2アドレス生成部 50によるアドレスの供給 Z停止を制御す る。また、制御部 80は、第 2アドレス生成部 50で生成されるアドレス力 第 1アドレス 生成部 40で生成されるアドレスと同じまたは追い越さないように制御する。更に、制 御部 80は、第 2—次元直交変換処理部 30で生成されるアドレス力 第 1アドレス生成 部 40で生成されるアドレスを追 、越さな 、よう制御する際、第 2アドレス生成部 50及 び第 2—次元直交変換処理部 30の動作を停止させるように制御する。
[0039] 次いで、画像符号化装置 1の各部が実行する処理を説明する。
[0040] 図 6は、画像符号化装置 1の各部が実行する処理の動作を示すフローチャートであ り、図 7は、画像符号ィ匕装置 1の各部の実行によるタイミングチャートである。
[0041] 二次元直交変換処理を開始するに際して、制御部 80は、パラメータセットで指定さ れるブロックサイズを判定する（S 11)。なお、ここでは判定結果力 ブロックサイズが 8 X 8画素で構成されものとして説明する。また、この判定の際に、制御部 80は、ノラメ ータセットで指定されるフォーマット構成についても判定する。このフォーマット構成 についても Y0, Yl, Y2, Y3, Cb, Cr成分である 4 : 2 : 0として説明する。
[0042] ブロックサイズの判定が終わると、制御部 80は、第 1一次元直交変換処理部 10及 び第 2—次元直交変換処理部 30が利用する係数テーブルを決定する（S12)。そし て、制御部 80は、アドレス生成パターンを決定する（S 13)。このアドレス生成パター ンは、 8 X 8画素のブロックについては、具体的には、第 1アドレス生成部 40において は、記憶領域 A, Bの左上から下に 8個ずつ、左側力 右側に進むようにアドレスを発 生させ、第 2アドレス生成部 50においては、記憶領域 A, Bの左上力 右に 8個ずつ 、上側から下側に進むようにアドレスを発生させるパターンである。
[0043] アドレス生成パターンの決定が終わると、制御部 80は、第 1一次元直交変換処理 部 10における直交変換処理が最初力否力判定する（S14)。最初であれば (S 14で Yes)、第 1アドレス生成部 40に第 1アドレスを生成させる（S15)。これにより、第 1一 次元直交変換処理部 10によって生成された Y0成分（図 7 (a)参照）が転置処理用 2 ポートメモリ 20の記憶領域 Aに格納される（図 7 (b)参照)。
[0044] 最初でなければ (S 14で No)、制御部 80は、第 2—次元直交変換処理部 30におけ る直交変換処理の最後力否力判定する（S16)。最後でなければ (S16で No)、第 1 アドレス生成部 40に第 1アドレスを生成させ、第 2アドレス生成部 50に第 2アドレスを 生成させる（S17)。これにより、例えば第 1一次元直交変換処理部 10によって生成さ れた Y1成分（図 7 (a)参照）が転置処理用 2ポートメモリ 20の記憶領域 Bに格納され ると共に（図 7 (b)参照）、転置処理用 2ポートメモリ 20の記憶領域 Aに記憶された Y0 成分が読み出され (図 7 (c)参照）、この Y0成分に対して第 2—次元直交変換処理部 30による直交変換処理が行われる（図 7 (d)参照)。つまり、パイプライン処理が行わ れる。なお、ここでは、第 1一次元直交変換処理部 10による処理とそのデータの転置 処理用 2ポートメモリ 20への書き込み処理、転置処理用 2ポートメモリ 20からのデー タの読み出しと第 2—次元直交変換処理部 30による処理に時間遅れがないものとし て図示されている。
[0045] このようなステップ S17は、第 2—次元直交変換処理部 30における直交変換処理 の最後になるまで継続して行われる。
[0046] 第 2—次元直交変換処理部 30における直交変換処理の最後になると（S 16で Yes )、制御部 80は、第 2アドレス生成部 50に第 2アドレスを生成させる（S 18)。これによ り、転置処理用 2ポートメモリ 20の記憶領域 Bに記憶された Cr成分が読み出され（図 7 (c)参照）、この Cr成分に対して第 2—次元直交変換処理部 30による直交変換処 理が行われる（図 7 (d)参照)。
[0047] そして、第 2—次元直交変換処理部 30における直交変換処理の最後が終わると、 一連の画像符号ィ匕処理を終了する。 [0048] 力かる構成によれば、前記第 1一次元直交変換処理部 10で垂直方向の一次元直 交変換処理が終わった小ブロックの画像データ（Y0, Yl, Y2, Y3, Cb, Cr成分） から順次、全ての小ブロックの画像データが垂直方向の一次元直交変換の完了する のを待たずに、前記第 2—次元直交変換処理部 30で水平方向の一次元直交変換 処理を行うことができるため、直交変換処理の処理時間を短縮できる。
[0049] なお、制御部 80は、第 1一次元直交変換処理部 10と、第 2—次元直交変換処理部 30の処理状況に基づ 、て、第 1アドレス生成部 40と第 2アドレス生成部 50との両装 置に対して、アドレス生成のタイミングを伝達している。そして、転置処理用 2ポートメ モリ 20からの読み出しと、書き込みが同時に発生するため、第 1一次元直交変換処 理部 10で何らかの要因で、ブロックの画像データに対する垂直方向の一次元直交 変換処理が中断した場合、転置処理用 2ポートメモリ 20への書き込みができなくなり 、第 2—次元直交変換処理部 30での水平方向の一次元直交変換処理ができなくな る場合がある。このような場合、制御部 80により、第 1一次元直交変換処理部 10の処 理状況を認識し、第 1アドレス生成部 40と第 2アドレス生成部 50を制御しているため 、転置処理用 2ポートメモリ 20に対する読み出し制御が書き込み制御を追い越さない ようにすることも可會である。
[0050] 従って、第 1一次元直交変換処理部 10と第 2—次元直交変換処理部 30間での不 整合を防ぐことが可能である。
[0051] なお、前記第 2アドレス生成部 50で追い越し制御が機能した場合、第 2—次元直交 変換処理部 30は停止する必要があるため、回路全体を停止する機能も有する。
[0052] また、入力される画像データを構成する画素データの個数、つまりブロックのサイズ が画像符号ィ匕の規格によって増減する場合、第 1アドレス生成部 40とアドレス生成装 置 25のアドレス生成数を増減させることで処理することができるため、様々なサイズ に画像符号ィ匕処理を行うことができる。
[0053] なお、 MPEG1Z2Z4では画像データを構成する画素データの個数は 8 X 8の 64 個であり、 H. 264ZAVCでは 8 X 8の 64個、 4 X 4の 16個と 2種類存在する。また、 他の規格では画素データの個数は 8 X 4の 32個や、 4 X 8の 32個も存在する。
[0054] 8 X 4の 32個の場合には、第 1一次元直交変換処理部 10及び第 2—次元直交変 換処理部 30に例えば係数テーブル保持部 60に記憶されている係数テーブル 63を 用いて直交変換処理させると共に、これに応じて第 1アドレス生成部 40及び第 2アド レス生成部 50にアドレスを発生させる。
[0055] 具体的には、第 1アドレス生成部 40においては、記憶領域 A, Bの左上から下に 8 個ずつ、左側力 右側に 4個進むようにアドレスを発生させ（図 8 (a)参照）、その次に 記憶領域 A, Bの隣の左上から下に 8個ずつ、左側力 右側に 4個進むようにアドレス を発生させ（図 8 (b)参照）、第 2アドレス生成部 50においては、記憶領域 A, Bの左 上力 右に 4個ずつ、上側から下側に進むようにアドレスを発生させ、その次に記憶 領域 A, Bの隣の左上から右に 4個ずつ、上側から下側に進むようにアドレスを発生さ せるパターンでアドレスを発生させる。
[0056] また、 4 X 8の 32個の場合には、第 1一次元直交変換処理部 10及び第 2—次元直 交変換処理部 30に例えば係数テーブル保持部 60に記憶されている係数テーブル 6 2を用いて直交変換処理させると共に、これに応じて第 1アドレス生成部 40及び第 2 アドレス生成部 50にアドレスを発生させる。
[0057] 具体的には、第 1アドレス生成部 40においては、記憶領域 A, Bの左上から下に 4 個ずつ、左側力 右側に 8個進むようにアドレスを発生させ（図 9 (a)参照）、その次に 記憶領域 A, Bの隣の左上から下に 4個ずつ、左側力 右側に 8個進むようにアドレス を発生させ（図 9 (b)参照）、第 2アドレス生成部 50においては、記憶領域 A, Bの左 上力 右に 8個ずつ、上側から下側に進むようにアドレスを発生させ、その次に記憶 領域 A, Bの隣の左上力 右に 8個ずつ、上側から下側に進むようにアドレスを発生さ せるパターンでアドレスを発生させる。
[0058] また、 4 X 4の 16個の場合には、第 1一次元直交変換処理部 10及び第 2—次元直 交変換処理部 30に例えば係数テーブル保持部 60に記憶されている係数テーブル 6 4を用いて直交変換処理させると共に、これに応じて第 1アドレス生成部 40及び第 2 アドレス生成部 50にアドレスを発生させる。
[0059] 具体的には、第 1アドレス生成部 40においては、記憶領域 A, Bの左上から下に 4 個ずつ、左側力も右側に 4個進むようにアドレスを発生させ（図 10 (a)参照）、その次 に記憶領域 A, Bの隣の左上から下に 4個ずつ、左側から右側に 4個進むようにアド レスを発生させ（図 10 (b)参照）、第 2アドレス生成部 50においては、記憶領域 A, B の左上力 右に 4個ずつ、上側から下側に進むようにアドレスを発生させ、その次に 記憶領域 A, Bの隣の左上から右に 4個ずつ、上側から下側に進むようにアドレスを 発生させるパターンでアドレスを発生させる。
[0060] また、ここでは、 4 : 2 : 0フォーマット構成について説明した力 4 :4 :4等、他のフォ 一マット構成についても適用できるのはいうまでもない。
[0061] また、動画について説明したが、静止画についても適用可能であり、静止画像符号 化規格である JPEGでは 4個のフォーマット構成についても適用できる。
[0062] (実施の形態 2)
図 11は、本発明の実施の形態 2に係る画像符号ィ匕装置の構成を示すブロック図で ある。なお、同図においても、画像符号化装置を構成する減算器、エントロピー符号 化部等の図示が省略されており、二次元直交変換部の構成だけが図示されている。 また、実施の形態 1の画像符号ィ匕装置 1と対応する部分に同じ番号を付し、その説明 を省略する。
[0063] 図 11に示されるように、画像符号ィ匕装置 2は、画像符号化装置 1の転置処理用 2ポ 一トメモリ 20に代えて、所定のサイズの最も大きなブロック（8 X 8のブロック）について の係数値を 1ブロック分記憶可能な 1ポートメモリを 2バンク有するように構成された転 置処理用 1ポートメモリ 90が用いられる点力 画像符号ィ匕装置 1と異なっている。
[0064] この場合には、制御部 80は、マクロブロックの各成分単位、つまり所定のサイズブロ ック単位でバンク切り替え制御を行えばよい。具体的には、第 1一次元直交変換処理 部 10のデータを書き込む場合にはバンク Aの 1ポートメモリを、第 2—次元直交変換 処理部 30のデータを取り出す場合にはバンクの 1ポートメモリをと!/、うように、交互に バンクを切り替えるように転置処理用 1ポートメモリ 90を切り替え制御するようにすれ ばよい。
[0065] これにより、転置処理用 2ポートメモリ 20の場合と同様にノ ィプライン処理をすること ができ、垂直方向の一次元直交変換処理が終わったマクロブロックの画像データ (Y 0, Yl, Y2, Y3, Cb, Cr成分)から順次、全ての画像データが垂直方向の一次元 直交変換が完了するのを待たずに水平方向の一次元直交変換処理を行うことができ るため、直交変換処理の処理時間を短縮できる。更に、本画像符号化装置の動作時 間の短縮により、低消費電力ィ匕も実現できる。また、所定のフォーマットで構成される 輝度成分及び色差成分を含む画像データを、指定されたサイズのブロック毎に直交 変換処理及びアドレス生成を管理して ヽるため、画像データを構成する画素データ の個数を変化させても処理が可能であり、様々な符号ィヒ規格に適応することができる
[0066] なお、第 1一次元直交変換処理部 10と第 2—次元直交変換処理部 30は処理の順 番を入れ替えて実施することもできる。すなわち、画像復号化装置及び画像復号ィ匕 方法として実現することもできる。
産業上の利用可能性
[0067] 本発明に係る画像符号化装置及び方法は、 MPEG1, MPEG2, MPEG4, H. 2 64/AVC, JPEG等の種々の画像符号ィ匕規格を 1個の画像符号ィ匕装置で可能とし 、且つ、直交変換処理の時間を短縮することで、処理性能を向上し、低消費電力化 も実現するため、画像符号化装置を備えるレコーダや、携帯電話機など種々の AV 機器に適用できる。

Claims

請求の範囲
[1] 所定のフォーマットで構成される輝度成分及び色差成分を含む画像データを、指 定されたサイズのブロック毎に直交変換処理する画像符号ィ匕装置であって、 所定のブロックサイズ毎の係数テーブルを予め保持する係数テーブル保持手段と 指定されたサイズのブロックに対応する係数テーブルに基づ ヽて、前記輝度成分 及び色差成分の画像データに対して、ブロック毎に、垂直方向に一次元直交変換処 理する第 1直交変換処理手段と、
前記第 1直交変換処理手段で一次元直交変換処理される最も大きなブロックにつ V、ての係数値を、 2ブロック分記憶可能な記憶領域を有するデータ転置処理用メモリ と、
前記第 1直交変換処理手段で一次元直交変換処理され、指定されたサイズの係数 値を、前記記憶領域のいずれかに転置しながら記憶させるように、前記データ転置 処理用メモリに対するアドレスを生成する第 1アドレス生成手段と、
前記データ転置処理用メモリの記憶領域のいずれかに記憶された指定されたサイ ズの係数値を読み出すように、前記データ転置処理用メモリに対するアドレスを生成 する第 2アドレス生成手段と、
指定されたサイズのブロックに対応する係数テーブルに基づ 、て、前記データ転置 処理用メモリから読み出され、指定されたサイズの係数値に対して、水平方向に一次 元直交変換処理を行う第 2直交変換処理手段と、
前記第 1及び第 2直交変換処理手段が、指定されたサイズのブロック毎に並行して 一次元直交変換処理するように制御すると共に、第 1及び第 2アドレス生成手段が、 指定されたサイズに対応するアドレスを前記データ転置処理用メモリに並行して供給 するように制御する制御手段と
を備えることを特徴とする画像符号化装置。
[2] 前記データ転置処理用メモリは、前記第 1直交変換処理手段からのデータ書き込 みと、前記第 2直交変換処理手段へのデータ読み出しとを並行して行うことが可能な ポートを 2つ有し、 前記制御手段は、前記第 1及び第 2直交変換処理手段の処理状態に基づいて、第 1及び第 2アドレス生成手段によるアドレスの供給 Z停止を制御する
ことを特徴とする請求項 1記載の画像符号ィ匕装置。
[3] 前記制御手段は、前記第 2アドレス生成手段で生成されるアドレスが、前記第 1アド レス生成手段で生成されるアドレスと同じまたは追い越さないように制御する ことを特徴とする請求項 2記載の画像符号ィ匕装置。
[4] 前記制御手段は、前記第 2アドレス生成手段で生成されるアドレスが、前記第 1アド レス生成手段で生成されるアドレスを追 、越さな 、よう制御する際、前記第 2アドレス 生成手段及び前記第 2直交変換処理手段の動作を停止させるように制御する ことを特徴とする請求項 3記載の画像符号ィ匕装置。
[5] 所定のフォーマットで構成される輝度成分及び色差成分は、動画像符号化規格で ある MPEGでは 6個であり、静止画像符号ィ匕規格である JPEGでは 4個である ことを特徴とする請求項 1記載の画像符号ィ匕装置。
[6] 前記指定されたサイズの画素数は、動画像符号ィ匕規格が MPEG1Z2では、 8画 素 X 8画素のブロックを構成する 64個である
ことを特徴とする請求項 1記載の画像符号ィ匕装置。
[7] 前記指定されたサイズの画素数は、動画像符号ィ匕規格が MPEG4AVCでは、 4画 素 X 4画素のブロックを構成する 16個である
ことを特徴とする請求項 1記載の画像符号ィ匕装置。
[8] 前記データ転置処理用メモリは、前記所定のサイズの最も大きなブロックについて の係数値を 1ブロック分記憶可能な 1ポートメモリを 2バンク有するように構成され、 前記制御手段は、前記 1ポートメモリに対するバンク切り替えを制御する ことを特徴とする請求項 2記載の画像符号ィ匕装置。
[9] 制御手段は、前記 1ポートメモリに対するバンク切り替えを、前記指定されたサイズ のブロック単位で行う
ことを特徴とする請求項 8記載の画像符号ィ匕装置。
[10] 前記係数テーブル保持手段の所定のサイズ毎の係数テーブルには、各方式に対 応する係数がそれぞれ予め格納されおり、 前記第 1および第 2—次元直交変換処理部は、所定の方式に合致した係数を使用 する
ことを特徴とする請求項 1記載の画像符号ィ匕装置。
[11] 所定のフォーマットで構成される輝度成分及び色差成分を含む画像データを、指 定されたサイズのブロック毎に直交変換処理する画像符号ィ匕方法であって、 所定のサイズ毎の係数テーブルを係数テーブル保持手段に予め保持させる係数 テーブル保持ステップと、
指定されたサイズのブロックに対応する係数テーブルに基づ ヽて、前記輝度成分 及び色差成分の画像データに対して、ブロック毎に、垂直方向に一次元直交変換処 理する第 1直交変換処理ステップと、
前記第 1直交変換処理ステップで一次元直交変換処理され、指定されたサイズの 係数値を、前記第 1直交変換処理ステップで一次元直交変換処理される最も大きな ブロックにつ 、ての係数値を、 2ブロック分記憶可能な記憶領域を有するデータ転置 処理用メモリの前記記憶領域のいずれかに転置しながら記憶させるように、前記デー タ転置処理用メモリに対するアドレスを生成する第 1アドレス生成ステップと、 前記データ転置処理用メモリの記憶領域のいずれかに記憶された指定されたサイ ズの係数値を読み出すように、前記データ転置処理用メモリに対するアドレスを生成 する第 2アドレス生成ステップと、
指定されたサイズのブロックに対応する係数テーブルに基づ 、て、前記データ転置 処理用メモリから読み出され、指定されたサイズの係数値に対して、水平方向に一次 元直交変換処理を行う第 2直交変換処理ステップと、
前記第 1及び第 2直交変換処理ステップが、指定されたサイズのブロック毎に並行 して一次元直交変換処理するように制御すると共に、第 1及び第 2アドレス生成ステツ プが、指定されたサイズに対応するアドレスを前記データ転置処理用メモリに並行し て供給するように制御する制御ステップと
を含むことを特徴とする画像符号化方法。
[12] 請求項 11に記載の画像符号ィ匕方法に含まれるステップをコンピュータに実行させ るためのプログラム。
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