JP2002109885A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
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- Theoretical Computer Science (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 回路規模を増大せずに、データの読み書きと
ゼロクリアを行うことができる半導体記憶装置を提供す
る。 【解決手段】 本発明は、２個のバンク領域Ｂ０，Ｂ１
からなるバンクメモリ１と、いずれか一方のバンクに接
続される書き込み制御回路２と、他方のバンクに接続さ
れる読み出し制御回路３とを備え、バンク領域Ｂ０，Ｂ
１はそれぞれ、２個のワンポートメモリを有し、各ワン
ポートメモリ４ａ〜４ｄは３つのブロックに分かれてい
る。バンクメモリ１を２個のバンク領域Ｂ０，Ｂ１で構
成し、一方のバンクにブロック単位でデータを書き込ん
でいる間に、他方のバンクからブロック単位でデータを
読み出して、読み出したブロックをゼロクリアするた
め、従来のようにツーポートメモリを使用する必要がな
くなり、回路規模を縮小できる。
ゼロクリアを行うことができる半導体記憶装置を提供す
る。 【解決手段】 本発明は、２個のバンク領域Ｂ０，Ｂ１
からなるバンクメモリ１と、いずれか一方のバンクに接
続される書き込み制御回路２と、他方のバンクに接続さ
れる読み出し制御回路３とを備え、バンク領域Ｂ０，Ｂ
１はそれぞれ、２個のワンポートメモリを有し、各ワン
ポートメモリ４ａ〜４ｄは３つのブロックに分かれてい
る。バンクメモリ１を２個のバンク領域Ｂ０，Ｂ１で構
成し、一方のバンクにブロック単位でデータを書き込ん
でいる間に、他方のバンクからブロック単位でデータを
読み出して、読み出したブロックをゼロクリアするた
め、従来のようにツーポートメモリを使用する必要がな
くなり、回路規模を縮小できる。
Description
【０００１】
【発明の属する技術分野】本発明は、書き込んだデータ
を読み出した後にゼロクリアする半導体記憶装置に関
し、特に、画像圧縮伸長ＬＳＩなどに内蔵されランレン
グス復号やジグザグスキャン変換に適した半導体記憶装
置を対象とする。
を読み出した後にゼロクリアする半導体記憶装置に関
し、特に、画像圧縮伸長ＬＳＩなどに内蔵されランレン
グス復号やジグザグスキャン変換に適した半導体記憶装
置を対象とする。
【０００２】
【従来の技術】MPEGなどの画像圧縮伸長技術では、原画
像をブロックに分割し、それぞれのブロックにＤＣＴ(D
iscrete Cosine Transform)などの直交変換を行ってそ
のＤＣＴ係数を量子化し、さらにジグザグスキャン順の
データ列に並べて、ゼロラン＋非ゼロ係数の形式にラン
レングス符号化を行うエンコード手法が用いられる。
像をブロックに分割し、それぞれのブロックにＤＣＴ(D
iscrete Cosine Transform)などの直交変換を行ってそ
のＤＣＴ係数を量子化し、さらにジグザグスキャン順の
データ列に並べて、ゼロラン＋非ゼロ係数の形式にラン
レングス符号化を行うエンコード手法が用いられる。
【０００３】図７は典型的なジグザグスキャンの例であ
り、図中の格子領域は縦横８×８画素で構成されたブロ
ックの画素位置を示し、格子領域中の数字はデータを並
べ替える順番を示す。この例では、（０，０）画素を０
番目に、（０，１）画素を１番目に、（１，０）画素を
２番目に、．．．という順番に並べることを示す。
り、図中の格子領域は縦横８×８画素で構成されたブロ
ックの画素位置を示し、格子領域中の数字はデータを並
べ替える順番を示す。この例では、（０，０）画素を０
番目に、（０，１）画素を１番目に、（１，０）画素を
２番目に、．．．という順番に並べることを示す。
【０００４】図８は、量子化されたＤＣＴ係数からジグ
ザグスキャン変換を行い、ランレングス符号化を行う例
を示す。図８（ａ）は、８×８画素で構成されたブロッ
クの量子化ＤＣＴ係数であり、量子化の結果、多くのゼ
ロ成分を含んでいる。その量子化ＤＣＴ係数を矢印の順
番にデータを並べると、図８（ｂ）のようなデータ列に
なる。このデータ列に対して、非ゼロ係数とその前のゼ
ロの数（ゼロラン）を組にして１シンボルとすると、図
８（ｃ）のような１０個のランレングス符号が得られ
る。
ザグスキャン変換を行い、ランレングス符号化を行う例
を示す。図８（ａ）は、８×８画素で構成されたブロッ
クの量子化ＤＣＴ係数であり、量子化の結果、多くのゼ
ロ成分を含んでいる。その量子化ＤＣＴ係数を矢印の順
番にデータを並べると、図８（ｂ）のようなデータ列に
なる。このデータ列に対して、非ゼロ係数とその前のゼ
ロの数（ゼロラン）を組にして１シンボルとすると、図
８（ｃ）のような１０個のランレングス符号が得られ
る。
【０００５】上述した手順でジグザグスキャンおよびラ
ンレングス符号化されたブロックデータを復号する手法
として、あらかじめゼロクリアされたメモリを用意し、
ゼロランの分だけ飛び飛びのアドレスに非ゼロ係数だけ
を書き込む手法がある。
ンレングス符号化されたブロックデータを復号する手法
として、あらかじめゼロクリアされたメモリを用意し、
ゼロランの分だけ飛び飛びのアドレスに非ゼロ係数だけ
を書き込む手法がある。
【０００６】図９はこの手法の概略構成図である。図９
の装置は、ランレングスアドレス発生器１１と、２個の
ツーポートメモリからなるバンクメモリ１と、ジグザグ
アドレス発生器１２とを備えている。図９のバンクメモ
リ１は、例えば２個のバンク領域を有し、ランレングス
アドレス発生器１１が発生するアドレスヘの書き込みと
ジグザグアドレス発生器１２が発生するアドレスの読み
出しとを同時に行うことができる。なお、性能を半分に
してよいのなら、１バンクだけ設けて、書き込みと読み
出しを同時に行わずに、同一バンクを順次切り替えて使
用してもよい。
の装置は、ランレングスアドレス発生器１１と、２個の
ツーポートメモリからなるバンクメモリ１と、ジグザグ
アドレス発生器１２とを備えている。図９のバンクメモ
リ１は、例えば２個のバンク領域を有し、ランレングス
アドレス発生器１１が発生するアドレスヘの書き込みと
ジグザグアドレス発生器１２が発生するアドレスの読み
出しとを同時に行うことができる。なお、性能を半分に
してよいのなら、１バンクだけ設けて、書き込みと読み
出しを同時に行わずに、同一バンクを順次切り替えて使
用してもよい。
【０００７】図９のバンク選択信号により、一方のバン
ク領域が書き込みに、他方のバンク領域が読み出しに使
用される。図９では、バンク領域Ｂ０を書き込みに使用
し、バンク領域Ｂ１を読み出しに使用する例を示してい
る。
ク領域が書き込みに、他方のバンク領域が読み出しに使
用される。図９では、バンク領域Ｂ０を書き込みに使用
し、バンク領域Ｂ１を読み出しに使用する例を示してい
る。
【０００８】図９のランレングスアドレス発生器は、レ
ジスタ２１と加算器２２からなる累積加算器にて、最初
に「−１」に初期化されたレジスタとゼロランと１とを
足し合わせ、その結果でレジスタを更新し、以後、レジ
スタの値を「ゼロラン＋１」ずつインクリメントし、イ
ンクリメントした値を書き込みアドレスとする。
ジスタ２１と加算器２２からなる累積加算器にて、最初
に「−１」に初期化されたレジスタとゼロランと１とを
足し合わせ、その結果でレジスタを更新し、以後、レジ
スタの値を「ゼロラン＋１」ずつインクリメントし、イ
ンクリメントした値を書き込みアドレスとする。
【０００９】図８（ｃ）のランレングス符号を例にする
と、アドレス０に１３２、アドレス１に２３、アドレス
３に５６、…というように、図８（ｂ）の並び順にメモ
リにデータが格納され、１０回の書き込みで１ブロック
の処理が完了する。
と、アドレス０に１３２、アドレス１に２３、アドレス
３に５６、…というように、図８（ｂ）の並び順にメモ
リにデータが格納され、１０回の書き込みで１ブロック
の処理が完了する。
【００１０】一方、バンクメモリ１の内容を読み出す際
は、ジグザグアドレス発生器１２から発生されるアドレ
スからデータを読み出すとともに、読み出したメモリ領
域にゼロを書き込む。
は、ジグザグアドレス発生器１２から発生されるアドレ
スからデータを読み出すとともに、読み出したメモリ領
域にゼロを書き込む。
【００１１】ジグザグアドレス発生器１２は、例えばデ
ータを横スキャン順に読み出す場合、図７に示すよう
に、０，１，５，６，１４，１５，２７，２８，２，
４，７，１３，１６，…の順にアドレスを発生する。こ
のようなアドレスを発生するジグザグアドレス発生器１
２は、カウンタと変換テーブルで容易に構成できる。
ータを横スキャン順に読み出す場合、図７に示すよう
に、０，１，５，６，１４，１５，２７，２８，２，
４，７，１３，１６，…の順にアドレスを発生する。こ
のようなアドレスを発生するジグザグアドレス発生器１
２は、カウンタと変換テーブルで容易に構成できる。
【００１２】また、変換テーブルを変更すれば、どのよ
うな順序で読み出すことも可能である。このように、読
み出し側ではデータを読み出しながらゼロを書き込んで
いくため、すべてのアドレスを読み出し終わった時点
で、バンクメモリ１はゼロに初期化され、次のデータの
書き込み用バンクとして使用できる。
うな順序で読み出すことも可能である。このように、読
み出し側ではデータを読み出しながらゼロを書き込んで
いくため、すべてのアドレスを読み出し終わった時点
で、バンクメモリ１はゼロに初期化され、次のデータの
書き込み用バンクとして使用できる。
【００１３】なお、パワーオン直後のように、どちらの
バンクも初期化されていない場合の初期化には、別にゼ
ロを書き込む回路を付加することも可能である。また、
書き込み側でラン０データ０のデータをブロック分書き
込むことも可能であり、読み出し側でデータを読み捨て
ることで、メモリの全領域をゼロクリアすることができ
る。
バンクも初期化されていない場合の初期化には、別にゼ
ロを書き込む回路を付加することも可能である。また、
書き込み側でラン０データ０のデータをブロック分書き
込むことも可能であり、読み出し側でデータを読み捨て
ることで、メモリの全領域をゼロクリアすることができ
る。
【００１４】図９の装置では、効率的に復号動作が可能
であるが、読み出し側のメモリをみればわかるとおり、
リードモディファイドライト動作を必要とするため、読
み出しと書き込みが同時に行える２ポートメモリが必要
である。メモリのビット・ワード構成が同じ場合、メモ
リの面積はほぼポート数に比例して増大する。したがっ
て、この装置のバンクメモリ１は、同一ビット・ワード
構成の１ポートメモリ２バンクと比較すると約２倍の回
路規模となる。
であるが、読み出し側のメモリをみればわかるとおり、
リードモディファイドライト動作を必要とするため、読
み出しと書き込みが同時に行える２ポートメモリが必要
である。メモリのビット・ワード構成が同じ場合、メモ
リの面積はほぼポート数に比例して増大する。したがっ
て、この装置のバンクメモリ１は、同一ビット・ワード
構成の１ポートメモリ２バンクと比較すると約２倍の回
路規模となる。
【００１５】一方、図１０は図９の復号回路と同等の機
能を１ポートメモリで実現した場合の概略構成図であ
る。図１０の装置では、ランレングスアドレス書き込み
とジグザグアドレス読み出しとゼロクリアとを同時に行
うために、それぞれに１個ずつワンポートメモリを設け
ている。
能を１ポートメモリで実現した場合の概略構成図であ
る。図１０の装置では、ランレングスアドレス書き込み
とジグザグアドレス読み出しとゼロクリアとを同時に行
うために、それぞれに１個ずつワンポートメモリを設け
ている。
【００１６】図１０は、ワンポートメモリＭ１からなる
バンク領域をランレングスアドレス書き込み、ワンポー
トメモリＭ２バンク領域をジグザグアドレス読み出し、
ワンポートメモリＭ３からなるバンク領域をゼロクリア
に利用する例を示している。バンク選択信号か切り替わ
るたびに、３つのバンク領域の用途を順繰りに切り替え
ることで、図９のツーポートメモリと実質的に同一の機
能を実現することができる。また、図９よりも、回路規
模を約３／４に縮小できる。
バンク領域をランレングスアドレス書き込み、ワンポー
トメモリＭ２バンク領域をジグザグアドレス読み出し、
ワンポートメモリＭ３からなるバンク領域をゼロクリア
に利用する例を示している。バンク選択信号か切り替わ
るたびに、３つのバンク領域の用途を順繰りに切り替え
ることで、図９のツーポートメモリと実質的に同一の機
能を実現することができる。また、図９よりも、回路規
模を約３／４に縮小できる。
【００１７】
【発明が解決しようとする課題】しかしながら、図９と
図１０の装置はいずれも、ゼロクリア機能を付加するた
めに、１ポートメモリ２バンク構成の通常のバンクメモ
リと比較して、回路面積が大幅に増大するという問題
（図９で約２倍、図１０で約１．５倍）がある。このた
め、集積化した場合に、チップ面積が大きくなり、チッ
プコストが高くなってしまう。
図１０の装置はいずれも、ゼロクリア機能を付加するた
めに、１ポートメモリ２バンク構成の通常のバンクメモ
リと比較して、回路面積が大幅に増大するという問題
（図９で約２倍、図１０で約１．５倍）がある。このた
め、集積化した場合に、チップ面積が大きくなり、チッ
プコストが高くなってしまう。
【００１８】本発明は、このような点に鑑みてなされた
ものであり、その目的は、回路規模を増大せずに、デー
タの読み書きとゼロクリアを同時に行うことができる半
導体記憶装置を提供することにある。
ものであり、その目的は、回路規模を増大せずに、デー
タの読み書きとゼロクリアを同時に行うことができる半
導体記憶装置を提供することにある。
【００１９】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、書き込みと読み出しとをそ
れぞれ別個のタイミングでのみ行うことが可能なワンポ
ートメモリをそれぞれ２個ずつ有する２個のバンク領域
と、前記２個のバンク領域のうちいずれか一方にデータ
を書き込む書き込み制御回路と、前記一方のバンク領域
内の前記２個のワンポートメモリのうちいずれか一方に
書き込みを行っている間に、他方のワンポートメモリか
らデータを読み出し、読み出した領域をゼロクリアする
読み出し制御回路と、を備える。
ために、請求項１の発明は、書き込みと読み出しとをそ
れぞれ別個のタイミングでのみ行うことが可能なワンポ
ートメモリをそれぞれ２個ずつ有する２個のバンク領域
と、前記２個のバンク領域のうちいずれか一方にデータ
を書き込む書き込み制御回路と、前記一方のバンク領域
内の前記２個のワンポートメモリのうちいずれか一方に
書き込みを行っている間に、他方のワンポートメモリか
らデータを読み出し、読み出した領域をゼロクリアする
読み出し制御回路と、を備える。
【００２０】本発明では、ワンポートメモリをそれぞれ
２個ずつ有する２個のバンク領域を設け、データの書き
込み、読み出し、およびゼロクリアを同時に行うため、
従来のようにツーポートメモリを設けたり、３個のワン
ポートメモリを設ける場合よりも回路規模を縮小でき
る。
２個ずつ有する２個のバンク領域を設け、データの書き
込み、読み出し、およびゼロクリアを同時に行うため、
従来のようにツーポートメモリを設けたり、３個のワン
ポートメモリを設ける場合よりも回路規模を縮小でき
る。
【００２１】データの書き込み、読み出し、およびゼロ
クリアは、例えば、ブロックを単位として行われる。ま
た、ブロックよりも細かい単位でデータの書き込み、読
み出し、およびゼロクリアを行えば、バンク領域全体の
読み出し終了時点からゼロクリア終了時までの時間を短
縮できる。
クリアは、例えば、ブロックを単位として行われる。ま
た、ブロックよりも細かい単位でデータの書き込み、読
み出し、およびゼロクリアを行えば、バンク領域全体の
読み出し終了時点からゼロクリア終了時までの時間を短
縮できる。
【００２２】本発明は、例えば、ランレングス復号やジ
グザグスキャン変換などに用いられる。
グザグスキャン変換などに用いられる。
【００２３】
【発明の実施の形態】以下、本発明に係る半導体記憶装
置について、図面を参照しながら具体的に説明する。
置について、図面を参照しながら具体的に説明する。
【００２４】（第１の実施形態）図１は本発明に係る半
導体記憶装置の第１の実施形態の概略構成を示すブロッ
ク図である。図１の半導体記憶装置は、２個のバンク領
域Ｂ０，Ｂ１からなるバンクメモリ１と、いずれか一方
のバンク領域に選択的に接続される書き込み制御回路２
と、他方のバンク領域に選択的に接続される読み出し制
御回路３とを備えている。
導体記憶装置の第１の実施形態の概略構成を示すブロッ
ク図である。図１の半導体記憶装置は、２個のバンク領
域Ｂ０，Ｂ１からなるバンクメモリ１と、いずれか一方
のバンク領域に選択的に接続される書き込み制御回路２
と、他方のバンク領域に選択的に接続される読み出し制
御回路３とを備えている。
【００２５】バンク領域Ｂ０，Ｂ１はそれぞれ、２個の
ワンポートメモリ（４ａ，４ｂ）、（４ｃ，４ｄ）を有
し、各ワンポートメモリ４ａ〜４ｄは図２に示すように
３つのブロックに分かれている。例えば、１ブロックが
８×８画素分の容量をもつ場合、一個のバンク当たり、
８×８×６＝３８４ワードの容量が必要になる。この場
合、ワンポートメモリ４ａ〜４ｄは一個当たり１９２ワ
ード分の容量をもつ。
ワンポートメモリ（４ａ，４ｂ）、（４ｃ，４ｄ）を有
し、各ワンポートメモリ４ａ〜４ｄは図２に示すように
３つのブロックに分かれている。例えば、１ブロックが
８×８画素分の容量をもつ場合、一個のバンク当たり、
８×８×６＝３８４ワードの容量が必要になる。この場
合、ワンポートメモリ４ａ〜４ｄは一個当たり１９２ワ
ード分の容量をもつ。
【００２６】図１では、バンク領域Ｂ０に書き込み制御
回路２が接続され、バンク領域Ｂ１に読み出し制御回路
３が接続されている例を示しているが、バンク領域Ｂ０
への書き込みとバンク領域Ｂ１の読み出しとゼロクリア
が終了すると、バンク領域Ｂ０には読み出し制御回路３
が接続され、かつバンク領域Ｂ１には書き込み制御回路
２が接続される。すなわち、書き込み制御回路２と読み
出し制御回路３はそれぞれバンク領域Ｂ０，Ｂ１を交互
にアクセスする。
回路２が接続され、バンク領域Ｂ１に読み出し制御回路
３が接続されている例を示しているが、バンク領域Ｂ０
への書き込みとバンク領域Ｂ１の読み出しとゼロクリア
が終了すると、バンク領域Ｂ０には読み出し制御回路３
が接続され、かつバンク領域Ｂ１には書き込み制御回路
２が接続される。すなわち、書き込み制御回路２と読み
出し制御回路３はそれぞれバンク領域Ｂ０，Ｂ１を交互
にアクセスする。
【００２７】書き込み制御回路２は、ブロック選択信号
に基づいて、書き込みを行うブロックを一つ選択し、選
択したブロックに対して、ランレングスアドレス発生器
１１からのアドレスに従ってランレングス符号データの
書き込みを行う。
に基づいて、書き込みを行うブロックを一つ選択し、選
択したブロックに対して、ランレングスアドレス発生器
１１からのアドレスに従ってランレングス符号データの
書き込みを行う。
【００２８】読み出し制御回路３は、ランレングスアド
レス発生器１１からのアドレスに従ってデータの書き込
みを行ったブロックから横ラスタスキャンや縦ラスタス
キャンなど任意のスキャン方法でのデータ読み出しを行
うためのジグザグアドレスを発生するジグザグアドレス
発生器１２と、読み出したアドレス位置をゼロクリアす
るゼロクリアアドレス発生器１３とを有する。
レス発生器１１からのアドレスに従ってデータの書き込
みを行ったブロックから横ラスタスキャンや縦ラスタス
キャンなど任意のスキャン方法でのデータ読み出しを行
うためのジグザグアドレスを発生するジグザグアドレス
発生器１２と、読み出したアドレス位置をゼロクリアす
るゼロクリアアドレス発生器１３とを有する。
【００２９】書き込み制御回路２は、バンク領域Ｂ０，
Ｂ１にデータを書き込む際、各バンクの２個のワンポー
トメモリに交互にデータを書き込む。例えば、図２は、
バンク領域Ｂ０内の各ブロックに、Ｙ０→Ｙ１→Ｙ２→
Ｙ３→Ｃｂ→Ｃｒの順にデータを書き込む例を示してい
る。図２の場合、Ｙ０，Ｙ２，Ｃｂはワンポートメモリ
４ａに格納され、Ｙ１，Ｙ３，Ｃｒはワンポートメモリ
４ｂに格納される。
Ｂ１にデータを書き込む際、各バンクの２個のワンポー
トメモリに交互にデータを書き込む。例えば、図２は、
バンク領域Ｂ０内の各ブロックに、Ｙ０→Ｙ１→Ｙ２→
Ｙ３→Ｃｂ→Ｃｒの順にデータを書き込む例を示してい
る。図２の場合、Ｙ０，Ｙ２，Ｃｂはワンポートメモリ
４ａに格納され、Ｙ１，Ｙ３，Ｃｒはワンポートメモリ
４ｂに格納される。
【００３０】一方、読み出し制御回路３は、ジグザグア
ドレス発生器１２からのアドレスに基づいて、ブロック
単位でブロック内の各画素データを読み出し、ブロック
内の全データを読み終えると、そのブロックをゼロクリ
アアドレス発生器１３によりゼロクリアする。例えば、
ジグザグアドレス発生器１２がブロックＢＬ０→ＢＬ３
→ＢＬ１→ＢＬ４→ＢＬ２→ＢＬ５の順に各ブロック内
におけるジグザグアドレスを発生した場合、Ｙ０→Ｙ１
→Ｙ２→Ｙ３→Ｃｂ→Ｃｒの順にデータが読み出され、
読み終えたブロックから順にブロック単位でゼロクリア
される。
ドレス発生器１２からのアドレスに基づいて、ブロック
単位でブロック内の各画素データを読み出し、ブロック
内の全データを読み終えると、そのブロックをゼロクリ
アアドレス発生器１３によりゼロクリアする。例えば、
ジグザグアドレス発生器１２がブロックＢＬ０→ＢＬ３
→ＢＬ１→ＢＬ４→ＢＬ２→ＢＬ５の順に各ブロック内
におけるジグザグアドレスを発生した場合、Ｙ０→Ｙ１
→Ｙ２→Ｙ３→Ｃｂ→Ｃｒの順にデータが読み出され、
読み終えたブロックから順にブロック単位でゼロクリア
される。
【００３１】ゼロクリアにも通常の読み出しと同じサイ
クル時間がかかることから、１サイクルで１アドレス分
のデータを読み出すとすると、結局、バンク内の最後の
ブロックが読み出された後、さらに６４サイクルが経過
した後に、そのバンクのゼロクリアが終了する。
クル時間がかかることから、１サイクルで１アドレス分
のデータを読み出すとすると、結局、バンク内の最後の
ブロックが読み出された後、さらに６４サイクルが経過
した後に、そのバンクのゼロクリアが終了する。
【００３２】このように、第１の実施形態では、バンク
メモリ１を２個のバンク領域Ｂ０，Ｂ１で構成し、一方
のバンクにブロック単位でデータを書き込んでいる間
に、他方のバンクからブロック単位でデータを読み出し
て、読み出したブロックをゼロクリアするため、従来の
ようにツーポートメモリを使用する必要がなくなる。
メモリ１を２個のバンク領域Ｂ０，Ｂ１で構成し、一方
のバンクにブロック単位でデータを書き込んでいる間
に、他方のバンクからブロック単位でデータを読み出し
て、読み出したブロックをゼロクリアするため、従来の
ようにツーポートメモリを使用する必要がなくなる。
【００３３】また、バンクメモリ１を２個のバンク領域
Ｂ０，Ｂ１で構成し、各バンクをそれぞれ２個のワンポ
ートメモリで構成するため、従来のように２個のツーポ
ートメモリで構成する場合や３個のワンポートメモリで
構成する場合に比べて、回路規模を大幅に削減できる。
例えば、従来が３８４ワードのツーポートメモリ２個で
構成した場合、本実施形態によれば、１９２ワードのワ
ンポートメモリ４個で構成でき、約半分の実装面積にな
る。また、３８４ワードのワンポートメモリ３個で構成
した場合と比較すると、約２／３の実装面積になる。
Ｂ０，Ｂ１で構成し、各バンクをそれぞれ２個のワンポ
ートメモリで構成するため、従来のように２個のツーポ
ートメモリで構成する場合や３個のワンポートメモリで
構成する場合に比べて、回路規模を大幅に削減できる。
例えば、従来が３８４ワードのツーポートメモリ２個で
構成した場合、本実施形態によれば、１９２ワードのワ
ンポートメモリ４個で構成でき、約半分の実装面積にな
る。また、３８４ワードのワンポートメモリ３個で構成
した場合と比較すると、約２／３の実装面積になる。
【００３４】（第２の実施形態）第１の実施形態の場
合、バンク内の最後のブロックのデータを読み出した
後、そのブロックのゼロクリアを行う必要があるため、
ゼロクリアが終了するまでにかなりの時間を要するとい
う問題がある。そこで、第２の実施形態は、ブロック内
のデータを読み出した後、できるだけ短時間でそのブロ
ック内のゼロクリアを完了させるものである。
合、バンク内の最後のブロックのデータを読み出した
後、そのブロックのゼロクリアを行う必要があるため、
ゼロクリアが終了するまでにかなりの時間を要するとい
う問題がある。そこで、第２の実施形態は、ブロック内
のデータを読み出した後、できるだけ短時間でそのブロ
ック内のゼロクリアを完了させるものである。
【００３５】図３は本発明に係る半導体記憶装置の第２
の実施形態の概略構成を示すブロック図である。図３の
半導体記憶装置は、書き込み制御回路２と読み出し制御
回路３の構成が第１の実施形態と異なっており、第１の
実施形態とは異なる手法でバンクメモリ１にアクセスす
る。
の実施形態の概略構成を示すブロック図である。図３の
半導体記憶装置は、書き込み制御回路２と読み出し制御
回路３の構成が第１の実施形態と異なっており、第１の
実施形態とは異なる手法でバンクメモリ１にアクセスす
る。
【００３６】図３の書き込み制御回路２は、ランレング
スアドレスを発生するランレングスアドレス発生器１１
と、ランレングスアドレスを他のアドレスに変換するア
ドレス変換テーブル１４とを有する。
スアドレスを発生するランレングスアドレス発生器１１
と、ランレングスアドレスを他のアドレスに変換するア
ドレス変換テーブル１４とを有する。
【００３７】図３の読み出し制御回路３は、読み出しア
ドレスを発生する読み出しアドレス発生器１５と、読み
出しアドレスをラッチするレジスタ１６とを有する。
ドレスを発生する読み出しアドレス発生器１５と、読み
出しアドレスをラッチするレジスタ１６とを有する。
【００３８】図４は書き込み制御回路２の動作を説明す
る図であり、バンク領域Ｂ０にデータを書き込む例を示
している。図４の(0,0)は左上隅の画素データ、(0,7)は
右上隅の画素データ、(7,0)は左下隅の画素データ、(7,
7)は右下隅の画素データを示している。図４（ａ）はワ
ンポートメモリ４ａに格納されるデータ、図４（ｂ）は
ワンポートメモリ４ｂに格納されるデータを示してい
る。
る図であり、バンク領域Ｂ０にデータを書き込む例を示
している。図４の(0,0)は左上隅の画素データ、(0,7)は
右上隅の画素データ、(7,0)は左下隅の画素データ、(7,
7)は右下隅の画素データを示している。図４（ａ）はワ
ンポートメモリ４ａに格納されるデータ、図４（ｂ）は
ワンポートメモリ４ｂに格納されるデータを示してい
る。
【００３９】本実施形態では、データの読み出し時に、
ワンポートメモリ４ａ，４ｂを交互に読み出すことを特
徴としており、そのために、ランレングスアドレス発生
器１１から出力されたランレングスアドレスをアドレス
変換した上で、ワンポートメモリ４ａ，４ｂにデータを
書き込んでおく。
ワンポートメモリ４ａ，４ｂを交互に読み出すことを特
徴としており、そのために、ランレングスアドレス発生
器１１から出力されたランレングスアドレスをアドレス
変換した上で、ワンポートメモリ４ａ，４ｂにデータを
書き込んでおく。
【００４０】具体的には、図５に示すように、ワンポー
トメモリ４ａのブロックＢＬ０には、(0,0)、(0,2)、
(0,4)…画素のデータを書き込んでおき、ワンポートメ
モリ４ｂのブロックＢＬ０には、(0,1)、(0,3)、(0,5)
…画素のデータを書き込んでおく。このようなデータを
書き込んでおけば、ワンポートメモリ４ａ，４ｂを交互
に読み出すことで、(0,0)、(0,1)、(0,2)、…の横ラス
タ順に各画素のデータを読み出すことができる。
トメモリ４ａのブロックＢＬ０には、(0,0)、(0,2)、
(0,4)…画素のデータを書き込んでおき、ワンポートメ
モリ４ｂのブロックＢＬ０には、(0,1)、(0,3)、(0,5)
…画素のデータを書き込んでおく。このようなデータを
書き込んでおけば、ワンポートメモリ４ａ，４ｂを交互
に読み出すことで、(0,0)、(0,1)、(0,2)、…の横ラス
タ順に各画素のデータを読み出すことができる。
【００４１】上述した手順でワンポートメモリにデータ
を書き込むためには、ランレングスアドレスをアドレス
変換する必要がある。そこで、書き込み制御回路２は、
図６に示すようなアドレス変換テーブル１４に基づいて
アドレス変換を行った後、ワンポートメモリへの書き込
みを行う。
を書き込むためには、ランレングスアドレスをアドレス
変換する必要がある。そこで、書き込み制御回路２は、
図６に示すようなアドレス変換テーブル１４に基づいて
アドレス変換を行った後、ワンポートメモリへの書き込
みを行う。
【００４２】図６のアドレス変換テーブル１４は、ワン
ポートメモリ４ａには横ラスタ方向に一画素おきの画素
データ（図４（ａ））を格納し、それに隣接する画素デ
ータ（図４（ｂ））をワンポートメモリ４ｂに書き込む
ためのアドレスを生成する。
ポートメモリ４ａには横ラスタ方向に一画素おきの画素
データ（図４（ａ））を格納し、それに隣接する画素デ
ータ（図４（ｂ））をワンポートメモリ４ｂに書き込む
ためのアドレスを生成する。
【００４３】例えば、図７の(0,0)画素から横方向に(0,
7)画素までの各データをワンポートメモリ４ａ，４ｂに
書き込む場合のアドレス変換テーブル１４の動作を説明
すると、まず、図７のランレングスアドレス０はワンポ
ートメモリ４ａのアドレス０（図６のＡ−０）に変換さ
れ、その右隣のランレングスアドレス１はワンポートメ
モリ４ｂのアドレス０（図６のＢ−０）に変換される。
7)画素までの各データをワンポートメモリ４ａ，４ｂに
書き込む場合のアドレス変換テーブル１４の動作を説明
すると、まず、図７のランレングスアドレス０はワンポ
ートメモリ４ａのアドレス０（図６のＡ−０）に変換さ
れ、その右隣のランレングスアドレス１はワンポートメ
モリ４ｂのアドレス０（図６のＢ−０）に変換される。
【００４４】以下同様に、ランレングスアドレス５はワ
ンポートメモリ４ａのアドレス１（図６のＡ−１）に、
ランレングスアドレス６はワンポートメモリ４ｂのアド
レス１（図６のＢ−１）に、ランレングスアドレス１４
はワンポートメモリ４ａのアドレス２（図６のＡ−２）
に、ランレングスアドレス１５はワンポートメモリ４ｂ
のアドレス２（図６のＢ−２）に、ランレングスアドレ
ス２７はワンポートメモリ４ａのアドレス３（図６のＡ
−３）に、ランレングスアドレス２８はワンポートメモ
リ４ｂのアドレス３（図６のＢ−３）に、それぞれアド
レス変換される。
ンポートメモリ４ａのアドレス１（図６のＡ−１）に、
ランレングスアドレス６はワンポートメモリ４ｂのアド
レス１（図６のＢ−１）に、ランレングスアドレス１４
はワンポートメモリ４ａのアドレス２（図６のＡ−２）
に、ランレングスアドレス１５はワンポートメモリ４ｂ
のアドレス２（図６のＢ−２）に、ランレングスアドレ
ス２７はワンポートメモリ４ａのアドレス３（図６のＡ
−３）に、ランレングスアドレス２８はワンポートメモ
リ４ｂのアドレス３（図６のＢ−３）に、それぞれアド
レス変換される。
【００４５】また、例えば、図８（ｃ）のランレングス
符号の場合、ランレングスアドレス発生器１１が出力す
るランレングスアドレスは、”０，１，３，４，７，
８，９，１１，１３，５１”の順になるので、図６のア
ドレス変換テーブル１４でアドレス変換した後のアドレ
スは順に、ワンポートメモリ４ａのアドレス０（Ａ−
０）、ワンポートメモリ４ｂのアドレス０（Ｂ−０）、
４ａのアドレス８（Ａ−８）、４ｂのアドレス４（Ｂ−
４）、４ａのアドレス５（Ａ−５）、４ｂのアドレス８
（Ｂ−８）、４ａのアドレス１２（Ａ−１２）、４ｂの
アドレス１２（Ｂ−１２）、４ｂのアドレス５（Ｂ−
５）、４ｂのアドレス２２（Ｂ−２２）になる。
符号の場合、ランレングスアドレス発生器１１が出力す
るランレングスアドレスは、”０，１，３，４，７，
８，９，１１，１３，５１”の順になるので、図６のア
ドレス変換テーブル１４でアドレス変換した後のアドレ
スは順に、ワンポートメモリ４ａのアドレス０（Ａ−
０）、ワンポートメモリ４ｂのアドレス０（Ｂ−０）、
４ａのアドレス８（Ａ−８）、４ｂのアドレス４（Ｂ−
４）、４ａのアドレス５（Ａ−５）、４ｂのアドレス８
（Ｂ−８）、４ａのアドレス１２（Ａ−１２）、４ｂの
アドレス１２（Ｂ−１２）、４ｂのアドレス５（Ｂ−
５）、４ｂのアドレス２２（Ｂ−２２）になる。
【００４６】一方、読み出し制御回路３は、ワンポート
メモリ４ａ，４ｂを交互に、データを読み出す。すなわ
ち、各画素ごとに、バンク内の２個のワンポートメモリ
から交互にデータを読み出し、データ読み出しが終了し
たメモリ領域を、次の読み出しサイクルでゼロクリアす
る。これにより、バンク内の最後のデータを読み出した
後、次のサイクルでこの最後のデータのゼロクリアを完
了、すなわちバンク内の全データのゼロクリアを完了す
ることができる。
メモリ４ａ，４ｂを交互に、データを読み出す。すなわ
ち、各画素ごとに、バンク内の２個のワンポートメモリ
から交互にデータを読み出し、データ読み出しが終了し
たメモリ領域を、次の読み出しサイクルでゼロクリアす
る。これにより、バンク内の最後のデータを読み出した
後、次のサイクルでこの最後のデータのゼロクリアを完
了、すなわちバンク内の全データのゼロクリアを完了す
ることができる。
【００４７】このように、第２の実施形態では、ブロッ
クよりも細かい単位でバンク内へのデータの書き込みと
読み出しを行うため、バンク内のすべての読み出しを終
了した後、第１の実施形態よりも短時間でバンク内の全
領域をゼロクリアすることができる。
クよりも細かい単位でバンク内へのデータの書き込みと
読み出しを行うため、バンク内のすべての読み出しを終
了した後、第１の実施形態よりも短時間でバンク内の全
領域をゼロクリアすることができる。
【００４８】上述した第２の実施形態では、画素ごと
に、バンク内のワンポートメモリを交互に選択して読み
出しを行う例を説明したが、複数画素ごとにワンポート
メモリを交互に選択してもよい。
に、バンク内のワンポートメモリを交互に選択して読み
出しを行う例を説明したが、複数画素ごとにワンポート
メモリを交互に選択してもよい。
【００４９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ワンポートメモリをそれぞれ２個ずつ有する２個
のバンク領域を設けて、データの書き込み、読み出し、
およびゼロクリアを同時に行うため、従来よりも回路規
模を大幅に縮小することができ、集積化が容易になる。
れば、ワンポートメモリをそれぞれ２個ずつ有する２個
のバンク領域を設けて、データの書き込み、読み出し、
およびゼロクリアを同時に行うため、従来よりも回路規
模を大幅に縮小することができ、集積化が容易になる。
【００５０】また、データの書き込みと読み出しを細か
い単位で行うようにすれば、バンク領域の読み出し終了
時点からゼロクリアが終了するまでの時間を短縮でき、
バンク領域の書き換えを高速化することができる。
い単位で行うようにすれば、バンク領域の読み出し終了
時点からゼロクリアが終了するまでの時間を短縮でき、
バンク領域の書き換えを高速化することができる。
【図１】本発明に係る半導体記憶装置の第１の実施形態
の概略構成を示すブロック図ジグザグスキャンの例を示
す図。
の概略構成を示すブロック図ジグザグスキャンの例を示
す図。
【図２】バンク領域内の各ブロックに、Ｙ０→Ｙ１→Ｙ
２→Ｙ３→Ｃｂ→Ｃｒの順にデータを書き込む例を示す
図。
２→Ｙ３→Ｃｂ→Ｃｒの順にデータを書き込む例を示す
図。
【図３】本発明に係る半導体記憶装置の第２の実施形態
の概略構成を示すブロック図。
の概略構成を示すブロック図。
【図４】書き込み制御回路の動作を説明する図。
【図５】ワンポートメモリに書き込まれるデータを示す
図。
図。
【図６】アドレス変換テーブルの一例を示す図。
【図７】ジグザグスキャンの例を示す図。
【図８】（ａ），（ｂ），（ｃ）はジグザグスキャン変
換を行って、ランレングス符号化を行う例を示す図。
換を行って、ランレングス符号化を行う例を示す図。
【図９】ジグザグスキャンおよびランレングス符号化さ
れたブロックデータを復号する手法を実現する装置の概
略構成図。
れたブロックデータを復号する手法を実現する装置の概
略構成図。
【図１０】図９の復号回路と同等の機能を１ポートメモ
リで実現した場合の概略構成図。
リで実現した場合の概略構成図。
１ バンクメモリ ２ 書き込み制御回路 ３ 読み出し制御回路 ４ａ，４ｂ，４ｃ，４ｄ ワンポートメモリ １１ ランレングスアドレス発生器 １２ ジグザグアドレス発生器 １３ ゼロクリアアドレス発生器 １４ アドレス変換テーブル １５ 読み出しアドレス発生器
Claims (5)
- 【請求項１】書き込みと読み出しとをそれぞれ別個のタ
イミングでのみ行うことが可能なワンポートメモリをそ
れぞれ２個ずつ有する２個のバンク領域と、 前記２個のバンク領域のうちいずれか一方にデータを書
き込む書き込み制御回路と、 前記一方のバンク領域内の前記２個のワンポートメモリ
のうちいずれか一方に書き込みを行っている間に、他方
のワンポートメモリからデータを読み出し、読み出した
領域をゼロクリアする読み出し制御回路と、を備えるこ
とを特徴とする半導体記憶装置。 - 【請求項２】前記書き込み制御回路は、前記一方のバン
ク領域内の前記２個のワンポートメモリに、ブロック単
位で交互にデータを書き込み、 前記読み出し制御回路は、前記書き込み制御回路が前記
一方のバンク領域にデータを書き込んでいる間に、前記
他方のバンク領域内の前記２個のワンポートメモリか
ら、ブロック単位で交互にデータを読み出し、読み出し
たブロックをゼロクリアすることを特徴とする請求項１
に記載の半導体記憶装置。 - 【請求項３】前記書き込み制御回路は、ランレングスア
ドレスを発生するランレングスアドレス発生回路を有
し、前記ランレングスアドレスに基づいて前記一方のバ
ンク領域にブロック単位でデータを書き込み、 前記読み出し制御回路は、ジグザグアドレスを発生する
ジグザグアドレス発生回路と、ゼロクリアを行うアドレ
スを発生するゼロクリアアドレス発生回路と、を有し、
前記他方のバンク領域内の一方の前記ワンポートメモリ
に前記ジグザグアドレスを供給してブロックを単位とし
てデータを読み出し、前記他方のバンク領域内の他方の
前記ワンポートメモリに前記ジグザグアドレスを供給し
てブロックを単位としてゼロクリアすることを特徴とす
る請求項２に記載の半導体記憶装置。 - 【請求項４】前記書き込み制御回路は、前記一方のバン
ク領域内の前記２個のワンポートメモリの一方をブロッ
ク単位で選択し、選択したブロックにデータを一部ずつ
書き込み、 前記読み出し制御回路は、前記書き込み制御回路が前記
一方のバンク領域にデータを書き込んでいる間に、前記
他方のバンク領域内の前記２個のワンポートメモリをブ
ロック単位で交互に選択し、選択したブロックからデー
タを一部ずつ読み出し、読み出したメモリ領域を次の読
み出しサイクルでゼロクリアすることを特徴とする請求
項１に記載の半導体記憶装置。 - 【請求項５】前記書き込み制御回路は、ランレングスア
ドレスを発生するランレングスアドレス発生回路と、前
記ランレングスアドレスのアドレス変換を行うアドレス
変換テーブルと、を有し、アドレス変換後のアドレスに
基づいて、前記一方のバンク領域内の前記２個のワンポ
ートメモリの一方を選択して該メモリにデータを書き込
み、 前記読み出し制御回路は、前記他方のバンク領域内の前
記２個のワンポートメモリが交互に選択されるように読
み出しアドレスを発生する読み出しアドレス発生回路
と、前記発生された読み出しアドレスをラッチするラッ
チ回路と、を有し、前記他方のバンク領域内の前記２個
のワンポートメモリの一方に前記読み出しアドレス発生
回路で発生された読み出しアドレスを供給してデータを
読み出し、次の読み出しサイクルにて、前記ラッチ回路
でラッチされた読み出しアドレスに対応するメモリ領域
をゼロクリアすることを特徴とする請求項１に記載の半
導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000297172A JP2002109885A (ja) | 2000-09-28 | 2000-09-28 | 半導体記憶装置 |
| US09/962,267 US7072530B2 (en) | 2000-09-28 | 2001-09-26 | Semiconductor memory apparatus |
| US11/389,264 US7389007B2 (en) | 2000-09-28 | 2006-03-27 | Semiconductor memory apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000297172A JP2002109885A (ja) | 2000-09-28 | 2000-09-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002109885A true JP2002109885A (ja) | 2002-04-12 |
Family
ID=18779328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000297172A Pending JP2002109885A (ja) | 2000-09-28 | 2000-09-28 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7072530B2 (ja) |
| JP (1) | JP2002109885A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100512933B1 (ko) * | 2002-01-09 | 2005-09-07 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 블록 선택신호 발생방법 |
| JPWO2007010694A1 (ja) * | 2005-07-15 | 2009-01-29 | パナソニック株式会社 | 画像符号化装置及び画像符号化方法 |
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|---|---|---|---|---|
| JP2002109885A (ja) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | 半導体記憶装置 |
| US20040202251A1 (en) * | 2003-04-09 | 2004-10-14 | Savekar Santosh | Faster block processing structure for MPEG decoders |
| US8879435B1 (en) * | 2004-12-21 | 2014-11-04 | Mindspeed Technologies, Inc. | Memory access system and method |
| JP5095344B2 (ja) * | 2007-10-19 | 2012-12-12 | 本田技研工業株式会社 | データ書き込み装置 |
| US9098537B2 (en) * | 2012-12-20 | 2015-08-04 | Oracle International Corporation | Techniques for aligned run-length encoding |
| WO2018211131A1 (en) * | 2017-05-19 | 2018-11-22 | Movidius Ltd. | Methods and apparatus for improving data transformation in processing devices |
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| JPS6289149A (ja) * | 1985-10-15 | 1987-04-23 | Agency Of Ind Science & Technol | 多ポ−トメモリシステム |
| US5289432A (en) * | 1991-04-24 | 1994-02-22 | International Business Machines Corporation | Dual-port static random access memory cell |
| JPH06164340A (ja) | 1992-11-19 | 1994-06-10 | Oki Electric Ind Co Ltd | データ遅延方法 |
| JP3222633B2 (ja) | 1993-06-28 | 2001-10-29 | 株式会社東芝 | 情報処理装置 |
| US5655113A (en) * | 1994-07-05 | 1997-08-05 | Monolithic System Technology, Inc. | Resynchronization circuit for a memory system and method of operating same |
| EP0718846B1 (en) * | 1994-12-22 | 2003-06-18 | Cypress Semiconductor Corporation | Single ended simplex dual port memory cell |
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-
2000
- 2000-09-28 JP JP2000297172A patent/JP2002109885A/ja active Pending
-
2001
- 2001-09-26 US US09/962,267 patent/US7072530B2/en not_active Expired - Fee Related
-
2006
- 2006-03-27 US US11/389,264 patent/US7389007B2/en not_active Expired - Fee Related
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Also Published As
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|---|---|
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| US20020036937A1 (en) | 2002-03-28 |
| US7072530B2 (en) | 2006-07-04 |
| US7389007B2 (en) | 2008-06-17 |
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