JPH1074141A - 信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 入力データを直列・並列変換して２次元ブロ
ックのデータの処理を行う従来の信号処理装置では、ブ
ロックのデータをビットシリアルで処理するため処理時
間が長い。 【解決手段】 入力データ置換手段８から出力されたデ
ータを縦一列単位で格納し、横一列単位で読み出す入力
データレジスタ１と、入力データレジスタ１から読み出
したデータおよび演算結果のデータを保持するメモリ
２,６と、メモリ２,６の出力を入力として演算を行い、
演算結果のデータをメモリ２または６へ出力する演算器
アレイ部４と、メモリ２または６から読み出されたデー
タあるいは演算器アレイ部４より出力された演算結果の
データを横一行単位で書き込み、縦一列単位で読み出す
出力データレジスタ７と、出力データレジスタ７から読
み出されたデータに対し縦横並び換えを行う出力データ
置換回路９とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はビデオ信号などをプ
ログラムに従ってデジタル処理する信号処理装置、特
に、２次元ブロックデータの処理を可能にする信号処理
装置に関する。

【０００２】

【従来の技術】テレビ信号などのビデオ信号をデジタル
処理するプログラマブルなプロセッサとして、１ビット
ＡＬＵ（算術論理演算装置）を１ラインの画素数設け、
同一の命令で１ラインの全画素のデータに対して同時に
同じ処理を行うＳＩＭＤ(Single Instruction-stream M
ultiple Data-stream)方式のプロセッサが知られている
（例えば、「Jim Childers, et al "SVP: Serial Video
Processor", IEEE Custom Integrated Circuits Confe
rence 17.3 , 1990」などに開示されているプロセッ
サ）。

【０００３】このプロセッサは、１ビットＡＬＵと２つ
のレジスタファイルを備えたプロセッサエレメントを１
ラインの画素数備えたもので、１ラインの画素データを
レジスタファイルに格納し、各プロセッサエレメント
は、２つのレジスタファイルからそれぞれ１ビットのデ
ータを読み出し、１ビットの演算を実行し、演算結果の
データをいずれかのレジスタファイルへ格納する。全プ
ロセッサエレメントには同一の命令が与えられるので、
１ラインの全画素データに対して同じ１ビットの処理が
行われる。この１ビットの処理を繰り返し実行すること
により、フィルタ処理など必要な処理を実現する。ま
た、このプロセッサには、左右のプロセッサエレメント
のレジスタファイルのデータを取り込む左右通信機能を
備えており、水平方向のいくつかの画素データを用いた
水平フィルタ処理を行うこともできる。

【０００４】ところが、画像の圧縮、伸張処理で用いら
れる２次元ＤＣＴ（離散的コサイン変換）や逆ＤＣＴ処
理では、２次元ブロック単位の処理であり、積和演算が
主な処理であるが、ブロック内の画素位置によって乗算
の係数が異なり、１ラインの全画素データに対して同じ
処理を行うプロセッサでは実現できない。

【０００５】これに対して、例えば、特開平５−２２６
２９号のビデオ信号用プロセッサでは、入力ビデオ信号
を直列・並列変換する手段を設け、直列・並列変換した
データを入力シフトレジスタへ一旦格納した後、２次元
ブロックのデータをメモリの縦一列に配置することによ
りブロック内の任意のデータに対して演算ができるとし
た。

【０００６】

【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、例えば１ブロックのライン方向の画素数
をＮとすると、Ｎ個の画素データを縦一列に配置するた
め、１ラインの全画素に同一処理を行う場合と比べ、横
幅が1/Nになり、ＡＬＵの個数も1/Nとなり、１つのＡＬ
Ｕでライン方向Ｎ画素のデータの処理を行うため、演算
性能が著しく低下するという問題点を有していた。

【０００７】また、入力シフトレジスタは縦方向のビッ
ト数がN倍になり、入力シフトレジスタからメモリへの
転送に要するする時間もN倍になり、処理能力が低下す
るという問題点を有してした。

【０００８】さらに、１ラインの全画素に同一処理を行
う場合と、ブロック単位の処理を行う場合で、メモリの
縦横の比やＡＬＵの個数が大きく異なることになり、こ
れらの処理に対して同じ構成のものを共有することが困
難であるという問題点を有していた。

【０００９】従って本発明は上記問題点に鑑み、その目
的は、ＳＩＭＤ方式で処理を行う複数の演算器を備え、
２次元ブロックのデータに対する処理を効率よく実現す
る信号処理装置を提供することにある。

【００１０】

【課題を解決するための手段】上記問題点を解決するた
めに本発明の信号処理装置は、入力データを所定のデー
タ数毎に、縦横並び換えを行い出力する入力データ置換
手段と、前記入力データ置換手段から出力されたデータ
を縦一列単位で連続して格納し、格納したデータを横一
行単位で読み出す入力データレジスタと、複数のデータ
を格納するメモリと、複数の入力に対して演算を行う演
算器アレイ部と、データを横一行単位で書き込み、格納
したデータを縦一列単位で連続して読み出す出力データ
レジスタと、前記出力データレジスタから読み出された
データを所定のデータ数毎に、縦横並び換えを行い出力
する出力データ置換手段とを備え、前記演算器アレイ部
は前記メモリから読み出した複数のデータを入力として
演算を行い、前記メモリは前記入力データレジスタから
読み出したデータあるいは演算器アレイ部の出力を格納
し、前記出力データレジスタは前記メモリから読み出し
たデータあるいは前記演算器アレイ部の出力を書き込む
ものである。

【００１１】本発明は上記構成により、２次元ブロック
のデータに対し、ビット方向を横にして、同一ブロック
のデータをメモリの縦方向に配置し、演算器アレイ部に
よって各ブロックの処理を並列に行うという作用を有す
る。これにより、２次元ブロックのデータに対する処理
を効率よく行う信号処理装置が得られる。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。

【００１３】（実施の形態１）図１は本発明の実施の形
態１における信号処理装置のブロック図である。

【００１４】図１において、１は連続して与えられるデ
ータを縦一列単位で順番にＨワード格納し、格納したデ
ータを横一行単位でＨビットのデータを読み出すデータ
入力レジスタである。

【００１５】２および６は、データ入力レジスタ１から
読み出したデータおよび演算結果のデータを保持するメ
モリであり、それぞれ、横にＨビット、縦にＶワードの
データを格納する。読み出しおよび書き込みは横一行単
位で行われる。

【００１６】３および５は、それぞれ、メモリ２および
６から読み出されたデータをシフトして出力するシフタ
である。

【００１７】４はシフタ３、５から出力されるデータに
対して演算を行い、結果をメモリ２および６に出力する
演算器アレイ部である。

【００１８】７は、演算器アレイ部４の出力あるいはメ
モリ２、６から読み出されたＨビットのデータを横一行
単位で書き込み、縦一列単位で順番にＨワード読み出し
て出力する出力データレジスタである。

【００１９】８は入力されたデータを縦横並び換えるか
あるいはそのまま、データ入力レジスタへ出力する入力
データ置換回路である。

【００２０】９は出力データレジスタ７から出力された
データを縦横並び換えるかあるいはそのまま、出力する
出力データ置換回路である。

【００２１】１０は、プログラムにしたがって、メモリ
２、６の読み出しおよび書き込みや、シフタ３、５のシ
フト量の制御や、演算器アレイ部４の演算の制御などを
行うプログラム制御部である。

【００２２】ＤＣＴ処理では１画面をいくつかの２次元
ブロックに分け、ブロック単位で処理を行う。たとえ
ば、図２に示すように、ブロックのサイズを水平８画
素、垂直８ラインとすると、１ブロックはデータd0から
データd63までの６４個のデータからなり、この１ブロ
ックの６４個の画素データを用いてＤＣＴ処理を行う。

【００２３】入力データ置換回路８によって入力データ
を縦横並び換えてデータ入力レジスタ１へ書き込む動作
を説明する。ブロックサイズは水平８画素、垂直８ライ
ンとする。図３は入力データ置換回路８の入力と出力の
タイミングを示す図である。

【００２４】１ラインの画素データが順に、クロック信
号CLKに同期して入力データ置換回路８の入力IN[7]〜IN
[0]に与えられる。入力される各データは８ビットで構
成され、８ビットが並列に入力される。従って、ビット
パラレル・ワードシリアルに入力されると言うことがで
きる。入力されるデータは８画素毎に異なるブロックの
データとなる。

【００２５】入力データ置換回路８は最初のブロックBL
K0の１ライン目の８個の８ビットデータd0〜d7が入力IN
に入力されると、それぞれのデータをシリアルデータに
変換し、最上位ビットd0[7], d1[7], ... , d7[7]から
順に８個のデータについて１ビットずつ出力し、データ
入力レジスタ１の入力DIN[0]〜DIN[7]に与える。即ち、
ビットシリアル・ワードパラレルに変換されて出力され
る。言い換えると、縦にデータのビットの並び、横にワ
ードの並びとして入力されたデータが、横にビットの並
び、縦にワードの並びというふうに、縦横並び換えられ
て出力される。

【００２６】データ入力レジスタ１の書き込みアドレス
は０から１ずつ増加され、書き込みアドレスで指定され
る番地に入力DINに与えられたデータが格納される。従
って、０番地から７番地に、最初のブロックBLK0の最初
のラインの８個のデータが格納される。

【００２７】入力データ置換回路８がブロックBLK0のデ
ータをデータ入力レジスタ１に出力するのと並行して、
次のブロックBLK1のデータd0〜d7が順に入力データ置換
回路８に与えられる。ブロックBLK1の８個のデータd0〜
d7の入力が終わると、同様に、縦横並び換えが行われ、
データ入力レジスタ１に出力される。この時、データ入
力レジスタ１の書き込みアドレスは１６から１ずつ増加
される。従って、ブロックBLK1の最初のラインの８個の
データはデータ入力レジスタ１の１６番地から２３番地
に格納される。つまり、２つのブロックの間に、横方向
８ビットの空間があけられる。このブロック間の空間に
は書き込みが行われないので、データ入力レジスタ１の
データを予め０に初期化しておくと、ブロック間の空間
には０が保持されることになる。

【００２８】ブロックBLK2以降も同様にしてデータの格
納が行われる。１ライン分のデータがデータ入力レジス
タ１に格納されると、このデータをメモリ２またはメモ
リ６へ転送する。転送は、一度に、データ入力レジスタ
１の横１行分のデータを読み出し、メモリ２またはメモ
リ６へ格納する。つまり、１回で、全ブロックのデータ
d0が転送され、次に全ブロックのデータd1が転送され、
これを繰り返し、８回の転送で、１ラインの全ブロック
のデータが転送される。

【００２９】データ入力レジスタ１からメモリ２または
６への転送が終了すると、次のラインのデータが入力デ
ータ置換回路８に与えられる。

【００３０】これらの処理を８ライン分繰り返すと、メ
モリ２または６には、図４に示すように、縦方向に同一
のブロックのd0からd63の６４個の画素データが最上位
ビット(MSB)から最下位ビット(LSB)への向きを横にして
格納される。ブロックとブロックの間には横方向に８ビ
ット分、値０が埋められる。

【００３１】この例では、データ入力レジスタ１に格納
する２つのブロック間に値０を挿入するために、１つの
ブロックのデータの格納後、書き込みアドレスを０を挿
入するビット数だけ増加させたが、書き込みアドレスを
１ずつ増加しながら０を書き込むようにしてもよい。こ
の場合、データが入力データ置換回路８に入力される周
波数より高い周波数でデータ入力レジスタ１にデータの
書き込みが行われる。

【００３２】図５は入力データ置換回路８の構成を示す
ブロック図である。図５において、３０はセレクタ付き
フリップフロップであり、２つの入力Ｄ１、Ｄ２のいず
れかを選択し、クロック信号に同期して選択したデータ
を取り込み、出力Ｑから出力する。３１は制御回路であ
り、フリップフロップ３０の入力の選択やデータ入力レ
ジスタ１への出力の選択を制御する制御信号３２および
データ入力レジスタ書き込みアドレス３３を生成する。
なお、クロック信号はこの図では省略されている。

【００３３】制御回路３１の制御信号３２によって、入
力IN[7]〜IN[0]に与えられた８ビットのデータは、２次
元アレイ状に配置されたフリップフロップ３０の左端に
与えられ、データが取り込まれる毎に右へシフトされ
る。８個のデータが取り込まれると、制御信号３２が切
り替わり、入力データはフリップフロップ３０のアレイ
の下端から取り込まれ、データが取り込まれる毎に上へ
シフトされる。この時、最上段の８個のフリップフロッ
プ３０の出力Ｑがデータ入力レジスタ１の入力DINへ出
力される。下端から８個のデータが取り込まれると、制
御信号３２が切り替わり、入力データは再び、フリップ
フロップ３０のアレイの左端から取り込まれ、右へシフ
トされる。この時、右端の８個のフリップフロップ３０
の出力Ｑがデータ入力レジスタ１の入力DINへ出力され
る。８個のデータ毎に制御信号３２を切り替えることに
より、ブロック毎にビットパラレル・ワードシリアルの
データをビットシリアル・ワードパラレルのデータへの
並び換え、即ち、縦横並び換えを行うことができる。デ
ータ入力レジスタ書き込みアドレス３３は８個のデータ
をデータ入力レジスタ１へ格納する毎に、０を挿入する
ビット数だけ増加される。

【００３４】また、図には示していないが、２次元ブロ
ック単位で処理を行わない場合は、入力データ置換回路
８は入力データをそのまま出力する。

【００３５】このようして、メモリ２に配置されたブロ
ックのデータに対して、シフタ３および演算器アレイ部
４を用いて演算を行う場合の動作を説明する。

【００３６】例えば、各ブロック内の８つのデータd0〜
d7にそれぞれ適当な係数を掛けて加算する積和演算を行
う場合を考える。係数をa0〜a7とすると、積和演算の結
果Sは（数１）で表わされる。

【００３７】

【数１】

【００３８】この演算における乗算はシフトと加算によ
って実現される。例えば、係数a0が3/8の場合、3/8 = 1
/4 + 1/8であるので、a0 x d0は、d0を右へ２ビットシ
フトした値と右へ３ビットシフトした値を加算すること
によって得られる。プログラム制御部１０はメモリ２に
データd0のアドレスを与えてデータd0を読み出す。読み
出されたデータd0はシフタ３へ与えられる。プログラム
制御部１０はシフタ３へシフト量２を与える。これによ
り、シフタ３はデータd0を右へ２ビットシフトして演算
器アレイ部４へ与える。演算器アレイ部４はシフタ３の
出力をそのままメモリ６へ出力し、プログラム制御部１
０が指定するアドレスへ格納する。次に、プログラム制
御部１０は再びメモリ２よりデータd0を読み出す。プロ
グラム制御部１０はシフタ３へシフト量３を与え、シフ
タ３はデータd0を右へ３ビットシフトしてアレイ部４へ
与える。同時に、メモリ６からは、データd0を右へ２ビ
ットシフトした値が読み出され、シフタ５を介して演算
器アレイ部４へ与えられる。この場合、シフタ５はメモ
リ６から読み出されたデータをシフトせずそのまま出力
する。演算器アレイ部４はシフタ３およびシフタ５から
与えられた２つのデータ、すなわちデータd0を右へ３ビ
ットシフトしたデータと右へ２ビットシフトしたデータ
を加算し、結果をメモリ６へ格納する。これにより、a0
x d0が得られたことになる。係数a1〜a7に対しても同
様に、データd1〜d7をシフトして、メモリ６のデータに
累算することによって、最終的に、メモリ６に８つのデ
ータに対する積和演算の結果Sが得られる。これらの係
数は、全ブロックに対して同じであるので、メモリ２に
格納されている全ブロックのデータに対して並列に処理
をすることができる。また、シフタ３および演算器アレ
イ部４も、メモリ２から読みだされたNビットのデータ
に対して、同じ処理を行うので、シフタ３および演算器
アレイ部４のビット単位の構成要素に対するプログラム
制御部１０からの制御信号は同一のものでよい。

【００３９】メモリ上のブロックとブロックの間には８
ビットの領域があけられているので、シフト加算を行っ
てデータのビット数が増えても、隣接するブロックのデ
ータ同士がオーバーラップして破壊されることはない。
また、データが上位へオーバーフローする可能性がある
場合には、データの上位ビット側に適当な領域をあけて
データをメモリ上に配置する。

【００４０】図６に演算器アレイ部４の構成の一例を示
す。演算器アレイ部４は、メモリ２および６の出力の各
１ビットに１つずつ、合計Ｈ個の演算器ＡＬＵから構成
される。

【００４１】各演算器ＡＬＵは３つの入力２１、２２、
２３に対して演算を行い、和出力ＳＭとキャリー出力Ｃ
Ｙを出力する。２４は選択回路であり、２５、２６、２
７、２８はデータを一時的に保持するラッチである。シ
フタ３および５の出力はそれぞれ、ラッチ２５および２
６に取り込まれて入力２１および２２に与えられる。和
出力ＳＭは、プログラム制御部１０の制御により、メモ
リ２または６の指定されたアドレスへ格納される。キャ
リー出力ＣＹはラッチ２７あるいは次段のラッチ２８に
取り込まれ、選択回路２４を介して、自身の演算器ＡＬ
Ｕまたは次段の演算器ＡＬＵの入力２３に与えられる。
２次元ブロック単位の処理でない場合、即ち、データが
メモリ２または６に垂直方向に配置され、直列データと
して下位ビットから順に同一の演算器ＡＬＵへ与えら
れ、加算などの演算を行う場合は、キャリー出力ＣＹは
自身の演算器ＡＬＵの入力23に与えられて、下位ビット
から上位ビットへの桁上げ信号として演算に用いられ
る。一方、ブロック単位の演算のように、データがメモ
リ２または６に水平方向に配置され、並列データとして
各ビットが並列に複数の演算器ＡＬＵへ与えられる場合
は、キャリー出力ＣＹは左隣の演算器ＡＬＵの入力２３
に与えられて、下位ビット（右のＡＬＵ）から上位ビッ
ト（左のＡＬＵ）への桁上げ信号として演算に用いられ
る。これにより、シフタ３および５から並列データとし
て与えられたデータに対しても加算などの演算を行うこ
とができる。

【００４２】減算は、キャリー信号ＣＹの代わりにボロ
ー信号を選択回路２４を介して入力２３に与えることで
実現できる。あるいは、演算器ＡＬＵの入力２１および
２２のいずれかに、減数をビット反転して与え、加算を
行い、さらに最下位ビットに１を加算することによって
減算を実現することができる。最下位ビットへの１の加
算は、予めメモリ２または６に最下位ビットの位置を１
にし、その他を０にしたデータを用意しておき、このデ
ータを演算器アレイ部４で加算することで実現できる。
減算の場合は、キャリー信号あるいはボロー信号がブロ
ックを越えて伝播しないように、最下位ビットに対応す
る演算器ＡＬＵでは、右側の演算器ＡＬＵのキャリー信
号あるいはボロー信号の入力をマスクするようにする。

【００４３】キャリー出力ＣＹを左隣の演算器ＡＬＵへ
与える場合、図６では、ラッチ２７によってキャリー出
力ＣＹが格納されるため、キャリーの伝播は１ビット分
だけとなる。このため、累算を繰り返した後、最終的に
演算結果を得るためにキャリーを最上位ビットまで伝播
させるためのサイクルが必要になる。このサイクルを少
なくするため、演算器ＡＬＵの動作速度に応じて挿入す
るラッチの数を減らしてもよい。例えば、図７に示すよ
うに、ラッチを演算器ＡＬＵの１つおきに挿入して、１
サイクルでキャリーが２ビット分伝播するとしてもよ
い。

【００４４】図６の例では、加算した結果の和出力ＳＭ
はメモリ２または６に一旦格納され、再び読み出され
て、次のデータとの累算に用いられるとしたが、図７に
示すように、和出力ＳＭをメモリ２または６に格納する
代わりに、演算器アレイ部４に設けたラッチ２５あるい
は２６に直接格納し、演算器ＡＬＵの入力２１または２
２に与えて、次のデータとの累算を行うとしてもよい。
これにより、パイプライン処理などにより、メモリ２ま
たは６へ書き込んだデータを読み出すのに時間がかかる
場合でも、高速に累算を行うことができる。

【００４５】以上のようにして処理された結果のデータ
は出力データレジスタ７へ格納される。メモリ６の横一
行のデータあるいは演算器アレイ部４の全ての演算器Ａ
ＬＵの出力のＨビットのデータが、出力データレジスタ
７の横一行に格納される。格納されたデータは、水平方
向のアドレスに対して順番にＨワードのデータとして読
み出され、出力データ置換回路９へ出力される。出力デ
ータ置換回路９では、入力データ置換回路８とは逆に、
ビットシリアル・ワードパラレルのデータをビットパラ
レル・ワードシリアルのデータに変換して、８ビットの
データとして出力する。この変換も、入力データ置換回
路８による縦横並び換えと同じであり、図５と同様の回
路構成で実現できる。

【００４６】これにより、２次元ブロックのデータを処
理して得られた２次元ブロックのデータをライン上の画
素の順番で出力することができる。

【００４７】また、２つのシフタのいずれかを省略し
て、一方のメモリからのデータのみをシフトし、他方の
メモリのデータは累算に用いるなどとしてもよい。

【００４８】また、２つのシフタを省略して、演算器ア
レイ部に、データをシフトする機能や乗算を行う機能な
どを有するとしてもよい。

【００４９】なお、実施の形態１においては、信号処理
装置はメモリを２つ別々に設けるとしたが、図８に示す
ように複数のデータが読み出せるメモリを１つ設けると
してもよい。図８におけるメモリ１１は、例えば、読み
出しポートを２つ持ち、プログラム制御部１０が指示す
る２つのアドレスに対して、２つのデータを同時に読み
出して、それぞれシフタ３および５へ与えるとしてもよ
い。あるいは、メモリ１１は、読み出しポートを１つ持
ち、プログラム制御部１０が指示する２つのアドレスに
対して、時分割的に、１つずつ連続して２つのデータを
読みだし、それぞれシフタ３および５へ与えるとしても
よい。

【００５０】以上、説明したように、ＤＣＴ処理などの
ように、２次元ブロックのデータに対し、同一ブロック
のデータをメモリ上に縦に配置し、データのビットの並
びは横方向であるので、データの全ビットに対して並列
処理が可能であり、データのビットの並びも縦方向で１
ビットずつの逐次処理を行う従来の信号処理装置と比べ
て、極めて高い処理能力を実現できる。

【００５１】また、２次元ブロックが８画素x８ライン
でデータが８ビットの場合、縦横並び換えを行う前のビ
ット幅と行った後のビット幅は同じ８ビットであり、従
来、直列・並列変換によってビット幅は８倍になるのに
比べて、２次元ブロック単位の処理を行わない信号処理
装置により近い構成で実現できる。言い換えると、２次
元ブロック単位の処理を行う場合と、１ラインの全画素
データに対する並列処理を行う場合とで、入力データレ
ジスタ、出力データレジスタ、メモリなどの縦横の比
や、演算器の個数があまり変わらないので、同一の信号
処理装置を用いて、これらの処理を切り替えて効率よく
実行でき、テレビ放送のビデオ信号を処理したり、デジ
タル圧縮された信号を処理したりするシステムに対して
極めて有益である。

【００５２】

【発明の効果】以上のように本発明は、所定のデータ数
毎に入力データを縦横並び換えを行う入力データ置換手
段を設けることにより、２次元ブロックのデータに対
し、データのビットの向きを横方向にし、ブロックのデ
ータを縦に並べることができるため、２次元ブロック単
位の処理を実現でき、また、各ブロックの処理を演算器
アレイ部を用いて並列に処理し、高い処理能力を実現で
き極めて有用である。

【００５３】また、各画素データの全ビットが並列に複
数の演算器に与えられ、演算が行われるので極めて高い
処理能力を実現できる。

【００５４】さらに、シフタを設けることにより、２次
元ブロック単位で積和演算を高速に処理することができ
る。

【００５５】さらに、２次元ブロック関に一定の間をお
いて、データがメモリに配置されるので、シフト加算な
どによりデータのビット長が増大した場合にもデータが
オーバーラップして破壊されることがない。

【図面の簡単な説明】

【図１】本発明の実施の形態１における信号処理装置の
ブロック図

【図２】１画面の中の２次元ブロックの構成図

【図３】本発明の実施の形態１における入力データ置換
回路の入出力のタイミング図

【図４】本発明の実施の形態１におけるメモリ上の２次
元ブロックのデータの配置図

【図５】本発明の実施の形態１における入力データ置換
回路の構成図

【図６】本発明の実施の形態１における演算器アレイ部
の構成の一例を示す図

【図７】本発明の実施の形態１における演算器アレイ部
の構成の他の一例を示す図

【図８】本発明の実施の形態１における信号処理装置の
構成の他の一例を示す図

【符号の説明】

１ データ入力レジスタ ２，６，１１ メモリ ３，５ シフタ ４ 演算器アレイ部 ７ 出力データレジスタ ８ 入力データ置換回路 ９ 出力データ置換回路 １０ プログラム制御部 ２５，２６，２７，２８ ラッチ ２４ 選択回路 ３０ セレクタ付きフリップフロップ ３１ 制御回路 ３２ 制御信号 ３３ データ入力レジスタ書き込みアドレス

Claims (11)

【特許請求の範囲】
1. 【請求項１】 入力データを所定のデータ数毎に、縦横
   並び換えを行い出力する入力データ置換手段と、 前記入力データ置換手段から出力されたデータを縦一列
   単位で連続して格納し、格納したデータを横一行単位で
   読み出す入力データレジスタと、 複数のデータを格納するメモリと、 複数の入力に対して演算を行う演算器アレイ部と、 データを横一行単位で書き込み、格納したデータを縦一
   列単位で連続して読み出す出力データレジスタと、 前記出力データレジスタから読み出されたデータを所定
   のデータ数毎に、縦横並び換えを行い出力する出力デー
   タ置換手段とを備え、 前記演算器アレイ部は前記メモリから読み出した複数の
   データを入力として演算を行い、前記メモリは前記入力
   データレジスタから読み出したデータあるいは演算器ア
   レイ部の出力を格納し、前記出力データレジスタは前記
   メモリから読み出したデータあるいは前記演算器アレイ
   部の出力を書き込むことを特徴とする信号処理装置。
2. 【請求項２】 入力データを所定のデータ数毎に、縦横
   並び換えを行い出力する入力データ置換手段と、 前記入力データ置換手段から出力されたデータを縦一列
   単位で連続して格納し、格納したデータを横一行単位で
   読み出す入力データレジスタと、 複数のデータを格納する第１および第２のメモリと、 複数の入力に対して演算を行う演算器アレイ部と、 データを横一行単位で書き込み、格納したデータを縦一
   列単位で連続して読み出す出力データレジスタと、 前記出力データレジスタから読み出されたデータを所定
   のデータ数毎に、縦横並び換えを行い出力する出力デー
   タ置換手段とを備え、 前記演算器アレイ部は前記第１および第２のメモリから
   それぞれ読み出したデータを入力として演算を行い、前
   記第１および第２のメモリは前記入力データレジスタか
   ら読み出したデータあるいは演算器アレイ部の出力を格
   納し、前記出力データレジスタは前記第１あるいは第２
   のメモリから読み出したデータあるいは前記演算器アレ
   イ部の出力を書き込むことを特徴とする信号処理装置。
3. 【請求項３】 請求項１または請求項２記載の信号処理
   装置において、 前記演算器アレイ部は、１ビット演算を行う演算器を複
   数備えたことを特徴とする信号処理装置。
4. 【請求項４】 請求項３記載の信号処理装置において、 前記演算器は演算結果の和とキャリーを出力し、前記演
   算器は、前記演算器のキャリーと隣接する演算器のキャ
   リーのいずれかを選択して入力の一つに与えることを特
   徴とする信号処理装置。
5. 【請求項５】 請求項３記載の信号処理装置において、 前記演算器は演算結果の和とボローを出力し、前記演算
   器は、前記演算器のボローと隣接する演算器のボローの
   いずれかを選択して入力の一つに与えることを特徴とす
   る信号処理装置。
6. 【請求項６】 請求項３記載の信号処理装置において、 前記複数の演算器は同一の命令に従って演算を行うこと
   を特徴とする信号処理装置。
7. 【請求項７】 請求項１または請求項２記載の信号処理
   装置において、 前記演算器アレイ部は演算結果のデータを一時的に保持
   するデータ保持手段を備え、前記データ保持手段に保持
   されたデータを必要に応じて演算に用いることを特徴と
   する信号処理装置。
8. 【請求項８】 請求項１記載の信号処理装置において、 前記メモリと前記演算器アレイ部との間にシフタを備
   え、 前記メモリから読み出したデータは前記演算器アレイ部
   に与えられる前に前記シフタによりシフトされることを
   特徴とする信号処理装置。
9. 【請求項９】 請求項２記載の信号処理装置において、 前記第１のメモリと前記演算器アレイ部との間に第１の
   シフタを備え、 前記第２のメモリと前記演算器アレイ部との間に第２の
   シフタを備え、 前記第１のメモリから読み出したデータは前記演算器ア
   レイ部に与えられる前に前記第１のシフタによりシフト
   され、 前記第２のメモリから読み出したデータは前記演算器ア
   レイ部に与えられる前に前記第２のシフタによりシフト
   されることを特徴とする信号処理装置。
10. 【請求項１０】 請求項１または請求項２記載の信号処
    理装置において、 前記入力データレジスタは、所定のデータ数毎に並び換
    えられたデータブロックを一定の間隔をおいて格納する
    ことを特徴とする信号処理装置。
11. 【請求項１１】 請求項１または請求項２記載の信号処
    理装置において、 前記入力データ置換手段は、所定のデータ数毎に並び換
    えられたデータブロック間で一定の期間０を出力するこ
    とを特徴とする信号処理装置。